【課題】低消費電力化及び回路面積の削減を図れるようにした半導体装置を提供する。
【解決手段】実施形態に係る半導体装置は、電源端子と接地端子の間に接続されたＭＯＳトランジスタと、ＭＯＳトランジスタのドレインとゲートの間に接続された第１のダイオードと、ＭＯＳトランジスタのドレインとゲートの間に第１のダイオードと互いの順方向が逆向きに直列に接続された第２のダイオードと、ＭＯＳトランジスタのドレインとゲートの間に第１及び第２のダイオードと直列に接続されたキャパシタとを備えている。 （もっと読む）

【課題】 より効率的にＥＳＤサージ電流を流すことができるＥＳＤ保護回路を備える半導体集積回路を提供する。
【解決手段】 半導体集積回路１００は、クランプＭＯＳトランジスタ３０と、第１トリガー回路部１０と、第２トリガー回路部２０と、内部回路２とを備える。第１トリガー回路部１０は、出力端がクランプＭＯＳ３０のゲートに接続され、クランプＭＯＳトランジスタ３０内のサージ電流のチャネル経路を開閉制御する。そして、第２トリガー回路部２０は、出力端がクランプＭＯＳ３０のウエルに接続され、クランプＭＯＳトランジスタ３０内のサージ電流のバイポーラ経路を開閉制御する。 （もっと読む）

【課題】保護素子とガードリング領域との間のウィークスポットが破壊される危険性を軽減する。
【解決手段】半導体集積回路は、静電保護回路の保護素子Ｍｎ２を形成するために、第１導電型の半導体領域Ｐ−Ｗｅｌｌと第２導電型の第１不純物領域Ｎと第１導電型の第２不純物領域Ｐにより形成されたガードリングＧｒｄ＿Ｒｎｇを具備する。第１不純物領域Ｎは、長辺と短辺を有する長方形の平面構造として半導体領域の内部に形成される。ガードリングは、第１不純物領域Nの周辺を取り囲んで半導体領域の内部に形成される。第１不純物領域Nの長方形の平面構造の短辺には、ウィークスポットＷｋ＿ＳＰが形成される。長方形の長辺と対向するガードリングの第１部分では、複数の電気的コンタクトが形成される。長方形の短辺に形成されるウィークスポットと対向するガードリングの第２部分では、複数の電気的コンタクトの形成が省略される。 （もっと読む）

【課題】消費電力の増加を招くことなくオフの状態を実現することのできる半導体装置を
提供する。
【解決手段】ゲートに電圧が印加されていない状態でオン状態であるパワー素子と、パワ
ー素子のゲートに第１の電圧を印加するためのスイッチング用の電界効果トランジスタと
、パワー素子のゲートに第１の電圧より低い電圧を印加するためのスイッチング用の電界
効果トランジスタと、を有し、上記スイッチング用の電界効果トランジスタはオフ電流が
小さい半導体装置である。 （もっと読む）

【課題】実装工程中のＥＳＤ保護とともに、保護用トランジスタのオフリーク電流を低減する。
【解決手段】ＲＣＭＯＳ型のＥＳＤ保護回路において、ＲＣ構成の検出回路の出力を、電源配線２のサージを基準電圧配線３に流す保護用トランジスタ５のゲートに伝達するインバータ回路４内で、出力が上記ゲートに接続されたインバータを、電源配線と第３の電源線７との間に接続している。第３の電源線は実装時には、オープンで実装後には負電圧に接続する。 （もっと読む）

【課題】金属酸化物半導体（ＭＯＳ）出力回路とその形成方法の提供。
【解決手段】第一パッド６１と、ゲート、第一の供給電圧に電気的接続のソース、ドレインを含む基板で第一型の第一ＭＯＳトランジスタ６２と、ゲート、制御信号を受信する構成のソース、第一ＭＯＳトランジスタのゲートに電気的接続のドレイン、本体を含む基板で第一型と反対の第二型の第二ＭＯＳトランジスタ６５と、バイアス信号を受信する構成のゲート、第二供給電圧に電気的接続のドレイン、第二ＭＯＳトランジスタのソースに電気的接続のソース、第一参照電圧に電気的接続の本体を含む基板で第一型の第三ＭＯＳトランジスタ６６とを含み、第二ＭＯＳトランジスタの本体は第三ＭＯＳトランジスタのソースに電気的接続、一時的な信号イベントの第一パッド上の受信の場合、第二ＭＯＳトランジスタのドレインから第二供給電圧まで第二ＭＯＳトランジスタの本体を流れる電流を妨げる集積回路。 （もっと読む）

【課題】半導体集積回路に電源を投入後の通常の動作時にリーク電流の抑制と同時にクランプ電圧の増大防止または低下を図り、保護用ＭＯＳトランジスタのゲート電位が変動しにくい保護回路を有する半導体集積回路及び製造方法を提供する。
【解決手段】ＲＣＭＯＳ型のＥＳＤ保護回路１において、保護用ＭＯＳトランジスタ５は、内部回路６の内のチャネルの導電型が同じトランジスタに対して、仕事関数差を有する異なる電極材料からゲート電極が形成され、または、仕事関数差を設けるために異なる導電型の半導体電極材料からゲート電極が形成されることによって、単位チャネル幅あたりのリーク電流量が、より減る向きに閾値電圧が異なっている。 （もっと読む）

【課題】半導体装置の製造後におけるチャージ蓄積用素子からのチャージの放電を防止してデバイス機能素子のチャージダメージを低減する半導体装置及びその製造方法を提供する。
【解決手段】 半導体基板上に形成されたデバイス機能素子と、半導体基板上に形成されたチャージ蓄積用素子と、半導体基板上に形成され、デバイス機能素子とチャージ蓄積用素子との間に接続され、電気的に書き換え可能な不揮発性メモリトランジスタにより形成された分離用素子とを有する。 （もっと読む）

【課題】静電気からの保護をより確実に行うことが可能な信号伝達装置等を提供する。
【解決手段】信号伝達装置は、信号の入力動作および出力動作のうちの少なくとも一方の動作を行う複数の画素と、画素に接続された１または複数の信号線を含む複数の配線と、複数の配線のうちの一の信号線と他の一の配線との間に配設され、第１トランジスタおよび容量素子を有する１または複数の静電気保護回路と、静電気保護回路に接続された第１制御線とを備えている。静電気保護回路では、第１トランジスタのゲートが、第１制御線と直接もしくは間接的に接続され、第１トランジスタにおけるソースおよびドレインのうちの一方が、一の信号線および容量素子の一端に接続されると共に、他方が他の一の配線に接続され、容量素子の他端が、第１トランジスタのゲートに接続されている。 （もっと読む）

【課題】オン抵抗が低く、ノイズの発生が抑制された半導体装置を提供する。
【解決手段】実施形態の半導体装置は、ドレイン層と、ドレイン層の表面から内部にかけてトレンチ状に設けられたドリフト領域と、ドリフト領域の表面から内部にかけてトレンチ状に設けられたベース領域と、ベース領域の表面から内部にかけてトレンチ状に設けられたソース領域と、ドレイン層の裏面に対して略平行な方向に、ソース領域の一部からソース領域の一部に隣接するベース領域を貫通してドリフト領域の一部にまで到達する第１トレンチ内に、ゲート絶縁膜を介して設けられたゲート電極と、ドレイン層の表面から内部にかけて設けられた少なくとも１つの第２トレンチ内に第１絶縁膜を介して設けられた第１抵抗体層と、ドレイン電極と、ソース電極と、を備える。第１抵抗体層は、ソース電極に電気的に接続されている。 （もっと読む）

【課題】ＥＳＤパルスをもれなく検出し、かつ通常の電源投入時やスパイクノイズ印加時の誤検出を抑制する。
【解決手段】第１検出回路７はＥＳＤパルスの印加開始時から第１所定時間だけ第１検出信号を出力する。第２検出回路９は、第１検出信号を受け、かつＥＳＤパルスの印加が第２所定時間だけ持続したときに第３所定時間だけ第２検出信号を出力する。第１所定時間は電源の立ち上がり時間よりも短い。第２所定時間は第１所定時間よりも短く、かつスパイクノイズの印加時間よりも長い。第３所定時間はＥＳＤパルスの印加時間よりも長い。クランプ回路１１は、第１検出信号及び第２検出信号の少なくとも一方が出力されているときはゲート端子４７をＧＮＤ端子３とは絶縁する。プルアップ回路１３は、ゲート端子４７を、第２検出信号が出力されているときは電源端子１に接続し、第２検出信号を出力されていないときは電源端子１とは絶縁する。 （もっと読む）

【課題】特性の良好な半導体装置を形成する。
【解決手段】薄膜領域ＴＡ１中に第１の素子領域、第２の素子領域および第１の分離領域を有し、厚膜領域ＴＡ２中に第３の素子領域、第４の素子領域および第２の分離領域を有する半導体装置を次のように製造する。（ａ）絶縁層１ｂを介してシリコン層１ｃが形成された基板を準備する工程と、（ｂ）基板の第１の分離領域および第２の分離領域のシリコン層中に素子分離絶縁膜３を形成する工程と、を有するよう製造する。さらに、（ｃ）薄膜領域ＴＡ１にハードマスクを形成する工程と、（ｄ）ハードマスクから露出した、第３の素子領域および第４の素子領域のシリコン層上に、それぞれシリコン膜７を形成する工程と、（ｅ）第３の素子領域および第４の素子領域のシリコン膜７間に、素子分離絶縁膜１１を形成する工程と、を有するよう製造する。 （もっと読む）

【課題】電源電圧線とグランド線の両方を外部サージから保護することができる半導体集積回路を提供する。
【解決手段】ＧＣＮＭＯＳ回路７０は、電源電圧線６３またはグランド線６４にサージ電圧が加えられたときに、サージ電圧を放電する。スイッチ７２は、内部回路と電源電圧線６３およびグランド線６４とを接続または分離する。制御回路７１は、スイッチ７２を制御する。ＧＣＮＭＯＳ回路７０、スイッチ７２、および制御回路７２のトランジスタは、厚膜トランジスタで構成され、コア領域６１の内部回路のトランジスタは、薄膜トランジスタで構成される。制御回路７１は、電源電圧線６３またはグランド線６４にサージ電圧が加えられたときに、スイッチ７２をオフにする。 （もっと読む）

【課題】半導体集積回路に設けられた端子に発生するＥＳＤへの対策を施すために同半導体集積回路に設けられた、ダイオードが破壊されることを防止する、ダイオード保護回路、ＬＮＢ、およびアンテナシステムを実現する。
【解決手段】保護抵抗Ｒ_{ＣＮＴ＿ＩＮ}は、ダイオードＤ_３およびＤ_４を流れる電流ΔＩ_{ＣＮＴ＿ＩＮ}に応じて、保護抵抗Ｒ_{ＣＮＴ＿ＩＮ}に印加された電圧を、ダイオードＤ_３および／またはＤ_４がショートモードで破壊しない電圧にまで降下させる。 （もっと読む）

【課題】ＥＳＤ保護回路の配線部の寄生容量を低減する。
【解決手段】一つの実施形態によれば、ＥＳＤ保護回路は、複数のダイオードから構成されるＥＳＤ保護ダイオード、第一の空隙部、及び第二の空隙部が設けられる。ＥＳＤ保護ダイオードは、信号線と低電位側電源の間に設けられ、信号線に印加される静電気が入力される。第一の空隙部は、信号線と複数のダイオードの少なくともいずれか１つを接続する第一の配線と複数のダイオードが形成される半導体基板の間に設けられる。第二の空隙部は、複数のダイオードの間を接続する第二の配線と半導体基板の間に設けられる。 （もっと読む）

【課題】ＥＳＤ保護特性のすぐれたＥＳＤ保護回路を含む半導体装置を構築することが課題となる。
【解決手段】静電気によるサージ電圧が印加されたときだけオン状態になるように、抵抗素子２０と容量素子２１で形成されるＲＣタイマーとＰＬＤＭＯＳトランジスタ５とからなるＲＣタイマー付き放電部１を形成する。また、ＮＭＯＳオフトランジスタ１０、１５のそれぞれのソース電極１３とドレイン電極１６同士を接続したノイズ発生防止部２を形成する。前記ＲＣタイマー付き放電部１のＰＬＤＭＯＳトランジスタ５のソース電極６を電源ライン３に接続する。また、該ＰＬＤＭＯＳトランジスタ５のドレイン電極８と前記ＮＭＯＳオフトランジスタ１０のドレイン電極１１とを接続する。ＮＭＯＳオフトランジスタ１５のソース電極１８を接地ライン４に接続する。 （もっと読む）

【課題】集積回路のコア部のロジックトランジスタ（ＭＯＳＦＥＴ、ＭＩＳＦＥＴ）は、世代が進むごとに動作電圧をスケーリングすることで微細化が可能である。しかし、高耐圧部のトランジスタ（ＭＯＳＦＥＴ、ＭＩＳＦＥＴ）は比較的高い電源電圧で動作するために縮小化が困難であり、同様に電源セル内の静電気放電（ＥＳＤ）保護回路は、静電気(外来サージ)から半導体集積回路内の素子を保護するために耐圧が高いことが必須であり、電荷を逃がすために大面積である必要がある。従って、集積回路の微細化のためには、微細化が可能なトランジスタ構造が必須である。
【解決手段】本願発明は、ソース側にのみハロー領域を有するソースドレイン非対称構造の一対のＭＩＳＦＥＴから構成されたＣＭＩＳインバータをＥＳＤ保護回路部に有する半導体集積回路装置である。 （もっと読む）