スイッチアレイ
【課題】 スイッチアレイの占有面積の縮小を図る。
【解決手段】本実施形態のスイッチアレイは、基板上に設けられる２つのスイッチと、第１の方向に延在する第１及び第２の制御線と、を具備し、スイッチのそれぞれは、メモリセルトランジスタが設けられる第１のアクティブ領域と、パストランジスタが設けられる第２のアクティブ領域と、を含み、アクティブ領域内でトランジスタのチャネル長方向に隣接するメモリセルトランジスタはソース又はドレインを共有し、第１及び第２のアクティブ領域は、トランジスタのチャネル幅方向に互いに隣接している。
【解決手段】本実施形態のスイッチアレイは、基板上に設けられる２つのスイッチと、第１の方向に延在する第１及び第２の制御線と、を具備し、スイッチのそれぞれは、メモリセルトランジスタが設けられる第１のアクティブ領域と、パストランジスタが設けられる第２のアクティブ領域と、を含み、アクティブ領域内でトランジスタのチャネル長方向に隣接するメモリセルトランジスタはソース又はドレインを共有し、第１及び第２のアクティブ領域は、トランジスタのチャネル幅方向に互いに隣接している。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、スイッチアレイに関する。
【背景技術】
【０００２】
ＦＰＧＡは、チップの製造／出荷の後に、ユーザーが所望の回路に書き換えることができるため、ＬＳＩチップの開発期間を短縮できる。
【０００３】
ＦＰＧＡは、例えば、ルックアップテーブル（ＬＵＴ：Look Up Table）ベースの複数のロジックゲートと、ロジックゲート間の接続を切り替えるスイッチとから形成される回路である。
【０００４】
ＦＰＧＡは、ＬＵＴとスイッチとの接続関係を制御するためのコンフィギュレーションメモリを含んでいる。そのメモリが記憶する情報を書き換えることによって、ＦＰＧＡは、任意の回路の構築を可能としている。
【０００５】
コンフィギュレーションメモリは、一般にＳＲＡＭ（Static Random Access Memory）が用いられている。
【０００６】
ＳＲＡＭは、揮発性メモリであるため、電源電圧の供給が停止されると、記憶していたデータが消失する。そのため、電源の再投入後に、ＳＲＡＭを用いたコンフィギュレーションメモリは、メモリ情報の再取得、再書き込みが必要である。また、ＳＲＡＭにおける１ビットのメモリセルは、６個の電界効果トランジスタ（Field Effect Transistor）によって形成される。そのため、ＳＲＡＭのメモリセルは、セルサイズが大きい。
【０００７】
そのため、不揮発性メモリ素子を用いたコンフィギュレーションメモリによって、回路規模（セルサイズ）の小さいプログラマブルスイッチの開発が、推進されている。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】米国特許第５，８１２，４５０号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００９】
スイッチアレイの占有面積の縮小を図る。
【課題を解決するための手段】
【００１０】
本実施形態のスイッチアレイは、基板上に設けられる少なくとも１つのスイッチユニットと、前記スイッチユニットに含まれる第１及び第２のスイッチと、第１の方向に延在する第１及び第２の制御線と、を具備し、前記第１のスイッチは、前記基板内の第１のアクティブ領域内に設けられ、前記第１の制御線に接続される第１のソースと、第１のドレインと、第１のゲートとを有する第１のメモリセルトランジスタと、トランジスタのチャネル長方向において前記第１のメモリセルトランジスタに隣接して前記第１のアクティブ領域内に設けられ、前記第１のメモリセルトランジスタと共有される前記第１のドレインと、前記第２の制御線に接続される第２のソースと、第２のゲートとを有する第２のメモリセルトランジスタと、前記基板内の第２のアクティブ領域内に設けられ、第２のドレインと、第３のソースと、前記第１のドレインに接続される第３のゲートと、を含む第１のパストランジスタと、を含み、前記第２のスイッチは、前記トランジスタのチャネル長方向において前記第２のメモリセルトランジスタに隣接して前記第１のアクティブ領域内に設けられ、前記第２のメモリセルトランジスタと共有される前記第２のソースと、第３のドレインと、第４のゲートを有する第３のメモリセルトランジスタと、前記トランジスタのチャネル長方向において前記第４のメモリセルトランジスタに隣接して前記第１のアクティブ領域内に設けられ、前記第３のメモリセルトランジスタと共有される前記第３のドレインと、前記第１の制御線に接続される第４のソースと、第５のゲートを有する第４のメモリセルトランジスタと、前記チャネル長方向において前記第１のパストランジスタに隣接して前記第２のアクティブ領域内に設けられ、第４のドレインと、第５のソースと、前記第３のドレインに接続される第６のゲートと、を含む第２のパストランジスタと、を含み、前記第１及び第２のアクティブ領域は、トランジスタのチャネル幅方向に互いに隣接している。
【図面の簡単な説明】
【００１１】
【図１】第１の実施形態のスイッチアレイの等価回路図。
【図２】第１の実施形態のスイッチアレイの平面図。
【図３】第１の実施形態のスイッチアレイの平面図。
【図４】第１の実施形態のスイッチアレイの平面図。
【図５】第１の実施形態のスイッチアレイの平面図。
【図６】第１の実施形態のスイッチアレイの断面図。
【図７】第１の実施形態のスイッチアレイの断面図。
【図８】第１の実施形態のスイッチアレイの断面図。
【図９】第１の実施形態のスイッチアレイの断面図。
【図１０】第２の実施形態のスイッチアレイの等価回路図。
【図１１】第２の実施形態のスイッチアレイの平面図。
【図１２】第２の実施形態のスイッチアレイの平面図。
【図１３】第２の実施形態のスイッチアレイの平面図。
【図１４】第２の実施形態のスイッチアレイの平面図。
【図１５】第２の実施形態のスイッチアレイの断面図。
【図１６】第３の実施形態のスイッチアレイの等価回路図。
【図１７】第３の実施形態のスイッチアレイの平面図。
【図１８】第３の実施形態のスイッチアレイの平面図。
【図１９】第３の実施形態のスイッチアレイの平面図。
【図２０】第３の実施形態のスイッチアレイの平面図。
【図２１】第３の実施形態のスイッチアレイの断面図。
【発明を実施するための形態】
【００１２】
以下、図面を参照しながら、実施形態のスイッチアレイについて詳細に説明する。
【００１３】
（１） 第１の実施形態
図１乃至図９を用いて、第１の実施形態に係るスイッチアレイ１について、説明する。
例えば、本実施形態のスイッチアレイ１は、データの書き換え可能な不揮発性メモリ素子を用いたスイッチ（例えば、不揮発性プログラマブルスイッチとよばれる）を含む不揮発性プログラマブルスイッチアレイである。
【００１４】
（ａ） 回路構成
図１を用いて、本実施形態のスイッチアレイ１の回路構成について、説明する。
【００１５】
図１は、本実施形態のスイッチアレイ１及びスイッチＰＳ１Ａ，ＰＳ２Ａを示す等価回路図である。
【００１６】
スイッチアレイ１は、ＦＰＧＡのスイッチブロックとして、用いられる。
【００１７】
図１のスイッチアレイ１は、３個のスイッチユニット１０ＡがＸ方向に配列された回路構成を有している。尚、スイッチアレイ１は、２個以下、或いは、４個以上のスイッチユニットを用いて形成されてもよい。また、スイッチアレイ１は、Ｘ方向に交差するＹ方向に配列された複数のスイッチユニットを含んでいてもよい。Ｘ方向（第１の方向）は、例えば、ビット線（制御線）の延在方向であり、Ｙ方向（第２の方向）は、ビット線の延在方向と交差する方向である。
【００１８】
１つのスイッチユニット１０Ａは、２個のスイッチＰＳ１Ａ，ＰＳ２Ａを含んでいる。
【００１９】
スイッチユニット１０Ａ内の２つのスイッチ（第１及び第２のスイッチ）ＰＳ１Ａ，ＰＳ２Ａは、Ｘ方向に互いに隣接する。
【００２０】
本実施形態のスイッチＰＳ１Ａ，ＰＳ２Ａのそれぞれは、コンフィギュレーションメモリとしての１つの不揮発性メモリ素子と、スイッチとしての１つの電界効果トランジスタとを含んでいる。
【００２１】
コンフィギュレーションメモリとしての不揮発性メモリ素子は、電荷蓄積層を有するスタックゲート構造の電界効果トランジスタＭＴ１，ＭＴ２である。スタックゲート構造は、制御ゲートが、ゲート絶縁膜上の電荷蓄積層上に積層された構造を有する。その電界効果トランジスタのしきい値電圧（オン電圧）は、電荷蓄積層内の電荷量に応じて、変動する。即ち、所定の大きさの電圧がメモリセルトランジスタのゲートに印加された場合、電荷蓄積層の電荷量に応じて、電界効果トランジスタがオン又はオフする。ある印加電圧に対するトランジスタのオン／オフと記憶するデータとが、対応づけられている。電荷蓄積層は浮遊ゲート電極でもよいし、ＭＯＮＯＳ(Metal-Oxide-Nitride-Oxide-Semiconductor）またはＳＯＮＯＳ（Silicon-Oxide-Nitride-Oxide-Semiconductor）構造のように、トラップ準位を含む絶縁体（例えば、窒化シリコン）でもよい。
【００２２】
以下では、コンフィギュレーションメモリとしてのスタックゲート構造の電界効果トランジスタのことを、メモリセルトランジスタとよぶ。また、スイッチＰＳ１Ａ，ＰＳ２Ａのスイッチ素子としての電界効果トランジスタのことを、パストランジスタとよぶ。
【００２３】
スイッチＰＳ１Ａのそれぞれにおいて、メモリセルトランジスタＭＴ１のドレインが、パストランジスタＴｒ１のゲートに接続される。
【００２４】
１つのスイッチユニット１０Ａ内において、２つのスイッチＰＳ１Ａ，ＰＳ２Ａの接続関係は、以下のとおりである。
【００２５】
スイッチＰＳ１Ａのメモリセルトランジスタ（第１のメモリセルトランジスタ）ＭＴ１のソース（第１のソース）ＳＳは、スイッチＰＳ２Ａのメモリセルトランジスタ（第２のメモリセルトランジスタ）ＭＴ２のソースに接続される。１つのスイッチユニット１０Ａ内の２つのメモリセルトランジスタＭＴ１，ＭＴ２は、ソースＳＳを共有する。以下では、２つのメモリセルトランジスタＭＴ１，ＭＴ２によって共有されるソースＳＳのことを、共有ソースＳＳとよぶ。
【００２６】
メモリセルトランジスタＭＴ１のドレイン（第１のドレイン）は、スイッチＰＳ１Ａのパストランジスタ（第１のパストランジスタ）Ｔｒ１のゲート（第２のゲート）に、接続される。メモリセルトランジスタＭＴ２のドレイン（第３のドレイン）は、スイッチＰＳ２ＡのパストランジスタＴｒ２のゲート（第４のゲート）に、接続される。
【００２７】
メモリセルトランジスタＭＴ１のゲート（第1のゲート）は、ワード線（第１のワード線）ＷＬ１に接続される。メモリセルトランジスタＭＴ２のゲート（第３のゲート）は、ワード線（第２のワード線）ＷＬ２に接続される。
２つのメモリセルトランジスタＭＴ１，ＭＴ２の共有ソースは、ビット線（第１の制御線）ＢＬに接続される。ビット線は、Ｘ方向（第１の方向）に延在する。
【００２８】
パストランジスタＴｒ１のソース（第２のソース）には、Ｙ方向（第２の方向）に延在する配線（以下、Ｙ−配線とよぶ）ＹＬ１が接続される。パストランジスタＴｒ２のソースには、Ｙ−配線ＹＬ２が接続される。
【００２９】
パストランジスタＴｒ１のドレイン（第２のドレイン）及びパストランジスタＴｒ２のドレイン（第２のドレイン）は、Ｘ方向に延在する配線（以下、Ｘ−配線とよぶ）に、共通に接続される。
【００３０】
メモリセルトランジスタＭＴ１，ＭＴ２及びパストランジスタＴｒ１，Ｔｒ２は、同じ半導体基板（Ｐ型ウェル領域）上に形成され、共通の基板配線（例えば、導電性の半導体領域）Ｐｗｅｌｌによって、チャネル領域に電位が供給される。
【００３１】
図１において、ダイオード９０は、メモリセルトランジスタＭＴ１，ＭＴ２のドレインとしてのｎ型拡散層とＰ型ウェル領域との間に形成されるｐｎ接合（寄生ダイオード）を示している。
【００３２】
尚、スイッチアレイ１内の複数のスイッチユニット１０Ａにおいて、２つのメモリセルトランジスタＭＴ１，ＭＴ２及び２つのパストランジスタＴｒ１，Ｔｒ２は、上述と同じ接続関係を有している。但し、メモリセルトランジスタＭＴ１，ＭＴ２のゲートに接続されるワード線ＷＬ１，ＷＬ２は、メモリセルトランジスタＭＴ１，ＭＴ２ごとに異なるワード線に接続され、パストランジスタＴｒ１，Ｔｒ２のソースに接続されるＹ−配線ＹＬ１，ＹＬ２は、パストランジスタＴｒ１，Ｔｒ２ごとにそれぞれ異なるＹ−配線に接続されている。
【００３３】
ここで、スイッチアレイ１の動作について、説明する。
【００３４】
スイッチアレイ１の動作モードは、メモリセルトランジスタＭＴ１，ＭＴ２に対するデータの消去（以下、消去動作とよぶ）、メモリセルトランジスタＭＴ１，ＭＴ２に対するデータの書き込み（以下、書き込み動作とよぶ）、そして、スイッチとしての動作（以下、ＦＰＧＡ動作とよぶ）がある。
【００３５】
本実施形態において、消去動作として、スイッチアレイ１は、スイッチアレイ１内の複数のメモリセルトランジスタＭＴ１，ＭＴ２のデータ保持状態（電荷蓄積状態）を、一括で過消去状態にする。それから、書き込み動作として、スイッチアレイ１内のメモリセルトランジスタＭＴ１，ＭＴ２ごとに書き込み動作が実行され、それぞれのメモリセルトランジスタＭＴ１，ＭＴ２のオン状態またはオフ状態が決定される。メモリセルトランジスタＭＴ１，ＭＴ２がオンするか又はオフするかによって、メモリセルトランジスタＭＴ１，ＭＴ２に接続されているパストランジスタＴｒ１，Ｔｒ２のオン状態又はオフ状態が、決まる。
これによって、パストランジスタＴｒ１，Ｔｒ２のソース／ドレインにそれぞれ接続されている配線ＹＬ，ＸＬの導通又は非導通を、制御できる。
【００３６】
以下では、主に、スイッチＰＳ１Ａの動作を例示して、図１のスイッチアレイ１の動作について説明する。
【００３７】
スイッチＰＳ１Ａ，ＰＳ２Ａ及びスイッチアレイ１の消去動作は、以下のように実行される。
【００３８】
消去動作の対象のスイッチアレイ１において、メモリセルトランジスタＭＴ１，ＭＴ２のゲートに接続されたワード線ＷＬ１，ＷＬ２に、０Ｖの電圧が印加され、メモリセルトランジスタＭＴ１，ＭＴ２の共有ソースＳＳに接続されたビット線ＢＬが浮遊状態にされる。そして、メモリセルトランジスタＭＴ１，ＭＴ２に接続された基板配線Ｐｗｅｌｌに、消去電圧が印加される。消去電圧は、例えば、１５Ｖから２０Ｖ程度である。
【００３９】
すると、メモリセルトランジスタＭＴ１，ＭＴ２のゲートと基板（Ｐ型ウェル領域）との間のトンネル絶縁膜に印加される電界が強くなり、電荷蓄積層内の電子が、トンネル効果によって、半導体基板（Ｐ型ウェル領域）に放出される。
【００４０】
上述のように、スイッチアレイ１において、メモリセルトランジスタＭＴ１，ＭＴ２及びパストランジスタＴｒ１，Ｔｒ２は同一の基板（Ｐ型ウェル領域）に設けられている。そして、メモリセルトランジスタＭＴ１，ＭＴ２のドレインはパストランジスタＴｒ１，Ｔｒ２のゲートに接続されている。それゆえ、メモリセルトランジスタＭＴ１，ＭＴ２に対する消去動作おいて、メモリセルトランジスタＭＴ１，ＭＴ２のドレインとパストランジスタのゲートとの間のカップリングにより、消去電圧がウェル領域（基板配線Ｐｗｅｌｌ）に印加されても、パストランジスタＴｒ１，Ｔｒ２のゲート絶縁膜に印加される電圧を、小さく抑えることができる。
【００４１】
消去動作を行ったメモリセルトランジスタＭＴ１，ＭＴ２は、しきい値電圧が負の値（０Ｖ以下）になる。本実施形態において、メモリセルトランジスタＭＴ１，ＭＴ２のしきい値電圧が負の状態であることを、オン状態とよぶ。オン状態のメモリセルトランジスタＭＴ１，ＭＴ２は、例えば、“１”データを保持する。
【００４２】
スイッチＰＳ１Ａ，ＰＳ２Ａ及びスイッチアレイ１の書き込み動作は、以下のように実行される。ここでは、メモリセルトランジスタＭＴ１にデータを書き込む場合について述べる。
【００４３】
書き込み動作時、基板配線Ｐｗｅｌｌに、０Ｖが印加される。そして、書き込み対象のメモリセルトランジスタＭＴ１に接続されたワード線ＷＬ１が選択される。選択されたワード線ＷＬ１に正の電圧（書き込み電圧）が印加され、書き込み対象のメモリセルトランジスタＭＴ１のゲートに、書き込み電圧が印加される。書き込み電圧は、１７Ｖから２０Ｖ程度である。
【００４４】
これによって、Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍトンネル効果（ＦＮトンネル効果）が生じ、基板と電荷蓄積層との間に、ＦＮトンネル電流が流れる。それゆえ、電子がメモリセルトランジスタＭＴ１の電荷蓄積層（例えば、浮遊ゲート）に注入される。
【００４５】
このとき、書き込みを行わないメモリセルトランジスタ（例えば、メモリセルトランジスタＭＴ２）に対して、保護電圧（非選択電位ともよばれる）Ｖｐａｓｓが、そのメモリセルトランジスタＭＴ２のゲートに接続されたワード線ＷＬ２に、印加される。保護電圧Ｖｐａｓｓは、非選択のメモリセルトランジスタＭＴ２のゲート絶縁膜に、書き込み電圧に相当する電圧が印加されないようにするための電圧である。保護電圧Ｖｐａｓｓの大きさは、書き込み電圧より小さく、メモリセルトランジスタＭＴ１，ＭＴ２の書き込み特性に応じて設定される。
【００４６】
書き込み動作を行ったメモリセルトランジスタＭＴ１は、正のしきい値電圧（＞０）を有する。本実施形態において、メモリセルトランジスタのしきい値電圧が正の状態であることを、オフ状態とよぶ。データが書き込まれたメモリセルトランジスタは、例えば、“０”データを保持する。
【００４７】
スイッチＰＳ１Ａ，ＰＳ２Ａ及びスイッチアレイ１のＦＰＧＡ動作は、以下のように実行される。
【００４８】
ＦＰＧＡ動作は、スイッチアレイ１のメモリセルトランジスタ（ここでは、メモリセルトランジスタＭＴ１）へデータの書き込みを行った後、スイッチＰＳ１Ａを、ＦＰＧＡのスイッチブロックとして機能させる時に、実行される。
【００４９】
本実施形態のスイッチアレイ１のＦＰＧＡ動作時、図１に示されるスイッチ１０Ａを含むスイッチアレイ１は、複数のＹ−配線ＹＬの中からいずれか１つのＹ−配線を、動作の対象として選択する。そして、スイッチアレイ１は、メモリセルトランジスタＭＴ１，ＭＴ２の記憶するデータ（オン／オフ状態）に基づいて、パストランジスタＴｒ１，Ｔｒ２がオン又はオフすることによって、Ｘ−配線ＸＬと選択されたＹ−配線ＹＬ１，ＹＬ２との接続を制御する。このような機能を、本実施形態のスイッチアレイ１は有する。
【００５０】
ＦＰＧＡ動作時において、複数のＹ−配線の中から、動作対象となる１つのＹ−配線が選択される。そして、スイッチアレイ１内の全てのワード線ＷＬ１，ＷＬ２に０Ｖが印加され、ビット線ＢＬに、例えば、ロジック回路の電源電圧ＶＤＤが印加される。
【００５１】
すると、それぞれのメモリセルトランジスタＭＴ１，ＭＴ２が記憶している情報（メモリセルのしきい値電圧）に応じて、メモリセルトランジスタＭＴ１，ＭＴ２がオンまたはオフする。
【００５２】
上述の書き込み動作及び消去動作によって、例えば、メモリセルトランジスタＭＴ１は、“０”データ（正のしきい値）を保持し、メモリセルトランジスタＭＴ２は、“１”データ（負のしきい値）を保持している。それゆえ、ゲートがワード線ＷＬ１，ＷＬ２に０Ｖが印加された場合、メモリセルトランジスタＭＴ１はオフし、メモリセルトランジスタＭＴ２はオンする。
【００５３】
メモリセルトランジスタＭＴ１のように、メモリセルトランジスタＭＴ１がオフしている場合、ビット線ＢＬからの電圧ＶＤＤはオフ状態のメモリセルトランジスタＭＴ１によって遮断されるため、ビット線ＢＬからの電圧ＶＤＤはパストランジスタＴｒ１のゲートに印加されない。それゆえ、パストランジスタＴｒ１はオンしない。
【００５４】
したがって、配線ＹＬ１が選択されている場合、オフしているパストランジスタＴｒ１において、そのソースに接続されたＹ−配線ＹＬ１は、ドレインに接続されるＸ−配線ＸＬと非導通になる。メモリセルトランジスタＭＴ１がオフ状態である場合、パストランジスタＴｒ１に印加される電圧は、実質的に０Ｖであることが好ましい。
【００５５】
メモリセルトランジスタＭＴ２のように、メモリセルトランジスタＭＴ２がオンしている場合、オン状態のメモリセルトランジスタＭＴ２に接続されたパストランジスタＴｒ２のゲートには、電圧ＶＤＤが印加される。電源電圧ＶＤＤは、例えば、パストランジスタＴｒ２のしきい値電圧以上である。
【００５６】
電圧ＶＤＤが印加されたパストランジスタＴｒ２は、オンする。それゆえ、配線ＹＬ２が選択されている場合、電源電圧ＶＤＤが印加されたパストランジスタＴｒ２において、そのソースに接続されているＹ−配線ＹＬ２は、ドレインに接続されているＸ−配線ＸＬと導通する。
【００５７】
尚、ビット線ＢＬに印加される電圧を大きくすることによって、パストランジスタＴｒ１，Ｔｒ２のゲートに印加される電圧を電源電圧ＶＤＤより大きくできる。これによって、パストランジスタＴｒ１，Ｔｒ２の電流特性を向上できる。
【００５８】
以上のように、コンフィグレーションメモリとしてのメモリセルトランジスタＭＴ１，ＭＴ２のオン／オフによって、配線ＹＬ，ＸＬの接続関係を制御できる。したがって、スイッチＰＳ１Ａ，ＰＳ２Ａ及びそれを用いたスイッチアレイ１を、ＦＰＧＡのプログラマブルスイッチに適用できる。
【００５９】
尚、図１に示されるスイッチアレイ１、スイッチユニット１０Ａ及びスイッチＰＳ１Ａ，ＰＳ２Ａにおいて、パストランジスタＴｒ１，Ｔｒ２のソース／ドレインと配線ＹＬ，ＸＬとの接続関係は一例であって、パストランジスタＴｒ１，Ｔｒ２と配線ＸＬ，ＹＬとの接続関係を変更することによって、図１の例とは異なるスイッチ機能を実現できるのは、もちろんである。
【００６０】
本実施形態のスイッチアレイ１において、スイッチＰＳ１Ａ，ＰＳ２Ａを形成するメモリセルトランジスタＭＴ１，ＭＴ２及びパストランジスタＴｒ１，Ｔｒ２は、メモリセルトランジスタＭＴ１，ＭＴ２及びパストランジスタＴｒ１，Ｔｒ２のチャネル幅方向に沿って互いに隣接するように、基板（チップ）上に配置される。
【００６１】
また、２つのスイッチＰＳ１Ａ，ＰＳ２Ａにおいて、ビット線ＢＬに接続されるメモリセルトランジスタＭＴ１，ＭＴ２のソースＳＳが、２つのメモリセルトランジスタＭＴ１，ＭＴ２によって共有される。
【００６２】
これによって、本実施形態のスイッチアレイ１は、その占有面積の縮小及び配線の簡素が実現される。
【００６３】
（ｂ） 構造
図２乃至図９を用いて、図１に示される本実施形態のスイッチアレイ１の構造について説明する。尚、ここでは、図１も適宜用いて、スイッチアレイ１及びそれに含まれるスイッチの構造について、説明する。
【００６４】
図２は、第１の実施形態のスイッチ及びスイッチアレイ１の平面レイアウトを示している。
【００６５】
図３乃至図５は、スイッチアレイ１の平面レイアウトを、配線レベルに応じて、適宜示している。尚、本実施形態において、配線レベルとは、基板表面に対して垂直方向における位置（高さ）を示している。図３は、主に、半導体基板内に設けられたアクティブ領域、各トランジスタのゲート電極、アクティブ領域及びゲート電極に接続されたコンタクトプラグのレイアウトを示しいている。図４は、主に、基板側から数えて第１番目の配線レベル（第１の配線レベル）に設けられた配線のレイアウトを示している。図５は、基板側から数えて第２及び第３番目の配線レベル（第２及び第３の配線レベル）に設けられた配線のレイアウトを示している。
【００６６】
図６は、図２のＶＩ−ＶＩ線に沿う断面構造を示している。図８は、図２のＶＩＩＩ−ＶＩＩＩ線に沿う断面構図を示している。図９は、図２のＩＸ−ＩＸ線に沿う断面構造を示している。図９において、ＩＸ−ＩＸ線の手前方向又は奥行き方向の部材に関して、破線で示している。図６乃至図９において、図示の明確化のため、各部材を覆う層間絶縁膜の図示は省略している。尚、図２乃至図９は模式図であり、図２乃至図５（平面図）と図６乃至図９（断面図）との間において、Ｘ方向の寸法及びＹ方向の寸法が互いに一致しない部分があるが、これは図示の明確化のためであって、実際のデバイスにおいてこの限りではないのはもちろんである。
【００６７】
図２に示されるように、スイッチアレイ１は、複数（ここでは、３個）のスイッチユニット１０Ａを含んでいる。スイッチ１０Ａは、Ｘ方向に沿って配列される。図１を用いて説明したように、１つのスイッチユニット１０Ａは、Ｘ方向に互いに隣り合う２つのスイッチＰＳ１Ａ，ＰＳ２Ａによって形成される。
【００６８】
スイッチＰＳ１Ａ，ＰＳ２Ａのそれぞれは、１つのメモリセルトランジスタＭＴ１，ＭＴ２と１つのパストランジスタＴｒ１，Ｔｒ２とを含む。
【００６９】
スイッチＰＳ１Ａ，ＰＳ２Ａを形成するメモリセルトランジスタＭＴ１，ＭＴ２及びパストランジスタＴｒ１，Ｔｒ２は、同一の半導体基板１００のＰ型ウェル領域（Ｐ型半導体領域）１０１上に形成される。
【００７０】
例えば、半導体基板（チップ）１００内に、メモリセルトランジスタＭＴ１，ＭＴ２が設けられる領域７１及びパストランジスタＴｒ１，Ｔｒ２が設けられる領域７２が、それぞれ設定される。メモリセルトランジスタＭＴ１，ＭＴ２が設けられる領域７１のことを、メモリセルトランジスタエリア７１とよび、パストランジスタが設けられる領域７２のことを、パストランジスタエリア７２とよぶ。
【００７１】
チップ（基板）１００上において、メモリセルトランジスタエリア７１は、パストランジスタエリア７２に対して、Ｘ方向に交差するＹ方向に隣接している。
【００７２】
メモリセルトランジスタエリア７１内には、複数のアクティブ領域（第１の半導体領域）ＡＡ１が設けられる。このアクティブ領域ＡＡ１内に、メモリセルトランジスタＭＴ１，ＭＴ２が形成される。アクティブ領域ＡＡ１は、矩形状の平面形状を有し、Ｘ方向及びＹ方向におけるアクティブ領域ＡＡ１の四方は、素子分離領域（素子分離絶縁膜）に取り囲まれている。以下では、メモリセルトランジスタエリア７１内のアクティブ領域ＡＡ１のことを、メモリセルトランジスタ形成領域ＡＡ１ともよぶ。
【００７３】
パストランジスタエリア７２内には、アクティブ領域（第２の半導体領域）ＡＡ２が設けられる。アクティブ領域ＡＡ２は、Ｘ方向におけるパストランジスタエリアの一端側から他端側まで延在する。つまり、アクティブ領域ＡＡ２は、Ｘ方向に延在する長方形状（直線状）の平面形状を有する。以下では、パストランジスタエリア７２内のアクティブ領域ＡＡ２のことを、パストランジスタ形成領域ＡＡ２ともよぶ。アクティブ領域ＡＡ２は、素子分離領域によって、半導体基板１００内に定義されている。
【００７４】
アクティブ領域ＡＡ１，ＡＡ２は、半導体基板１００内のＰ型ウェル領域１０１から形成される。
【００７５】
尚、半導体基板１００におけるＸ方向は、メモリセルトランジスタＭＴ１，ＭＴ２及びパストランジスタのチャネル長方向に対応し、チップにおけるＹ方向は、メモリセルトランジスタＭＴ１，ＭＴ２及びパストランジスタのチャネル幅方向に対応する。
【００７６】
図２乃至図９において、コンタクトプラグＣＳ，ＣＳ１〜ＣＳ５，ＣＰＹ１，ＣＰＸ，ＣＰＹ２は、半導体基板１００上のアクティブ領域（半導体領域）ＡＡ１，ＡＡ２及びトランジスタのゲートＧＣ１，ＧＣ２，ＧＴ１，ＧＴ２上に設けられる。コンタクトプラグＣＳ，ＣＳ１〜ＣＳ５，ＣＰＹ１，ＣＰＸ，ＣＰＹ２は、ゲート電極／アクティブ領域と基板側から数えて１番目の配線レベル内の配線Ｍ１とを接続する。ビアプラグＶ１は、配線Ｍ１と、基板側から数えて２番目の配線レベル内の配線Ｍ２とを接続する。また、ビアプラグＶ２は配線Ｍ２と基板側から数えて３番目の配線レベルの配線Ｍ３とを接続する。
【００７７】
図２、図３、図６及び図９に示されるように、素子分離絶縁膜１２０に囲まれた１つのアクティブ領域ＡＡ１内には、２つのメモリセルトランジスタＭＴ１，ＭＴ２が設けられる。共通のアクティブ領域ＡＡ１内に設けられる２つのメモリセルトランジスタＭＴ１，ＭＴ２は、１つのスイッチユニット１０Ａに含まれるメモリセルトランジスタＭＴ１，ＭＴ２である。
【００７８】
１つのアクティブ領域ＡＡ１内には、２つのメモリセルトランジスタＭＴ１，ＭＴ２のゲートパターン（ゲート電極）ＧＣ１，ＧＣ２が、Ｘ方向に互いに隣接して設けられる。
【００７９】
アクティブ領域ＡＡ１内には、各メモリセルトランジスタＭＴ１，ＭＴ２のドレインとなる拡散層（ドレイン拡散層）２５，２７及びソースとなる拡散層２６が、設けられている。これらの２つのメモリセルトランジスタＭＴ１，ＭＴ２は、アクティブ領域ＡＡ１内の１つの拡散層（ソース拡散層）２６（ＳＳ）を共有する。この拡散層２６のことを、共有ソース拡散層２６とよぶ。１つのアクティブ領域（メモリセルトランジスタ形成領域）ＡＡ１内において、共有ソース拡散層２６は、２つのドレイン拡散層２５，２７の間に設けられている。
【００８０】
メモリセルトランジスタＭＴ１のゲート電極ＧＣ１は、共有ソース拡散層２６とトランジスタＭＴ１のドレイン拡散層２５との間のチャネル領域上に設けられる。
【００８１】
メモリセルトランジスタＭＴ２のゲート電極ＧＣ２は、共有ソース拡散層２６とトランジスタＭＴ２のドレイン拡散層２７との間のチャネル領域上に設けられる。
【００８２】
拡散層２５，２６，２７は、ｎ型の半導体領域である。
【００８３】
ゲート電極ＧＣ１，ＧＣ２は、アクティブ領域ＡＡ１上から素子分離領域（素子分離絶縁膜１２０）上に引き出される。
【００８４】
上述のように、メモリセルトランジスタＭＴ１，ＭＴ２は、電荷蓄積層を有したスタックゲート構造の電界効果トランジスタである。
【００８５】
メモリセルトランジスタＭＴ１，ＭＴ２のゲート電極ＧＣ１，ＧＣ２は、半導体基板１００（Ｐ型ウェル領域１０１）上のゲート絶縁膜２１上に設けられる。ゲート絶縁膜２１は、トンネル絶縁膜として用いられる。
【００８６】
ゲート絶縁膜２１上に、電荷蓄積層２２が設けられる。制御ゲート電極２４は、絶縁体２３を介して、電荷蓄積層２２上に設けられる。制御ゲート電極２４上に、コンタクトプラグＣＳ４，ＣＳ５が設けられる。
【００８７】
電荷蓄積層２２は、例えば、シリコンからなる浮遊ゲート電極２２である。
【００８８】
浮遊ゲート電極２２を用いたスタックゲート構造の場合、浮遊ゲート電極２２と制御ゲート電極２４との間の絶縁体２３は、ゲート間絶縁膜２３とよばれる。
【００８９】
但し、メモリセルトランジスタＭＴ１，ＭＴ２のゲート電極ＧＣ１，ＧＣ２は、ＭＯＮＯＳ（Metal-Oxide-Nitride-oxide-semiconductor）構造でもよい。すなわち、図７に示されるように、ＭＯＮＯＳ構造のメモリセルトランジスタＭＴ１，ＭＴ２において、電荷蓄積層２９には、例えば、窒化シリコンのように、トラップ準位を含む絶縁膜が用いられる。ＭＯＮＯＳ構造を用いたスタックゲート構造の場合、電荷蓄積層２９と制御ゲート電極２４との間の絶縁体２３は、ブロック絶縁膜２３とよばれる。
【００９０】
スイッチユニット１において、共有ソース拡散層２６は、ビット線ＢＬ１に接続される。ビット線ＢＬ１は、半導体基板１００側から数えて第３番目の配線レベルに設けられている。ビット線ＢＬ１は、Ｘ方向（第１の方向に）に延在する。
【００９１】
共有ソース拡散層２６は、コンタクトプラグＣＳ２を介して、半導体基板１００側から数えて第１番目の配線レベルの配線Ｍ１に接続される。さらに、その配線Ｍ１は、ビアプラグＶ１、基板側から数えて２番目の配線レベルの配線Ｍ２及びビアプラグＶ２を経由して、ビット線ＢＬ１に接続される。
【００９２】
ワード線ＷＬは、コンタクトプラグＣＳ４，ＣＳ５、配線Ｍ１及びビアプラグＶ１を経由して、各メモリセルトランジスタＭＴ１，ＭＴ２のゲート電極（制御ゲート電極）に、接続される。ワード線ＷＬは、第２の配線レベルに設けられる。
【００９３】
同じスイッチユニット１０Ａ内の２つのワード線ＷＬ１，ＷＬ２は、それぞれ、メモリセルトランジスタＭＴ１，ＭＴ２のゲート電極ＧＣ１，ＧＣ２とＹ方向において同一直線上に並ばないように、配置されている。例えば、２つのワード線ＷＬ１，ＷＬ２が２つのゲート電極ＧＣ１，ＧＣ２をＸ方向に挟むように、スイッチユニット１０Ａ内に、配置されている。例えば、ゲート電極ＧＣ上方からＸ方向に引き出された配線Ｍ１を用いて、基板表面に対して垂直方向において上下に重ならないようにレイアウトされたワード線ＷＬとゲート電極ＧＣとが、接続される。共通のスイッチユニット１０Ａ内において、ワード線ＷＬにそれぞれ接続される２つの配線Ｍ１は、Ｘ方向において互いに反対方向に引き出されている。
【００９４】
尚、図１のダイオード９０は、Ｐ型ウェル領域１０１とｎ型の拡散層２５とから形成されるＰＮ接合に相当する。
【００９５】
アクティブ形成領域ＡＡ２は、Ｙ方向においてアクティブ領域ＡＡ１に隣接する。つまり、メモリセルトランジスタＭＴ１，ＭＴ２とパストランジスタＴｒ１，Ｔｒ２とは、Ｙ方向（チャネル幅方向）に隣接する。
【００９６】
パストランジスタ形成領域ＡＡ２は、トランジスタＴｒ１，Ｔｒ２ごと及びスイッチユニット１０Ａごとに分離されること無しに、Ｘ方向に連続している。１つのアクティブ領域ＡＡ２は、スイッチアレイ１内の複数のパストランジスタによって、共有される。
【００９７】
上述の動作のように、スイッチアレイ１の動作時、複数のＹ−配線ＹＬのうち１本のＹ−配線が選択される。つまり、１つのパストランジスタのみが、スイッチアレイ１のＦＰＧＡ動作に用いられる。そして、複数のパストランジスタはＸ−配線ＸＬを共有するので、非選択のＹ配線ＹＬに接続されたパストランジスタＴｒ１，Ｔｒ２がオン又はオフしていても、スイッチアレイ１のＦＰＧＡ動作に悪影響は生じない。それゆえ、パストランジスタＴｒ１，Ｔｒ２のアクティブ領域ＡＡ２を絶縁膜によって分離しなくとも、複数のパストランジスタＴｒ１，Ｔｒ２を共通のアクティブ領域ＡＡ２内に設けることができる。
【００９８】
図２乃至図４及び図８に示されるように、パストランジスタＴｒ１，Ｔｒ２のゲート電極ＧＴ１，ＧＴ２は、２つのゲートパターン（ゲート電極）３１１，３１２，３２１，３２２を基板側から数えて第１番目の配線ＭＧを用いて直列に接続することによって、形成される。
【００９９】
これによって、パストランジスタＴｒ１，Ｔｒ２の実効的なチャネル幅（ゲート幅）が増加し、パストランジスタＴｒ１，Ｔｒ２の電流駆動力が向上する。ゲート電極部３１１，３１２のそれぞれは、ゲート電極部３１１，３１２上のコンタクトプラグＣＳを介して、配線（ゲート配線とよぶ）ＭＧに接続される。これによって、パストランジスタのゲート電極が、２つのゲートパターン（ゲート電極部）によって、形成される。
【０１００】
各ゲート電極部３１１，３１２のチャネル長方向の寸法は、例えば、メモリセルトランジスタＭＴ１，ＭＴ２のゲート電極ＧＣ１，ＧＣ２のチャネル長方法の寸法と同じになっている。各ゲート電極部３１１，３１２のチャネル幅方向の寸法は、例えば、メモリセルトランジスタＭＴ１，ＭＴ２のゲート電極ＧＣ１，ＧＣ２のチャネル幅方法の寸法と同じになっている。尚、アクティブ領域ＡＡ１及びアクティブ領域ＡＡ２のＸ方向の寸法は、同じ大きさでもよいし、異なるおおきさでもよい。
【０１０１】
ゲート電極ＧＴを形成する２つゲート電極部３１１，３１２間の半導体基板１００（Ｐ型ウェル領域１０１）内に設けられた拡散層３６は、コンタクトプラグＣＰＹ１、配線Ｍ１及びビアプラグＶ１を介して、Ｙ−配線ＹＬに接続される。Ｙ−配線ＹＬに接続された拡散層３６は、パストランジスタＴｒ１，Ｔｒ２のソース拡散層３６として用いられている。Ｙ−配線ＹＬは、基板側から数えて第２番目の配線レベルに位置し、その配線レベルに設けられた配線Ｍ２を用いて形成される。Ｙ−配線ＹＬは、Ｙ方向に延在する。
【０１０２】
アクティブ領域ＡＡ２の延在方向（Ｘ方向）において、２つのゲート電極部３１１，３１２と１つのソース拡散層３６を挟むように、２つの拡散層３５，３７がアクティブ領域ＡＡ２内に配置される。
【０１０３】
２つの拡散層３５，３７は、コンタクトプラグＣＰＸ、２つの配線Ｍ１，Ｍ２及び２つのビアプラグＶ１，Ｖ２を介して、Ｘ−配線ＸＬに接続される。Ｘ−配線ＸＬは、基板側から数えて第３番目の配線レベルに位置している。Ｘ−配線ＸＬは、Ｘ方向に延在している。
【０１０４】
Ｘ−配線ＸＬに接続された拡散層３５，３７は、パストランジスタＴｒ１，Ｔｒ２のドレイン拡散層３６として用いられている。パストランジスタＴｒ１，Ｔｒ２のゲート電極が２つのゲートパターン（ゲート電極部）を接続した構成になっていることに伴って、１つのパストランジスタＴｒ１，Ｔｒ２のドレイン拡散層３５，３７は、アクティブ領域ＡＡ２内で２つの拡散層に分割された構成になっている。
【０１０５】
また、図１に示されるように、メモリセルトランジスタＭＴ１，ＭＴ２のドレインは、パストランジスタＴｒ１，Ｔｒ２のゲートに接続される。
それゆえ、図２及び図９に示されるように、メモリセルトランジスタＭＴ１のドレイン拡散層２５は、第２の配線レベルに設けられた配線ＭＤＧを介して、パストランジスタＴｒ１，Ｔｒ２のゲート電極ＧＴに接続される。メモリセルトランジスタＭＴ１，ＭＴ２のドレイン拡散層２５と配線ＭＤＧとの間には、コンタクトプラグＣＳ１、第１の配線レベルの配線Ｍ１及びビアプラグＶ１が設けられている。メモリセルトランジスタＭＴ１，ＭＴ２のドレイン拡散層２５とパストランジスタのゲート電極ＧＴ１とを接続する配線のことを、ドレイン−ゲート配線ＭＤＧともよぶ。
Ｙ方向において、ドレイン拡散層２５は、パストランジスタＴｒ１，Ｔｒ２のゲート電極ＧＴ１と同一直線状に並んでいない。それゆえ、パストランジスタＴｒ１，Ｔｒ２の２つのゲート電極部３１１，３１２を接続するためのゲート配線ＭＧに、ゲート−ドレイン配線ＭＤＧが接続される。パストランジスタＴｒ１のゲート配線ＭＧとメモリセルトランジスタＭＴ１のドレイン拡散層２５は、Ｙ方向において同一直線状に並ぶように、レイアウトされる。これによって、ゲート−ドレイン配線ＭＤＧの平面形状を、実質的に直線状にすることができ、複雑なパターニング及ぶ加工が不要になる。
【０１０６】
例えば、ゲート−ドレイン配線ＭＤＧは、ワード線ＷＬと同じ配線レベル内に設けられている。ゲート−ドレイン配線ＭＤＧは、Ｙ方向においてワード線ＷＬと同一直線上に並ぶようにレイアウトされている。
【０１０７】
ビット線ＢＬ及びＸ−配線ＸＬは、基板側から数えて第３番目の配線レベル内に設けられ、その配線レベルに位置する配線を用いて形成されている。
【０１０８】
パストランジスタＴｒ１，Ｔｒ２のゲート電極（ゲート電極部）３１１，３１２は、メモリセルトランジスタＭＴ１，ＭＴ２のゲート電極ＧＣ１，ＧＣ２とＹ方向において同一直線上に配列するように、基板１００上に設けられる。また、１つのアクティブ領域ＡＡ２内において、複数のパストランジスタＴｒ１，Ｔｒ２のゲート電極（ゲート電極部）はＸ方向において所定の間隔を有して、半導体基板（アクティブ領域）上に設けられる。
【０１０９】
ここでは、平面形状が矩形のみのパターンで配列されるレイアウトのことを、ラインアンドスペースとよぶ。尚、ラインアンドスペースのレイアウトは、ゲートパターンに限定されず、配線パターンにも適用される。配線パターンにおけるラインアンドスペースのレイアウトは、ある方向（Ｘ又はＹ方向）に延在した実質的に直線状の配線パターン（ライン）が、その延在方向と交差する方向に間隔（スペース）を有して、配列される。
【０１１０】
本実施形態において、基板上に設けられる複数のゲートパターンは、ラインアンドスペースのレイアウトを有する。これによって、複数のゲート電極及び配線の加工が、比較的容易にされる。
【０１１１】
本実施形態のスイッチアレイ１において、１つのスイッチＰＳ１Ａ，ＰＳ２Ａ内のメモリセルトランジスタＭＴ１，ＭＴ２及びパストランジスタＴｒ１，Ｔｒ２が設けられるアクティブ領域ＡＡ１，ＡＡ２はトランジスタのチャネル幅方向（ここでは、Ｙ方向）に、素子分離絶縁膜を挟んで隣接するように、基板内に設けられる。メモリセルトランジスタＭＴ１，ＭＴ２及びパストランジスタＴｒ１，Ｔｒ２は、チャネル幅方向に隣接して基板上に配置される。そして、メモリセルトランジスタＭＴ１，ＭＴ２のゲート電極ＧＣ１，ＧＣ２は、パストランジスタＴｒ１，Ｔｒ２のゲート電極（ゲート電極部）と同一直線上に配列される。
【０１１２】
共通のスイッチユニット１０Ａ内の２つのメモリセルトランジスタＭＴ１，ＭＴ２は、１つのアクティブ領域ＡＡ１において、チャネル長方向に互いに隣接する。このようなレイアウトを用いることによって、隣接するメモリセルトランジスタＭＴ１，ＭＴ２のソース拡散層２６（ＳＳ）を共通することができ、ビット線ＢＬに接続されるコンタクトＣＳ２を共有できる。１つ当たりのメモリセルトランジスタＭＴ１，ＭＴ２のサイズ（セルサイズ）を縮小でき、スイッチアレイ１に含まれる複数のメモリセルトランジスタＭＴ１，ＭＴ２の占有面積（メモリセルトランジスタエリア７１の面積）を小さくすることができる。
【０１１３】
本実施形態のように、１つのスイッチ内のメモリセルトランジスタＭＴ１，ＭＴ２とパストランジスタＴｒ１，Ｔｒ２とがチャネル幅方向に隣接することによって、メモリセルトランジスタＭＴ１，ＭＴ２とパストランジスタとがチャネル長方向に隣接する場合と比較して、トランジスタ間を接続する配線の形状及びレイアウトを簡素化できる。例えば、本実施形態によれば、配線レベルの数を、１つ削減できる。
【０１１４】
本実施形態のスイッチアレイ１は、ラインアンドスペースのレイアウトを有して、トランジスタのゲート電極が基板上に配置される。
【０１１５】
一般に、先端ＬＳＩプロセスは、高集積化のため、最小寸法の加工や複雑な形状の加工を行うため、膨大なプロセスコストがかかる。
一方、本実施形態のように、ラインアンドスペースのレイアウトは、プロセスコストを大幅に下げられる。そのため、半導体集積回路を形成するためのトータルコストを考慮すると、ラインアンドスペースでのレイアウトが有利になる。
【０１１６】
以上のように、第１の実施形態のスイッチアレイ１及びスイッチＰＳ１Ａ，ＰＳ２Ａは、占有面積の小さいスイッチアレイ１を提供できる。
【０１１７】
したがって、上記の回路及びレイアウトを有することによって、第１の実施形態のスイッチアレイ１及びスイッチＰＳ１Ａ，ＰＳ２Ａは、その占有面積を小さくできる。
【０１１８】
（２）第２の実施形態
図１０乃至図１５を用いて、第２の実施形態のスイッチアレイ２について、説明する。尚、本実施形態において、第１の実施形態と同一の部材に関しては、同一の符号を付し、第１の実施形態のスイッチアレイ２と同一の部材に関する説明は、必要に応じて行う。また、第１の実施形態と同様の効果についても、ここでの説明は省略する。
【０１１９】
（ａ） 回路構成
図１０を用いて、第２の実施形態のスイッチアレイ２の回路構成について説明する。
【０１２０】
図１０は、第２の実施形態のスイッチアレイ２の回路構成を示す等価回路図である。
【０１２１】
第１の実施形態と同様に、スイッチアレイ２内の１つのスイッチユニット１０Ｂは、２つのスイッチ（第１及び第２のスイッチ）ＰＳ１Ｂ，ＰＳ２Ｂを含んでいる。
【０１２２】
図１０に示されるように、本実施形態において、スイッチＰＳ１Ｂ，ＰＳ２Ｂは、インバータＩＶ１，ＩＶ２をさらに含んでいる。インバータＩＶ１，ＩＶ２は、ＣＭＯＳインバータである。つまり、１つのインバータＩＶ１，ＩＶ２は、１つのｐチャネルＭＯＳトランジスタＰＴ１，ＰＴ２と１つのｎチャネルＭＯＳトランジスタＮＴ１，ＮＴ２とから形成される。
【０１２３】
本実施形態において、メモリセルトランジスタＭＴ１，ＭＴ２のドレインが、インバータＩＶ１，ＩＶ２の入力ノードに接続される。そして、インバータＩＶ１，ＩＶ２の出力ノードがパストランジスタＴｒ１，Ｔｒ２のゲートに接続される。
【０１２４】
このように、本実施形態のスイッチＰＳ１Ｂ，ＰＳ２Ｂは、メモリセルトランジスタＭＴ１，ＭＴ２のドレインが、インバータＩＶ１，ＩＶ２の入出力ノードを経由して、パストランジスタＴｒ１，Ｔｒ２のゲートに接続されている点が、第１の実施形態と異なる。
【０１２５】
本実施形態において、メモリセルトランジスタＭＴ１，ＭＴ２のオン状態時、ビット線ＢＬからの供給電位が、インバータＩＶ１，ＩＶ２を経由して、パストランジスタＴｒ１，Ｔｒ２のゲートに印加される。
【０１２６】
各スイッチＰＳ１Ｂ，ＰＳ２Ｂにおいて、メモリセルトランジスタＭＴ１，ＭＴ２とパストランジスタＴｒ１，Ｔｒ２との間に、インバータＩＶ１，ＩＶ２が挿入されることによって、メモリセルトランジスタＭＴ１，ＭＴ２のドレインに印加される電圧が、Ｈｉｇｈ側（ＶＤＤ側）またはＬｏｗ側（Ｖｓｓ側）にフルスイングしていない場合であっても、インバータＩＶ１，ＩＶ２の増幅作用によって、パストランジスタＴｒ１，Ｔｒ２のゲート電極に印加される電圧を、Ｈｉｇｈ側又はＬｏｗ側にフルスイングした値にできる。
【０１２７】
電流特性の向上など、パストランジスタＴｒ１，Ｔｒ２の特性向上のため、パストランジスタＴｒ１，Ｔｒ２のゲート電極の印加電圧を電源電圧ＶＤＤより大きくする場合、インバータＩＶ１，ＩＶ２のｐチャネルＭＯＳトランジスタのソースに印加される電源電圧を大きくすればよい。
【０１２８】
第２の実施形態のスイッチアレイ２の動作について、説明する。スイッチアレイ２の動作モードは、第１の実施形態と同様に、メモリセルトランジスタＭＴ１，ＭＴ２の消去動作、メモリセルトランジスタＭＴ１，ＭＴ２の書き込み動作、そして、スイッチとしてのＦＰＧＡ動作がある。
【０１２９】
メモリセルトランジスタＭＴ１，ＭＴ２の消去動作及び書き込み動作は、第１の実施形態と同様であるため、省略する。
【０１３０】
ＦＰＧＡ動作は、スイッチアレイ２内のメモリセルトランジスタＭＴ１，ＭＴ２にデータの書き込みを行った後、スイッチアレイ２をＦＰＧＡのスイッチブロックとして機能させる時に実行される。
【０１３１】
ＦＰＧＡ動作時において、全てのワード線に０Ｖが印加され、ビット線ＢＬに、電源電圧ＶＤＤが印加される。すると、それぞれのメモリセルトランジスタＭＴ１，ＭＴ２に書き込まれた情報に応じて、メモリセルトランジスタＭＴ１，ＭＴ２は、オンまたはオフする。
【０１３２】
メモリセルトランジスタＭＴ１，ＭＴ２がオンした場合、インバータＩＶ１，ＩＶ２の入力ノード（トランジスタのゲート）には、電源電圧ＶＤＤが印加される。パストランジスタＴｒ１，Ｔｒ２のゲートに印加される電圧は、インバータＩＶ１，ＩＶ２の駆動電圧が、ロジック回路の電源電圧ＶＤＤと同じ大きさに設定されていると、０Ｖになる。
【０１３３】
メモリセルトランジスタＭＴ１，ＭＴ２がオフした場合、インバータＩＶ１，ＩＶ２の入力ノードには実質的に０Ｖが印加される。パストランジスタＴｒ１，Ｔｒ２のゲートに印加される電圧は、インバータＩＶ１，ＩＶ２の駆動電圧がロジック回路の電源電圧ＶＤＤと同じ大きさに設定されていると、電圧ＶＤＤになる。
【０１３４】
このように、インバータＩＶ１，ＩＶ２を経由して、パストランジスタＴｒ１，Ｔｒ２のオン及びオフが制御される。
【０１３５】
（ｂ） 構造
図１１乃至図１５を用いて、第２の実施形態のスイッチアレイ２の構造について説明する。
【０１３６】
図１１は、第２の実施形態のスイッチアレイ２及びスイッチＰＳ１Ｂ，ＰＳ２Ｂの平面レイアウトを示している。図１２乃至図１４は、スイッチアレイ２の平面レイアウトを、配線レベルに応じて、適宜示している。
【０１３７】
図１２は、主に、半導体基板内に設けられたアクティブ領域、各トランジスタのゲート電極、アクティブ領域及びゲート電極に接続されたコンタクトプラグのレイアウトを示しいている。図１３は、主に、第１の配線レベルに設けられた配線のレイアウトを示している。図１４は、第２及び第３の配線レベルに設けられた配線のレイアウトを示している。
【０１３８】
図１５は、図１１のＸＶ−ＸＶ線に沿う断面構造を示している。図１５においてＸＶ−ＸＶ線の手前又は奥行き方向の部材については、破線で示している。尚、図１５において、図示の明確化のため、各部材を覆う層間絶縁膜の図示は省略している。図１１乃至図１５は模式図であり、図１１（平面図）と図１５（断面図）との間において、Ｘ方向の寸法及びＹ方向の寸法が互いに一致しないが、これは図示の明確化のためであって、実際のデバイスにおいてこの限りではないのはもちろんである。
【０１３９】
上述のように、スイッチアレイ２において、スイッチＰＳ１Ｂ，ＰＳ２Ｂのそれぞれは、１つの不揮発性コンフィギュレーションメモリ（メモリセルトランジスタ）ＭＴ１，ＭＴ２と、１つのインバータＩＶ１，ＩＶ２と、１つのパストランジスタＴｒ１，Ｔｒ２とを、含む。Ｘ方向に隣接する２つのスイッチＰＳ１Ｂ，ＰＳ２Ｂが、１つのスイッチユニット１０Ｂを形成する。図１１乃至図１５に示されるスイッチアレイ２は、３つのスイッチユニット１０Ｂを含んでいる。
【０１４０】
本実施形態において、Ｙ方向においてメモリセルトランジスタエリア７１に隣接して、インバータＩＶ１，ＩＶ２が設けられる領域（インバータエリアとよぶ）７３が設けられている。さらに、インバータエリア７３において、ｐチャネルＭＯＳトランジスタが設けられる領域（ｐチャネルトランジスタエリアとよぶ）７３ｐとｎチャネルＭＯＳトランジスタが設けられる領域（ｎチャネルトランジスタエリアとよぶ）７３ｎとが、それぞれ設定されている。
【０１４１】
ｐチャネルトランジスタエリア７３ｐ及びｎチャネルトランジスタエリア７３ｎは、Ｙ方向において互いに隣接している。
【０１４２】
ｐチャネルトランジスタエリア７３ｐは、Ｘ方向に配列された複数のアクティブ領域（ｐチャネルトランジスタ形成領域ともよぶ）ＡＡ４を含む。ｎチャネルトランジスタエリア７３ｎは、Ｘ方向に配列された複数のアクティブ領域（ｎチャネルトランジスタ形成領域ともよぶ）ＡＡ３を含む。図１５に示されるように、ｐチャネルトランジスタエリア７３ｐのアクティブ領域ＡＡ４は、Ｎ型ウェル領域から形成され、ｎチャネルトランジスタエリア７３ｎのアクティブ領域ＡＡ３は、Ｐ型ウェル領域から形成される。
【０１４３】
チップ１００内において、メモリセルトランジスタエリア７１が、パストランジスタエリア７２とインバータエリア７３とによって、Ｙ方向に挟まれたレイアウトとなる。
【０１４４】
メモリセルトランジスタエリア７１とインバータエリア７３とにおいて、メモリセルトランジスタエリア７１はＰ型ウェル領域をアクティブ領域として用いているため、Ｐ型ウェル領域からなるｎチャネルトランジスタエリア７３ｎに隣接していることが、回路の動作の安定化及びプロセス的な観点から好ましい。
【０１４５】
アクティブ領域ＡＡ３には、２つのｎチャネルＭＯＳトランジスタＮＴ１が設けられる。共通のアクティブ領域ＡＡ３に設けられる２つのｎチャネルトランジスタＮＴ１は、互いに異なるスイッチユニット１０Ｂにそれぞれ用いられる。
【０１４６】
アクティブ領域ＡＡ４には、２つのｐチャネルＭＯＳトランジスタＰＴ１が設けられる。共通のアクティブ領域ＡＡ４に設けられる２つのｐチャネルトランジスタＰＴ１は、互いに異なるスイッチユニット１０Ｂにそれぞれ用いられる。
【０１４７】
本実施形態において、ある１つのスイッチユニット１０Ｂ内の２つのインバータＩＶ１，ＩＶ２は、それらが共通のアクティブ領域内に形成されるのではなく、互いに異なる方向に隣接する２つのスイッチユニット１０Ｂ内のインバータＩＶ１，ＩＶ２と、アクティブ領域ＡＡ３，ＡＡ４を共有する。
【０１４８】
このように、両側に隣接する２つのスイッチユニット１０Ｂが、インバータＩＶ１，ＩＶ２のｎチャネル／ｐチャネルトランジスタを配置するためのアクティブ領域ＡＡ３，ＡＡ４を、共有する。これによって、スイッチアレイ２の面積を縮小できる。
【０１４９】
インバータＩＶ１，ＩＶ２を形成するｎチャネル／ｐチャネルトランジスタＮＴ１，ＮＴ２，ＰＴ１，ＰＴ２のチャネル長方向の断面構造は、配線のレイアウトが異なるのみで、メモリセルトランジスタＭＴ１，ＭＴ２及びパストランジスタＴｒ１，Ｔｒ２のチャネル長方向の断面構造と実質的に同じである。そのため、インバータＩＶ１，ＩＶ２を形成するｎチャネル／ｐチャネルトランジスタＮＴ１，ＮＴ２，ＰＴ１，ＰＴ２のチャネル長方向の断面構造に関して、ここでの説明は省略する。
【０１５０】
１つのインバータＩＶ１，ＩＶ２を形成するｎチャネルトランジスタＮＴ１，ＮＴ２及びｐチャネルトランジスタＰＴ１，ＰＴ２は、ゲート電極（共通ゲート電極とよぶ）ＧＩ１，ＧＴ２を共有する。それゆえ、インバータＩＶ１，ＩＶ２を形成する２つのトランジスタのゲート電極ＧＴ１，ＧＴ２は、Ｙ方向に延在し、Ｙ方向に隣接する２つのアクティブ領域ＡＡ３，ＡＡ４にまたがるように、半導体基板１００上に配置される。
【０１５１】
それゆえ、ｎチャネルトランジスタが設けられるアクティブ領域ＡＡ３は、Ｙ方向においてｐチャネルトランジスタが設けられるアクティブ領域ＡＡ４に隣接するように、半導体基板１００上に配置されることが好ましい。これによって、インバータＩＶ１，ＩＶ２のそれぞれにおいて、ｎチャネルトランジスタＮＴ１，ＮＴ２とｐチャネルトランジスタＰＴ１，ＰＴ２とで共有される共通ゲート電極ＧＩ１，ＧＩ２を、直線状のパターン（ラインパターン）で形成できる。
【０１５２】
共通ゲート電極ＧＩ１，ＧＩ２は、インバータＩＶ１，ＩＶ２の入力ノードとして用いられる。
【０１５３】
本実施形態のように、インバータＩＶ１，ＩＶ２の入力ノードとしてのゲート電極ＧＩ１，ＧＩ２が、ｎチャネルトランジスタＮＴ１，ＮＴ２とｐチャネルトランジスタＰＴ１，ＰＴ２とで共有される場合、ｎチャネルトランジスタＮＴ１，ＮＴ２とｐチャネルトランジスタＰＴ１，ＰＴ２とで電流駆動力を調整するために、Ｙ方向（トランジスタのチャネル幅方向）におけるアクティブ領域ＡＡ３及びアクティブ領域ＡＡ４の寸法が、互いに異なっていてもよい。
【０１５４】
インバータＩＶ１，ＩＶ２の入力ノードとしての共通ゲート電極ＧＩ１，ＧＩ２は、コンタクトプラグＣＳ１，ＣＳ３及び第１の配線レベル内の配線Ｍ１を経由して、メモリセルトランジスタＭＴ１，ＭＴ２のドレイン拡散層２５，２７に接続される。
【０１５５】
これによって、ＦＰＧＡ動作時において、メモリセルトランジスタＭＴ１，ＭＴ２のオン／オフ状態に応じて、ビット線ＢＬからの電圧が、共通ゲート電極ＧＩ１，ＧＩ２に供給される。
【０１５６】
図１５に示されるように、インバータＩＶ１，ＩＶ２の出力ノードとしてのｎチャネルトランジスタＮＴ１及びｐチャネルトランジスタＰＴ１のドレイン拡散層５５，４５は、コンタクトプラグＣＳ、配線Ｍ１及びビアプラグＶ１を経由して、第２番目の配線レベル内の配線（ノード配線とよぶ）ＮＬに接続される。ノード配線ＮＬは、パストランジスタＴｒ１，Ｔｒ２のゲート電極ＧＴ１，ＧＴ２を形成するためのゲート配線ＭＧに、中間配線Ｍ１及びプラグＶ１を経由して接続される。
【０１５７】
ノード配線ＮＬは、基板表面に対して垂直方向から見て、インバータＩＶ１，ＩＶ２の共有ゲート電極ＧＩ１，ＧＩ２とメモリセルトランジスタＭＴ１，ＭＴ２のゲート電極ＧＣ１，ＧＣ１との間に配置される。そして、ノード配線ＮＬは、メモリセルトランジスタエリア７１を経由して、インバータエリア７３からパストランジスタエリア７２までＹ方向に延在している。ノード配線ＮＬは、直線状の平面形状を有する。第２の配線レベル（Ｍ２）内で、ノード線ＮＬは、Ｙ−配線ＹＬとＹ方向において同一直線上に並んでいる。
【０１５８】
図１１に示されるように、１つのパストランジスタＴｒ１，Ｔｒ２のゲート電極は、第１の実施形態と同様に、ゲート配線ＭＧを介して接続された２本のゲート電極部３１１，３１２，３２１，３２２を用いて、形成される。２本のゲート電極部３１１，３１２，３２１，３２２はＹ方向に隣接する。一方のゲート電極部３１２，３２１は、Ｙ方向において、メモリセルトランジスタＭＴ１，ＭＴ２のゲート電極ＧＣ１，ＧＣ２と同一直線状に配列される。他方のゲート電極部３１２，３２２は、Ｘ方向において、インバータＩＶ１，ＩＶ２を形成するｐチャネル／ｎチャネルトランジスタの共有ゲート電極ＧＩ１，ＧＩ２と同一直線状に配列される。
【０１５９】
同じアクティブ領域ＡＡ３，ＡＡ４内に設けられたインバータＩＶ１，ＩＶ２の共有ソース拡散層ＳＳｐ，ＳＳｎは、電源線ＶＤＬ及びグランド線ＶＳＬにそれぞれ接続される。
【０１６０】
共有ソース拡散層ＳＳｐは、アクティブ領域ＡＡ４内に設けられ、同じアクティブ領域ＡＡ４内の２つのＰチャネルトランジスタＰＴ１によって共有される。共有ソース拡散層ＳＳｐは、プラグ及び配線を介して、電源線ＶＤＬに接続される。
【０１６１】
共有ソース拡散層ＳＳｎは、アクティブ領域ＡＡ３内に設けられ、同じアクティブ領域ＡＡ３内のｎチャネルトランジスタによって共有される。共有ソース拡散層ＳＳｎは、プラグ及び配線を介して、グランド線ＶＳＬに接続される。
【０１６２】
電源線ＶＤＬは、インバータＩＶ１，ＩＶ２に電源電圧ＶＤＤを印加するための配線である。グランド線ＶＳＬは、インバータＩＶ１，ＩＶ２にグランド電圧ＶＳＳを印加するための配線である。
【０１６３】
グランド線ＶＳＬは、インバータＩＶ１，ＩＶ２のｎチャネルトランジスタを形成するアクティブ領域ＡＡ３上方を、Ｘ方向に延在する。
【０１６４】
電源線ＶＤＬ、グランド線ＶＳＬ、ビット線及びＸ−配線ＸＬは、例えば、同じ配線レベル内に設けられ、その配線レベルにおいて、Ｙ方向に所定の間隔を有したラインアンドスペースのレイアウトで、配置される。
【０１６５】
また、２本のワード線ＷＬは、アクティブ領域ＡＡ３，ＡＡ４を共有しない２つのインバータＩＶ１，ＩＶ２のゲート間に配置される。ワード線ＷＬ１，ＷＬ２は、第２の配線レベルに設けられる。それゆえ、ワード線ＷＬは、層間絶縁膜を挟んで、電源線ＶＤＬ及びグランド線ＶＳＬと立体交差する。
【０１６６】
尚、本実施形態において、スイッチアレイ２の製造方法は、第１の実施形態と実質的に同じであるため、ここでの説明は省略する。
【０１６７】
以上のように、本実施形態のスイッチアレイ２は、メモリセルトランジスタＭＴ１，ＭＴ２及びパストランジスタＴｒ１，Ｔｒ２に加え、インバータＩＶ１，ＩＶ２をさらに含む。
【０１６８】
互いに隣接する異なるスイッチユニット１０Ｂにおいて、インバータＩＶ１，ＩＶ２をそれぞれ形成する２つのｎチャネルトランジスタＮＴ１は１つのアクティブ領域ＡＡ３を共有し、インバータＩＶ１，ＩＶ２をそれぞれ形成する２つのｐチャネルトランジスタＰＴ１は１つのアクティブ領域ＡＡ４を共有する。
【０１６９】
インバータＩＶ１，ＩＶ２を形成するトランジスタＮＴ１，ＰＴ１，ＮＴ２，ＰＴ２の共有ソース拡散層ＳＳｎ，ＳＳｐ及びその拡散層に接続される各プラグＣＳ，Ｖ１，Ｖ２は、互いに隣接する２つのスイッチユニット１０ＢのインバータＩＶ１，ＩＶ２によって、共有される。このように、インバータＩＶ１，ＩＶ２を形成するトランジスタＮＴ１，ＰＴ１，ＮＴ２，ＰＴ２の拡散層ＳＳｎ，ＳＳｐ及びコンタクトＣＳを共有できるため、配線のレイアウトを複雑にせずに、スイッチアレイ２及びスイッチＰＳ１Ｂ，ＰＳ２Ｂの占有面積を小さくすることができる。
【０１７０】
さらに、メモリセルトランジスタＭＴ１，ＭＴ２の共有ソース拡散層２６（ＳＳ）及びインバータＩＶ１，ＩＶ２の共有ソース拡散層ＳＳｐ，ＳＳｎは、ゲート電極を挟んで互いに反対側にレイアウトされている。これによって、スイッチアレイ２内の配線の密集を避けることができ、スイッチアレイ２を形成するための配線及び配線レベルの使用数を抑制できる。
【０１７１】
第１の実施形態と同様に、隣接するメモリセルトランジスタＭＴ１，ＭＴ２のソース２６（ＳＳ）を共有でき、ビット線ＢＬとメモリセルトランジスタＭＴ１，ＭＴ２とを接続するコンタクトＣＳ２を共有できる。そのため、メモリセルトランジスタエリア７１の占有面積を小さくできる。
【０１７２】
スイッチアレイ２において、メモリセルトランジスタＭＴ１のゲート電極ＧＣ１と、パストランジスタＴｒ１のゲート電極ＧＴ１（３１２）は、トランジスタのチャネル幅方向（Ｙ方向）に沿って、配列される。また、インバータＩＶ１，ＩＶ２の入力ノードとしてのｎチャネル／ｐチャネルトランジスタの共通ゲート電極ＧＩは、パストランジスタＴｒ１，Ｔｒ２のゲート電極（ゲート電極部）とチャネル幅方向に沿って、配列される。それゆえ、本実施形態のように、インバータＩＶ１，ＩＶ２がスイッチＰＳ１Ｂ，ＰＳ２Ｂに含まれる場合においても、各トランジスタのゲートパターンは、ラインアンドスペースのレイアウトで、基板上に形成される。したがって、スイッチアレイ２の製造コストを低減できる。
【０１７３】
以上のように、第２の実施形態のスイッチアレイ２によれば、第１の実施形態と同様に、スイッチアレイ２の面積を小さくできる。
【０１７４】
（３） 第３の実施形態
図１６乃至図２１を用いて、第３の実施形態のスイッチアレイ３について、説明する。尚、本実施形態において、第１及び第２の実施形態と同一の部材に関しては、同一の符号を付し、第１及び第２の実施形態のスイッチアレイ３と同一の部材に関する説明は、必要に応じて行う。また、第１及び第２の実施形態と同様の効果についても、ここでの説明は省略する。
【０１７５】
（ａ） 回路構成
図１６を用いて、第３の実施形態のスイッチアレイ３の回路構成について説明する。図１６は、第３の実施形態のスイッチアレイ３の回路構成を示す等価回路図である。
【０１７６】
図１６に示されるように、本実施形態において、スイッチＰＳ１Ｃ，ＰＳ２Ｃのそれぞれは、２つのメモリセルトランジスタＭＴ１Ａ，ＭＴ１Ｂと１つのパストランジスタとを含んでいる。
【０１７７】
図１６のスイッチアレイ３は、第１及び第２の実施形態と同様に、３つのスイッチユニット１０Ｃが、Ｘ方向に配列されている。
【０１７８】
１つのスイッチユニット１０Ｃは、２つのスイッチ（第１及び第２のスイッチ）ＰＳ１Ｃ，ＰＳ２Ｃを含んでいる。１つのスイッチユニット１０Ｃ内において、２つのスイッチＰＳ１Ｃ，ＰＳ２Ｃは、Ｘ方向において互いに隣接する。
【０１７９】
本実施形態のスイッチアレイ３において、１つのスイッチＰＳ１Ｃは、コンフィギュレーションメモリとしての２つのメモリセルトランジスタＭＴ１，ＭＴ２と１つのパストランジスタＴｒ１と、によって形成される。
【０１８０】
つまり、１つのスイッチユニット１０Ｃは、４つのメモリセルトランジスタＭＴ１Ａ，ＭＴ１Ｂ，ＭＴ２Ａ，ＭＴ２Ｂと２つのパストランジスタＴｒ１，Ｔｒ２とを含んでいる。
【０１８１】
スイッチユニット１０Ｃの一方のスイッチＰＳ１Ｃにおいて、メモリセルトランジスタ（第１のメモリセルトランジスタ）ＭＴ１Ａのゲート（第１のゲート）は、ワード線ＷＬ１に接続され、メモリセルトランジスタＭ１Ａのソース（第１のソース）はビット線ＢＬ１に接続される。また、スイッチＰＳ１Ｃにおいて、メモリセルトランジスタＭＴ１Ａと対をなすメモリセルトランジスタ（第２のメモリセルトランジスタ）ＭＴ１Ｂは、そのトランジスタＭＴ１Ｂのゲート（第２のゲート）がワード線ＷＬ２に接続され、トランジスタＭＴ１Ｂのソース（第２のソース）が第１のビット線ＢＬ１とは異なる第２のビット線ＢＬ２に接続される。このように、本実施形態において、２本のビット線がスイッチアレイ３内に設けられる。第１及び第２のビット線（第１及び第２の制御線）ＢＬ１，ＢＬ２は、Ｘ方向（第１の方向）に延在する。
【０１８２】
１つのスイッチの２つのメモリセルトランジスタＭＴ１Ａ，ＭＴ１Ｂは、それらのドレインが互いに接続され、共有ドレイン（第１のドレイン）ＤＤ１を形成している。
【０１８３】
スイッチユニット１０Ｃの他方のスイッチＰＳ２Ｃにおいて、メモリセルトランジスタ（第３のメモリセルトランジスタ）ＭＴ２Ａのゲート（第４のゲート）は、ワード線ＷＬ４に接続され、メモリセルトランジスタＭ２Ａのソース（第４のソース）はビット線ＢＬ１に接続される。また、スイッチＰＳ２Ｃにおいて、メモリセルトランジスタＭＴ２Ａと対をなすメモリセルトランジスタ（第４のメモリセルトランジスタ）ＭＴ２Ｂは、そのメモリセルトランジスタＭＴ２Ｂのゲート（第５のゲート）がワード線ＷＬ３に接続され、メモリセルトランジスタＭＴ２Ｂのソースが第１のビット線ＢＬ１とは異なる第２のビット線ＢＬ２に接続される。
【０１８４】
ビット線ＢＬ１とビット線ＢＬ２とは、ビット線対を形成し、スイッチアレイ３の動作時、互いに相補の関係となる電圧（例えば、ＶＤＤ，ＶＳＳ）が印加される。
【０１８５】
１つのスイッチＰＳ２Ｃの２つのメモリセルトランジスタＭＴ２Ａ，ＭＴ２Ｂは、それらのドレインが互いに接続され、共有ドレイン（第３のドレイン）ＤＤ２を形成している。
【０１８６】
１つのスイッチユニット１０Ｃ内で互いに隣接する２つのスイッチＰＳ１Ｃ，ＰＳ２Ｃにおいて、互いに隣接する２つのメモリセルトランジスタＭＴ１Ｂ，ＭＴ２Ｂは、そのソースを共有することによって、ビット線ＢＬ２に接続されている。２つのメモリセルトランジスタＭＴ１Ｂ，ＭＴ２Ｂのソースが互いに接続され、共有ソースＳＳが形成される。
【０１８７】
また、Ｘ方向に互いに隣接する２つのスイッチユニット１０Ｃにおいて、互いに隣接する２つのメモリセルトランジスタは、それらのソースが互いに接続され、共有ソースＳＳ’を形成している。
【０１８８】
同じスイッチユニット内のトランジスタによって共有されるソースＳＳはビット線ＢＬ２に接続され、異なるスイッチユニットのトランジスタによって共有されるソースＳＳ’はビット線ＢＬ１に接続される。
【０１８９】
スイッチユニット１０Ｃの一方のスイッチＰＳ１Ｃにおいて、２つのメモリセルトランジスタＭＴ１Ａ，ＭＴ１Ｂの共有ドレインＤＤ１に、パストランジスタ（第１のパストランジスタ）Ｔｒ１のゲート（第３のゲート）が接続される。
スイッチユニット１０Ｃの他方のスイッチＰＳ２Ｃにおいて、２つのメモリセルトランジスタのＭＴ２Ａ，ＭＴ２Ｂの共有ドレインＤＤ２に、パストランジスタ（第２のパストランジスタ）Ｔｒ２のゲート（第６のゲート）ＧＴ１が接続される。
【０１９０】
そして、スイッチアレイ３内において、各パストランジスタＴｒ１，Ｔｒ２のソース（第３及び第５のソース）には、それぞれ異なるＹ−配線ＹＬ１，ＹＬ２が接続され、各パストランジスタＴｒ１，Ｔｒ２のドレイン（第２及び第４のドレイン）には、共通のＸ−配線ＸＬが接続される。
【０１９１】
スイッチアレイ３において、メモリセルトランジスタＭＴ及びパストランジスタＴｒ１，Ｔｒ２に基板バイアスを印加するための基板配線Ｐｗｅｌｌが、各トランジスタＭＴ，Ｔｒ１，Ｔｒ２に共通に接続されている。
【０１９２】
メモリセルトランジスタＭＴ１Ａ，ＭＴ１Ｂ，ＭＴ２Ａ，ＭＴ２Ｂは、第１及び第２の実施形態のメモリセルトランジスタと同様に、電荷蓄積層を有するスタックゲート構造の電界効果トランジスタである。メモリセルトランジスタＭＴ１Ａ，ＭＴ１Ｂ，ＭＴ２Ａ，ＭＴ２Ｂの電荷蓄積層は、浮遊ゲート（ポリシリコン）でもよいし、トラップ準位を含む絶縁膜（ＳｉＮ）でもよい。
【０１９３】
第３の実施形態におけるスイッチＰＳ１Ｃ，ＰＳ２Ｃ及びスイッチアレイ３の動作について、説明する。本実施形態において、１個のパストランジスタのオン／オフを制御するために、ドレインを互いに共有する２個のメモリセルトランジスタＭＴ１Ａ，ＭＴ１Ｂが用いられる。
【０１９４】
スイッチアレイ３は、第１の実施形態と同様に、パストランジスタＴｒ１，Ｔｒ２のソースにそれぞれに接続されるＹ−配線ＹＬのうち、いずれかを１つのＹ−配線ＹＬを選択し、パストランジスタのオン／オフに応じて、選択されたＹ−配線ＹＬとＸ−配線ＸＬとを接続する機能を持っている。
【０１９５】
本実施形態のスイッチアレイ３の動作モードは、第１の実施形態と同様に、メモリセルトランジスタに対する消去動作、メモリセルトランジスタに対する書き込み動作、そして、スイッチとしてのＦＰＧＡ動作がある。
【０１９６】
メモリセルトランジスタに対する消去動作については、第１の実施形態と同様であるため、説明を省略する。
【０１９７】
１つのスイッチＰＳ１Ｃ，ＰＳ２Ｃ内の２つのメモリセルトランジスタＭＴ１Ａ，ＭＴ１Ｂ，ＭＴ２Ａ，ＭＴ２Ｂにおいて、各メモリセルトランジスタＭＴ１Ａ，ＭＴ１Ｂ，ＭＴ２Ａ，ＭＴ２Ｂに対する書き込み動作は、第１の実施形態と同様であるため、省略する。
但し、本実施形態において、ドレインを共有する２つのメモリセルトランジスタには、互いに異なるデータが書き込まれる。例えば、一方のメモリセルトランジスタをオン状態にするとき、他方のメモリセルトランジスタはオフ状態にされる。即ち、消去動作後に、スイッチＰＳ１Ｃ，ＰＳ２Ｃ内の２つのメモリセルトランジスタＭＴ１Ａ，ＭＴ１Ｂ，ＭＴ２Ａ，ＭＴ２Ｂのうち、いずれか一方のメモリセルトランジスタＭＴ１Ａ，ＭＴ１Ｂ，ＭＴ２Ａ，ＭＴ２Ｂに、書き込み動作が実行されればよい。
【０１９８】
本実施形態において、ＦＰＧＡ動作は、以下のように実行される。
ＦＰＧＡ動作は、スイッチアレイ３の各メモリセルトランジスタＭＴ１Ａ，ＭＴ１Ｂに書き込み動作が実行された後、各スイッチＰＳ１Ｃ，ＰＳ２ＣをＦＰＧＡのスイッチブロックとして機能させる時に実行される。
【０１９９】
ＦＰＧＡ動作において、全てのワード線に０Ｖが印加され、メモリセルトランジスタのゲートに０Ｖが印加される。それぞれのメモリセルトランジスタＭＴ１Ａ，ＭＴ１Ｂに書き込まれた情報（プログラム状態又は消去状態）に応じて、メモリセルトランジスタがオン状態またはオフ状態になる。
【０２００】
例えば、一方のビット線ＢＬ１に、電源電圧ＶＤＤが印加され、他方のビット線ＢＬ２に０Ｖが印加される。
【０２０１】
例えば、１つのスイッチＰＳ１Ｃにおいて、メモリセルトランジスタＭＴ１Ａがオンし、メモリセルトランジスタＭＴ１Ｂがオフした場合、これらのメモリセルトランジスタＭＴ１Ａ，ＭＴ１Ｂの共有ドレインＤＤ１には、メモリセルトランジスタＭＴ１ＡのソースＳＳ’に接続されたビット線ＢＬ１の電圧ＶＤＤが、転送される。
すると、パストランジスタＴｒ１のゲートに電圧ＶＤＤが印加され、パストランジスタＴｒ１のソースとドレインとそれぞれ接続された配線ＹＬ，ＸＬは、互いに導通状態となる。
【０２０２】
メモリセルトランジスタＭＴ１Ａがオフし、第２のメモリセルトランジスタＭＴ１Ｂがオンした場合、ビット線ＢＬ２の電圧が、メモリセルトランジスタＭＴ１Ａ，ＭＴ１Ｂの共有ドレインＤＤ１に転送される。それゆえ、パストランジスタＴｒ１のゲートには、０Ｖが印加される。パストランジスタＴｒ１のソースとドレインに接続する配線は互いに非導通状態となる。
【０２０３】
ビット線ＢＬ１に印加される電圧を大きくすることによって、パストランジスタＴｒ１，Ｔｒ２のゲートに印加される電圧を電源電圧ＶＤＤより大きくできる。これによって、パストランジスタＴｒ１，Ｔｒ２の電流特性を向上できる。
【０２０４】
（ｂ） 構造
図１７乃至図２０を用いて、第３の実施形態のスイッチアレイ３及びスイッチＰＳ１Ｃ，ＰＳ２Ｃの構造について説明する。
【０２０５】
図１７は、第３の実施形態のスイッチアレイ３及びスイッチＰＳ１Ｃ，ＰＳ２Ｃの平面レイアウトを示している。図１８乃至図２０は、スイッチアレイ３の平面レイアウトを、配線レベルに応じて、適宜示している。図１８は、主に、半導体基板内に設けられたアクティブ領域、各トランジスタのゲート電極、アクティブ領域及びゲート電極に接続されたコンタクトプラグのレイアウトを示しいている。図１９は、主に、第１の配線レベルに設けられた配線のレイアウトを示している。図２０は、第２及び第３の配線レベルに設けられた配線のレイアウトを示している。図２１は、図２０のＸＸＩ−ＸＸＩ線に沿う断面構造を示している。
【０２０６】
第１及び第２の実施形態と同様に、複数のメモリセルトランジスタＭＴ及び複数のパストランジスタＴｒ１，Ｔｒ２は、同一の半導体基板１００のＰ型ウェル領域１０１上に形成される。
【０２０７】
そして、メモリセルトランジスタＭＴ１Ａ，ＭＴ１Ｂ，ＭＴ２Ａ，ＭＴ２Ｂは、素子分離領域によって定義されたアクティブ領域ＡＡ１Ｘ内に設けられ、パストランジスタＴｒ１，Ｔｒ２は、素子分離領域によって定義されたアクティブ領域ＡＡ２内に設けられる。
【０２０８】
パストランジスタ形成領域としてのアクティブ領域ＡＡ２は、第１及び第２の実施形態と同様に、Ｘ方向においてスイッチアレイ３の一端から他端まで延在する。
【０２０９】
また、本実施形態において、メモリセルトランジスタ形成領域としてのアクティブ領域ＡＡ１Ｘは、アクティブ領域ＡＡ２と同様に、Ｘ方向においてスイッチアレイ３の一端から他端まで延在する。
【０２１０】
２つのアクティブ領域ＡＡ１Ｘ，ＡＡ２は、互いに平行にＸ方向に延在している。
【０２１１】
本実施形態において、アクティブ領域ＡＡ１Ｘも、スイッチＰＳ１Ｃ，ＰＳ２Ｃ及びスイッチユニット１０Ｃごとに、素子分離絶縁膜によってアクティブ領域を電気的分離する必要がない。それゆえ、アクティブ領域ＡＡ１Ｘに対する素子分離領域の占有面積を削減できる。アクティブ領域ＡＡ１Ｘは、Ｘ方向に延在した直線状のパターンとなるため、アクティブ領域ＡＡ１Ｘの形成が容易になる。また、アクティブ領域毎の形状ばらつきの影響が抑制されるので、スイッチアレイ３内の複数のメモリセルトランジスタＭＴ１Ａ，ＭＴ１Ｂ，ＭＴ２Ａ，ＭＴ２Ｂの特性ばらつきを低減できる。
【０２１２】
図１７及び図１８に示されるように、本実施形態において、第１及び第２の実施形態と同様に、メモリセルトランジスタＭＴ１Ａ，ＭＴ１Ｂ，ＭＴ２Ａ，ＭＴ２Ｂのゲート電極ＧＣ１，ＧＣ２，ＧＣ３，ＧＣ４及びパストランジスタＴｒ１，Ｔｒ２のゲート電極ＧＴ１，ＧＴ２は、ラインアンドスペースパターンで、スイッチアレイ３内にレイアウトされる。
【０２１３】
１つのスイッチユニット１０Ｃは、２つのスイッチＰＳ１Ｃ，ＰＳ２Ｃを含んでいる。
【０２１４】
一方のスイッチＰＳ１Ｃは、２つのメモリセルトランジスタＭＴ１Ａ，ＭＴ１ＢとパストランジスタＴｒ１とを含む。
図２１に示されるように、２つのメモリセルトランジスタＭＴ１Ａ，ＭＴ１Ｂは、アクティブ領域ＡＡ１内に形成されたドレイン拡散層２６１を共有する。
これと同様に、他方のスイッチＰＳ２Ｃは、２つのメモリセルトランジスタＭＴ２Ａ，ＭＴ２ＢとパストランジスタＴｒ２とを含む。２つのメモリセルトランジスタＭＴ２Ａ，ＭＴ２Ｂは、アクティブ領域ＡＡ１Ｘ内に形成されたドレイン拡散層２６２を共有する。
【０２１５】
さらに、アクティブ領域ＡＡ１Ｘ内で互いに隣接するスイッチＰＳ１Ｃ，ＰＳ２Ｃにおいて、互いに隣接するメモリセルトランジスタＭＴ１Ｂ，ＭＴ２Ｂは、アクティブ領域ＡＡ１Ｘ内に形成されたソース拡散層２７（ＳＳ）を共有する。
【０２１６】
１つのスイッチユニット１０Ｃ内のメモリセルトランジスタＭＴ１Ｂ，ＭＴ２Ｂによって共有されるソース拡散層２７は、配線Ｍ１，Ｍ２及びプラグを介して、第２のビット線ＢＬ２に接続される。
異なる２つのスイッチユニット１０Ｃにおいて、Ｘ方向に互いに隣接するメモリセルトランジスタＭＴ１Ａ，ＭＴ２Ａは、ソース拡散層２５１，２５２（ＳＳ’）を共有する。その共有ソース拡散層２５１，２５２（ＳＳ’）は、配線Ｍ１，Ｍ２及びプラグＣＰＸ，Ｖ１を介して、第１のビット線ＢＬ１に接続される。このように、ビット線ＢＬ１に接続されるソース拡散層２５１，２５２が、互いに異なるスイッチユニット１０ＣのメモリセルトランジスタＭＴ１Ａ，ＭＴ２Ａに共有されることによって、配線の密集を避けることができる。そのため、スイッチアレイ３を形成するための配線及び配線レベルの使用数を、抑えることができる。
【０２１７】
第１のビット線ＢＬ１及び第２のビット線ＢＬ２は、同じ配線レベルに設けられる。例えば、第１のビット線ＢＬ１は、基板側から数えて第３番目の配線Ｍ３を用いて成され、第２のビット線ＢＬ２は、基板側から数えて第３番目の配線Ｍ３を用いて、形成される。
【０２１８】
第１及び第２のビット線ＢＬ１，ＢＬ２は、第３の配線レベルでＹ方向に互いに隣接する。
【０２１９】
また、共有ドレイン拡散層２６１，２６２は、配線Ｍ１，Ｍ２及びプラグＣＳ，Ｖ１を経由して、パストランジスタＴｒ１，Ｔｒ２のゲート電極ＧＴ１，ＧＴ２に接続される。
【０２２０】
このように、互いに隣接するメモリセルトランジスタＭＴ１Ａ，ＭＴ１Ｂ，ＭＴ２Ａ，ＭＴ２Ｂが、アクティブ領域ＡＡ１Ｘに形成されたソース／ドレイン拡散層２５１，２５２，２６１，２６２，２７及びプラグＣＳ及び配線Ｍ１，Ｍ２を共有することによって、メモリセルトランジスタＭＴ１Ａ，ＭＴ１Ｂ，ＭＴ２Ａ，ＭＴ２Ｂのサイズ及びそれを含むスイッチの面積を縮小できる。
【０２２１】
第１及び第２の実施形態と同様に、パストランジスタＴｒ１，Ｔｒ２のゲート電極ＧＴ１，ＧＴ２は、アクティブ領域ＡＡ２上で互いに隣接する２つのゲート電極部３１１，３１２，３２１，３２２を、配線（ゲート配線）ＭＧによって接続することによって、形成される。
【０２２２】
ゲート配線ＭＧは、図９に示される構成と実質的に同様に、中間配線Ｍ２及びプラグＶ１を介して、対応する共通ドレイン拡散層２６１，２６２にそれぞれ接続される。それゆえ、配線のレイアウトの簡素化のために、ゲート配線ＭＧは、Ｙ方向において共通ドレイン拡散層２６１，２６２と同一直線上に配置されていることが好ましい。
【０２２３】
第３の実施形態のスイッチアレイ３及びスイッチＰＳ１Ｃ，ＰＳ２Ｃにおいて、メモリセルトランジスタＭＴ１Ａ，ＭＴ１Ｂ，ＭＴ２Ａ，ＭＴ２ＢとパストランジスタＴｒ１，Ｔｒ２とが、トランジスタのチャネル幅方向（Ｙ方向）に隣接して、チップ１００上に配置される。そして、４以上のメモリセルトランジスタＭＴ１Ａ，ＭＴ１Ｂ，ＭＴ２Ａ，ＭＴ２Ｂは、共通のアクティブ領域ＡＡ１Ｘ上に、トランジスタのチャネル長方向（Ｘ方向）に沿って配列される。複数のパストランジスタＴｒ１，Ｔｒ２は、トランジスタのチャネル長方向（Ｘ方向）に沿って配列される。
【０２２４】
複数のメモリセルトランジスタＭＴ１Ａ，ＭＴ１Ｂ，ＭＴ２Ａ，ＭＴ２Ｂが配置されるアクティブ領域ＡＡ１Ｘは、トランジスタのチャネル幅方向において、複数のパストランジスタＴｒ１，Ｔｒ２が配置されるアクティブ領域ＡＡ２に隣接する。アクティブ領域ＡＡ１Ｘとアクティブ領域ＡＡ２は、互いに平行に配置されている。
【０２２５】
これによって、メモリセルトランジスタＭＴ１Ａ，ＭＴ１Ｂ，ＭＴ２Ａ，ＭＴ２Ｂのゲート電極ＧＣ１，ＧＣ２，ＧＣ３，ＧＣ４及びパストランジスタＴｒ１，Ｔｒ２のゲート電極ＧＴ１，ＧＴ２は、チップ上で、ラインアンドスペースのレイアウトを有する。そして、メモリセルトランジスタＭＴ１Ａ，ＭＴ１Ｂ，ＭＴ２Ａ，ＭＴ２Ｂ及びパストランジスタＴｒ１，Ｔｒ２のそれぞれにおいて、チャネル長方向に隣接するトランジスタ間で、ソース／ドレイン拡散層２５１，２５２，２６１，２６２，２７、それらの拡散層２５１，２５２，２６１，２６２，２７に接続されるコンタクト／配線を共有できる。
【０２２６】
これによって、スイッチＰＳ１Ｃ，ＰＳ２Ｃ及びスイッチアレイ３の占有面積を縮小できる。さらに、複雑な配線パターンやレイアウトを用いずともよく、スイッチＰＳ１Ｃ，ＰＳ２Ｃ及びそれを用いたスイッチアレイ３の製造コストを削減できる。
【０２２７】
また、本実施形態によれば、１つのパストランジスタＴｒ１に対して２つのメモリセルトランジスタＭＴ１Ａ，ＭＴ１Ｂが設けられている。スイッチを構成する素子数としては増加するが、ＦＰＧＡ動作時において、パストランジスタＴｒ１をオフする場合、パストランジスタＴｒ１のゲートに対して、より０Ｖに近い電圧を与えることが可能になる。そのため、第３の実施形態のスイッチアレイは、第１の実施形態のスイッチアレイに比較して、電気的特性で有利である。
【０２２８】
以上のように、第３の実施形態のスイッチアレイ３によれば、第１及び第２の実施形態と同様に、スイッチアレイ３の面積を小さくできる。
【０２２９】
（４） その他
第１乃至第３の実施形態によれば、スイッチアレイの占有面積を小さくできる。
【０２３０】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０２３１】
１，２，３：スイッチアレイ、１０Ａ，１０Ｂ，１０Ｃ：スイッチユニット、ＰＳ１Ａ，ＰＳ２Ａ，ＰＳ１Ｂ，ＰＳ２Ｂ，ＰＳ１Ｃ，ＰＳ２Ｃ：スイッチ、ＭＴ１，ＭＴ２，ＭＴ１Ａ，ＭＴ１Ｂ，ＭＴ２Ａ，ＭＴ２Ｂ：メモリセルトランジスタ、Ｔｒ１，Ｔｒ２：パストランジスタ、ＩＶ１，ＩＶ２：インバータ、ＡＡ１，ＡＡ１Ｘ，ＡＡ２，ＡＡ３，ＡＡ４：アクティブ領域、ＧＣ１，ＧＣ２：ゲート、ＧＴ１，ＧＴ２：ゲート、ＧＩ１，ＧＩ２：ゲート電極（共有ゲート）。
【技術分野】
【０００１】
本発明の実施形態は、スイッチアレイに関する。
【背景技術】
【０００２】
ＦＰＧＡは、チップの製造／出荷の後に、ユーザーが所望の回路に書き換えることができるため、ＬＳＩチップの開発期間を短縮できる。
【０００３】
ＦＰＧＡは、例えば、ルックアップテーブル（ＬＵＴ：Look Up Table）ベースの複数のロジックゲートと、ロジックゲート間の接続を切り替えるスイッチとから形成される回路である。
【０００４】
ＦＰＧＡは、ＬＵＴとスイッチとの接続関係を制御するためのコンフィギュレーションメモリを含んでいる。そのメモリが記憶する情報を書き換えることによって、ＦＰＧＡは、任意の回路の構築を可能としている。
【０００５】
コンフィギュレーションメモリは、一般にＳＲＡＭ（Static Random Access Memory）が用いられている。
【０００６】
ＳＲＡＭは、揮発性メモリであるため、電源電圧の供給が停止されると、記憶していたデータが消失する。そのため、電源の再投入後に、ＳＲＡＭを用いたコンフィギュレーションメモリは、メモリ情報の再取得、再書き込みが必要である。また、ＳＲＡＭにおける１ビットのメモリセルは、６個の電界効果トランジスタ（Field Effect Transistor）によって形成される。そのため、ＳＲＡＭのメモリセルは、セルサイズが大きい。
【０００７】
そのため、不揮発性メモリ素子を用いたコンフィギュレーションメモリによって、回路規模（セルサイズ）の小さいプログラマブルスイッチの開発が、推進されている。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】米国特許第５，８１２，４５０号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００９】
スイッチアレイの占有面積の縮小を図る。
【課題を解決するための手段】
【００１０】
本実施形態のスイッチアレイは、基板上に設けられる少なくとも１つのスイッチユニットと、前記スイッチユニットに含まれる第１及び第２のスイッチと、第１の方向に延在する第１及び第２の制御線と、を具備し、前記第１のスイッチは、前記基板内の第１のアクティブ領域内に設けられ、前記第１の制御線に接続される第１のソースと、第１のドレインと、第１のゲートとを有する第１のメモリセルトランジスタと、トランジスタのチャネル長方向において前記第１のメモリセルトランジスタに隣接して前記第１のアクティブ領域内に設けられ、前記第１のメモリセルトランジスタと共有される前記第１のドレインと、前記第２の制御線に接続される第２のソースと、第２のゲートとを有する第２のメモリセルトランジスタと、前記基板内の第２のアクティブ領域内に設けられ、第２のドレインと、第３のソースと、前記第１のドレインに接続される第３のゲートと、を含む第１のパストランジスタと、を含み、前記第２のスイッチは、前記トランジスタのチャネル長方向において前記第２のメモリセルトランジスタに隣接して前記第１のアクティブ領域内に設けられ、前記第２のメモリセルトランジスタと共有される前記第２のソースと、第３のドレインと、第４のゲートを有する第３のメモリセルトランジスタと、前記トランジスタのチャネル長方向において前記第４のメモリセルトランジスタに隣接して前記第１のアクティブ領域内に設けられ、前記第３のメモリセルトランジスタと共有される前記第３のドレインと、前記第１の制御線に接続される第４のソースと、第５のゲートを有する第４のメモリセルトランジスタと、前記チャネル長方向において前記第１のパストランジスタに隣接して前記第２のアクティブ領域内に設けられ、第４のドレインと、第５のソースと、前記第３のドレインに接続される第６のゲートと、を含む第２のパストランジスタと、を含み、前記第１及び第２のアクティブ領域は、トランジスタのチャネル幅方向に互いに隣接している。
【図面の簡単な説明】
【００１１】
【図１】第１の実施形態のスイッチアレイの等価回路図。
【図２】第１の実施形態のスイッチアレイの平面図。
【図３】第１の実施形態のスイッチアレイの平面図。
【図４】第１の実施形態のスイッチアレイの平面図。
【図５】第１の実施形態のスイッチアレイの平面図。
【図６】第１の実施形態のスイッチアレイの断面図。
【図７】第１の実施形態のスイッチアレイの断面図。
【図８】第１の実施形態のスイッチアレイの断面図。
【図９】第１の実施形態のスイッチアレイの断面図。
【図１０】第２の実施形態のスイッチアレイの等価回路図。
【図１１】第２の実施形態のスイッチアレイの平面図。
【図１２】第２の実施形態のスイッチアレイの平面図。
【図１３】第２の実施形態のスイッチアレイの平面図。
【図１４】第２の実施形態のスイッチアレイの平面図。
【図１５】第２の実施形態のスイッチアレイの断面図。
【図１６】第３の実施形態のスイッチアレイの等価回路図。
【図１７】第３の実施形態のスイッチアレイの平面図。
【図１８】第３の実施形態のスイッチアレイの平面図。
【図１９】第３の実施形態のスイッチアレイの平面図。
【図２０】第３の実施形態のスイッチアレイの平面図。
【図２１】第３の実施形態のスイッチアレイの断面図。
【発明を実施するための形態】
【００１２】
以下、図面を参照しながら、実施形態のスイッチアレイについて詳細に説明する。
【００１３】
（１） 第１の実施形態
図１乃至図９を用いて、第１の実施形態に係るスイッチアレイ１について、説明する。
例えば、本実施形態のスイッチアレイ１は、データの書き換え可能な不揮発性メモリ素子を用いたスイッチ（例えば、不揮発性プログラマブルスイッチとよばれる）を含む不揮発性プログラマブルスイッチアレイである。
【００１４】
（ａ） 回路構成
図１を用いて、本実施形態のスイッチアレイ１の回路構成について、説明する。
【００１５】
図１は、本実施形態のスイッチアレイ１及びスイッチＰＳ１Ａ，ＰＳ２Ａを示す等価回路図である。
【００１６】
スイッチアレイ１は、ＦＰＧＡのスイッチブロックとして、用いられる。
【００１７】
図１のスイッチアレイ１は、３個のスイッチユニット１０ＡがＸ方向に配列された回路構成を有している。尚、スイッチアレイ１は、２個以下、或いは、４個以上のスイッチユニットを用いて形成されてもよい。また、スイッチアレイ１は、Ｘ方向に交差するＹ方向に配列された複数のスイッチユニットを含んでいてもよい。Ｘ方向（第１の方向）は、例えば、ビット線（制御線）の延在方向であり、Ｙ方向（第２の方向）は、ビット線の延在方向と交差する方向である。
【００１８】
１つのスイッチユニット１０Ａは、２個のスイッチＰＳ１Ａ，ＰＳ２Ａを含んでいる。
【００１９】
スイッチユニット１０Ａ内の２つのスイッチ（第１及び第２のスイッチ）ＰＳ１Ａ，ＰＳ２Ａは、Ｘ方向に互いに隣接する。
【００２０】
本実施形態のスイッチＰＳ１Ａ，ＰＳ２Ａのそれぞれは、コンフィギュレーションメモリとしての１つの不揮発性メモリ素子と、スイッチとしての１つの電界効果トランジスタとを含んでいる。
【００２１】
コンフィギュレーションメモリとしての不揮発性メモリ素子は、電荷蓄積層を有するスタックゲート構造の電界効果トランジスタＭＴ１，ＭＴ２である。スタックゲート構造は、制御ゲートが、ゲート絶縁膜上の電荷蓄積層上に積層された構造を有する。その電界効果トランジスタのしきい値電圧（オン電圧）は、電荷蓄積層内の電荷量に応じて、変動する。即ち、所定の大きさの電圧がメモリセルトランジスタのゲートに印加された場合、電荷蓄積層の電荷量に応じて、電界効果トランジスタがオン又はオフする。ある印加電圧に対するトランジスタのオン／オフと記憶するデータとが、対応づけられている。電荷蓄積層は浮遊ゲート電極でもよいし、ＭＯＮＯＳ(Metal-Oxide-Nitride-Oxide-Semiconductor）またはＳＯＮＯＳ（Silicon-Oxide-Nitride-Oxide-Semiconductor）構造のように、トラップ準位を含む絶縁体（例えば、窒化シリコン）でもよい。
【００２２】
以下では、コンフィギュレーションメモリとしてのスタックゲート構造の電界効果トランジスタのことを、メモリセルトランジスタとよぶ。また、スイッチＰＳ１Ａ，ＰＳ２Ａのスイッチ素子としての電界効果トランジスタのことを、パストランジスタとよぶ。
【００２３】
スイッチＰＳ１Ａのそれぞれにおいて、メモリセルトランジスタＭＴ１のドレインが、パストランジスタＴｒ１のゲートに接続される。
【００２４】
１つのスイッチユニット１０Ａ内において、２つのスイッチＰＳ１Ａ，ＰＳ２Ａの接続関係は、以下のとおりである。
【００２５】
スイッチＰＳ１Ａのメモリセルトランジスタ（第１のメモリセルトランジスタ）ＭＴ１のソース（第１のソース）ＳＳは、スイッチＰＳ２Ａのメモリセルトランジスタ（第２のメモリセルトランジスタ）ＭＴ２のソースに接続される。１つのスイッチユニット１０Ａ内の２つのメモリセルトランジスタＭＴ１，ＭＴ２は、ソースＳＳを共有する。以下では、２つのメモリセルトランジスタＭＴ１，ＭＴ２によって共有されるソースＳＳのことを、共有ソースＳＳとよぶ。
【００２６】
メモリセルトランジスタＭＴ１のドレイン（第１のドレイン）は、スイッチＰＳ１Ａのパストランジスタ（第１のパストランジスタ）Ｔｒ１のゲート（第２のゲート）に、接続される。メモリセルトランジスタＭＴ２のドレイン（第３のドレイン）は、スイッチＰＳ２ＡのパストランジスタＴｒ２のゲート（第４のゲート）に、接続される。
【００２７】
メモリセルトランジスタＭＴ１のゲート（第1のゲート）は、ワード線（第１のワード線）ＷＬ１に接続される。メモリセルトランジスタＭＴ２のゲート（第３のゲート）は、ワード線（第２のワード線）ＷＬ２に接続される。
２つのメモリセルトランジスタＭＴ１，ＭＴ２の共有ソースは、ビット線（第１の制御線）ＢＬに接続される。ビット線は、Ｘ方向（第１の方向）に延在する。
【００２８】
パストランジスタＴｒ１のソース（第２のソース）には、Ｙ方向（第２の方向）に延在する配線（以下、Ｙ−配線とよぶ）ＹＬ１が接続される。パストランジスタＴｒ２のソースには、Ｙ−配線ＹＬ２が接続される。
【００２９】
パストランジスタＴｒ１のドレイン（第２のドレイン）及びパストランジスタＴｒ２のドレイン（第２のドレイン）は、Ｘ方向に延在する配線（以下、Ｘ−配線とよぶ）に、共通に接続される。
【００３０】
メモリセルトランジスタＭＴ１，ＭＴ２及びパストランジスタＴｒ１，Ｔｒ２は、同じ半導体基板（Ｐ型ウェル領域）上に形成され、共通の基板配線（例えば、導電性の半導体領域）Ｐｗｅｌｌによって、チャネル領域に電位が供給される。
【００３１】
図１において、ダイオード９０は、メモリセルトランジスタＭＴ１，ＭＴ２のドレインとしてのｎ型拡散層とＰ型ウェル領域との間に形成されるｐｎ接合（寄生ダイオード）を示している。
【００３２】
尚、スイッチアレイ１内の複数のスイッチユニット１０Ａにおいて、２つのメモリセルトランジスタＭＴ１，ＭＴ２及び２つのパストランジスタＴｒ１，Ｔｒ２は、上述と同じ接続関係を有している。但し、メモリセルトランジスタＭＴ１，ＭＴ２のゲートに接続されるワード線ＷＬ１，ＷＬ２は、メモリセルトランジスタＭＴ１，ＭＴ２ごとに異なるワード線に接続され、パストランジスタＴｒ１，Ｔｒ２のソースに接続されるＹ−配線ＹＬ１，ＹＬ２は、パストランジスタＴｒ１，Ｔｒ２ごとにそれぞれ異なるＹ−配線に接続されている。
【００３３】
ここで、スイッチアレイ１の動作について、説明する。
【００３４】
スイッチアレイ１の動作モードは、メモリセルトランジスタＭＴ１，ＭＴ２に対するデータの消去（以下、消去動作とよぶ）、メモリセルトランジスタＭＴ１，ＭＴ２に対するデータの書き込み（以下、書き込み動作とよぶ）、そして、スイッチとしての動作（以下、ＦＰＧＡ動作とよぶ）がある。
【００３５】
本実施形態において、消去動作として、スイッチアレイ１は、スイッチアレイ１内の複数のメモリセルトランジスタＭＴ１，ＭＴ２のデータ保持状態（電荷蓄積状態）を、一括で過消去状態にする。それから、書き込み動作として、スイッチアレイ１内のメモリセルトランジスタＭＴ１，ＭＴ２ごとに書き込み動作が実行され、それぞれのメモリセルトランジスタＭＴ１，ＭＴ２のオン状態またはオフ状態が決定される。メモリセルトランジスタＭＴ１，ＭＴ２がオンするか又はオフするかによって、メモリセルトランジスタＭＴ１，ＭＴ２に接続されているパストランジスタＴｒ１，Ｔｒ２のオン状態又はオフ状態が、決まる。
これによって、パストランジスタＴｒ１，Ｔｒ２のソース／ドレインにそれぞれ接続されている配線ＹＬ，ＸＬの導通又は非導通を、制御できる。
【００３６】
以下では、主に、スイッチＰＳ１Ａの動作を例示して、図１のスイッチアレイ１の動作について説明する。
【００３７】
スイッチＰＳ１Ａ，ＰＳ２Ａ及びスイッチアレイ１の消去動作は、以下のように実行される。
【００３８】
消去動作の対象のスイッチアレイ１において、メモリセルトランジスタＭＴ１，ＭＴ２のゲートに接続されたワード線ＷＬ１，ＷＬ２に、０Ｖの電圧が印加され、メモリセルトランジスタＭＴ１，ＭＴ２の共有ソースＳＳに接続されたビット線ＢＬが浮遊状態にされる。そして、メモリセルトランジスタＭＴ１，ＭＴ２に接続された基板配線Ｐｗｅｌｌに、消去電圧が印加される。消去電圧は、例えば、１５Ｖから２０Ｖ程度である。
【００３９】
すると、メモリセルトランジスタＭＴ１，ＭＴ２のゲートと基板（Ｐ型ウェル領域）との間のトンネル絶縁膜に印加される電界が強くなり、電荷蓄積層内の電子が、トンネル効果によって、半導体基板（Ｐ型ウェル領域）に放出される。
【００４０】
上述のように、スイッチアレイ１において、メモリセルトランジスタＭＴ１，ＭＴ２及びパストランジスタＴｒ１，Ｔｒ２は同一の基板（Ｐ型ウェル領域）に設けられている。そして、メモリセルトランジスタＭＴ１，ＭＴ２のドレインはパストランジスタＴｒ１，Ｔｒ２のゲートに接続されている。それゆえ、メモリセルトランジスタＭＴ１，ＭＴ２に対する消去動作おいて、メモリセルトランジスタＭＴ１，ＭＴ２のドレインとパストランジスタのゲートとの間のカップリングにより、消去電圧がウェル領域（基板配線Ｐｗｅｌｌ）に印加されても、パストランジスタＴｒ１，Ｔｒ２のゲート絶縁膜に印加される電圧を、小さく抑えることができる。
【００４１】
消去動作を行ったメモリセルトランジスタＭＴ１，ＭＴ２は、しきい値電圧が負の値（０Ｖ以下）になる。本実施形態において、メモリセルトランジスタＭＴ１，ＭＴ２のしきい値電圧が負の状態であることを、オン状態とよぶ。オン状態のメモリセルトランジスタＭＴ１，ＭＴ２は、例えば、“１”データを保持する。
【００４２】
スイッチＰＳ１Ａ，ＰＳ２Ａ及びスイッチアレイ１の書き込み動作は、以下のように実行される。ここでは、メモリセルトランジスタＭＴ１にデータを書き込む場合について述べる。
【００４３】
書き込み動作時、基板配線Ｐｗｅｌｌに、０Ｖが印加される。そして、書き込み対象のメモリセルトランジスタＭＴ１に接続されたワード線ＷＬ１が選択される。選択されたワード線ＷＬ１に正の電圧（書き込み電圧）が印加され、書き込み対象のメモリセルトランジスタＭＴ１のゲートに、書き込み電圧が印加される。書き込み電圧は、１７Ｖから２０Ｖ程度である。
【００４４】
これによって、Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍトンネル効果（ＦＮトンネル効果）が生じ、基板と電荷蓄積層との間に、ＦＮトンネル電流が流れる。それゆえ、電子がメモリセルトランジスタＭＴ１の電荷蓄積層（例えば、浮遊ゲート）に注入される。
【００４５】
このとき、書き込みを行わないメモリセルトランジスタ（例えば、メモリセルトランジスタＭＴ２）に対して、保護電圧（非選択電位ともよばれる）Ｖｐａｓｓが、そのメモリセルトランジスタＭＴ２のゲートに接続されたワード線ＷＬ２に、印加される。保護電圧Ｖｐａｓｓは、非選択のメモリセルトランジスタＭＴ２のゲート絶縁膜に、書き込み電圧に相当する電圧が印加されないようにするための電圧である。保護電圧Ｖｐａｓｓの大きさは、書き込み電圧より小さく、メモリセルトランジスタＭＴ１，ＭＴ２の書き込み特性に応じて設定される。
【００４６】
書き込み動作を行ったメモリセルトランジスタＭＴ１は、正のしきい値電圧（＞０）を有する。本実施形態において、メモリセルトランジスタのしきい値電圧が正の状態であることを、オフ状態とよぶ。データが書き込まれたメモリセルトランジスタは、例えば、“０”データを保持する。
【００４７】
スイッチＰＳ１Ａ，ＰＳ２Ａ及びスイッチアレイ１のＦＰＧＡ動作は、以下のように実行される。
【００４８】
ＦＰＧＡ動作は、スイッチアレイ１のメモリセルトランジスタ（ここでは、メモリセルトランジスタＭＴ１）へデータの書き込みを行った後、スイッチＰＳ１Ａを、ＦＰＧＡのスイッチブロックとして機能させる時に、実行される。
【００４９】
本実施形態のスイッチアレイ１のＦＰＧＡ動作時、図１に示されるスイッチ１０Ａを含むスイッチアレイ１は、複数のＹ−配線ＹＬの中からいずれか１つのＹ−配線を、動作の対象として選択する。そして、スイッチアレイ１は、メモリセルトランジスタＭＴ１，ＭＴ２の記憶するデータ（オン／オフ状態）に基づいて、パストランジスタＴｒ１，Ｔｒ２がオン又はオフすることによって、Ｘ−配線ＸＬと選択されたＹ−配線ＹＬ１，ＹＬ２との接続を制御する。このような機能を、本実施形態のスイッチアレイ１は有する。
【００５０】
ＦＰＧＡ動作時において、複数のＹ−配線の中から、動作対象となる１つのＹ−配線が選択される。そして、スイッチアレイ１内の全てのワード線ＷＬ１，ＷＬ２に０Ｖが印加され、ビット線ＢＬに、例えば、ロジック回路の電源電圧ＶＤＤが印加される。
【００５１】
すると、それぞれのメモリセルトランジスタＭＴ１，ＭＴ２が記憶している情報（メモリセルのしきい値電圧）に応じて、メモリセルトランジスタＭＴ１，ＭＴ２がオンまたはオフする。
【００５２】
上述の書き込み動作及び消去動作によって、例えば、メモリセルトランジスタＭＴ１は、“０”データ（正のしきい値）を保持し、メモリセルトランジスタＭＴ２は、“１”データ（負のしきい値）を保持している。それゆえ、ゲートがワード線ＷＬ１，ＷＬ２に０Ｖが印加された場合、メモリセルトランジスタＭＴ１はオフし、メモリセルトランジスタＭＴ２はオンする。
【００５３】
メモリセルトランジスタＭＴ１のように、メモリセルトランジスタＭＴ１がオフしている場合、ビット線ＢＬからの電圧ＶＤＤはオフ状態のメモリセルトランジスタＭＴ１によって遮断されるため、ビット線ＢＬからの電圧ＶＤＤはパストランジスタＴｒ１のゲートに印加されない。それゆえ、パストランジスタＴｒ１はオンしない。
【００５４】
したがって、配線ＹＬ１が選択されている場合、オフしているパストランジスタＴｒ１において、そのソースに接続されたＹ−配線ＹＬ１は、ドレインに接続されるＸ−配線ＸＬと非導通になる。メモリセルトランジスタＭＴ１がオフ状態である場合、パストランジスタＴｒ１に印加される電圧は、実質的に０Ｖであることが好ましい。
【００５５】
メモリセルトランジスタＭＴ２のように、メモリセルトランジスタＭＴ２がオンしている場合、オン状態のメモリセルトランジスタＭＴ２に接続されたパストランジスタＴｒ２のゲートには、電圧ＶＤＤが印加される。電源電圧ＶＤＤは、例えば、パストランジスタＴｒ２のしきい値電圧以上である。
【００５６】
電圧ＶＤＤが印加されたパストランジスタＴｒ２は、オンする。それゆえ、配線ＹＬ２が選択されている場合、電源電圧ＶＤＤが印加されたパストランジスタＴｒ２において、そのソースに接続されているＹ−配線ＹＬ２は、ドレインに接続されているＸ−配線ＸＬと導通する。
【００５７】
尚、ビット線ＢＬに印加される電圧を大きくすることによって、パストランジスタＴｒ１，Ｔｒ２のゲートに印加される電圧を電源電圧ＶＤＤより大きくできる。これによって、パストランジスタＴｒ１，Ｔｒ２の電流特性を向上できる。
【００５８】
以上のように、コンフィグレーションメモリとしてのメモリセルトランジスタＭＴ１，ＭＴ２のオン／オフによって、配線ＹＬ，ＸＬの接続関係を制御できる。したがって、スイッチＰＳ１Ａ，ＰＳ２Ａ及びそれを用いたスイッチアレイ１を、ＦＰＧＡのプログラマブルスイッチに適用できる。
【００５９】
尚、図１に示されるスイッチアレイ１、スイッチユニット１０Ａ及びスイッチＰＳ１Ａ，ＰＳ２Ａにおいて、パストランジスタＴｒ１，Ｔｒ２のソース／ドレインと配線ＹＬ，ＸＬとの接続関係は一例であって、パストランジスタＴｒ１，Ｔｒ２と配線ＸＬ，ＹＬとの接続関係を変更することによって、図１の例とは異なるスイッチ機能を実現できるのは、もちろんである。
【００６０】
本実施形態のスイッチアレイ１において、スイッチＰＳ１Ａ，ＰＳ２Ａを形成するメモリセルトランジスタＭＴ１，ＭＴ２及びパストランジスタＴｒ１，Ｔｒ２は、メモリセルトランジスタＭＴ１，ＭＴ２及びパストランジスタＴｒ１，Ｔｒ２のチャネル幅方向に沿って互いに隣接するように、基板（チップ）上に配置される。
【００６１】
また、２つのスイッチＰＳ１Ａ，ＰＳ２Ａにおいて、ビット線ＢＬに接続されるメモリセルトランジスタＭＴ１，ＭＴ２のソースＳＳが、２つのメモリセルトランジスタＭＴ１，ＭＴ２によって共有される。
【００６２】
これによって、本実施形態のスイッチアレイ１は、その占有面積の縮小及び配線の簡素が実現される。
【００６３】
（ｂ） 構造
図２乃至図９を用いて、図１に示される本実施形態のスイッチアレイ１の構造について説明する。尚、ここでは、図１も適宜用いて、スイッチアレイ１及びそれに含まれるスイッチの構造について、説明する。
【００６４】
図２は、第１の実施形態のスイッチ及びスイッチアレイ１の平面レイアウトを示している。
【００６５】
図３乃至図５は、スイッチアレイ１の平面レイアウトを、配線レベルに応じて、適宜示している。尚、本実施形態において、配線レベルとは、基板表面に対して垂直方向における位置（高さ）を示している。図３は、主に、半導体基板内に設けられたアクティブ領域、各トランジスタのゲート電極、アクティブ領域及びゲート電極に接続されたコンタクトプラグのレイアウトを示しいている。図４は、主に、基板側から数えて第１番目の配線レベル（第１の配線レベル）に設けられた配線のレイアウトを示している。図５は、基板側から数えて第２及び第３番目の配線レベル（第２及び第３の配線レベル）に設けられた配線のレイアウトを示している。
【００６６】
図６は、図２のＶＩ−ＶＩ線に沿う断面構造を示している。図８は、図２のＶＩＩＩ−ＶＩＩＩ線に沿う断面構図を示している。図９は、図２のＩＸ−ＩＸ線に沿う断面構造を示している。図９において、ＩＸ−ＩＸ線の手前方向又は奥行き方向の部材に関して、破線で示している。図６乃至図９において、図示の明確化のため、各部材を覆う層間絶縁膜の図示は省略している。尚、図２乃至図９は模式図であり、図２乃至図５（平面図）と図６乃至図９（断面図）との間において、Ｘ方向の寸法及びＹ方向の寸法が互いに一致しない部分があるが、これは図示の明確化のためであって、実際のデバイスにおいてこの限りではないのはもちろんである。
【００６７】
図２に示されるように、スイッチアレイ１は、複数（ここでは、３個）のスイッチユニット１０Ａを含んでいる。スイッチ１０Ａは、Ｘ方向に沿って配列される。図１を用いて説明したように、１つのスイッチユニット１０Ａは、Ｘ方向に互いに隣り合う２つのスイッチＰＳ１Ａ，ＰＳ２Ａによって形成される。
【００６８】
スイッチＰＳ１Ａ，ＰＳ２Ａのそれぞれは、１つのメモリセルトランジスタＭＴ１，ＭＴ２と１つのパストランジスタＴｒ１，Ｔｒ２とを含む。
【００６９】
スイッチＰＳ１Ａ，ＰＳ２Ａを形成するメモリセルトランジスタＭＴ１，ＭＴ２及びパストランジスタＴｒ１，Ｔｒ２は、同一の半導体基板１００のＰ型ウェル領域（Ｐ型半導体領域）１０１上に形成される。
【００７０】
例えば、半導体基板（チップ）１００内に、メモリセルトランジスタＭＴ１，ＭＴ２が設けられる領域７１及びパストランジスタＴｒ１，Ｔｒ２が設けられる領域７２が、それぞれ設定される。メモリセルトランジスタＭＴ１，ＭＴ２が設けられる領域７１のことを、メモリセルトランジスタエリア７１とよび、パストランジスタが設けられる領域７２のことを、パストランジスタエリア７２とよぶ。
【００７１】
チップ（基板）１００上において、メモリセルトランジスタエリア７１は、パストランジスタエリア７２に対して、Ｘ方向に交差するＹ方向に隣接している。
【００７２】
メモリセルトランジスタエリア７１内には、複数のアクティブ領域（第１の半導体領域）ＡＡ１が設けられる。このアクティブ領域ＡＡ１内に、メモリセルトランジスタＭＴ１，ＭＴ２が形成される。アクティブ領域ＡＡ１は、矩形状の平面形状を有し、Ｘ方向及びＹ方向におけるアクティブ領域ＡＡ１の四方は、素子分離領域（素子分離絶縁膜）に取り囲まれている。以下では、メモリセルトランジスタエリア７１内のアクティブ領域ＡＡ１のことを、メモリセルトランジスタ形成領域ＡＡ１ともよぶ。
【００７３】
パストランジスタエリア７２内には、アクティブ領域（第２の半導体領域）ＡＡ２が設けられる。アクティブ領域ＡＡ２は、Ｘ方向におけるパストランジスタエリアの一端側から他端側まで延在する。つまり、アクティブ領域ＡＡ２は、Ｘ方向に延在する長方形状（直線状）の平面形状を有する。以下では、パストランジスタエリア７２内のアクティブ領域ＡＡ２のことを、パストランジスタ形成領域ＡＡ２ともよぶ。アクティブ領域ＡＡ２は、素子分離領域によって、半導体基板１００内に定義されている。
【００７４】
アクティブ領域ＡＡ１，ＡＡ２は、半導体基板１００内のＰ型ウェル領域１０１から形成される。
【００７５】
尚、半導体基板１００におけるＸ方向は、メモリセルトランジスタＭＴ１，ＭＴ２及びパストランジスタのチャネル長方向に対応し、チップにおけるＹ方向は、メモリセルトランジスタＭＴ１，ＭＴ２及びパストランジスタのチャネル幅方向に対応する。
【００７６】
図２乃至図９において、コンタクトプラグＣＳ，ＣＳ１〜ＣＳ５，ＣＰＹ１，ＣＰＸ，ＣＰＹ２は、半導体基板１００上のアクティブ領域（半導体領域）ＡＡ１，ＡＡ２及びトランジスタのゲートＧＣ１，ＧＣ２，ＧＴ１，ＧＴ２上に設けられる。コンタクトプラグＣＳ，ＣＳ１〜ＣＳ５，ＣＰＹ１，ＣＰＸ，ＣＰＹ２は、ゲート電極／アクティブ領域と基板側から数えて１番目の配線レベル内の配線Ｍ１とを接続する。ビアプラグＶ１は、配線Ｍ１と、基板側から数えて２番目の配線レベル内の配線Ｍ２とを接続する。また、ビアプラグＶ２は配線Ｍ２と基板側から数えて３番目の配線レベルの配線Ｍ３とを接続する。
【００７７】
図２、図３、図６及び図９に示されるように、素子分離絶縁膜１２０に囲まれた１つのアクティブ領域ＡＡ１内には、２つのメモリセルトランジスタＭＴ１，ＭＴ２が設けられる。共通のアクティブ領域ＡＡ１内に設けられる２つのメモリセルトランジスタＭＴ１，ＭＴ２は、１つのスイッチユニット１０Ａに含まれるメモリセルトランジスタＭＴ１，ＭＴ２である。
【００７８】
１つのアクティブ領域ＡＡ１内には、２つのメモリセルトランジスタＭＴ１，ＭＴ２のゲートパターン（ゲート電極）ＧＣ１，ＧＣ２が、Ｘ方向に互いに隣接して設けられる。
【００７９】
アクティブ領域ＡＡ１内には、各メモリセルトランジスタＭＴ１，ＭＴ２のドレインとなる拡散層（ドレイン拡散層）２５，２７及びソースとなる拡散層２６が、設けられている。これらの２つのメモリセルトランジスタＭＴ１，ＭＴ２は、アクティブ領域ＡＡ１内の１つの拡散層（ソース拡散層）２６（ＳＳ）を共有する。この拡散層２６のことを、共有ソース拡散層２６とよぶ。１つのアクティブ領域（メモリセルトランジスタ形成領域）ＡＡ１内において、共有ソース拡散層２６は、２つのドレイン拡散層２５，２７の間に設けられている。
【００８０】
メモリセルトランジスタＭＴ１のゲート電極ＧＣ１は、共有ソース拡散層２６とトランジスタＭＴ１のドレイン拡散層２５との間のチャネル領域上に設けられる。
【００８１】
メモリセルトランジスタＭＴ２のゲート電極ＧＣ２は、共有ソース拡散層２６とトランジスタＭＴ２のドレイン拡散層２７との間のチャネル領域上に設けられる。
【００８２】
拡散層２５，２６，２７は、ｎ型の半導体領域である。
【００８３】
ゲート電極ＧＣ１，ＧＣ２は、アクティブ領域ＡＡ１上から素子分離領域（素子分離絶縁膜１２０）上に引き出される。
【００８４】
上述のように、メモリセルトランジスタＭＴ１，ＭＴ２は、電荷蓄積層を有したスタックゲート構造の電界効果トランジスタである。
【００８５】
メモリセルトランジスタＭＴ１，ＭＴ２のゲート電極ＧＣ１，ＧＣ２は、半導体基板１００（Ｐ型ウェル領域１０１）上のゲート絶縁膜２１上に設けられる。ゲート絶縁膜２１は、トンネル絶縁膜として用いられる。
【００８６】
ゲート絶縁膜２１上に、電荷蓄積層２２が設けられる。制御ゲート電極２４は、絶縁体２３を介して、電荷蓄積層２２上に設けられる。制御ゲート電極２４上に、コンタクトプラグＣＳ４，ＣＳ５が設けられる。
【００８７】
電荷蓄積層２２は、例えば、シリコンからなる浮遊ゲート電極２２である。
【００８８】
浮遊ゲート電極２２を用いたスタックゲート構造の場合、浮遊ゲート電極２２と制御ゲート電極２４との間の絶縁体２３は、ゲート間絶縁膜２３とよばれる。
【００８９】
但し、メモリセルトランジスタＭＴ１，ＭＴ２のゲート電極ＧＣ１，ＧＣ２は、ＭＯＮＯＳ（Metal-Oxide-Nitride-oxide-semiconductor）構造でもよい。すなわち、図７に示されるように、ＭＯＮＯＳ構造のメモリセルトランジスタＭＴ１，ＭＴ２において、電荷蓄積層２９には、例えば、窒化シリコンのように、トラップ準位を含む絶縁膜が用いられる。ＭＯＮＯＳ構造を用いたスタックゲート構造の場合、電荷蓄積層２９と制御ゲート電極２４との間の絶縁体２３は、ブロック絶縁膜２３とよばれる。
【００９０】
スイッチユニット１において、共有ソース拡散層２６は、ビット線ＢＬ１に接続される。ビット線ＢＬ１は、半導体基板１００側から数えて第３番目の配線レベルに設けられている。ビット線ＢＬ１は、Ｘ方向（第１の方向に）に延在する。
【００９１】
共有ソース拡散層２６は、コンタクトプラグＣＳ２を介して、半導体基板１００側から数えて第１番目の配線レベルの配線Ｍ１に接続される。さらに、その配線Ｍ１は、ビアプラグＶ１、基板側から数えて２番目の配線レベルの配線Ｍ２及びビアプラグＶ２を経由して、ビット線ＢＬ１に接続される。
【００９２】
ワード線ＷＬは、コンタクトプラグＣＳ４，ＣＳ５、配線Ｍ１及びビアプラグＶ１を経由して、各メモリセルトランジスタＭＴ１，ＭＴ２のゲート電極（制御ゲート電極）に、接続される。ワード線ＷＬは、第２の配線レベルに設けられる。
【００９３】
同じスイッチユニット１０Ａ内の２つのワード線ＷＬ１，ＷＬ２は、それぞれ、メモリセルトランジスタＭＴ１，ＭＴ２のゲート電極ＧＣ１，ＧＣ２とＹ方向において同一直線上に並ばないように、配置されている。例えば、２つのワード線ＷＬ１，ＷＬ２が２つのゲート電極ＧＣ１，ＧＣ２をＸ方向に挟むように、スイッチユニット１０Ａ内に、配置されている。例えば、ゲート電極ＧＣ上方からＸ方向に引き出された配線Ｍ１を用いて、基板表面に対して垂直方向において上下に重ならないようにレイアウトされたワード線ＷＬとゲート電極ＧＣとが、接続される。共通のスイッチユニット１０Ａ内において、ワード線ＷＬにそれぞれ接続される２つの配線Ｍ１は、Ｘ方向において互いに反対方向に引き出されている。
【００９４】
尚、図１のダイオード９０は、Ｐ型ウェル領域１０１とｎ型の拡散層２５とから形成されるＰＮ接合に相当する。
【００９５】
アクティブ形成領域ＡＡ２は、Ｙ方向においてアクティブ領域ＡＡ１に隣接する。つまり、メモリセルトランジスタＭＴ１，ＭＴ２とパストランジスタＴｒ１，Ｔｒ２とは、Ｙ方向（チャネル幅方向）に隣接する。
【００９６】
パストランジスタ形成領域ＡＡ２は、トランジスタＴｒ１，Ｔｒ２ごと及びスイッチユニット１０Ａごとに分離されること無しに、Ｘ方向に連続している。１つのアクティブ領域ＡＡ２は、スイッチアレイ１内の複数のパストランジスタによって、共有される。
【００９７】
上述の動作のように、スイッチアレイ１の動作時、複数のＹ−配線ＹＬのうち１本のＹ−配線が選択される。つまり、１つのパストランジスタのみが、スイッチアレイ１のＦＰＧＡ動作に用いられる。そして、複数のパストランジスタはＸ−配線ＸＬを共有するので、非選択のＹ配線ＹＬに接続されたパストランジスタＴｒ１，Ｔｒ２がオン又はオフしていても、スイッチアレイ１のＦＰＧＡ動作に悪影響は生じない。それゆえ、パストランジスタＴｒ１，Ｔｒ２のアクティブ領域ＡＡ２を絶縁膜によって分離しなくとも、複数のパストランジスタＴｒ１，Ｔｒ２を共通のアクティブ領域ＡＡ２内に設けることができる。
【００９８】
図２乃至図４及び図８に示されるように、パストランジスタＴｒ１，Ｔｒ２のゲート電極ＧＴ１，ＧＴ２は、２つのゲートパターン（ゲート電極）３１１，３１２，３２１，３２２を基板側から数えて第１番目の配線ＭＧを用いて直列に接続することによって、形成される。
【００９９】
これによって、パストランジスタＴｒ１，Ｔｒ２の実効的なチャネル幅（ゲート幅）が増加し、パストランジスタＴｒ１，Ｔｒ２の電流駆動力が向上する。ゲート電極部３１１，３１２のそれぞれは、ゲート電極部３１１，３１２上のコンタクトプラグＣＳを介して、配線（ゲート配線とよぶ）ＭＧに接続される。これによって、パストランジスタのゲート電極が、２つのゲートパターン（ゲート電極部）によって、形成される。
【０１００】
各ゲート電極部３１１，３１２のチャネル長方向の寸法は、例えば、メモリセルトランジスタＭＴ１，ＭＴ２のゲート電極ＧＣ１，ＧＣ２のチャネル長方法の寸法と同じになっている。各ゲート電極部３１１，３１２のチャネル幅方向の寸法は、例えば、メモリセルトランジスタＭＴ１，ＭＴ２のゲート電極ＧＣ１，ＧＣ２のチャネル幅方法の寸法と同じになっている。尚、アクティブ領域ＡＡ１及びアクティブ領域ＡＡ２のＸ方向の寸法は、同じ大きさでもよいし、異なるおおきさでもよい。
【０１０１】
ゲート電極ＧＴを形成する２つゲート電極部３１１，３１２間の半導体基板１００（Ｐ型ウェル領域１０１）内に設けられた拡散層３６は、コンタクトプラグＣＰＹ１、配線Ｍ１及びビアプラグＶ１を介して、Ｙ−配線ＹＬに接続される。Ｙ−配線ＹＬに接続された拡散層３６は、パストランジスタＴｒ１，Ｔｒ２のソース拡散層３６として用いられている。Ｙ−配線ＹＬは、基板側から数えて第２番目の配線レベルに位置し、その配線レベルに設けられた配線Ｍ２を用いて形成される。Ｙ−配線ＹＬは、Ｙ方向に延在する。
【０１０２】
アクティブ領域ＡＡ２の延在方向（Ｘ方向）において、２つのゲート電極部３１１，３１２と１つのソース拡散層３６を挟むように、２つの拡散層３５，３７がアクティブ領域ＡＡ２内に配置される。
【０１０３】
２つの拡散層３５，３７は、コンタクトプラグＣＰＸ、２つの配線Ｍ１，Ｍ２及び２つのビアプラグＶ１，Ｖ２を介して、Ｘ−配線ＸＬに接続される。Ｘ−配線ＸＬは、基板側から数えて第３番目の配線レベルに位置している。Ｘ−配線ＸＬは、Ｘ方向に延在している。
【０１０４】
Ｘ−配線ＸＬに接続された拡散層３５，３７は、パストランジスタＴｒ１，Ｔｒ２のドレイン拡散層３６として用いられている。パストランジスタＴｒ１，Ｔｒ２のゲート電極が２つのゲートパターン（ゲート電極部）を接続した構成になっていることに伴って、１つのパストランジスタＴｒ１，Ｔｒ２のドレイン拡散層３５，３７は、アクティブ領域ＡＡ２内で２つの拡散層に分割された構成になっている。
【０１０５】
また、図１に示されるように、メモリセルトランジスタＭＴ１，ＭＴ２のドレインは、パストランジスタＴｒ１，Ｔｒ２のゲートに接続される。
それゆえ、図２及び図９に示されるように、メモリセルトランジスタＭＴ１のドレイン拡散層２５は、第２の配線レベルに設けられた配線ＭＤＧを介して、パストランジスタＴｒ１，Ｔｒ２のゲート電極ＧＴに接続される。メモリセルトランジスタＭＴ１，ＭＴ２のドレイン拡散層２５と配線ＭＤＧとの間には、コンタクトプラグＣＳ１、第１の配線レベルの配線Ｍ１及びビアプラグＶ１が設けられている。メモリセルトランジスタＭＴ１，ＭＴ２のドレイン拡散層２５とパストランジスタのゲート電極ＧＴ１とを接続する配線のことを、ドレイン−ゲート配線ＭＤＧともよぶ。
Ｙ方向において、ドレイン拡散層２５は、パストランジスタＴｒ１，Ｔｒ２のゲート電極ＧＴ１と同一直線状に並んでいない。それゆえ、パストランジスタＴｒ１，Ｔｒ２の２つのゲート電極部３１１，３１２を接続するためのゲート配線ＭＧに、ゲート−ドレイン配線ＭＤＧが接続される。パストランジスタＴｒ１のゲート配線ＭＧとメモリセルトランジスタＭＴ１のドレイン拡散層２５は、Ｙ方向において同一直線状に並ぶように、レイアウトされる。これによって、ゲート−ドレイン配線ＭＤＧの平面形状を、実質的に直線状にすることができ、複雑なパターニング及ぶ加工が不要になる。
【０１０６】
例えば、ゲート−ドレイン配線ＭＤＧは、ワード線ＷＬと同じ配線レベル内に設けられている。ゲート−ドレイン配線ＭＤＧは、Ｙ方向においてワード線ＷＬと同一直線上に並ぶようにレイアウトされている。
【０１０７】
ビット線ＢＬ及びＸ−配線ＸＬは、基板側から数えて第３番目の配線レベル内に設けられ、その配線レベルに位置する配線を用いて形成されている。
【０１０８】
パストランジスタＴｒ１，Ｔｒ２のゲート電極（ゲート電極部）３１１，３１２は、メモリセルトランジスタＭＴ１，ＭＴ２のゲート電極ＧＣ１，ＧＣ２とＹ方向において同一直線上に配列するように、基板１００上に設けられる。また、１つのアクティブ領域ＡＡ２内において、複数のパストランジスタＴｒ１，Ｔｒ２のゲート電極（ゲート電極部）はＸ方向において所定の間隔を有して、半導体基板（アクティブ領域）上に設けられる。
【０１０９】
ここでは、平面形状が矩形のみのパターンで配列されるレイアウトのことを、ラインアンドスペースとよぶ。尚、ラインアンドスペースのレイアウトは、ゲートパターンに限定されず、配線パターンにも適用される。配線パターンにおけるラインアンドスペースのレイアウトは、ある方向（Ｘ又はＹ方向）に延在した実質的に直線状の配線パターン（ライン）が、その延在方向と交差する方向に間隔（スペース）を有して、配列される。
【０１１０】
本実施形態において、基板上に設けられる複数のゲートパターンは、ラインアンドスペースのレイアウトを有する。これによって、複数のゲート電極及び配線の加工が、比較的容易にされる。
【０１１１】
本実施形態のスイッチアレイ１において、１つのスイッチＰＳ１Ａ，ＰＳ２Ａ内のメモリセルトランジスタＭＴ１，ＭＴ２及びパストランジスタＴｒ１，Ｔｒ２が設けられるアクティブ領域ＡＡ１，ＡＡ２はトランジスタのチャネル幅方向（ここでは、Ｙ方向）に、素子分離絶縁膜を挟んで隣接するように、基板内に設けられる。メモリセルトランジスタＭＴ１，ＭＴ２及びパストランジスタＴｒ１，Ｔｒ２は、チャネル幅方向に隣接して基板上に配置される。そして、メモリセルトランジスタＭＴ１，ＭＴ２のゲート電極ＧＣ１，ＧＣ２は、パストランジスタＴｒ１，Ｔｒ２のゲート電極（ゲート電極部）と同一直線上に配列される。
【０１１２】
共通のスイッチユニット１０Ａ内の２つのメモリセルトランジスタＭＴ１，ＭＴ２は、１つのアクティブ領域ＡＡ１において、チャネル長方向に互いに隣接する。このようなレイアウトを用いることによって、隣接するメモリセルトランジスタＭＴ１，ＭＴ２のソース拡散層２６（ＳＳ）を共通することができ、ビット線ＢＬに接続されるコンタクトＣＳ２を共有できる。１つ当たりのメモリセルトランジスタＭＴ１，ＭＴ２のサイズ（セルサイズ）を縮小でき、スイッチアレイ１に含まれる複数のメモリセルトランジスタＭＴ１，ＭＴ２の占有面積（メモリセルトランジスタエリア７１の面積）を小さくすることができる。
【０１１３】
本実施形態のように、１つのスイッチ内のメモリセルトランジスタＭＴ１，ＭＴ２とパストランジスタＴｒ１，Ｔｒ２とがチャネル幅方向に隣接することによって、メモリセルトランジスタＭＴ１，ＭＴ２とパストランジスタとがチャネル長方向に隣接する場合と比較して、トランジスタ間を接続する配線の形状及びレイアウトを簡素化できる。例えば、本実施形態によれば、配線レベルの数を、１つ削減できる。
【０１１４】
本実施形態のスイッチアレイ１は、ラインアンドスペースのレイアウトを有して、トランジスタのゲート電極が基板上に配置される。
【０１１５】
一般に、先端ＬＳＩプロセスは、高集積化のため、最小寸法の加工や複雑な形状の加工を行うため、膨大なプロセスコストがかかる。
一方、本実施形態のように、ラインアンドスペースのレイアウトは、プロセスコストを大幅に下げられる。そのため、半導体集積回路を形成するためのトータルコストを考慮すると、ラインアンドスペースでのレイアウトが有利になる。
【０１１６】
以上のように、第１の実施形態のスイッチアレイ１及びスイッチＰＳ１Ａ，ＰＳ２Ａは、占有面積の小さいスイッチアレイ１を提供できる。
【０１１７】
したがって、上記の回路及びレイアウトを有することによって、第１の実施形態のスイッチアレイ１及びスイッチＰＳ１Ａ，ＰＳ２Ａは、その占有面積を小さくできる。
【０１１８】
（２）第２の実施形態
図１０乃至図１５を用いて、第２の実施形態のスイッチアレイ２について、説明する。尚、本実施形態において、第１の実施形態と同一の部材に関しては、同一の符号を付し、第１の実施形態のスイッチアレイ２と同一の部材に関する説明は、必要に応じて行う。また、第１の実施形態と同様の効果についても、ここでの説明は省略する。
【０１１９】
（ａ） 回路構成
図１０を用いて、第２の実施形態のスイッチアレイ２の回路構成について説明する。
【０１２０】
図１０は、第２の実施形態のスイッチアレイ２の回路構成を示す等価回路図である。
【０１２１】
第１の実施形態と同様に、スイッチアレイ２内の１つのスイッチユニット１０Ｂは、２つのスイッチ（第１及び第２のスイッチ）ＰＳ１Ｂ，ＰＳ２Ｂを含んでいる。
【０１２２】
図１０に示されるように、本実施形態において、スイッチＰＳ１Ｂ，ＰＳ２Ｂは、インバータＩＶ１，ＩＶ２をさらに含んでいる。インバータＩＶ１，ＩＶ２は、ＣＭＯＳインバータである。つまり、１つのインバータＩＶ１，ＩＶ２は、１つのｐチャネルＭＯＳトランジスタＰＴ１，ＰＴ２と１つのｎチャネルＭＯＳトランジスタＮＴ１，ＮＴ２とから形成される。
【０１２３】
本実施形態において、メモリセルトランジスタＭＴ１，ＭＴ２のドレインが、インバータＩＶ１，ＩＶ２の入力ノードに接続される。そして、インバータＩＶ１，ＩＶ２の出力ノードがパストランジスタＴｒ１，Ｔｒ２のゲートに接続される。
【０１２４】
このように、本実施形態のスイッチＰＳ１Ｂ，ＰＳ２Ｂは、メモリセルトランジスタＭＴ１，ＭＴ２のドレインが、インバータＩＶ１，ＩＶ２の入出力ノードを経由して、パストランジスタＴｒ１，Ｔｒ２のゲートに接続されている点が、第１の実施形態と異なる。
【０１２５】
本実施形態において、メモリセルトランジスタＭＴ１，ＭＴ２のオン状態時、ビット線ＢＬからの供給電位が、インバータＩＶ１，ＩＶ２を経由して、パストランジスタＴｒ１，Ｔｒ２のゲートに印加される。
【０１２６】
各スイッチＰＳ１Ｂ，ＰＳ２Ｂにおいて、メモリセルトランジスタＭＴ１，ＭＴ２とパストランジスタＴｒ１，Ｔｒ２との間に、インバータＩＶ１，ＩＶ２が挿入されることによって、メモリセルトランジスタＭＴ１，ＭＴ２のドレインに印加される電圧が、Ｈｉｇｈ側（ＶＤＤ側）またはＬｏｗ側（Ｖｓｓ側）にフルスイングしていない場合であっても、インバータＩＶ１，ＩＶ２の増幅作用によって、パストランジスタＴｒ１，Ｔｒ２のゲート電極に印加される電圧を、Ｈｉｇｈ側又はＬｏｗ側にフルスイングした値にできる。
【０１２７】
電流特性の向上など、パストランジスタＴｒ１，Ｔｒ２の特性向上のため、パストランジスタＴｒ１，Ｔｒ２のゲート電極の印加電圧を電源電圧ＶＤＤより大きくする場合、インバータＩＶ１，ＩＶ２のｐチャネルＭＯＳトランジスタのソースに印加される電源電圧を大きくすればよい。
【０１２８】
第２の実施形態のスイッチアレイ２の動作について、説明する。スイッチアレイ２の動作モードは、第１の実施形態と同様に、メモリセルトランジスタＭＴ１，ＭＴ２の消去動作、メモリセルトランジスタＭＴ１，ＭＴ２の書き込み動作、そして、スイッチとしてのＦＰＧＡ動作がある。
【０１２９】
メモリセルトランジスタＭＴ１，ＭＴ２の消去動作及び書き込み動作は、第１の実施形態と同様であるため、省略する。
【０１３０】
ＦＰＧＡ動作は、スイッチアレイ２内のメモリセルトランジスタＭＴ１，ＭＴ２にデータの書き込みを行った後、スイッチアレイ２をＦＰＧＡのスイッチブロックとして機能させる時に実行される。
【０１３１】
ＦＰＧＡ動作時において、全てのワード線に０Ｖが印加され、ビット線ＢＬに、電源電圧ＶＤＤが印加される。すると、それぞれのメモリセルトランジスタＭＴ１，ＭＴ２に書き込まれた情報に応じて、メモリセルトランジスタＭＴ１，ＭＴ２は、オンまたはオフする。
【０１３２】
メモリセルトランジスタＭＴ１，ＭＴ２がオンした場合、インバータＩＶ１，ＩＶ２の入力ノード（トランジスタのゲート）には、電源電圧ＶＤＤが印加される。パストランジスタＴｒ１，Ｔｒ２のゲートに印加される電圧は、インバータＩＶ１，ＩＶ２の駆動電圧が、ロジック回路の電源電圧ＶＤＤと同じ大きさに設定されていると、０Ｖになる。
【０１３３】
メモリセルトランジスタＭＴ１，ＭＴ２がオフした場合、インバータＩＶ１，ＩＶ２の入力ノードには実質的に０Ｖが印加される。パストランジスタＴｒ１，Ｔｒ２のゲートに印加される電圧は、インバータＩＶ１，ＩＶ２の駆動電圧がロジック回路の電源電圧ＶＤＤと同じ大きさに設定されていると、電圧ＶＤＤになる。
【０１３４】
このように、インバータＩＶ１，ＩＶ２を経由して、パストランジスタＴｒ１，Ｔｒ２のオン及びオフが制御される。
【０１３５】
（ｂ） 構造
図１１乃至図１５を用いて、第２の実施形態のスイッチアレイ２の構造について説明する。
【０１３６】
図１１は、第２の実施形態のスイッチアレイ２及びスイッチＰＳ１Ｂ，ＰＳ２Ｂの平面レイアウトを示している。図１２乃至図１４は、スイッチアレイ２の平面レイアウトを、配線レベルに応じて、適宜示している。
【０１３７】
図１２は、主に、半導体基板内に設けられたアクティブ領域、各トランジスタのゲート電極、アクティブ領域及びゲート電極に接続されたコンタクトプラグのレイアウトを示しいている。図１３は、主に、第１の配線レベルに設けられた配線のレイアウトを示している。図１４は、第２及び第３の配線レベルに設けられた配線のレイアウトを示している。
【０１３８】
図１５は、図１１のＸＶ−ＸＶ線に沿う断面構造を示している。図１５においてＸＶ−ＸＶ線の手前又は奥行き方向の部材については、破線で示している。尚、図１５において、図示の明確化のため、各部材を覆う層間絶縁膜の図示は省略している。図１１乃至図１５は模式図であり、図１１（平面図）と図１５（断面図）との間において、Ｘ方向の寸法及びＹ方向の寸法が互いに一致しないが、これは図示の明確化のためであって、実際のデバイスにおいてこの限りではないのはもちろんである。
【０１３９】
上述のように、スイッチアレイ２において、スイッチＰＳ１Ｂ，ＰＳ２Ｂのそれぞれは、１つの不揮発性コンフィギュレーションメモリ（メモリセルトランジスタ）ＭＴ１，ＭＴ２と、１つのインバータＩＶ１，ＩＶ２と、１つのパストランジスタＴｒ１，Ｔｒ２とを、含む。Ｘ方向に隣接する２つのスイッチＰＳ１Ｂ，ＰＳ２Ｂが、１つのスイッチユニット１０Ｂを形成する。図１１乃至図１５に示されるスイッチアレイ２は、３つのスイッチユニット１０Ｂを含んでいる。
【０１４０】
本実施形態において、Ｙ方向においてメモリセルトランジスタエリア７１に隣接して、インバータＩＶ１，ＩＶ２が設けられる領域（インバータエリアとよぶ）７３が設けられている。さらに、インバータエリア７３において、ｐチャネルＭＯＳトランジスタが設けられる領域（ｐチャネルトランジスタエリアとよぶ）７３ｐとｎチャネルＭＯＳトランジスタが設けられる領域（ｎチャネルトランジスタエリアとよぶ）７３ｎとが、それぞれ設定されている。
【０１４１】
ｐチャネルトランジスタエリア７３ｐ及びｎチャネルトランジスタエリア７３ｎは、Ｙ方向において互いに隣接している。
【０１４２】
ｐチャネルトランジスタエリア７３ｐは、Ｘ方向に配列された複数のアクティブ領域（ｐチャネルトランジスタ形成領域ともよぶ）ＡＡ４を含む。ｎチャネルトランジスタエリア７３ｎは、Ｘ方向に配列された複数のアクティブ領域（ｎチャネルトランジスタ形成領域ともよぶ）ＡＡ３を含む。図１５に示されるように、ｐチャネルトランジスタエリア７３ｐのアクティブ領域ＡＡ４は、Ｎ型ウェル領域から形成され、ｎチャネルトランジスタエリア７３ｎのアクティブ領域ＡＡ３は、Ｐ型ウェル領域から形成される。
【０１４３】
チップ１００内において、メモリセルトランジスタエリア７１が、パストランジスタエリア７２とインバータエリア７３とによって、Ｙ方向に挟まれたレイアウトとなる。
【０１４４】
メモリセルトランジスタエリア７１とインバータエリア７３とにおいて、メモリセルトランジスタエリア７１はＰ型ウェル領域をアクティブ領域として用いているため、Ｐ型ウェル領域からなるｎチャネルトランジスタエリア７３ｎに隣接していることが、回路の動作の安定化及びプロセス的な観点から好ましい。
【０１４５】
アクティブ領域ＡＡ３には、２つのｎチャネルＭＯＳトランジスタＮＴ１が設けられる。共通のアクティブ領域ＡＡ３に設けられる２つのｎチャネルトランジスタＮＴ１は、互いに異なるスイッチユニット１０Ｂにそれぞれ用いられる。
【０１４６】
アクティブ領域ＡＡ４には、２つのｐチャネルＭＯＳトランジスタＰＴ１が設けられる。共通のアクティブ領域ＡＡ４に設けられる２つのｐチャネルトランジスタＰＴ１は、互いに異なるスイッチユニット１０Ｂにそれぞれ用いられる。
【０１４７】
本実施形態において、ある１つのスイッチユニット１０Ｂ内の２つのインバータＩＶ１，ＩＶ２は、それらが共通のアクティブ領域内に形成されるのではなく、互いに異なる方向に隣接する２つのスイッチユニット１０Ｂ内のインバータＩＶ１，ＩＶ２と、アクティブ領域ＡＡ３，ＡＡ４を共有する。
【０１４８】
このように、両側に隣接する２つのスイッチユニット１０Ｂが、インバータＩＶ１，ＩＶ２のｎチャネル／ｐチャネルトランジスタを配置するためのアクティブ領域ＡＡ３，ＡＡ４を、共有する。これによって、スイッチアレイ２の面積を縮小できる。
【０１４９】
インバータＩＶ１，ＩＶ２を形成するｎチャネル／ｐチャネルトランジスタＮＴ１，ＮＴ２，ＰＴ１，ＰＴ２のチャネル長方向の断面構造は、配線のレイアウトが異なるのみで、メモリセルトランジスタＭＴ１，ＭＴ２及びパストランジスタＴｒ１，Ｔｒ２のチャネル長方向の断面構造と実質的に同じである。そのため、インバータＩＶ１，ＩＶ２を形成するｎチャネル／ｐチャネルトランジスタＮＴ１，ＮＴ２，ＰＴ１，ＰＴ２のチャネル長方向の断面構造に関して、ここでの説明は省略する。
【０１５０】
１つのインバータＩＶ１，ＩＶ２を形成するｎチャネルトランジスタＮＴ１，ＮＴ２及びｐチャネルトランジスタＰＴ１，ＰＴ２は、ゲート電極（共通ゲート電極とよぶ）ＧＩ１，ＧＴ２を共有する。それゆえ、インバータＩＶ１，ＩＶ２を形成する２つのトランジスタのゲート電極ＧＴ１，ＧＴ２は、Ｙ方向に延在し、Ｙ方向に隣接する２つのアクティブ領域ＡＡ３，ＡＡ４にまたがるように、半導体基板１００上に配置される。
【０１５１】
それゆえ、ｎチャネルトランジスタが設けられるアクティブ領域ＡＡ３は、Ｙ方向においてｐチャネルトランジスタが設けられるアクティブ領域ＡＡ４に隣接するように、半導体基板１００上に配置されることが好ましい。これによって、インバータＩＶ１，ＩＶ２のそれぞれにおいて、ｎチャネルトランジスタＮＴ１，ＮＴ２とｐチャネルトランジスタＰＴ１，ＰＴ２とで共有される共通ゲート電極ＧＩ１，ＧＩ２を、直線状のパターン（ラインパターン）で形成できる。
【０１５２】
共通ゲート電極ＧＩ１，ＧＩ２は、インバータＩＶ１，ＩＶ２の入力ノードとして用いられる。
【０１５３】
本実施形態のように、インバータＩＶ１，ＩＶ２の入力ノードとしてのゲート電極ＧＩ１，ＧＩ２が、ｎチャネルトランジスタＮＴ１，ＮＴ２とｐチャネルトランジスタＰＴ１，ＰＴ２とで共有される場合、ｎチャネルトランジスタＮＴ１，ＮＴ２とｐチャネルトランジスタＰＴ１，ＰＴ２とで電流駆動力を調整するために、Ｙ方向（トランジスタのチャネル幅方向）におけるアクティブ領域ＡＡ３及びアクティブ領域ＡＡ４の寸法が、互いに異なっていてもよい。
【０１５４】
インバータＩＶ１，ＩＶ２の入力ノードとしての共通ゲート電極ＧＩ１，ＧＩ２は、コンタクトプラグＣＳ１，ＣＳ３及び第１の配線レベル内の配線Ｍ１を経由して、メモリセルトランジスタＭＴ１，ＭＴ２のドレイン拡散層２５，２７に接続される。
【０１５５】
これによって、ＦＰＧＡ動作時において、メモリセルトランジスタＭＴ１，ＭＴ２のオン／オフ状態に応じて、ビット線ＢＬからの電圧が、共通ゲート電極ＧＩ１，ＧＩ２に供給される。
【０１５６】
図１５に示されるように、インバータＩＶ１，ＩＶ２の出力ノードとしてのｎチャネルトランジスタＮＴ１及びｐチャネルトランジスタＰＴ１のドレイン拡散層５５，４５は、コンタクトプラグＣＳ、配線Ｍ１及びビアプラグＶ１を経由して、第２番目の配線レベル内の配線（ノード配線とよぶ）ＮＬに接続される。ノード配線ＮＬは、パストランジスタＴｒ１，Ｔｒ２のゲート電極ＧＴ１，ＧＴ２を形成するためのゲート配線ＭＧに、中間配線Ｍ１及びプラグＶ１を経由して接続される。
【０１５７】
ノード配線ＮＬは、基板表面に対して垂直方向から見て、インバータＩＶ１，ＩＶ２の共有ゲート電極ＧＩ１，ＧＩ２とメモリセルトランジスタＭＴ１，ＭＴ２のゲート電極ＧＣ１，ＧＣ１との間に配置される。そして、ノード配線ＮＬは、メモリセルトランジスタエリア７１を経由して、インバータエリア７３からパストランジスタエリア７２までＹ方向に延在している。ノード配線ＮＬは、直線状の平面形状を有する。第２の配線レベル（Ｍ２）内で、ノード線ＮＬは、Ｙ−配線ＹＬとＹ方向において同一直線上に並んでいる。
【０１５８】
図１１に示されるように、１つのパストランジスタＴｒ１，Ｔｒ２のゲート電極は、第１の実施形態と同様に、ゲート配線ＭＧを介して接続された２本のゲート電極部３１１，３１２，３２１，３２２を用いて、形成される。２本のゲート電極部３１１，３１２，３２１，３２２はＹ方向に隣接する。一方のゲート電極部３１２，３２１は、Ｙ方向において、メモリセルトランジスタＭＴ１，ＭＴ２のゲート電極ＧＣ１，ＧＣ２と同一直線状に配列される。他方のゲート電極部３１２，３２２は、Ｘ方向において、インバータＩＶ１，ＩＶ２を形成するｐチャネル／ｎチャネルトランジスタの共有ゲート電極ＧＩ１，ＧＩ２と同一直線状に配列される。
【０１５９】
同じアクティブ領域ＡＡ３，ＡＡ４内に設けられたインバータＩＶ１，ＩＶ２の共有ソース拡散層ＳＳｐ，ＳＳｎは、電源線ＶＤＬ及びグランド線ＶＳＬにそれぞれ接続される。
【０１６０】
共有ソース拡散層ＳＳｐは、アクティブ領域ＡＡ４内に設けられ、同じアクティブ領域ＡＡ４内の２つのＰチャネルトランジスタＰＴ１によって共有される。共有ソース拡散層ＳＳｐは、プラグ及び配線を介して、電源線ＶＤＬに接続される。
【０１６１】
共有ソース拡散層ＳＳｎは、アクティブ領域ＡＡ３内に設けられ、同じアクティブ領域ＡＡ３内のｎチャネルトランジスタによって共有される。共有ソース拡散層ＳＳｎは、プラグ及び配線を介して、グランド線ＶＳＬに接続される。
【０１６２】
電源線ＶＤＬは、インバータＩＶ１，ＩＶ２に電源電圧ＶＤＤを印加するための配線である。グランド線ＶＳＬは、インバータＩＶ１，ＩＶ２にグランド電圧ＶＳＳを印加するための配線である。
【０１６３】
グランド線ＶＳＬは、インバータＩＶ１，ＩＶ２のｎチャネルトランジスタを形成するアクティブ領域ＡＡ３上方を、Ｘ方向に延在する。
【０１６４】
電源線ＶＤＬ、グランド線ＶＳＬ、ビット線及びＸ−配線ＸＬは、例えば、同じ配線レベル内に設けられ、その配線レベルにおいて、Ｙ方向に所定の間隔を有したラインアンドスペースのレイアウトで、配置される。
【０１６５】
また、２本のワード線ＷＬは、アクティブ領域ＡＡ３，ＡＡ４を共有しない２つのインバータＩＶ１，ＩＶ２のゲート間に配置される。ワード線ＷＬ１，ＷＬ２は、第２の配線レベルに設けられる。それゆえ、ワード線ＷＬは、層間絶縁膜を挟んで、電源線ＶＤＬ及びグランド線ＶＳＬと立体交差する。
【０１６６】
尚、本実施形態において、スイッチアレイ２の製造方法は、第１の実施形態と実質的に同じであるため、ここでの説明は省略する。
【０１６７】
以上のように、本実施形態のスイッチアレイ２は、メモリセルトランジスタＭＴ１，ＭＴ２及びパストランジスタＴｒ１，Ｔｒ２に加え、インバータＩＶ１，ＩＶ２をさらに含む。
【０１６８】
互いに隣接する異なるスイッチユニット１０Ｂにおいて、インバータＩＶ１，ＩＶ２をそれぞれ形成する２つのｎチャネルトランジスタＮＴ１は１つのアクティブ領域ＡＡ３を共有し、インバータＩＶ１，ＩＶ２をそれぞれ形成する２つのｐチャネルトランジスタＰＴ１は１つのアクティブ領域ＡＡ４を共有する。
【０１６９】
インバータＩＶ１，ＩＶ２を形成するトランジスタＮＴ１，ＰＴ１，ＮＴ２，ＰＴ２の共有ソース拡散層ＳＳｎ，ＳＳｐ及びその拡散層に接続される各プラグＣＳ，Ｖ１，Ｖ２は、互いに隣接する２つのスイッチユニット１０ＢのインバータＩＶ１，ＩＶ２によって、共有される。このように、インバータＩＶ１，ＩＶ２を形成するトランジスタＮＴ１，ＰＴ１，ＮＴ２，ＰＴ２の拡散層ＳＳｎ，ＳＳｐ及びコンタクトＣＳを共有できるため、配線のレイアウトを複雑にせずに、スイッチアレイ２及びスイッチＰＳ１Ｂ，ＰＳ２Ｂの占有面積を小さくすることができる。
【０１７０】
さらに、メモリセルトランジスタＭＴ１，ＭＴ２の共有ソース拡散層２６（ＳＳ）及びインバータＩＶ１，ＩＶ２の共有ソース拡散層ＳＳｐ，ＳＳｎは、ゲート電極を挟んで互いに反対側にレイアウトされている。これによって、スイッチアレイ２内の配線の密集を避けることができ、スイッチアレイ２を形成するための配線及び配線レベルの使用数を抑制できる。
【０１７１】
第１の実施形態と同様に、隣接するメモリセルトランジスタＭＴ１，ＭＴ２のソース２６（ＳＳ）を共有でき、ビット線ＢＬとメモリセルトランジスタＭＴ１，ＭＴ２とを接続するコンタクトＣＳ２を共有できる。そのため、メモリセルトランジスタエリア７１の占有面積を小さくできる。
【０１７２】
スイッチアレイ２において、メモリセルトランジスタＭＴ１のゲート電極ＧＣ１と、パストランジスタＴｒ１のゲート電極ＧＴ１（３１２）は、トランジスタのチャネル幅方向（Ｙ方向）に沿って、配列される。また、インバータＩＶ１，ＩＶ２の入力ノードとしてのｎチャネル／ｐチャネルトランジスタの共通ゲート電極ＧＩは、パストランジスタＴｒ１，Ｔｒ２のゲート電極（ゲート電極部）とチャネル幅方向に沿って、配列される。それゆえ、本実施形態のように、インバータＩＶ１，ＩＶ２がスイッチＰＳ１Ｂ，ＰＳ２Ｂに含まれる場合においても、各トランジスタのゲートパターンは、ラインアンドスペースのレイアウトで、基板上に形成される。したがって、スイッチアレイ２の製造コストを低減できる。
【０１７３】
以上のように、第２の実施形態のスイッチアレイ２によれば、第１の実施形態と同様に、スイッチアレイ２の面積を小さくできる。
【０１７４】
（３） 第３の実施形態
図１６乃至図２１を用いて、第３の実施形態のスイッチアレイ３について、説明する。尚、本実施形態において、第１及び第２の実施形態と同一の部材に関しては、同一の符号を付し、第１及び第２の実施形態のスイッチアレイ３と同一の部材に関する説明は、必要に応じて行う。また、第１及び第２の実施形態と同様の効果についても、ここでの説明は省略する。
【０１７５】
（ａ） 回路構成
図１６を用いて、第３の実施形態のスイッチアレイ３の回路構成について説明する。図１６は、第３の実施形態のスイッチアレイ３の回路構成を示す等価回路図である。
【０１７６】
図１６に示されるように、本実施形態において、スイッチＰＳ１Ｃ，ＰＳ２Ｃのそれぞれは、２つのメモリセルトランジスタＭＴ１Ａ，ＭＴ１Ｂと１つのパストランジスタとを含んでいる。
【０１７７】
図１６のスイッチアレイ３は、第１及び第２の実施形態と同様に、３つのスイッチユニット１０Ｃが、Ｘ方向に配列されている。
【０１７８】
１つのスイッチユニット１０Ｃは、２つのスイッチ（第１及び第２のスイッチ）ＰＳ１Ｃ，ＰＳ２Ｃを含んでいる。１つのスイッチユニット１０Ｃ内において、２つのスイッチＰＳ１Ｃ，ＰＳ２Ｃは、Ｘ方向において互いに隣接する。
【０１７９】
本実施形態のスイッチアレイ３において、１つのスイッチＰＳ１Ｃは、コンフィギュレーションメモリとしての２つのメモリセルトランジスタＭＴ１，ＭＴ２と１つのパストランジスタＴｒ１と、によって形成される。
【０１８０】
つまり、１つのスイッチユニット１０Ｃは、４つのメモリセルトランジスタＭＴ１Ａ，ＭＴ１Ｂ，ＭＴ２Ａ，ＭＴ２Ｂと２つのパストランジスタＴｒ１，Ｔｒ２とを含んでいる。
【０１８１】
スイッチユニット１０Ｃの一方のスイッチＰＳ１Ｃにおいて、メモリセルトランジスタ（第１のメモリセルトランジスタ）ＭＴ１Ａのゲート（第１のゲート）は、ワード線ＷＬ１に接続され、メモリセルトランジスタＭ１Ａのソース（第１のソース）はビット線ＢＬ１に接続される。また、スイッチＰＳ１Ｃにおいて、メモリセルトランジスタＭＴ１Ａと対をなすメモリセルトランジスタ（第２のメモリセルトランジスタ）ＭＴ１Ｂは、そのトランジスタＭＴ１Ｂのゲート（第２のゲート）がワード線ＷＬ２に接続され、トランジスタＭＴ１Ｂのソース（第２のソース）が第１のビット線ＢＬ１とは異なる第２のビット線ＢＬ２に接続される。このように、本実施形態において、２本のビット線がスイッチアレイ３内に設けられる。第１及び第２のビット線（第１及び第２の制御線）ＢＬ１，ＢＬ２は、Ｘ方向（第１の方向）に延在する。
【０１８２】
１つのスイッチの２つのメモリセルトランジスタＭＴ１Ａ，ＭＴ１Ｂは、それらのドレインが互いに接続され、共有ドレイン（第１のドレイン）ＤＤ１を形成している。
【０１８３】
スイッチユニット１０Ｃの他方のスイッチＰＳ２Ｃにおいて、メモリセルトランジスタ（第３のメモリセルトランジスタ）ＭＴ２Ａのゲート（第４のゲート）は、ワード線ＷＬ４に接続され、メモリセルトランジスタＭ２Ａのソース（第４のソース）はビット線ＢＬ１に接続される。また、スイッチＰＳ２Ｃにおいて、メモリセルトランジスタＭＴ２Ａと対をなすメモリセルトランジスタ（第４のメモリセルトランジスタ）ＭＴ２Ｂは、そのメモリセルトランジスタＭＴ２Ｂのゲート（第５のゲート）がワード線ＷＬ３に接続され、メモリセルトランジスタＭＴ２Ｂのソースが第１のビット線ＢＬ１とは異なる第２のビット線ＢＬ２に接続される。
【０１８４】
ビット線ＢＬ１とビット線ＢＬ２とは、ビット線対を形成し、スイッチアレイ３の動作時、互いに相補の関係となる電圧（例えば、ＶＤＤ，ＶＳＳ）が印加される。
【０１８５】
１つのスイッチＰＳ２Ｃの２つのメモリセルトランジスタＭＴ２Ａ，ＭＴ２Ｂは、それらのドレインが互いに接続され、共有ドレイン（第３のドレイン）ＤＤ２を形成している。
【０１８６】
１つのスイッチユニット１０Ｃ内で互いに隣接する２つのスイッチＰＳ１Ｃ，ＰＳ２Ｃにおいて、互いに隣接する２つのメモリセルトランジスタＭＴ１Ｂ，ＭＴ２Ｂは、そのソースを共有することによって、ビット線ＢＬ２に接続されている。２つのメモリセルトランジスタＭＴ１Ｂ，ＭＴ２Ｂのソースが互いに接続され、共有ソースＳＳが形成される。
【０１８７】
また、Ｘ方向に互いに隣接する２つのスイッチユニット１０Ｃにおいて、互いに隣接する２つのメモリセルトランジスタは、それらのソースが互いに接続され、共有ソースＳＳ’を形成している。
【０１８８】
同じスイッチユニット内のトランジスタによって共有されるソースＳＳはビット線ＢＬ２に接続され、異なるスイッチユニットのトランジスタによって共有されるソースＳＳ’はビット線ＢＬ１に接続される。
【０１８９】
スイッチユニット１０Ｃの一方のスイッチＰＳ１Ｃにおいて、２つのメモリセルトランジスタＭＴ１Ａ，ＭＴ１Ｂの共有ドレインＤＤ１に、パストランジスタ（第１のパストランジスタ）Ｔｒ１のゲート（第３のゲート）が接続される。
スイッチユニット１０Ｃの他方のスイッチＰＳ２Ｃにおいて、２つのメモリセルトランジスタのＭＴ２Ａ，ＭＴ２Ｂの共有ドレインＤＤ２に、パストランジスタ（第２のパストランジスタ）Ｔｒ２のゲート（第６のゲート）ＧＴ１が接続される。
【０１９０】
そして、スイッチアレイ３内において、各パストランジスタＴｒ１，Ｔｒ２のソース（第３及び第５のソース）には、それぞれ異なるＹ−配線ＹＬ１，ＹＬ２が接続され、各パストランジスタＴｒ１，Ｔｒ２のドレイン（第２及び第４のドレイン）には、共通のＸ−配線ＸＬが接続される。
【０１９１】
スイッチアレイ３において、メモリセルトランジスタＭＴ及びパストランジスタＴｒ１，Ｔｒ２に基板バイアスを印加するための基板配線Ｐｗｅｌｌが、各トランジスタＭＴ，Ｔｒ１，Ｔｒ２に共通に接続されている。
【０１９２】
メモリセルトランジスタＭＴ１Ａ，ＭＴ１Ｂ，ＭＴ２Ａ，ＭＴ２Ｂは、第１及び第２の実施形態のメモリセルトランジスタと同様に、電荷蓄積層を有するスタックゲート構造の電界効果トランジスタである。メモリセルトランジスタＭＴ１Ａ，ＭＴ１Ｂ，ＭＴ２Ａ，ＭＴ２Ｂの電荷蓄積層は、浮遊ゲート（ポリシリコン）でもよいし、トラップ準位を含む絶縁膜（ＳｉＮ）でもよい。
【０１９３】
第３の実施形態におけるスイッチＰＳ１Ｃ，ＰＳ２Ｃ及びスイッチアレイ３の動作について、説明する。本実施形態において、１個のパストランジスタのオン／オフを制御するために、ドレインを互いに共有する２個のメモリセルトランジスタＭＴ１Ａ，ＭＴ１Ｂが用いられる。
【０１９４】
スイッチアレイ３は、第１の実施形態と同様に、パストランジスタＴｒ１，Ｔｒ２のソースにそれぞれに接続されるＹ−配線ＹＬのうち、いずれかを１つのＹ−配線ＹＬを選択し、パストランジスタのオン／オフに応じて、選択されたＹ−配線ＹＬとＸ−配線ＸＬとを接続する機能を持っている。
【０１９５】
本実施形態のスイッチアレイ３の動作モードは、第１の実施形態と同様に、メモリセルトランジスタに対する消去動作、メモリセルトランジスタに対する書き込み動作、そして、スイッチとしてのＦＰＧＡ動作がある。
【０１９６】
メモリセルトランジスタに対する消去動作については、第１の実施形態と同様であるため、説明を省略する。
【０１９７】
１つのスイッチＰＳ１Ｃ，ＰＳ２Ｃ内の２つのメモリセルトランジスタＭＴ１Ａ，ＭＴ１Ｂ，ＭＴ２Ａ，ＭＴ２Ｂにおいて、各メモリセルトランジスタＭＴ１Ａ，ＭＴ１Ｂ，ＭＴ２Ａ，ＭＴ２Ｂに対する書き込み動作は、第１の実施形態と同様であるため、省略する。
但し、本実施形態において、ドレインを共有する２つのメモリセルトランジスタには、互いに異なるデータが書き込まれる。例えば、一方のメモリセルトランジスタをオン状態にするとき、他方のメモリセルトランジスタはオフ状態にされる。即ち、消去動作後に、スイッチＰＳ１Ｃ，ＰＳ２Ｃ内の２つのメモリセルトランジスタＭＴ１Ａ，ＭＴ１Ｂ，ＭＴ２Ａ，ＭＴ２Ｂのうち、いずれか一方のメモリセルトランジスタＭＴ１Ａ，ＭＴ１Ｂ，ＭＴ２Ａ，ＭＴ２Ｂに、書き込み動作が実行されればよい。
【０１９８】
本実施形態において、ＦＰＧＡ動作は、以下のように実行される。
ＦＰＧＡ動作は、スイッチアレイ３の各メモリセルトランジスタＭＴ１Ａ，ＭＴ１Ｂに書き込み動作が実行された後、各スイッチＰＳ１Ｃ，ＰＳ２ＣをＦＰＧＡのスイッチブロックとして機能させる時に実行される。
【０１９９】
ＦＰＧＡ動作において、全てのワード線に０Ｖが印加され、メモリセルトランジスタのゲートに０Ｖが印加される。それぞれのメモリセルトランジスタＭＴ１Ａ，ＭＴ１Ｂに書き込まれた情報（プログラム状態又は消去状態）に応じて、メモリセルトランジスタがオン状態またはオフ状態になる。
【０２００】
例えば、一方のビット線ＢＬ１に、電源電圧ＶＤＤが印加され、他方のビット線ＢＬ２に０Ｖが印加される。
【０２０１】
例えば、１つのスイッチＰＳ１Ｃにおいて、メモリセルトランジスタＭＴ１Ａがオンし、メモリセルトランジスタＭＴ１Ｂがオフした場合、これらのメモリセルトランジスタＭＴ１Ａ，ＭＴ１Ｂの共有ドレインＤＤ１には、メモリセルトランジスタＭＴ１ＡのソースＳＳ’に接続されたビット線ＢＬ１の電圧ＶＤＤが、転送される。
すると、パストランジスタＴｒ１のゲートに電圧ＶＤＤが印加され、パストランジスタＴｒ１のソースとドレインとそれぞれ接続された配線ＹＬ，ＸＬは、互いに導通状態となる。
【０２０２】
メモリセルトランジスタＭＴ１Ａがオフし、第２のメモリセルトランジスタＭＴ１Ｂがオンした場合、ビット線ＢＬ２の電圧が、メモリセルトランジスタＭＴ１Ａ，ＭＴ１Ｂの共有ドレインＤＤ１に転送される。それゆえ、パストランジスタＴｒ１のゲートには、０Ｖが印加される。パストランジスタＴｒ１のソースとドレインに接続する配線は互いに非導通状態となる。
【０２０３】
ビット線ＢＬ１に印加される電圧を大きくすることによって、パストランジスタＴｒ１，Ｔｒ２のゲートに印加される電圧を電源電圧ＶＤＤより大きくできる。これによって、パストランジスタＴｒ１，Ｔｒ２の電流特性を向上できる。
【０２０４】
（ｂ） 構造
図１７乃至図２０を用いて、第３の実施形態のスイッチアレイ３及びスイッチＰＳ１Ｃ，ＰＳ２Ｃの構造について説明する。
【０２０５】
図１７は、第３の実施形態のスイッチアレイ３及びスイッチＰＳ１Ｃ，ＰＳ２Ｃの平面レイアウトを示している。図１８乃至図２０は、スイッチアレイ３の平面レイアウトを、配線レベルに応じて、適宜示している。図１８は、主に、半導体基板内に設けられたアクティブ領域、各トランジスタのゲート電極、アクティブ領域及びゲート電極に接続されたコンタクトプラグのレイアウトを示しいている。図１９は、主に、第１の配線レベルに設けられた配線のレイアウトを示している。図２０は、第２及び第３の配線レベルに設けられた配線のレイアウトを示している。図２１は、図２０のＸＸＩ−ＸＸＩ線に沿う断面構造を示している。
【０２０６】
第１及び第２の実施形態と同様に、複数のメモリセルトランジスタＭＴ及び複数のパストランジスタＴｒ１，Ｔｒ２は、同一の半導体基板１００のＰ型ウェル領域１０１上に形成される。
【０２０７】
そして、メモリセルトランジスタＭＴ１Ａ，ＭＴ１Ｂ，ＭＴ２Ａ，ＭＴ２Ｂは、素子分離領域によって定義されたアクティブ領域ＡＡ１Ｘ内に設けられ、パストランジスタＴｒ１，Ｔｒ２は、素子分離領域によって定義されたアクティブ領域ＡＡ２内に設けられる。
【０２０８】
パストランジスタ形成領域としてのアクティブ領域ＡＡ２は、第１及び第２の実施形態と同様に、Ｘ方向においてスイッチアレイ３の一端から他端まで延在する。
【０２０９】
また、本実施形態において、メモリセルトランジスタ形成領域としてのアクティブ領域ＡＡ１Ｘは、アクティブ領域ＡＡ２と同様に、Ｘ方向においてスイッチアレイ３の一端から他端まで延在する。
【０２１０】
２つのアクティブ領域ＡＡ１Ｘ，ＡＡ２は、互いに平行にＸ方向に延在している。
【０２１１】
本実施形態において、アクティブ領域ＡＡ１Ｘも、スイッチＰＳ１Ｃ，ＰＳ２Ｃ及びスイッチユニット１０Ｃごとに、素子分離絶縁膜によってアクティブ領域を電気的分離する必要がない。それゆえ、アクティブ領域ＡＡ１Ｘに対する素子分離領域の占有面積を削減できる。アクティブ領域ＡＡ１Ｘは、Ｘ方向に延在した直線状のパターンとなるため、アクティブ領域ＡＡ１Ｘの形成が容易になる。また、アクティブ領域毎の形状ばらつきの影響が抑制されるので、スイッチアレイ３内の複数のメモリセルトランジスタＭＴ１Ａ，ＭＴ１Ｂ，ＭＴ２Ａ，ＭＴ２Ｂの特性ばらつきを低減できる。
【０２１２】
図１７及び図１８に示されるように、本実施形態において、第１及び第２の実施形態と同様に、メモリセルトランジスタＭＴ１Ａ，ＭＴ１Ｂ，ＭＴ２Ａ，ＭＴ２Ｂのゲート電極ＧＣ１，ＧＣ２，ＧＣ３，ＧＣ４及びパストランジスタＴｒ１，Ｔｒ２のゲート電極ＧＴ１，ＧＴ２は、ラインアンドスペースパターンで、スイッチアレイ３内にレイアウトされる。
【０２１３】
１つのスイッチユニット１０Ｃは、２つのスイッチＰＳ１Ｃ，ＰＳ２Ｃを含んでいる。
【０２１４】
一方のスイッチＰＳ１Ｃは、２つのメモリセルトランジスタＭＴ１Ａ，ＭＴ１ＢとパストランジスタＴｒ１とを含む。
図２１に示されるように、２つのメモリセルトランジスタＭＴ１Ａ，ＭＴ１Ｂは、アクティブ領域ＡＡ１内に形成されたドレイン拡散層２６１を共有する。
これと同様に、他方のスイッチＰＳ２Ｃは、２つのメモリセルトランジスタＭＴ２Ａ，ＭＴ２ＢとパストランジスタＴｒ２とを含む。２つのメモリセルトランジスタＭＴ２Ａ，ＭＴ２Ｂは、アクティブ領域ＡＡ１Ｘ内に形成されたドレイン拡散層２６２を共有する。
【０２１５】
さらに、アクティブ領域ＡＡ１Ｘ内で互いに隣接するスイッチＰＳ１Ｃ，ＰＳ２Ｃにおいて、互いに隣接するメモリセルトランジスタＭＴ１Ｂ，ＭＴ２Ｂは、アクティブ領域ＡＡ１Ｘ内に形成されたソース拡散層２７（ＳＳ）を共有する。
【０２１６】
１つのスイッチユニット１０Ｃ内のメモリセルトランジスタＭＴ１Ｂ，ＭＴ２Ｂによって共有されるソース拡散層２７は、配線Ｍ１，Ｍ２及びプラグを介して、第２のビット線ＢＬ２に接続される。
異なる２つのスイッチユニット１０Ｃにおいて、Ｘ方向に互いに隣接するメモリセルトランジスタＭＴ１Ａ，ＭＴ２Ａは、ソース拡散層２５１，２５２（ＳＳ’）を共有する。その共有ソース拡散層２５１，２５２（ＳＳ’）は、配線Ｍ１，Ｍ２及びプラグＣＰＸ，Ｖ１を介して、第１のビット線ＢＬ１に接続される。このように、ビット線ＢＬ１に接続されるソース拡散層２５１，２５２が、互いに異なるスイッチユニット１０ＣのメモリセルトランジスタＭＴ１Ａ，ＭＴ２Ａに共有されることによって、配線の密集を避けることができる。そのため、スイッチアレイ３を形成するための配線及び配線レベルの使用数を、抑えることができる。
【０２１７】
第１のビット線ＢＬ１及び第２のビット線ＢＬ２は、同じ配線レベルに設けられる。例えば、第１のビット線ＢＬ１は、基板側から数えて第３番目の配線Ｍ３を用いて成され、第２のビット線ＢＬ２は、基板側から数えて第３番目の配線Ｍ３を用いて、形成される。
【０２１８】
第１及び第２のビット線ＢＬ１，ＢＬ２は、第３の配線レベルでＹ方向に互いに隣接する。
【０２１９】
また、共有ドレイン拡散層２６１，２６２は、配線Ｍ１，Ｍ２及びプラグＣＳ，Ｖ１を経由して、パストランジスタＴｒ１，Ｔｒ２のゲート電極ＧＴ１，ＧＴ２に接続される。
【０２２０】
このように、互いに隣接するメモリセルトランジスタＭＴ１Ａ，ＭＴ１Ｂ，ＭＴ２Ａ，ＭＴ２Ｂが、アクティブ領域ＡＡ１Ｘに形成されたソース／ドレイン拡散層２５１，２５２，２６１，２６２，２７及びプラグＣＳ及び配線Ｍ１，Ｍ２を共有することによって、メモリセルトランジスタＭＴ１Ａ，ＭＴ１Ｂ，ＭＴ２Ａ，ＭＴ２Ｂのサイズ及びそれを含むスイッチの面積を縮小できる。
【０２２１】
第１及び第２の実施形態と同様に、パストランジスタＴｒ１，Ｔｒ２のゲート電極ＧＴ１，ＧＴ２は、アクティブ領域ＡＡ２上で互いに隣接する２つのゲート電極部３１１，３１２，３２１，３２２を、配線（ゲート配線）ＭＧによって接続することによって、形成される。
【０２２２】
ゲート配線ＭＧは、図９に示される構成と実質的に同様に、中間配線Ｍ２及びプラグＶ１を介して、対応する共通ドレイン拡散層２６１，２６２にそれぞれ接続される。それゆえ、配線のレイアウトの簡素化のために、ゲート配線ＭＧは、Ｙ方向において共通ドレイン拡散層２６１，２６２と同一直線上に配置されていることが好ましい。
【０２２３】
第３の実施形態のスイッチアレイ３及びスイッチＰＳ１Ｃ，ＰＳ２Ｃにおいて、メモリセルトランジスタＭＴ１Ａ，ＭＴ１Ｂ，ＭＴ２Ａ，ＭＴ２ＢとパストランジスタＴｒ１，Ｔｒ２とが、トランジスタのチャネル幅方向（Ｙ方向）に隣接して、チップ１００上に配置される。そして、４以上のメモリセルトランジスタＭＴ１Ａ，ＭＴ１Ｂ，ＭＴ２Ａ，ＭＴ２Ｂは、共通のアクティブ領域ＡＡ１Ｘ上に、トランジスタのチャネル長方向（Ｘ方向）に沿って配列される。複数のパストランジスタＴｒ１，Ｔｒ２は、トランジスタのチャネル長方向（Ｘ方向）に沿って配列される。
【０２２４】
複数のメモリセルトランジスタＭＴ１Ａ，ＭＴ１Ｂ，ＭＴ２Ａ，ＭＴ２Ｂが配置されるアクティブ領域ＡＡ１Ｘは、トランジスタのチャネル幅方向において、複数のパストランジスタＴｒ１，Ｔｒ２が配置されるアクティブ領域ＡＡ２に隣接する。アクティブ領域ＡＡ１Ｘとアクティブ領域ＡＡ２は、互いに平行に配置されている。
【０２２５】
これによって、メモリセルトランジスタＭＴ１Ａ，ＭＴ１Ｂ，ＭＴ２Ａ，ＭＴ２Ｂのゲート電極ＧＣ１，ＧＣ２，ＧＣ３，ＧＣ４及びパストランジスタＴｒ１，Ｔｒ２のゲート電極ＧＴ１，ＧＴ２は、チップ上で、ラインアンドスペースのレイアウトを有する。そして、メモリセルトランジスタＭＴ１Ａ，ＭＴ１Ｂ，ＭＴ２Ａ，ＭＴ２Ｂ及びパストランジスタＴｒ１，Ｔｒ２のそれぞれにおいて、チャネル長方向に隣接するトランジスタ間で、ソース／ドレイン拡散層２５１，２５２，２６１，２６２，２７、それらの拡散層２５１，２５２，２６１，２６２，２７に接続されるコンタクト／配線を共有できる。
【０２２６】
これによって、スイッチＰＳ１Ｃ，ＰＳ２Ｃ及びスイッチアレイ３の占有面積を縮小できる。さらに、複雑な配線パターンやレイアウトを用いずともよく、スイッチＰＳ１Ｃ，ＰＳ２Ｃ及びそれを用いたスイッチアレイ３の製造コストを削減できる。
【０２２７】
また、本実施形態によれば、１つのパストランジスタＴｒ１に対して２つのメモリセルトランジスタＭＴ１Ａ，ＭＴ１Ｂが設けられている。スイッチを構成する素子数としては増加するが、ＦＰＧＡ動作時において、パストランジスタＴｒ１をオフする場合、パストランジスタＴｒ１のゲートに対して、より０Ｖに近い電圧を与えることが可能になる。そのため、第３の実施形態のスイッチアレイは、第１の実施形態のスイッチアレイに比較して、電気的特性で有利である。
【０２２８】
以上のように、第３の実施形態のスイッチアレイ３によれば、第１及び第２の実施形態と同様に、スイッチアレイ３の面積を小さくできる。
【０２２９】
（４） その他
第１乃至第３の実施形態によれば、スイッチアレイの占有面積を小さくできる。
【０２３０】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０２３１】
１，２，３：スイッチアレイ、１０Ａ，１０Ｂ，１０Ｃ：スイッチユニット、ＰＳ１Ａ，ＰＳ２Ａ，ＰＳ１Ｂ，ＰＳ２Ｂ，ＰＳ１Ｃ，ＰＳ２Ｃ：スイッチ、ＭＴ１，ＭＴ２，ＭＴ１Ａ，ＭＴ１Ｂ，ＭＴ２Ａ，ＭＴ２Ｂ：メモリセルトランジスタ、Ｔｒ１，Ｔｒ２：パストランジスタ、ＩＶ１，ＩＶ２：インバータ、ＡＡ１，ＡＡ１Ｘ，ＡＡ２，ＡＡ３，ＡＡ４：アクティブ領域、ＧＣ１，ＧＣ２：ゲート、ＧＴ１，ＧＴ２：ゲート、ＧＩ１，ＧＩ２：ゲート電極（共有ゲート）。
【特許請求の範囲】
【請求項１】
基板上に設けられる少なくとも１つのスイッチユニットと、
前記スイッチユニットに含まれる第１及び第２のスイッチと、
第１の方向に延在する第１及び第２の制御線と、を具備し、
前記第１のスイッチは、
前記基板内の第１のアクティブ領域内に設けられ、前記第１の制御線に接続される第１のソースと、第１のドレインと、第１のゲートとを有する第１のメモリセルトランジスタと、
トランジスタのチャネル長方向において前記第１のメモリセルトランジスタに隣接して前記第１のアクティブ領域内に設けられ、前記第１のメモリセルトランジスタと共有される前記第１のドレインと、前記第２の制御線に接続される第２のソースと、第２のゲートとを有する第２のメモリセルトランジスタと、
前記基板内の第２のアクティブ領域内に設けられ、第２のドレインと、第３のソースと、前記第１のドレインに接続される第３のゲートと、を含む第１のパストランジスタと、
を含み、
前記第２のスイッチは、
前記トランジスタのチャネル長方向において前記第２のメモリセルトランジスタに隣接して前記第１のアクティブ領域内に設けられ、前記第２のメモリセルトランジスタと共有される前記第２のソースと、第３のドレインと、第４のゲートを有する第３のメモリセルトランジスタと、
前記トランジスタのチャネル長方向において前記第４のメモリセルトランジスタに隣接して前記第１のアクティブ領域内に設けられ、前記第３のメモリセルトランジスタと共有される前記第３のドレインと、前記第１の制御線に接続される第４のソースと、第５のゲートを有する第４のメモリセルトランジスタと、
前記チャネル長方向において前記第１のパストランジスタに隣接して前記第２のアクティブ領域内に設けられ、第４のドレインと、第５のソースと、前記第３のドレインに接続される第６のゲートと、を含む第２のパストランジスタと、
を含み、
前記第１及び第２のアクティブ領域は、トランジスタのチャネル幅方向に互いに隣接している、ことを特徴とするスイッチアレイ。
【請求項２】
前記第１のメモリセルトランジスタの前記第１のソース、及び、前記第４のメモリセルトランジスタの前記第４のソースは、前記トランジスタのチャネル長方向に隣接する２つのスイッチユニットによって共有される、ことを特徴とする請求項１に記載のスイッチアレイ。
【請求項３】
前記第３のゲートは、前記トランジスタのチャネル長方向に互いに隣接する第１及び第２のゲート電極部を含み、
前記第６のゲートは、前記トランジスタのチャネル長方向に互いに隣接する第３及び第４のゲート電極部を含み、
前記第１乃至第４のゲート電極部は、前記トランジスタのチャネル幅方向において前記第１、第２、第４及び第５のゲートとそれぞれ同一直線上に並んでいる、ことを特徴とする請求項１又は２に記載のスイッチアレイ。
【請求項４】
前記第３のゲートは、前記第１及び第２のゲート電極部を接続するゲート配線を含み、
前記ゲート配線は、前記トランジスタのチャネル幅方向において前記第１のドレインと同一直線上に、配置されている、ことを特徴とする請求項３に記載のスイッチアレイ。
【請求項５】
前記第１、第２、第４及び第５のゲートのそれぞれは、ゲート絶縁膜を介して前記第１のアクティブ領域内のチャネル領域上に設けられる電荷蓄積層と、電荷蓄積層上に設けられる絶縁体と、前記絶縁体上に設けられる制御ゲート電極と、を有することを特徴とする請求項１乃至４のいずれか１項に記載のスイッチアレイ。
【請求項６】
基板上に設けられる少なくとも１つのスイッチユニットと、
前記スイッチユニットのそれぞれに含まれる第１及び第２のスイッチと、
第１の制御線と、
を具備し、
前記第１のスイッチは、
前記基板内の第１のアクティブ領域内に設けられ、前記第１の制御線に接続される第１のソースと、第１のドレインと、第１のゲートとを有する第１のメモリセルトランジスタと、
前記基板内の第２のアクティブ領域内に設けられ、第２のソースと、第２のドレインと、前記第１のドレインに接続される第２のゲートとを有する第１のパストランジスタと、
前記第２のスイッチは、
トランジスタのチャネル長方向において前記第１のメモリセルトランジスタに隣接して前記第１のアクティブ領域内に設けられ、前記第１のメモリセルトランジスタと共有される前記第１のソースと、第３のドレインと、第３のゲートとを有する第２のメモリセルトランジスタと、
前記第２のアクティブ領域内に設けられ、第３のソースと、前記第１のパストランジスタと共有される前記第２のドレインと、前記第３のドレインに接続される第４のゲートとを有する第２のパストランジスタと、を含み、
前記第１及び第２のアクティブ領域は、トランジスタのチャネル幅方向に隣接して基板内に設けられている、ことを特徴とするスイッチアレイ。
【請求項７】
前記第１のスイッチは、前記第１のドレインに接続される第１の入力ノードと、前記第２のゲートに接続される第１の出力ノードを有する第１のインバータを含み、
前記第２のスイッチは、前記第３のドレインに接続される第１の入力ノードと、前記第４のゲートに接続される第２の出力ノードを有する第２のインバータを含む、ことを特徴とする請求項６に記載のスイッチアレイ。
【請求項８】
前記第２のゲートは、前記トランジスタのチャネル長方向に互いに隣接する第１及び第２のゲート電極部を含み、
前記第４のゲートは、前記トランジスタのチャネル長方向に互いに隣接する第３及び第４のゲート電極部を含み、
前記トランジスタのチャネル幅方向において、前記第１及び第３のゲート電極部は、前記第１及び第３のゲートと同一直線上にそれぞれ並んでいる、ことを特徴とする請求項６に記載のスイッチアレイ。
【請求項９】
前記第２のゲートは、前記トランジスタのチャネル長方向に互いに隣接する第１及び第２のゲート電極部を含み、
前記第４のゲートは、前記トランジスタのチャネル長方向において前記第１のゲート電極部に隣接する第３のゲート電極部と、前記トランジスタのチャネル長方向において前記第３のゲート電極部に隣接する前記第４のゲート電極部と、を含み、
前記第１のゲート電極部は、前記トランジスタのチャネル幅方向において前記第１のゲートと同一直線上に並び、
前記第２のゲート電極部は、前記トランジスタのチャネル幅方向において前記第１の入力ノードと同一直線上に並び、
前記第３のゲート電極部は、前記トランジスタのチャネル幅方向において前記第３のゲートと同一直線上に並び、
前記第４のゲート電極部は、前記トランジスタのチャネル幅方向において前記第２の入力ノードと同一直線上に並ぶ、ことを特徴とする請求項７に記載のスイッチアレイ。
【請求項１０】
前記第２のゲートは、前記第１及び第２のゲート電極部を接続する第１のゲート配線を含み、
前記第４のゲートは、前記第３及び第４のゲート電極部を接続する第２のゲート配線を含み、
前記第１のゲート配線は、前記トランジスタのチャネル幅方向において前記第１の出力ノードと同一直線上に配置され、
前記第２のゲート配線は、前記トランジスタのチャネル幅方向において前記第２の出力ノードと同一直線上に配置されている、ことを特徴とする請求項９に記載のスイッチアレイ。
【請求項１】
基板上に設けられる少なくとも１つのスイッチユニットと、
前記スイッチユニットに含まれる第１及び第２のスイッチと、
第１の方向に延在する第１及び第２の制御線と、を具備し、
前記第１のスイッチは、
前記基板内の第１のアクティブ領域内に設けられ、前記第１の制御線に接続される第１のソースと、第１のドレインと、第１のゲートとを有する第１のメモリセルトランジスタと、
トランジスタのチャネル長方向において前記第１のメモリセルトランジスタに隣接して前記第１のアクティブ領域内に設けられ、前記第１のメモリセルトランジスタと共有される前記第１のドレインと、前記第２の制御線に接続される第２のソースと、第２のゲートとを有する第２のメモリセルトランジスタと、
前記基板内の第２のアクティブ領域内に設けられ、第２のドレインと、第３のソースと、前記第１のドレインに接続される第３のゲートと、を含む第１のパストランジスタと、
を含み、
前記第２のスイッチは、
前記トランジスタのチャネル長方向において前記第２のメモリセルトランジスタに隣接して前記第１のアクティブ領域内に設けられ、前記第２のメモリセルトランジスタと共有される前記第２のソースと、第３のドレインと、第４のゲートを有する第３のメモリセルトランジスタと、
前記トランジスタのチャネル長方向において前記第４のメモリセルトランジスタに隣接して前記第１のアクティブ領域内に設けられ、前記第３のメモリセルトランジスタと共有される前記第３のドレインと、前記第１の制御線に接続される第４のソースと、第５のゲートを有する第４のメモリセルトランジスタと、
前記チャネル長方向において前記第１のパストランジスタに隣接して前記第２のアクティブ領域内に設けられ、第４のドレインと、第５のソースと、前記第３のドレインに接続される第６のゲートと、を含む第２のパストランジスタと、
を含み、
前記第１及び第２のアクティブ領域は、トランジスタのチャネル幅方向に互いに隣接している、ことを特徴とするスイッチアレイ。
【請求項２】
前記第１のメモリセルトランジスタの前記第１のソース、及び、前記第４のメモリセルトランジスタの前記第４のソースは、前記トランジスタのチャネル長方向に隣接する２つのスイッチユニットによって共有される、ことを特徴とする請求項１に記載のスイッチアレイ。
【請求項３】
前記第３のゲートは、前記トランジスタのチャネル長方向に互いに隣接する第１及び第２のゲート電極部を含み、
前記第６のゲートは、前記トランジスタのチャネル長方向に互いに隣接する第３及び第４のゲート電極部を含み、
前記第１乃至第４のゲート電極部は、前記トランジスタのチャネル幅方向において前記第１、第２、第４及び第５のゲートとそれぞれ同一直線上に並んでいる、ことを特徴とする請求項１又は２に記載のスイッチアレイ。
【請求項４】
前記第３のゲートは、前記第１及び第２のゲート電極部を接続するゲート配線を含み、
前記ゲート配線は、前記トランジスタのチャネル幅方向において前記第１のドレインと同一直線上に、配置されている、ことを特徴とする請求項３に記載のスイッチアレイ。
【請求項５】
前記第１、第２、第４及び第５のゲートのそれぞれは、ゲート絶縁膜を介して前記第１のアクティブ領域内のチャネル領域上に設けられる電荷蓄積層と、電荷蓄積層上に設けられる絶縁体と、前記絶縁体上に設けられる制御ゲート電極と、を有することを特徴とする請求項１乃至４のいずれか１項に記載のスイッチアレイ。
【請求項６】
基板上に設けられる少なくとも１つのスイッチユニットと、
前記スイッチユニットのそれぞれに含まれる第１及び第２のスイッチと、
第１の制御線と、
を具備し、
前記第１のスイッチは、
前記基板内の第１のアクティブ領域内に設けられ、前記第１の制御線に接続される第１のソースと、第１のドレインと、第１のゲートとを有する第１のメモリセルトランジスタと、
前記基板内の第２のアクティブ領域内に設けられ、第２のソースと、第２のドレインと、前記第１のドレインに接続される第２のゲートとを有する第１のパストランジスタと、
前記第２のスイッチは、
トランジスタのチャネル長方向において前記第１のメモリセルトランジスタに隣接して前記第１のアクティブ領域内に設けられ、前記第１のメモリセルトランジスタと共有される前記第１のソースと、第３のドレインと、第３のゲートとを有する第２のメモリセルトランジスタと、
前記第２のアクティブ領域内に設けられ、第３のソースと、前記第１のパストランジスタと共有される前記第２のドレインと、前記第３のドレインに接続される第４のゲートとを有する第２のパストランジスタと、を含み、
前記第１及び第２のアクティブ領域は、トランジスタのチャネル幅方向に隣接して基板内に設けられている、ことを特徴とするスイッチアレイ。
【請求項７】
前記第１のスイッチは、前記第１のドレインに接続される第１の入力ノードと、前記第２のゲートに接続される第１の出力ノードを有する第１のインバータを含み、
前記第２のスイッチは、前記第３のドレインに接続される第１の入力ノードと、前記第４のゲートに接続される第２の出力ノードを有する第２のインバータを含む、ことを特徴とする請求項６に記載のスイッチアレイ。
【請求項８】
前記第２のゲートは、前記トランジスタのチャネル長方向に互いに隣接する第１及び第２のゲート電極部を含み、
前記第４のゲートは、前記トランジスタのチャネル長方向に互いに隣接する第３及び第４のゲート電極部を含み、
前記トランジスタのチャネル幅方向において、前記第１及び第３のゲート電極部は、前記第１及び第３のゲートと同一直線上にそれぞれ並んでいる、ことを特徴とする請求項６に記載のスイッチアレイ。
【請求項９】
前記第２のゲートは、前記トランジスタのチャネル長方向に互いに隣接する第１及び第２のゲート電極部を含み、
前記第４のゲートは、前記トランジスタのチャネル長方向において前記第１のゲート電極部に隣接する第３のゲート電極部と、前記トランジスタのチャネル長方向において前記第３のゲート電極部に隣接する前記第４のゲート電極部と、を含み、
前記第１のゲート電極部は、前記トランジスタのチャネル幅方向において前記第１のゲートと同一直線上に並び、
前記第２のゲート電極部は、前記トランジスタのチャネル幅方向において前記第１の入力ノードと同一直線上に並び、
前記第３のゲート電極部は、前記トランジスタのチャネル幅方向において前記第３のゲートと同一直線上に並び、
前記第４のゲート電極部は、前記トランジスタのチャネル幅方向において前記第２の入力ノードと同一直線上に並ぶ、ことを特徴とする請求項７に記載のスイッチアレイ。
【請求項１０】
前記第２のゲートは、前記第１及び第２のゲート電極部を接続する第１のゲート配線を含み、
前記第４のゲートは、前記第３及び第４のゲート電極部を接続する第２のゲート配線を含み、
前記第１のゲート配線は、前記トランジスタのチャネル幅方向において前記第１の出力ノードと同一直線上に配置され、
前記第２のゲート配線は、前記トランジスタのチャネル幅方向において前記第２の出力ノードと同一直線上に配置されている、ことを特徴とする請求項９に記載のスイッチアレイ。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【公開番号】特開２０１２−７４４１０（Ｐ２０１２−７４４１０Ａ）
【公開日】平成２４年４月１２日（２０１２．４．１２）
【国際特許分類】
【出願番号】特願２０１０−２１５８３６（Ｐ２０１０−２１５８３６）
【出願日】平成２２年９月２７日（２０１０．９．２７）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２４年４月１２日（２０１２．４．１２）
【国際特許分類】
【出願日】平成２２年９月２７日（２０１０．９．２７）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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