不揮発性記憶装置およびその製造方法
【課題】選択ゲート電極の側壁にメモリゲート電極を有する不揮発性記憶装置を微細化することができる技術を提供する。
【解決手段】選択ゲート電極ＣＧをダミーパターンの側壁にサイドウォール形状で形成することで、メモリゲート電極ＭＧが選択ゲート電極ＣＧの両壁に形成されなくなり、フォトマスクの位置ずれを考慮する必要がなくなる。また、選択ゲート電極ＣＧをサイドウォール状に形成することで、選択ゲート電極ＣＧのゲート長が縮小しても、選択ゲート電極ＣＧを構成する導電膜の膜厚により精度よく制御することを可能とする。
【解決手段】選択ゲート電極ＣＧをダミーパターンの側壁にサイドウォール形状で形成することで、メモリゲート電極ＭＧが選択ゲート電極ＣＧの両壁に形成されなくなり、フォトマスクの位置ずれを考慮する必要がなくなる。また、選択ゲート電極ＣＧをサイドウォール状に形成することで、選択ゲート電極ＣＧのゲート長が縮小しても、選択ゲート電極ＣＧを構成する導電膜の膜厚により精度よく制御することを可能とする。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性記憶装置およびその製造方法に関する。特に、選択ゲート電極とメモリゲート電極を含むメモリセルを有する不揮発性記憶装置およびその製造方法に適用して有効な技術に関するものである。
【背景技術】
【０００２】
電気的に書込み・消去が可能な不揮発性半導体記憶装置として、現在、ＥＥＰＲＯＭ（Electrical Erasable and Programmable Read Only Memory）またはフラッシュメモリなどが使用されている。ＥＥＰＲＯＭまたはフラッシュメモリなどに代表される不揮発性半導体記憶装置のメモリセルは、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）のゲート電極下に、酸化膜で囲まれた導電性の浮遊ゲート電極またはトラップ性絶縁膜に代表される電荷蓄積領域を有しており、この電荷蓄積領域に記憶情報として電荷を蓄積し、それをＭＩＳＦＥＴのしきい値電圧として読み出すものである。
【０００３】
トラップ性絶縁膜を電荷蓄積領域とするメモリセルとしては、ＭＯＮＯＳ（Metal Oxide Nitride Oxide Semiconductor）方式のメモリセル（以下、単にＭＯＮＯＳメモリセルと言う）がある。なかでも、１つのメモリセルがメモリゲート電極と選択ゲート（コントロールゲート）電極との２つのゲート電極を持つスプリットゲート型メモリセルが、近年、広く使用されている。スプリットゲート型メモリセルは、電荷蓄積領域としてトラップ性絶縁膜を用いているので、離散的に電荷を蓄積することができ、データ保持の信頼性に優れる。また、データ保持の信頼性に優れていることから、トラップ性絶縁膜の上下に形成される酸化膜を薄膜化することができるので、書込み・消去動作の低電圧化が可能である等の利点を有している。また、書込み、消去動作の制御が簡単であることから、周辺回路を小規模にすることができるという利点も有している。トラップ性絶縁膜とは、電荷蓄積を可能とする絶縁膜を言い、一例として、窒化シリコン膜を挙げることができる。
【０００４】
スプリットゲート型メモリセルのセル構造には、半導体基板の主面上に選択ゲート電極を形成した後、下部酸化膜（ボトム酸化膜）、窒化シリコン膜（電荷蓄積膜）および上部酸化膜（トップ酸化膜）からなるＯＮＯ（Oxide Nitride Oxide）膜を形成し、メモリゲート電極を選択ゲート電極の側壁スペーサの形状で形成するものがある（例えば特許文献１（特開２００７−２８１０９２号公報）参照）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００７−２８１０９２号公報
【特許文献２】特開２０１０−０９３１５４号公報
【特許文献３】特開２００６−００５３５４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明者らの検討によれば、次のことが分かった。
【０００７】
スプリットゲート型のＭＯＮＯＳメモリセルにおいて、選択ゲート電極の側壁にＯＮＯ膜を介してメモリゲート電極をサイドウォール状に形成する方法としては、以下の方法が考えられる。すなわち、選択ゲート電極が形成された半導体基板の主面にＯＮＯ膜およびメモリゲート電極を構成するポリシリコン膜を形成した後、異方性エッチングによって選択ゲート電極の両側にＯＮＯ膜およびポリシリコン膜を含むサイドウォールを形成した後、選択ゲート電極の一方の側壁のサイドウォールを除去する方法が考えられる。
【０００８】
選択ゲート電極の両方の側壁に形成されたサイドウォール状のメモリゲート電極およびＯＮＯ膜のうち、一方の側壁のサイドウォールを除去する工程では、マスクを用いて形成したフォトレジスト膜によって選択ゲート電極の側壁の一方のサイドウォールを覆い、その状態でフォトレジスト膜に覆われていない方のサイドウォールを除去する方法が考えられる。この場合、フォトレジスト膜が選択ゲート電極の側壁の一方のサイドウォールを覆い、一方のサイドウォールを露出している必要があるため、フォトレジスト膜の端部は選択ゲート電極の直上になければならない。
【０００９】
しかし、近年では半導体素子の微細化が進み、選択ゲート電極のゲート長も縮小する傾向にあるため、フォトレジスト膜の端部が選択ゲート電極の直上に位置するようにフォトレジスト膜を形成することが困難になってきている。フォトレジスト膜の端部が選択ゲート電極の直上からずれた場合、残存させるべきメモリゲート電極が除去されてしまい、ＭＯＮＯＳメモリセルが記憶装置として機能しなくなるおそれがある。また、同様にフォトレジスト膜の位置ずれが起きた場合、除去すべきサイドウォールが残留することにより、ＭＯＮＯＳメモリセルの特性が変化し、ＭＯＮＯＳメモリセルがメモリとして働かなくなるおそれがある。
【００１０】
すなわち、半導体素子の微細化に伴い、フォトリソグラフィ技術におけるマスクの位置合わせが困難になることで、ＭＯＮＯＳメモリセルの信頼性が低下する問題が生じる。このため、ＭＯＮＯＳメモリセルの微細化が困難となっている。
【００１１】
また、ＭＯＮＯＳメモリセルの選択ゲート電極は、フォトリソグラフィ技術を用いたパターニングにより形成されることが考えられる。この場合、装置によるマスクの位置合わせを行い、フォトレジスト膜の露光および現像を行って加工対象の膜をパターニングするが、フォトリソグラフィ技術により形成されたパターンの幅方向の長さの精度は、ＣＶＤ（Chemical Vapor Deposition：化学的気相成長）法などの成膜技術により形成される膜の膜厚の精度に比べて悪いという特徴がある。また、例えば１２０ｎｍよりも小さいゲート長を有する微細な選択ゲート電極のゲート長は、形成工程においてばらつきやすい。選択ゲート電極のゲート長が小さくなるほど、ゲート長のばらつきは顕著になり、ゲート長のばらつきに起因するしきい値電圧のばらつきの発生が顕著となる。
【００１２】
つまり、上記したマスクの合わせずれによるゲート長のばらつきと、選択ゲート電極のゲート長のばらつきに起因するしきい値電圧のばらつきが問題とならない範囲での、最小のゲート長が選択ゲート電極の最小加工寸法となる。したがって、最小加工寸法よりも小さいゲート長を有する選択ゲート電極をフォトリソグラフィ技術を用いて形成するには、フォトリソグラフィ技術におけるマスクの位置合わせの精度を向上させ、ゲート長を精度よく制御して選択ゲート電極を形成し、また、ゲート長を精度よく制御することによって、前記選択ゲート電極を有するＭＯＮＯＳメモリセルのしきい値電圧のばらつきの発生を抑える必要がある。
【００１３】
よって、フォトリソグラフィ技術を用いたパターニングによって選択ゲート電極を形成する場合、製造装置のマスクの位置合わせの精度が向上しなければ、最小加工寸法よりも小さいゲート長を有する選択ゲート電極を実現し、不揮発性記憶装置をさらに微細化することは困難である。
【００１４】
特許文献２（特開２０１０−０９３１５４号公報）には、ＭＯＮＯＳメモリセルのコントロールゲート電極およびメモリゲート電極をサイドウォール状に形成することが記載されている。なお、ここでは、コントロールゲート電極をダミー絶縁膜のサイドウォール状に形成した後にダミー絶縁膜を除去し、コントロールゲート電極の側壁であって半導体基板に垂直な面にサイドウォール状にメモリゲート電極を形成している。すなわち、ここではダミー絶縁膜が形成されていた領域の一部にメモリゲート電極を形成しているのであり、ダミー絶縁膜の側壁にコントロールゲート電極およびメモリゲート電極を順次形成しているわけではない。
【００１５】
また、特許文献２では、コントロールゲート電極の両側に形成したポリシリコン膜からなるサイドウォールの片方を除去する際に、マスクを用いて形成するフォトレジスト膜によって一方のサイドウォールを覆った後に、エッチングによりもう一方のサイドウォールを除去している。このため、特許文献２においても、上述したようにマスクの位置合わせが困難となる問題がある。
【００１６】
特許文献３（特開２００６−００５３５４号公報）には、マスクパターンの側壁に自己整列されるように形成されたフローティングゲートと、前記フローティングゲート上であって、前記マスクパターンの側壁に自己整列されるように形成されたコントロールゲートを形成することが開示されている。ただし、特許文献３に記載されている技術はフローティングゲートに電子をチャージして情報を記憶するフラッシュメモリに適用されるものであり、ＯＮＯ膜の電荷蓄積膜に情報を記憶するＭＯＮＯＳメモリセルに用いられるものではない。
【００１７】
なお、特許文献３では、フローティングゲートの後に形成されるコントロールゲートが、フローティングゲートの上部を覆うように形成されている。このため、最初に形成されるフローティングゲートの上面にはシリサイドが形成されない。
【００１８】
本発明の目的の一つは、不揮発性記憶装置を微細化することである。
【００１９】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００２０】
本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００２１】
本発明の好ましい一実施の形態である不揮発性記憶装置は、
半導体基板の主面の第１領域に形成されたメモリセルを有する不揮発性記憶装置であって、
前記メモリセルは、
前記半導体基板の主面上に第１ゲート絶縁膜を介して形成されたサイドウォール形状の第１ゲート電極と、
前記半導体基板の主面上に、少なくとも電位障壁膜と前記電位障壁膜上に積層された電荷保持膜とを含む第２ゲート絶縁膜を介して形成され、絶縁膜を介して前記第１ゲート電極と隣接するサイドウォール形状の第２ゲート電極と、
前記半導体基板に形成された第１ソース領域および第１ドレイン領域と、
を有するものである。
【００２２】
また、本発明の好ましい一実施の形態である不揮発性記憶装置の製造方法は、
半導体基板の主面の第１領域に形成されたメモリセルを有する不揮発性記憶装置の製造方法であって、
（ａ）前記半導体基板の主面上に、ダミー層を形成する工程と、
（ｂ）前記ダミー層をパターニングする工程と、
（ｃ）前記半導体基板の主面に第１絶縁膜を形成する工程と、
（ｄ）前記（ｃ）工程の後、前記半導体基板の主面上に前記第１絶縁膜を介して第１導電膜を形成した後、前記第１導電膜の一部を除去して、前記ダミー層の側壁に前記第１導電膜からなるサイドウォール形状の選択ゲート電極を形成する工程と、
（ｅ）前記半導体基板の主面上に、電位障壁膜および電荷保持膜を順次形成する工程と、
（ｆ）前記（ｅ）工程の後、前記半導体基板の主面上に第２導電膜を形成した後、前記第２導電膜の一部を除去して、前記選択ゲート電極の側壁に前記電位障壁膜および前記電荷保持膜を介して前記第２導電膜からなるサイドウォール形状のメモリゲート電極を形成する工程と、
（ｇ）前記（ｆ）工程の後、前記半導体基板の主面上に露出している前記電位障壁膜および前記電荷保持膜を除去し、続いて前記ダミー層を除去する工程と、
（ｈ）前記（ｇ）工程の後、前記半導体基板の主面上に第１ソース領域および第１ドレイン領域を形成し、前記選択ゲート電極、前記メモリゲート電極、前記第１絶縁膜、前記電位障壁膜、前記電荷保持膜、前記第１ソース領域および前記第１ドレイン領域を含む前記メモリセルを形成する工程と、
を有するものである。
【発明の効果】
【００２３】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００２４】
上記した本発明の好ましい一実施の形態によれば、不揮発性記憶装置を微細化することができる。
【図面の簡単な説明】
【００２５】
【図１】本発明の実施の形態１である不揮発性記憶装置を示す断面図である。
【図２】本発明の実施の形態１のＭＯＮＯＳメモリセルの動作を説明するための拡大断面図である。
【図３】比較例として示すＭＯＮＯＳメモリセルの平面図レイアウトである。
【図４】本発明の実施の形態１である不揮発性記憶装置の製造方法を示す断面図である。
【図５】図４に続く不揮発性記憶装置の製造方法を示す断面図である。
【図６】図５に続く不揮発性記憶装置の製造方法を示す断面図である。
【図７】図６に続く不揮発性記憶装置の製造方法を示す断面図である。
【図８】図７に続く不揮発性記憶装置の製造方法を示す断面図である。
【図９】図８に続く不揮発性記憶装置の製造方法を示す断面図である。
【図１０】図９に続く不揮発性記憶装置の製造方法を示す断面図である。
【図１１】図１０に続く不揮発性記憶装置の製造方法を示す断面図である。
【図１２】図１１に続く不揮発性記憶装置の製造方法を示す断面図である。
【図１３】図１２に続く不揮発性記憶装置の製造方法を示す断面図である。
【図１４】図１３に続く不揮発性記憶装置の製造方法を示す断面図である。
【図１５】図１４に続く不揮発性記憶装置の製造方法を示す断面図である。
【図１６】図１５に続く不揮発性記憶装置の製造方法を示す断面図である。
【図１７】図１６に続く不揮発性記憶装置の製造方法を示す断面図である。
【図１８】図１７に続く不揮発性記憶装置の製造方法を示す断面図である。
【図１９】図１８に続く不揮発性記憶装置の製造方法を示す断面図である。
【図２０】本発明の実施の形態２である不揮発性記憶装置の製造方法を示す断面図である。
【図２１】図２０に続く不揮発性記憶装置の製造方法を示す断面図である。
【図２２】図２１に続く不揮発性記憶装置の製造方法を示す断面図である。
【図２３】図２２に続く不揮発性記憶装置の製造方法を示す断面図である。
【図２４】図２３に続く不揮発性記憶装置の製造方法を示す断面図である。
【図２５】図２４に続く不揮発性記憶装置の製造方法を示す断面図である。
【図２６】図２５に続く不揮発性記憶装置の製造方法を示す断面図である。
【図２７】図２６に続く不揮発性記憶装置の製造方法を示す断面図である。
【図２８】図２７に続く不揮発性記憶装置の製造方法を示す断面図である。
【図２９】図２８に続く不揮発性記憶装置の製造方法を示す断面図である。
【発明を実施するための形態】
【００２６】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なときを除き、同一または同様な部分の説明を原則として繰り返さない。
【００２７】
（実施の形態１）
本発明の実施の形態１によるスプリットゲート型のＭＯＮＯＳメモリセルの構造の一例を図１を用いて説明する。図１はＭＯＮＯＳメモリセルのチャネルをメモリゲート電極の延在する方向に対して交差する方向に沿って切断した断面図であり、図の左から順に、スプリットゲート型のＭＯＮＯＳメモリセル、周辺ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）および高耐圧ＭＯＳＦＥＴを示している。ここでは、スプリットゲート型のＭＯＮＯＳメモリセル、周辺ＭＯＳＦＥＴおよび高耐圧ＭＯＳＦＥＴはいずれもｎ型のチャネルを有するものとして説明する。つまり、同一の半導体基板ＳＢの主面（デバイス形成面）の活性領域には、ＭＯＮＯＳメモリと、ＭＯＮＯＳメモリの選択などを行う周辺回路を構成するｎチャネル型ＭＯＳＦＥＴ（周辺ＭＯＳＦＥＴ）と、電源電流のように、周辺ＭＯＳＦＥＴに流れる電流よりも大きい電流が流れ、周辺ＭＯＳＦＥＴよりも高い耐圧を必要とする高耐圧ＭＯＳＦＥＴとが形成されている。ここで、高耐圧ＭＯＳＦＥＴは、電源電流が流れる回路の保護素子または電源の昇圧回路などに用いられ、周辺ＭＯＳＦＥＴよりも高い電圧で動作するＦＥＴである。ここで、高耐圧ＭＯＳＦＥＴとは、入出力信号を制御するＩ／Ｏ領域の保護素子または電源の昇圧回路などに用いられ、低耐圧ＭＯＳＦＥＴよりも高い電圧で動作するＦＥＴである。高耐圧ＭＯＳＦＥＴは、ＭＯＮＯＳメモリと同様に動作の際に比較的高い電位差が発生するため比較的膜厚が厚いゲート絶縁膜を必要とする。
【００２８】
図１に示すように、半導体基板ＳＢは、例えばｐ型の単結晶シリコンからなり、半導体基板ＳＢ上には、ＭＯＮＯＳメモリセルＭｎ、周辺ＭＯＳＦＥＴＣｎおよび高耐圧ＭＯＳＦＥＴＩｎを有する。ＭＯＮＯＳメモリセルＭｎ、周辺ＭＯＳＦＥＴＣｎおよび高耐圧ＭＯＳＦＥＴＩｎのそれぞれの下部の半導体基板ＳＢの上面には、ｐ型の不純物（例えばＢ（ホウ素））が導入されたｐウエル３ａ、３ｂおよび３ｃがそれぞれ形成されている。ｐウエル３ａ、３ｂおよび３ｃはそれぞれ素子分離層２により分離されている。
【００２９】
ＭＯＮＯＳメモリセルＭｎは、半導体基板ＳＢ上に、ゲート絶縁膜４ａを介して形成された選択ゲート電極ＣＧを有している。選択ゲート電極ＣＧは、半導体基板ＳＢの主面に対して垂直な第１側壁と、選択ゲート電極ＣＧの最上部から前記第１側壁と反対側へ、その高さが減少するような曲面とを含む第２側壁を有している。つまり、前記曲面はＭＯＮＯＳメモリセルＭｎの上面および一方の側壁を含んでいる。すなわち、選択ゲート電極ＣＧはサイドウォール状に形成されている。
【００３０】
なお、選択ゲート電極ＣＧの曲面は、必ずしも全てが曲面である必要はなく、直線的に傾斜した形状である場合も含む。すなわち、その高さが連続的に減少する形状も含む。
【００３１】
ＭＯＮＯＳメモリセルＭｎの前記曲面には、酸化シリコン膜からなる電位障壁膜であるボトム酸化膜、窒化シリコン膜からなる電荷蓄積膜（電荷保持膜）および酸化シリコン膜からなる電位障壁膜であるトップ酸化膜により構成されるＯＮＯ膜１３を介して、メモリゲート電極ＭＧが形成されている。メモリゲート電極ＭＧは半導体基板ＳＢ上にＯＮＯ膜１３を介して形成されており、ＯＮＯ膜１３は、半導体基板ＳＢ上に、ボトム酸化膜、電荷蓄積膜およびトップ酸化膜の順に積層された３層からなる積層構造を有する。すなわち、ボトム酸化膜は選択ゲート電極ＣＧの前記曲面および半導体基板ＳＢに接し、トップ酸化膜はメモリゲート電極ＭＧに接している。
【００３２】
ＯＮＯ膜１３およびメモリゲート電極ＭＧは選択ゲート電極ＣＧの側壁にサイドウォール状に形成されており、半導体基板ＳＢに垂直な方向において、メモリゲート電極ＭＧは隣接する選択ゲート電極ＣＧよりも高さが低く形成されている。メモリゲート電極ＭＧの側壁であって、ＯＮＯ膜１３と接していない側壁と、メモリゲート電極ＭＧが形成されていない側の選択ゲート電極ＣＧの側壁には、絶縁膜により構成されるサイドウォール１５が形成されている。
【００３３】
ＭＯＮＯＳメモリセルＭｎのソース・ドレイン領域は、相対的に低濃度のｎ−型の半導体領域であるエクステンション領域１４ａと、エクステンション領域１４ａよりも不純物濃度が高い相対的に高濃度のｎ＋型の拡散層１６ａとを有し、ＬＤＤ（Lightly Doped Drain）構造となっている。エクステンション領域１４ａは、サイドウォール１５の下部の半導体基板ＳＢの上面に形成されており、拡散層１６ａは、半導体基板ＳＢの上面であって、エクステンション領域１４ａと素子分離層２との間に形成されている。
【００３４】
図１では、ｐウエル３ａ上に２つのＭＯＮＯＳメモリセルＭｎを示している。ＭＯＮＯＳメモリセルＭｎは、上述の選択ゲート電極ＣＧ、ＯＮＯ膜１３、メモリゲート電極ＭＧ、ゲート絶縁膜４ａ、エクステンション領域１４ａおよび拡散層１６ａを有している不揮発性記憶素子である。
【００３５】
選択ゲート電極ＣＧは、例えばｎ型の多結晶シリコン膜からなり、そのゲート長は、例えば２８〜４５ｎｍ程度である。選択ゲート電極ＣＧ、エクステンション領域１４ａおよび拡散層１６ａは、第１電界効果トランジスタを構成している。また、メモリゲート電極ＭＧは、例えばｎ型の多結晶シリコン膜からなり、メモリゲート電極ＭＧ、エクステンション領域１４ａおよび拡散層１６ａは、第２電界効果トランジスタを構成している。
【００３６】
素子分離層２およびゲート絶縁膜４ａは例えば酸化シリコン膜からなる絶縁膜である。サイドウォール１５は、酸化シリコン膜、窒化シリコン膜、またはそれらの積層膜からなる絶縁膜である。
【００３７】
半導体基板ＳＢ上には、前述したように、ＭＯＮＯＳメモリセルＭｎの選択動作などに用いられる周辺ＭＯＳＦＥＴＣｎと、周辺ＭＯＳＦＥＴＣｎよりも高い耐圧を必要とする高耐圧ＭＯＳＦＥＴＩｎとが形成されている。周辺ＭＯＳＦＥＴＣｎおよび高耐圧ＭＯＳＦＥＴＩｎは、それぞれｐウエル３ｂ上、３ｃ上に形成されており、半導体基板ＳＢ上に、例えば酸化シリコン膜からなるゲート絶縁膜４ｂ、４ｃを介して形成された、例えばポリシリコン膜からなるゲート電極５ｂ、５ｃを有している。
【００３８】
ゲート電極５ｂ、５ｃのそれぞれの側壁には酸化シリコン膜、窒化シリコン膜またはそれらの積層膜からなるサイドウォール１５が形成されている。ゲート絶縁膜４ｃはゲート絶縁膜４ｂよりも厚い絶縁膜である。また、ゲート電極５ｃのゲート長は、ゲート電極５ｂのゲート長よりも長い。高耐圧ＭＯＳＦＥＴＩｎが周辺ＭＯＳＦＥＴＣｎよりも厚いゲート絶縁膜と長いゲート長を有するのは、高耐圧ＭＯＳＦＥＴＩｎの方が周辺ＭＯＳＦＥＴＣｎよりも高い電圧で動作し、高い耐圧を必要とするためである。
【００３９】
ゲート絶縁膜４ｂの側壁に形成されたサイドウォール１５の下部の半導体基板ＳＢの主面には、エクステンション領域１４ｂが形成されている。また、ゲート絶縁膜４ｃの側壁に形成されたサイドウォール１５の下部の半導体基板ＳＢの主面には、エクステンション領域１４ｃが形成されている。また、エクステンション領域１４ｂと素子分離層２との間には拡散層１６ｂが形成されており、エクステンション領域１４ｃと素子分離層２との間には拡散層１６ｃが形成されている。ｎ−型のエクステンション領域１４ｂはｎ＋型の拡散層１６ｂよりも低い濃度の不純物濃度を有する半導体領域であり、ｎ−型のエクステンション領域１４ｃはｎ＋型の拡散層１６ｃよりも低い濃度の不純物濃度を有する半導体領域である。すなわち、エクステンション領域１４ｂおよび拡散層１６ｂ、ならびに、エクステンション領域１４ｃおよび拡散層１６ｃは、それぞれＬＤＤ構造を有している。
【００４０】
拡散層１６ａ〜１６ｃ、ゲート電極５ｂ、５ｃ、選択ゲート電極ＣＧおよびメモリゲート電極ＭＧのそれぞれの上面であって、絶縁膜からなるサイドウォール１５またはＯＮＯ膜１３に覆われていない表面にはシリサイド層１７が形成されている。半導体基板ＳＢ上には、ＭＯＮＯＳメモリセルＭｎ、周辺ＭＯＳＦＥＴＣｎおよび高耐圧ＭＯＳＦＥＴＩｎを覆うようにストッパ絶縁膜ＳＴおよび層間絶縁膜１８が順に形成されており、ストッパ絶縁膜ＳＴおよび層間絶縁膜１８には、層間絶縁膜１８の上面からシリサイド層１７に達するコンタクトホール１９内に充填されたコンタクトプラグ２０が複数形成されている。層間絶縁膜１８上にはストッパ絶縁膜２１を介して層間絶縁膜２２が形成されており、層間絶縁膜２２はコンタクトプラグ２０の上面を露出する配線溝２３を有し、配線溝２３内には、コンタクトプラグ２０と電気的に接続された金属配線２５が形成されている。
【００４１】
シリサイド層１７は、拡散層１６ａ〜１６ｃとコンタクトプラグ２０との間に介在することで拡散層１６ａ〜１６ｃとコンタクトプラグ２０との接触抵抗を低減する働きを有する金属とシリコンとの反応層であり、材料としては、例えばニッケルシリサイド、コバルトシリサイド、プラチナシリサイドまたはチタンシリサイドなどを用いることができる。
【００４２】
なお、ＭＯＮＯＳメモリセルＭｎの選択ゲート電極ＣＧ上に形成されたシリサイド層１７とメモリゲート電極ＭＧ上に形成されたシリサイド層１７とは一体になっておらず、絶縁されている。
【００４３】
コンタクトプラグ２０は、コンタクトホール１９の内壁および底部に形成されたバリア導体膜（図示しない）を介して形成された接続部材であり、ＭＯＮＯＳメモリセルＭｎ、周辺ＭＯＳＦＥＴＣｎおよび高耐圧ＭＯＳＦＥＴＩｎのそれぞれのソース・ドレイン領域と、金属配線２５とを電気的に接続している。コンタクトプラグ２０は例えばタングステンなどからなり、その側壁および底部に形成されたバリア導体膜は、例えば窒化チタンなどからなる。なお、図示していない領域において、選択ゲート電極ＣＧ、メモリゲート電極ＭＧ、ゲート電極５ｂおよび５ｃは、それぞれの上部に形成されたシリサイド層１７およびコンタクトプラグ２０を介して金属配線（図示しない）と電気的に接続されている。なお、ゲート電極５ｂは、フォトリソグラフィ技術を用いたパターニングにより形成されており、そのゲート長はフォトリソグラフィ技術を用いて導電膜をパターニングした場合の最小加工寸法である。
【００４４】
ストッパ絶縁膜ＳＴは例えば窒化シリコン膜からなり、コンタクトホール１９を形成する際にエッチングストッパ膜として働く。また、層間絶縁膜１８、２２は例えば酸化シリコン膜またはＳｉＯＣ膜などの絶縁膜からなる。ストッパ絶縁膜２１は例えば窒化シリコン膜からなり、配線溝２３を形成する際にエッチングストッパ膜として働く。
【００４５】
金属配線２５は、ＭＯＮＯＳメモリセルＭｎ、周辺ＭＯＳＦＥＴＣｎおよび高耐圧ＭＯＳＦＥＴＩｎに所定の電位を供給する配線であり、周知のダマシンプロセスによって形成されている。金属配線２５は、配線溝２３の内壁および底部に形成されたバリア導体膜と、前記バリア導体膜を介して配線溝２３内に充填された金属膜からなる。前記バリア導体膜は例えばＴａ（タンタル）とＴａＮ（窒化タンタル）との積層膜からなり、前記金属膜は、主にＣｕ（銅）からなる膜である。前記バリア導体膜は、前記金属膜内の金属元素が層間絶縁膜２２内などに拡散することを防ぐ目的で設けられている。なお、バリア導体膜の部材としては、タンタルの他に、チタン（Ｔｉ）、ルテニウム（Ｒｕ）、マンガン（Ｍｎ）またはそれらの化合物などを用いてもよい。
【００４６】
なお、金属配線２５は、ダマシン構造に限られず、アルミニウムを主体とした導体膜をパターニングして形成される配線構造としてもよい。
【００４７】
次に、ＭＯＮＯＳメモリセルのメモリ動作（書込み、書込みディスターブ、消去および読出し）について、図２を用いて説明する。図２は、図１に示すＭＯＮＯＳメモリセルＭｎの拡大断面図である。図２に示すように、ＯＮＯ膜１３は、半導体基板ＳＢの主面および選択ゲート電極ＣＧの曲面を有する側壁に形成されたボトム酸化膜（電位障壁膜）１ｂと、ボトム酸化膜１ｂ上に形成された窒化シリコン膜からなる電荷蓄積膜（電荷保持膜）１ｎと、電荷蓄積膜１ｎ上に形成されたトップ酸化膜（電位障壁膜）１ｔの３層の絶縁膜により構成されている。
【００４８】
なお、ここでは選択ゲート電極ＣＧの近傍の半導体基板ＳＢ内のｎ型半導体領域をドレイン領域１６ｄと呼び、メモリゲート電極ＭＧの近傍の半導体基板ＳＢ内のｎ型半導体領域をソース領域１６ｓと呼ぶ。ドレイン領域１６ｄおよびソース領域１６ｓは、図１に示すエクステンション領域１４ａおよび拡散層１６ａからなるソース・ドレイン領域に相当する。また、図２では図１に示すシリサイド層１７およびＭＯＮＯＳメモリセルＭｎ上の配線および絶縁膜などの図示を省略している。
【００４９】
また、ここでは、図２に示すメモリゲート電極ＭＧ、ソース領域１６ｓおよびドレイン領域１６ｄからなるｎチャネル型ＭＯＳＦＥＴをメモリ用ｎＭＯＳと呼ぶ。同様に、選択ゲート電極ＣＧ、ソース領域１６ｓおよびドレイン領域１６ｄからなるｎチャネル型ＭＯＳＦＥＴを選択用ｎＭＯＳと呼ぶ
まず、「消去」について説明する。
【００５０】
情報の消去は、ＢＴＢＴ（Band To Band Tunneling）現象によりホールを発生させ電界加速することでホットホールを電荷蓄積膜１ｎ中に注入するＢＴＢＴ消去、または、メモリゲート電極ＭＧまたは半導体基板ＳＢからホールをＦＮ（Fowler-Nordheim）トンネリングで電荷蓄積膜１ｎ中に注入するＦＮ消去のいずれかによって行う。
【００５１】
ＢＴＢＴ消去を行う場合は、例えば、メモリゲート電極ＭＧに印加する電圧を−６Ｖ、ソース領域１６ｓに印加する電圧を６Ｖ、選択ゲート電極ＣＧに印加する電圧を０Ｖとし、ドレイン領域１６ｄは浮遊状態とする。ｐウエル３ａには０Ｖを印加する。上記電圧を印加した場合、ソース領域１６ｓとメモリゲート電極ＭＧとの間にかかる電圧によってソース領域１６ｓの端部においてＢＴＢＴ現象で生成されたホールが、ソース領域１６ｓに印加された高電圧によって加速されてホットホールとなり、メモリゲート電極ＭＧに印加された高電圧によってホットホールがメモリゲート電極ＭＧ方向へと引張られ、電荷蓄積膜１ｎ中に注入される。注入されたホットホールは電荷蓄積膜１ｎ中のトラップ準位に捕獲され、メモリ用ｎＭＯＳのしきい値電圧が低下する。
【００５２】
メモリゲート電極ＭＧからホール注入するＦＮ消去の印加電圧としては、メモリゲート電極ＭＧに印加する電圧を１５Ｖとし、ソース領域１６ｓに印加する電圧、選択ゲート電極ＣＧに印加する電圧、ドレイン領域１６ｄに印加する電圧およびｐウエル３ａに印加する電圧はいずれも０Ｖとする。上記電圧を印加すると、メモリゲート電極ＭＧからホールがＦＮトンネリングで電荷蓄積膜１ｎに注入される。加えて、書込み時に電荷蓄積膜１ｎに蓄積された電子がメモリゲート電極ＭＧへ引き抜かれる。
【００５３】
半導体基板ＳＢからホール注入するＦＮ消去の印加電圧としては、メモリゲート電極ＭＧに印加する電圧を−１５Ｖとし、その他ソース領域１６ｓに印加する電圧、選択ゲート電極ＣＧに印加する電圧、ドレイン領域１６ｄに印加する電圧およびｐウエル３ａに印加する電圧は０Ｖとする。上記電圧を印加すると、半導体基板ＳＢからホールがトンネリングで電荷蓄積膜１ｎに注入される。加えて、書込み時に電荷蓄積膜１ｎに蓄積された電子が半導体基板ＳＢへ引き抜かれる。
【００５４】
次に、「書込み」および「書込みディスターブ」について説明する。
【００５５】
情報の書込みは、所謂ＳＳＩ方式によって行なわれる。書込みの際は、例えば、ソース領域１６ｓに印加する電圧Ｖｓを５Ｖ、メモリゲート電極ＭＧに印加する電圧Ｖｍｇを９Ｖ、選択ゲート電極ＣＧに印加する電圧Ｖｓｇを１Ｖとする。そして、ドレイン領域１６ｄに印加する電圧Ｖｄは書込み時のチャネル電流がある設定値となるように制御する。このときの電圧Ｖｄはチャネル電流の設定値と選択用ＭＯＳのしきい値電圧によって決まり、例えば設定電流値１μＡで０．４Ｖ程度となる。ｐウエル３に印加する電圧Ｖｗｅｌｌは０Ｖである。
【００５６】
書込みの動作時には、ドレイン領域１６ｄよりも大きな電圧を選択ゲート電極ＣＧに印加して選択用ＭＯＳをオン状態とし、ソース領域１６ｓに正の高電圧を印加することで、ドレイン領域１６ｄからソース領域１６ｓへ電子が流れる。チャネル領域を流れるこの電子は、選択ゲート電極ＣＧとメモリゲート電極ＭＧとの境界付近下のチャネル領域（ソース領域１６ｓとドレイン領域１６ｄとの間）で加速されてホットエレクトロンになる。そして、ホットエレクトロンは、メモリゲート電極ＭＧに印加された正電圧によってメモリゲート電極ＭＧに引き寄せられメモリゲート電極ＭＧ下の電荷蓄積膜１ｎ中に注入される。注入されたホットエレクトロンは、電荷蓄積膜１ｎ中のトラップ準位に捕獲され、その結果、電荷蓄積膜１ｎに電子が蓄積されてメモリ用ｎＭＯＳのしきい値電圧が上昇する。
【００５７】
次に、「読出し」について説明する。
【００５８】
読出しには、書込みと逆方向に電流を流して読み出す方法と、順方向に電流を流して読み出す方法の２種類がある。書込みと逆方向に電流を流して読み出す場合、ドレイン領域１６ｄに印加する電圧Ｖｄを１Ｖ、ソース領域１６ｓに印加する電圧Ｖｓを０Ｖ、選択ゲート電極ＣＧに印加する電圧Ｖｓｇを１．５Ｖ、メモリゲート電極ＭＧに印加する電圧Ｖｍｇを１．５Ｖとする。書込みと順方向に電流を流して読み出す場合、ドレイン領域１６ｄに印加する電圧Ｖｄとソース領域１６ｓに印加する電圧Ｖｓを入れ替え、それぞれ０Ｖ、１Ｖとする。
【００５９】
次に、本実施の形態の特徴について説明する。
【００６０】
本実施の形態では、図１に示すように、ＭＯＮＯＳメモリセルＭｎを構成する選択ゲート電極ＣＧおよびメモリゲート電極ＭＧが、いずれもサイドウォール状に形成されている。すなわち、選択ゲート電極ＣＧの形状は矩形ではなく、選択ゲート電極ＣＧは、半導体基板ＳＢの主面に対して垂直な第１側壁と、前記第１側壁の上端から選択ゲート電極ＣＧの下面に達する曲面からなる第２側壁を有している。なお、選択ゲート電極ＣＧの第２側壁は、必ずしも全てが曲面である必要はなく、直線的に傾斜した形状である場合も含む。すなわち、その高さが連続的に減少する形状も含む。
【００６１】
また、ＯＮＯ膜１３は選択ゲート電極ＣＧの前記曲面の表面に形成されているため、選択ゲート電極ＣＧとメモリゲート電極ＭＧとの間の領域のＯＮＯ膜１３も曲線状の形状を有している。つまり、選択ゲート電極ＣＧとメモリゲート電極ＭＧとの間の領域のＯＮＯ膜１３は選択ゲート電極ＣＧの前記第２側壁に沿って形成されている。なお、メモリゲート電極ＭＧの形状も、必ずしも全てが曲線状である必要はなく、直線的に傾斜した形状である場合も含む。すなわち、その高さが連続的に減少する形状も含む。
【００６２】
ＭＯＮＯＳメモリセルの選択ゲート電極の形成方法としては、ゲート絶縁膜上にゲート電極となる導電膜を形成し、前記導電膜上にフォトマスクを用いて第１フォトレジスト膜のパターンを形成し、前記第１フォトレジスト膜をエッチングマスクとしてドライエッチングなどにより前記導電膜を加工してゲート電極を形成する方法が考えられる。フォトレジスト膜をエッチングマスクとして、異方性エッチングにより導電膜をパターニングした場合は、パターニングされた導電膜は矩形の形状を有する選択ゲート電極となり、その両方の側壁は半導体基板の主面に対して垂直に延在するように形成される。
【００６３】
また、前記選択ゲート電極の側壁にＯＮＯ膜を介してメモリゲート電極を形成する方法としては、ＯＮＯ膜およびメモリゲート電極となる導電膜を形成した後、前記導電膜を異方性エッチングすることで、前記導電膜からなるメモリゲート電極を選択ゲート電極の側壁にサイドウォール状に形成することが考えられる。その後、選択ゲート電極の両方の側壁に形成されたメモリゲート電極の一方のみを残すため、一方のメモリゲート電極を第２フォトレジスト膜で覆い、第２フォトレジスト膜に覆われていないもう一方のメモリゲート電極を除去する。このとき、第２フォトレジスト膜の端部は選択ゲート電極の直上に位置する必要がある。
【００６４】
上記の方法でＯＮＯ膜およびメモリゲート電極を形成した場合、選択ゲート電極とメモリゲート電極との間のＯＮＯ膜は半導体基板の主面に対して垂直に延在するように形成され、メモリゲート電極はＯＮＯ膜の側壁サイドウォール状に形成された電極であるので、一方の側壁は半導体基板の主面に対して垂直な方向に延在している。
【００６５】
しかし、この方法で選択ゲート電極、ＯＮＯ膜およびメモリゲート電極を形成しようとすると、選択ゲート電極の側壁の一方のメモリゲート電極を除去する際に、第２フォトレジスト膜の端部を選択ゲート電極上に合わせて形成することが困難になる。これは、不揮発性記憶装置の微細化に伴って選択ゲート電極のゲート長が短くなるにつれて、フォトマスクを用いてフォトレジスト膜を形成する際に、製造装置の精度によってフォトマスクの位置合わせにずれが生じやすくなり、選択ゲート電極の直上にフォトレジスト膜の端部を形成することが困難になるためである。
【００６６】
選択ゲート電極の側壁の一方のメモリゲート電極を除去する際に形成するフォトレジスト膜の端部が選択ゲート電極の直上に位置せず、フォトレジスト膜が選択ゲート電極の両側のメモリゲート電極を覆ってしまった場合、選択ゲート電極の側壁の一方のメモリゲート電極を除去することができない。また、フォトレジスト膜の端部が選択ゲート電極の直上に位置せず、フォトレジスト膜が選択ゲート電極の両側のメモリゲート電極を覆っていない場合、選択ゲート電極の両側のメモリゲート電極はいずれも後のエッチング工程により除去されてしまう。その他にも、フォトレジスト膜の端部が選択ゲート電極の直上に位置せず、フォトレジスト膜がメモリゲート電極の直上に位置している場合は、除去すべき一方のメモリゲート電極の一部が選択ゲート電極の側壁に残ったり、残すべきメモリゲート電極の一部が除去されてしまうおそれがある。
【００６７】
このように、残すべきメモリゲート電極が除去されたり、除去すべきメモリゲート電極が残った場合、ＭＯＮＯＳメモリセルの特性が変化したり、ＭＯＮＯＳメモリセルがメモリセルとして機能しなくなるおそれがある。このため、フォトリソグラフィ技術により選択ゲート電極を形成した後にＯＮＯ膜およびメモリゲート電極を形成する場合は、フォトマスクの合わせずれが起こっても問題ない範囲のゲート長を有する選択ゲート電極を形成する必要があるため、そのゲート長よりも小さいゲート長を有する選択ゲート電極を形成することが出来ない問題がある。つまり、選択ゲート電極の側壁の一方のメモリゲート電極を除去する際に形成するフォトレジスト膜の端部は選択ゲート電極の直上に位置している必要があるため、選択ゲート電極はフォトレジスト膜の端部が選択ゲート電極上に形成されるように、ある程度の長さのゲート長を有していなければならない。
【００６８】
また、フォトリソグラフィ技術により形成される選択ゲート電極は、ゲート長が小さくなるほどゲート長にばらつきが生じやすくなる特徴を有する。これは、フォトリソグラフィ技術を用いたパターニングの精度によるものであり、選択ゲート電極のゲート長のばらつきが顕著になれば、ＭＯＮＯＳメモリセル内の選択ゲート電極およびソース・ドレイン領域により構成される電界効果トランジスタのしきい値電圧のばらつきが顕著になる。したがって、フォトリソグラフィ技術により選択ゲート電極を形成する場合は、複数のＭＯＮＯＳメモリセルの特性を一律に合わせるために、選択ゲート電極のゲート長のばらつきが発生しても問題ない程度の広いゲート長を有する選択ゲート電極を形成しなければならない。本願では、しきい値電圧のばらつきを無視できる最小のゲート長の長さを、選択ゲート電極の最小加工寸法として定義する。
【００６９】
上述したように、フォトリソグラフィ技術により選択ゲート電極を形成した後、ＯＮＯ膜およびメモリゲート電極を形成し、選択ゲート電極の一方の側壁に形成されたメモリゲート電極をフォトリソグラフィ技術を用いて除去する場合には、フォトマスクの合わせずれと、しきい値電圧のばらつきとの二つの理由により、不揮発性記憶装置の微細化が困難になる問題がある。
【００７０】
これに対し、本実施の形態の不揮発性記憶装置では、後述するように、選択ゲート電極をダミーパターンの側壁にサイドウォール状に自己整合的に形成する。すなわち、本実施の形態の不揮発性記憶装置では、選択ゲート電極をフォトリソグラフィ技術を用いたパターニングによって形成していない。サイドウォールの幅（スペーサー長）は、当該サイドウォールを構成する膜の形成時の膜厚により調整（制御）することができるため、選択ゲート電極は成膜技術によりゲート長を調整することが可能である。このため、フォトリソグラフィ技術を用いたパターニングにより形成される矩形の選択ゲートに比べて、ゲート長を精度よく制御することができる。
【００７１】
すなわち、選択ゲート電極となる導電膜はその膜厚を精度よく制御することが可能であり、また、選択ゲート電極は後述するダミーパターンのサイドウォールとして自己整合的に形成されるため、本実施の形態では、選択ゲート電極のゲート長を非常に精度よく制御することができる。したがって、選択ゲート電極のゲート長のばらつきに起因するしきい値電圧のばらつきを大幅に抑制することが可能であり、フォトリソグラフィ技術を用いたパターニングによって形成される矩形の選択ゲート電極の最小加工寸法よりも小さいゲート長を有する選択ゲート電極を形成することができる。
【００７２】
また、後述するように、本実施の形態では選択ゲート電極をダミーパターンのサイドウォールとして形成した後、選択ゲート電極の露出している曲面上にＯＮＯ膜および導電膜を形成し、続いて導電膜を異方性エッチングにより加工することで、選択ゲート電極の曲面にＯＮＯ膜を介してサイドウォール状にメモリゲート電極を形成している。ここで、メモリゲート電極となる前記導電膜が形成される際には前記ダミーパターンは半導体基板上に残っているので、選択ゲート電極の両側の側壁にメモリゲート電極は形成されず、前記ダミーパターンと接していない曲面にのみメモリゲート電極が形成される。つまり、選択ゲート電極の側壁であって、半導体基板の主面に素直な方向に延在する側壁にはメモリゲート電極は形成されない。
【００７３】
したがって、ＭＯＮＯＳメモリセルの形成工程においてメモリゲート電極は選択ゲート電極の両側の側壁に形成されず、曲面を有する一方の側壁のみに形成される。このため、本実施の形態では、選択ゲート電極の側壁に形成された不要なメモリゲート電極を除去する工程が必要ないため、フォトマスクの合わせずれによって選択ゲート電極のゲート長は制限されない。すなわち、不要なメモリゲート電極を除去する際にフォトレジスト膜の端部を選択ゲート電極の直上に合わせて形成する必要がないため、フォトマスクの合わせずれを考慮して選択ゲート電極のゲート長を最小加工寸法以上の長さにしなくてもよい。よって、選択ゲート電極のゲート長を前記最小加工寸法以下の長さにすることができる。
【００７４】
ここで、比較例として、不揮発性記憶装置を構成するＭＯＮＯＳメモリセルのレイアウトを図３に示す。図３はＭＯＮＯＳメモリセルの平面図であり、選択ゲート電極ＣＧａ、ＯＮＯ膜１３ａ、メモリゲート電極ＭＧａおよびコンタクトプラグ２０のみを示し、その他の半導体基板または半導体基板上の金属配線などは示していない。図３に示すＭＯＮＯＳメモリセルＭｎａは、フォトリソグラフィ技術によりパターニングした選択ゲート電極ＣＧａの両方の側壁にメモリゲート電極ＭＧａを形成し、選択ゲート電極ＣＧａの両方の側壁の一方のメモリゲート電極ＭＧａを除去することで形成されている。
【００７５】
図３に示すように、半導体基板（図示しない）には選択ゲート電極ＣＧａと、選択ゲート電極の一方の側壁にＯＮＯ膜１３ａを介して形成されたメモリゲート電極ＭＧａが形成されている。選択ゲート電極ＣＧａ、ＯＮＯ膜１３ａおよびメモリゲート電極ＭＧａはいずれも半導体基板の主面に沿う第１方向に延在している。また、選択ゲート電極ＣＧａ、ＯＮＯ膜１３ａおよびメモリゲート電極ＭＧａは、半導体基板の主面に沿う方向であって、第１方向に直交する第２方向に複数並んで配置されている。図３に示すように、第２方向に対向する選択ゲート電極ＣＧａ同士の間にはコンタクトプラグ２０が配置されており、コンタクトプラグ２０は第１方向に複数本並んでいる。
【００７６】
図３に示す破線で囲まれた領域は比較例のＭＯＮＯＳメモリセルＭｎａの最小単位である。ＭＯＮＯＳメモリセルＭｎａの最小単位の第２方向における領域は、対向する選択ゲート電極ＣＧａ同士の中央から、最も近い対向するメモリゲート電極ＭＧａ同士の中央までの領域であり、ＭＯＮＯＳメモリセルＭｎａの最小単位の第１方向における領域は、第１方向において隣り合うコンタクトプラグ２０同士の中央から、最も近い第１方向において隣り合うコンタクトプラグ２０同士の中央までの領域である。
【００７７】
ここで、ＭＯＮＯＳメモリセルＭｎａの最小単位内において、ＭＯＮＯＳメモリセルＭｎａの最小単位の端部であって、対向するメモリゲート電極ＭＧａ同士の中央の位置から、ＯＮＯ膜１３ａと選択ゲート電極ＣＧａとの界面までの長さをＬ１とする。また、ＯＮＯ膜１３ａと選択ゲート電極ＣＧａとの界面から、ＯＮＯ膜１３ａと接していない方の選択ゲート電極ＣＧａの側壁までの長さをＬ２とする。すなわち、長さＬ２は選択ゲート電極ＣＧａのゲート長である。また、ＯＮＯ膜１３ａと接していない方の選択ゲート電極ＣＧａの側壁から、ＭＯＮＯＳメモリセルＭｎａの最小単位の端部であって、対向する選択ゲート電極ＣＧａ同士の中央の位置までの長さをＬ３とする。つまり第１方向のＭＯＮＯＳメモリセルＭｎａの最小単位の幅は、長さＬ１、Ｌ２およびＬ３を足した長さとなる。
【００７８】
上述したように、フォトリソグラフィ技術によりパターニングした選択ゲート電極ＣＧａの両方の側壁にメモリゲート電極ＭＧａを形成し、選択ゲート電極ＣＧａの両方の側壁の一方のメモリゲート電極ＭＧａを除去することでＭＯＮＯＳメモリセルＭｎａを形成した場合の長さＬ１、Ｌ２およびＬ３の長さは、例えば、Ｌ１＝２６０ｎｍ、Ｌ２＝１２０ｎｍ、Ｌ３＝１６０ｎｍとする。すなわち、ＭＯＮＯＳメモリセルＭｎａの第１方向の長さは長さＬ１、Ｌ２およびＬ３の合計の５４０ｎｍとなる。
【００７９】
これに対し、本実施の形態では、図１に示す選択ゲート電極ＣＧのゲート長の長さを、上記のフォトリソグラフィ技術により形成した場合の比較例の選択ゲート電極ＣＧａのゲート長に比べて非常に小さくすることができる。これは、ダミーパターンのサイドウォールとして選択ゲート電極ＣＧを形成するためである。すなわち、選択ゲート電極ＣＧとなる導電膜を、膜厚の制御が容易なＣＶＤ法などにより形成し、この膜厚によって選択ゲート電極ＣＧのゲート長の長さを決定することができるため、選択ゲート電極ＣＧのゲート長の長さを精度よく制御したうえで小さくすることが可能である。
【００８０】
上記のフォトリソグラフィ技術により形成した場合の選択ゲート電極ＣＧａのゲート長は１２０ｎｍであるが、本実施の形態のＭＯＮＯＳメモリセルでは、例えば２８ｎｍとすることができる。つまり、本実施の形態では、図３に示す長さＬ１、Ｌ２およびＬ３の値が、Ｌ１＝２６０ｎｍ、Ｌ２＝２８ｎｍ、Ｌ３＝１６０ｎｍとなり、ＭＯＮＯＳメモリセルの最小単位の第１方向の長さは４４８ｎｍとなるため、比較例のＭＯＮＯＳメモリセルＭｎａの最小単位の第１方向の長さである５４０ｎｍに比べて、ＭＯＮＯＳメモリセルＭｎａの最小単位の第１方向の長さを８３％程度に縮小することができる。
【００８１】
すなわち、不揮発性記憶装置の第１方向における長さを例えば８３％程度に縮小し、不揮発性記憶装置を微細化することができる。なお、本実施の形態では図１に示す選択ゲート電極ＣＧのゲート長を２８ｎｍとしたが、選択ゲート電極ＣＧのゲート長はＭＯＮＯＳメモリセルＭｎの製造工程における成膜工程によって制御することができるため、２８ｎｍよりもさらに小さくすることが可能である。
【００８２】
次に、本実施の形態の製造方法について、図４〜図１９を用いて説明する。図４〜図１９はＭＯＮＯＳメモリセル、周辺ＭＯＳＦＥＴおよび高耐圧ＭＯＳＦＥＴを同一基板上に形成する場合の不揮発性記憶装置の製造方法を示す断面図である。なお、図４〜図１９では、左から順にＭＯＮＯＳメモリセル形成領域１Ａ、周辺ＭＯＳＦＥＴ形成領域１Ｂおよび高耐圧ＭＯＳＦＥＴ形成領域１Ｃを示している。
【００８３】
まず、図４に示すように、例えば１〜１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコンなどからなる半導体基板（半導体ウエハ）ＳＢを準備する。続いて、半導体基板ＳＢの主面に素子分離層２を形成する。素子分離層２は酸化シリコンなどの絶縁体からなり、例えばＳＴＩ（Shallow Trench Isolation）法またはＬＯＣＯＳ（Local Oxidization of Silicon）法などにより形成される。例えば、半導体基板ＳＢに形成された溝（素子分離溝）２ａに埋め込まれた絶縁膜により、素子分離層２を形成することができる。
【００８４】
次に、半導体基板ＳＢのＭＯＮＯＳメモリセルを形成する領域（ＭＯＮＯＳメモリセル形成領域１Ａ）、周辺ＭＯＳＦＥＴを形成する領域（周辺ＭＯＳＦＥＴ形成領域１Ｂ）および高耐圧ＭＯＳＦＥＴを形成する領域（高耐圧ＭＯＳＦＥＴ形成領域１Ｃ）に、ｐウエル３ａ、３ｂおよび３ｃをそれぞれ形成する。このとき、ｐウエル３ａ、３ｂおよび３ｃは、例えばホウ素（Ｂ）などのｐ型の不純物をイオン注入することなどによって形成される。なお、ｐウエル３ａ、３ｂおよび３ｃはそれぞれフォトリソグラフィ技術を用いて別工程によって不純物を打ち分け、異なる不純物濃度とすることができる。
【００８５】
ここで、ｐウエル３ａ、３ｂおよび３ｃを形成するためのイオン注入を行う前に、半導体基板ＳＢの上面にスルー膜として酸化シリコン膜ＯＸを形成しておくことが望ましい。酸化シリコン膜ＯＸは例えば熱処置により形成される絶縁膜であり、ｐウエル３ａ、３ｂおよび３ｃを形成する際のイオン注入により半導体基板ＳＢがダメージを負うことを防ぐ働きを有する。
【００８６】
次に、図５に示すように、ＣＶＤ法により、半導体基板ＳＢ上に窒化シリコン膜からなる絶縁膜を堆積した後、フォトリソグラフィ技術および異方性エッチングにより、前記窒化シリコン膜からなる絶縁膜をパターニングし、ＭＯＮＯＳメモリセル形成領域１Ａの半導体基板ＳＢ上に酸化シリコン膜ＯＸを介してダミーパターンＤＰを形成する。
【００８７】
また、ダミーパターンＤＰを形成した後に、選択ゲート電極ＣＧ下のチャネル領域に対して、イオン注入を行っておくこともできる。
【００８８】
次に、図６に示すように、半導体基板ＳＢ上の酸化シリコン膜ＯＸをウェットエッチングによって除去する。その後、周知の２種ゲート酸化プロセスにより高耐圧ＭＯＳＦＥＴ形成領域１Ｃに厚膜絶縁膜４０ｃを形成し、周辺ＭＯＳＦＥＴ形成領域１Ｂに絶縁膜４０ｂを形成し、ＭＯＮＯＳメモリセル形成領域１Ａに絶縁膜４０ａを形成する。
【００８９】
すなわち、半導体基板ＳＢ上の酸化シリコン膜ＯＸを除去した後、半導体基板ＳＢの主面上の全面に厚い酸化シリコン膜を熱酸化法またはＣＶＤ法により形成する。その後、高耐圧ＭＯＳＦＥＴ形成領域１Ｃをフォトレジスト膜で覆う。続いて、前記フォトレジスト膜をマスクとしてＭＯＮＯＳメモリセル形成領域１Ａおよび周辺ＭＯＳＦＥＴ形成領域１Ｂの酸化シリコン膜をドライエッチングまたはウェットエッチングにより選択的に除去し、高耐圧ＭＯＳＦＥＴ形成領域１Ｃに厚い酸化シリコン膜からなる厚膜絶縁膜４０ｃを残した後、前記フォトレジスト膜をアッシングにより除去する。その後、半導体基板ＳＢを熱酸化してＭＯＮＯＳメモリセル形成領域１Ａおよび周辺ＭＯＳＦＥＴ形成領域１Ｂに絶縁膜４０ａおよび絶縁膜４０ｂをそれぞれ形成する。このとき、高耐圧ＭＯＳＦＥＴ形成領域１Ｃの厚膜絶縁膜４０ｃの下部のｐウエル３ｃの上面も若干酸化される。
【００９０】
これにより、高耐圧ＭＯＳＦＥＴ形成領域１Ｃに相対的に膜厚が厚い厚膜絶縁膜４０ｃが形成され、ＭＯＮＯＳメモリセル形成領域１Ａおよび周辺ＭＯＳＦＥＴ形成領域１Ｂに、相対的に膜厚の薄い絶縁膜４０ａおよび絶縁膜４０ｂがそれぞれ形成される。なお、絶縁膜４０ａおよび絶縁膜４０ｂの製法は、熱酸化法に限られず、ＩＳＳＧ酸化処理またはＣＶＤ法によって形成してもよい。
【００９１】
次に、図７に示すように、ダミーパターンＤＰを覆うように、半導体基板ＳＢ上にポリシリコン膜５ｐをＣＶＤ法により堆積する。
【００９２】
次に、図８に示すように、周辺ＭＯＳＦＥＴ形成領域１Ｂおよび高耐圧ＭＯＳＦＥＴ形成領域１Ｃをフォトレジスト膜で覆った後、ドライエッチングなどの異方性エッチングによりＭＯＮＯＳメモリセル形成領域１Ａのポリシリコン膜５ｐの一部を除去し、ダミーパターンＤＰの上面および絶縁膜４０ａの上面を露出する。これにより、ダミーパターンＤＰの両側の側壁に、サイドウォール状に加工されたポリシリコン膜５ｐからなる選択ゲート電極ＣＧを形成する。続いて、周辺ＭＯＳＦＥＴ形成領域１Ｂおよび高耐圧ＭＯＳＦＥＴ形成領域１Ｃのフォトレジスト膜を除去した後、ｎ型の不純物（例えばＰ（リン））を選択ゲート電極ＣＧおよびポリシリコン膜５ｐにイオン注入する。
【００９３】
なお、ここで選択ゲート電極ＣＧは、ダミーパターンＤＰのサイドウォールとして自己整合的に形成されており、フォトリソグラフィ技術およびエッチング法を用いて形成されるものではない。
【００９４】
また、選択ゲート電極ＣＧをサイドウォール状に加工した後に、メモリゲート電極ＭＧ下のチャネル領域に対して、イオン注入を行っておくこともできる。
【００９５】
次に、図９に示すように、ＭＯＮＯＳメモリセル形成領域１Ａにおいて露出している絶縁膜４０ａを除去し、選択ゲート電極ＣＧと半導体基板ＳＢとの間に、絶縁膜４０ａからなるゲート絶縁膜４ａを形成する。
【００９６】
続いて、半導体基板ＳＢの主面上の全面に、メモリゲート電極ＭＧのゲート絶縁膜として、ＯＮＯ膜１３を形成する。ＯＮＯ膜１３は、例えばＣＶＤ法により半導体基板ＳＢ上に順に形成した酸化シリコン膜からなるボトム酸化膜、窒化シリコン膜からなる電荷蓄積膜および酸化シリコン膜からなるトップ酸化膜の３層からなる積層膜である。ＯＮＯ膜１３は積層膜であるが、図９およびその他の図では、図を分かりやすくするため、ＯＮＯ膜１３を一層の膜として示している。
【００９７】
図９に示すように、ＯＮＯ膜１３は選択ゲート電極ＣＧおよびダミーパターンＤＰを覆うように形成されている。ＯＮＯ膜１３と選択ゲート電極ＣＧとが接する領域において、ＯＮＯ膜１３はサイドウォール状の選択ゲート電極ＣＧの曲面に形成されているため、選択ゲート電極ＣＧの曲面に沿って湾曲した面を有している。
【００９８】
次に、図１０に示すように、半導体基板ＳＢの主面上の全面にポリシリコン膜を例えばＣＶＤ法により堆積した後、異方性エッチングにより、前記ポリシリコン膜の一部を除去し、ＯＮＯ膜１３の一部の表面を露出させる。このとき、選択ゲート電極ＣＧの側壁であって、ダミーパターンＤＰと接している側壁の反対側の側壁には、ＯＮＯ膜を介して前記ポリシリコン膜からなるメモリゲート電極ＭＧが形成される。また、メモリゲート電極ＭＧと選択ゲート電極ＣＧとの間およびメモリゲート電極ＭＧと半導体基板ＳＢとの間の領域のＯＮＯ膜１３はメモリゲート電極ＭＧに覆われているため露出していない。
【００９９】
メモリゲート電極ＭＧは選択ゲート電極ＣＧの曲面に接するように、サイドウォール状に形成されるため、メモリゲート電極ＭＧの両方の側壁であって、選択ゲート電極ＣＧの側壁のＯＮＯ膜１３に接する側壁および反対側の側壁は、いずれも半導体基板ＳＢの主面に対して垂直に延在していない。つまり、選択ゲート電極ＣＧはダミーパターンＤＰのサイドウォールとして形成され、メモリゲート電極ＭＧは選択ゲート電極ＣＧのサイドウォールとして形成されている。ここで、半導体基板ＳＢの主面に対して垂直な方向におけるメモリゲート電極ＭＧの高さが、選択ゲート電極ＣＧの同方向の高さよりも低くなるように、前記ポリシリコン膜のエッチング工程におけるエッチングの時間を調整する。
【０１００】
次に、図１１に示すように、メモリゲート電極ＭＧに覆われているＯＮＯ膜１３以外の、露出しているＯＮＯ膜１３を異方性エッチングにより除去する。続いて、ダミーパターンＤＰを異方性エッチングにより除去し、酸化シリコン膜ＯＸを露出させる。
【０１０１】
次に、図１２に示すように、周辺ＭＯＳＦＥＴ形成領域１Ｂおよび高耐圧ＭＯＳＦＥＴ形成領域１Ｃにおいて、フォトリソグラフィ技術およびドライエッチングを用いてポリシリコン膜５ｐをパターニングし、周辺ＭＯＳＦＥＴ形成領域１Ｂではポリシリコン膜５ｐからなるゲート電極５ｂを形成し、高耐圧ＭＯＳＦＥＴ形成領域１Ｃではポリシリコン膜５ｐからなるゲート電極５ｃを形成する。このエッチング工程では、ＭＯＮＯＳメモリセル形成領域１Ａはフォトレジスト膜により覆っておく。
【０１０２】
なお、ゲート電極５ｂは、後の工程で形成される周辺ＭＯＳＦＥＴを構成する導電膜である。周辺ＭＯＳＦＥＴは高耐圧ＭＯＳＦＥＴよりも小さい電圧で作動する電界効果トランジスタであり、特に省電力化、高速化および微細化が求められる素子である。従って、ゲート電極５ｂは、フォトリソグラフィ技術を用いたパターニングにより可能な限り微細化されることが望ましく、本実施の形態では、ゲート電極５ｂのゲート長を最小加工寸法で形成する。
【０１０３】
フォトリソグラフィ技術を用いて加工されたパターンは微細化される（幅が小さくなる）につれて、パターンの幅のばらつきが顕著になる傾向がある。ゲート電極５ｂはフォトリソグラフィ技術を用いてパターニングされているため、ゲート電極５ｂのゲート長を最小加工寸法よりも小さくした場合、ゲート電極５ｂのゲート長がばらつくことによって周辺ＭＯＳＦＥＴのしきい値電圧のばらつきの発生が顕著となる。
【０１０４】
つまり、本願では、フォトリソグラフィ技術を用いて加工されたパターンのばらつきと、ゲート電極のゲート長のばらつきに起因するしきい値電圧のばらつきが問題とならない範囲での、最小のゲート長をゲート電極の最小加工寸法とする。
【０１０５】
その後、半導体基板ＳＢ上のフォトレジスト膜をアッシングして除去する。
【０１０６】
次に、図１３に示すように、半導体基板ＳＢの主面にｎ型の不純物（例えばＰ（リン））をイオン注入することにより、ＭＯＮＯＳメモリセル形成領域１Ａの半導体基板ＳＢの主面にｎ−型の半導体領域であるエクステンション領域１４ａを形成する。同様に、周辺ＭＯＳＦＥＴ形成領域１Ｂの半導体基板ＳＢの主面にｎ−型の半導体領域であるエクステンション領域１４ｂを形成し、高耐圧ＭＯＳＦＥＴ形成領域１Ｃの半導体基板ＳＢの主面にｎ−型の半導体領域であるエクステンション領域１４ｃを形成する。エクステンション領域１４ａ、１４ｂおよび１４ｃはそれぞれＭＯＮＯＳメモリセル、周辺ＭＯＳＦＥＴおよび高耐圧ＭＯＳＦＥＴのソース・ドレイン領域を構成する半導体領域である。なお、ＭＯＮＯＳメモリセルのエクステンション領域１４ａは、ドレイン側とソース側で、それぞれ個別に形成してもよい。
【０１０７】
次に、図１４に示すように、例えばＣＶＤ法により半導体基板ＳＢの主面上の全面に絶縁膜を堆積した後、異方性エッチングにより、前記絶縁膜の一部を除去し、半導体基板ＳＢの一部の表面を露出させる。これにより、メモリゲート電極ＭＧの側壁であってＯＮＯ膜１３と接していない側壁、選択ゲート電極ＣＧの側壁であってＯＮＯ膜１３と接していない側壁、ゲート電極５ｂおよび５ｃのそれぞれの両側の側壁に前記絶縁膜からなるサイドウォール１５を形成する。前記絶縁膜は、酸化シリコン膜、窒化シリコン膜、またはそれらの積層膜からなる。
【０１０８】
続いて、サイドウォール１５に覆われていない酸化シリコン膜ＯＸ、絶縁膜４０ｂおよび厚膜絶縁膜４０ｃをエッチングにより除去する。これにより、周辺ＭＯＳＦＥＴ形成領域１Ｂではサイドウォール１５およびゲート電極５ｂと半導体基板ＳＢとの間に、絶縁膜４０ｂからなるゲート絶縁膜４ｂを形成し、高耐圧ＭＯＳＦＥＴ形成領域１Ｃではサイドウォール１５およびゲート電極５ｃと半導体基板ＳＢとの間に、厚膜絶縁膜４０ｃからなるゲート絶縁膜４ｃを形成する。
【０１０９】
なお、選択ゲート電極ＣＧの側壁であって、半導体基板ＳＢの主面に対して垂直に延在する側壁に形成されたサイドウォール１５の下部には、半導体基板ＳＢとの間に酸化シリコン膜ＯＸが形成されており、周辺ＭＯＳＦＥＴ形成領域１Ｂおよび高耐圧ＭＯＳＦＥＴ形成領域１Ｃのサイドウォール１５の下部には、ゲート絶縁膜４ｂおよび４ｃがそれぞれ形成されている。
【０１１０】
これに対し、図１１を用いて説明したエッチング工程において、露出した酸化シリコン膜ＯＸを除去してもよく、また、図１２を用いて説明したエッチング工程において、露出した絶縁膜４０ｂおよび厚膜絶縁膜４０ｃをあらかじめ除去しても構わない。この場合、サイドウォール１５の下部には酸化シリコン膜ＯＸまたは絶縁膜４０ｂおよび厚膜絶縁膜４０ｃは形成されない。
【０１１１】
次に、図１５に示すように、半導体基板ＳＢの上面にｎ型の不純物（例えばＰ（リン））を相対的に高い濃度でイオン注入することにより、ＭＯＮＯＳメモリセル形成領域１Ａの半導体基板ＳＢの主面にｎ＋型の半導体領域である拡散層１６ａを形成する。同様に、周辺ＭＯＳＦＥＴ形成領域１Ｂの半導体基板ＳＢの主面にｎ＋型の半導体領域である拡散層１６ｂを形成し、高耐圧ＭＯＳＦＥＴ形成領域１Ｃの半導体基板ＳＢの主面にｎ＋型の半導体領域である拡散層１６ｃを形成する。
【０１１２】
このとき、拡散層１６ａ、１６ｂおよび１６ｃは露出している半導体基板ＳＢの上面にのみ形成されるため、エクステンション領域１４ａ、１４ｂおよび１４ｃはサイドウォール１５の下部に残り、拡散層１６ａ、１６ｂおよび１６ｃはそれぞれエクステンション領域１４ａ、１４ｂおよび１４ｃに接して形成される。
【０１１３】
拡散層１６ａ、１６ｂおよび１６ｃはそれぞれＭＯＮＯＳメモリセル、周辺ＭＯＳＦＥＴおよび高耐圧ＭＯＳＦＥＴのソース・ドレイン領域を構成する半導体領域であり、エクステンション領域１４ａ、１４ｂおよび１４ｃよりも接合深さが深く形成されている。拡散層１６ａ、１６ｂおよび１６ｃはエクステンション領域１４ａ、１４ｂおよび１４ｃよりも高い不純物濃度を有しているため、エクステンション領域１４ａ、１４ｂおよび１４ｃよりも高い導電率を有している。
【０１１４】
以上の工程により、ＭＯＮＯＳメモリセル形成領域１Ａには、選択ゲート電極ＣＧ、ゲート絶縁膜４ａ、ＯＮＯ膜１３、メモリゲート電極ＭＧおよび拡散層１６ａを含むＭＯＮＯＳメモリセルＭｎが形成される。同様に、周辺ＭＯＳＦＥＴ形成領域１Ｂには、ゲート電極５ｂ、ゲート絶縁膜４ｂおよび拡散層１６ｂを有する周辺ＭＯＳＦＥＴＣｎが形成され、高耐圧ＭＯＳＦＥＴ形成領域１Ｃには、ゲート電極５ｃ、ゲート絶縁膜４ｃおよび拡散層１６ｃを有する高耐圧ＭＯＳＦＥＴＩｎが形成される。
【０１１５】
図８に示したように、選択ゲート電極ＣＧはダミーパターンＤＰの両側の側壁にそれぞれ形成されるため、その後の工程を経て形成されるＭＯＮＯＳメモリセルＭｎは図１５に示すように二つのメモリセルが対になって配置される。この２つのＭＯＮＯＳメモリセルＭｎは、選択ゲート電極ＣＧの側壁であってダミーパターンＤＰ（図８参照）と接していた側壁同士が対向するように線対称に配置されている。また、それぞれのＭＯＮＯＳメモリセルＭｎは、その間に形成された拡散層１６ａを共有している。
【０１１６】
次に、図１６に示すように、周知のサリサイドプロセスにより、選択ゲート電極ＣＧ、メモリゲート電極ＭＧ、ゲート電極５ｂ、５ｃ、拡散層１６ａ、１６ｂおよび１６ｃのそれぞれの表面にシリサイド層１７を形成する。シリサイド化の手順としては、まず半導体基板ＳＢの主面上にスパッタリングで金属膜を堆積し、続いて半導体基板ＳＢを熱処理した後、未反応の金属膜をウェットエッチングで除去することで、シリサイド層１７を形成する。シリサイド層１７の部材としては、ニッケルシリサイド、コバルトシリサイド、チタンシリサイド、またはプラチナシリサイドを例示することができる。
【０１１７】
なお、ＭＯＮＯＳメモリセルＭｎが動作するためには選択ゲート電極ＣＧとメモリゲート電極ＭＧとが絶縁されている必要があるため、ここでは選択ゲート電極ＣＧおよびメモリゲート電極ＭＧのそれぞれの上部に形成されるシリサイド層１７同士が接触して一体とならないようにすることが重要である。これに対し、本実施の形態では、図１０を用いて説明したメモリゲート電極ＭＧを形成する工程において、メモリゲート電極ＭＧの高さを選択ゲート電極ＣＧの高さよりも低く形成している。これにより、シリサイド層１７の形成工程において、選択ゲート電極ＣＧおよびメモリゲート電極ＭＧのそれぞれの上部に形成されるシリサイド層１７同士が接触することを防ぐことで、選択ゲート電極ＣＧおよびメモリゲート電極ＭＧが電気的に接続することを防ぐことを可能としている。なお、この時、選択ゲート電極ＣＧとメモリゲート電極ＭＧとの間に存在するＯＮＯ膜１３の高さを、メモリゲート電極ＭＧの高さよりも高くしておくことが、より好ましい。その場合、選択ゲート電極ＣＧとメモリゲート電極ＭＧの間に、ＯＮＯ膜１３が確実に存在するため、シリサイド層１７同士の短絡をさらに防ぐ事ができる。
【０１１８】
次に、図１７に示すように、半導体基板ＳＢの主面上の全面に、ＣＶＤ法により窒化シリコン膜からなるストッパ絶縁膜ＳＴおよび酸化シリコン膜からなる層間絶縁膜１８を順次形成（堆積）する。
【０１１９】
次に、図１８に示すように、層間絶縁膜１８の上面から拡散層１６ａ、１６ｂおよび１６ｃのそれぞれの上面に形成されたシリサイド層１７に達するコンタクトホール１９を形成する。
【０１２０】
続いて、コンタクトホール１９内にチタンまたは窒化チタン等の薄いバリア導体膜を形成した後、コンタクトホール１９内にタングステン膜を充填することにより、前記タングステン膜からなるコンタクトプラグ２０を形成する。なお、図示していない他の領域では、同工程において、層間絶縁膜１８の上面から選択ゲート電極ＣＧおよびメモリゲート電極ＭＧのそれぞれの上部に形成されたシリサイド層１７に達するコンタクトホールおよびコンタクトプラグが形成される。
【０１２１】
次に、図１９に示すように、周知の技術であるダマシンプロセスによって、層間絶縁膜１８およびコンタクトプラグ２０上にストッパ絶縁膜２１、層間絶縁膜２２および金属配線２５を形成することで、本実施の形態の不揮発性記憶装置が完成する。
【０１２２】
すなわち、層間絶縁膜１８およびコンタクトプラグ２０上に、ＣＶＤ法などによりストッパ絶縁膜２１、層間絶縁膜２２を順次形成した後、フォトリソグラフィ技術およびドライエッチングを用いて層間絶縁膜２２およびストッパ絶縁膜２１を加工し層間絶縁膜１８およびコンタクトプラグ２０の上面を露出する配線溝２３を形成する。
【０１２３】
その後、層間絶縁膜２２の上面および配線溝２３の内壁および底部に、タンタル、窒化タンタル等またはそれらの積層膜からなるバリア導体膜と、銅を主成分とする導体膜とをスパッタリングなどにより形成する。続いて、前記バリア導体膜および前記導体膜をＣＭＰ法により研磨して層間絶縁膜２２の上面を露出させることにより、配線溝２３の内部に、前記バリア導体膜および前記導体膜からなる金属配線２５が形成される。
【０１２４】
本実施の形態では、上述したように、図８に示す選択ゲート電極ＣＧをダミーパターンＤＰのサイドウォールとして形成しているため、フォトリソグラフィ技術を用いて選択ゲート電極をパターニングする工程が必要ない。したがって、フォトマスクを用いて導電膜上にフォトレジスト膜を形成し、前記フォトレジスト膜をマスクとしてエッチングによって選択ゲート電極を形成した際、選択ゲート電極のゲート長がばらつきやすいのに対し、本実施の形態では導電膜の成膜時における膜厚によって選択ゲート電極のゲート長が決まるため、ゲート長のばらつきが発生しにくい。
【０１２５】
これにより、選択ゲート電極のゲート長のばらつきに起因するしきい値電圧のばらつきの発生を防ぐことが可能であり、フォトリソグラフィ技術を用いたパターニングによって形成される矩形の選択ゲート電極の最小加工寸法よりも小さいゲート長を有する選択ゲート電極を形成することができる。したがって、図１９に示す周辺ＭＯＳＦＥＴＣｎのゲート電極５ｂのゲート長は最小加工寸法であるため、選択ゲート電極ＣＧのゲート長は、ゲート電極５ｂのゲート長よりも小さい。
【０１２６】
また、本実施の形態では、図１０に示すメモリゲート電極ＭＧの形成工程において、ダミーパターンＤＰの両側の側壁に形成されたサイドウォール状の選択ゲート電極ＣＧのそれぞれには、一方の側壁にのみメモリゲート電極ＭＧが形成されている。このため、本実施の形態の不揮発性記憶装置の製造工程では、選択ゲート電極ＣＧの側壁に形成された不要なメモリゲート電極を除去する工程がない。
【０１２７】
よって、不要なメモリゲート電極を除去するために、フォトレジスト膜の端部を選択ゲート電極の直上に合わせて形成し、選択ゲート電極の側壁に残すメモリゲート電極を前記フォトレジスト膜で覆う工程がないので、フォトマスクの合わせずれを考慮する必要がない。
【０１２８】
すなわち、本実施の形態の不揮発性記憶装置は、フォトリソグラフィ技術を用いて選択ゲート電極をパターニングし、また、フォトマスクを用いて不要なメモリゲート電極を除去する工程を省くことにより、製造工程を簡略化することができる。また、本実施の形態の不揮発性記憶装置は、選択ゲート電極のゲート長を最小加工寸法よりも小さくできるので、前記ゲート長方向における不揮発性記憶装置のサイズを小さくすることができる。これにより、不揮発性記憶装置のさらなる微細化および高集積化が可能となる。また、これに伴い、不揮発性記憶装置の動作速度を向上することができる。
【０１２９】
なお、本実施の形態では、選択ゲート電極をダミーパターンのサイドウォールとして形成し、メモリゲート電極を選択ゲート電極のサイドウォールとして形成しているため、選択ゲート電極のゲート長の長さに対して選択ゲート電極の高さが低くなると、選択ゲート電極に接するＯＮＯ膜およびＯＮＯ膜を介して選択ゲート電極に隣接するメモリゲート電極は、選択ゲート電極の曲面に覆い被さるように形成される。
【０１３０】
すなわち、選択ゲート電極の高さがゲート長に対して小さい場合、ＯＮＯ膜から露出する選択ゲート電極の表面と、ＯＮＯ膜に接するメモリゲート電極の端部とが近接し、選択ゲート電極およびメモリゲート電極の表面にシリサイド層を形成した際に、それぞれのシリサイド層が接触してメモリゲート電極と選択ゲート電極とが短絡するおそれがある。
【０１３１】
一方、選択ゲート電極のゲート長の長さに対し、選択ゲート電極の高さが高い場合、ＯＮＯ膜およびメモリゲート電極が選択ゲート電極の上部を覆わないように、ＯＮＯ膜およびメモリゲート電極の高さを選択ゲート電極の高さに対して低く形成することが容易となる。メモリゲート電極の高さは選択ゲート電極の高さに対して低い方が、メモリゲート電極および選択ゲート電極の表面にシリサイド層を形成した際にそれぞれのシリサイド層同士が接触しにくくなるため、選択ゲート電極の長さが選択ゲート電極のゲート長の長さに対して長いアスペクト比を有することが望ましい。なお、この時、ＯＮＯ膜の高さをメモリゲート電極ＭＧの高さよりも高くしておくことが、より好ましい。その場合、選択ゲート電極ＣＧとメモリゲート電極ＭＧの間に、ＯＮＯ膜が確実に存在するため、シリサイド層同士の短絡をさらに防ぐ事ができる。
【０１３２】
図８に示す選択ゲート電極ＣＧはダミーパターンＤＰのサイドウォールであるため、選択ゲート電極ＣＧの高さを高くするには、ダミーパターンＤＰの高さを高くすればよい。
【０１３３】
なお、本実施の形態では、図１に示すＭＯＮＯＳメモリセルＭｎ、周辺ＭＯＳＦＥＴＣｎおよび高耐圧ＭＯＳＦＥＴＩｎをｎ型のチャネルを有する素子としたが、ｐ型のチャネルを有する素子として形成しても構わない。
【０１３４】
また、本実施の形態ではゲート絶縁膜が酸化シリコン膜からなるＭＯＳＦＥＴを例に説明したが、酸化膜を含まないゲート絶縁膜を有するＭＩＳＦＥＴを含む不揮発性記憶装置に本発明を適用しても構わない。
【０１３５】
（実施の形態２）
前記実施の形態１では、選択ゲート電極をダミーパターンのサイドウォールとして形成し、メモリゲート電極を選択ゲート電極のサイドウォールとして形成した不揮発性記憶装置について説明した。本実施の形態では、前記実施の形態１とは逆に、メモリゲート電極をダミーパターンのサイドウォールとして形成し、選択ゲート電極をメモリゲート電極のサイドウォールとして形成した不揮発性記憶装置について説明する。
【０１３６】
以下に、本実施の形態の不揮発性記憶装置の製造方法を、図２０〜図２９を用いて説明する。図２０〜図２９は製造工程中の不揮発性記憶装置の断面図である。
【０１３７】
まず、前記実施の形態１において図４を用いて説明したように半導体基板ＳＢを用意し、半導体基板ＳＢの上面に素子分離層２、ｐウエル３ａ、３ｂ、３ｃおよび酸化シリコン膜ＯＸを形成する。
【０１３８】
次に、図２０に示すように、半導体基板ＳＢの主面上の全面に窒化シリコン膜をＣＶＤ法などにより形成した後、フォトリソグラフィ技術を用いた異方性エッチングにより前記窒化シリコン膜をパターニングし、ＭＯＮＯＳメモリセル形成領域１Ａの半導体基板ＳＢ上に、酸化シリコン膜ＯＸを介して前記窒化シリコン膜からなるダミーパターンＤＰを形成する。このとき、周辺ＭＯＳＦＥＴ形成領域１Ｂおよび高耐圧ＭＯＳＦＥＴ形成領域１Ｃの前記窒化シリコン膜は、前記異方性エッチング工程により除去する。
【０１３９】
次に、図２１に示すように、半導体基板ＳＢの上面に露出している酸化シリコン膜ＯＸを異方性エッチング、または等方性エッチングにより除去する。ただし、ダミーパターンＤＰの直下の酸化シリコン膜ＯＸはダミーパターンＤＰに覆われているため、除去されない。
【０１４０】
続いて、半導体基板ＳＢの主面上の全面にＯＮＯ膜１３を例えばＣＶＤ法により形成する。ＯＮＯ膜１３は前記実施の形態１と同様に、半導体基板ＳＢ側から順にボトム酸化膜、電荷蓄積膜およびトップ酸化膜の３層からなる積層膜であるが、図２１〜図２９ではＯＮＯ膜１３を一層の膜として示している。ここで、ＯＮＯ膜１３はダミーパターンＤＰの側壁および上面にも形成される。ダミーパターンＤＰの側壁は半導体基板ＳＢの主面に対して垂直な方向に延在しているため、ダミーパターンＤＰの側壁に形成されたＯＮＯ膜は半導体基板ＳＢの主面に対して垂直な方向に延在している。
【０１４１】
次に、図２２に示すように、半導体基板ＳＢの主面上の全面にポリシリコン膜を堆積した後、ドライエッチングなどの異方性エッチングを用いて前記ポリシリコン膜を一部除去し、半導体基板ＳＢ上のＯＮＯ膜１３の上面を露出させる。これにより、ＭＯＮＯＳメモリセル形成領域１ＡのダミーパターンＤＰの側壁には、ＯＮＯ膜１３を介して前記ポリシリコン膜からなるサイドウォール状のメモリゲート電極ＭＧが形成される。メモリゲート電極ＭＧは、前記実施の形態１の選択ゲート電極と同様にダミーパターンＤＰのサイドウォールとして形成されるため、ＯＮＯ膜１３を介してダミーパターンＤＰと接する側壁は半導体基板ＳＢの主面に対して垂直な方向に延在するが、その反対側の側壁は曲面を有する。
【０１４２】
続いて、半導体基板ＳＢの主面に向かって不純物をイオン注入し、メモリゲート電極ＭＧ内に、例えばｎ型の不純物（例えばＰ（リン））を導入する。
【０１４３】
次に、図２３に示すように、異方性エッチング、または等方性エッチングにより、半導体基板ＳＢの主面に露出しているＯＮＯ膜１３を除去する。すなわち、ダミーパターンＤＰとメモリゲート電極ＭＧとの間および半導体基板ＳＢとメモリゲート電極ＭＧとの間以外の領域のＯＮＯ膜１３が除去される。
【０１４４】
続いて、半導体基板ＳＢの主面上に、例えば酸化シリコン膜からなる絶縁膜を形成した後、異方性エッチングにより前記絶縁膜を一部除去して半導体基板ＳＢの主面を露出させることで、メモリゲート電極ＭＧの側壁であってＯＮＯ膜１３に接する側壁の反対側の曲面を有する側壁に、前記絶縁膜からなるサイドウォール状のゲート側壁絶縁膜２６を形成する。なお、前記絶縁膜は、例えばＣＶＤ法を用いて形成する。
【０１４５】
次に、図２４に示すように、前記実施の形態１と同様に、周知の２種ゲート酸化プロセスにより高耐圧ＭＯＳＦＥＴ形成領域１Ｃに厚膜絶縁膜４０ｃを形成し、周辺ＭＯＳＦＥＴ形成領域１Ｂに絶縁膜４０ｂを形成し、ＭＯＮＯＳメモリセル形成領域１Ａに絶縁膜４０ａを形成する。
【０１４６】
すなわち、まず半導体基板ＳＢの主面上の全面に厚い酸化シリコン膜を熱酸化法またはＣＶＤ法により形成する。このとき、メモリゲート電極ＭＧの曲面の側壁のゲート側壁絶縁膜２６上にも前記厚い酸化シリコン膜が形成される。
【０１４７】
その後、高耐圧ＭＯＳＦＥＴ形成領域１Ｃをフォトレジスト膜で覆う。続いて、前記フォトレジスト膜をマスクとしてＭＯＮＯＳメモリセル形成領域１Ａおよび周辺ＭＯＳＦＥＴ形成領域１Ｂの酸化シリコン膜をドライエッチングまたはウェットエッチングにより選択的に除去し、高耐圧ＭＯＳＦＥＴ形成領域１Ｃに厚い酸化シリコン膜からなる厚膜絶縁膜４０ｃを残した後、前記フォトレジスト膜をアッシングにより除去する。このとき、メモリゲート電極ＭＧの曲面の側壁上の前記厚いシリコン膜は除去され、メモリゲート電極ＭＧの曲面の側壁にはゲート側壁絶縁膜２６が残る。
【０１４８】
その後、半導体基板ＳＢを熱酸化してＭＯＮＯＳメモリセル形成領域１Ａおよび周辺ＭＯＳＦＥＴ形成領域１Ｂに絶縁膜４０ａおよび絶縁膜４０ｂをそれぞれ形成する。このとき、高耐圧ＭＯＳＦＥＴ形成領域１Ｃの厚膜絶縁膜４０ｃの下部のｐウエル３ｃの上面も若干酸化される。また、ゲート側壁絶縁膜２６とメモリゲート電極ＭＧとの界面のメモリゲート電極ＭＧも若干酸化されるため、ゲート側壁絶縁膜２６の膜厚は、図２３に示したゲート側壁絶縁膜２６の形成時の膜厚よりも厚くなる。また、図２４に示すように、絶縁膜４０ａ、４０ｂの形成後のゲート側壁絶縁膜２６の膜厚は、ＭＯＮＯＳメモリセル形成領域１Ａおよび周辺ＭＯＳＦＥＴ形成領域１Ｂの半導体基板ＳＢの主面に形成された絶縁膜４０ａ、４０ｂよりも厚い。なお、絶縁膜４０ａおよび絶縁膜４０ｂは熱酸化により形成されるため、窒化シリコン膜からなるダミーパターンＤＰ上には絶縁膜は形成されない。
【０１４９】
これにより、高耐圧ＭＯＳＦＥＴ形成領域１Ｃに相対的に膜厚の厚い厚膜絶縁膜４０ｃが形成され、ＭＯＮＯＳメモリセル形成領域１Ａおよび周辺ＭＯＳＦＥＴ形成領域１Ｂに、相対的に膜厚の薄い絶縁膜４０ａおよび絶縁膜４０ｂがそれぞれ形成される。なお、絶縁膜４０ａおよび絶縁膜４０ｂの製法は、熱酸化法に限られず、ＩＳＳＧ酸化処理またはＣＶＤ法によって形成してもよい。
【０１５０】
なお、この時、ゲート側壁絶縁膜２６の高さをメモリゲート電極ＭＧの高さよりも高くしておくことが、より好ましい。その場合、選択ゲート電極ＣＧとメモリゲート電極ＭＧの間に、ゲート側壁絶縁膜２６が確実に存在するため、シリサイド層同士の短絡をさらに防ぐ事ができる。
【０１５１】
次に、図２５に示すように、半導体基板ＳＢの主面上の全面に、例えばポリシリコン膜をＣＶＤ法などにより形成した後、フォトリソグラフィ技術を用いた異方性エッチングにより周辺ＭＯＳＦＥＴ形成領域１Ｂおよび高耐圧ＭＯＳＦＥＴ形成領域１Ｃの前記ポリシリコン膜をパターニングする。これにより、周辺ＭＯＳＦＥＴ形成領域１Ｂの半導体基板ＳＢ上には、絶縁膜４０ｂを介してゲート電極５ｂが形成され、高耐圧ＭＯＳＦＥＴ形成領域１Ｃの半導体基板ＳＢ上には、厚膜絶縁膜４０ｃを介してゲート電極５ｂが形成される。ここで、ゲート電極５ｂのゲート長は最小加工寸法であるものとする。
【０１５２】
このエッチング工程では、ＭＯＮＯＳメモリセル形成領域１Ａはフォトレジスト膜により覆わないため、ゲート側壁絶縁膜２６の側壁であってメモリゲート電極ＭＧと接していない側壁には、前記ポリシリコン膜からなるサイドウォール状の選択ゲート電極ＣＧが形成される。選択ゲート電極ＣＧとメモリゲート電極ＭＧとの間にはゲート側壁絶縁膜２６が形成されており、選択ゲート電極ＣＧと半導体基板ＳＢとの間には絶縁膜４０ａが形成されている。選択ゲート電極ＣＧはサイドウォールとして形成されるため、前記ポリシリコン膜の成膜時の膜厚により、精度よく選択ゲート電極ＣＧのゲート長を制御することが可能である。
【０１５３】
また、ゲート側壁絶縁膜２６を介して隣接する選択ゲート電極ＣＧおよびメモリゲート電極ＭＧが、ゲート側壁絶縁膜２６の上部で電気的に接続されることを防ぐため、選択ゲート電極ＣＧを形成するエッチング時間を調整するなどして、選択ゲート電極ＣＧの高さを、隣接するメモリゲート電極ＭＧよりも低く形成する。
【０１５４】
次に、図２６に示すように、窒化シリコン膜からなるダミーパターンＤＰを、異方性エッチングにより選択的に除去する。その後、半導体基板ＳＢの主面にｎ型の不純物（例えばＰ（リン））をイオン注入することにより、ＭＯＮＯＳメモリセル形成領域１Ａの半導体基板ＳＢの主面にｎ−型の半導体領域であるエクステンション領域１４ａを形成する。同様に、周辺ＭＯＳＦＥＴ形成領域１Ｂの半導体基板ＳＢの主面にｎ−型の半導体領域であるエクステンション領域１４ｂを形成し、高耐圧ＭＯＳＦＥＴ形成領域１Ｃの半導体基板ＳＢの主面にｎ−型の半導体領域であるエクステンション領域１４ｃを形成する。
【０１５５】
次に、図２７に示すように、例えばＣＶＤ法により半導体基板ＳＢの主面上の全面に絶縁膜を堆積した後、異方性エッチングにより、前記絶縁膜の一部を除去し、半導体基板ＳＢの一部の表面を露出させる。これにより、メモリゲート電極ＭＧの一方の側壁にＯＮＯ膜１３を介して前記絶縁膜からなるサイドウォール１５を形成する。同様に、選択ゲート電極ＣＧの側壁であって、ゲート側壁絶縁膜２６と接してない側壁と、ゲート電極５ｂおよび５ｃのそれぞれの両側の側壁とに前記絶縁膜からなるサイドウォール１５を形成する。前記絶縁膜は、酸化シリコン膜、窒化シリコン膜、またはそれらの積層膜からなる。
【０１５６】
続いて、サイドウォール１５に覆われていない酸化シリコン膜ＯＸ、絶縁膜４０ｂおよび厚膜絶縁膜４０ｃと、選択ゲート電極ＣＧに覆われていないゲート側壁絶縁膜２６とをエッチングにより除去する。これにより、周辺ＭＯＳＦＥＴ形成領域１Ｂではサイドウォール１５およびゲート電極５ｂと半導体基板ＳＢとの間に、絶縁膜４０ｂからなるゲート絶縁膜４ｂを形成し、高耐圧ＭＯＳＦＥＴ形成領域１Ｃではサイドウォール１５およびゲート電極５ｃと半導体基板ＳＢとの間に、厚膜絶縁膜４０ｃからなるゲート絶縁膜４ｃを形成する。また、メモリゲート電極ＭＧ上の、選択ゲート電極ＣＧに覆われていないゲート側壁絶縁膜２６が除去されることにより、メモリゲート電極ＭＧの上面が露出する。
【０１５７】
なお、メモリゲート電極ＭＧの側壁であって、半導体基板ＳＢの主面に対して垂直に延在する側壁にＯＮＯ膜１３を介して形成されたサイドウォール１５の下部と、選択ゲート電極ＣＧの側壁であって、ゲート側壁絶縁膜２６と接してない側壁に形成されたサイドウォール１５の下部とには、半導体基板ＳＢとの間に酸化シリコン膜ＯＸが形成されている。
【０１５８】
この後の工程は、前記実施の形態１において図１５〜図１９を用いて説明した工程と同様に行う。
【０１５９】
すなわち、図２８に示すように、前記実施の形態１において図１５を用いて説明した工程と同様にして、ＭＯＮＯＳメモリセル形成領域１Ａ、周辺ＭＯＳＦＥＴ形成領域１Ｂおよび高耐圧ＭＯＳＦＥＴ形成領域１Ｃの露出している半導体基板ＳＢの主面に、拡散層１６ａ、１６ｂおよび１６ｃをそれぞれ形成する。これにより、ＭＯＮＯＳメモリセル形成領域１Ａには、選択ゲート電極ＣＧ、ゲート絶縁膜４ａ、ＯＮＯ膜１３、メモリゲート電極ＭＧおよび拡散層１６ａを含むＭＯＮＯＳメモリセルＭｎが形成される。
【０１６０】
同様に、周辺ＭＯＳＦＥＴ形成領域１Ｂには、ゲート電極５ｂ、ゲート絶縁膜４ｂおよび拡散層１６ｂを有する周辺ＭＯＳＦＥＴＣｎが形成され、高耐圧ＭＯＳＦＥＴ形成領域１Ｃには、ゲート電極５ｃ、ゲート絶縁膜４ｃおよび拡散層１６ｃを有する高耐圧ＭＯＳＦＥＴＩｎが形成される。
【０１６１】
続いて、図１６を用いて説明した工程と同様にして、周知のサリサイドプロセスにより、選択ゲート電極ＣＧ、メモリゲート電極ＭＧ、ゲート電極５ｂ、５ｃ、拡散層１６ａ、１６ｂおよび１６ｃのそれぞれの表面にシリサイド層１７を形成する。このとき、前記実施の形態１と同様に、ゲート側壁絶縁膜２６を介して隣り合う選択ゲート電極ＣＧおよびメモリゲート電極ＭＧの上部のシリサイド層１７は接触せず、電気的に絶縁されている必要がある。本実施の形態では、選択ゲート電極ＣＧの高さをメモリゲート電極ＭＧの高さよりも低くすることで、それぞれのゲート電極上のシリサイド層１７同士が電気的に接続されることを防ぐことができる。
【０１６２】
次に、図２９に示すように、半導体基板ＳＢの主面上にストッパ絶縁膜ＳＴおよび層間絶縁膜１８を順次形成した後、ストッパ絶縁膜ＳＴおよび層間絶縁膜１８を貫通し、シリサイド層１７の上面を露出するコンタクトホール１９を形成した後、コンタクトホール１９内にコンタクトプラグ２０を形成する。なお、図示していない他の領域では、層間絶縁膜１８の上面から選択ゲート電極ＣＧおよびメモリゲート電極ＭＧのそれぞれの上部に形成されたシリサイド層１７に達するコンタクトホールおよびコンタクトプラグが形成される。
【０１６３】
その後、周知のダマシンプロセスにより、コンタクトプラグ２０上および層間絶縁膜１８上にストッパ絶縁膜２１および層間絶縁膜２２を順次形成した後、ストッパ絶縁膜２１および層間絶縁膜２２を貫く配線溝２３を形成し、続いて配線溝２３内に金属配線２５を形成することにより、本実施の形態の不揮発性記憶装置が完成する。なお、金属配線２５は、ダマシン構造に限られず、アルミニウムを主体とした導体膜をパターニングして形成される配線構造としてもよい。
【０１６４】
本実施の形態では、前記実施の形態１とは異なり、メモリゲート電極ＭＧをダミーパターンのサイドウォールとして形成し、選択ゲート電極ＣＧをメモリゲート電極ＭＧのサイドウォールとして形成している。選択ゲート電極ＣＧおよびメモリゲート電極ＭＧをサイドウォールの形状で形成する点は前記実施の形態１と同様であるため、前記実施の形態１と同様の効果を得ることができる。
【０１６５】
すなわち、選択ゲート電極ＣＧをパターニングする目的でフォトリソグラフィ技術を用いる必要がなく、また、不要なメモリゲート電極または選択ゲート電極をフォトレジスト膜を用いて除去する工程が必要がないため、フォトマスクの合わせずれに起因してポリシリコン膜が残留したり、選択ゲート電極ＣＧを構成するポリシリコン膜が除去されることがない。したがって、フォトマスクの合わせずれを考慮する必要がないので、選択ゲート電極ＣＧのゲート長を小さくしても、不揮発性記憶装置の信頼性を損なうことなく、選択ゲート電極ＣＧのゲート長方向における不揮発性記憶装置のサイズを小さくすることができる。
【０１６６】
また、選択ゲート電極ＣＧのゲート長は、選択ゲート電極ＣＧを構成するポリシリコン膜を成膜した際の膜厚で制御することができるため、フォトリソグラフィ技術を用いたパターニングによって形成される矩形の選択ゲート電極のように、素子の微細化に伴ってゲート長にばらつきが発生することを防ぐことができる。すなわち、フォトリソグラフィ技術を用いたパターニングによって選択ゲート電極を形成する場合の最小加工寸法よりも小さいゲート長を有する選択ゲート電極を形成することができる。
【０１６７】
すなわち、図２９に示す周辺ＭＯＳＦＥＴＣｎのゲート電極５ｂのゲート長は最小加工寸法であり、本実施の形態では、選択ゲート電極ＣＧのゲート長をゲート電極５ｂのゲート長よりも小さく形成することができる。
【０１６８】
また、フォトレジスト膜を用いた選択ゲート電極のパターニング工程およびメモリゲート電極の除去工程を必要としないため、不揮発性記憶装置の製造工程を簡略化することができる。
【０１６９】
なお、前記実施の形態１で説明したＭＯＮＯＳメモリセルでは、選択ゲート電極とメモリゲート電極とがＯＮＯ膜を介して隣接しており、絶縁性の高いＯＮＯ膜によって選択ゲート電極およびメモリゲート電極の間の耐圧を確保していた。一方、本実施の形態では、図２９に示すように、選択ゲート電極ＣＧとメモリゲート電極ＭＧとは、酸化シリコン膜からなるゲート側壁絶縁膜２６を介して隣接している。この効果としては、例えば、周辺ＭＯＳＦＥＴＣｎのゲート絶縁膜４ｂのような膜厚の酸化シリコン膜が選択ゲート電極ＣＧおよびメモリゲート電極ＭＧの間に形成された場合、選択ゲート電極ＣＧおよびメモリゲート電極ＭＧ間の耐圧が保てず、選択ゲート電極ＣＧおよびメモリゲート電極ＭＧ間にリーク電流が発生するおそれがある。そこで、本実施の形態では、図２４を用いて説明した絶縁膜４０ａ、４０ｂの形成工程においてメモリゲート電極ＭＧの表面に形成される酸化シリコン膜のみでゲート側壁絶縁膜２６を構成するのではなく、絶縁膜４０ａ、４０ｂの形成工程の前に、図２３に示した工程においてあらかじめゲート側壁絶縁膜２６を形成している。これにより、絶縁膜４０ａ、４０ｂの形成工程において、ゲート側壁絶縁膜２６の膜厚を絶縁膜４０ａ、４０ｂの膜厚よりも厚くすることで、図２９に示す選択ゲート電極ＣＧとメモリゲート電極ＭＧとの間の耐圧を確保し、不揮発性記憶装置の信頼性が低下することを防いでいる。
【０１７０】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【産業上の利用可能性】
【０１７１】
本発明は、選択ゲート電極の側壁にメモリゲート電極を有する不揮発性記憶装置に幅広く利用されるものである。
【符号の説明】
【０１７２】
１Ａ ＭＯＮＯＳメモリセル形成領域
１ｂ ボトム酸化膜
１Ｂ 周辺ＭＯＳＦＥＴ形成領域
１Ｃ 高耐圧ＭＯＳＦＥＴ形成領域
１ｎ 電荷蓄積膜
１ｔ トップ酸化膜
２ 素子分離層
２ａ 溝
３ａ〜３ｃ ｐウエル
４ａ〜４ｃ ゲート絶縁膜
５ｂ、５ｃ ゲート電極
５ｐ ポリシリコン膜
１３、１３ａ ＯＮＯ膜
１４ａ〜１４ｃ エクステンション領域
１５ サイドウォール
１６ａ〜１６ｃ 拡散層
１６ｄ ドレイン領域
１６ｓ ソース領域
１７ シリサイド層
１８、２２ 層間絶縁膜
１９ コンタクトホール
２０ コンタクトプラグ
２１ ストッパ絶縁膜
２３ 配線溝
２５ 金属配線
２６ ゲート側壁絶縁膜
４０ａ、４０ｂ 絶縁膜
４０ｃ 厚膜絶縁膜
ＣＧ、ＣＧａ 選択ゲート電極
Ｃｎ 周辺ＭＯＳＦＥＴ
ＤＰ ダミーパターン
Ｉｎ 高耐圧ＭＯＳＦＥＴ
ＭＧ、ＭＧａ メモリゲート電極
Ｍｎ、Ｍｎａ ＭＯＮＯＳメモリセル
ＯＸ 酸化シリコン膜
ＳＢ 半導体基板
ＳＴ ストッパ絶縁膜
【技術分野】
【０００１】
本発明は、不揮発性記憶装置およびその製造方法に関する。特に、選択ゲート電極とメモリゲート電極を含むメモリセルを有する不揮発性記憶装置およびその製造方法に適用して有効な技術に関するものである。
【背景技術】
【０００２】
電気的に書込み・消去が可能な不揮発性半導体記憶装置として、現在、ＥＥＰＲＯＭ（Electrical Erasable and Programmable Read Only Memory）またはフラッシュメモリなどが使用されている。ＥＥＰＲＯＭまたはフラッシュメモリなどに代表される不揮発性半導体記憶装置のメモリセルは、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）のゲート電極下に、酸化膜で囲まれた導電性の浮遊ゲート電極またはトラップ性絶縁膜に代表される電荷蓄積領域を有しており、この電荷蓄積領域に記憶情報として電荷を蓄積し、それをＭＩＳＦＥＴのしきい値電圧として読み出すものである。
【０００３】
トラップ性絶縁膜を電荷蓄積領域とするメモリセルとしては、ＭＯＮＯＳ（Metal Oxide Nitride Oxide Semiconductor）方式のメモリセル（以下、単にＭＯＮＯＳメモリセルと言う）がある。なかでも、１つのメモリセルがメモリゲート電極と選択ゲート（コントロールゲート）電極との２つのゲート電極を持つスプリットゲート型メモリセルが、近年、広く使用されている。スプリットゲート型メモリセルは、電荷蓄積領域としてトラップ性絶縁膜を用いているので、離散的に電荷を蓄積することができ、データ保持の信頼性に優れる。また、データ保持の信頼性に優れていることから、トラップ性絶縁膜の上下に形成される酸化膜を薄膜化することができるので、書込み・消去動作の低電圧化が可能である等の利点を有している。また、書込み、消去動作の制御が簡単であることから、周辺回路を小規模にすることができるという利点も有している。トラップ性絶縁膜とは、電荷蓄積を可能とする絶縁膜を言い、一例として、窒化シリコン膜を挙げることができる。
【０００４】
スプリットゲート型メモリセルのセル構造には、半導体基板の主面上に選択ゲート電極を形成した後、下部酸化膜（ボトム酸化膜）、窒化シリコン膜（電荷蓄積膜）および上部酸化膜（トップ酸化膜）からなるＯＮＯ（Oxide Nitride Oxide）膜を形成し、メモリゲート電極を選択ゲート電極の側壁スペーサの形状で形成するものがある（例えば特許文献１（特開２００７−２８１０９２号公報）参照）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００７−２８１０９２号公報
【特許文献２】特開２０１０−０９３１５４号公報
【特許文献３】特開２００６−００５３５４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明者らの検討によれば、次のことが分かった。
【０００７】
スプリットゲート型のＭＯＮＯＳメモリセルにおいて、選択ゲート電極の側壁にＯＮＯ膜を介してメモリゲート電極をサイドウォール状に形成する方法としては、以下の方法が考えられる。すなわち、選択ゲート電極が形成された半導体基板の主面にＯＮＯ膜およびメモリゲート電極を構成するポリシリコン膜を形成した後、異方性エッチングによって選択ゲート電極の両側にＯＮＯ膜およびポリシリコン膜を含むサイドウォールを形成した後、選択ゲート電極の一方の側壁のサイドウォールを除去する方法が考えられる。
【０００８】
選択ゲート電極の両方の側壁に形成されたサイドウォール状のメモリゲート電極およびＯＮＯ膜のうち、一方の側壁のサイドウォールを除去する工程では、マスクを用いて形成したフォトレジスト膜によって選択ゲート電極の側壁の一方のサイドウォールを覆い、その状態でフォトレジスト膜に覆われていない方のサイドウォールを除去する方法が考えられる。この場合、フォトレジスト膜が選択ゲート電極の側壁の一方のサイドウォールを覆い、一方のサイドウォールを露出している必要があるため、フォトレジスト膜の端部は選択ゲート電極の直上になければならない。
【０００９】
しかし、近年では半導体素子の微細化が進み、選択ゲート電極のゲート長も縮小する傾向にあるため、フォトレジスト膜の端部が選択ゲート電極の直上に位置するようにフォトレジスト膜を形成することが困難になってきている。フォトレジスト膜の端部が選択ゲート電極の直上からずれた場合、残存させるべきメモリゲート電極が除去されてしまい、ＭＯＮＯＳメモリセルが記憶装置として機能しなくなるおそれがある。また、同様にフォトレジスト膜の位置ずれが起きた場合、除去すべきサイドウォールが残留することにより、ＭＯＮＯＳメモリセルの特性が変化し、ＭＯＮＯＳメモリセルがメモリとして働かなくなるおそれがある。
【００１０】
すなわち、半導体素子の微細化に伴い、フォトリソグラフィ技術におけるマスクの位置合わせが困難になることで、ＭＯＮＯＳメモリセルの信頼性が低下する問題が生じる。このため、ＭＯＮＯＳメモリセルの微細化が困難となっている。
【００１１】
また、ＭＯＮＯＳメモリセルの選択ゲート電極は、フォトリソグラフィ技術を用いたパターニングにより形成されることが考えられる。この場合、装置によるマスクの位置合わせを行い、フォトレジスト膜の露光および現像を行って加工対象の膜をパターニングするが、フォトリソグラフィ技術により形成されたパターンの幅方向の長さの精度は、ＣＶＤ（Chemical Vapor Deposition：化学的気相成長）法などの成膜技術により形成される膜の膜厚の精度に比べて悪いという特徴がある。また、例えば１２０ｎｍよりも小さいゲート長を有する微細な選択ゲート電極のゲート長は、形成工程においてばらつきやすい。選択ゲート電極のゲート長が小さくなるほど、ゲート長のばらつきは顕著になり、ゲート長のばらつきに起因するしきい値電圧のばらつきの発生が顕著となる。
【００１２】
つまり、上記したマスクの合わせずれによるゲート長のばらつきと、選択ゲート電極のゲート長のばらつきに起因するしきい値電圧のばらつきが問題とならない範囲での、最小のゲート長が選択ゲート電極の最小加工寸法となる。したがって、最小加工寸法よりも小さいゲート長を有する選択ゲート電極をフォトリソグラフィ技術を用いて形成するには、フォトリソグラフィ技術におけるマスクの位置合わせの精度を向上させ、ゲート長を精度よく制御して選択ゲート電極を形成し、また、ゲート長を精度よく制御することによって、前記選択ゲート電極を有するＭＯＮＯＳメモリセルのしきい値電圧のばらつきの発生を抑える必要がある。
【００１３】
よって、フォトリソグラフィ技術を用いたパターニングによって選択ゲート電極を形成する場合、製造装置のマスクの位置合わせの精度が向上しなければ、最小加工寸法よりも小さいゲート長を有する選択ゲート電極を実現し、不揮発性記憶装置をさらに微細化することは困難である。
【００１４】
特許文献２（特開２０１０−０９３１５４号公報）には、ＭＯＮＯＳメモリセルのコントロールゲート電極およびメモリゲート電極をサイドウォール状に形成することが記載されている。なお、ここでは、コントロールゲート電極をダミー絶縁膜のサイドウォール状に形成した後にダミー絶縁膜を除去し、コントロールゲート電極の側壁であって半導体基板に垂直な面にサイドウォール状にメモリゲート電極を形成している。すなわち、ここではダミー絶縁膜が形成されていた領域の一部にメモリゲート電極を形成しているのであり、ダミー絶縁膜の側壁にコントロールゲート電極およびメモリゲート電極を順次形成しているわけではない。
【００１５】
また、特許文献２では、コントロールゲート電極の両側に形成したポリシリコン膜からなるサイドウォールの片方を除去する際に、マスクを用いて形成するフォトレジスト膜によって一方のサイドウォールを覆った後に、エッチングによりもう一方のサイドウォールを除去している。このため、特許文献２においても、上述したようにマスクの位置合わせが困難となる問題がある。
【００１６】
特許文献３（特開２００６−００５３５４号公報）には、マスクパターンの側壁に自己整列されるように形成されたフローティングゲートと、前記フローティングゲート上であって、前記マスクパターンの側壁に自己整列されるように形成されたコントロールゲートを形成することが開示されている。ただし、特許文献３に記載されている技術はフローティングゲートに電子をチャージして情報を記憶するフラッシュメモリに適用されるものであり、ＯＮＯ膜の電荷蓄積膜に情報を記憶するＭＯＮＯＳメモリセルに用いられるものではない。
【００１７】
なお、特許文献３では、フローティングゲートの後に形成されるコントロールゲートが、フローティングゲートの上部を覆うように形成されている。このため、最初に形成されるフローティングゲートの上面にはシリサイドが形成されない。
【００１８】
本発明の目的の一つは、不揮発性記憶装置を微細化することである。
【００１９】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００２０】
本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００２１】
本発明の好ましい一実施の形態である不揮発性記憶装置は、
半導体基板の主面の第１領域に形成されたメモリセルを有する不揮発性記憶装置であって、
前記メモリセルは、
前記半導体基板の主面上に第１ゲート絶縁膜を介して形成されたサイドウォール形状の第１ゲート電極と、
前記半導体基板の主面上に、少なくとも電位障壁膜と前記電位障壁膜上に積層された電荷保持膜とを含む第２ゲート絶縁膜を介して形成され、絶縁膜を介して前記第１ゲート電極と隣接するサイドウォール形状の第２ゲート電極と、
前記半導体基板に形成された第１ソース領域および第１ドレイン領域と、
を有するものである。
【００２２】
また、本発明の好ましい一実施の形態である不揮発性記憶装置の製造方法は、
半導体基板の主面の第１領域に形成されたメモリセルを有する不揮発性記憶装置の製造方法であって、
（ａ）前記半導体基板の主面上に、ダミー層を形成する工程と、
（ｂ）前記ダミー層をパターニングする工程と、
（ｃ）前記半導体基板の主面に第１絶縁膜を形成する工程と、
（ｄ）前記（ｃ）工程の後、前記半導体基板の主面上に前記第１絶縁膜を介して第１導電膜を形成した後、前記第１導電膜の一部を除去して、前記ダミー層の側壁に前記第１導電膜からなるサイドウォール形状の選択ゲート電極を形成する工程と、
（ｅ）前記半導体基板の主面上に、電位障壁膜および電荷保持膜を順次形成する工程と、
（ｆ）前記（ｅ）工程の後、前記半導体基板の主面上に第２導電膜を形成した後、前記第２導電膜の一部を除去して、前記選択ゲート電極の側壁に前記電位障壁膜および前記電荷保持膜を介して前記第２導電膜からなるサイドウォール形状のメモリゲート電極を形成する工程と、
（ｇ）前記（ｆ）工程の後、前記半導体基板の主面上に露出している前記電位障壁膜および前記電荷保持膜を除去し、続いて前記ダミー層を除去する工程と、
（ｈ）前記（ｇ）工程の後、前記半導体基板の主面上に第１ソース領域および第１ドレイン領域を形成し、前記選択ゲート電極、前記メモリゲート電極、前記第１絶縁膜、前記電位障壁膜、前記電荷保持膜、前記第１ソース領域および前記第１ドレイン領域を含む前記メモリセルを形成する工程と、
を有するものである。
【発明の効果】
【００２３】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００２４】
上記した本発明の好ましい一実施の形態によれば、不揮発性記憶装置を微細化することができる。
【図面の簡単な説明】
【００２５】
【図１】本発明の実施の形態１である不揮発性記憶装置を示す断面図である。
【図２】本発明の実施の形態１のＭＯＮＯＳメモリセルの動作を説明するための拡大断面図である。
【図３】比較例として示すＭＯＮＯＳメモリセルの平面図レイアウトである。
【図４】本発明の実施の形態１である不揮発性記憶装置の製造方法を示す断面図である。
【図５】図４に続く不揮発性記憶装置の製造方法を示す断面図である。
【図６】図５に続く不揮発性記憶装置の製造方法を示す断面図である。
【図７】図６に続く不揮発性記憶装置の製造方法を示す断面図である。
【図８】図７に続く不揮発性記憶装置の製造方法を示す断面図である。
【図９】図８に続く不揮発性記憶装置の製造方法を示す断面図である。
【図１０】図９に続く不揮発性記憶装置の製造方法を示す断面図である。
【図１１】図１０に続く不揮発性記憶装置の製造方法を示す断面図である。
【図１２】図１１に続く不揮発性記憶装置の製造方法を示す断面図である。
【図１３】図１２に続く不揮発性記憶装置の製造方法を示す断面図である。
【図１４】図１３に続く不揮発性記憶装置の製造方法を示す断面図である。
【図１５】図１４に続く不揮発性記憶装置の製造方法を示す断面図である。
【図１６】図１５に続く不揮発性記憶装置の製造方法を示す断面図である。
【図１７】図１６に続く不揮発性記憶装置の製造方法を示す断面図である。
【図１８】図１７に続く不揮発性記憶装置の製造方法を示す断面図である。
【図１９】図１８に続く不揮発性記憶装置の製造方法を示す断面図である。
【図２０】本発明の実施の形態２である不揮発性記憶装置の製造方法を示す断面図である。
【図２１】図２０に続く不揮発性記憶装置の製造方法を示す断面図である。
【図２２】図２１に続く不揮発性記憶装置の製造方法を示す断面図である。
【図２３】図２２に続く不揮発性記憶装置の製造方法を示す断面図である。
【図２４】図２３に続く不揮発性記憶装置の製造方法を示す断面図である。
【図２５】図２４に続く不揮発性記憶装置の製造方法を示す断面図である。
【図２６】図２５に続く不揮発性記憶装置の製造方法を示す断面図である。
【図２７】図２６に続く不揮発性記憶装置の製造方法を示す断面図である。
【図２８】図２７に続く不揮発性記憶装置の製造方法を示す断面図である。
【図２９】図２８に続く不揮発性記憶装置の製造方法を示す断面図である。
【発明を実施するための形態】
【００２６】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なときを除き、同一または同様な部分の説明を原則として繰り返さない。
【００２７】
（実施の形態１）
本発明の実施の形態１によるスプリットゲート型のＭＯＮＯＳメモリセルの構造の一例を図１を用いて説明する。図１はＭＯＮＯＳメモリセルのチャネルをメモリゲート電極の延在する方向に対して交差する方向に沿って切断した断面図であり、図の左から順に、スプリットゲート型のＭＯＮＯＳメモリセル、周辺ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）および高耐圧ＭＯＳＦＥＴを示している。ここでは、スプリットゲート型のＭＯＮＯＳメモリセル、周辺ＭＯＳＦＥＴおよび高耐圧ＭＯＳＦＥＴはいずれもｎ型のチャネルを有するものとして説明する。つまり、同一の半導体基板ＳＢの主面（デバイス形成面）の活性領域には、ＭＯＮＯＳメモリと、ＭＯＮＯＳメモリの選択などを行う周辺回路を構成するｎチャネル型ＭＯＳＦＥＴ（周辺ＭＯＳＦＥＴ）と、電源電流のように、周辺ＭＯＳＦＥＴに流れる電流よりも大きい電流が流れ、周辺ＭＯＳＦＥＴよりも高い耐圧を必要とする高耐圧ＭＯＳＦＥＴとが形成されている。ここで、高耐圧ＭＯＳＦＥＴは、電源電流が流れる回路の保護素子または電源の昇圧回路などに用いられ、周辺ＭＯＳＦＥＴよりも高い電圧で動作するＦＥＴである。ここで、高耐圧ＭＯＳＦＥＴとは、入出力信号を制御するＩ／Ｏ領域の保護素子または電源の昇圧回路などに用いられ、低耐圧ＭＯＳＦＥＴよりも高い電圧で動作するＦＥＴである。高耐圧ＭＯＳＦＥＴは、ＭＯＮＯＳメモリと同様に動作の際に比較的高い電位差が発生するため比較的膜厚が厚いゲート絶縁膜を必要とする。
【００２８】
図１に示すように、半導体基板ＳＢは、例えばｐ型の単結晶シリコンからなり、半導体基板ＳＢ上には、ＭＯＮＯＳメモリセルＭｎ、周辺ＭＯＳＦＥＴＣｎおよび高耐圧ＭＯＳＦＥＴＩｎを有する。ＭＯＮＯＳメモリセルＭｎ、周辺ＭＯＳＦＥＴＣｎおよび高耐圧ＭＯＳＦＥＴＩｎのそれぞれの下部の半導体基板ＳＢの上面には、ｐ型の不純物（例えばＢ（ホウ素））が導入されたｐウエル３ａ、３ｂおよび３ｃがそれぞれ形成されている。ｐウエル３ａ、３ｂおよび３ｃはそれぞれ素子分離層２により分離されている。
【００２９】
ＭＯＮＯＳメモリセルＭｎは、半導体基板ＳＢ上に、ゲート絶縁膜４ａを介して形成された選択ゲート電極ＣＧを有している。選択ゲート電極ＣＧは、半導体基板ＳＢの主面に対して垂直な第１側壁と、選択ゲート電極ＣＧの最上部から前記第１側壁と反対側へ、その高さが減少するような曲面とを含む第２側壁を有している。つまり、前記曲面はＭＯＮＯＳメモリセルＭｎの上面および一方の側壁を含んでいる。すなわち、選択ゲート電極ＣＧはサイドウォール状に形成されている。
【００３０】
なお、選択ゲート電極ＣＧの曲面は、必ずしも全てが曲面である必要はなく、直線的に傾斜した形状である場合も含む。すなわち、その高さが連続的に減少する形状も含む。
【００３１】
ＭＯＮＯＳメモリセルＭｎの前記曲面には、酸化シリコン膜からなる電位障壁膜であるボトム酸化膜、窒化シリコン膜からなる電荷蓄積膜（電荷保持膜）および酸化シリコン膜からなる電位障壁膜であるトップ酸化膜により構成されるＯＮＯ膜１３を介して、メモリゲート電極ＭＧが形成されている。メモリゲート電極ＭＧは半導体基板ＳＢ上にＯＮＯ膜１３を介して形成されており、ＯＮＯ膜１３は、半導体基板ＳＢ上に、ボトム酸化膜、電荷蓄積膜およびトップ酸化膜の順に積層された３層からなる積層構造を有する。すなわち、ボトム酸化膜は選択ゲート電極ＣＧの前記曲面および半導体基板ＳＢに接し、トップ酸化膜はメモリゲート電極ＭＧに接している。
【００３２】
ＯＮＯ膜１３およびメモリゲート電極ＭＧは選択ゲート電極ＣＧの側壁にサイドウォール状に形成されており、半導体基板ＳＢに垂直な方向において、メモリゲート電極ＭＧは隣接する選択ゲート電極ＣＧよりも高さが低く形成されている。メモリゲート電極ＭＧの側壁であって、ＯＮＯ膜１３と接していない側壁と、メモリゲート電極ＭＧが形成されていない側の選択ゲート電極ＣＧの側壁には、絶縁膜により構成されるサイドウォール１５が形成されている。
【００３３】
ＭＯＮＯＳメモリセルＭｎのソース・ドレイン領域は、相対的に低濃度のｎ−型の半導体領域であるエクステンション領域１４ａと、エクステンション領域１４ａよりも不純物濃度が高い相対的に高濃度のｎ＋型の拡散層１６ａとを有し、ＬＤＤ（Lightly Doped Drain）構造となっている。エクステンション領域１４ａは、サイドウォール１５の下部の半導体基板ＳＢの上面に形成されており、拡散層１６ａは、半導体基板ＳＢの上面であって、エクステンション領域１４ａと素子分離層２との間に形成されている。
【００３４】
図１では、ｐウエル３ａ上に２つのＭＯＮＯＳメモリセルＭｎを示している。ＭＯＮＯＳメモリセルＭｎは、上述の選択ゲート電極ＣＧ、ＯＮＯ膜１３、メモリゲート電極ＭＧ、ゲート絶縁膜４ａ、エクステンション領域１４ａおよび拡散層１６ａを有している不揮発性記憶素子である。
【００３５】
選択ゲート電極ＣＧは、例えばｎ型の多結晶シリコン膜からなり、そのゲート長は、例えば２８〜４５ｎｍ程度である。選択ゲート電極ＣＧ、エクステンション領域１４ａおよび拡散層１６ａは、第１電界効果トランジスタを構成している。また、メモリゲート電極ＭＧは、例えばｎ型の多結晶シリコン膜からなり、メモリゲート電極ＭＧ、エクステンション領域１４ａおよび拡散層１６ａは、第２電界効果トランジスタを構成している。
【００３６】
素子分離層２およびゲート絶縁膜４ａは例えば酸化シリコン膜からなる絶縁膜である。サイドウォール１５は、酸化シリコン膜、窒化シリコン膜、またはそれらの積層膜からなる絶縁膜である。
【００３７】
半導体基板ＳＢ上には、前述したように、ＭＯＮＯＳメモリセルＭｎの選択動作などに用いられる周辺ＭＯＳＦＥＴＣｎと、周辺ＭＯＳＦＥＴＣｎよりも高い耐圧を必要とする高耐圧ＭＯＳＦＥＴＩｎとが形成されている。周辺ＭＯＳＦＥＴＣｎおよび高耐圧ＭＯＳＦＥＴＩｎは、それぞれｐウエル３ｂ上、３ｃ上に形成されており、半導体基板ＳＢ上に、例えば酸化シリコン膜からなるゲート絶縁膜４ｂ、４ｃを介して形成された、例えばポリシリコン膜からなるゲート電極５ｂ、５ｃを有している。
【００３８】
ゲート電極５ｂ、５ｃのそれぞれの側壁には酸化シリコン膜、窒化シリコン膜またはそれらの積層膜からなるサイドウォール１５が形成されている。ゲート絶縁膜４ｃはゲート絶縁膜４ｂよりも厚い絶縁膜である。また、ゲート電極５ｃのゲート長は、ゲート電極５ｂのゲート長よりも長い。高耐圧ＭＯＳＦＥＴＩｎが周辺ＭＯＳＦＥＴＣｎよりも厚いゲート絶縁膜と長いゲート長を有するのは、高耐圧ＭＯＳＦＥＴＩｎの方が周辺ＭＯＳＦＥＴＣｎよりも高い電圧で動作し、高い耐圧を必要とするためである。
【００３９】
ゲート絶縁膜４ｂの側壁に形成されたサイドウォール１５の下部の半導体基板ＳＢの主面には、エクステンション領域１４ｂが形成されている。また、ゲート絶縁膜４ｃの側壁に形成されたサイドウォール１５の下部の半導体基板ＳＢの主面には、エクステンション領域１４ｃが形成されている。また、エクステンション領域１４ｂと素子分離層２との間には拡散層１６ｂが形成されており、エクステンション領域１４ｃと素子分離層２との間には拡散層１６ｃが形成されている。ｎ−型のエクステンション領域１４ｂはｎ＋型の拡散層１６ｂよりも低い濃度の不純物濃度を有する半導体領域であり、ｎ−型のエクステンション領域１４ｃはｎ＋型の拡散層１６ｃよりも低い濃度の不純物濃度を有する半導体領域である。すなわち、エクステンション領域１４ｂおよび拡散層１６ｂ、ならびに、エクステンション領域１４ｃおよび拡散層１６ｃは、それぞれＬＤＤ構造を有している。
【００４０】
拡散層１６ａ〜１６ｃ、ゲート電極５ｂ、５ｃ、選択ゲート電極ＣＧおよびメモリゲート電極ＭＧのそれぞれの上面であって、絶縁膜からなるサイドウォール１５またはＯＮＯ膜１３に覆われていない表面にはシリサイド層１７が形成されている。半導体基板ＳＢ上には、ＭＯＮＯＳメモリセルＭｎ、周辺ＭＯＳＦＥＴＣｎおよび高耐圧ＭＯＳＦＥＴＩｎを覆うようにストッパ絶縁膜ＳＴおよび層間絶縁膜１８が順に形成されており、ストッパ絶縁膜ＳＴおよび層間絶縁膜１８には、層間絶縁膜１８の上面からシリサイド層１７に達するコンタクトホール１９内に充填されたコンタクトプラグ２０が複数形成されている。層間絶縁膜１８上にはストッパ絶縁膜２１を介して層間絶縁膜２２が形成されており、層間絶縁膜２２はコンタクトプラグ２０の上面を露出する配線溝２３を有し、配線溝２３内には、コンタクトプラグ２０と電気的に接続された金属配線２５が形成されている。
【００４１】
シリサイド層１７は、拡散層１６ａ〜１６ｃとコンタクトプラグ２０との間に介在することで拡散層１６ａ〜１６ｃとコンタクトプラグ２０との接触抵抗を低減する働きを有する金属とシリコンとの反応層であり、材料としては、例えばニッケルシリサイド、コバルトシリサイド、プラチナシリサイドまたはチタンシリサイドなどを用いることができる。
【００４２】
なお、ＭＯＮＯＳメモリセルＭｎの選択ゲート電極ＣＧ上に形成されたシリサイド層１７とメモリゲート電極ＭＧ上に形成されたシリサイド層１７とは一体になっておらず、絶縁されている。
【００４３】
コンタクトプラグ２０は、コンタクトホール１９の内壁および底部に形成されたバリア導体膜（図示しない）を介して形成された接続部材であり、ＭＯＮＯＳメモリセルＭｎ、周辺ＭＯＳＦＥＴＣｎおよび高耐圧ＭＯＳＦＥＴＩｎのそれぞれのソース・ドレイン領域と、金属配線２５とを電気的に接続している。コンタクトプラグ２０は例えばタングステンなどからなり、その側壁および底部に形成されたバリア導体膜は、例えば窒化チタンなどからなる。なお、図示していない領域において、選択ゲート電極ＣＧ、メモリゲート電極ＭＧ、ゲート電極５ｂおよび５ｃは、それぞれの上部に形成されたシリサイド層１７およびコンタクトプラグ２０を介して金属配線（図示しない）と電気的に接続されている。なお、ゲート電極５ｂは、フォトリソグラフィ技術を用いたパターニングにより形成されており、そのゲート長はフォトリソグラフィ技術を用いて導電膜をパターニングした場合の最小加工寸法である。
【００４４】
ストッパ絶縁膜ＳＴは例えば窒化シリコン膜からなり、コンタクトホール１９を形成する際にエッチングストッパ膜として働く。また、層間絶縁膜１８、２２は例えば酸化シリコン膜またはＳｉＯＣ膜などの絶縁膜からなる。ストッパ絶縁膜２１は例えば窒化シリコン膜からなり、配線溝２３を形成する際にエッチングストッパ膜として働く。
【００４５】
金属配線２５は、ＭＯＮＯＳメモリセルＭｎ、周辺ＭＯＳＦＥＴＣｎおよび高耐圧ＭＯＳＦＥＴＩｎに所定の電位を供給する配線であり、周知のダマシンプロセスによって形成されている。金属配線２５は、配線溝２３の内壁および底部に形成されたバリア導体膜と、前記バリア導体膜を介して配線溝２３内に充填された金属膜からなる。前記バリア導体膜は例えばＴａ（タンタル）とＴａＮ（窒化タンタル）との積層膜からなり、前記金属膜は、主にＣｕ（銅）からなる膜である。前記バリア導体膜は、前記金属膜内の金属元素が層間絶縁膜２２内などに拡散することを防ぐ目的で設けられている。なお、バリア導体膜の部材としては、タンタルの他に、チタン（Ｔｉ）、ルテニウム（Ｒｕ）、マンガン（Ｍｎ）またはそれらの化合物などを用いてもよい。
【００４６】
なお、金属配線２５は、ダマシン構造に限られず、アルミニウムを主体とした導体膜をパターニングして形成される配線構造としてもよい。
【００４７】
次に、ＭＯＮＯＳメモリセルのメモリ動作（書込み、書込みディスターブ、消去および読出し）について、図２を用いて説明する。図２は、図１に示すＭＯＮＯＳメモリセルＭｎの拡大断面図である。図２に示すように、ＯＮＯ膜１３は、半導体基板ＳＢの主面および選択ゲート電極ＣＧの曲面を有する側壁に形成されたボトム酸化膜（電位障壁膜）１ｂと、ボトム酸化膜１ｂ上に形成された窒化シリコン膜からなる電荷蓄積膜（電荷保持膜）１ｎと、電荷蓄積膜１ｎ上に形成されたトップ酸化膜（電位障壁膜）１ｔの３層の絶縁膜により構成されている。
【００４８】
なお、ここでは選択ゲート電極ＣＧの近傍の半導体基板ＳＢ内のｎ型半導体領域をドレイン領域１６ｄと呼び、メモリゲート電極ＭＧの近傍の半導体基板ＳＢ内のｎ型半導体領域をソース領域１６ｓと呼ぶ。ドレイン領域１６ｄおよびソース領域１６ｓは、図１に示すエクステンション領域１４ａおよび拡散層１６ａからなるソース・ドレイン領域に相当する。また、図２では図１に示すシリサイド層１７およびＭＯＮＯＳメモリセルＭｎ上の配線および絶縁膜などの図示を省略している。
【００４９】
また、ここでは、図２に示すメモリゲート電極ＭＧ、ソース領域１６ｓおよびドレイン領域１６ｄからなるｎチャネル型ＭＯＳＦＥＴをメモリ用ｎＭＯＳと呼ぶ。同様に、選択ゲート電極ＣＧ、ソース領域１６ｓおよびドレイン領域１６ｄからなるｎチャネル型ＭＯＳＦＥＴを選択用ｎＭＯＳと呼ぶ
まず、「消去」について説明する。
【００５０】
情報の消去は、ＢＴＢＴ（Band To Band Tunneling）現象によりホールを発生させ電界加速することでホットホールを電荷蓄積膜１ｎ中に注入するＢＴＢＴ消去、または、メモリゲート電極ＭＧまたは半導体基板ＳＢからホールをＦＮ（Fowler-Nordheim）トンネリングで電荷蓄積膜１ｎ中に注入するＦＮ消去のいずれかによって行う。
【００５１】
ＢＴＢＴ消去を行う場合は、例えば、メモリゲート電極ＭＧに印加する電圧を−６Ｖ、ソース領域１６ｓに印加する電圧を６Ｖ、選択ゲート電極ＣＧに印加する電圧を０Ｖとし、ドレイン領域１６ｄは浮遊状態とする。ｐウエル３ａには０Ｖを印加する。上記電圧を印加した場合、ソース領域１６ｓとメモリゲート電極ＭＧとの間にかかる電圧によってソース領域１６ｓの端部においてＢＴＢＴ現象で生成されたホールが、ソース領域１６ｓに印加された高電圧によって加速されてホットホールとなり、メモリゲート電極ＭＧに印加された高電圧によってホットホールがメモリゲート電極ＭＧ方向へと引張られ、電荷蓄積膜１ｎ中に注入される。注入されたホットホールは電荷蓄積膜１ｎ中のトラップ準位に捕獲され、メモリ用ｎＭＯＳのしきい値電圧が低下する。
【００５２】
メモリゲート電極ＭＧからホール注入するＦＮ消去の印加電圧としては、メモリゲート電極ＭＧに印加する電圧を１５Ｖとし、ソース領域１６ｓに印加する電圧、選択ゲート電極ＣＧに印加する電圧、ドレイン領域１６ｄに印加する電圧およびｐウエル３ａに印加する電圧はいずれも０Ｖとする。上記電圧を印加すると、メモリゲート電極ＭＧからホールがＦＮトンネリングで電荷蓄積膜１ｎに注入される。加えて、書込み時に電荷蓄積膜１ｎに蓄積された電子がメモリゲート電極ＭＧへ引き抜かれる。
【００５３】
半導体基板ＳＢからホール注入するＦＮ消去の印加電圧としては、メモリゲート電極ＭＧに印加する電圧を−１５Ｖとし、その他ソース領域１６ｓに印加する電圧、選択ゲート電極ＣＧに印加する電圧、ドレイン領域１６ｄに印加する電圧およびｐウエル３ａに印加する電圧は０Ｖとする。上記電圧を印加すると、半導体基板ＳＢからホールがトンネリングで電荷蓄積膜１ｎに注入される。加えて、書込み時に電荷蓄積膜１ｎに蓄積された電子が半導体基板ＳＢへ引き抜かれる。
【００５４】
次に、「書込み」および「書込みディスターブ」について説明する。
【００５５】
情報の書込みは、所謂ＳＳＩ方式によって行なわれる。書込みの際は、例えば、ソース領域１６ｓに印加する電圧Ｖｓを５Ｖ、メモリゲート電極ＭＧに印加する電圧Ｖｍｇを９Ｖ、選択ゲート電極ＣＧに印加する電圧Ｖｓｇを１Ｖとする。そして、ドレイン領域１６ｄに印加する電圧Ｖｄは書込み時のチャネル電流がある設定値となるように制御する。このときの電圧Ｖｄはチャネル電流の設定値と選択用ＭＯＳのしきい値電圧によって決まり、例えば設定電流値１μＡで０．４Ｖ程度となる。ｐウエル３に印加する電圧Ｖｗｅｌｌは０Ｖである。
【００５６】
書込みの動作時には、ドレイン領域１６ｄよりも大きな電圧を選択ゲート電極ＣＧに印加して選択用ＭＯＳをオン状態とし、ソース領域１６ｓに正の高電圧を印加することで、ドレイン領域１６ｄからソース領域１６ｓへ電子が流れる。チャネル領域を流れるこの電子は、選択ゲート電極ＣＧとメモリゲート電極ＭＧとの境界付近下のチャネル領域（ソース領域１６ｓとドレイン領域１６ｄとの間）で加速されてホットエレクトロンになる。そして、ホットエレクトロンは、メモリゲート電極ＭＧに印加された正電圧によってメモリゲート電極ＭＧに引き寄せられメモリゲート電極ＭＧ下の電荷蓄積膜１ｎ中に注入される。注入されたホットエレクトロンは、電荷蓄積膜１ｎ中のトラップ準位に捕獲され、その結果、電荷蓄積膜１ｎに電子が蓄積されてメモリ用ｎＭＯＳのしきい値電圧が上昇する。
【００５７】
次に、「読出し」について説明する。
【００５８】
読出しには、書込みと逆方向に電流を流して読み出す方法と、順方向に電流を流して読み出す方法の２種類がある。書込みと逆方向に電流を流して読み出す場合、ドレイン領域１６ｄに印加する電圧Ｖｄを１Ｖ、ソース領域１６ｓに印加する電圧Ｖｓを０Ｖ、選択ゲート電極ＣＧに印加する電圧Ｖｓｇを１．５Ｖ、メモリゲート電極ＭＧに印加する電圧Ｖｍｇを１．５Ｖとする。書込みと順方向に電流を流して読み出す場合、ドレイン領域１６ｄに印加する電圧Ｖｄとソース領域１６ｓに印加する電圧Ｖｓを入れ替え、それぞれ０Ｖ、１Ｖとする。
【００５９】
次に、本実施の形態の特徴について説明する。
【００６０】
本実施の形態では、図１に示すように、ＭＯＮＯＳメモリセルＭｎを構成する選択ゲート電極ＣＧおよびメモリゲート電極ＭＧが、いずれもサイドウォール状に形成されている。すなわち、選択ゲート電極ＣＧの形状は矩形ではなく、選択ゲート電極ＣＧは、半導体基板ＳＢの主面に対して垂直な第１側壁と、前記第１側壁の上端から選択ゲート電極ＣＧの下面に達する曲面からなる第２側壁を有している。なお、選択ゲート電極ＣＧの第２側壁は、必ずしも全てが曲面である必要はなく、直線的に傾斜した形状である場合も含む。すなわち、その高さが連続的に減少する形状も含む。
【００６１】
また、ＯＮＯ膜１３は選択ゲート電極ＣＧの前記曲面の表面に形成されているため、選択ゲート電極ＣＧとメモリゲート電極ＭＧとの間の領域のＯＮＯ膜１３も曲線状の形状を有している。つまり、選択ゲート電極ＣＧとメモリゲート電極ＭＧとの間の領域のＯＮＯ膜１３は選択ゲート電極ＣＧの前記第２側壁に沿って形成されている。なお、メモリゲート電極ＭＧの形状も、必ずしも全てが曲線状である必要はなく、直線的に傾斜した形状である場合も含む。すなわち、その高さが連続的に減少する形状も含む。
【００６２】
ＭＯＮＯＳメモリセルの選択ゲート電極の形成方法としては、ゲート絶縁膜上にゲート電極となる導電膜を形成し、前記導電膜上にフォトマスクを用いて第１フォトレジスト膜のパターンを形成し、前記第１フォトレジスト膜をエッチングマスクとしてドライエッチングなどにより前記導電膜を加工してゲート電極を形成する方法が考えられる。フォトレジスト膜をエッチングマスクとして、異方性エッチングにより導電膜をパターニングした場合は、パターニングされた導電膜は矩形の形状を有する選択ゲート電極となり、その両方の側壁は半導体基板の主面に対して垂直に延在するように形成される。
【００６３】
また、前記選択ゲート電極の側壁にＯＮＯ膜を介してメモリゲート電極を形成する方法としては、ＯＮＯ膜およびメモリゲート電極となる導電膜を形成した後、前記導電膜を異方性エッチングすることで、前記導電膜からなるメモリゲート電極を選択ゲート電極の側壁にサイドウォール状に形成することが考えられる。その後、選択ゲート電極の両方の側壁に形成されたメモリゲート電極の一方のみを残すため、一方のメモリゲート電極を第２フォトレジスト膜で覆い、第２フォトレジスト膜に覆われていないもう一方のメモリゲート電極を除去する。このとき、第２フォトレジスト膜の端部は選択ゲート電極の直上に位置する必要がある。
【００６４】
上記の方法でＯＮＯ膜およびメモリゲート電極を形成した場合、選択ゲート電極とメモリゲート電極との間のＯＮＯ膜は半導体基板の主面に対して垂直に延在するように形成され、メモリゲート電極はＯＮＯ膜の側壁サイドウォール状に形成された電極であるので、一方の側壁は半導体基板の主面に対して垂直な方向に延在している。
【００６５】
しかし、この方法で選択ゲート電極、ＯＮＯ膜およびメモリゲート電極を形成しようとすると、選択ゲート電極の側壁の一方のメモリゲート電極を除去する際に、第２フォトレジスト膜の端部を選択ゲート電極上に合わせて形成することが困難になる。これは、不揮発性記憶装置の微細化に伴って選択ゲート電極のゲート長が短くなるにつれて、フォトマスクを用いてフォトレジスト膜を形成する際に、製造装置の精度によってフォトマスクの位置合わせにずれが生じやすくなり、選択ゲート電極の直上にフォトレジスト膜の端部を形成することが困難になるためである。
【００６６】
選択ゲート電極の側壁の一方のメモリゲート電極を除去する際に形成するフォトレジスト膜の端部が選択ゲート電極の直上に位置せず、フォトレジスト膜が選択ゲート電極の両側のメモリゲート電極を覆ってしまった場合、選択ゲート電極の側壁の一方のメモリゲート電極を除去することができない。また、フォトレジスト膜の端部が選択ゲート電極の直上に位置せず、フォトレジスト膜が選択ゲート電極の両側のメモリゲート電極を覆っていない場合、選択ゲート電極の両側のメモリゲート電極はいずれも後のエッチング工程により除去されてしまう。その他にも、フォトレジスト膜の端部が選択ゲート電極の直上に位置せず、フォトレジスト膜がメモリゲート電極の直上に位置している場合は、除去すべき一方のメモリゲート電極の一部が選択ゲート電極の側壁に残ったり、残すべきメモリゲート電極の一部が除去されてしまうおそれがある。
【００６７】
このように、残すべきメモリゲート電極が除去されたり、除去すべきメモリゲート電極が残った場合、ＭＯＮＯＳメモリセルの特性が変化したり、ＭＯＮＯＳメモリセルがメモリセルとして機能しなくなるおそれがある。このため、フォトリソグラフィ技術により選択ゲート電極を形成した後にＯＮＯ膜およびメモリゲート電極を形成する場合は、フォトマスクの合わせずれが起こっても問題ない範囲のゲート長を有する選択ゲート電極を形成する必要があるため、そのゲート長よりも小さいゲート長を有する選択ゲート電極を形成することが出来ない問題がある。つまり、選択ゲート電極の側壁の一方のメモリゲート電極を除去する際に形成するフォトレジスト膜の端部は選択ゲート電極の直上に位置している必要があるため、選択ゲート電極はフォトレジスト膜の端部が選択ゲート電極上に形成されるように、ある程度の長さのゲート長を有していなければならない。
【００６８】
また、フォトリソグラフィ技術により形成される選択ゲート電極は、ゲート長が小さくなるほどゲート長にばらつきが生じやすくなる特徴を有する。これは、フォトリソグラフィ技術を用いたパターニングの精度によるものであり、選択ゲート電極のゲート長のばらつきが顕著になれば、ＭＯＮＯＳメモリセル内の選択ゲート電極およびソース・ドレイン領域により構成される電界効果トランジスタのしきい値電圧のばらつきが顕著になる。したがって、フォトリソグラフィ技術により選択ゲート電極を形成する場合は、複数のＭＯＮＯＳメモリセルの特性を一律に合わせるために、選択ゲート電極のゲート長のばらつきが発生しても問題ない程度の広いゲート長を有する選択ゲート電極を形成しなければならない。本願では、しきい値電圧のばらつきを無視できる最小のゲート長の長さを、選択ゲート電極の最小加工寸法として定義する。
【００６９】
上述したように、フォトリソグラフィ技術により選択ゲート電極を形成した後、ＯＮＯ膜およびメモリゲート電極を形成し、選択ゲート電極の一方の側壁に形成されたメモリゲート電極をフォトリソグラフィ技術を用いて除去する場合には、フォトマスクの合わせずれと、しきい値電圧のばらつきとの二つの理由により、不揮発性記憶装置の微細化が困難になる問題がある。
【００７０】
これに対し、本実施の形態の不揮発性記憶装置では、後述するように、選択ゲート電極をダミーパターンの側壁にサイドウォール状に自己整合的に形成する。すなわち、本実施の形態の不揮発性記憶装置では、選択ゲート電極をフォトリソグラフィ技術を用いたパターニングによって形成していない。サイドウォールの幅（スペーサー長）は、当該サイドウォールを構成する膜の形成時の膜厚により調整（制御）することができるため、選択ゲート電極は成膜技術によりゲート長を調整することが可能である。このため、フォトリソグラフィ技術を用いたパターニングにより形成される矩形の選択ゲートに比べて、ゲート長を精度よく制御することができる。
【００７１】
すなわち、選択ゲート電極となる導電膜はその膜厚を精度よく制御することが可能であり、また、選択ゲート電極は後述するダミーパターンのサイドウォールとして自己整合的に形成されるため、本実施の形態では、選択ゲート電極のゲート長を非常に精度よく制御することができる。したがって、選択ゲート電極のゲート長のばらつきに起因するしきい値電圧のばらつきを大幅に抑制することが可能であり、フォトリソグラフィ技術を用いたパターニングによって形成される矩形の選択ゲート電極の最小加工寸法よりも小さいゲート長を有する選択ゲート電極を形成することができる。
【００７２】
また、後述するように、本実施の形態では選択ゲート電極をダミーパターンのサイドウォールとして形成した後、選択ゲート電極の露出している曲面上にＯＮＯ膜および導電膜を形成し、続いて導電膜を異方性エッチングにより加工することで、選択ゲート電極の曲面にＯＮＯ膜を介してサイドウォール状にメモリゲート電極を形成している。ここで、メモリゲート電極となる前記導電膜が形成される際には前記ダミーパターンは半導体基板上に残っているので、選択ゲート電極の両側の側壁にメモリゲート電極は形成されず、前記ダミーパターンと接していない曲面にのみメモリゲート電極が形成される。つまり、選択ゲート電極の側壁であって、半導体基板の主面に素直な方向に延在する側壁にはメモリゲート電極は形成されない。
【００７３】
したがって、ＭＯＮＯＳメモリセルの形成工程においてメモリゲート電極は選択ゲート電極の両側の側壁に形成されず、曲面を有する一方の側壁のみに形成される。このため、本実施の形態では、選択ゲート電極の側壁に形成された不要なメモリゲート電極を除去する工程が必要ないため、フォトマスクの合わせずれによって選択ゲート電極のゲート長は制限されない。すなわち、不要なメモリゲート電極を除去する際にフォトレジスト膜の端部を選択ゲート電極の直上に合わせて形成する必要がないため、フォトマスクの合わせずれを考慮して選択ゲート電極のゲート長を最小加工寸法以上の長さにしなくてもよい。よって、選択ゲート電極のゲート長を前記最小加工寸法以下の長さにすることができる。
【００７４】
ここで、比較例として、不揮発性記憶装置を構成するＭＯＮＯＳメモリセルのレイアウトを図３に示す。図３はＭＯＮＯＳメモリセルの平面図であり、選択ゲート電極ＣＧａ、ＯＮＯ膜１３ａ、メモリゲート電極ＭＧａおよびコンタクトプラグ２０のみを示し、その他の半導体基板または半導体基板上の金属配線などは示していない。図３に示すＭＯＮＯＳメモリセルＭｎａは、フォトリソグラフィ技術によりパターニングした選択ゲート電極ＣＧａの両方の側壁にメモリゲート電極ＭＧａを形成し、選択ゲート電極ＣＧａの両方の側壁の一方のメモリゲート電極ＭＧａを除去することで形成されている。
【００７５】
図３に示すように、半導体基板（図示しない）には選択ゲート電極ＣＧａと、選択ゲート電極の一方の側壁にＯＮＯ膜１３ａを介して形成されたメモリゲート電極ＭＧａが形成されている。選択ゲート電極ＣＧａ、ＯＮＯ膜１３ａおよびメモリゲート電極ＭＧａはいずれも半導体基板の主面に沿う第１方向に延在している。また、選択ゲート電極ＣＧａ、ＯＮＯ膜１３ａおよびメモリゲート電極ＭＧａは、半導体基板の主面に沿う方向であって、第１方向に直交する第２方向に複数並んで配置されている。図３に示すように、第２方向に対向する選択ゲート電極ＣＧａ同士の間にはコンタクトプラグ２０が配置されており、コンタクトプラグ２０は第１方向に複数本並んでいる。
【００７６】
図３に示す破線で囲まれた領域は比較例のＭＯＮＯＳメモリセルＭｎａの最小単位である。ＭＯＮＯＳメモリセルＭｎａの最小単位の第２方向における領域は、対向する選択ゲート電極ＣＧａ同士の中央から、最も近い対向するメモリゲート電極ＭＧａ同士の中央までの領域であり、ＭＯＮＯＳメモリセルＭｎａの最小単位の第１方向における領域は、第１方向において隣り合うコンタクトプラグ２０同士の中央から、最も近い第１方向において隣り合うコンタクトプラグ２０同士の中央までの領域である。
【００７７】
ここで、ＭＯＮＯＳメモリセルＭｎａの最小単位内において、ＭＯＮＯＳメモリセルＭｎａの最小単位の端部であって、対向するメモリゲート電極ＭＧａ同士の中央の位置から、ＯＮＯ膜１３ａと選択ゲート電極ＣＧａとの界面までの長さをＬ１とする。また、ＯＮＯ膜１３ａと選択ゲート電極ＣＧａとの界面から、ＯＮＯ膜１３ａと接していない方の選択ゲート電極ＣＧａの側壁までの長さをＬ２とする。すなわち、長さＬ２は選択ゲート電極ＣＧａのゲート長である。また、ＯＮＯ膜１３ａと接していない方の選択ゲート電極ＣＧａの側壁から、ＭＯＮＯＳメモリセルＭｎａの最小単位の端部であって、対向する選択ゲート電極ＣＧａ同士の中央の位置までの長さをＬ３とする。つまり第１方向のＭＯＮＯＳメモリセルＭｎａの最小単位の幅は、長さＬ１、Ｌ２およびＬ３を足した長さとなる。
【００７８】
上述したように、フォトリソグラフィ技術によりパターニングした選択ゲート電極ＣＧａの両方の側壁にメモリゲート電極ＭＧａを形成し、選択ゲート電極ＣＧａの両方の側壁の一方のメモリゲート電極ＭＧａを除去することでＭＯＮＯＳメモリセルＭｎａを形成した場合の長さＬ１、Ｌ２およびＬ３の長さは、例えば、Ｌ１＝２６０ｎｍ、Ｌ２＝１２０ｎｍ、Ｌ３＝１６０ｎｍとする。すなわち、ＭＯＮＯＳメモリセルＭｎａの第１方向の長さは長さＬ１、Ｌ２およびＬ３の合計の５４０ｎｍとなる。
【００７９】
これに対し、本実施の形態では、図１に示す選択ゲート電極ＣＧのゲート長の長さを、上記のフォトリソグラフィ技術により形成した場合の比較例の選択ゲート電極ＣＧａのゲート長に比べて非常に小さくすることができる。これは、ダミーパターンのサイドウォールとして選択ゲート電極ＣＧを形成するためである。すなわち、選択ゲート電極ＣＧとなる導電膜を、膜厚の制御が容易なＣＶＤ法などにより形成し、この膜厚によって選択ゲート電極ＣＧのゲート長の長さを決定することができるため、選択ゲート電極ＣＧのゲート長の長さを精度よく制御したうえで小さくすることが可能である。
【００８０】
上記のフォトリソグラフィ技術により形成した場合の選択ゲート電極ＣＧａのゲート長は１２０ｎｍであるが、本実施の形態のＭＯＮＯＳメモリセルでは、例えば２８ｎｍとすることができる。つまり、本実施の形態では、図３に示す長さＬ１、Ｌ２およびＬ３の値が、Ｌ１＝２６０ｎｍ、Ｌ２＝２８ｎｍ、Ｌ３＝１６０ｎｍとなり、ＭＯＮＯＳメモリセルの最小単位の第１方向の長さは４４８ｎｍとなるため、比較例のＭＯＮＯＳメモリセルＭｎａの最小単位の第１方向の長さである５４０ｎｍに比べて、ＭＯＮＯＳメモリセルＭｎａの最小単位の第１方向の長さを８３％程度に縮小することができる。
【００８１】
すなわち、不揮発性記憶装置の第１方向における長さを例えば８３％程度に縮小し、不揮発性記憶装置を微細化することができる。なお、本実施の形態では図１に示す選択ゲート電極ＣＧのゲート長を２８ｎｍとしたが、選択ゲート電極ＣＧのゲート長はＭＯＮＯＳメモリセルＭｎの製造工程における成膜工程によって制御することができるため、２８ｎｍよりもさらに小さくすることが可能である。
【００８２】
次に、本実施の形態の製造方法について、図４〜図１９を用いて説明する。図４〜図１９はＭＯＮＯＳメモリセル、周辺ＭＯＳＦＥＴおよび高耐圧ＭＯＳＦＥＴを同一基板上に形成する場合の不揮発性記憶装置の製造方法を示す断面図である。なお、図４〜図１９では、左から順にＭＯＮＯＳメモリセル形成領域１Ａ、周辺ＭＯＳＦＥＴ形成領域１Ｂおよび高耐圧ＭＯＳＦＥＴ形成領域１Ｃを示している。
【００８３】
まず、図４に示すように、例えば１〜１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコンなどからなる半導体基板（半導体ウエハ）ＳＢを準備する。続いて、半導体基板ＳＢの主面に素子分離層２を形成する。素子分離層２は酸化シリコンなどの絶縁体からなり、例えばＳＴＩ（Shallow Trench Isolation）法またはＬＯＣＯＳ（Local Oxidization of Silicon）法などにより形成される。例えば、半導体基板ＳＢに形成された溝（素子分離溝）２ａに埋め込まれた絶縁膜により、素子分離層２を形成することができる。
【００８４】
次に、半導体基板ＳＢのＭＯＮＯＳメモリセルを形成する領域（ＭＯＮＯＳメモリセル形成領域１Ａ）、周辺ＭＯＳＦＥＴを形成する領域（周辺ＭＯＳＦＥＴ形成領域１Ｂ）および高耐圧ＭＯＳＦＥＴを形成する領域（高耐圧ＭＯＳＦＥＴ形成領域１Ｃ）に、ｐウエル３ａ、３ｂおよび３ｃをそれぞれ形成する。このとき、ｐウエル３ａ、３ｂおよび３ｃは、例えばホウ素（Ｂ）などのｐ型の不純物をイオン注入することなどによって形成される。なお、ｐウエル３ａ、３ｂおよび３ｃはそれぞれフォトリソグラフィ技術を用いて別工程によって不純物を打ち分け、異なる不純物濃度とすることができる。
【００８５】
ここで、ｐウエル３ａ、３ｂおよび３ｃを形成するためのイオン注入を行う前に、半導体基板ＳＢの上面にスルー膜として酸化シリコン膜ＯＸを形成しておくことが望ましい。酸化シリコン膜ＯＸは例えば熱処置により形成される絶縁膜であり、ｐウエル３ａ、３ｂおよび３ｃを形成する際のイオン注入により半導体基板ＳＢがダメージを負うことを防ぐ働きを有する。
【００８６】
次に、図５に示すように、ＣＶＤ法により、半導体基板ＳＢ上に窒化シリコン膜からなる絶縁膜を堆積した後、フォトリソグラフィ技術および異方性エッチングにより、前記窒化シリコン膜からなる絶縁膜をパターニングし、ＭＯＮＯＳメモリセル形成領域１Ａの半導体基板ＳＢ上に酸化シリコン膜ＯＸを介してダミーパターンＤＰを形成する。
【００８７】
また、ダミーパターンＤＰを形成した後に、選択ゲート電極ＣＧ下のチャネル領域に対して、イオン注入を行っておくこともできる。
【００８８】
次に、図６に示すように、半導体基板ＳＢ上の酸化シリコン膜ＯＸをウェットエッチングによって除去する。その後、周知の２種ゲート酸化プロセスにより高耐圧ＭＯＳＦＥＴ形成領域１Ｃに厚膜絶縁膜４０ｃを形成し、周辺ＭＯＳＦＥＴ形成領域１Ｂに絶縁膜４０ｂを形成し、ＭＯＮＯＳメモリセル形成領域１Ａに絶縁膜４０ａを形成する。
【００８９】
すなわち、半導体基板ＳＢ上の酸化シリコン膜ＯＸを除去した後、半導体基板ＳＢの主面上の全面に厚い酸化シリコン膜を熱酸化法またはＣＶＤ法により形成する。その後、高耐圧ＭＯＳＦＥＴ形成領域１Ｃをフォトレジスト膜で覆う。続いて、前記フォトレジスト膜をマスクとしてＭＯＮＯＳメモリセル形成領域１Ａおよび周辺ＭＯＳＦＥＴ形成領域１Ｂの酸化シリコン膜をドライエッチングまたはウェットエッチングにより選択的に除去し、高耐圧ＭＯＳＦＥＴ形成領域１Ｃに厚い酸化シリコン膜からなる厚膜絶縁膜４０ｃを残した後、前記フォトレジスト膜をアッシングにより除去する。その後、半導体基板ＳＢを熱酸化してＭＯＮＯＳメモリセル形成領域１Ａおよび周辺ＭＯＳＦＥＴ形成領域１Ｂに絶縁膜４０ａおよび絶縁膜４０ｂをそれぞれ形成する。このとき、高耐圧ＭＯＳＦＥＴ形成領域１Ｃの厚膜絶縁膜４０ｃの下部のｐウエル３ｃの上面も若干酸化される。
【００９０】
これにより、高耐圧ＭＯＳＦＥＴ形成領域１Ｃに相対的に膜厚が厚い厚膜絶縁膜４０ｃが形成され、ＭＯＮＯＳメモリセル形成領域１Ａおよび周辺ＭＯＳＦＥＴ形成領域１Ｂに、相対的に膜厚の薄い絶縁膜４０ａおよび絶縁膜４０ｂがそれぞれ形成される。なお、絶縁膜４０ａおよび絶縁膜４０ｂの製法は、熱酸化法に限られず、ＩＳＳＧ酸化処理またはＣＶＤ法によって形成してもよい。
【００９１】
次に、図７に示すように、ダミーパターンＤＰを覆うように、半導体基板ＳＢ上にポリシリコン膜５ｐをＣＶＤ法により堆積する。
【００９２】
次に、図８に示すように、周辺ＭＯＳＦＥＴ形成領域１Ｂおよび高耐圧ＭＯＳＦＥＴ形成領域１Ｃをフォトレジスト膜で覆った後、ドライエッチングなどの異方性エッチングによりＭＯＮＯＳメモリセル形成領域１Ａのポリシリコン膜５ｐの一部を除去し、ダミーパターンＤＰの上面および絶縁膜４０ａの上面を露出する。これにより、ダミーパターンＤＰの両側の側壁に、サイドウォール状に加工されたポリシリコン膜５ｐからなる選択ゲート電極ＣＧを形成する。続いて、周辺ＭＯＳＦＥＴ形成領域１Ｂおよび高耐圧ＭＯＳＦＥＴ形成領域１Ｃのフォトレジスト膜を除去した後、ｎ型の不純物（例えばＰ（リン））を選択ゲート電極ＣＧおよびポリシリコン膜５ｐにイオン注入する。
【００９３】
なお、ここで選択ゲート電極ＣＧは、ダミーパターンＤＰのサイドウォールとして自己整合的に形成されており、フォトリソグラフィ技術およびエッチング法を用いて形成されるものではない。
【００９４】
また、選択ゲート電極ＣＧをサイドウォール状に加工した後に、メモリゲート電極ＭＧ下のチャネル領域に対して、イオン注入を行っておくこともできる。
【００９５】
次に、図９に示すように、ＭＯＮＯＳメモリセル形成領域１Ａにおいて露出している絶縁膜４０ａを除去し、選択ゲート電極ＣＧと半導体基板ＳＢとの間に、絶縁膜４０ａからなるゲート絶縁膜４ａを形成する。
【００９６】
続いて、半導体基板ＳＢの主面上の全面に、メモリゲート電極ＭＧのゲート絶縁膜として、ＯＮＯ膜１３を形成する。ＯＮＯ膜１３は、例えばＣＶＤ法により半導体基板ＳＢ上に順に形成した酸化シリコン膜からなるボトム酸化膜、窒化シリコン膜からなる電荷蓄積膜および酸化シリコン膜からなるトップ酸化膜の３層からなる積層膜である。ＯＮＯ膜１３は積層膜であるが、図９およびその他の図では、図を分かりやすくするため、ＯＮＯ膜１３を一層の膜として示している。
【００９７】
図９に示すように、ＯＮＯ膜１３は選択ゲート電極ＣＧおよびダミーパターンＤＰを覆うように形成されている。ＯＮＯ膜１３と選択ゲート電極ＣＧとが接する領域において、ＯＮＯ膜１３はサイドウォール状の選択ゲート電極ＣＧの曲面に形成されているため、選択ゲート電極ＣＧの曲面に沿って湾曲した面を有している。
【００９８】
次に、図１０に示すように、半導体基板ＳＢの主面上の全面にポリシリコン膜を例えばＣＶＤ法により堆積した後、異方性エッチングにより、前記ポリシリコン膜の一部を除去し、ＯＮＯ膜１３の一部の表面を露出させる。このとき、選択ゲート電極ＣＧの側壁であって、ダミーパターンＤＰと接している側壁の反対側の側壁には、ＯＮＯ膜を介して前記ポリシリコン膜からなるメモリゲート電極ＭＧが形成される。また、メモリゲート電極ＭＧと選択ゲート電極ＣＧとの間およびメモリゲート電極ＭＧと半導体基板ＳＢとの間の領域のＯＮＯ膜１３はメモリゲート電極ＭＧに覆われているため露出していない。
【００９９】
メモリゲート電極ＭＧは選択ゲート電極ＣＧの曲面に接するように、サイドウォール状に形成されるため、メモリゲート電極ＭＧの両方の側壁であって、選択ゲート電極ＣＧの側壁のＯＮＯ膜１３に接する側壁および反対側の側壁は、いずれも半導体基板ＳＢの主面に対して垂直に延在していない。つまり、選択ゲート電極ＣＧはダミーパターンＤＰのサイドウォールとして形成され、メモリゲート電極ＭＧは選択ゲート電極ＣＧのサイドウォールとして形成されている。ここで、半導体基板ＳＢの主面に対して垂直な方向におけるメモリゲート電極ＭＧの高さが、選択ゲート電極ＣＧの同方向の高さよりも低くなるように、前記ポリシリコン膜のエッチング工程におけるエッチングの時間を調整する。
【０１００】
次に、図１１に示すように、メモリゲート電極ＭＧに覆われているＯＮＯ膜１３以外の、露出しているＯＮＯ膜１３を異方性エッチングにより除去する。続いて、ダミーパターンＤＰを異方性エッチングにより除去し、酸化シリコン膜ＯＸを露出させる。
【０１０１】
次に、図１２に示すように、周辺ＭＯＳＦＥＴ形成領域１Ｂおよび高耐圧ＭＯＳＦＥＴ形成領域１Ｃにおいて、フォトリソグラフィ技術およびドライエッチングを用いてポリシリコン膜５ｐをパターニングし、周辺ＭＯＳＦＥＴ形成領域１Ｂではポリシリコン膜５ｐからなるゲート電極５ｂを形成し、高耐圧ＭＯＳＦＥＴ形成領域１Ｃではポリシリコン膜５ｐからなるゲート電極５ｃを形成する。このエッチング工程では、ＭＯＮＯＳメモリセル形成領域１Ａはフォトレジスト膜により覆っておく。
【０１０２】
なお、ゲート電極５ｂは、後の工程で形成される周辺ＭＯＳＦＥＴを構成する導電膜である。周辺ＭＯＳＦＥＴは高耐圧ＭＯＳＦＥＴよりも小さい電圧で作動する電界効果トランジスタであり、特に省電力化、高速化および微細化が求められる素子である。従って、ゲート電極５ｂは、フォトリソグラフィ技術を用いたパターニングにより可能な限り微細化されることが望ましく、本実施の形態では、ゲート電極５ｂのゲート長を最小加工寸法で形成する。
【０１０３】
フォトリソグラフィ技術を用いて加工されたパターンは微細化される（幅が小さくなる）につれて、パターンの幅のばらつきが顕著になる傾向がある。ゲート電極５ｂはフォトリソグラフィ技術を用いてパターニングされているため、ゲート電極５ｂのゲート長を最小加工寸法よりも小さくした場合、ゲート電極５ｂのゲート長がばらつくことによって周辺ＭＯＳＦＥＴのしきい値電圧のばらつきの発生が顕著となる。
【０１０４】
つまり、本願では、フォトリソグラフィ技術を用いて加工されたパターンのばらつきと、ゲート電極のゲート長のばらつきに起因するしきい値電圧のばらつきが問題とならない範囲での、最小のゲート長をゲート電極の最小加工寸法とする。
【０１０５】
その後、半導体基板ＳＢ上のフォトレジスト膜をアッシングして除去する。
【０１０６】
次に、図１３に示すように、半導体基板ＳＢの主面にｎ型の不純物（例えばＰ（リン））をイオン注入することにより、ＭＯＮＯＳメモリセル形成領域１Ａの半導体基板ＳＢの主面にｎ−型の半導体領域であるエクステンション領域１４ａを形成する。同様に、周辺ＭＯＳＦＥＴ形成領域１Ｂの半導体基板ＳＢの主面にｎ−型の半導体領域であるエクステンション領域１４ｂを形成し、高耐圧ＭＯＳＦＥＴ形成領域１Ｃの半導体基板ＳＢの主面にｎ−型の半導体領域であるエクステンション領域１４ｃを形成する。エクステンション領域１４ａ、１４ｂおよび１４ｃはそれぞれＭＯＮＯＳメモリセル、周辺ＭＯＳＦＥＴおよび高耐圧ＭＯＳＦＥＴのソース・ドレイン領域を構成する半導体領域である。なお、ＭＯＮＯＳメモリセルのエクステンション領域１４ａは、ドレイン側とソース側で、それぞれ個別に形成してもよい。
【０１０７】
次に、図１４に示すように、例えばＣＶＤ法により半導体基板ＳＢの主面上の全面に絶縁膜を堆積した後、異方性エッチングにより、前記絶縁膜の一部を除去し、半導体基板ＳＢの一部の表面を露出させる。これにより、メモリゲート電極ＭＧの側壁であってＯＮＯ膜１３と接していない側壁、選択ゲート電極ＣＧの側壁であってＯＮＯ膜１３と接していない側壁、ゲート電極５ｂおよび５ｃのそれぞれの両側の側壁に前記絶縁膜からなるサイドウォール１５を形成する。前記絶縁膜は、酸化シリコン膜、窒化シリコン膜、またはそれらの積層膜からなる。
【０１０８】
続いて、サイドウォール１５に覆われていない酸化シリコン膜ＯＸ、絶縁膜４０ｂおよび厚膜絶縁膜４０ｃをエッチングにより除去する。これにより、周辺ＭＯＳＦＥＴ形成領域１Ｂではサイドウォール１５およびゲート電極５ｂと半導体基板ＳＢとの間に、絶縁膜４０ｂからなるゲート絶縁膜４ｂを形成し、高耐圧ＭＯＳＦＥＴ形成領域１Ｃではサイドウォール１５およびゲート電極５ｃと半導体基板ＳＢとの間に、厚膜絶縁膜４０ｃからなるゲート絶縁膜４ｃを形成する。
【０１０９】
なお、選択ゲート電極ＣＧの側壁であって、半導体基板ＳＢの主面に対して垂直に延在する側壁に形成されたサイドウォール１５の下部には、半導体基板ＳＢとの間に酸化シリコン膜ＯＸが形成されており、周辺ＭＯＳＦＥＴ形成領域１Ｂおよび高耐圧ＭＯＳＦＥＴ形成領域１Ｃのサイドウォール１５の下部には、ゲート絶縁膜４ｂおよび４ｃがそれぞれ形成されている。
【０１１０】
これに対し、図１１を用いて説明したエッチング工程において、露出した酸化シリコン膜ＯＸを除去してもよく、また、図１２を用いて説明したエッチング工程において、露出した絶縁膜４０ｂおよび厚膜絶縁膜４０ｃをあらかじめ除去しても構わない。この場合、サイドウォール１５の下部には酸化シリコン膜ＯＸまたは絶縁膜４０ｂおよび厚膜絶縁膜４０ｃは形成されない。
【０１１１】
次に、図１５に示すように、半導体基板ＳＢの上面にｎ型の不純物（例えばＰ（リン））を相対的に高い濃度でイオン注入することにより、ＭＯＮＯＳメモリセル形成領域１Ａの半導体基板ＳＢの主面にｎ＋型の半導体領域である拡散層１６ａを形成する。同様に、周辺ＭＯＳＦＥＴ形成領域１Ｂの半導体基板ＳＢの主面にｎ＋型の半導体領域である拡散層１６ｂを形成し、高耐圧ＭＯＳＦＥＴ形成領域１Ｃの半導体基板ＳＢの主面にｎ＋型の半導体領域である拡散層１６ｃを形成する。
【０１１２】
このとき、拡散層１６ａ、１６ｂおよび１６ｃは露出している半導体基板ＳＢの上面にのみ形成されるため、エクステンション領域１４ａ、１４ｂおよび１４ｃはサイドウォール１５の下部に残り、拡散層１６ａ、１６ｂおよび１６ｃはそれぞれエクステンション領域１４ａ、１４ｂおよび１４ｃに接して形成される。
【０１１３】
拡散層１６ａ、１６ｂおよび１６ｃはそれぞれＭＯＮＯＳメモリセル、周辺ＭＯＳＦＥＴおよび高耐圧ＭＯＳＦＥＴのソース・ドレイン領域を構成する半導体領域であり、エクステンション領域１４ａ、１４ｂおよび１４ｃよりも接合深さが深く形成されている。拡散層１６ａ、１６ｂおよび１６ｃはエクステンション領域１４ａ、１４ｂおよび１４ｃよりも高い不純物濃度を有しているため、エクステンション領域１４ａ、１４ｂおよび１４ｃよりも高い導電率を有している。
【０１１４】
以上の工程により、ＭＯＮＯＳメモリセル形成領域１Ａには、選択ゲート電極ＣＧ、ゲート絶縁膜４ａ、ＯＮＯ膜１３、メモリゲート電極ＭＧおよび拡散層１６ａを含むＭＯＮＯＳメモリセルＭｎが形成される。同様に、周辺ＭＯＳＦＥＴ形成領域１Ｂには、ゲート電極５ｂ、ゲート絶縁膜４ｂおよび拡散層１６ｂを有する周辺ＭＯＳＦＥＴＣｎが形成され、高耐圧ＭＯＳＦＥＴ形成領域１Ｃには、ゲート電極５ｃ、ゲート絶縁膜４ｃおよび拡散層１６ｃを有する高耐圧ＭＯＳＦＥＴＩｎが形成される。
【０１１５】
図８に示したように、選択ゲート電極ＣＧはダミーパターンＤＰの両側の側壁にそれぞれ形成されるため、その後の工程を経て形成されるＭＯＮＯＳメモリセルＭｎは図１５に示すように二つのメモリセルが対になって配置される。この２つのＭＯＮＯＳメモリセルＭｎは、選択ゲート電極ＣＧの側壁であってダミーパターンＤＰ（図８参照）と接していた側壁同士が対向するように線対称に配置されている。また、それぞれのＭＯＮＯＳメモリセルＭｎは、その間に形成された拡散層１６ａを共有している。
【０１１６】
次に、図１６に示すように、周知のサリサイドプロセスにより、選択ゲート電極ＣＧ、メモリゲート電極ＭＧ、ゲート電極５ｂ、５ｃ、拡散層１６ａ、１６ｂおよび１６ｃのそれぞれの表面にシリサイド層１７を形成する。シリサイド化の手順としては、まず半導体基板ＳＢの主面上にスパッタリングで金属膜を堆積し、続いて半導体基板ＳＢを熱処理した後、未反応の金属膜をウェットエッチングで除去することで、シリサイド層１７を形成する。シリサイド層１７の部材としては、ニッケルシリサイド、コバルトシリサイド、チタンシリサイド、またはプラチナシリサイドを例示することができる。
【０１１７】
なお、ＭＯＮＯＳメモリセルＭｎが動作するためには選択ゲート電極ＣＧとメモリゲート電極ＭＧとが絶縁されている必要があるため、ここでは選択ゲート電極ＣＧおよびメモリゲート電極ＭＧのそれぞれの上部に形成されるシリサイド層１７同士が接触して一体とならないようにすることが重要である。これに対し、本実施の形態では、図１０を用いて説明したメモリゲート電極ＭＧを形成する工程において、メモリゲート電極ＭＧの高さを選択ゲート電極ＣＧの高さよりも低く形成している。これにより、シリサイド層１７の形成工程において、選択ゲート電極ＣＧおよびメモリゲート電極ＭＧのそれぞれの上部に形成されるシリサイド層１７同士が接触することを防ぐことで、選択ゲート電極ＣＧおよびメモリゲート電極ＭＧが電気的に接続することを防ぐことを可能としている。なお、この時、選択ゲート電極ＣＧとメモリゲート電極ＭＧとの間に存在するＯＮＯ膜１３の高さを、メモリゲート電極ＭＧの高さよりも高くしておくことが、より好ましい。その場合、選択ゲート電極ＣＧとメモリゲート電極ＭＧの間に、ＯＮＯ膜１３が確実に存在するため、シリサイド層１７同士の短絡をさらに防ぐ事ができる。
【０１１８】
次に、図１７に示すように、半導体基板ＳＢの主面上の全面に、ＣＶＤ法により窒化シリコン膜からなるストッパ絶縁膜ＳＴおよび酸化シリコン膜からなる層間絶縁膜１８を順次形成（堆積）する。
【０１１９】
次に、図１８に示すように、層間絶縁膜１８の上面から拡散層１６ａ、１６ｂおよび１６ｃのそれぞれの上面に形成されたシリサイド層１７に達するコンタクトホール１９を形成する。
【０１２０】
続いて、コンタクトホール１９内にチタンまたは窒化チタン等の薄いバリア導体膜を形成した後、コンタクトホール１９内にタングステン膜を充填することにより、前記タングステン膜からなるコンタクトプラグ２０を形成する。なお、図示していない他の領域では、同工程において、層間絶縁膜１８の上面から選択ゲート電極ＣＧおよびメモリゲート電極ＭＧのそれぞれの上部に形成されたシリサイド層１７に達するコンタクトホールおよびコンタクトプラグが形成される。
【０１２１】
次に、図１９に示すように、周知の技術であるダマシンプロセスによって、層間絶縁膜１８およびコンタクトプラグ２０上にストッパ絶縁膜２１、層間絶縁膜２２および金属配線２５を形成することで、本実施の形態の不揮発性記憶装置が完成する。
【０１２２】
すなわち、層間絶縁膜１８およびコンタクトプラグ２０上に、ＣＶＤ法などによりストッパ絶縁膜２１、層間絶縁膜２２を順次形成した後、フォトリソグラフィ技術およびドライエッチングを用いて層間絶縁膜２２およびストッパ絶縁膜２１を加工し層間絶縁膜１８およびコンタクトプラグ２０の上面を露出する配線溝２３を形成する。
【０１２３】
その後、層間絶縁膜２２の上面および配線溝２３の内壁および底部に、タンタル、窒化タンタル等またはそれらの積層膜からなるバリア導体膜と、銅を主成分とする導体膜とをスパッタリングなどにより形成する。続いて、前記バリア導体膜および前記導体膜をＣＭＰ法により研磨して層間絶縁膜２２の上面を露出させることにより、配線溝２３の内部に、前記バリア導体膜および前記導体膜からなる金属配線２５が形成される。
【０１２４】
本実施の形態では、上述したように、図８に示す選択ゲート電極ＣＧをダミーパターンＤＰのサイドウォールとして形成しているため、フォトリソグラフィ技術を用いて選択ゲート電極をパターニングする工程が必要ない。したがって、フォトマスクを用いて導電膜上にフォトレジスト膜を形成し、前記フォトレジスト膜をマスクとしてエッチングによって選択ゲート電極を形成した際、選択ゲート電極のゲート長がばらつきやすいのに対し、本実施の形態では導電膜の成膜時における膜厚によって選択ゲート電極のゲート長が決まるため、ゲート長のばらつきが発生しにくい。
【０１２５】
これにより、選択ゲート電極のゲート長のばらつきに起因するしきい値電圧のばらつきの発生を防ぐことが可能であり、フォトリソグラフィ技術を用いたパターニングによって形成される矩形の選択ゲート電極の最小加工寸法よりも小さいゲート長を有する選択ゲート電極を形成することができる。したがって、図１９に示す周辺ＭＯＳＦＥＴＣｎのゲート電極５ｂのゲート長は最小加工寸法であるため、選択ゲート電極ＣＧのゲート長は、ゲート電極５ｂのゲート長よりも小さい。
【０１２６】
また、本実施の形態では、図１０に示すメモリゲート電極ＭＧの形成工程において、ダミーパターンＤＰの両側の側壁に形成されたサイドウォール状の選択ゲート電極ＣＧのそれぞれには、一方の側壁にのみメモリゲート電極ＭＧが形成されている。このため、本実施の形態の不揮発性記憶装置の製造工程では、選択ゲート電極ＣＧの側壁に形成された不要なメモリゲート電極を除去する工程がない。
【０１２７】
よって、不要なメモリゲート電極を除去するために、フォトレジスト膜の端部を選択ゲート電極の直上に合わせて形成し、選択ゲート電極の側壁に残すメモリゲート電極を前記フォトレジスト膜で覆う工程がないので、フォトマスクの合わせずれを考慮する必要がない。
【０１２８】
すなわち、本実施の形態の不揮発性記憶装置は、フォトリソグラフィ技術を用いて選択ゲート電極をパターニングし、また、フォトマスクを用いて不要なメモリゲート電極を除去する工程を省くことにより、製造工程を簡略化することができる。また、本実施の形態の不揮発性記憶装置は、選択ゲート電極のゲート長を最小加工寸法よりも小さくできるので、前記ゲート長方向における不揮発性記憶装置のサイズを小さくすることができる。これにより、不揮発性記憶装置のさらなる微細化および高集積化が可能となる。また、これに伴い、不揮発性記憶装置の動作速度を向上することができる。
【０１２９】
なお、本実施の形態では、選択ゲート電極をダミーパターンのサイドウォールとして形成し、メモリゲート電極を選択ゲート電極のサイドウォールとして形成しているため、選択ゲート電極のゲート長の長さに対して選択ゲート電極の高さが低くなると、選択ゲート電極に接するＯＮＯ膜およびＯＮＯ膜を介して選択ゲート電極に隣接するメモリゲート電極は、選択ゲート電極の曲面に覆い被さるように形成される。
【０１３０】
すなわち、選択ゲート電極の高さがゲート長に対して小さい場合、ＯＮＯ膜から露出する選択ゲート電極の表面と、ＯＮＯ膜に接するメモリゲート電極の端部とが近接し、選択ゲート電極およびメモリゲート電極の表面にシリサイド層を形成した際に、それぞれのシリサイド層が接触してメモリゲート電極と選択ゲート電極とが短絡するおそれがある。
【０１３１】
一方、選択ゲート電極のゲート長の長さに対し、選択ゲート電極の高さが高い場合、ＯＮＯ膜およびメモリゲート電極が選択ゲート電極の上部を覆わないように、ＯＮＯ膜およびメモリゲート電極の高さを選択ゲート電極の高さに対して低く形成することが容易となる。メモリゲート電極の高さは選択ゲート電極の高さに対して低い方が、メモリゲート電極および選択ゲート電極の表面にシリサイド層を形成した際にそれぞれのシリサイド層同士が接触しにくくなるため、選択ゲート電極の長さが選択ゲート電極のゲート長の長さに対して長いアスペクト比を有することが望ましい。なお、この時、ＯＮＯ膜の高さをメモリゲート電極ＭＧの高さよりも高くしておくことが、より好ましい。その場合、選択ゲート電極ＣＧとメモリゲート電極ＭＧの間に、ＯＮＯ膜が確実に存在するため、シリサイド層同士の短絡をさらに防ぐ事ができる。
【０１３２】
図８に示す選択ゲート電極ＣＧはダミーパターンＤＰのサイドウォールであるため、選択ゲート電極ＣＧの高さを高くするには、ダミーパターンＤＰの高さを高くすればよい。
【０１３３】
なお、本実施の形態では、図１に示すＭＯＮＯＳメモリセルＭｎ、周辺ＭＯＳＦＥＴＣｎおよび高耐圧ＭＯＳＦＥＴＩｎをｎ型のチャネルを有する素子としたが、ｐ型のチャネルを有する素子として形成しても構わない。
【０１３４】
また、本実施の形態ではゲート絶縁膜が酸化シリコン膜からなるＭＯＳＦＥＴを例に説明したが、酸化膜を含まないゲート絶縁膜を有するＭＩＳＦＥＴを含む不揮発性記憶装置に本発明を適用しても構わない。
【０１３５】
（実施の形態２）
前記実施の形態１では、選択ゲート電極をダミーパターンのサイドウォールとして形成し、メモリゲート電極を選択ゲート電極のサイドウォールとして形成した不揮発性記憶装置について説明した。本実施の形態では、前記実施の形態１とは逆に、メモリゲート電極をダミーパターンのサイドウォールとして形成し、選択ゲート電極をメモリゲート電極のサイドウォールとして形成した不揮発性記憶装置について説明する。
【０１３６】
以下に、本実施の形態の不揮発性記憶装置の製造方法を、図２０〜図２９を用いて説明する。図２０〜図２９は製造工程中の不揮発性記憶装置の断面図である。
【０１３７】
まず、前記実施の形態１において図４を用いて説明したように半導体基板ＳＢを用意し、半導体基板ＳＢの上面に素子分離層２、ｐウエル３ａ、３ｂ、３ｃおよび酸化シリコン膜ＯＸを形成する。
【０１３８】
次に、図２０に示すように、半導体基板ＳＢの主面上の全面に窒化シリコン膜をＣＶＤ法などにより形成した後、フォトリソグラフィ技術を用いた異方性エッチングにより前記窒化シリコン膜をパターニングし、ＭＯＮＯＳメモリセル形成領域１Ａの半導体基板ＳＢ上に、酸化シリコン膜ＯＸを介して前記窒化シリコン膜からなるダミーパターンＤＰを形成する。このとき、周辺ＭＯＳＦＥＴ形成領域１Ｂおよび高耐圧ＭＯＳＦＥＴ形成領域１Ｃの前記窒化シリコン膜は、前記異方性エッチング工程により除去する。
【０１３９】
次に、図２１に示すように、半導体基板ＳＢの上面に露出している酸化シリコン膜ＯＸを異方性エッチング、または等方性エッチングにより除去する。ただし、ダミーパターンＤＰの直下の酸化シリコン膜ＯＸはダミーパターンＤＰに覆われているため、除去されない。
【０１４０】
続いて、半導体基板ＳＢの主面上の全面にＯＮＯ膜１３を例えばＣＶＤ法により形成する。ＯＮＯ膜１３は前記実施の形態１と同様に、半導体基板ＳＢ側から順にボトム酸化膜、電荷蓄積膜およびトップ酸化膜の３層からなる積層膜であるが、図２１〜図２９ではＯＮＯ膜１３を一層の膜として示している。ここで、ＯＮＯ膜１３はダミーパターンＤＰの側壁および上面にも形成される。ダミーパターンＤＰの側壁は半導体基板ＳＢの主面に対して垂直な方向に延在しているため、ダミーパターンＤＰの側壁に形成されたＯＮＯ膜は半導体基板ＳＢの主面に対して垂直な方向に延在している。
【０１４１】
次に、図２２に示すように、半導体基板ＳＢの主面上の全面にポリシリコン膜を堆積した後、ドライエッチングなどの異方性エッチングを用いて前記ポリシリコン膜を一部除去し、半導体基板ＳＢ上のＯＮＯ膜１３の上面を露出させる。これにより、ＭＯＮＯＳメモリセル形成領域１ＡのダミーパターンＤＰの側壁には、ＯＮＯ膜１３を介して前記ポリシリコン膜からなるサイドウォール状のメモリゲート電極ＭＧが形成される。メモリゲート電極ＭＧは、前記実施の形態１の選択ゲート電極と同様にダミーパターンＤＰのサイドウォールとして形成されるため、ＯＮＯ膜１３を介してダミーパターンＤＰと接する側壁は半導体基板ＳＢの主面に対して垂直な方向に延在するが、その反対側の側壁は曲面を有する。
【０１４２】
続いて、半導体基板ＳＢの主面に向かって不純物をイオン注入し、メモリゲート電極ＭＧ内に、例えばｎ型の不純物（例えばＰ（リン））を導入する。
【０１４３】
次に、図２３に示すように、異方性エッチング、または等方性エッチングにより、半導体基板ＳＢの主面に露出しているＯＮＯ膜１３を除去する。すなわち、ダミーパターンＤＰとメモリゲート電極ＭＧとの間および半導体基板ＳＢとメモリゲート電極ＭＧとの間以外の領域のＯＮＯ膜１３が除去される。
【０１４４】
続いて、半導体基板ＳＢの主面上に、例えば酸化シリコン膜からなる絶縁膜を形成した後、異方性エッチングにより前記絶縁膜を一部除去して半導体基板ＳＢの主面を露出させることで、メモリゲート電極ＭＧの側壁であってＯＮＯ膜１３に接する側壁の反対側の曲面を有する側壁に、前記絶縁膜からなるサイドウォール状のゲート側壁絶縁膜２６を形成する。なお、前記絶縁膜は、例えばＣＶＤ法を用いて形成する。
【０１４５】
次に、図２４に示すように、前記実施の形態１と同様に、周知の２種ゲート酸化プロセスにより高耐圧ＭＯＳＦＥＴ形成領域１Ｃに厚膜絶縁膜４０ｃを形成し、周辺ＭＯＳＦＥＴ形成領域１Ｂに絶縁膜４０ｂを形成し、ＭＯＮＯＳメモリセル形成領域１Ａに絶縁膜４０ａを形成する。
【０１４６】
すなわち、まず半導体基板ＳＢの主面上の全面に厚い酸化シリコン膜を熱酸化法またはＣＶＤ法により形成する。このとき、メモリゲート電極ＭＧの曲面の側壁のゲート側壁絶縁膜２６上にも前記厚い酸化シリコン膜が形成される。
【０１４７】
その後、高耐圧ＭＯＳＦＥＴ形成領域１Ｃをフォトレジスト膜で覆う。続いて、前記フォトレジスト膜をマスクとしてＭＯＮＯＳメモリセル形成領域１Ａおよび周辺ＭＯＳＦＥＴ形成領域１Ｂの酸化シリコン膜をドライエッチングまたはウェットエッチングにより選択的に除去し、高耐圧ＭＯＳＦＥＴ形成領域１Ｃに厚い酸化シリコン膜からなる厚膜絶縁膜４０ｃを残した後、前記フォトレジスト膜をアッシングにより除去する。このとき、メモリゲート電極ＭＧの曲面の側壁上の前記厚いシリコン膜は除去され、メモリゲート電極ＭＧの曲面の側壁にはゲート側壁絶縁膜２６が残る。
【０１４８】
その後、半導体基板ＳＢを熱酸化してＭＯＮＯＳメモリセル形成領域１Ａおよび周辺ＭＯＳＦＥＴ形成領域１Ｂに絶縁膜４０ａおよび絶縁膜４０ｂをそれぞれ形成する。このとき、高耐圧ＭＯＳＦＥＴ形成領域１Ｃの厚膜絶縁膜４０ｃの下部のｐウエル３ｃの上面も若干酸化される。また、ゲート側壁絶縁膜２６とメモリゲート電極ＭＧとの界面のメモリゲート電極ＭＧも若干酸化されるため、ゲート側壁絶縁膜２６の膜厚は、図２３に示したゲート側壁絶縁膜２６の形成時の膜厚よりも厚くなる。また、図２４に示すように、絶縁膜４０ａ、４０ｂの形成後のゲート側壁絶縁膜２６の膜厚は、ＭＯＮＯＳメモリセル形成領域１Ａおよび周辺ＭＯＳＦＥＴ形成領域１Ｂの半導体基板ＳＢの主面に形成された絶縁膜４０ａ、４０ｂよりも厚い。なお、絶縁膜４０ａおよび絶縁膜４０ｂは熱酸化により形成されるため、窒化シリコン膜からなるダミーパターンＤＰ上には絶縁膜は形成されない。
【０１４９】
これにより、高耐圧ＭＯＳＦＥＴ形成領域１Ｃに相対的に膜厚の厚い厚膜絶縁膜４０ｃが形成され、ＭＯＮＯＳメモリセル形成領域１Ａおよび周辺ＭＯＳＦＥＴ形成領域１Ｂに、相対的に膜厚の薄い絶縁膜４０ａおよび絶縁膜４０ｂがそれぞれ形成される。なお、絶縁膜４０ａおよび絶縁膜４０ｂの製法は、熱酸化法に限られず、ＩＳＳＧ酸化処理またはＣＶＤ法によって形成してもよい。
【０１５０】
なお、この時、ゲート側壁絶縁膜２６の高さをメモリゲート電極ＭＧの高さよりも高くしておくことが、より好ましい。その場合、選択ゲート電極ＣＧとメモリゲート電極ＭＧの間に、ゲート側壁絶縁膜２６が確実に存在するため、シリサイド層同士の短絡をさらに防ぐ事ができる。
【０１５１】
次に、図２５に示すように、半導体基板ＳＢの主面上の全面に、例えばポリシリコン膜をＣＶＤ法などにより形成した後、フォトリソグラフィ技術を用いた異方性エッチングにより周辺ＭＯＳＦＥＴ形成領域１Ｂおよび高耐圧ＭＯＳＦＥＴ形成領域１Ｃの前記ポリシリコン膜をパターニングする。これにより、周辺ＭＯＳＦＥＴ形成領域１Ｂの半導体基板ＳＢ上には、絶縁膜４０ｂを介してゲート電極５ｂが形成され、高耐圧ＭＯＳＦＥＴ形成領域１Ｃの半導体基板ＳＢ上には、厚膜絶縁膜４０ｃを介してゲート電極５ｂが形成される。ここで、ゲート電極５ｂのゲート長は最小加工寸法であるものとする。
【０１５２】
このエッチング工程では、ＭＯＮＯＳメモリセル形成領域１Ａはフォトレジスト膜により覆わないため、ゲート側壁絶縁膜２６の側壁であってメモリゲート電極ＭＧと接していない側壁には、前記ポリシリコン膜からなるサイドウォール状の選択ゲート電極ＣＧが形成される。選択ゲート電極ＣＧとメモリゲート電極ＭＧとの間にはゲート側壁絶縁膜２６が形成されており、選択ゲート電極ＣＧと半導体基板ＳＢとの間には絶縁膜４０ａが形成されている。選択ゲート電極ＣＧはサイドウォールとして形成されるため、前記ポリシリコン膜の成膜時の膜厚により、精度よく選択ゲート電極ＣＧのゲート長を制御することが可能である。
【０１５３】
また、ゲート側壁絶縁膜２６を介して隣接する選択ゲート電極ＣＧおよびメモリゲート電極ＭＧが、ゲート側壁絶縁膜２６の上部で電気的に接続されることを防ぐため、選択ゲート電極ＣＧを形成するエッチング時間を調整するなどして、選択ゲート電極ＣＧの高さを、隣接するメモリゲート電極ＭＧよりも低く形成する。
【０１５４】
次に、図２６に示すように、窒化シリコン膜からなるダミーパターンＤＰを、異方性エッチングにより選択的に除去する。その後、半導体基板ＳＢの主面にｎ型の不純物（例えばＰ（リン））をイオン注入することにより、ＭＯＮＯＳメモリセル形成領域１Ａの半導体基板ＳＢの主面にｎ−型の半導体領域であるエクステンション領域１４ａを形成する。同様に、周辺ＭＯＳＦＥＴ形成領域１Ｂの半導体基板ＳＢの主面にｎ−型の半導体領域であるエクステンション領域１４ｂを形成し、高耐圧ＭＯＳＦＥＴ形成領域１Ｃの半導体基板ＳＢの主面にｎ−型の半導体領域であるエクステンション領域１４ｃを形成する。
【０１５５】
次に、図２７に示すように、例えばＣＶＤ法により半導体基板ＳＢの主面上の全面に絶縁膜を堆積した後、異方性エッチングにより、前記絶縁膜の一部を除去し、半導体基板ＳＢの一部の表面を露出させる。これにより、メモリゲート電極ＭＧの一方の側壁にＯＮＯ膜１３を介して前記絶縁膜からなるサイドウォール１５を形成する。同様に、選択ゲート電極ＣＧの側壁であって、ゲート側壁絶縁膜２６と接してない側壁と、ゲート電極５ｂおよび５ｃのそれぞれの両側の側壁とに前記絶縁膜からなるサイドウォール１５を形成する。前記絶縁膜は、酸化シリコン膜、窒化シリコン膜、またはそれらの積層膜からなる。
【０１５６】
続いて、サイドウォール１５に覆われていない酸化シリコン膜ＯＸ、絶縁膜４０ｂおよび厚膜絶縁膜４０ｃと、選択ゲート電極ＣＧに覆われていないゲート側壁絶縁膜２６とをエッチングにより除去する。これにより、周辺ＭＯＳＦＥＴ形成領域１Ｂではサイドウォール１５およびゲート電極５ｂと半導体基板ＳＢとの間に、絶縁膜４０ｂからなるゲート絶縁膜４ｂを形成し、高耐圧ＭＯＳＦＥＴ形成領域１Ｃではサイドウォール１５およびゲート電極５ｃと半導体基板ＳＢとの間に、厚膜絶縁膜４０ｃからなるゲート絶縁膜４ｃを形成する。また、メモリゲート電極ＭＧ上の、選択ゲート電極ＣＧに覆われていないゲート側壁絶縁膜２６が除去されることにより、メモリゲート電極ＭＧの上面が露出する。
【０１５７】
なお、メモリゲート電極ＭＧの側壁であって、半導体基板ＳＢの主面に対して垂直に延在する側壁にＯＮＯ膜１３を介して形成されたサイドウォール１５の下部と、選択ゲート電極ＣＧの側壁であって、ゲート側壁絶縁膜２６と接してない側壁に形成されたサイドウォール１５の下部とには、半導体基板ＳＢとの間に酸化シリコン膜ＯＸが形成されている。
【０１５８】
この後の工程は、前記実施の形態１において図１５〜図１９を用いて説明した工程と同様に行う。
【０１５９】
すなわち、図２８に示すように、前記実施の形態１において図１５を用いて説明した工程と同様にして、ＭＯＮＯＳメモリセル形成領域１Ａ、周辺ＭＯＳＦＥＴ形成領域１Ｂおよび高耐圧ＭＯＳＦＥＴ形成領域１Ｃの露出している半導体基板ＳＢの主面に、拡散層１６ａ、１６ｂおよび１６ｃをそれぞれ形成する。これにより、ＭＯＮＯＳメモリセル形成領域１Ａには、選択ゲート電極ＣＧ、ゲート絶縁膜４ａ、ＯＮＯ膜１３、メモリゲート電極ＭＧおよび拡散層１６ａを含むＭＯＮＯＳメモリセルＭｎが形成される。
【０１６０】
同様に、周辺ＭＯＳＦＥＴ形成領域１Ｂには、ゲート電極５ｂ、ゲート絶縁膜４ｂおよび拡散層１６ｂを有する周辺ＭＯＳＦＥＴＣｎが形成され、高耐圧ＭＯＳＦＥＴ形成領域１Ｃには、ゲート電極５ｃ、ゲート絶縁膜４ｃおよび拡散層１６ｃを有する高耐圧ＭＯＳＦＥＴＩｎが形成される。
【０１６１】
続いて、図１６を用いて説明した工程と同様にして、周知のサリサイドプロセスにより、選択ゲート電極ＣＧ、メモリゲート電極ＭＧ、ゲート電極５ｂ、５ｃ、拡散層１６ａ、１６ｂおよび１６ｃのそれぞれの表面にシリサイド層１７を形成する。このとき、前記実施の形態１と同様に、ゲート側壁絶縁膜２６を介して隣り合う選択ゲート電極ＣＧおよびメモリゲート電極ＭＧの上部のシリサイド層１７は接触せず、電気的に絶縁されている必要がある。本実施の形態では、選択ゲート電極ＣＧの高さをメモリゲート電極ＭＧの高さよりも低くすることで、それぞれのゲート電極上のシリサイド層１７同士が電気的に接続されることを防ぐことができる。
【０１６２】
次に、図２９に示すように、半導体基板ＳＢの主面上にストッパ絶縁膜ＳＴおよび層間絶縁膜１８を順次形成した後、ストッパ絶縁膜ＳＴおよび層間絶縁膜１８を貫通し、シリサイド層１７の上面を露出するコンタクトホール１９を形成した後、コンタクトホール１９内にコンタクトプラグ２０を形成する。なお、図示していない他の領域では、層間絶縁膜１８の上面から選択ゲート電極ＣＧおよびメモリゲート電極ＭＧのそれぞれの上部に形成されたシリサイド層１７に達するコンタクトホールおよびコンタクトプラグが形成される。
【０１６３】
その後、周知のダマシンプロセスにより、コンタクトプラグ２０上および層間絶縁膜１８上にストッパ絶縁膜２１および層間絶縁膜２２を順次形成した後、ストッパ絶縁膜２１および層間絶縁膜２２を貫く配線溝２３を形成し、続いて配線溝２３内に金属配線２５を形成することにより、本実施の形態の不揮発性記憶装置が完成する。なお、金属配線２５は、ダマシン構造に限られず、アルミニウムを主体とした導体膜をパターニングして形成される配線構造としてもよい。
【０１６４】
本実施の形態では、前記実施の形態１とは異なり、メモリゲート電極ＭＧをダミーパターンのサイドウォールとして形成し、選択ゲート電極ＣＧをメモリゲート電極ＭＧのサイドウォールとして形成している。選択ゲート電極ＣＧおよびメモリゲート電極ＭＧをサイドウォールの形状で形成する点は前記実施の形態１と同様であるため、前記実施の形態１と同様の効果を得ることができる。
【０１６５】
すなわち、選択ゲート電極ＣＧをパターニングする目的でフォトリソグラフィ技術を用いる必要がなく、また、不要なメモリゲート電極または選択ゲート電極をフォトレジスト膜を用いて除去する工程が必要がないため、フォトマスクの合わせずれに起因してポリシリコン膜が残留したり、選択ゲート電極ＣＧを構成するポリシリコン膜が除去されることがない。したがって、フォトマスクの合わせずれを考慮する必要がないので、選択ゲート電極ＣＧのゲート長を小さくしても、不揮発性記憶装置の信頼性を損なうことなく、選択ゲート電極ＣＧのゲート長方向における不揮発性記憶装置のサイズを小さくすることができる。
【０１６６】
また、選択ゲート電極ＣＧのゲート長は、選択ゲート電極ＣＧを構成するポリシリコン膜を成膜した際の膜厚で制御することができるため、フォトリソグラフィ技術を用いたパターニングによって形成される矩形の選択ゲート電極のように、素子の微細化に伴ってゲート長にばらつきが発生することを防ぐことができる。すなわち、フォトリソグラフィ技術を用いたパターニングによって選択ゲート電極を形成する場合の最小加工寸法よりも小さいゲート長を有する選択ゲート電極を形成することができる。
【０１６７】
すなわち、図２９に示す周辺ＭＯＳＦＥＴＣｎのゲート電極５ｂのゲート長は最小加工寸法であり、本実施の形態では、選択ゲート電極ＣＧのゲート長をゲート電極５ｂのゲート長よりも小さく形成することができる。
【０１６８】
また、フォトレジスト膜を用いた選択ゲート電極のパターニング工程およびメモリゲート電極の除去工程を必要としないため、不揮発性記憶装置の製造工程を簡略化することができる。
【０１６９】
なお、前記実施の形態１で説明したＭＯＮＯＳメモリセルでは、選択ゲート電極とメモリゲート電極とがＯＮＯ膜を介して隣接しており、絶縁性の高いＯＮＯ膜によって選択ゲート電極およびメモリゲート電極の間の耐圧を確保していた。一方、本実施の形態では、図２９に示すように、選択ゲート電極ＣＧとメモリゲート電極ＭＧとは、酸化シリコン膜からなるゲート側壁絶縁膜２６を介して隣接している。この効果としては、例えば、周辺ＭＯＳＦＥＴＣｎのゲート絶縁膜４ｂのような膜厚の酸化シリコン膜が選択ゲート電極ＣＧおよびメモリゲート電極ＭＧの間に形成された場合、選択ゲート電極ＣＧおよびメモリゲート電極ＭＧ間の耐圧が保てず、選択ゲート電極ＣＧおよびメモリゲート電極ＭＧ間にリーク電流が発生するおそれがある。そこで、本実施の形態では、図２４を用いて説明した絶縁膜４０ａ、４０ｂの形成工程においてメモリゲート電極ＭＧの表面に形成される酸化シリコン膜のみでゲート側壁絶縁膜２６を構成するのではなく、絶縁膜４０ａ、４０ｂの形成工程の前に、図２３に示した工程においてあらかじめゲート側壁絶縁膜２６を形成している。これにより、絶縁膜４０ａ、４０ｂの形成工程において、ゲート側壁絶縁膜２６の膜厚を絶縁膜４０ａ、４０ｂの膜厚よりも厚くすることで、図２９に示す選択ゲート電極ＣＧとメモリゲート電極ＭＧとの間の耐圧を確保し、不揮発性記憶装置の信頼性が低下することを防いでいる。
【０１７０】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【産業上の利用可能性】
【０１７１】
本発明は、選択ゲート電極の側壁にメモリゲート電極を有する不揮発性記憶装置に幅広く利用されるものである。
【符号の説明】
【０１７２】
１Ａ ＭＯＮＯＳメモリセル形成領域
１ｂ ボトム酸化膜
１Ｂ 周辺ＭＯＳＦＥＴ形成領域
１Ｃ 高耐圧ＭＯＳＦＥＴ形成領域
１ｎ 電荷蓄積膜
１ｔ トップ酸化膜
２ 素子分離層
２ａ 溝
３ａ〜３ｃ ｐウエル
４ａ〜４ｃ ゲート絶縁膜
５ｂ、５ｃ ゲート電極
５ｐ ポリシリコン膜
１３、１３ａ ＯＮＯ膜
１４ａ〜１４ｃ エクステンション領域
１５ サイドウォール
１６ａ〜１６ｃ 拡散層
１６ｄ ドレイン領域
１６ｓ ソース領域
１７ シリサイド層
１８、２２ 層間絶縁膜
１９ コンタクトホール
２０ コンタクトプラグ
２１ ストッパ絶縁膜
２３ 配線溝
２５ 金属配線
２６ ゲート側壁絶縁膜
４０ａ、４０ｂ 絶縁膜
４０ｃ 厚膜絶縁膜
ＣＧ、ＣＧａ 選択ゲート電極
Ｃｎ 周辺ＭＯＳＦＥＴ
ＤＰ ダミーパターン
Ｉｎ 高耐圧ＭＯＳＦＥＴ
ＭＧ、ＭＧａ メモリゲート電極
Ｍｎ、Ｍｎａ ＭＯＮＯＳメモリセル
ＯＸ 酸化シリコン膜
ＳＢ 半導体基板
ＳＴ ストッパ絶縁膜
【特許請求の範囲】
【請求項１】
半導体基板の主面の第１領域に形成されたメモリセルを有する不揮発性記憶装置であって、
前記メモリセルは、
前記半導体基板の主面上に第１ゲート絶縁膜を介して形成されたサイドウォール形状の第１ゲート電極と、
前記半導体基板の主面上に、少なくとも電位障壁膜と前記電位障壁膜上に積層された電荷保持膜とを含む第２ゲート絶縁膜を介して形成され、絶縁膜を介して前記第１ゲート電極と隣接するサイドウォール形状の第２ゲート電極と、
前記半導体基板に形成された第１ソース領域および第１ドレイン領域と、
を有することを特徴とする不揮発性記憶装置。
【請求項２】
前記第１ゲート電極は前記メモリセルの選択ゲート電極であり、
前記第２ゲート電極は、前記第１ゲート電極の曲面形状を有する側壁にサイドウォール状に形成された前記メモリセルのメモリゲート電極であり、
前記絶縁膜は、少なくとも電位障壁膜と前記電位障壁膜上に積層された電荷保持膜とを含んでいることを特徴とする請求項１記載の不揮発性記憶装置。
【請求項３】
前記第１ゲート電極は前記メモリセルのメモリゲート電極であり、
前記第２ゲート電極は、前記第１ゲート電極の曲面形状を有する側壁にサイドウォール状に形成された前記メモリセルの選択ゲート電極であり、
前記絶縁膜は酸化シリコン膜からなることを特徴とする請求項１記載の不揮発性記憶装置。
【請求項４】
前記第１ゲート電極および前記第２ゲート電極のそれぞれの上部にはシリサイド層が形成されており、
前記半導体基板の主面に対して垂直な方向において、前記第２ゲート電極の高さは前記第１ゲート電極の高さよりも低いことを特徴とする請求項２記載の不揮発性記憶装置。
【請求項５】
前記第１ゲート電極および前記第２ゲート電極のそれぞれの上部にはシリサイド層が形成されており、
前記半導体基板の主面に対して垂直な方向において、前記第２ゲート電極の高さは前記第１ゲート電極の高さよりも低いことを特徴とする請求項３記載の不揮発性記憶装置。
【請求項６】
前記半導体基板の主面の第２領域には第１ＭＩＳＦＥＴが形成されており、
前記第１ＭＩＳＦＥＴは、
前記半導体基板の主面上に第３ゲート絶縁膜を介して形成された第３ゲート電極と、
前記半導体基板に形成された第２ソース領域および第２ドレイン領域と、
を有することを特徴とする請求項１記載の不揮発性記憶装置。
【請求項７】
前記半導体基板の主面の第３領域には第２ＭＩＳＦＥＴが形成されており、
前記第２ＭＩＳＦＥＴは、
前記半導体基板の主面上に、前記第３ゲート絶縁膜よりも膜厚が厚い第４ゲート絶縁膜を介して形成された第４ゲート電極と、
前記半導体基板に形成された第３ソース領域および第３ドレイン領域と、
を有することを特徴とする請求項６記載の不揮発性記憶装置。
【請求項８】
前記第１ゲート電極のゲート長は前記第３ゲート電極のゲート長よりも小さいことを特徴とする請求項６記載の不揮発性記憶装置。
【請求項９】
前記第３ゲート電極のゲート長は最小加工寸法であることを特徴とする請求項８記載の不揮発性記憶装置。
【請求項１０】
半導体基板の主面の第１領域に形成されたメモリセルを有する不揮発性記憶装置の製造方法であって、
（ａ）前記半導体基板の主面上に、ダミー層を形成する工程と、
（ｂ）前記ダミー層をパターニングする工程と、
（ｃ）前記半導体基板の主面に第１絶縁膜を形成する工程と、
（ｄ）前記（ｃ）工程の後、前記半導体基板の主面上に前記第１絶縁膜を介して第１導電膜を形成した後、前記第１導電膜の一部を除去して、前記ダミー層の側壁に前記第１導電膜からなるサイドウォール形状の選択ゲート電極を形成する工程と、
（ｅ）前記半導体基板の主面上に、電位障壁膜および電荷保持膜を順次形成する工程と、
（ｆ）前記（ｅ）工程の後、前記半導体基板の主面上に第２導電膜を形成した後、前記第２導電膜の一部を除去して、前記選択ゲート電極の側壁に前記電位障壁膜および前記電荷保持膜を介して前記第２導電膜からなるサイドウォール形状のメモリゲート電極を形成する工程と、
（ｇ）前記（ｆ）工程の後、前記半導体基板の主面上に露出している前記電位障壁膜および前記電荷保持膜を除去し、続いて前記ダミー層を除去する工程と、
（ｈ）前記（ｇ）工程の後、前記半導体基板の主面上に第１ソース領域および第１ドレイン領域を形成し、前記選択ゲート電極、前記メモリゲート電極、前記第１絶縁膜、前記電位障壁膜、前記電荷保持膜、前記第１ソース領域および前記第１ドレイン領域を含む前記メモリセルを形成する工程と、
を有することを特徴とする不揮発性記憶装置の製造方法。
【請求項１１】
前記（ｆ）工程では、半導体基板の主面に対して垂直な方向の前記メモリゲート電極の高さを、同方向の前記選択ゲート電極の高さよりも低く形成し、
前記（ｈ）工程の後、前記選択ゲート電極および前記メモリゲート電極のそれぞれの上部にシリサイド層を形成することを特徴とする請求項１０記載の不揮発性記憶装置の製造方法。
【請求項１２】
前記半導体基板の第２領域に第１ＭＩＳＦＥＴを有し、前記半導体基板の第３領域に第２ＭＩＳＦＥＴを有する不揮発性記憶装置の製造方法であって、
（ｉ）前記（ｄ）工程の前に、前記第２領域の前記半導体基板の主面上に第２絶縁膜を形成し、前記第３領域の前記半導体基板の主面上に、前記第２絶縁膜よりも膜厚が厚い第３絶縁膜を形成する工程と、
（ｊ）前記（ｇ）工程の後、前記第１導電膜をパターニングして前記第２領域および前記第３領域に前記第１導電膜からなる第１ゲート電極および前記第１導電膜からなる第２ゲート電極をそれぞれ形成する工程と、
（ｋ）前記（ｊ）工程の後、前記第２領域に第２ソース領域および第２ドレイン領域を形成することで、前記第２領域に前記第１ゲート電極、前記第２絶縁膜、前記第２ソース領域および第２ドレイン領域からなる前記第１ＭＩＳＦＥＴを形成する工程と、
（ｌ）前記（ｊ）工程の後、前記第３領域に第３ソース領域および第３ドレイン領域を形成することで、前記第３領域に前記第２ゲート電極、前記第３絶縁膜、前記第３ソース領域および前記第３ドレイン領域からなる前記第２ＭＩＳＦＥＴを形成する工程と、
を有することを特徴とする請求項１０記載の不揮発性記憶装置の製造方法。
【請求項１３】
前記選択ゲート電極のゲート長は前記第１ゲート電極のゲート長よりも小さいことを特徴とする請求項１２記載の不揮発性記憶装置の製造方法。
【請求項１４】
前記第１ゲート電極のゲート長は最小加工寸法であることを特徴とする請求項１２記載の不揮発性記憶装置の製造方法。
【請求項１】
半導体基板の主面の第１領域に形成されたメモリセルを有する不揮発性記憶装置であって、
前記メモリセルは、
前記半導体基板の主面上に第１ゲート絶縁膜を介して形成されたサイドウォール形状の第１ゲート電極と、
前記半導体基板の主面上に、少なくとも電位障壁膜と前記電位障壁膜上に積層された電荷保持膜とを含む第２ゲート絶縁膜を介して形成され、絶縁膜を介して前記第１ゲート電極と隣接するサイドウォール形状の第２ゲート電極と、
前記半導体基板に形成された第１ソース領域および第１ドレイン領域と、
を有することを特徴とする不揮発性記憶装置。
【請求項２】
前記第１ゲート電極は前記メモリセルの選択ゲート電極であり、
前記第２ゲート電極は、前記第１ゲート電極の曲面形状を有する側壁にサイドウォール状に形成された前記メモリセルのメモリゲート電極であり、
前記絶縁膜は、少なくとも電位障壁膜と前記電位障壁膜上に積層された電荷保持膜とを含んでいることを特徴とする請求項１記載の不揮発性記憶装置。
【請求項３】
前記第１ゲート電極は前記メモリセルのメモリゲート電極であり、
前記第２ゲート電極は、前記第１ゲート電極の曲面形状を有する側壁にサイドウォール状に形成された前記メモリセルの選択ゲート電極であり、
前記絶縁膜は酸化シリコン膜からなることを特徴とする請求項１記載の不揮発性記憶装置。
【請求項４】
前記第１ゲート電極および前記第２ゲート電極のそれぞれの上部にはシリサイド層が形成されており、
前記半導体基板の主面に対して垂直な方向において、前記第２ゲート電極の高さは前記第１ゲート電極の高さよりも低いことを特徴とする請求項２記載の不揮発性記憶装置。
【請求項５】
前記第１ゲート電極および前記第２ゲート電極のそれぞれの上部にはシリサイド層が形成されており、
前記半導体基板の主面に対して垂直な方向において、前記第２ゲート電極の高さは前記第１ゲート電極の高さよりも低いことを特徴とする請求項３記載の不揮発性記憶装置。
【請求項６】
前記半導体基板の主面の第２領域には第１ＭＩＳＦＥＴが形成されており、
前記第１ＭＩＳＦＥＴは、
前記半導体基板の主面上に第３ゲート絶縁膜を介して形成された第３ゲート電極と、
前記半導体基板に形成された第２ソース領域および第２ドレイン領域と、
を有することを特徴とする請求項１記載の不揮発性記憶装置。
【請求項７】
前記半導体基板の主面の第３領域には第２ＭＩＳＦＥＴが形成されており、
前記第２ＭＩＳＦＥＴは、
前記半導体基板の主面上に、前記第３ゲート絶縁膜よりも膜厚が厚い第４ゲート絶縁膜を介して形成された第４ゲート電極と、
前記半導体基板に形成された第３ソース領域および第３ドレイン領域と、
を有することを特徴とする請求項６記載の不揮発性記憶装置。
【請求項８】
前記第１ゲート電極のゲート長は前記第３ゲート電極のゲート長よりも小さいことを特徴とする請求項６記載の不揮発性記憶装置。
【請求項９】
前記第３ゲート電極のゲート長は最小加工寸法であることを特徴とする請求項８記載の不揮発性記憶装置。
【請求項１０】
半導体基板の主面の第１領域に形成されたメモリセルを有する不揮発性記憶装置の製造方法であって、
（ａ）前記半導体基板の主面上に、ダミー層を形成する工程と、
（ｂ）前記ダミー層をパターニングする工程と、
（ｃ）前記半導体基板の主面に第１絶縁膜を形成する工程と、
（ｄ）前記（ｃ）工程の後、前記半導体基板の主面上に前記第１絶縁膜を介して第１導電膜を形成した後、前記第１導電膜の一部を除去して、前記ダミー層の側壁に前記第１導電膜からなるサイドウォール形状の選択ゲート電極を形成する工程と、
（ｅ）前記半導体基板の主面上に、電位障壁膜および電荷保持膜を順次形成する工程と、
（ｆ）前記（ｅ）工程の後、前記半導体基板の主面上に第２導電膜を形成した後、前記第２導電膜の一部を除去して、前記選択ゲート電極の側壁に前記電位障壁膜および前記電荷保持膜を介して前記第２導電膜からなるサイドウォール形状のメモリゲート電極を形成する工程と、
（ｇ）前記（ｆ）工程の後、前記半導体基板の主面上に露出している前記電位障壁膜および前記電荷保持膜を除去し、続いて前記ダミー層を除去する工程と、
（ｈ）前記（ｇ）工程の後、前記半導体基板の主面上に第１ソース領域および第１ドレイン領域を形成し、前記選択ゲート電極、前記メモリゲート電極、前記第１絶縁膜、前記電位障壁膜、前記電荷保持膜、前記第１ソース領域および前記第１ドレイン領域を含む前記メモリセルを形成する工程と、
を有することを特徴とする不揮発性記憶装置の製造方法。
【請求項１１】
前記（ｆ）工程では、半導体基板の主面に対して垂直な方向の前記メモリゲート電極の高さを、同方向の前記選択ゲート電極の高さよりも低く形成し、
前記（ｈ）工程の後、前記選択ゲート電極および前記メモリゲート電極のそれぞれの上部にシリサイド層を形成することを特徴とする請求項１０記載の不揮発性記憶装置の製造方法。
【請求項１２】
前記半導体基板の第２領域に第１ＭＩＳＦＥＴを有し、前記半導体基板の第３領域に第２ＭＩＳＦＥＴを有する不揮発性記憶装置の製造方法であって、
（ｉ）前記（ｄ）工程の前に、前記第２領域の前記半導体基板の主面上に第２絶縁膜を形成し、前記第３領域の前記半導体基板の主面上に、前記第２絶縁膜よりも膜厚が厚い第３絶縁膜を形成する工程と、
（ｊ）前記（ｇ）工程の後、前記第１導電膜をパターニングして前記第２領域および前記第３領域に前記第１導電膜からなる第１ゲート電極および前記第１導電膜からなる第２ゲート電極をそれぞれ形成する工程と、
（ｋ）前記（ｊ）工程の後、前記第２領域に第２ソース領域および第２ドレイン領域を形成することで、前記第２領域に前記第１ゲート電極、前記第２絶縁膜、前記第２ソース領域および第２ドレイン領域からなる前記第１ＭＩＳＦＥＴを形成する工程と、
（ｌ）前記（ｊ）工程の後、前記第３領域に第３ソース領域および第３ドレイン領域を形成することで、前記第３領域に前記第２ゲート電極、前記第３絶縁膜、前記第３ソース領域および前記第３ドレイン領域からなる前記第２ＭＩＳＦＥＴを形成する工程と、
を有することを特徴とする請求項１０記載の不揮発性記憶装置の製造方法。
【請求項１３】
前記選択ゲート電極のゲート長は前記第１ゲート電極のゲート長よりも小さいことを特徴とする請求項１２記載の不揮発性記憶装置の製造方法。
【請求項１４】
前記第１ゲート電極のゲート長は最小加工寸法であることを特徴とする請求項１２記載の不揮発性記憶装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【公開番号】特開２０１２−２３２６９（Ｐ２０１２−２３２６９Ａ）
【公開日】平成２４年２月２日（２０１２．２．２）
【国際特許分類】
【出願番号】特願２０１０−１６１４０７（Ｐ２０１０−１６１４０７）
【出願日】平成２２年７月１６日（２０１０．７．１６）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成２４年２月２日（２０１２．２．２）
【国際特許分類】
【出願日】平成２２年７月１６日（２０１０．７．１６）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
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