【課題】ＳＲＡＭの記憶状態を短時間で初期化する。
【解決手段】複数のメモリセル１００は、ワード線１２とビット線１４Ｌ、１４Ｒとの交差部に設けられ、各々は、ワード線１２が選択されたときに、ビット線１４Ｌ、１４Ｒの電位に応じたビットを記憶する。制御回路２０は、ビット線１４Ｌ、１４ＲをＨレベルにプリチャージするとともに、初期化が指示されたとき、ビット線１４ＲのＨレベルをＮＯＴ回路４２によってＬレベルに論理反転して、ビット線１４Ｌに供給し、この後、複数のワード線１２を選択する。 （もっと読む）

【課題】高速にデータを書き込むことができるメモリ装置を提供することを課題とする。
【解決手段】メモリ装置は、第１及び第２のｐチャネルトランジスタと、第１のｐチャネルトランジスタ及び第２のｐチャネルトランジスタのバックゲートに第２のバックゲート信号を出力するバックゲート信号生成回路（５０１）とを有し、バックゲート信号生成回路は、第１の遅延回路（ＤＬ１）と第２の遅延回路（ＤＬ２）とを有し、第１の遅延回路は、第３のｐチャネルトランジスタ及び第３のｎチャネルトランジスタを含む第１のインバータ（５０４）を有し、第３のｐチャネルトランジスタは、第３のｎチャネルトランジスタよりゲート幅が広く、第２の遅延回路は、第４のｐチャネルトランジスタ及び第４のｎチャネルトランジスタを含む第２のインバータ（５０５）を有し、第４のｐチャネルトランジスタは、第４のｎチャネルトランジスタよりゲート幅が狭い。 （もっと読む）

【課題】複数のメモリマクロを備え、かつメモリマクロへの入出力を並行して行なうことができる半導体記憶装置を提供する。
【解決手段】半導体記憶装置１は、複数個のメモリマクロ２＿０〜２＿Ｎと、外部と接続される複数個の外部端子Ｐ０＿０〜ＰＮ＿３を備える。各外部端子Ｐ０＿０〜ＰＮ＿３は、対応するメモリマクロと接続される。 （もっと読む）

【課題】バリッドビットを有するキャッシュメモリにおいて、バリッドビットのメモリセ
ル内の回路構成を工夫し、高速に無効化処理を行うことが可能なキャッシュメモリを提供
する。
【解決手段】無効化処理の高速化を可能とする機能をメモリセルに設けたキャッシュメモ
リを提供する。一つの形態はインバーター２個を直列に、ループになるように接続した構
成のバリッドビットのメモリセルであって、任意のインバーターの出力の信号線にＮ型ト
ランジスタのドレインを接続し、ゲートをＣＰＵのリセット信号線に接続し、ソースをグ
ランド線と接続する構成で、ゲートにＣＰＵのリセット信号が入力されることでメモリセ
ルの初期値を決定する半導体装置である。 （もっと読む）

【課題】データ読み出し速度の低下を抑制しつつ、記憶データの破壊を抑制できる半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、複数のメモリセルが行列状に配置されたＳＲＡＭセルアレイ１０２と、ワード線ＷＬ＿１〜ＷＬ＿ｍと、ワード線ＷＬ＿１〜ＷＬ＿ｍをそれぞれ駆動するワード線ドライバ１０４＿１〜１０４＿ｍと、電源電圧ＶＤＤに対するＭＯＳトランジスタの閾値電圧Ｖｔｈの比率が高い場合には、Ｈレベルの判定結果信号ＥＮを出力し、電源電圧ＶＤＤに対するＭＯＳトランジスタの閾値電圧Ｖｔｈの比率が低い場合には、Ｌレベルの判定結果信号ＥＮを出力する閾値電圧判定回路１０５と、比較結果に応じた電源電圧ＶＤＲＶをワード線ドライバ１０４＿１〜１０４＿ｍに供給する可変電圧源１０６と、を備える。 （もっと読む）

【課題】低電圧でSRAM回路を動作させるために構成するトランジスタのしきい値電圧を下げると、トランジスタのリーク電流の増加により、データを記憶しながら動作していない状態での消費電力が増加するという問題がある。
【解決手段】SRAMメモリセルMC内の駆動MOSトランジスタのソース線sslの電位を制御することでメモリセル内のMOSトランジスタのリーク電流を低減する。 （もっと読む）

【課題】可能な限り消費電力を増加させずに高速化できるセンスアンプ回路を提供する。
【解決手段】２個のインバータを接続してなるラッチ回路と、ビット線とラッチ回路の各出力ノードとの間に挿入されセンスアンプ活性化信号に応答してプリチャージ動作する２個のプリチャージ用トランジスタとを備えたセンスアンプ回路において、各プリチャージ用トランジスタの基板−ソース間に所定の電圧を印加してトランジスタの基板バイアス効果を利用してしきい値電圧を低下させることによって、プリチャージ動作を高速化する。センスアンプ活性化信号又はその反転信号を反転して各プリチャージ用トランジスタの基板に印加するインバータ回路を備え、各インバータ回路のｎＭＯＳＦＥＴのソース端子はラッチ回路の出力ノードに接続され、プリチャージ時に各プリチャージ用トランジスタの基板からｎＭＯＳＦＥＴを介して出力ノードに流れる基板リーク電流を再利用する。 （もっと読む）

【課題】書き込み側と読み出し側とがお互いのアクセスに制約を受けず、自由にリードライトすることができ、データの有効性を向上させることができるデータ転送装置を提供する。
【解決手段】少なくとも２面からなるメモリ１１と、書き込み先のメモリ１１を所定の順番で切り替えて、かつ所定の周期でデータを送信しメモリ１１に書き込ませるデータ送信部１０と、書き込みの周期に依存しない周期で少なくとも２面のメモリより同時にデータを受信するデータ受信部１２と、データ送信部１２がメモリに送信するデータに対して各データに固有な判定情報を付加する判定情報付加部１３と、データ受信部１２がメモリ１１より受信するデータに付加された判定情報を用いてデータが有効であるか否かを判定し、判定結果をデータ受信部に通知する判定情報検査部１５とを備えた。 （もっと読む）

【課題】データを高速に読み出し可能なメモリシステムを提供する。
【解決手段】メモリシステムは、メモリセルアレイとセンスアンプを有する複数のバンクと、前記バンクにデータバスを介して電気的に接続されたバッファ回路と、複数の前記バンクそれぞれと前記バッファ回路との電気的な接続を切り替えるスイッチ回路と、前記バッファ回路に電気的に接続されたインターフェースと、前記バンク、前記バッファ回路、前記スイッチ回路、前記インターフェースを制御する制御部とを備え、前記メモリセルアレイに保持されたデータを５クロックで前記インターフェースに出力する場合において、前記バンクにクロックが入力されて１．５クロック経過後に、前記制御部は前記スイッチ回路を制御し、前記バンクとバッファ回路とを電気的な接続し、前記バーストバッファに前記バンクから読み出されたデータを出力する。 （もっと読む）

【課題】パーティション等のメモリセルグループに区分されたメモリセルアレイにおける読み出し動作のパフォーマンスを向上させる。
【解決手段】読み出しコマンドをシリアルに受信する動作において、内部マイクロコントローラはアドレスのＭＳＢから読み出しコメンドのアドレスを含むパーティションに対し、書き込み動作が同じパーティションに生じているかどうかを判断する。書き込み動作が、標的位置のパーティションと同じパーティションに生じている場合、マイクロコントローラは書き込み動作を割り込み、書き込み動作が割り込まれる間に、該当パーティションのコンテンツを読み出す。 （もっと読む）

【課題】
低い電源電圧でも動作可能な論理回路を提供する。
【解決手段】
論理回路は，電源電圧側に接続された第１導電型の第１のMOSFETと，基準電圧側に接続されゲートに入力信号が供給される第１導電型の第２のMOSFETと，第１，第２のMOSFETの電流端子の接続ノードに接続された出力端子と，第１のMOSFETのゲートとソース間に設けられたカップリングキャパシタと，第１のMOSFETのゲートと電源電圧との間に設けられた抵抗とを有する。 （もっと読む）

【課題】データ保持回路において、シリアル通信ポートを１つ追加しても、回路規模の大幅増加を招くことなく、所定の情報を記憶ブロックの特定アドレスに高いビットレートで転送更新可能にする。
【解決手段】第２のシリアルポートとして、第２のシリアル・パラレル変換ブロック７と第２の書き込み制御ブロック８とが配置される。前記第２の書き込み制御ブロック８は、記憶ブロック４の予め定めた特定アドレスｘにのみ接続されていて、リアルタイム性が要求される所定の情報を前記記憶ブロック４の特定アドレスｘにのみ書き込む。従って、前記所定の情報を連続的に書き込んで更新する際には、アドレス情報が不要となり、その分、高速に前記所定の情報を高ビットレートで書き込み、更新できると共に、第２のシリアルポートでは第１のシリアルポートに必要なアドレス制御ブロック２が不要となる。 （もっと読む）

【課題】本発明は、ＳＲＡＭアレイ上のすべてのセルに適切な選択トランジスタのしきい値電圧設定が可能なＳＲＡＭ装置を提供することを課題とする。
【解決手段】電気的に切り離されたトランジスタ駆動用のゲート及びしきい値制御用の端子を有する電界効果トランジスタを選択トランジスタとして用い、前記選択トランジスタのしきい値制御用端子に対して与える電圧を、読み出し動作時には、読み出し開始時の電圧から徐々に増加させていく回路を具備したＳＲＡＭ装置。 （もっと読む）

【課題】高速動作可能なメモリセルにも適用できる、読み出しワード線ＲＷＬ及び書き込みワード線ＷＷＬの信号を発生させるサブワードドライバーを有する半導体記憶装置を提供する。
【解決手段】読み出しワード線と、書き込みワード線と、メーンワード信号と反転読み出しブロック信号とにより前記読み出しワード線を選択し、前記メーンワード信号と反転書き込みブロック信号とにより前記書き込みワード線を選択するサブワードドライバーとを有することを特徴とする半導体記憶装置。 （もっと読む）

【課題】高速動作可能なメモリセルにも適用できる高速動作可能なセンスアンプを有する半導体記憶装置を提供する。
【解決手段】 センスアンプを有する半導体記憶装置において、前記センスアンプは、メモリセルとのデータ伝達を行う読み出しビット線及び書き込みビット線と、入出力回路とのデータ伝達を行うデータ線と、前記読み出しビット線を入力とするインバータ回路と、該インバータ回路の出力を前記データ線に伝達するデータ読み出し手段と、書き込みイネーブル信号により前記データ線からのデータを前記読み出しビット線に伝達する第１のデータ書き込み手段と、反転書き込みイネーブル信号により前記データ線からのデータを反転させて前記書き込みビット線に伝達する第２のデータ書き込み手段と、を備えたことを特徴とする半導体記憶装置。 （もっと読む）

【課題】安定したオフセット補正を行いつつ、半導体集積回路にオフセット補正回路を容易に実装することを目的とする。
【解決手段】開示の装置は、コンデンサと制御回路とを備えており、センスアンプのオフセット電圧を補正するために好適に利用される。コンデンサは、一方の端子が定電圧源に接続されていると共に、他方の端子がスイッチを介してセンスアンプの入力端子に接続されている。制御回路は、センスアンプのオフセット電圧に基づいてスイッチを制御することで、コンデンサの端子とセンスアンプの入力端子とをスイッチを介して接続する。こうすることで、センスアンプにおける一対のデータバス間の電位差を調整することで、センスアンプのオフセット電圧を補正する。 （もっと読む）

【課題】高性能及び低電力が要求される多様な装置及びシステムを支援できる、マルチチャネルインタフェース方式のワイド入出力を有する半導体メモリ装置及びそれを含む半導体パッケージを提供する。
【解決手段】本発明の一実施形態に係る半導体メモリ装置は、複数のメモリセルアレイを含む半導体ダイからなり、半導体ダイの中央部に形成される入出力バンプパッド部を含む。入出力バンプパッド部は、前記それぞれのメモリセルアレイを外部装置と独立的に接続するための複数のチャネルを提供する。マルチチャネル方式のワイド入出力インタフェースを通じて動作周波数の減少及びバンド幅の拡張を図ることによって、高性能の装置及びシステムを支援すると同時に電力消耗を減少させる。 （もっと読む）

【課題】半導体装置上の高速動作が可能な半導体記憶装置を実仕様周波数でも所望の動作を行うか確認する手段を提供する。
【解決手段】半導体記憶装置８２２と論理回路１２３とを有する半導体装置８２７において、半導体記憶装置８２２は２つのメモリアレイ領域８０２ａ，８０２ｂを備え、一方の出力をもう一方の入力として、かつ各々の読み出し書き込み制御が逆にできるようにして、半導体記憶装置８２２自体で検査できるようにする。 （もっと読む）

【課題】記憶保持能力を低下させずに書き込み動作を高速化する半導体記憶装置、メモリセル回路を提供する。
【解決手段】メモリセル回路は、記憶回路と、第１トランジスタ（Ｑ２１、Ｑ４１）と、第２トランジスタ（Ｑ２２、Ｑ４２）とを具備する。記憶回路は、第１ノード（Ｎ１）および第２ノード（Ｎ２）の電圧を相補的に保持してデータを記憶する。第１トランジスタ（Ｑ２１、Ｑ４１）は、第１ビット線（ＢＬ）にゲートを接続し、データ書き込み時の第１ビット線の電圧に応答して所定の電圧（Ｈレベル）を第２ノード（Ｎ２）に印加する。第２トランジスタ（Ｑ２２、Ｑ４２）は、第１ビット線と相補の関係にある第２ビット線（ＸＢＬ）にゲートを接続し、データ書き込み時の第２ビット線（ＸＢＬ）の電圧に応答して所定の電圧（Ｈレベル）を第１ノード（Ｎ１）に印加する。 （もっと読む）