半導体メモリ装置及びそれを含む半導体パッケージ
【課題】高性能及び低電力が要求される多様な装置及びシステムを支援できる、マルチチャネルインタフェース方式のワイド入出力を有する半導体メモリ装置及びそれを含む半導体パッケージを提供する。
【解決手段】本発明の一実施形態に係る半導体メモリ装置は、複数のメモリセルアレイを含む半導体ダイからなり、半導体ダイの中央部に形成される入出力バンプパッド部を含む。入出力バンプパッド部は、前記それぞれのメモリセルアレイを外部装置と独立的に接続するための複数のチャネルを提供する。マルチチャネル方式のワイド入出力インタフェースを通じて動作周波数の減少及びバンド幅の拡張を図ることによって、高性能の装置及びシステムを支援すると同時に電力消耗を減少させる。
【解決手段】本発明の一実施形態に係る半導体メモリ装置は、複数のメモリセルアレイを含む半導体ダイからなり、半導体ダイの中央部に形成される入出力バンプパッド部を含む。入出力バンプパッド部は、前記それぞれのメモリセルアレイを外部装置と独立的に接続するための複数のチャネルを提供する。マルチチャネル方式のワイド入出力インタフェースを通じて動作周波数の減少及びバンド幅の拡張を図ることによって、高性能の装置及びシステムを支援すると同時に電力消耗を減少させる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体メモリ装置及びそれを含む半導体パッケージに係り、より詳細には、マルチチャネルインタフェース方式のワイド入出力半導体メモリ装置及びそれを含む半導体パッケージに関する。
【背景技術】
【０００２】
低い消費電力を有する高性能のメモリ装置を実現するために多様なインタフェース方式が模索されている。例えば、携帯電話（ｍｏｂｉｌｅ ｐｈｏｎｅ）、スマートフォン（ｓｍａｒｔ ｐｈｏｎｅ）、ＰＤＡ（ｐｅｒｓｏｎａｌ ｄｉｇｉｔａｌ ａｓｓｉｓｔＡｎｔ）、ＰＭＰ（ｐｏｒｔａｂｌｅ ｍｕｌｔｉｍｅｄｉａ ｐｌａｙｅｒ）、ＤＭＢ（ｄｉｇｉｔａｌ ｍｕｌｔｉｍｅｄｉａ ｂｒｏａｄｃａｓｔ）装置、ＧＰＳ（ｇｌｏｂａｌ ｐｏｓｉｔｉｏｎｉｎｇ ｓｙｓｔｅｍ）装置、携帯用ゲーム機（ｈａｎｄｈｅｌｄ ｇａｍｉｎｇ ｃｏｎｓｏｌｅ）のような携帯用装置のために、ＬＰＤＤＲ２（Ｌｏｗ Ｐｏｗｅｒ Ｄｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ ２）インタフェース方式が利用されている。このようなＬＰＤＤＲ２インタフェース方式は、高性能のメモリ装置を支援すると同時に携帯用装置のバッテリ容量の限界により要求されるメモリ装置の低電力化を実現するためである。
【０００３】
しかし、多様なコンテンツ及び高画質を伴う３次元ゲーム（３−ｄｉｍｅｎｓｉｏｎａｌ ｇａｍｉｎｇ）、ＨＤＴＶ（ｈｉｇｈ ｄｅｆｉｎｉｔｉｏｎ ｔｅｌｅｖｉｓｉｏｎ）、無線インタネット（ｗｉｒｅｌｅｓｓ Ｉｎｔｅｒｎｅｔ）等の性能要求が一層加速されることに伴ってＬＰＤＤＲ２のような既存方式は限界に達し、このような高性能の装置を支援することが困難になった。
これに加えて、携帯用装置の限られたバッテリ容量に起因する、これらのメモリ装置の消費電力削減の必要がある。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００８−２８２１０８号
【特許文献２】特開２００８−２５１６６６号
【特許文献３】特開２００５−３４０３８９号
【発明の概要】
【発明が解決しようとする課題】
【０００５】
上述の問題点を解決するための本発明の一目的は、高性能及び低電力が要求される多様な装置及びシステムを支援できる、マルチチャネルインタフェース方式のワイド入出力を有する半導体メモリ装置を提供することにある。
【０００６】
本発明の他の目的は、前記半導体メモリ装置を含む半導体パッケージを提供することにある。
【課題を解決するための手段】
【０００７】
前記一目的を達成するために、本発明の一実施形態に係る半導体メモリ装置は、複数のメモリセルアレイを含む半導体ダイ（ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｄｉｅ、以下、単に「チップ」ともいう）からなり、前記半導体ダイはその中央部に形成された入出力バンプパッド部を含む。前記入出力バンプパッド部は前記それぞれのメモリセルアレイを外部装置と独立的に接続するための複数のチャネルを提供する。前記半導体ダイは、実質的に長方形の平面形状を有し、前記長方形の一辺とこれに直交する他の辺の方向を各々、行方向、列方向とする。
【０００８】
前記入出力バンプパッド部は前記それぞれのメモリセルアレイのチャネル別入出力のため複数のチャネルバンプパッド部を含み、前記それぞれのチャネルバンプパッド部は複数の行と複数の列からなったマトリックス形態で配列された複数の単位バンプパッドを含むことができる。
【０００９】
前記それぞれのチャネルバンプパッド部はアドレス／コマンドバンプパッドが配列されたアドレス／コマンドパッドブロック及びデータバンプパッドが配列された複数のデータパッドブロックを含み、前記アドレス／コマンドパッドブロック及び前記データパッドブロックウンの行方向に配列されることができる。
【００１０】
実施形態によって、前記アドレス／コマンドパッドブロックは、前記複数のデータパッドブロックとの間に配置されるか、又は、前記データパッドブロック全体の行方向側方に配置されることもできる。
【００１１】
前記それぞれのデータパッドブロックは、複数の電源電圧の供給を受けるパワーバンプパッドが配列された少なくとも一つの行を含むことができる。
また、前記それぞれのデータパッドブロックは、複数の電源電圧の供給を受けるパワーバンプパッドが配列された少なくとも一つの列を含むことができる。
【００１２】
一実施形態において、複数の電源電圧の供給を受けるパワーバンプパッドが前記それぞれのデータバンプブロックの中間部分に配列され、前記データバンプパッドは前記パワーバンプパッドを囲むように前記それぞれのデータバンプブロックの外郭に配列することができる。
【００１３】
前記半導体ダイは、前記それぞれのメモリセルアレイと対応する前記のチャネルバンプパッド部との間に各々形成された複数の入出力制御部を含むことができる。
それぞれの入出力制御部の行方向の長さは、前記対応するそれぞれのチャネルバンプパッド部の行方向の長さより小さいか、又は、同一であることもある。
【００１４】
前記それぞれのチャネルバンプパッド部は、複数のデータバンプパッドを含み、前記それぞれのチャネルバンプパッド部に含まれた前記データバンプパッドの個数と同じ個数の出力ドライバ及び同じ個数の入力バッファを、前記それぞれの入出力制御部及び前記それぞれのチャネルバンプパッド部に分散して配置することができる。
【００１５】
前記それぞれのチャネルバンプパッド部は複数のデータバンプパッドを含み、前記それぞれのデータバンプパッドが形成されたそれぞれのデータパッド領域下部の前記半導体ダイにはそれぞれの出力ドライバ及びそれぞれのデカプリングキャパシタが形成することができる。
【００１６】
実施形態に従って、前記それぞれのデータパッド領域には、前記データバンプパッドの下方の前記半導体ダイ内部に、それぞれの入力バッファがさらに形成できる。
【００１７】
前記それぞれのチャネルバンプパッド部は複数のアドレス／コマンドバンプパッド及び複数のパワーバンプパッドを含み、前記それぞれのアドレス／コマンドバンプパッドが形成されたアドレス／コマンドパッド領域及び前記それぞれのパワーバンプパッドが形成されたパワーパッド領域には、前記アドレス／コマンドバンプパッド及びパワーバンプパッドの下方の前記半導体ダイ内部に、それぞれのデカプリングキャパシタを形成できる。
【００１８】
実施形態に従って、前記それぞれのアドレス／コマンドパッド領域には、前記アドレス／コマンドバンプパッドの下方の前記半導体ダイの内部に、それぞれのクランプダイオード又は、それぞれの静電気放電保護回路がさらに形成されることができる。
【００１９】
実施形態に従って、前記それぞれのパワーパッド領域には、前記パワーバンプパッドの下方の前記半導体ダイの内部に、それぞれの静電気放電保護回路をさらに形成ができる。
【００２０】
前記それぞれのチャネルバンプパッド部は前記半導体ダイと電気的に遮断された少なくとも一つのダミーパッドを含み、前記ダミーパッドが形成されたダミー領域には、前記ダミーパッドの下方の前記半導体ダイ内部に、それぞれのデカプリングキャパシタを形成できる。
【００２１】
実施形態に従って、前記それぞれのダミー領域には、前記ダミーパッドの下方の前記半導体ダイ内部に、それぞれの静電気放電保護回路がさらに形成されることができる。
【００２２】
前記半導体ダイは、前記それぞれのメモリセルアレイを前記チャネル別に独立的に制御するための複数の第１回路及び前記複数のメモリセルアレイを共通に制御するための第２回路をさらに含むことができる。
【００２３】
前記第１回路は、前記それぞれのチャネルバンプパッド部と前記対応するメモリセルアレイとの間に配置され、前記第２回路は前記入出力バンプパッド部を構成する複数のチャネルバンプパッド部の行方向のいずれかの側方に配置されるか、又は前記半導体ダイの垂直二等分線に沿って配置されることができる。
【００２４】
前記第１回路は前記それぞれのチャネルバンプパッド部と前記対応するメモリセルアレイとの間に配置され、前記第２回路は前記半導体ダイの行方向の辺又は列方向の辺に隣接して配置されることができる。
【００２５】
一実施形態において、前記半導体メモリ装置は前記半導体ダイのテストを遂行するためのテストパッド部をさらに含むことができる。
【００２６】
前記テストパッド部は、前記半導体ダイの垂直二等分線に沿って列方向に配置されるか、又は前記半導体ダイの列方向の辺に隣接して列方向に配置されることもできる。
【００２７】
前記テストパッド部は、前記半導体ダイの水平二等分線に沿って行方向に配置されるか、又は前記半導体ダイの行方向の辺に隣接して行方向に配置されることができる。
【００２８】
一実施形態において、前記半導体ダイの辺又は、角に隣接して配置されたサポートバンプパッド部をさらに含むことができる。
前記サポートバンプパッド部は複数の電源電圧の供給を受けるパワーバンプパッドを含むことができる。
【００２９】
前記一目的を達成するために、本発明の一実施形態に係る半導体メモリ装置は、複数のメモリセルアレイをそれぞれ含み、上下に積層された複数の半導体ダイ（ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｄｉｅ）を備え、前記複数の半導体ダイは各々、前記メモリセルアレイを外部装置と独立的に接続するための複数のチャネルを提供する、前記それぞれの半導体ダイの中央部に形成された複数の入出力バンプパッド部を含む。
【００３０】
前記それぞれの半導体ダイの辺又は角に隣接して各々配置された複数のサポートバンプパッド部をさらに含むことができる。
【００３１】
前記それぞれの半導体ダイは、その下方の半導体ダイの中央部に形成された前記入出力バンプパッド部との電気的接続のためのシリコン貫通ビア（ＴＳＶ；Ｔｈｒｏｕｇｈ−Ｓｉｌｉｃｏｎ Ｖｉａ）を含むことができる。
【００３２】
前記他の目的を達成するために、本発明の一実施形態に係る半導体パッケージは、ベース基板、前記ベース基板の上部に配置されたコントローラチップ、及び前記コントローラチップの上方に配置された少なくとも一つの半導体メモリチップを含む。前記半導体メモリチップは、複数のメモリセルアレイを含む半導体ダイ（ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｄｉｅ）であって、前記複数のメモリセルアレイを前記コントローラチップと独立的に接続するための複数のチャネルを提供する、前記半導体ダイの中央部に形成される入出力バンプパッド部を含む半導体ダイからなる。
【発明の効果】
【００３３】
上述の本発明の実施形態に係るワイド入出力半導体メモリ装置は、マルチチャネル方式のワイド入出力インタフェースを通じて動作周波数を減少させながらもバンド幅の拡張を図ることによって、高性能の装置及びシステムを支援すると同時に電力消耗を減少させることができる。
【００３４】
また、本発明の実施形態に係るワイド入出力半導体メモリ装置は、入出力バンプパッドを半導体ダイの中央部に形成することによって工程上の変更が必要な場合でも設計変更が容易であるだけでなく異種チップのチップオンチップ（ＣＯＣ；ｃｈｉｐ−ｏｎ−ｃｈｉｐ）積層に有利であり、半導体ダイの外郭に形成されるサポートバンプパッドを具備してチップオンチップ積層の信頼性をより一層向上させることができる。
【００３５】
また、本発明の実施形態に係るワイド入出力半導体メモリ装置は、複数のメモリセルアレイ、複数の入出力バンプパッド部及び／又は、周辺回路をミラー方式又はシフト方式にて形成することによって設計負担を減少させてレイアウト設計時工程変化（ｐｒｏｃｅｓｓ ｖａｒｉａｔｉｏｎ）を最小化することができる。
【図面の簡単な説明】
【００３６】
【図１】本発明の一実施形態に係る半導体メモリ装置のレイアウトを示す図である。
【図２】図１の半導体メモリ装置に適用されるマルチチャネルインタフェース方式を示す図である。
【図３】マルチポートインタフェース方式を示す図である。
【図４】図１の半導体メモリ装置に含まれた入出力バンプパッド部の実施形態を示す図である。
【図５】図１の半導体メモリ装置に含まれた入出力バンプパッド部の実施形態を示す図である。
【図６】図１の半導体メモリ装置に含まれた入出力バンプパッド部の実施形態を示す図である。
【図７】図１の半導体メモリ装置に含まれた入出力バンプパッド部の実施形態を示す図である。
【図８】図１の半導体メモリ装置に含まれた入出力バンプパッド部の実施形態を示す図である。
【図９】図１の半導体メモリ装置に含まれた入出力バンプパッド部の実施形態を示す図である。
【図１０】図１の半導体メモリ装置に含まれた入出力バンプパッド部の実施形態を示す図である。
【図１１】図１の半導体メモリ装置に含まれた入出力バンプパッド部の実施形態を示す図である。
【図１２】テストパッド部の配置に関する実施形態を示す図である。
【図１３】テストパッド部の配置に関する実施形態を示す図である。
【図１４】テストパッド部の配置に関する実施形態を示す図である。
【図１５】テストパッド部の配置に関する実施形態を示す図である。
【図１６】第２回路色の配置に関する実施形態を示す図である。
【図１７】第２回路色の配置に関する実施形態を示す図である。
【図１８】第２回路色の配置に関する実施形態を示す図である。
【図１９】第２回路色の配置に関する実施形態を示す図である。
【図２０】図１の半導体メモリ装置に含まれた入出力制御部と入出力バンプパッド部との関係を説明するための図である。
【図２１】図１の半導体メモリ装置に含まれた入出力制御部と入出力バンプパッド部との関係を説明するための図である。
【図２２】図１の入出力バンプパッド部の垂直的構造を説明するための断面図である。
【図２３】図１の入出力バンプパッド部に含まれた単位パッド領域の実施形態を示す回路図である。
【図２４】図１の入出力バンプパッド部に含まれた単位パッド領域の実施形態を示す回路図である。
【図２５】図１の入出力バンプパッド部に含まれた単位パッド領域の実施形態を示す回路図である。
【図２６】図１の入出力バンプパッド部に含まれた単位パッド領域の実施形態を示す回路図である。
【図２７】図１の入出力バンプパッド部に含まれた単位パッド領域の実施形態を示す回路図である。
【図２８】図１の入出力バンプパッド部に含まれた単位パッド領域の実施形態を示す回路図である。
【図２９】本発明の一実施形態に係る半導体メモリ装置のレイアウトを示す図である。
【図３０】図２９の半導体メモリ装置に含まれたサポートバンプパッド部の実施形態を示す図である。
【図３１】図２９の半導体メモリ装置に含まれたサポートバンプパッド部の実施形態を示す図である。
【図３２】本発明の一実施形態に係る積層構造の半導体メモリ装置を示す図である。
【図３３】本発明の実施形態に係る半導体メモリ装置を含む半導体パッケージを示す図である。
【図３４】本発明の実施形態に係る半導体メモリ装置を含む半導体パッケージを示す図である。
【発明を実施するための形態】
【００３７】
本明細書に開示されている本発明の実施形態に対する特定の構造的ないし機能的説明は、単に本発明の実施形態を説明するための目的で例示されたものであり、本発明の実施形態は多様な形態で実施することができ、本明細書に説明された実施形態に限定されるものではない。
【００３８】
本発明は多様な変更を加えることができ、種々の形態を有することができるが、特定の実施形態を図面に例示して本明細書に詳細に説明する。しかし、これは本発明を特定の開示形態に限定しようとするものではなく、本発明の思想及び技術範囲に含まれるすべての変更、均等物ないし代替物を含むと理解するべきである。
【００３９】
本明細書において、第１、第２等の用語は多様な構成要素を説明するのに使用できるが、これらの構成要素は、これらの用語によって限定されるものではなく、これらの用語は一つの構成要素を他の構成要素から区別する目的で使われる。
また、「及び／又は」は、この言葉に前後して取り挙げられた項目の一部又は全部からなる全ての組み合わせを意味する。
【００４０】
ある構成要素が他の構成要素に「連結されて」いる、又は「接続されて」いると言及された場合には、その、他の構成要素に直接的に連結、又は接続されている場合もあるが、中間に他の構成要素が存在する場合も含むと理解するべきである。
一方、ある構成要素が他の構成要素に「直接連結されて」いる、又は「直接接続されて」いると言及された場合には、中間に他の構成要素が存在しないと理解すべきである。
構成要素の間の関係を説明する他の表現、すなわち「〜間に」と「すぐに〜間に」又は「〜に隣接する」と「〜に直接隣接する」等も同じように解釈すべきである。
【００４１】
本明細書で使用した用語は単に特定の実施形態を説明するために使用したもので、本発明を限定するものではない。単数の表現は文脈上明白に単数であることを意味しない限り、複数の表現を含む。
本明細書で、「含む」又は「有する」等の用語は明細書上に記載された特徴、数字、段階、動作、構成要素、部品、又は、これを組み合わせたものが存在するということを示すものであって、一つ又は、それ以上の、他の特徴や数字、段階、動作、構成要素、部品、又は、これを組み合わせたものの存在、又は付加の可能性を予め排除するわけではない。
【００４２】
また、別に定義しない限り、本明細書中において使用される、技術的或いは科学的用語を含む全ての用語は、本発明が属する技術分野で通常の知識を有する者が一般的に理解するのと同一の意味を有する。
一般的に使用される辞書において定義する用語と同じ用語は、関連技術の文脈上に有する意味と一致する意味を有するものと理解するべきで、本明細書において明白に定義しない限り、理想的或いは過剰に形式的な意味を持つものとして解釈してはならない。
【００４３】
以下、添付図面を参照して、本発明の望ましい実施形態をより詳細に説明する。図面上の同一構成要素に対しては同一参照符号を使用し、同一構成要素に対する重複した説明は省略する。
【００４４】
図１は本発明の一実施形態に係る半導体メモリ装置のレイアウトを示す図である。
【００４５】
図１を参照すると、半導体メモリ装置１０００は半導体ダイ（ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｄｉｅ、以下、単に「チップ」ともいう）９０及び半導体ダイ９０の中央部に形成される入出力バンプパッド部を含む。半導体ダイ９０は互いに独立したチャネルを持って動作する複数の、第１〜第４メモリセルアレイ１０ａ、１０ｂ、１０ｃ、１０ｄを含み、入出力バンプパッド部は第１〜第４メモリセルアレイ１０ａ、１０ｂ、１０ｃ、１０ｄをそれぞれ、メモリコントローラのような外部装置と各々独立的に接続するための複数のチャネルを提供する。
図１に示すように、半導体ダイ９０を水平二等分線（ＨＬ）及び垂直二等分線（ＶＬ）で仮想的に４分割する時、第１〜第４メモリセルアレイ１０ａ、１０ｂ、１０ｃ、１０ｄは、半導体ダイ９０上の各分割部分に反時計回りに配置される。以下、この第１〜第４メモリセルアレイ１０ａ、１０ｂ、１０ｃ、１０ｄの配置により決まる半導体ダイ９０上の方向を、図１に従い、第１、第２メモリセルアレイ１０ｂ、１０ｃのある方向を「上」と、第２、第３メモリセルアレイ１０ａ、１０ｂのある方向を「左」と、第３、第４メモリセルアレイ１０ｃ、１０ｄのある方向を「下」と、第４、第１メモリセルアレイ１０ｄ、１０ａのある方向を「右」と、各々規定する。また、水平（左右）方向、垂直方向（上下方向）を各々、「行」方向、「列」方向と規定する。
【００４６】
図１に示したように、入出力バンプパッド部は、第１〜第４メモリセルアレイ１０ａ、１０ｂ、１０ｃ、１０ｄ各々のチャネル別入出力のための複数の、第１〜第４チャネルバンプパッド部（ＣＨ ＰＡＤ）１００ａ、１００ｂ、１００ｃ、１００ｄを含む。第１〜第４チャネルバンプパッド部１００ａ、１００ｂ、１００ｃ、１００ｄは、それぞれ、メモリセルアレイ１０ａ、１０ｂ、１０ｃ、１０ｄに対応する。
即ち、第１チャネルバンプパッド部１００ａは第１メモリセルアレイ１０ａのためのチャネルを提供して、第２チャネルバンプパッド部１００ｂは第２メモリセルアレイ１０ｂのためのチャネルを提供し、第３チャネルバンプパッド部１００ｃは第３メモリセルアレイ１０ｃのためのチャネルを提供し、第４チャネルバンプパッド部１００ｄは第４メモリセルアレイ１０ｄのためのチャネルを提供する。
図４乃至図１１を参照して後述するように、それぞれのチャネルバンプパッド部１００ａ、１００ｂ、１００ｃ、１００ｄは、一般に、複数の行と複数の列からなるマトリックス形態で配列された複数の単位バンプパッドを含む。
【００４７】
それぞれのメモリセルアレイ１０ａ、１０ｂ、１０ｃ、１０ｄは複数のワードラインと複数のビットラインに接続された複数のメモリセルを含み、前記メモリセルは複数のメモリバンク及び／又は複数のメモリブロックにグループ化される。図１には明示していないが、第１〜第４メモリセルアレイ１０ａ、１０ｂ、１０ｃ、１０ｄの各々の領域内には入出力動作を遂行するための行デコーダ（ｒｏｗ ｄｅｃｏｄｅｒ）、列デコーダ（ｃｏｌｕｍｎ ｄｅｃｏｄｅｒ）、入出力センスアンプ（ｉｎｐｕｔ／ｏｕｔｐｕｔ ｓｅｎｓｅ ａｍｐｌｉｆｉｅｒ）等が配置される。
特に、メモリセルに保存されたデータを感知し（読み出し）、外部装置から提供されたデータをメモリセルに記入する（書き込む）ための入出力センスアンプはそれぞれ、対応する第１〜第４チャネルバンプパッド部１００ａ、１００ｂ、１００ｃ、１００ｄに隣接するように、対応する第１〜第４メモリセルアレイ１０ａ、１０ｂ、１０ｃ、１０ｄの外郭部に配置される。入出力センスアンプが第１〜第４チャネルバンプパッド部１００ａ、１００ｂ、１００ｃ、１００ｄから遠く離れて配置される場合には、半導体ダイ９０の中央部に形成された第１〜第４チャネルバンプパッド部１００ａ、１００ｂ、１００ｃ、１００ｄと対応する入出力センスアンプとの間の抵抗が増加するので、これを避けるために、電力消費量の多い入出力センスアンプはそれぞれ対応する第１〜第４チャネルバンプパッド部１００ａ、１００ｂ、１００ｃ、１００ｄに隣接するように、それぞれのメモリセルアレイ１０ａ、１０ｂ、１０ｃ、１０ｄの外郭部に配置する。
【００４８】
半導体ダイ９０は、それぞれのメモリセルアレイ１０ａ、１０ｂ、１０ｃ、１０ｄを各チャネル別に独立的に制御するための複数の第１回路（各々、付加的制御部（ＣＴＲＬ）と入出力制御部（ＩＯ ＣＴＲＬ）とからなる）及び複数の第１〜第４メモリセルアレイ１０ａ、１０ｂ、１０ｃ、１０ｄを共通に制御するための複数の第２回路（ＣＯＭＭ）を含む。半導体メモリ装置１０００の効率的な設計のために、図１に示すように、第１回路は、第１〜第４チャネルバンプパッド部１００ａ、１００ｂ、１００ｃ、１００ｄと、それぞれ対応する第１〜第４メモリセルアレイ１０ａ、１０ｂ、１０ｃ、１０ｄとの間に配置され、複数の第２回路５１、５２は各々、チャネルバンプパッド部１００ａと１００ｄ、チャネルバンプパッド部１００ｂと１００ｃ、に接して、その行方向側方（左方又は右方）に配置される。
即ち、第１メモリセルアレイ１０ａに専属的な（ｄｅｄｉｃａｔｅｄ）第１回路（付加的制御部（ＣＴＲＬ）３０ａと、入出力制御部（ＩＯ ＣＴＲＬ）４０ａとからなる）は、第１メモリセルアレイ１０ａと第１チャネルバンプパッド部１００ａとの間に配置され、第２メモリセルアレイ１０ｂに専属的な第１回路（付加的制御部（ＣＴＲＬ）３０ｂと、入出力制御部（ＩＯ ＣＴＲＬ）４０ｂとからなる）は、第２メモリセルアレイ１０ｂと第２チャネルバンプパッド部１００ｂとの間に配置され、第３メモリセルアレイ１０ｃに専属的な第１回路（付加的制御部（ＣＴＲＬ）３０ｃと、入出力制御部（ＩＯ ＣＴＲＬ）４０ｃとからなる）は、第３メモリセルアレイ１０ｃと第３チャネルバンプパッド部１００ｃとの間に配置され、第４メモリセルアレイ１０ｄに専属的な第１回路（付加的制御部（ＣＴＲＬ）３０ｄと、入出力制御部（ＩＯ ＣＴＲＬ）４０ｄとからなる）は第４メモリセルアレイ１０ｄと第４チャネルバンプパッド部１００ｄとの間に配置される。
【００４９】
複数のメモリセルアレイ１０ａ、１０ｂ、１０ｃ、１０ｄを共通に制御するための第２回路（ＣＯＭＭ）５１、５２は、半導体メモリ装置１０００の設計マージンによっては半導体ダイ９０の他の部分にも配置でき、それについては図１６〜図１９を参照して後述する。
【００５０】
それぞれのメモリセルアレイ１０ａ、１０ｂ、１０ｃ、１０ｄを各チャネル別に独立的に制御するための第１回路は各々、入出力制御部（ＩＯ ＣＴＲＬ）４０ａ〜４０ｄと、付加的制御部（ＣＴＲＬ）３０ａ〜３０ｄに区分できる。入出力制御部４０ａ〜４０ｄは各々、プリドライバ（ｐｒｅ−ｄｒｉｖｅｒ）を含み、入力バッファ（ｉｎｐｕｔ ｂｕｆｆｅｒ ｏｒ ｒｅｃｅｉｖｅｒ）及び／又はＪＴＡＧ（ｊｏｉｎｔ ｔｅｓｔ ａｃｔｉｏｎ ｇｒｏｕｐ）ＢＳＣ（ｂｏｕｎｄａｒｙ ｓｃａｎ ｃｅｌｌ）回路などをさらに含むことができる。
付加的制御部３０ａ〜３０ｄは各々、ＲＡＳ（ｒｏｗ ａｃｃｅｓｓ ｓｔｒｏｂｅ）制御ロジック、ＣＡＳ（ｃｏｌｕｍｎ ａｃｃｅｓｓ ｓｔｒｏｂｅ）制御ロジックなどを含むことができる。複数のメモリセルアレイ１０ａ、１０ｂ、１０ｃ、１０ｄを共通に制御するための（ＣＯＭＭ）５１、５２は、複数のメモリセルアレイ１０ａ、１０ｂ、１０ｃ、１０ｄ及び、これらに対応する第１回路で共通的に使われる基準電圧又は基準信号を提供するためのＤＣロジック、温度補償セルフリフレッシュ（ＴＣＳＲ；ｔｅｍｐｅｒａｔｕｒｅ−ｃｏｍｐｅｎｓａｔｅｄ ｓｅｌｆ−ｒｅｆｒｅｓｈ）ロジックなどを含む。
【００５１】
入出力制御部４０ａ、４０ｂ、４０ｃ、４０ｄは各々、対応するメモリセルアレイ１０ａ、１０ｂ、１０ｃ、１０ｄと、対応するチャネルバンプパッド部１００ａ、１００ｂ、１００ｃ、１００ｄとの間に形成される。対応するチャネルバンプパッド部１００ａ、１００ｂ、１００ｃ、１００ｄとの円滑なデータ信号ルーティング（ｓｉｇｎａｌ ｒｏｕｔｉｎｇ、配線配置）を可能にするために、図１に示したように、入出力制御部４０ａ、４０ｂ、４０ｃ、４０ｄの行方向の長さ（Ｌｒ）は、対応するチャネルバンプパッド部１００ａ、１００ｂ、１００ｃ、１００ｄの行方向の長さより小さいか又は同一にする。
入出力制御部４０ａ、４０ｂ、４０ｃ、４０ｄは各々、対応するチャネルバンプパッド部１００ａ、１００ｂ、１００ｃ、１００ｄに含まれるデータバンプパッドの個数と同じ個数のプリドライバ（ｐｒｅ−ｄｒｉｖｅｒ）等を具備しなければならないので、入出力制御部４０ａ、４０ｂ、４０ｃ、４０ｄの行方向の長さが対応するチャネルバンプパッド部１００ａ、１００ｂ、１００ｃ、１００ｄの行方向の長さ以内に設計できなければデータ信号ルーティングのための配線が複雑になり、全体の設計上、大きい負担となる。これについては図２０及び図２１を参照して後述する。
【００５２】
一実施形態において、半導体メモリ装置１０００は、半導体ダイ９０のテストを遂行するためのテストパッド部３１０、３２０をさらに含む。入出力バンプパッド部を通じて半導体メモリ装置１０００を直接テストする代りに、図１に示すようにテストパッド部３１０、３２０を形成すると、ウェハテストなどを容易に遂行できる。一般的に、一つのウェハに同じ構造の複数のメモリ装置を集積して形成するフロント−エンド工程（ｆｒｏｎｔ−ｅｎｄ ｐｒｏｃｅｓｓ）を遂行した後、半導体ウェハを切断してそれぞれのメモリ装置を個別的な半導体ダイとし（シンギュレーション）、得られた半導体ダイのパッケージングを行なうバック−エンド工程（ｂａｃｋ−ｅｎｄ ｐｒｏｃｅｓｓ）が遂行される。テストパッド部３１０、３２０はフロント−アンド工程が遂行された後、半導体ダイ９０がウェハから切断される前のウェハテストのために利用できる。
【００５３】
半導体メモリ装置１０００の効率的な設計のために、図１に示したように、入出力バンプパッド部に含まれる複数のチャネルバンプパッド部１００ａ、１００ｂ、１００ｃ、１００ｄは、半導体ダイ９０の水平二等分線（ＨＬ）に沿う中央部に配置し、テストパッド部３１０、３２０は半導体ダイ９０の垂直二等分線（ＶＬ）に沿う中央部に配置できる。
【００５４】
テストパッド部３１０、３２０は、設計マージンによっては半導体ダイ９０の他の部分に配置でき、これに対しては図１２〜図１５を参照して後述することにする。
【００５５】
複数のメモリセルアレイ１０ａ、１０ｂ、１０ｃ、１０ｄ、複数のチャネルバンプパッド部１００ａ、１００ｂ、１００ｃ、１００ｄ、及び／又はその他の周辺回路のレイアウトは図１に示すようにミラー（ｍｉｒｒｏｒ）方式によって設計することができる。すなわち、第１メモリセルアレイ１０ａ、第１チャネルバンプパッド部１００ａ、第１回路の入出力制御部４０ａと付加的制御部３０ａ、及び第１メモリセルアレイ１０ａに係るその他の周辺回路のレイアウトを設計すれば、これらを垂直二等分線（ＶＬ）に対して対称的な構造に変換して、第２メモリセルアレイ１０ｂ、第２チャネルバンプパッド部１００ｂ、第１回路の入出力制御部４０ｂと付加的制御部３０ｂ、及び第２メモリセルアレイ１０ｂに係るその他の周辺回路のレイアウトを決定できる。また、同様に、これらを水平二等分線（ＨＬ）に対して対称的な構造に変換して、第３メモリセルアレイ１０ｃ、第４メモリセルアレイ１０ｄとこれらに関連する諸周辺回路のレイアウトを決定できる。一方、図１に示したミラー方式とは異なり、一つのメモリセルアレイとこれに係る、チャネルバンプパッド部を含む諸周辺回路に対するレイアウトを単純にシフトすることによって残りのメモリセルアレイに係るレイアウトを決定することもできる。
【００５６】
このように、一つのチャネルに対するレイアウトだけを設計してこれをミラーリング（ｍｉｒｒｏｒｉｎｇ）又はシフト（ｓｈｉｆｔｉｎｇ）することによって半導体メモリ装置１０００の全体的なレイアウトを効率的に設計できる。
【００５７】
また、入出力バンプパッド部を半導体ダイ９０の中央部に形成することによって、半導体メモリ装置１０００が多様な構造の他の装置と結合される場合、工程上の変更がある場合でも、既に完成された設計を過度に変更すること無く効率的な設計変更が可能にある。
【００５８】
図２は、図１の半導体メモリ装置に適用されるマルチチャネルインタフェース方式を示す図であり、図３はマルチポートインタフェース方式を示す図である。
【００５９】
図１及び２を参照すると、第１〜第４メモリセルアレイ１０ａ、１０ｂ、１０ｃ、１０ｄは各々、二つのメモリバンクＢｋを含む（例えば、第１メモリセルアレイ１０ａは第１メモリバンクＢｋ０及び第２メモリバンクＢｋ１を含む）。図２のマルチチャネルインタフェース方式に従って四つのポートＰ０、Ｐ１、Ｐ２、Ｐ３に各々含まれる第１〜第４チャネルバンプパッド部１００ａ、１００ｂ、１００ｃ、１００ｄからなる入出力バンプパッド部は、第１〜第４メモリセルアレイ１０ａ、１０ｂ、１０ｃ、１０ｄの各々をメモリコントローラのような外部装置と独立的に接続するための複数のチャネルを提供する。即ち、第１ポートＰ０は第１メモリバンクＢｋ０及び第２メモリバンクＢｋ１を含む第１メモリセルアレイ１０ａに専属し（ｄｅｄｉｃａｔｅｄ）、第２ポートＰ１は、第３メモリバンクＢｋ２及び第４メモリバンクＢｋ３を含む第２メモリセルアレイ１０ｂに専属し、第３ポートＰ２は第５メモリバンクＢｋ４及び第６メモリバンクＢｋ５を含む第３メモリセルアレイ１０ｃに専属し、第４ポートＰ３は第７メモリバンクＢｋ６及び第８メモリバンクＢｋ７を含む第４メモリセルアレイ１０ｄに専属する。
【００６０】
図２のマルチチャネルインタフェース方式とは異なり、図３のマルチポートインタフェース方式では全てのメモリバンクＢｋ０〜Ｂｋ７が複数のポートＰ０〜Ｐ３により共有される。
【００６１】
システムオンチップ（ＳＯＣ）上のマルチコアプロセッサ（ｍｕｌｔｉ−ｃｏｒｅ ｐｒｏｃｅｓｓｏｒ）、ハードウェア加速機（ｈａｒｄｗａｒｅ ａｃｃｅｌｅｒａｔｏｒｓ）等のメモリマスターの数が増加するにつれ、図３の場合、共有されたメモリバスとポートにおける衝突の可能性が大きくなり、それを防止できる別途のメカニズムが要求される。
本発明の一実施形態に係る半導体メモリ装置１０００は、図２に示したようなマルチチャネル方式のワイド入出力（ｗｉｄｅ ｉｎｐｕｔ ａｎｄ ｏｕｔｐｕｔ）インタフェースを採用することによって、図３に示したマルチポート方式より小さいチップサイズ及び低電力を実現でき、さらに、設計及びテストの複雑性を減少できる。例えば、従来の３２個のデータピンを有するＬＰＤＤＲ２ ＤＲＡＭのピン当りデータレート（ｄａｔａ ｒａｔｅ／ｐｉｎ）が約８００Ｍｂｐｓであり、従って帯域幅（ｂａｎｄｗｉｄｔｈ）が約３．２ＧＢ／ｓの場合と比較する時、本発明の一実施形態に係る半導体メモリ装置１０００は５１２個のデータピンを含み、比較的低い約２００Ｍｂｐｓのピン当りデータレートで動作しても約１２．８ＧＢ／ｓの帯域幅を実現できる。このようにして動作周波数の増加による電力消耗の増加を防止しながら、高性能のプロセッサを支援できる半導体メモリ装置を提供できる。
【００６２】
一方、第１〜第４メモリセルアレイ１０ａ、１０ｂ、１０ｃ、１０ｄに各々専属的な複数のチャネルを実現することによって、同一時点で互いに異なる動作を同時に遂行できる。例えば、第１メモリセルアレイ１０ａに対して書き込み動作（ｗｒｉｔｅ ｏｐｅｒａｔｉｏｎ）を遂行すると同時に第２メモリセルアレイ１０ｂに対しては読み出し動作（ｒｅａｄ ｏｐｅｒａｔｉｏｎ）を遂行できる。また、本発明の実施形態に係る半導体メモリ装置１０００は、ＣＡＳレイテンシ（ｃｏｌｕｍｎ ａｃｃｅｓｓ ｓｔｒｏｂｅ ｌａｔｅｎｃｙ）、バースト長さ（ｂｕｒｓｔ ｌｅｎｇｔｈ）、バーストタイプ（ｂｕｒｓｔ ｔｙｐｅ）等を指定するためのＭＲＳ（Ｍｏｄｅ Ｒｅｇｉｓｔｅｒ Ｓｅｔ）値、及びＤＳ（ｄｒｉｖｅｒ ｓｔｒｅｎｇｔｈ）、ＰＡＳＲ（ｐａｒｔｉａｌ ａｒｒａｙ ｓｅｌｆ ｒｅｆｒｅｓｈ）等の条件を指定するためのＥＭＲＳ（Ｅｘｔｅｎｄｅｄ Ｍｏｄｅ Ｒｅｇｉｓｔｅｒ Ｓｅｔ）値をチャネル別に互いに異なるようにセッティングできる。さらに、本発明の実施形態に係る半導体メモリ装置１０００は、チャネル別に互いに異なる周波数のクロック信号が使え、半導体ダイ内の電源電圧を分離して使う場合にはチャネル別にＤＰＤ（ｄｅｅｐ ｐｏｗｅｒ ｄｏｗｎ）機能を実現でき、ＳＤＲ（ｓｉｎｇｌｅ ｄａｔａ ｒａｔｅ）、ＤＤＲ（ｄｏｕｂｌｅ ｄａｔａ ｒａｔｅ）、ＤＤＲ２、ＬＰＤＤＲ２（ｌｏｗ ｐｏｗｅｒ ｄｏｕｂｌｅ ｄａｔａ ｒａｔｅ ２）等のような互いに異なるインタフェースをチャネル別に適用することができる。
【００６３】
図４〜図１１は、図１の半導体メモリ装置に含まれた入出力バンプパッド部を構成する第１〜第４チャネルバンプパッド部１００ａ、１００ｂ、１００ｃ、１００ｄのうち任意の一つのチャネルバンプパッド部の実施形態を、第１チャネルバンプパッド部１００ａの場合で代表して示す図である。
【００６４】
図４〜図１１で、一つの小さい四角形は一つの単位パッド領域（ＵＰＡ；ｕｎｉｔ ｐａｄ ａｒｅａ）を示し、単位パッド領域ごとに一つの単位バンプパッド及びバンプが形成され、隣接した単位バンプパッドは互いに電気的に分離する。Ｄと表示された四角形は入出力データを伝送するためのデータバンプパッドを示し、Ｖと表示された四角形は電源電圧などが印加されるパワーバンプパッドを示し、Ａと表示された四角形はアドレス及びコマンドを受信するためのアドレス／コマンドバンプパッドを示す。
一実施形態において、図１に示したそれぞれのチャネルバンプパッド部１００ａ、１００ｂ、１００ｃ、１００ｄは半導体ダイ９０と電気的に遮断された少なくとも一つのダミーパッドを含むことができ、Ｎと示した四角形はこのようなダミーパッドを含む単位パッド領域を示す。ダミーパッドを含む単位パッド領域Ｎは半導体ダイ９０と電気的に遮断される方式（Ｎｏ Ｃｏｎｎｅｃｔｉｏｎ）又はパッド上にバンプを形成しない方式（Ｎｏ Ｂｕｍｐ）により具現できる。
【００６５】
パワーバンプパッドＶは電源電圧及び接地電圧が印加されるバンプパッドを含む。例えば、パワーバンプパッドＶはメモリセルアレイなどで使われる電圧（ＶＤＤ、ＶＳＳ）及び入出力用電圧（ＶＤＤＱ、ＶＳＳＱ）が印加されるバンプパッドを含む。パワーバンプパッドＶには、チャネル別に同じ電源電圧（例えば、１．８Ｖ）を印加することもでき、チャネル別に互いに異なる電源電圧（例えば、１．２Ｖ及び１．８Ｖ）を印加することもできる。また、パワーバンプパッドＶの一部はデータマスクバンプパッド（ＤＱＭパッド）のような他の用途のバンプパッドでありうる。
【００６６】
一方、単位パッド領域の行方向の長さ（ＵＬ１）及び列方向の長さ（ＵＬ２）は同一であることもでき、半導体メモリ装置１０００の設計マージンによっては異なることもできる。
【００６７】
図４〜図１１には、半導体ダイ９０の垂直二等分線（ＶＬ）の図１において右側及び水平二等分線（ＨＬ）の図１において上側に位置する第１チャネルバンプパッド部１００ａの実施形態が、１２８個のデータ入出力ピン（ＤＱ０〜ＤＱ１２７）を有する場合について例示されている。上述のように、第２チャネルバンプパッド部１００ｂ、第３チャネルバンプパッド部１００ｃ、及び第４チャネルバンプパッド部１００ｄは、例示した第１チャネルバンプパッド部１００ａをミラーリング（ｍｉｒｒｏｒｉｎｇ）方式又はシフト（ｓｈｉｆｔｉｎｇ）方式によって具現できる。
上述のように、第１〜第４メモリセルアレイ１０ａ、１０ｂ、１０ｃ、１０ｄを共通に制御するための第２回路（ＣＯＭＭ）５１、５２のうち、第２回路（ＣＯＭＭ）５１が第１チャネルバンプパッド部１００ａの右側に形成される。
以下の説明では、「第１チャネルバンプパッド部」を単に「チャネルバンプパッド部」とする。
【００６８】
図４を参照すると、チャネルバンプパッド部１００ａ１は複数の行（Ｘ）と複数の列（Ｙ）からなるＸ×Ｙマトリックス形態で配列された複数の単位バンプパッドを含む。図４には６つの行（Ｘ＝６）と３６個の列（Ｙ＝３６）からなる６×３６マトリックス形態のチャネルバンプパッド部１００ａ１が例示されている。
【００６９】
本実施形態において、チャネルバンプパッド部１００ａ１は、アドレス／コマンドバンプパッドＡが配列されたアドレス／コマンドパッドブロック１１５及びデータバンプパッドＤが配列された複数のデータパッドブロック１１１、１１２、１１３、１１４が行方向に配列される。アドレス／コマンドパッドブロック１１５及びデータパッドブロック１１１、１１２、１１３、１１４の各々は、一定間隔ｄ離隔されて配置される。本実施形態において、アドレス／コマンドパッドブロック１１５は、データパッドブロック１１１、１１２、１１３、１１４の間に配置される。例えば、アドレス／コマンドパッドブロック１１５は第２データパッドブロック１１２と第３データパッドブロック１１３との間に配置される。
【００７０】
図６に示した別の実施形態のチャネルバンプパッド部１００ａ３では、アドレス／コマンドパッドブロック１３５は、データパッドブロック１３１、１３２、１３３、１３４の左側に配置され、図７に示した更に別の実施形態では、アドレス／コマンドパッドブロック１４５はデータパッドブロック１４１、１４２、１４３、１４４の右側に配置される。
【００７１】
再び、図４を参照すると、データパッドブロック１１１、１１２、１１３、１１４、及び／又はアドレス／コマンドパッドブロック１１５は各々、パワーバンプパッドＶとダミーパッドＮを含む。それぞれのデータパッドブロック１１１、１１２、１１３、１１４は、複数の電源電圧の供給を受けるパワーバンプパッドＶが配列された少なくとも一つの行を含む。この、パワーバンプパッドＶが配列された行は、マトリックス形態の配置で中間部分の行に該当することもでき、外郭の行に該当することもできる。
例えば、図４に示した実施形態では、マトリックス形態の配置で中間部分の行に該当する第３行及び第４行にパワーバンプパッドＶが配列され、図５に示した別の実施形態では、データパッドブロック１２１〜１２４の各々において、マトリックス形態の配置で外郭の行に該当する第１行及び第２行にパワーバンプパッドＶが配列される。また、図１１に示した更に別の実施形態では、複数の電源電圧の供給を受けるパワーバンプパッドＶがデータバンプブロック１８１、１８２、１８３、１８４の各々の中間部分に配列され、データバンプパッドＤはパワーバンプパッドＶを囲むようにデータバンプブロック１８１、１８２、１８３、１８４の各々の外郭に配列される。
【００７２】
図８を参照すると、データパッドブロック１５１、１５２、１５３、１５４は各々、複数の電源電圧の供給を受けるパワーバンプパッドＶが配列された少なくとも一つの列（ＰＣ、パワーコラム（ｐｏｗｅｒ ｃｏｌｕｍｎ））を含む。このようなパワーコラムＰＣにはパワーバンプパッドＶのみならず、適切な数のダミーパッドＮを含みうる。
図８の実施形態のチャネルバンプパッド部１００ａ５では、アドレス／コマンドパッドブロック１５５がデータパッドブロック１５１、１５２、１５３、１５４の図で左側に配置され、中間行（第３行及び第４行）にパワーバンプパッドＶが配列されており、図９の実施形態のチャネルバンプパッド部１００ａ６では、アドレス／コマンドパッドブロック１６５がデータパッドブロック１６１、１６２、１６３、１６４の図で右側に配置され、外郭の行（第１行及び第２行）にパワーバンプパッドＶが配列されている。また、図８及び図９の実施形態では各々、適切な数のパワーコラムＰＣが配置されている。
【００７３】
図１０及び図１１を参照すると、各々のチャネルバンプパッド部１００ａ７、１００ａ８のマトリックス形態の行の数と列の数が、全体設計マージンによって適切に変更されている。図１０の実施形態のチャネルバンプパッド部１００ａ７及び図１１の実施形態のチャネルバンプパッド部１００ａ８では、各々、１２８個のＤＱピン（ＤＱ０〜ＤＱ１２７）に該当するデータバンプパッドＤを含むが、パワーバンプパッドＶの個数とダミーパッドＮの個数は適切に変更できる。図１０のチャネルバンプパッド部１００ａ７は、１２×２２マトリックス形態で具現された実施形態を示し、図１１のチャネルバンプパッド部１００ａ８は、８×３２マトリックス形態で具現された実施形態を示す。半導体メモリ装置１０００の全体的なレイアウトの設計において、列方向の長さのマージンが不足する場合には、図１０の配置より列の数が小さい図１１の配置を選択できる。
【００７４】
以下、テストパッド部と第２回路の配置に関する他の実施形態を説明する。図１２〜図１９において図１と重複する説明は省略する。
【００７５】
図１２〜図１５は、テストパッド部の配置に関する実施形態を示す図である。
【００７６】
図１には、複数の、第１〜第４チャネルバンプパッド部１００ａ、１００ｂ、１００ｃ、１００ｄは、半導体ダイ９０の水平二等分線（ＨＬ）に沿って行方向に半導体ダイ９０の中央部に配置され、テストパッド部３１０、３２０は半導体ダイ９０の垂直二等分線（ＶＬ）に沿って列方向に配置された実施形態の半導体メモリ装置１０００を示した。
【００７７】
図１の実施形態とは異なり、テストパッド部は半導体メモリ装置の設計マージンによっては半導体ダイ９０の他の部分に配置できる。
図１２及び図１３に示すように、別の実施形態の半導体メモリ装置１０１０、１０２０においては、テストパッド部は半導体ダイ９０の水平二等分線（ＨＬ）に沿って行方向に配置される。
図１２では、一つのテストパッド部３３０が第１、第２チャネルバンプパッド部１００ａ、１００ｂと、第３、第４チャネルバンプパッド部１００ｃ、１００ｄとの間に行方向に配置され、図１３では、テストパッド部３１１が第１、第４チャネルバンプパッド部１００ａ、１００ｄと、入出力制御部４０ａ、４０ｄとの間に、テストパッド部３１２が第２、第３チャネルバンプパッド部１００ｂ、１００ｃと、入出力制御部４０ｂ、４０ｃとの間に各々、行方向に配置されている。
【００７８】
図１４及び図１５に示すように、さらに別の実施形態の半導体メモリ装置１０３０、１０４０においては、テストパッド部は半導体ダイ９０の辺に隣接して配置される。
図１４では、テストパッド部３１２、３２２が各々、半導体ダイ９０の上、下の辺に隣接して行方向に配置され、図１５では、テストパッド部３１３、３２３が半導体ダイ９０の左、右の辺に隣接して列方向に配置されている。
【００７９】
図１６〜図１９は、第２回路の配置に関する実施形態を示す図である。
【００８０】
図１には、複数の、第１〜第４メモリセルアレイ１０ａ、１０ｂ、１０ｃ、１０ｄを共通に制御するための第２回路５１、５２が入出力バンプパッド部の行方向側方に配置される実施形態を示している。
【００８１】
図１の実施形態とは異なり、第２回路は半導体メモリ装置の設計マージンによっては半導体ダイ９０の他の部分に配置できる。
図１６及び図１７に示す別の実施形態の半導体メモリ装置１０５０、１０６０においては、第２回路は半導体ダイ９０の垂直二等分線（ＶＬ）に沿って列方向に配置される。図１６では、第２回路５３が左側の、第２、第３チャネルバンプパッド部１００ｂ、１００ｃと、右側の、第１、第４チャネルバンプパッド部１００ａ、１００ｄとの間で、半導体ダイ９０の垂直二等分線（ＶＬ）に沿って配置されている。図１７では、第２回路５４、５５が左側の、第２、第３メモリセルアレイ１０ｂ、１０ｃと、右側の、第１、第４メモリセルアレイ１０ａ、１０ｄとの間で、半導体ダイ９０の垂直二等分線（ＶＬ）に沿って配置されている。
【００８２】
図１８及び図１９に示すように、さらに別の実施形態の半導体メモリ装置１０７０、１０８０においては、第２回路は半導体ダイ９０の上下の辺又は左右の辺に隣接して配置される。図１８では、第２回路５６ａ、５６ｂ、５６ｃ、５６ｄが半導体ダイ９０の左右の辺に隣接して配置されている。図１９では、第２回路５７ａ、５７ｂ、５７ｃ、５７ｄが半導体ダイ９０の上下の辺に隣接して配置されている。
【００８３】
図２０及び図２１は、図１に示した実施の形態の半導体メモリ装置１０００に含まれた入出力制御部（ＩＯ ＣＴＲＬ）と、入出力バンプパッド部を構成する（第１〜第４）チャネルバンプパッド部（ＣＨ ＰＡＤ）との関係をより具体的に説明するための図である。
【００８４】
図１を参照して上述のように、円滑なデータ信号ルーティングのために、入出力制御部（ＩＯ ＣＴＲＬ）４０ａ、４０ｂ、４０ｃ、４０ｄの各々の行方向の長さ（Ｌｒ）は対応する第１〜第４チャネルバンプパッド部１００ａ、１００ｂ、１００ｃ、１００ｄの各々の行方向の長さより小さいか又は同一である。入出力制御部４０ａ、４０ｂ、４０ｃ、４０ｄは各々、対応する第１〜第４チャネルバンプパッド部１００ａ、１００ｂ、１００ｃ、１００ｄに含まれたデータバンプパッドの個数と同一個数のプリドライバなどを具備しなければならない。従って、入出力制御部４０ａ、４０ｂ、４０ｃ、４０ｄの行方向の長さが各々、対応するチャネルバンプパッド部１００ａ、１００ｂ、１００ｃ、１００ｄの行方向の長さ以内に設計できなければ、信号ルーティング（ｓｉｇｎａｌ ｒｏｕｔｉｎｇ）のための配線が複雑になって設計上の大きな負担として作用する。
【００８５】
図２０を参照すると、チャネルバンプパッド部１００ｅは８×３マトリックス内に１６個のデータバンプパッドＤＱを含むので、入出力制御部４０ｅは、辺方向の長さＬｒ１＝３×ＵＬ１以内に１６個のプリドライバなどを具備しなければならない。図２１を参照すると、チャネルバンプパッド部１００ｆは６×４マトリックス内に１６個のデータバンプパッドＤＱを含むため、入出力制御部４０ｆは、辺方向の長さＬｒ２＝４×ＵＬ１以内に１６個のプリドライバなどを具備しなければならない。図２０及び図２１で単位パッド領域の行方向の長さ（ＵＬ１）及び列方向の単位長さ（ＵＬ２）が各々同一であると仮定すれば、図２１の入出力制御部４０ｆの行方向の長さ（Ｌｒ２）は、図２０の入出力制御部４０ｅの行方向の長さ（Ｌｒ１）より大きく設定でき、図２１の入出力制御部４０ｆの列方向の長さ（Ｌｃ２）は、図２０の入出力制御部４０ｅの列方向の長さ（Ｌｃ１）より小さく設定できる。
【００８６】
それぞれのデータバンプパッドに対し、出力ドライバ及び入力バッファが要求される。出力ドライバ及び／又は入力バッファは入出力制御部４０ｆに含めることもでき、チャネルバンプパッド部１００ｆに含めることもできる。前記説明した方式で、半導体メモリ装置１０００の全体的な設計マージンを考慮して単位パッド領域の大きさ（ＵＬ１、ＵＬ２）、各チャネルバンプパッド部の行と列の個数及びそれにともなう入出力制御部の大きさ（Ｌｒ、Ｌｃ）を適切に決定するならば、それぞれのチャネルバンプパッド部に含まれたデータバンプパッドの個数と同一個数の出力ドライバ及び同一個数の入力バッファが対応する入出力制御部及びチャネルバンプパッド部に分散して配置できる。
【００８７】
パワーパッドの対（ＶＤＤＱ、ＶＳＳＱ）の個数は多いほど性能上有利であるが、半導体メモリ装置のサイズ及びレイアウトにより制限される。図２０及び図２１には、２組の、電源電圧パッドＶＤＤＱ及び接地電圧パッドＶＳＳＱからなる対が含まれた実施形態を示している。ＤＭはデータマスクパッド、Ｎはダミーパッド、ＤＱＳはデータストローブパッドを各々示す。
【００８８】
図２２は、図１の入出力バンプパッド部の垂直的構造を説明するための断面図である。図２２は基板領域８１、上部領域８２、バンプパッド８７、及びバンプ８８の垂直構造を、単位パッド領域の単位長さ（ＵＬ）の範囲に対して概略的に示している。図２２に示した構造物は一般的な半導体工程によるドーピング、パターニング、エッチング、蒸着、スパッタ法、熱処理などの技術を利用して形成できる。
【００８９】
基板領域８１の上部にはイオン注入工程などによってソース、ドレーンなどのアクティブ領域８３が形成され、その上部にゲート電極８４を含むゲート構造物が形成される。基板領域８１及び上部領域８２には、トランジスタのような能動素子のみならず、ＭＯＳキャパシタのような受動素子も形成できる。上部領域８２は、複数のメタル層（ｍｅｔａｌ ｌａｙｅｒ）８６を含み、メタル層８６には一般的に信号ルーティング及び電源電圧供給のための配線が形成される。トランジスタのソース、ドレーン８３、及びゲート電極８４と、メタル層８６に形成された配線と、バンプパッド８７とは、ビア（Ｖｉａ）ホールなどの層間コネクタ８５を通じて電気的に接続される。導電性バンプ８８がボールドロップ（ｂａｌｌ ｄｒｏｐ）又はスクリーンプリンティング工程等を通してバンプパッド８７上に形成され、バンプ８８を溶融点以上で加熱してリフロー（ｒｅｆｌｏｗ）させることによってバンプ８８とバンプパッド８７との間の電気的接触を改善できる。
【００９０】
図２３〜図２８は、図１の入出力バンプパッド部を構成する第１〜第４チャネルバンプパッド部１００ａ、１００ｂ、１００ｃ、１００ｄの各々に含まれた単位パッド領域ＵＰＡの実施形態を示す回路図である。図２３及び図２４の単位パッド領域（ＵＰＡ１、ＵＰＡ２）はデータパッド領域を示し、図２５の単位パッド領域（ＵＰＡ３）はアドレス／コマンドパッド領域を示し、図２６及び図２７の単位パッド領域（ＵＰＡ４、ＵＰＡ５）はパワーパッド領域を示し、図２８の単位パッド領域（ＵＰＡ６）はダミーパッド領域を示す。単位パッド領域の行方向の単位長さ（ＵＬ１）は列方向の単位長さ（ＵＬ２）と同一である場合もあり、異なる場合もある。
【００９１】
図２３を参照すると、データバンプパッドＤＱが形成されるデータパッド領域（ＵＰＡ１）には、データバンプパッドＤＱの下方の半導体ダイ内部に、出力ドライバＰＭ１、ＮＭ１、及びデカプリングキャパシタＣＡＰの全部又は一部が形成される。ＰＭＯＳトランジスタＰＭ１及びＮＭＯＳトランジスタＮＭ１は、第１電圧Ｖ１と第２電圧Ｖ２との間に結合され、デカプリングキャパシタＣＡＰも第１電圧Ｖ１と第２電圧Ｖ２との間に結合される。第１電圧Ｖ１は電源電圧で、第２電圧Ｖ２は接地電圧でありうる。
ＰＭＯＳトランジスタＰＭ１及びＮＭＯＳトランジスタＮＭ１は、読み出しモードでは、入出力制御部のプリドライバ（図示せず）から提供される信号（ＤＯＫ、ＤＯＫＢ）に応答して読み出しデータ信号をデータバンプパッドＤＱを通じて外部装置に伝達する。一方、書き込みモードでは、データバンプパッドＤＱを通じて外部装置から受信した書き込みデータ信号（ＤＩＮ）は入出力制御部に含まれた入力バッファ（図示せず）に提供される。即ち、図２３の実施形態において、出力ドライバはデータバンプパッドＤＱの下方部の半導体ダイ内に形成され、プリドライバ及び入力バッファは入出力制御部に形成される。
【００９２】
図２４を参照すると、データバンプパッドＤＱが形成されるデータパッド領域（ＵＰＡ２）下部の半導体ダイには、出力ドライバＰＭ１、ＮＭ２、入力バッファ（レシーバ、ＲＣＶ）、及びデカプリングキャパシタＣＡＰ）の全部又は一部が形成される。図２３の実施形態では入力バッファが入出力制御部に含まれるが、図２４の実施形態では入力バッファ（ＲＣＶ）がデータパッド領域に該当する半導体ダイに形成される。入力バッファ（ＲＣＶ）は外部装置から受信された書き込みデータ信号（ＤＩＮ）をバッファリングして内部入力信号（ＤＩ）を入出力制御部に提供する。
【００９３】
図２２を参照して前述した通り、図２３及び図２４に示したトランジスタのような能動素子及びＭＯＳキャパシタのような受動素子は半導体ダイの基板領域８１に形成され、ＤＯＫ、ＤＯＫＢ、ＤＩＮなどの信号をルーティングするための配線及び電源電圧を供給するための配線はメタル層８６に形成される。また、図２３及び図２４に示していないが、データパッド領域に該当する半導体ダイには後述する図２６などに示したように静電気放電保護回路ＥＳＤをさらに含むことができる。
【００９４】
図２５を参照すると、アドレス／コマンドバンプパッド（ＡＤＤ／ＣＭＤ）が形成されるアドレス／コマンドパッド領域（ＵＰＡ４）下部の半導体ダイにはゲート・カップリングされたＭＯＳトランジスタＰＭ２、ＮＭ２、及びデカプリングキャパシタＣＡＰが形成される。アドレス／コマンドバンプパッド（ＡＤＤ／ＣＭＤ）は信号を外部装置に出力する機能が不必要であるので、図２３、図２４の出力ドライバＰＭ１、ＮＭ１に対応するトランジスタＰＭ２、ＮＭ２を図２５に示すようにゲート・カップリングさせてクランプダイオードとして利用できる。アドレス／コマンドバンプパッド（ＡＤＤ／ＣＭＤ）を通じて外部装置から受信されたアドレス／コマンド信号（ＡＩＮ）は、入出力制御部（ＩＯ ＣＴＲＬ）のアドレス／コマンドバッファ（図示せず）に提供される。
【００９５】
図２６は、電源電圧を受信するパワーバンプパッド（ＶＤＤＱ）に対応する単位パッド領域（ＵＰＡ４）を示し、図２７は接地電圧を受信するパワーバンプパッド（ＶＳＳＱ）に対応する単位パッド領域（ＵＰＡ５）を示す。図２６及び図２７を参照すると、パワーバンプパッド（ＶＤＤＱ、ＶＳＳＱ）が形成されるパワーパッド領域（ＵＰＡ４、ＵＰＡ５）下部の半導体ダイにはデカプリングキャパシタＣＡＰが形成される。また、パワーパッド領域（ＵＰＡ４、ＵＰＡ５）下部の半導体ダイには静電気放電保護回路（ＥＳＤ、ｅｌｅｃｔｒｏ−ｓｔａｔｉｃ ｄｉｓｃｈａｒｇｅ）がさらに形成される。
【００９６】
図２８は半導体ダイと電気的に遮断されるダミーパッドに対応するダミーパッド領域（ＵＰＡ６）を示す。図２８を参照すると、ダミーパッドが形成されるダミーパッド領域（ＵＰＡ６）下部の半導体ダイにはデカプリングキャパシタＣＡＰが形成される。また、ダミーパッド領域（ＵＰＡ６）下部の半導体ダイには静電気放電保護回路がさらに形成される。
【００９７】
一方、図２３〜図２５には示していないが、データバンプパッド、アドレス／コマンドバンプパッド、及び／又は、ダミーパッドが形成された単位パッド領域に該当する半導体ダイには、図２６に示したのと同じ静電気放電保護回路ＥＳＤがさらに形成でき、静電気放電保護回路は電源電圧又は、接地電圧とバンプパッドとの間に（ｐｉｎ−ｔｏ−ｐｏｗｅｒ）、又は、電源電圧と接地電圧との間に（ｐｏｗｅｒ−ｔｏ−ｐｏｗｅｒ）結合できる。
【００９８】
図２９は本発明の一実施形態に係る半導体メモリ装置のレイアウトを示す図である。
【００９９】
図２９を参照すると、半導体メモリ装置２０００は、半導体ダイ９０及び半導体ダイ９０の中央部に形成される入出力バンプパッド部を含む。図１の半導体メモリ装置１０００と比較して図２９の半導体メモリ装置２０００は、半導体ダイ９０の辺に隣接して配置されたサポートバンプパッド部７１０、７２０、及び／又は角に隣接して配置されたサポートバンプパッド部５００ａ、５００ｂ、５００ｃ、５００ｄをさらに含む。
【０１００】
このようなサポートバンプパッド部５００ａ、５００ｂ、５００ｃ、５００ｄ、７１０、７２０は、同じ構造のメモリチップを積層する場合、又は、メモリチップとコントローラーチップを積層する場合（チップオンチップ（ｃｈｉｐ−ｏｎ−ｃｈｉｐ））に、チップの間に存在すべき間隔の逸失に起因する信頼性の低下を防止できる。サポートバンプパッド部５００ａ、５００ｂ、５００ｃ、５００ｄ、７１０、７２０は、半導体ダイ９０の垂直二等分線（ＶＬ）、及び／又は水平二等分線（ＨＬ）に対して対称的な位置に配置される。例えば、サポートバンプパッド部５００ａ、５００ｂ、５００ｃ、５００ｄ、７１０、７２０は、半導体ダイ９０の四つの角に配置されるか、二つの向かい合う辺に配置されるか、四つの角に配置されるか、又はこれらの組み合わせによって配置される。
【０１０１】
図１を参照して上述したように、半導体ダイ９０は互いに独立したチャネルで動作する複数の、第１〜第４メモリセルアレイ１０ａ、１０ｂ、１０ｃ、１０ｄを含み、入出力バンプパッド部は第１〜第４メモリセルアレイ１０ａ、１０ｂ、１０ｃ、１０ｄの各々を一つ又は複数のメモリコントローラのような外部装置と独立的に接続するための複数のチャネルを提供する。
入出力バンプパッド部は、第１〜第４メモリセルアレイ１０ａ、１０ｂ、１０ｃ、１０ｄに互いに独立したチャネルを与えるために、複数の第１〜第４チャネルバンプパッド部（ＣＨ ＰＡＤ）１００ａ、１００ｂ、１００ｃ、１００ｄを含む。第１〜第４チャネルバンプパッド部１００ａ、１００ｂ、１００ｃ、１００ｄはそれぞれ、第１〜第４メモリセルアレイ１０ａ、１０ｂ、１０ｃ、１０ｄに対応する（マルチチャネル）が、この対応は図３に係り上述したように、ダイナミックに変更してもよい（マルチポート）。上述のように、第１〜第４チャネルバンプパッド部１００ａ、１００ｂ、１００ｃ、１００ｄは各々、複数の行と複数の列からなるマトリックス形態に配列された複数の単位バンプパッドを含む。
【０１０２】
半導体ダイ９０はメモリセルアレイ１０ａ〜１０ｄを各チャネル別に独立的に制御するための複数の第１回路、及び複数のメモリセルアレイ１０ａ〜１０ｄを共通に制御するための第２回路（ＣＯＭＭ）５１、５２を含む。半導体メモリ装置２０００の効率的な設計のために、図２９に示したように、第１回路は、入出力バンプパッド部の対応する第１〜第４チャネルバンプパッド部１００ａ〜１００ｄと、対応するメモリセルアレイ１０ａ〜１０ｄとの間に配置され、第２回路５１、５２は各々、入出力バンプパッド部の第１、第４チャネルバンプパッド部１００ａ、１００ｄの左側、及び入出力バンプパッド部の第２、第３チャネルバンプパッド部１００ｂ、１００ｃの右側に配置される。
【０１０３】
メモリセルアレイ１０ａ〜１０ｄを各チャネル別に独立的に制御するための第１回路は、入出力制御部（ＩＯ ＣＴＲＬ）及び付加的制御部（ＣＴＲＬ）に区分される。入出力制御部４０ａ〜４０ｄは各々、対応するメモリセルアレイ１０ａ〜１０ｄと対応するチャネルバンプパッド部１００ａ〜１００ｄとの間に形成される。チャネルバンプパッド部１００ａ〜１００ｄとの円滑なデータ信号ルーティングのために、入出力制御部４０ａ〜４０ｄの行方向の長さは対応するチャネルバンプパッド部１００ａ〜１００ｄの行方向の長さより小さいか、又は同一である。
【０１０４】
一実施形態において、半導体メモリ装置２０００は、半導体ダイ９０のテストを遂行するためのテストパッド部３１０、３２０をさらに含む。入出力バンプパッド部を構成する第１〜第４チャネルバンプパッド部１００ａ〜１００ｄを通じて半導体メモリ装置２０００をテストする代わりに、図２９に示したようなテストパッド部３１０、３２０を付加的に形成すると、第１〜第４メモリセルアレイ１０ａ〜１０ｄのウェハ上での直接テストを容易に遂行できる。
【０１０５】
上述のように、複数のメモリセルアレイ１０ａ、１０ｂ、１０ｃ、１０ｄ、複数のチャネルバンプパッド部１００ａ、１００ｂ、１００ｃ、１００ｄ、及び／又はその他の周辺回路のレイアウトは、図２９に示したようなミラー（ｍｉｒｒｏｒ）方式、又はシフト（ｓｈｉｆｔ）方式（図示せず）によって設計できる。
【０１０６】
このように、一つのチャネルに対するレイアウトだけを設計してこれをミラーリング又はシフトすることによって半導体メモリ装置２０００の全体的なレイアウトを効率的に設計できる。また、入出力バンプパッド部を構成する第１〜第４チャネルバンプパッド部１００ａ〜１００ｄを半導体ダイ９０の中央部に形成することによって、半導体メモリ装置２０００が多様な構造の他の装置と結合する場合、工程上の変更がある場合でも、既に完成された設計の過度な変更をせずに効率的な設計の変更が可能である。
【０１０７】
図３０及び図３１は、図２９の半導体メモリ装置に含まれたサポートバンプパッド部の実施形態を示す図である。
【０１０８】
図３０には半導体ダイ９０の角に隣接して配置されたサポートバンプパッド部５００ｂが示され、図３１には半導体ダイ９０の辺に隣接して配置されたサポートバンプパッド部７１０が示されている。半導体ダイ９０の角付近には整列マーク５０ｂが形成される。図３０及び図３１を参照すると、サポートバンプパッド部５００ｂ、７１０は、複数のダミーパッドＮ、５０２、７０２を含む。ダミーパッドＮは、チップが積層される場合に物理的な支持台の役割をする。一実施形態において、サポートバンプパッド部５００ｂ、７１０は、電源電圧の供給を受ける少なくとも一つのパワーバンプパッドＶ、５０１、７０１を含む。パワーバンプパッドが半導体ダイ９０の中央部に形成される入出力バンプパッド部１００にのみ配置される場合には半導体ダイ９０の辺又は、隅付近の領域では比較的長い電源電圧供給経路にともなう電圧降下及びノイズによって電源電圧特性が低下する。このような電源電圧特性の低下を補完するためにサポートバンプパッド部５００ｂ、７１０内のダミーパッドＮの一部はパワーバンプパッドＶに置換できる。
【０１０９】
図３２は本発明の一実施形態に係る積層構造の半導体メモリ装置を示す図である。
【０１１０】
図３２を参照すると、半導体メモリ装置３０００は上下に積層される複数のメモリチップ２０００ａ、２０００ｂ、２０００ｃ、２０００ｄを含む。それぞれのメモリチップはそれぞれの基板領域８１ａ、８１ｂ、８１ｃ、８１ｄとそれぞれの基板上部領域８２ａ、８２ｂ、８２ｃ、８２ｄからなる半導体ダイ及び半導体ダイの中央部に形成された入出力バンプパッドを含む。それぞれの半導体ダイは、複数のメモリセルアレイを含み、半導体ダイの中央部に形成された入出力バンプパッド部は、前記メモリセルアレイを外部装置と独立的に接続するための複数のチャネルを提供する。
【０１１１】
それぞれのメモリチップ２０００ａ、２０００ｂ、２０００ｃ、２０００ｄは、半導体ダイの辺又は角に隣接して各々配置された複数のサポートバンプパッド部をさらに含むことができる。図３２で、半導体ダイの中央部のバンプは入出力バンプ８８ａ、８８ｂ、８８ｃ、８８ｄを示し、半導体ダイの外郭のバンプはサポートバンプ５０３ａ、５０３ｂ、５０３ｃ、５０３ｄを示す。
【０１１２】
一方、それぞれの半導体ダイは、その下方の半導体ダイの中央部に形成された入出力バンプパッド部との電気的接続のためのシリコン貫通ビア（Ｔｈｒｏｕｇｈ−Ｓｉｌｉｃｏｎ Ｖｉａ）、ＴＳＶａ、ＴＳＶｂ、ＴＳＶｃ、ＴＳＶｄを含む。
【０１１３】
例えば、第１メモリチップ２０００ａのシリコン貫通ビアＴＳＶａは、第１メモリチップ２０００ａの入出力バンプ８８ａと下部の第２メモリチップ２０００ｂの入出力バンプ８８ｂを電気的に接続する。積層されたメモリチップ２０００ａ、２０００ｂ、２０００ｃ、２０００ｄの入出力バンプ８８ａ、８８ｂ、８８ｃ、８８ｄは、このように、シリコン貫通ビアＴＳＶａ、ＴＳＶｂ、ＴＳＶｃ、ＴＳＶｄを通じて電気的に接続される。
【０１１４】
図３３及び図３４は本発明の実施形態に係る半導体メモリ装置を含む半導体パッケージを示す図面である。
【０１１５】
図３３を参照すると、半導体パッケージ４０００はベース基板（ＢＡＳＥ）８１０、ベース基板８１０の上方に配置されたコントローラチップ（ＣＴＲＬ）８２０及びコントローラチップ８２０の上方に配置された少なくとも一つの半導体メモリチップ（ＭＥＭ）１０００ａを含む。ベース基板８１０は、印刷回路基板（ＰＣＢ、ｐｒｉｎｔｅｄ ｃｉｒｃｕｉｔ ｂｏａｒｄ）であり、コントローラチップ８２０は、マイクロプロセッサ（ＭＰＵ、ｍｉｃｒｏｐｒｏｃｅｓｓｏｒ ｕｎｉｔ）を含みうる。チップが積層された後、レジン８７０等で半導体パッケージ４０００の上部を被覆塗布できる。
半導体メモリチップ１０００ａは、図１〜図３２を参照して説明した本発明の実施形態に係る半導体メモリ装置１０００、２０００、３０００の中の一つである。上述のように、半導体メモリチップ１０００ａは、半導体ダイ及び前記半導体ダイの中央部に形成される入出力バンプパッド部を含む。前記半導体ダイは複数のメモリセルアレイを含み、前記入出力バンプパッド部は、前記複数のメモリセルアレイをコントローラチップ８２０と独立的に接続するための複数のチャネルを提供する。
【０１１６】
図３３の実施形態において、半導体メモリチップ１０００ａの入出力バンプ８８ｅを通じて半導体メモリチップ１０００ａとコントローラチップ８２０が電気的に接続され、コントローラチップ８２０と印刷回路基板８１０はワイヤ８６０を利用したボンディング方式によって電気的に接続される。印刷回路基板８１０の下面には外部装置との電気的接続のためのバンプ８１１が形成される。
【０１１７】
図３４を参照すると、半導体パッケージ５０００は、ベース基板（ＢＡＳＥ）９１０、ベース基板９１０の上方に配置されたコントローラーチップ（ＣＴＲＬ）９２０及びコントローラーチップ９２０の上方に配置された少なくとも一つの半導体メモリチップ（ＭＥＭ）１０００ｂを含む。チップが積層された後、レジン９７０等で半導体パッケージ４０００の上部を被覆塗布できる。半導体メモリチップ１０００ｂは、図１〜図３２を参照して説明した本発明の実施形態に係る半導体メモリ装置１０００、２０００、３０００の中の一つである。上述のように、半導体メモリチップ１０００ｂは、半導体ダイ及び前記半導体ダイの中央部に形成される入出力バンプパッド部を含む。前記半導体ダイは、複数のメモリセルアレイを含み、前記入出力バンプパッド部は前記複数のメモリセルアレイをコントローラチップ９２０と独立的に接続するための複数のチャネルを提供する。
【０１１８】
図３４の実施形態において、半導体メモリチップ１０００ｂの入出力バンプ８８ｆを通じて半導体メモリチップ１０００ｂとコントローラチップ９２０が、電気的に接続され、コントローラチップ９２０と印刷回路基板９１０は、コントローラチップ９２０の下面に形成されたバンプ９２１を通じて電気的に接続される。コントローラチップ９２０は、シリコン貫通ビア９２２を含み、この場合、印刷回路基板９１０と半導体メモリチップ１０００ｂとの間のインタフェース部の抵抗が、上述の図３３のワイヤボンディングの場合よりも減少して円滑な信号伝送が具現できる。印刷回路基板９１０の下面には、外部装置との電気的接続のためのバンプ９１１が形成される。
【０１１９】
図３３及び図３４に示したように、本発明の実施形態に係るワイド入出力（Ｗ−ＩＯ；ｗｉｄｅ ｉｎｐｕｔ ａｎｄ ｏｕｔｐｕｔ）インタフェースを提供する半導体メモリ装置１０００ａ、１０００ｂは、フリップチップパッケージング（ｆｌｉｐ−ｃｈｉｐ ｐａｃｋａｇｉｎｇ）を効果的に採用している。即ち、半導体メモリチップの上部領域がコントローラチップに対面するように、半導体メモリチップがコントローラチップに装着される。入出力バンプパッド部を半導体ダイの中央部に形成し、それに対応する位置にコントローラーチップの入出力パッドを形成することによってフリップ−チップパッケージングが効率的に遂行でき、上述のサポートバンプパッド部はチップとチップとの間の物理的な支持台となってチップオンチップ（ｃｈｉｐ−ｏｎ−ｃｈｉｐ）積層の信頼性を向上する。
【０１２０】
以上、添付図面を参照しながら本発明の好適な実施形態について詳細に説明したが、本発明はかかる例に限定されない。本発明の属する技術の分野における通常の知識を有する者であれば、特許請求の範囲に記載された技術的思想の範疇内において、各種の変更例又は修正例に想到し得ることは明らかであり、これらについても、当然に本発明の技術的範囲に属するものと了解される。
【産業上の利用可能性】
【０１２１】
本発明の実施形態に係る半導体メモリ装置は、マルチチャネル方式のワイド入出力インタフェースを通じて高性能が要求される装置及びシステムの記憶装置として利用でき、特に低電力が要求される携帯用装置及びシステムにより一層役立つ。
【符号の説明】
【０１２２】
１０ａ、１０ｂ、１０ｃ、１０ｄ 第１〜第４メモリセルアレイ
３０ａ、３０ｂ、３０ｃ、３０ｄ 第１回路の付加的制御部（ＣＴＲＬ）
４０ａ、４０ｂ、４０ｃ、４０ｄ、４０ｅ、４０ｆ 第１回路の入出力制御部（ＩＯ−ＣＴＲＬ）
５０ａ、５０ｂ、５０ｃ、５０ｄ 整列（ａｌｉｇｎｍｅｎｔ）マーク
５１、５２、５３、５４、５５、５６ａ〜５６ｄ、５７ａ〜５７ｄ 第２回路（ＣＯＭＭ）
８１、８１ａ、８１ｂ、８１ｃ、８１ｄ 基板領域
８２、８２ａ、８２ｂ、８２ｃ、８２ｄ 上部領域
８３ アクティブ領域（ソース、ドレーン）
８４ ゲート電極
８５ 層間コネクタ（ビアホール）
８６ メタル層
８７ バンプパッド
８８ バンプ
８８ａ、８８ｂ、８８ｃ、８８ｄ、８８ｅ、８８ｆ 入出力バンプ
９０ 半導体ダイ
１００ａ、１００ｂ、１００ｃ、１００ｄ、１００ｅ、１００ｆ 第１〜第４チャネルバンプパッド部
１００ａ１〜１００ａ８ （第１）チャネルバンプパッド部
１１１〜１１４、１２１〜１２４、１３１〜１３４、１４１〜１４４、１５１〜１５４、１６１〜１６４、１７１〜１７４、１８１〜１８４ データパッドブロック
１１５、１２５、１３５、１４５、１５５、１６５、１７５、１８５ アドレス／コマンドパッドブロック
３１０、３１１、３１２、３１３、３２０、３２１、３２２、３２３、３３０ テストパッド部
５００ａ、５００ｂ、５００ｃ、５００ｄ、７１０、７２０ サポートバンプパッド部
５０１、７０１ パワーバンプパッド
５０２、７０２ ダミーパッド
５０３ａ、５０３ｂ、５０３ｃ、５０３ｄ サポートバンプ
８１０、９１０ ベース基板
８２０、９２０ コントローラチップ
９１１、９２１ バンプ
９２２ シリコン貫通ビア
８７０、９７０ レジン
１０００ａ、１０００ｂ 半導体メモリチップ
１０００、１０１０、１０２０、１０３０、１０４０、１０５０、１０６０、１０７０、１０８０、２０００、３０００ 半導体メモリ装置
４０００、５０００ 半導体パッケージ
Ａ アドレス／コマンドバンプパッド
Ｄ データバンプパッド
Ｎ ダミーパッド
ＴＳＶａ、ＴＳＶｂ、ＴＳＶｃ、ＴＳＶｄ シリコン貫通ビア
ＵＰＡ 単位パッド領域
ＵＰＡ１、ＵＰＡ２ 単位パッド領域、データパッド領域、
ＵＰＡ３ 単位パッド領域、アドレス／コマンドパッド領域
ＵＰＡ４、ＵＰＡ５ 単位パッド領域、パワーパッド領域
ＵＰＡ６ 単位パッド領域、ダミーパッド領域
Ｖ パワーバンプパッド
【技術分野】
【０００１】
本発明は半導体メモリ装置及びそれを含む半導体パッケージに係り、より詳細には、マルチチャネルインタフェース方式のワイド入出力半導体メモリ装置及びそれを含む半導体パッケージに関する。
【背景技術】
【０００２】
低い消費電力を有する高性能のメモリ装置を実現するために多様なインタフェース方式が模索されている。例えば、携帯電話（ｍｏｂｉｌｅ ｐｈｏｎｅ）、スマートフォン（ｓｍａｒｔ ｐｈｏｎｅ）、ＰＤＡ（ｐｅｒｓｏｎａｌ ｄｉｇｉｔａｌ ａｓｓｉｓｔＡｎｔ）、ＰＭＰ（ｐｏｒｔａｂｌｅ ｍｕｌｔｉｍｅｄｉａ ｐｌａｙｅｒ）、ＤＭＢ（ｄｉｇｉｔａｌ ｍｕｌｔｉｍｅｄｉａ ｂｒｏａｄｃａｓｔ）装置、ＧＰＳ（ｇｌｏｂａｌ ｐｏｓｉｔｉｏｎｉｎｇ ｓｙｓｔｅｍ）装置、携帯用ゲーム機（ｈａｎｄｈｅｌｄ ｇａｍｉｎｇ ｃｏｎｓｏｌｅ）のような携帯用装置のために、ＬＰＤＤＲ２（Ｌｏｗ Ｐｏｗｅｒ Ｄｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ ２）インタフェース方式が利用されている。このようなＬＰＤＤＲ２インタフェース方式は、高性能のメモリ装置を支援すると同時に携帯用装置のバッテリ容量の限界により要求されるメモリ装置の低電力化を実現するためである。
【０００３】
しかし、多様なコンテンツ及び高画質を伴う３次元ゲーム（３−ｄｉｍｅｎｓｉｏｎａｌ ｇａｍｉｎｇ）、ＨＤＴＶ（ｈｉｇｈ ｄｅｆｉｎｉｔｉｏｎ ｔｅｌｅｖｉｓｉｏｎ）、無線インタネット（ｗｉｒｅｌｅｓｓ Ｉｎｔｅｒｎｅｔ）等の性能要求が一層加速されることに伴ってＬＰＤＤＲ２のような既存方式は限界に達し、このような高性能の装置を支援することが困難になった。
これに加えて、携帯用装置の限られたバッテリ容量に起因する、これらのメモリ装置の消費電力削減の必要がある。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００８−２８２１０８号
【特許文献２】特開２００８−２５１６６６号
【特許文献３】特開２００５−３４０３８９号
【発明の概要】
【発明が解決しようとする課題】
【０００５】
上述の問題点を解決するための本発明の一目的は、高性能及び低電力が要求される多様な装置及びシステムを支援できる、マルチチャネルインタフェース方式のワイド入出力を有する半導体メモリ装置を提供することにある。
【０００６】
本発明の他の目的は、前記半導体メモリ装置を含む半導体パッケージを提供することにある。
【課題を解決するための手段】
【０００７】
前記一目的を達成するために、本発明の一実施形態に係る半導体メモリ装置は、複数のメモリセルアレイを含む半導体ダイ（ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｄｉｅ、以下、単に「チップ」ともいう）からなり、前記半導体ダイはその中央部に形成された入出力バンプパッド部を含む。前記入出力バンプパッド部は前記それぞれのメモリセルアレイを外部装置と独立的に接続するための複数のチャネルを提供する。前記半導体ダイは、実質的に長方形の平面形状を有し、前記長方形の一辺とこれに直交する他の辺の方向を各々、行方向、列方向とする。
【０００８】
前記入出力バンプパッド部は前記それぞれのメモリセルアレイのチャネル別入出力のため複数のチャネルバンプパッド部を含み、前記それぞれのチャネルバンプパッド部は複数の行と複数の列からなったマトリックス形態で配列された複数の単位バンプパッドを含むことができる。
【０００９】
前記それぞれのチャネルバンプパッド部はアドレス／コマンドバンプパッドが配列されたアドレス／コマンドパッドブロック及びデータバンプパッドが配列された複数のデータパッドブロックを含み、前記アドレス／コマンドパッドブロック及び前記データパッドブロックウンの行方向に配列されることができる。
【００１０】
実施形態によって、前記アドレス／コマンドパッドブロックは、前記複数のデータパッドブロックとの間に配置されるか、又は、前記データパッドブロック全体の行方向側方に配置されることもできる。
【００１１】
前記それぞれのデータパッドブロックは、複数の電源電圧の供給を受けるパワーバンプパッドが配列された少なくとも一つの行を含むことができる。
また、前記それぞれのデータパッドブロックは、複数の電源電圧の供給を受けるパワーバンプパッドが配列された少なくとも一つの列を含むことができる。
【００１２】
一実施形態において、複数の電源電圧の供給を受けるパワーバンプパッドが前記それぞれのデータバンプブロックの中間部分に配列され、前記データバンプパッドは前記パワーバンプパッドを囲むように前記それぞれのデータバンプブロックの外郭に配列することができる。
【００１３】
前記半導体ダイは、前記それぞれのメモリセルアレイと対応する前記のチャネルバンプパッド部との間に各々形成された複数の入出力制御部を含むことができる。
それぞれの入出力制御部の行方向の長さは、前記対応するそれぞれのチャネルバンプパッド部の行方向の長さより小さいか、又は、同一であることもある。
【００１４】
前記それぞれのチャネルバンプパッド部は、複数のデータバンプパッドを含み、前記それぞれのチャネルバンプパッド部に含まれた前記データバンプパッドの個数と同じ個数の出力ドライバ及び同じ個数の入力バッファを、前記それぞれの入出力制御部及び前記それぞれのチャネルバンプパッド部に分散して配置することができる。
【００１５】
前記それぞれのチャネルバンプパッド部は複数のデータバンプパッドを含み、前記それぞれのデータバンプパッドが形成されたそれぞれのデータパッド領域下部の前記半導体ダイにはそれぞれの出力ドライバ及びそれぞれのデカプリングキャパシタが形成することができる。
【００１６】
実施形態に従って、前記それぞれのデータパッド領域には、前記データバンプパッドの下方の前記半導体ダイ内部に、それぞれの入力バッファがさらに形成できる。
【００１７】
前記それぞれのチャネルバンプパッド部は複数のアドレス／コマンドバンプパッド及び複数のパワーバンプパッドを含み、前記それぞれのアドレス／コマンドバンプパッドが形成されたアドレス／コマンドパッド領域及び前記それぞれのパワーバンプパッドが形成されたパワーパッド領域には、前記アドレス／コマンドバンプパッド及びパワーバンプパッドの下方の前記半導体ダイ内部に、それぞれのデカプリングキャパシタを形成できる。
【００１８】
実施形態に従って、前記それぞれのアドレス／コマンドパッド領域には、前記アドレス／コマンドバンプパッドの下方の前記半導体ダイの内部に、それぞれのクランプダイオード又は、それぞれの静電気放電保護回路がさらに形成されることができる。
【００１９】
実施形態に従って、前記それぞれのパワーパッド領域には、前記パワーバンプパッドの下方の前記半導体ダイの内部に、それぞれの静電気放電保護回路をさらに形成ができる。
【００２０】
前記それぞれのチャネルバンプパッド部は前記半導体ダイと電気的に遮断された少なくとも一つのダミーパッドを含み、前記ダミーパッドが形成されたダミー領域には、前記ダミーパッドの下方の前記半導体ダイ内部に、それぞれのデカプリングキャパシタを形成できる。
【００２１】
実施形態に従って、前記それぞれのダミー領域には、前記ダミーパッドの下方の前記半導体ダイ内部に、それぞれの静電気放電保護回路がさらに形成されることができる。
【００２２】
前記半導体ダイは、前記それぞれのメモリセルアレイを前記チャネル別に独立的に制御するための複数の第１回路及び前記複数のメモリセルアレイを共通に制御するための第２回路をさらに含むことができる。
【００２３】
前記第１回路は、前記それぞれのチャネルバンプパッド部と前記対応するメモリセルアレイとの間に配置され、前記第２回路は前記入出力バンプパッド部を構成する複数のチャネルバンプパッド部の行方向のいずれかの側方に配置されるか、又は前記半導体ダイの垂直二等分線に沿って配置されることができる。
【００２４】
前記第１回路は前記それぞれのチャネルバンプパッド部と前記対応するメモリセルアレイとの間に配置され、前記第２回路は前記半導体ダイの行方向の辺又は列方向の辺に隣接して配置されることができる。
【００２５】
一実施形態において、前記半導体メモリ装置は前記半導体ダイのテストを遂行するためのテストパッド部をさらに含むことができる。
【００２６】
前記テストパッド部は、前記半導体ダイの垂直二等分線に沿って列方向に配置されるか、又は前記半導体ダイの列方向の辺に隣接して列方向に配置されることもできる。
【００２７】
前記テストパッド部は、前記半導体ダイの水平二等分線に沿って行方向に配置されるか、又は前記半導体ダイの行方向の辺に隣接して行方向に配置されることができる。
【００２８】
一実施形態において、前記半導体ダイの辺又は、角に隣接して配置されたサポートバンプパッド部をさらに含むことができる。
前記サポートバンプパッド部は複数の電源電圧の供給を受けるパワーバンプパッドを含むことができる。
【００２９】
前記一目的を達成するために、本発明の一実施形態に係る半導体メモリ装置は、複数のメモリセルアレイをそれぞれ含み、上下に積層された複数の半導体ダイ（ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｄｉｅ）を備え、前記複数の半導体ダイは各々、前記メモリセルアレイを外部装置と独立的に接続するための複数のチャネルを提供する、前記それぞれの半導体ダイの中央部に形成された複数の入出力バンプパッド部を含む。
【００３０】
前記それぞれの半導体ダイの辺又は角に隣接して各々配置された複数のサポートバンプパッド部をさらに含むことができる。
【００３１】
前記それぞれの半導体ダイは、その下方の半導体ダイの中央部に形成された前記入出力バンプパッド部との電気的接続のためのシリコン貫通ビア（ＴＳＶ；Ｔｈｒｏｕｇｈ−Ｓｉｌｉｃｏｎ Ｖｉａ）を含むことができる。
【００３２】
前記他の目的を達成するために、本発明の一実施形態に係る半導体パッケージは、ベース基板、前記ベース基板の上部に配置されたコントローラチップ、及び前記コントローラチップの上方に配置された少なくとも一つの半導体メモリチップを含む。前記半導体メモリチップは、複数のメモリセルアレイを含む半導体ダイ（ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｄｉｅ）であって、前記複数のメモリセルアレイを前記コントローラチップと独立的に接続するための複数のチャネルを提供する、前記半導体ダイの中央部に形成される入出力バンプパッド部を含む半導体ダイからなる。
【発明の効果】
【００３３】
上述の本発明の実施形態に係るワイド入出力半導体メモリ装置は、マルチチャネル方式のワイド入出力インタフェースを通じて動作周波数を減少させながらもバンド幅の拡張を図ることによって、高性能の装置及びシステムを支援すると同時に電力消耗を減少させることができる。
【００３４】
また、本発明の実施形態に係るワイド入出力半導体メモリ装置は、入出力バンプパッドを半導体ダイの中央部に形成することによって工程上の変更が必要な場合でも設計変更が容易であるだけでなく異種チップのチップオンチップ（ＣＯＣ；ｃｈｉｐ−ｏｎ−ｃｈｉｐ）積層に有利であり、半導体ダイの外郭に形成されるサポートバンプパッドを具備してチップオンチップ積層の信頼性をより一層向上させることができる。
【００３５】
また、本発明の実施形態に係るワイド入出力半導体メモリ装置は、複数のメモリセルアレイ、複数の入出力バンプパッド部及び／又は、周辺回路をミラー方式又はシフト方式にて形成することによって設計負担を減少させてレイアウト設計時工程変化（ｐｒｏｃｅｓｓ ｖａｒｉａｔｉｏｎ）を最小化することができる。
【図面の簡単な説明】
【００３６】
【図１】本発明の一実施形態に係る半導体メモリ装置のレイアウトを示す図である。
【図２】図１の半導体メモリ装置に適用されるマルチチャネルインタフェース方式を示す図である。
【図３】マルチポートインタフェース方式を示す図である。
【図４】図１の半導体メモリ装置に含まれた入出力バンプパッド部の実施形態を示す図である。
【図５】図１の半導体メモリ装置に含まれた入出力バンプパッド部の実施形態を示す図である。
【図６】図１の半導体メモリ装置に含まれた入出力バンプパッド部の実施形態を示す図である。
【図７】図１の半導体メモリ装置に含まれた入出力バンプパッド部の実施形態を示す図である。
【図８】図１の半導体メモリ装置に含まれた入出力バンプパッド部の実施形態を示す図である。
【図９】図１の半導体メモリ装置に含まれた入出力バンプパッド部の実施形態を示す図である。
【図１０】図１の半導体メモリ装置に含まれた入出力バンプパッド部の実施形態を示す図である。
【図１１】図１の半導体メモリ装置に含まれた入出力バンプパッド部の実施形態を示す図である。
【図１２】テストパッド部の配置に関する実施形態を示す図である。
【図１３】テストパッド部の配置に関する実施形態を示す図である。
【図１４】テストパッド部の配置に関する実施形態を示す図である。
【図１５】テストパッド部の配置に関する実施形態を示す図である。
【図１６】第２回路色の配置に関する実施形態を示す図である。
【図１７】第２回路色の配置に関する実施形態を示す図である。
【図１８】第２回路色の配置に関する実施形態を示す図である。
【図１９】第２回路色の配置に関する実施形態を示す図である。
【図２０】図１の半導体メモリ装置に含まれた入出力制御部と入出力バンプパッド部との関係を説明するための図である。
【図２１】図１の半導体メモリ装置に含まれた入出力制御部と入出力バンプパッド部との関係を説明するための図である。
【図２２】図１の入出力バンプパッド部の垂直的構造を説明するための断面図である。
【図２３】図１の入出力バンプパッド部に含まれた単位パッド領域の実施形態を示す回路図である。
【図２４】図１の入出力バンプパッド部に含まれた単位パッド領域の実施形態を示す回路図である。
【図２５】図１の入出力バンプパッド部に含まれた単位パッド領域の実施形態を示す回路図である。
【図２６】図１の入出力バンプパッド部に含まれた単位パッド領域の実施形態を示す回路図である。
【図２７】図１の入出力バンプパッド部に含まれた単位パッド領域の実施形態を示す回路図である。
【図２８】図１の入出力バンプパッド部に含まれた単位パッド領域の実施形態を示す回路図である。
【図２９】本発明の一実施形態に係る半導体メモリ装置のレイアウトを示す図である。
【図３０】図２９の半導体メモリ装置に含まれたサポートバンプパッド部の実施形態を示す図である。
【図３１】図２９の半導体メモリ装置に含まれたサポートバンプパッド部の実施形態を示す図である。
【図３２】本発明の一実施形態に係る積層構造の半導体メモリ装置を示す図である。
【図３３】本発明の実施形態に係る半導体メモリ装置を含む半導体パッケージを示す図である。
【図３４】本発明の実施形態に係る半導体メモリ装置を含む半導体パッケージを示す図である。
【発明を実施するための形態】
【００３７】
本明細書に開示されている本発明の実施形態に対する特定の構造的ないし機能的説明は、単に本発明の実施形態を説明するための目的で例示されたものであり、本発明の実施形態は多様な形態で実施することができ、本明細書に説明された実施形態に限定されるものではない。
【００３８】
本発明は多様な変更を加えることができ、種々の形態を有することができるが、特定の実施形態を図面に例示して本明細書に詳細に説明する。しかし、これは本発明を特定の開示形態に限定しようとするものではなく、本発明の思想及び技術範囲に含まれるすべての変更、均等物ないし代替物を含むと理解するべきである。
【００３９】
本明細書において、第１、第２等の用語は多様な構成要素を説明するのに使用できるが、これらの構成要素は、これらの用語によって限定されるものではなく、これらの用語は一つの構成要素を他の構成要素から区別する目的で使われる。
また、「及び／又は」は、この言葉に前後して取り挙げられた項目の一部又は全部からなる全ての組み合わせを意味する。
【００４０】
ある構成要素が他の構成要素に「連結されて」いる、又は「接続されて」いると言及された場合には、その、他の構成要素に直接的に連結、又は接続されている場合もあるが、中間に他の構成要素が存在する場合も含むと理解するべきである。
一方、ある構成要素が他の構成要素に「直接連結されて」いる、又は「直接接続されて」いると言及された場合には、中間に他の構成要素が存在しないと理解すべきである。
構成要素の間の関係を説明する他の表現、すなわち「〜間に」と「すぐに〜間に」又は「〜に隣接する」と「〜に直接隣接する」等も同じように解釈すべきである。
【００４１】
本明細書で使用した用語は単に特定の実施形態を説明するために使用したもので、本発明を限定するものではない。単数の表現は文脈上明白に単数であることを意味しない限り、複数の表現を含む。
本明細書で、「含む」又は「有する」等の用語は明細書上に記載された特徴、数字、段階、動作、構成要素、部品、又は、これを組み合わせたものが存在するということを示すものであって、一つ又は、それ以上の、他の特徴や数字、段階、動作、構成要素、部品、又は、これを組み合わせたものの存在、又は付加の可能性を予め排除するわけではない。
【００４２】
また、別に定義しない限り、本明細書中において使用される、技術的或いは科学的用語を含む全ての用語は、本発明が属する技術分野で通常の知識を有する者が一般的に理解するのと同一の意味を有する。
一般的に使用される辞書において定義する用語と同じ用語は、関連技術の文脈上に有する意味と一致する意味を有するものと理解するべきで、本明細書において明白に定義しない限り、理想的或いは過剰に形式的な意味を持つものとして解釈してはならない。
【００４３】
以下、添付図面を参照して、本発明の望ましい実施形態をより詳細に説明する。図面上の同一構成要素に対しては同一参照符号を使用し、同一構成要素に対する重複した説明は省略する。
【００４４】
図１は本発明の一実施形態に係る半導体メモリ装置のレイアウトを示す図である。
【００４５】
図１を参照すると、半導体メモリ装置１０００は半導体ダイ（ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｄｉｅ、以下、単に「チップ」ともいう）９０及び半導体ダイ９０の中央部に形成される入出力バンプパッド部を含む。半導体ダイ９０は互いに独立したチャネルを持って動作する複数の、第１〜第４メモリセルアレイ１０ａ、１０ｂ、１０ｃ、１０ｄを含み、入出力バンプパッド部は第１〜第４メモリセルアレイ１０ａ、１０ｂ、１０ｃ、１０ｄをそれぞれ、メモリコントローラのような外部装置と各々独立的に接続するための複数のチャネルを提供する。
図１に示すように、半導体ダイ９０を水平二等分線（ＨＬ）及び垂直二等分線（ＶＬ）で仮想的に４分割する時、第１〜第４メモリセルアレイ１０ａ、１０ｂ、１０ｃ、１０ｄは、半導体ダイ９０上の各分割部分に反時計回りに配置される。以下、この第１〜第４メモリセルアレイ１０ａ、１０ｂ、１０ｃ、１０ｄの配置により決まる半導体ダイ９０上の方向を、図１に従い、第１、第２メモリセルアレイ１０ｂ、１０ｃのある方向を「上」と、第２、第３メモリセルアレイ１０ａ、１０ｂのある方向を「左」と、第３、第４メモリセルアレイ１０ｃ、１０ｄのある方向を「下」と、第４、第１メモリセルアレイ１０ｄ、１０ａのある方向を「右」と、各々規定する。また、水平（左右）方向、垂直方向（上下方向）を各々、「行」方向、「列」方向と規定する。
【００４６】
図１に示したように、入出力バンプパッド部は、第１〜第４メモリセルアレイ１０ａ、１０ｂ、１０ｃ、１０ｄ各々のチャネル別入出力のための複数の、第１〜第４チャネルバンプパッド部（ＣＨ ＰＡＤ）１００ａ、１００ｂ、１００ｃ、１００ｄを含む。第１〜第４チャネルバンプパッド部１００ａ、１００ｂ、１００ｃ、１００ｄは、それぞれ、メモリセルアレイ１０ａ、１０ｂ、１０ｃ、１０ｄに対応する。
即ち、第１チャネルバンプパッド部１００ａは第１メモリセルアレイ１０ａのためのチャネルを提供して、第２チャネルバンプパッド部１００ｂは第２メモリセルアレイ１０ｂのためのチャネルを提供し、第３チャネルバンプパッド部１００ｃは第３メモリセルアレイ１０ｃのためのチャネルを提供し、第４チャネルバンプパッド部１００ｄは第４メモリセルアレイ１０ｄのためのチャネルを提供する。
図４乃至図１１を参照して後述するように、それぞれのチャネルバンプパッド部１００ａ、１００ｂ、１００ｃ、１００ｄは、一般に、複数の行と複数の列からなるマトリックス形態で配列された複数の単位バンプパッドを含む。
【００４７】
それぞれのメモリセルアレイ１０ａ、１０ｂ、１０ｃ、１０ｄは複数のワードラインと複数のビットラインに接続された複数のメモリセルを含み、前記メモリセルは複数のメモリバンク及び／又は複数のメモリブロックにグループ化される。図１には明示していないが、第１〜第４メモリセルアレイ１０ａ、１０ｂ、１０ｃ、１０ｄの各々の領域内には入出力動作を遂行するための行デコーダ（ｒｏｗ ｄｅｃｏｄｅｒ）、列デコーダ（ｃｏｌｕｍｎ ｄｅｃｏｄｅｒ）、入出力センスアンプ（ｉｎｐｕｔ／ｏｕｔｐｕｔ ｓｅｎｓｅ ａｍｐｌｉｆｉｅｒ）等が配置される。
特に、メモリセルに保存されたデータを感知し（読み出し）、外部装置から提供されたデータをメモリセルに記入する（書き込む）ための入出力センスアンプはそれぞれ、対応する第１〜第４チャネルバンプパッド部１００ａ、１００ｂ、１００ｃ、１００ｄに隣接するように、対応する第１〜第４メモリセルアレイ１０ａ、１０ｂ、１０ｃ、１０ｄの外郭部に配置される。入出力センスアンプが第１〜第４チャネルバンプパッド部１００ａ、１００ｂ、１００ｃ、１００ｄから遠く離れて配置される場合には、半導体ダイ９０の中央部に形成された第１〜第４チャネルバンプパッド部１００ａ、１００ｂ、１００ｃ、１００ｄと対応する入出力センスアンプとの間の抵抗が増加するので、これを避けるために、電力消費量の多い入出力センスアンプはそれぞれ対応する第１〜第４チャネルバンプパッド部１００ａ、１００ｂ、１００ｃ、１００ｄに隣接するように、それぞれのメモリセルアレイ１０ａ、１０ｂ、１０ｃ、１０ｄの外郭部に配置する。
【００４８】
半導体ダイ９０は、それぞれのメモリセルアレイ１０ａ、１０ｂ、１０ｃ、１０ｄを各チャネル別に独立的に制御するための複数の第１回路（各々、付加的制御部（ＣＴＲＬ）と入出力制御部（ＩＯ ＣＴＲＬ）とからなる）及び複数の第１〜第４メモリセルアレイ１０ａ、１０ｂ、１０ｃ、１０ｄを共通に制御するための複数の第２回路（ＣＯＭＭ）を含む。半導体メモリ装置１０００の効率的な設計のために、図１に示すように、第１回路は、第１〜第４チャネルバンプパッド部１００ａ、１００ｂ、１００ｃ、１００ｄと、それぞれ対応する第１〜第４メモリセルアレイ１０ａ、１０ｂ、１０ｃ、１０ｄとの間に配置され、複数の第２回路５１、５２は各々、チャネルバンプパッド部１００ａと１００ｄ、チャネルバンプパッド部１００ｂと１００ｃ、に接して、その行方向側方（左方又は右方）に配置される。
即ち、第１メモリセルアレイ１０ａに専属的な（ｄｅｄｉｃａｔｅｄ）第１回路（付加的制御部（ＣＴＲＬ）３０ａと、入出力制御部（ＩＯ ＣＴＲＬ）４０ａとからなる）は、第１メモリセルアレイ１０ａと第１チャネルバンプパッド部１００ａとの間に配置され、第２メモリセルアレイ１０ｂに専属的な第１回路（付加的制御部（ＣＴＲＬ）３０ｂと、入出力制御部（ＩＯ ＣＴＲＬ）４０ｂとからなる）は、第２メモリセルアレイ１０ｂと第２チャネルバンプパッド部１００ｂとの間に配置され、第３メモリセルアレイ１０ｃに専属的な第１回路（付加的制御部（ＣＴＲＬ）３０ｃと、入出力制御部（ＩＯ ＣＴＲＬ）４０ｃとからなる）は、第３メモリセルアレイ１０ｃと第３チャネルバンプパッド部１００ｃとの間に配置され、第４メモリセルアレイ１０ｄに専属的な第１回路（付加的制御部（ＣＴＲＬ）３０ｄと、入出力制御部（ＩＯ ＣＴＲＬ）４０ｄとからなる）は第４メモリセルアレイ１０ｄと第４チャネルバンプパッド部１００ｄとの間に配置される。
【００４９】
複数のメモリセルアレイ１０ａ、１０ｂ、１０ｃ、１０ｄを共通に制御するための第２回路（ＣＯＭＭ）５１、５２は、半導体メモリ装置１０００の設計マージンによっては半導体ダイ９０の他の部分にも配置でき、それについては図１６〜図１９を参照して後述する。
【００５０】
それぞれのメモリセルアレイ１０ａ、１０ｂ、１０ｃ、１０ｄを各チャネル別に独立的に制御するための第１回路は各々、入出力制御部（ＩＯ ＣＴＲＬ）４０ａ〜４０ｄと、付加的制御部（ＣＴＲＬ）３０ａ〜３０ｄに区分できる。入出力制御部４０ａ〜４０ｄは各々、プリドライバ（ｐｒｅ−ｄｒｉｖｅｒ）を含み、入力バッファ（ｉｎｐｕｔ ｂｕｆｆｅｒ ｏｒ ｒｅｃｅｉｖｅｒ）及び／又はＪＴＡＧ（ｊｏｉｎｔ ｔｅｓｔ ａｃｔｉｏｎ ｇｒｏｕｐ）ＢＳＣ（ｂｏｕｎｄａｒｙ ｓｃａｎ ｃｅｌｌ）回路などをさらに含むことができる。
付加的制御部３０ａ〜３０ｄは各々、ＲＡＳ（ｒｏｗ ａｃｃｅｓｓ ｓｔｒｏｂｅ）制御ロジック、ＣＡＳ（ｃｏｌｕｍｎ ａｃｃｅｓｓ ｓｔｒｏｂｅ）制御ロジックなどを含むことができる。複数のメモリセルアレイ１０ａ、１０ｂ、１０ｃ、１０ｄを共通に制御するための（ＣＯＭＭ）５１、５２は、複数のメモリセルアレイ１０ａ、１０ｂ、１０ｃ、１０ｄ及び、これらに対応する第１回路で共通的に使われる基準電圧又は基準信号を提供するためのＤＣロジック、温度補償セルフリフレッシュ（ＴＣＳＲ；ｔｅｍｐｅｒａｔｕｒｅ−ｃｏｍｐｅｎｓａｔｅｄ ｓｅｌｆ−ｒｅｆｒｅｓｈ）ロジックなどを含む。
【００５１】
入出力制御部４０ａ、４０ｂ、４０ｃ、４０ｄは各々、対応するメモリセルアレイ１０ａ、１０ｂ、１０ｃ、１０ｄと、対応するチャネルバンプパッド部１００ａ、１００ｂ、１００ｃ、１００ｄとの間に形成される。対応するチャネルバンプパッド部１００ａ、１００ｂ、１００ｃ、１００ｄとの円滑なデータ信号ルーティング（ｓｉｇｎａｌ ｒｏｕｔｉｎｇ、配線配置）を可能にするために、図１に示したように、入出力制御部４０ａ、４０ｂ、４０ｃ、４０ｄの行方向の長さ（Ｌｒ）は、対応するチャネルバンプパッド部１００ａ、１００ｂ、１００ｃ、１００ｄの行方向の長さより小さいか又は同一にする。
入出力制御部４０ａ、４０ｂ、４０ｃ、４０ｄは各々、対応するチャネルバンプパッド部１００ａ、１００ｂ、１００ｃ、１００ｄに含まれるデータバンプパッドの個数と同じ個数のプリドライバ（ｐｒｅ−ｄｒｉｖｅｒ）等を具備しなければならないので、入出力制御部４０ａ、４０ｂ、４０ｃ、４０ｄの行方向の長さが対応するチャネルバンプパッド部１００ａ、１００ｂ、１００ｃ、１００ｄの行方向の長さ以内に設計できなければデータ信号ルーティングのための配線が複雑になり、全体の設計上、大きい負担となる。これについては図２０及び図２１を参照して後述する。
【００５２】
一実施形態において、半導体メモリ装置１０００は、半導体ダイ９０のテストを遂行するためのテストパッド部３１０、３２０をさらに含む。入出力バンプパッド部を通じて半導体メモリ装置１０００を直接テストする代りに、図１に示すようにテストパッド部３１０、３２０を形成すると、ウェハテストなどを容易に遂行できる。一般的に、一つのウェハに同じ構造の複数のメモリ装置を集積して形成するフロント−エンド工程（ｆｒｏｎｔ−ｅｎｄ ｐｒｏｃｅｓｓ）を遂行した後、半導体ウェハを切断してそれぞれのメモリ装置を個別的な半導体ダイとし（シンギュレーション）、得られた半導体ダイのパッケージングを行なうバック−エンド工程（ｂａｃｋ−ｅｎｄ ｐｒｏｃｅｓｓ）が遂行される。テストパッド部３１０、３２０はフロント−アンド工程が遂行された後、半導体ダイ９０がウェハから切断される前のウェハテストのために利用できる。
【００５３】
半導体メモリ装置１０００の効率的な設計のために、図１に示したように、入出力バンプパッド部に含まれる複数のチャネルバンプパッド部１００ａ、１００ｂ、１００ｃ、１００ｄは、半導体ダイ９０の水平二等分線（ＨＬ）に沿う中央部に配置し、テストパッド部３１０、３２０は半導体ダイ９０の垂直二等分線（ＶＬ）に沿う中央部に配置できる。
【００５４】
テストパッド部３１０、３２０は、設計マージンによっては半導体ダイ９０の他の部分に配置でき、これに対しては図１２〜図１５を参照して後述することにする。
【００５５】
複数のメモリセルアレイ１０ａ、１０ｂ、１０ｃ、１０ｄ、複数のチャネルバンプパッド部１００ａ、１００ｂ、１００ｃ、１００ｄ、及び／又はその他の周辺回路のレイアウトは図１に示すようにミラー（ｍｉｒｒｏｒ）方式によって設計することができる。すなわち、第１メモリセルアレイ１０ａ、第１チャネルバンプパッド部１００ａ、第１回路の入出力制御部４０ａと付加的制御部３０ａ、及び第１メモリセルアレイ１０ａに係るその他の周辺回路のレイアウトを設計すれば、これらを垂直二等分線（ＶＬ）に対して対称的な構造に変換して、第２メモリセルアレイ１０ｂ、第２チャネルバンプパッド部１００ｂ、第１回路の入出力制御部４０ｂと付加的制御部３０ｂ、及び第２メモリセルアレイ１０ｂに係るその他の周辺回路のレイアウトを決定できる。また、同様に、これらを水平二等分線（ＨＬ）に対して対称的な構造に変換して、第３メモリセルアレイ１０ｃ、第４メモリセルアレイ１０ｄとこれらに関連する諸周辺回路のレイアウトを決定できる。一方、図１に示したミラー方式とは異なり、一つのメモリセルアレイとこれに係る、チャネルバンプパッド部を含む諸周辺回路に対するレイアウトを単純にシフトすることによって残りのメモリセルアレイに係るレイアウトを決定することもできる。
【００５６】
このように、一つのチャネルに対するレイアウトだけを設計してこれをミラーリング（ｍｉｒｒｏｒｉｎｇ）又はシフト（ｓｈｉｆｔｉｎｇ）することによって半導体メモリ装置１０００の全体的なレイアウトを効率的に設計できる。
【００５７】
また、入出力バンプパッド部を半導体ダイ９０の中央部に形成することによって、半導体メモリ装置１０００が多様な構造の他の装置と結合される場合、工程上の変更がある場合でも、既に完成された設計を過度に変更すること無く効率的な設計変更が可能にある。
【００５８】
図２は、図１の半導体メモリ装置に適用されるマルチチャネルインタフェース方式を示す図であり、図３はマルチポートインタフェース方式を示す図である。
【００５９】
図１及び２を参照すると、第１〜第４メモリセルアレイ１０ａ、１０ｂ、１０ｃ、１０ｄは各々、二つのメモリバンクＢｋを含む（例えば、第１メモリセルアレイ１０ａは第１メモリバンクＢｋ０及び第２メモリバンクＢｋ１を含む）。図２のマルチチャネルインタフェース方式に従って四つのポートＰ０、Ｐ１、Ｐ２、Ｐ３に各々含まれる第１〜第４チャネルバンプパッド部１００ａ、１００ｂ、１００ｃ、１００ｄからなる入出力バンプパッド部は、第１〜第４メモリセルアレイ１０ａ、１０ｂ、１０ｃ、１０ｄの各々をメモリコントローラのような外部装置と独立的に接続するための複数のチャネルを提供する。即ち、第１ポートＰ０は第１メモリバンクＢｋ０及び第２メモリバンクＢｋ１を含む第１メモリセルアレイ１０ａに専属し（ｄｅｄｉｃａｔｅｄ）、第２ポートＰ１は、第３メモリバンクＢｋ２及び第４メモリバンクＢｋ３を含む第２メモリセルアレイ１０ｂに専属し、第３ポートＰ２は第５メモリバンクＢｋ４及び第６メモリバンクＢｋ５を含む第３メモリセルアレイ１０ｃに専属し、第４ポートＰ３は第７メモリバンクＢｋ６及び第８メモリバンクＢｋ７を含む第４メモリセルアレイ１０ｄに専属する。
【００６０】
図２のマルチチャネルインタフェース方式とは異なり、図３のマルチポートインタフェース方式では全てのメモリバンクＢｋ０〜Ｂｋ７が複数のポートＰ０〜Ｐ３により共有される。
【００６１】
システムオンチップ（ＳＯＣ）上のマルチコアプロセッサ（ｍｕｌｔｉ−ｃｏｒｅ ｐｒｏｃｅｓｓｏｒ）、ハードウェア加速機（ｈａｒｄｗａｒｅ ａｃｃｅｌｅｒａｔｏｒｓ）等のメモリマスターの数が増加するにつれ、図３の場合、共有されたメモリバスとポートにおける衝突の可能性が大きくなり、それを防止できる別途のメカニズムが要求される。
本発明の一実施形態に係る半導体メモリ装置１０００は、図２に示したようなマルチチャネル方式のワイド入出力（ｗｉｄｅ ｉｎｐｕｔ ａｎｄ ｏｕｔｐｕｔ）インタフェースを採用することによって、図３に示したマルチポート方式より小さいチップサイズ及び低電力を実現でき、さらに、設計及びテストの複雑性を減少できる。例えば、従来の３２個のデータピンを有するＬＰＤＤＲ２ ＤＲＡＭのピン当りデータレート（ｄａｔａ ｒａｔｅ／ｐｉｎ）が約８００Ｍｂｐｓであり、従って帯域幅（ｂａｎｄｗｉｄｔｈ）が約３．２ＧＢ／ｓの場合と比較する時、本発明の一実施形態に係る半導体メモリ装置１０００は５１２個のデータピンを含み、比較的低い約２００Ｍｂｐｓのピン当りデータレートで動作しても約１２．８ＧＢ／ｓの帯域幅を実現できる。このようにして動作周波数の増加による電力消耗の増加を防止しながら、高性能のプロセッサを支援できる半導体メモリ装置を提供できる。
【００６２】
一方、第１〜第４メモリセルアレイ１０ａ、１０ｂ、１０ｃ、１０ｄに各々専属的な複数のチャネルを実現することによって、同一時点で互いに異なる動作を同時に遂行できる。例えば、第１メモリセルアレイ１０ａに対して書き込み動作（ｗｒｉｔｅ ｏｐｅｒａｔｉｏｎ）を遂行すると同時に第２メモリセルアレイ１０ｂに対しては読み出し動作（ｒｅａｄ ｏｐｅｒａｔｉｏｎ）を遂行できる。また、本発明の実施形態に係る半導体メモリ装置１０００は、ＣＡＳレイテンシ（ｃｏｌｕｍｎ ａｃｃｅｓｓ ｓｔｒｏｂｅ ｌａｔｅｎｃｙ）、バースト長さ（ｂｕｒｓｔ ｌｅｎｇｔｈ）、バーストタイプ（ｂｕｒｓｔ ｔｙｐｅ）等を指定するためのＭＲＳ（Ｍｏｄｅ Ｒｅｇｉｓｔｅｒ Ｓｅｔ）値、及びＤＳ（ｄｒｉｖｅｒ ｓｔｒｅｎｇｔｈ）、ＰＡＳＲ（ｐａｒｔｉａｌ ａｒｒａｙ ｓｅｌｆ ｒｅｆｒｅｓｈ）等の条件を指定するためのＥＭＲＳ（Ｅｘｔｅｎｄｅｄ Ｍｏｄｅ Ｒｅｇｉｓｔｅｒ Ｓｅｔ）値をチャネル別に互いに異なるようにセッティングできる。さらに、本発明の実施形態に係る半導体メモリ装置１０００は、チャネル別に互いに異なる周波数のクロック信号が使え、半導体ダイ内の電源電圧を分離して使う場合にはチャネル別にＤＰＤ（ｄｅｅｐ ｐｏｗｅｒ ｄｏｗｎ）機能を実現でき、ＳＤＲ（ｓｉｎｇｌｅ ｄａｔａ ｒａｔｅ）、ＤＤＲ（ｄｏｕｂｌｅ ｄａｔａ ｒａｔｅ）、ＤＤＲ２、ＬＰＤＤＲ２（ｌｏｗ ｐｏｗｅｒ ｄｏｕｂｌｅ ｄａｔａ ｒａｔｅ ２）等のような互いに異なるインタフェースをチャネル別に適用することができる。
【００６３】
図４〜図１１は、図１の半導体メモリ装置に含まれた入出力バンプパッド部を構成する第１〜第４チャネルバンプパッド部１００ａ、１００ｂ、１００ｃ、１００ｄのうち任意の一つのチャネルバンプパッド部の実施形態を、第１チャネルバンプパッド部１００ａの場合で代表して示す図である。
【００６４】
図４〜図１１で、一つの小さい四角形は一つの単位パッド領域（ＵＰＡ；ｕｎｉｔ ｐａｄ ａｒｅａ）を示し、単位パッド領域ごとに一つの単位バンプパッド及びバンプが形成され、隣接した単位バンプパッドは互いに電気的に分離する。Ｄと表示された四角形は入出力データを伝送するためのデータバンプパッドを示し、Ｖと表示された四角形は電源電圧などが印加されるパワーバンプパッドを示し、Ａと表示された四角形はアドレス及びコマンドを受信するためのアドレス／コマンドバンプパッドを示す。
一実施形態において、図１に示したそれぞれのチャネルバンプパッド部１００ａ、１００ｂ、１００ｃ、１００ｄは半導体ダイ９０と電気的に遮断された少なくとも一つのダミーパッドを含むことができ、Ｎと示した四角形はこのようなダミーパッドを含む単位パッド領域を示す。ダミーパッドを含む単位パッド領域Ｎは半導体ダイ９０と電気的に遮断される方式（Ｎｏ Ｃｏｎｎｅｃｔｉｏｎ）又はパッド上にバンプを形成しない方式（Ｎｏ Ｂｕｍｐ）により具現できる。
【００６５】
パワーバンプパッドＶは電源電圧及び接地電圧が印加されるバンプパッドを含む。例えば、パワーバンプパッドＶはメモリセルアレイなどで使われる電圧（ＶＤＤ、ＶＳＳ）及び入出力用電圧（ＶＤＤＱ、ＶＳＳＱ）が印加されるバンプパッドを含む。パワーバンプパッドＶには、チャネル別に同じ電源電圧（例えば、１．８Ｖ）を印加することもでき、チャネル別に互いに異なる電源電圧（例えば、１．２Ｖ及び１．８Ｖ）を印加することもできる。また、パワーバンプパッドＶの一部はデータマスクバンプパッド（ＤＱＭパッド）のような他の用途のバンプパッドでありうる。
【００６６】
一方、単位パッド領域の行方向の長さ（ＵＬ１）及び列方向の長さ（ＵＬ２）は同一であることもでき、半導体メモリ装置１０００の設計マージンによっては異なることもできる。
【００６７】
図４〜図１１には、半導体ダイ９０の垂直二等分線（ＶＬ）の図１において右側及び水平二等分線（ＨＬ）の図１において上側に位置する第１チャネルバンプパッド部１００ａの実施形態が、１２８個のデータ入出力ピン（ＤＱ０〜ＤＱ１２７）を有する場合について例示されている。上述のように、第２チャネルバンプパッド部１００ｂ、第３チャネルバンプパッド部１００ｃ、及び第４チャネルバンプパッド部１００ｄは、例示した第１チャネルバンプパッド部１００ａをミラーリング（ｍｉｒｒｏｒｉｎｇ）方式又はシフト（ｓｈｉｆｔｉｎｇ）方式によって具現できる。
上述のように、第１〜第４メモリセルアレイ１０ａ、１０ｂ、１０ｃ、１０ｄを共通に制御するための第２回路（ＣＯＭＭ）５１、５２のうち、第２回路（ＣＯＭＭ）５１が第１チャネルバンプパッド部１００ａの右側に形成される。
以下の説明では、「第１チャネルバンプパッド部」を単に「チャネルバンプパッド部」とする。
【００６８】
図４を参照すると、チャネルバンプパッド部１００ａ１は複数の行（Ｘ）と複数の列（Ｙ）からなるＸ×Ｙマトリックス形態で配列された複数の単位バンプパッドを含む。図４には６つの行（Ｘ＝６）と３６個の列（Ｙ＝３６）からなる６×３６マトリックス形態のチャネルバンプパッド部１００ａ１が例示されている。
【００６９】
本実施形態において、チャネルバンプパッド部１００ａ１は、アドレス／コマンドバンプパッドＡが配列されたアドレス／コマンドパッドブロック１１５及びデータバンプパッドＤが配列された複数のデータパッドブロック１１１、１１２、１１３、１１４が行方向に配列される。アドレス／コマンドパッドブロック１１５及びデータパッドブロック１１１、１１２、１１３、１１４の各々は、一定間隔ｄ離隔されて配置される。本実施形態において、アドレス／コマンドパッドブロック１１５は、データパッドブロック１１１、１１２、１１３、１１４の間に配置される。例えば、アドレス／コマンドパッドブロック１１５は第２データパッドブロック１１２と第３データパッドブロック１１３との間に配置される。
【００７０】
図６に示した別の実施形態のチャネルバンプパッド部１００ａ３では、アドレス／コマンドパッドブロック１３５は、データパッドブロック１３１、１３２、１３３、１３４の左側に配置され、図７に示した更に別の実施形態では、アドレス／コマンドパッドブロック１４５はデータパッドブロック１４１、１４２、１４３、１４４の右側に配置される。
【００７１】
再び、図４を参照すると、データパッドブロック１１１、１１２、１１３、１１４、及び／又はアドレス／コマンドパッドブロック１１５は各々、パワーバンプパッドＶとダミーパッドＮを含む。それぞれのデータパッドブロック１１１、１１２、１１３、１１４は、複数の電源電圧の供給を受けるパワーバンプパッドＶが配列された少なくとも一つの行を含む。この、パワーバンプパッドＶが配列された行は、マトリックス形態の配置で中間部分の行に該当することもでき、外郭の行に該当することもできる。
例えば、図４に示した実施形態では、マトリックス形態の配置で中間部分の行に該当する第３行及び第４行にパワーバンプパッドＶが配列され、図５に示した別の実施形態では、データパッドブロック１２１〜１２４の各々において、マトリックス形態の配置で外郭の行に該当する第１行及び第２行にパワーバンプパッドＶが配列される。また、図１１に示した更に別の実施形態では、複数の電源電圧の供給を受けるパワーバンプパッドＶがデータバンプブロック１８１、１８２、１８３、１８４の各々の中間部分に配列され、データバンプパッドＤはパワーバンプパッドＶを囲むようにデータバンプブロック１８１、１８２、１８３、１８４の各々の外郭に配列される。
【００７２】
図８を参照すると、データパッドブロック１５１、１５２、１５３、１５４は各々、複数の電源電圧の供給を受けるパワーバンプパッドＶが配列された少なくとも一つの列（ＰＣ、パワーコラム（ｐｏｗｅｒ ｃｏｌｕｍｎ））を含む。このようなパワーコラムＰＣにはパワーバンプパッドＶのみならず、適切な数のダミーパッドＮを含みうる。
図８の実施形態のチャネルバンプパッド部１００ａ５では、アドレス／コマンドパッドブロック１５５がデータパッドブロック１５１、１５２、１５３、１５４の図で左側に配置され、中間行（第３行及び第４行）にパワーバンプパッドＶが配列されており、図９の実施形態のチャネルバンプパッド部１００ａ６では、アドレス／コマンドパッドブロック１６５がデータパッドブロック１６１、１６２、１６３、１６４の図で右側に配置され、外郭の行（第１行及び第２行）にパワーバンプパッドＶが配列されている。また、図８及び図９の実施形態では各々、適切な数のパワーコラムＰＣが配置されている。
【００７３】
図１０及び図１１を参照すると、各々のチャネルバンプパッド部１００ａ７、１００ａ８のマトリックス形態の行の数と列の数が、全体設計マージンによって適切に変更されている。図１０の実施形態のチャネルバンプパッド部１００ａ７及び図１１の実施形態のチャネルバンプパッド部１００ａ８では、各々、１２８個のＤＱピン（ＤＱ０〜ＤＱ１２７）に該当するデータバンプパッドＤを含むが、パワーバンプパッドＶの個数とダミーパッドＮの個数は適切に変更できる。図１０のチャネルバンプパッド部１００ａ７は、１２×２２マトリックス形態で具現された実施形態を示し、図１１のチャネルバンプパッド部１００ａ８は、８×３２マトリックス形態で具現された実施形態を示す。半導体メモリ装置１０００の全体的なレイアウトの設計において、列方向の長さのマージンが不足する場合には、図１０の配置より列の数が小さい図１１の配置を選択できる。
【００７４】
以下、テストパッド部と第２回路の配置に関する他の実施形態を説明する。図１２〜図１９において図１と重複する説明は省略する。
【００７５】
図１２〜図１５は、テストパッド部の配置に関する実施形態を示す図である。
【００７６】
図１には、複数の、第１〜第４チャネルバンプパッド部１００ａ、１００ｂ、１００ｃ、１００ｄは、半導体ダイ９０の水平二等分線（ＨＬ）に沿って行方向に半導体ダイ９０の中央部に配置され、テストパッド部３１０、３２０は半導体ダイ９０の垂直二等分線（ＶＬ）に沿って列方向に配置された実施形態の半導体メモリ装置１０００を示した。
【００７７】
図１の実施形態とは異なり、テストパッド部は半導体メモリ装置の設計マージンによっては半導体ダイ９０の他の部分に配置できる。
図１２及び図１３に示すように、別の実施形態の半導体メモリ装置１０１０、１０２０においては、テストパッド部は半導体ダイ９０の水平二等分線（ＨＬ）に沿って行方向に配置される。
図１２では、一つのテストパッド部３３０が第１、第２チャネルバンプパッド部１００ａ、１００ｂと、第３、第４チャネルバンプパッド部１００ｃ、１００ｄとの間に行方向に配置され、図１３では、テストパッド部３１１が第１、第４チャネルバンプパッド部１００ａ、１００ｄと、入出力制御部４０ａ、４０ｄとの間に、テストパッド部３１２が第２、第３チャネルバンプパッド部１００ｂ、１００ｃと、入出力制御部４０ｂ、４０ｃとの間に各々、行方向に配置されている。
【００７８】
図１４及び図１５に示すように、さらに別の実施形態の半導体メモリ装置１０３０、１０４０においては、テストパッド部は半導体ダイ９０の辺に隣接して配置される。
図１４では、テストパッド部３１２、３２２が各々、半導体ダイ９０の上、下の辺に隣接して行方向に配置され、図１５では、テストパッド部３１３、３２３が半導体ダイ９０の左、右の辺に隣接して列方向に配置されている。
【００７９】
図１６〜図１９は、第２回路の配置に関する実施形態を示す図である。
【００８０】
図１には、複数の、第１〜第４メモリセルアレイ１０ａ、１０ｂ、１０ｃ、１０ｄを共通に制御するための第２回路５１、５２が入出力バンプパッド部の行方向側方に配置される実施形態を示している。
【００８１】
図１の実施形態とは異なり、第２回路は半導体メモリ装置の設計マージンによっては半導体ダイ９０の他の部分に配置できる。
図１６及び図１７に示す別の実施形態の半導体メモリ装置１０５０、１０６０においては、第２回路は半導体ダイ９０の垂直二等分線（ＶＬ）に沿って列方向に配置される。図１６では、第２回路５３が左側の、第２、第３チャネルバンプパッド部１００ｂ、１００ｃと、右側の、第１、第４チャネルバンプパッド部１００ａ、１００ｄとの間で、半導体ダイ９０の垂直二等分線（ＶＬ）に沿って配置されている。図１７では、第２回路５４、５５が左側の、第２、第３メモリセルアレイ１０ｂ、１０ｃと、右側の、第１、第４メモリセルアレイ１０ａ、１０ｄとの間で、半導体ダイ９０の垂直二等分線（ＶＬ）に沿って配置されている。
【００８２】
図１８及び図１９に示すように、さらに別の実施形態の半導体メモリ装置１０７０、１０８０においては、第２回路は半導体ダイ９０の上下の辺又は左右の辺に隣接して配置される。図１８では、第２回路５６ａ、５６ｂ、５６ｃ、５６ｄが半導体ダイ９０の左右の辺に隣接して配置されている。図１９では、第２回路５７ａ、５７ｂ、５７ｃ、５７ｄが半導体ダイ９０の上下の辺に隣接して配置されている。
【００８３】
図２０及び図２１は、図１に示した実施の形態の半導体メモリ装置１０００に含まれた入出力制御部（ＩＯ ＣＴＲＬ）と、入出力バンプパッド部を構成する（第１〜第４）チャネルバンプパッド部（ＣＨ ＰＡＤ）との関係をより具体的に説明するための図である。
【００８４】
図１を参照して上述のように、円滑なデータ信号ルーティングのために、入出力制御部（ＩＯ ＣＴＲＬ）４０ａ、４０ｂ、４０ｃ、４０ｄの各々の行方向の長さ（Ｌｒ）は対応する第１〜第４チャネルバンプパッド部１００ａ、１００ｂ、１００ｃ、１００ｄの各々の行方向の長さより小さいか又は同一である。入出力制御部４０ａ、４０ｂ、４０ｃ、４０ｄは各々、対応する第１〜第４チャネルバンプパッド部１００ａ、１００ｂ、１００ｃ、１００ｄに含まれたデータバンプパッドの個数と同一個数のプリドライバなどを具備しなければならない。従って、入出力制御部４０ａ、４０ｂ、４０ｃ、４０ｄの行方向の長さが各々、対応するチャネルバンプパッド部１００ａ、１００ｂ、１００ｃ、１００ｄの行方向の長さ以内に設計できなければ、信号ルーティング（ｓｉｇｎａｌ ｒｏｕｔｉｎｇ）のための配線が複雑になって設計上の大きな負担として作用する。
【００８５】
図２０を参照すると、チャネルバンプパッド部１００ｅは８×３マトリックス内に１６個のデータバンプパッドＤＱを含むので、入出力制御部４０ｅは、辺方向の長さＬｒ１＝３×ＵＬ１以内に１６個のプリドライバなどを具備しなければならない。図２１を参照すると、チャネルバンプパッド部１００ｆは６×４マトリックス内に１６個のデータバンプパッドＤＱを含むため、入出力制御部４０ｆは、辺方向の長さＬｒ２＝４×ＵＬ１以内に１６個のプリドライバなどを具備しなければならない。図２０及び図２１で単位パッド領域の行方向の長さ（ＵＬ１）及び列方向の単位長さ（ＵＬ２）が各々同一であると仮定すれば、図２１の入出力制御部４０ｆの行方向の長さ（Ｌｒ２）は、図２０の入出力制御部４０ｅの行方向の長さ（Ｌｒ１）より大きく設定でき、図２１の入出力制御部４０ｆの列方向の長さ（Ｌｃ２）は、図２０の入出力制御部４０ｅの列方向の長さ（Ｌｃ１）より小さく設定できる。
【００８６】
それぞれのデータバンプパッドに対し、出力ドライバ及び入力バッファが要求される。出力ドライバ及び／又は入力バッファは入出力制御部４０ｆに含めることもでき、チャネルバンプパッド部１００ｆに含めることもできる。前記説明した方式で、半導体メモリ装置１０００の全体的な設計マージンを考慮して単位パッド領域の大きさ（ＵＬ１、ＵＬ２）、各チャネルバンプパッド部の行と列の個数及びそれにともなう入出力制御部の大きさ（Ｌｒ、Ｌｃ）を適切に決定するならば、それぞれのチャネルバンプパッド部に含まれたデータバンプパッドの個数と同一個数の出力ドライバ及び同一個数の入力バッファが対応する入出力制御部及びチャネルバンプパッド部に分散して配置できる。
【００８７】
パワーパッドの対（ＶＤＤＱ、ＶＳＳＱ）の個数は多いほど性能上有利であるが、半導体メモリ装置のサイズ及びレイアウトにより制限される。図２０及び図２１には、２組の、電源電圧パッドＶＤＤＱ及び接地電圧パッドＶＳＳＱからなる対が含まれた実施形態を示している。ＤＭはデータマスクパッド、Ｎはダミーパッド、ＤＱＳはデータストローブパッドを各々示す。
【００８８】
図２２は、図１の入出力バンプパッド部の垂直的構造を説明するための断面図である。図２２は基板領域８１、上部領域８２、バンプパッド８７、及びバンプ８８の垂直構造を、単位パッド領域の単位長さ（ＵＬ）の範囲に対して概略的に示している。図２２に示した構造物は一般的な半導体工程によるドーピング、パターニング、エッチング、蒸着、スパッタ法、熱処理などの技術を利用して形成できる。
【００８９】
基板領域８１の上部にはイオン注入工程などによってソース、ドレーンなどのアクティブ領域８３が形成され、その上部にゲート電極８４を含むゲート構造物が形成される。基板領域８１及び上部領域８２には、トランジスタのような能動素子のみならず、ＭＯＳキャパシタのような受動素子も形成できる。上部領域８２は、複数のメタル層（ｍｅｔａｌ ｌａｙｅｒ）８６を含み、メタル層８６には一般的に信号ルーティング及び電源電圧供給のための配線が形成される。トランジスタのソース、ドレーン８３、及びゲート電極８４と、メタル層８６に形成された配線と、バンプパッド８７とは、ビア（Ｖｉａ）ホールなどの層間コネクタ８５を通じて電気的に接続される。導電性バンプ８８がボールドロップ（ｂａｌｌ ｄｒｏｐ）又はスクリーンプリンティング工程等を通してバンプパッド８７上に形成され、バンプ８８を溶融点以上で加熱してリフロー（ｒｅｆｌｏｗ）させることによってバンプ８８とバンプパッド８７との間の電気的接触を改善できる。
【００９０】
図２３〜図２８は、図１の入出力バンプパッド部を構成する第１〜第４チャネルバンプパッド部１００ａ、１００ｂ、１００ｃ、１００ｄの各々に含まれた単位パッド領域ＵＰＡの実施形態を示す回路図である。図２３及び図２４の単位パッド領域（ＵＰＡ１、ＵＰＡ２）はデータパッド領域を示し、図２５の単位パッド領域（ＵＰＡ３）はアドレス／コマンドパッド領域を示し、図２６及び図２７の単位パッド領域（ＵＰＡ４、ＵＰＡ５）はパワーパッド領域を示し、図２８の単位パッド領域（ＵＰＡ６）はダミーパッド領域を示す。単位パッド領域の行方向の単位長さ（ＵＬ１）は列方向の単位長さ（ＵＬ２）と同一である場合もあり、異なる場合もある。
【００９１】
図２３を参照すると、データバンプパッドＤＱが形成されるデータパッド領域（ＵＰＡ１）には、データバンプパッドＤＱの下方の半導体ダイ内部に、出力ドライバＰＭ１、ＮＭ１、及びデカプリングキャパシタＣＡＰの全部又は一部が形成される。ＰＭＯＳトランジスタＰＭ１及びＮＭＯＳトランジスタＮＭ１は、第１電圧Ｖ１と第２電圧Ｖ２との間に結合され、デカプリングキャパシタＣＡＰも第１電圧Ｖ１と第２電圧Ｖ２との間に結合される。第１電圧Ｖ１は電源電圧で、第２電圧Ｖ２は接地電圧でありうる。
ＰＭＯＳトランジスタＰＭ１及びＮＭＯＳトランジスタＮＭ１は、読み出しモードでは、入出力制御部のプリドライバ（図示せず）から提供される信号（ＤＯＫ、ＤＯＫＢ）に応答して読み出しデータ信号をデータバンプパッドＤＱを通じて外部装置に伝達する。一方、書き込みモードでは、データバンプパッドＤＱを通じて外部装置から受信した書き込みデータ信号（ＤＩＮ）は入出力制御部に含まれた入力バッファ（図示せず）に提供される。即ち、図２３の実施形態において、出力ドライバはデータバンプパッドＤＱの下方部の半導体ダイ内に形成され、プリドライバ及び入力バッファは入出力制御部に形成される。
【００９２】
図２４を参照すると、データバンプパッドＤＱが形成されるデータパッド領域（ＵＰＡ２）下部の半導体ダイには、出力ドライバＰＭ１、ＮＭ２、入力バッファ（レシーバ、ＲＣＶ）、及びデカプリングキャパシタＣＡＰ）の全部又は一部が形成される。図２３の実施形態では入力バッファが入出力制御部に含まれるが、図２４の実施形態では入力バッファ（ＲＣＶ）がデータパッド領域に該当する半導体ダイに形成される。入力バッファ（ＲＣＶ）は外部装置から受信された書き込みデータ信号（ＤＩＮ）をバッファリングして内部入力信号（ＤＩ）を入出力制御部に提供する。
【００９３】
図２２を参照して前述した通り、図２３及び図２４に示したトランジスタのような能動素子及びＭＯＳキャパシタのような受動素子は半導体ダイの基板領域８１に形成され、ＤＯＫ、ＤＯＫＢ、ＤＩＮなどの信号をルーティングするための配線及び電源電圧を供給するための配線はメタル層８６に形成される。また、図２３及び図２４に示していないが、データパッド領域に該当する半導体ダイには後述する図２６などに示したように静電気放電保護回路ＥＳＤをさらに含むことができる。
【００９４】
図２５を参照すると、アドレス／コマンドバンプパッド（ＡＤＤ／ＣＭＤ）が形成されるアドレス／コマンドパッド領域（ＵＰＡ４）下部の半導体ダイにはゲート・カップリングされたＭＯＳトランジスタＰＭ２、ＮＭ２、及びデカプリングキャパシタＣＡＰが形成される。アドレス／コマンドバンプパッド（ＡＤＤ／ＣＭＤ）は信号を外部装置に出力する機能が不必要であるので、図２３、図２４の出力ドライバＰＭ１、ＮＭ１に対応するトランジスタＰＭ２、ＮＭ２を図２５に示すようにゲート・カップリングさせてクランプダイオードとして利用できる。アドレス／コマンドバンプパッド（ＡＤＤ／ＣＭＤ）を通じて外部装置から受信されたアドレス／コマンド信号（ＡＩＮ）は、入出力制御部（ＩＯ ＣＴＲＬ）のアドレス／コマンドバッファ（図示せず）に提供される。
【００９５】
図２６は、電源電圧を受信するパワーバンプパッド（ＶＤＤＱ）に対応する単位パッド領域（ＵＰＡ４）を示し、図２７は接地電圧を受信するパワーバンプパッド（ＶＳＳＱ）に対応する単位パッド領域（ＵＰＡ５）を示す。図２６及び図２７を参照すると、パワーバンプパッド（ＶＤＤＱ、ＶＳＳＱ）が形成されるパワーパッド領域（ＵＰＡ４、ＵＰＡ５）下部の半導体ダイにはデカプリングキャパシタＣＡＰが形成される。また、パワーパッド領域（ＵＰＡ４、ＵＰＡ５）下部の半導体ダイには静電気放電保護回路（ＥＳＤ、ｅｌｅｃｔｒｏ−ｓｔａｔｉｃ ｄｉｓｃｈａｒｇｅ）がさらに形成される。
【００９６】
図２８は半導体ダイと電気的に遮断されるダミーパッドに対応するダミーパッド領域（ＵＰＡ６）を示す。図２８を参照すると、ダミーパッドが形成されるダミーパッド領域（ＵＰＡ６）下部の半導体ダイにはデカプリングキャパシタＣＡＰが形成される。また、ダミーパッド領域（ＵＰＡ６）下部の半導体ダイには静電気放電保護回路がさらに形成される。
【００９７】
一方、図２３〜図２５には示していないが、データバンプパッド、アドレス／コマンドバンプパッド、及び／又は、ダミーパッドが形成された単位パッド領域に該当する半導体ダイには、図２６に示したのと同じ静電気放電保護回路ＥＳＤがさらに形成でき、静電気放電保護回路は電源電圧又は、接地電圧とバンプパッドとの間に（ｐｉｎ−ｔｏ−ｐｏｗｅｒ）、又は、電源電圧と接地電圧との間に（ｐｏｗｅｒ−ｔｏ−ｐｏｗｅｒ）結合できる。
【００９８】
図２９は本発明の一実施形態に係る半導体メモリ装置のレイアウトを示す図である。
【００９９】
図２９を参照すると、半導体メモリ装置２０００は、半導体ダイ９０及び半導体ダイ９０の中央部に形成される入出力バンプパッド部を含む。図１の半導体メモリ装置１０００と比較して図２９の半導体メモリ装置２０００は、半導体ダイ９０の辺に隣接して配置されたサポートバンプパッド部７１０、７２０、及び／又は角に隣接して配置されたサポートバンプパッド部５００ａ、５００ｂ、５００ｃ、５００ｄをさらに含む。
【０１００】
このようなサポートバンプパッド部５００ａ、５００ｂ、５００ｃ、５００ｄ、７１０、７２０は、同じ構造のメモリチップを積層する場合、又は、メモリチップとコントローラーチップを積層する場合（チップオンチップ（ｃｈｉｐ−ｏｎ−ｃｈｉｐ））に、チップの間に存在すべき間隔の逸失に起因する信頼性の低下を防止できる。サポートバンプパッド部５００ａ、５００ｂ、５００ｃ、５００ｄ、７１０、７２０は、半導体ダイ９０の垂直二等分線（ＶＬ）、及び／又は水平二等分線（ＨＬ）に対して対称的な位置に配置される。例えば、サポートバンプパッド部５００ａ、５００ｂ、５００ｃ、５００ｄ、７１０、７２０は、半導体ダイ９０の四つの角に配置されるか、二つの向かい合う辺に配置されるか、四つの角に配置されるか、又はこれらの組み合わせによって配置される。
【０１０１】
図１を参照して上述したように、半導体ダイ９０は互いに独立したチャネルで動作する複数の、第１〜第４メモリセルアレイ１０ａ、１０ｂ、１０ｃ、１０ｄを含み、入出力バンプパッド部は第１〜第４メモリセルアレイ１０ａ、１０ｂ、１０ｃ、１０ｄの各々を一つ又は複数のメモリコントローラのような外部装置と独立的に接続するための複数のチャネルを提供する。
入出力バンプパッド部は、第１〜第４メモリセルアレイ１０ａ、１０ｂ、１０ｃ、１０ｄに互いに独立したチャネルを与えるために、複数の第１〜第４チャネルバンプパッド部（ＣＨ ＰＡＤ）１００ａ、１００ｂ、１００ｃ、１００ｄを含む。第１〜第４チャネルバンプパッド部１００ａ、１００ｂ、１００ｃ、１００ｄはそれぞれ、第１〜第４メモリセルアレイ１０ａ、１０ｂ、１０ｃ、１０ｄに対応する（マルチチャネル）が、この対応は図３に係り上述したように、ダイナミックに変更してもよい（マルチポート）。上述のように、第１〜第４チャネルバンプパッド部１００ａ、１００ｂ、１００ｃ、１００ｄは各々、複数の行と複数の列からなるマトリックス形態に配列された複数の単位バンプパッドを含む。
【０１０２】
半導体ダイ９０はメモリセルアレイ１０ａ〜１０ｄを各チャネル別に独立的に制御するための複数の第１回路、及び複数のメモリセルアレイ１０ａ〜１０ｄを共通に制御するための第２回路（ＣＯＭＭ）５１、５２を含む。半導体メモリ装置２０００の効率的な設計のために、図２９に示したように、第１回路は、入出力バンプパッド部の対応する第１〜第４チャネルバンプパッド部１００ａ〜１００ｄと、対応するメモリセルアレイ１０ａ〜１０ｄとの間に配置され、第２回路５１、５２は各々、入出力バンプパッド部の第１、第４チャネルバンプパッド部１００ａ、１００ｄの左側、及び入出力バンプパッド部の第２、第３チャネルバンプパッド部１００ｂ、１００ｃの右側に配置される。
【０１０３】
メモリセルアレイ１０ａ〜１０ｄを各チャネル別に独立的に制御するための第１回路は、入出力制御部（ＩＯ ＣＴＲＬ）及び付加的制御部（ＣＴＲＬ）に区分される。入出力制御部４０ａ〜４０ｄは各々、対応するメモリセルアレイ１０ａ〜１０ｄと対応するチャネルバンプパッド部１００ａ〜１００ｄとの間に形成される。チャネルバンプパッド部１００ａ〜１００ｄとの円滑なデータ信号ルーティングのために、入出力制御部４０ａ〜４０ｄの行方向の長さは対応するチャネルバンプパッド部１００ａ〜１００ｄの行方向の長さより小さいか、又は同一である。
【０１０４】
一実施形態において、半導体メモリ装置２０００は、半導体ダイ９０のテストを遂行するためのテストパッド部３１０、３２０をさらに含む。入出力バンプパッド部を構成する第１〜第４チャネルバンプパッド部１００ａ〜１００ｄを通じて半導体メモリ装置２０００をテストする代わりに、図２９に示したようなテストパッド部３１０、３２０を付加的に形成すると、第１〜第４メモリセルアレイ１０ａ〜１０ｄのウェハ上での直接テストを容易に遂行できる。
【０１０５】
上述のように、複数のメモリセルアレイ１０ａ、１０ｂ、１０ｃ、１０ｄ、複数のチャネルバンプパッド部１００ａ、１００ｂ、１００ｃ、１００ｄ、及び／又はその他の周辺回路のレイアウトは、図２９に示したようなミラー（ｍｉｒｒｏｒ）方式、又はシフト（ｓｈｉｆｔ）方式（図示せず）によって設計できる。
【０１０６】
このように、一つのチャネルに対するレイアウトだけを設計してこれをミラーリング又はシフトすることによって半導体メモリ装置２０００の全体的なレイアウトを効率的に設計できる。また、入出力バンプパッド部を構成する第１〜第４チャネルバンプパッド部１００ａ〜１００ｄを半導体ダイ９０の中央部に形成することによって、半導体メモリ装置２０００が多様な構造の他の装置と結合する場合、工程上の変更がある場合でも、既に完成された設計の過度な変更をせずに効率的な設計の変更が可能である。
【０１０７】
図３０及び図３１は、図２９の半導体メモリ装置に含まれたサポートバンプパッド部の実施形態を示す図である。
【０１０８】
図３０には半導体ダイ９０の角に隣接して配置されたサポートバンプパッド部５００ｂが示され、図３１には半導体ダイ９０の辺に隣接して配置されたサポートバンプパッド部７１０が示されている。半導体ダイ９０の角付近には整列マーク５０ｂが形成される。図３０及び図３１を参照すると、サポートバンプパッド部５００ｂ、７１０は、複数のダミーパッドＮ、５０２、７０２を含む。ダミーパッドＮは、チップが積層される場合に物理的な支持台の役割をする。一実施形態において、サポートバンプパッド部５００ｂ、７１０は、電源電圧の供給を受ける少なくとも一つのパワーバンプパッドＶ、５０１、７０１を含む。パワーバンプパッドが半導体ダイ９０の中央部に形成される入出力バンプパッド部１００にのみ配置される場合には半導体ダイ９０の辺又は、隅付近の領域では比較的長い電源電圧供給経路にともなう電圧降下及びノイズによって電源電圧特性が低下する。このような電源電圧特性の低下を補完するためにサポートバンプパッド部５００ｂ、７１０内のダミーパッドＮの一部はパワーバンプパッドＶに置換できる。
【０１０９】
図３２は本発明の一実施形態に係る積層構造の半導体メモリ装置を示す図である。
【０１１０】
図３２を参照すると、半導体メモリ装置３０００は上下に積層される複数のメモリチップ２０００ａ、２０００ｂ、２０００ｃ、２０００ｄを含む。それぞれのメモリチップはそれぞれの基板領域８１ａ、８１ｂ、８１ｃ、８１ｄとそれぞれの基板上部領域８２ａ、８２ｂ、８２ｃ、８２ｄからなる半導体ダイ及び半導体ダイの中央部に形成された入出力バンプパッドを含む。それぞれの半導体ダイは、複数のメモリセルアレイを含み、半導体ダイの中央部に形成された入出力バンプパッド部は、前記メモリセルアレイを外部装置と独立的に接続するための複数のチャネルを提供する。
【０１１１】
それぞれのメモリチップ２０００ａ、２０００ｂ、２０００ｃ、２０００ｄは、半導体ダイの辺又は角に隣接して各々配置された複数のサポートバンプパッド部をさらに含むことができる。図３２で、半導体ダイの中央部のバンプは入出力バンプ８８ａ、８８ｂ、８８ｃ、８８ｄを示し、半導体ダイの外郭のバンプはサポートバンプ５０３ａ、５０３ｂ、５０３ｃ、５０３ｄを示す。
【０１１２】
一方、それぞれの半導体ダイは、その下方の半導体ダイの中央部に形成された入出力バンプパッド部との電気的接続のためのシリコン貫通ビア（Ｔｈｒｏｕｇｈ−Ｓｉｌｉｃｏｎ Ｖｉａ）、ＴＳＶａ、ＴＳＶｂ、ＴＳＶｃ、ＴＳＶｄを含む。
【０１１３】
例えば、第１メモリチップ２０００ａのシリコン貫通ビアＴＳＶａは、第１メモリチップ２０００ａの入出力バンプ８８ａと下部の第２メモリチップ２０００ｂの入出力バンプ８８ｂを電気的に接続する。積層されたメモリチップ２０００ａ、２０００ｂ、２０００ｃ、２０００ｄの入出力バンプ８８ａ、８８ｂ、８８ｃ、８８ｄは、このように、シリコン貫通ビアＴＳＶａ、ＴＳＶｂ、ＴＳＶｃ、ＴＳＶｄを通じて電気的に接続される。
【０１１４】
図３３及び図３４は本発明の実施形態に係る半導体メモリ装置を含む半導体パッケージを示す図面である。
【０１１５】
図３３を参照すると、半導体パッケージ４０００はベース基板（ＢＡＳＥ）８１０、ベース基板８１０の上方に配置されたコントローラチップ（ＣＴＲＬ）８２０及びコントローラチップ８２０の上方に配置された少なくとも一つの半導体メモリチップ（ＭＥＭ）１０００ａを含む。ベース基板８１０は、印刷回路基板（ＰＣＢ、ｐｒｉｎｔｅｄ ｃｉｒｃｕｉｔ ｂｏａｒｄ）であり、コントローラチップ８２０は、マイクロプロセッサ（ＭＰＵ、ｍｉｃｒｏｐｒｏｃｅｓｓｏｒ ｕｎｉｔ）を含みうる。チップが積層された後、レジン８７０等で半導体パッケージ４０００の上部を被覆塗布できる。
半導体メモリチップ１０００ａは、図１〜図３２を参照して説明した本発明の実施形態に係る半導体メモリ装置１０００、２０００、３０００の中の一つである。上述のように、半導体メモリチップ１０００ａは、半導体ダイ及び前記半導体ダイの中央部に形成される入出力バンプパッド部を含む。前記半導体ダイは複数のメモリセルアレイを含み、前記入出力バンプパッド部は、前記複数のメモリセルアレイをコントローラチップ８２０と独立的に接続するための複数のチャネルを提供する。
【０１１６】
図３３の実施形態において、半導体メモリチップ１０００ａの入出力バンプ８８ｅを通じて半導体メモリチップ１０００ａとコントローラチップ８２０が電気的に接続され、コントローラチップ８２０と印刷回路基板８１０はワイヤ８６０を利用したボンディング方式によって電気的に接続される。印刷回路基板８１０の下面には外部装置との電気的接続のためのバンプ８１１が形成される。
【０１１７】
図３４を参照すると、半導体パッケージ５０００は、ベース基板（ＢＡＳＥ）９１０、ベース基板９１０の上方に配置されたコントローラーチップ（ＣＴＲＬ）９２０及びコントローラーチップ９２０の上方に配置された少なくとも一つの半導体メモリチップ（ＭＥＭ）１０００ｂを含む。チップが積層された後、レジン９７０等で半導体パッケージ４０００の上部を被覆塗布できる。半導体メモリチップ１０００ｂは、図１〜図３２を参照して説明した本発明の実施形態に係る半導体メモリ装置１０００、２０００、３０００の中の一つである。上述のように、半導体メモリチップ１０００ｂは、半導体ダイ及び前記半導体ダイの中央部に形成される入出力バンプパッド部を含む。前記半導体ダイは、複数のメモリセルアレイを含み、前記入出力バンプパッド部は前記複数のメモリセルアレイをコントローラチップ９２０と独立的に接続するための複数のチャネルを提供する。
【０１１８】
図３４の実施形態において、半導体メモリチップ１０００ｂの入出力バンプ８８ｆを通じて半導体メモリチップ１０００ｂとコントローラチップ９２０が、電気的に接続され、コントローラチップ９２０と印刷回路基板９１０は、コントローラチップ９２０の下面に形成されたバンプ９２１を通じて電気的に接続される。コントローラチップ９２０は、シリコン貫通ビア９２２を含み、この場合、印刷回路基板９１０と半導体メモリチップ１０００ｂとの間のインタフェース部の抵抗が、上述の図３３のワイヤボンディングの場合よりも減少して円滑な信号伝送が具現できる。印刷回路基板９１０の下面には、外部装置との電気的接続のためのバンプ９１１が形成される。
【０１１９】
図３３及び図３４に示したように、本発明の実施形態に係るワイド入出力（Ｗ−ＩＯ；ｗｉｄｅ ｉｎｐｕｔ ａｎｄ ｏｕｔｐｕｔ）インタフェースを提供する半導体メモリ装置１０００ａ、１０００ｂは、フリップチップパッケージング（ｆｌｉｐ−ｃｈｉｐ ｐａｃｋａｇｉｎｇ）を効果的に採用している。即ち、半導体メモリチップの上部領域がコントローラチップに対面するように、半導体メモリチップがコントローラチップに装着される。入出力バンプパッド部を半導体ダイの中央部に形成し、それに対応する位置にコントローラーチップの入出力パッドを形成することによってフリップ−チップパッケージングが効率的に遂行でき、上述のサポートバンプパッド部はチップとチップとの間の物理的な支持台となってチップオンチップ（ｃｈｉｐ−ｏｎ−ｃｈｉｐ）積層の信頼性を向上する。
【０１２０】
以上、添付図面を参照しながら本発明の好適な実施形態について詳細に説明したが、本発明はかかる例に限定されない。本発明の属する技術の分野における通常の知識を有する者であれば、特許請求の範囲に記載された技術的思想の範疇内において、各種の変更例又は修正例に想到し得ることは明らかであり、これらについても、当然に本発明の技術的範囲に属するものと了解される。
【産業上の利用可能性】
【０１２１】
本発明の実施形態に係る半導体メモリ装置は、マルチチャネル方式のワイド入出力インタフェースを通じて高性能が要求される装置及びシステムの記憶装置として利用でき、特に低電力が要求される携帯用装置及びシステムにより一層役立つ。
【符号の説明】
【０１２２】
１０ａ、１０ｂ、１０ｃ、１０ｄ 第１〜第４メモリセルアレイ
３０ａ、３０ｂ、３０ｃ、３０ｄ 第１回路の付加的制御部（ＣＴＲＬ）
４０ａ、４０ｂ、４０ｃ、４０ｄ、４０ｅ、４０ｆ 第１回路の入出力制御部（ＩＯ−ＣＴＲＬ）
５０ａ、５０ｂ、５０ｃ、５０ｄ 整列（ａｌｉｇｎｍｅｎｔ）マーク
５１、５２、５３、５４、５５、５６ａ〜５６ｄ、５７ａ〜５７ｄ 第２回路（ＣＯＭＭ）
８１、８１ａ、８１ｂ、８１ｃ、８１ｄ 基板領域
８２、８２ａ、８２ｂ、８２ｃ、８２ｄ 上部領域
８３ アクティブ領域（ソース、ドレーン）
８４ ゲート電極
８５ 層間コネクタ（ビアホール）
８６ メタル層
８７ バンプパッド
８８ バンプ
８８ａ、８８ｂ、８８ｃ、８８ｄ、８８ｅ、８８ｆ 入出力バンプ
９０ 半導体ダイ
１００ａ、１００ｂ、１００ｃ、１００ｄ、１００ｅ、１００ｆ 第１〜第４チャネルバンプパッド部
１００ａ１〜１００ａ８ （第１）チャネルバンプパッド部
１１１〜１１４、１２１〜１２４、１３１〜１３４、１４１〜１４４、１５１〜１５４、１６１〜１６４、１７１〜１７４、１８１〜１８４ データパッドブロック
１１５、１２５、１３５、１４５、１５５、１６５、１７５、１８５ アドレス／コマンドパッドブロック
３１０、３１１、３１２、３１３、３２０、３２１、３２２、３２３、３３０ テストパッド部
５００ａ、５００ｂ、５００ｃ、５００ｄ、７１０、７２０ サポートバンプパッド部
５０１、７０１ パワーバンプパッド
５０２、７０２ ダミーパッド
５０３ａ、５０３ｂ、５０３ｃ、５０３ｄ サポートバンプ
８１０、９１０ ベース基板
８２０、９２０ コントローラチップ
９１１、９２１ バンプ
９２２ シリコン貫通ビア
８７０、９７０ レジン
１０００ａ、１０００ｂ 半導体メモリチップ
１０００、１０１０、１０２０、１０３０、１０４０、１０５０、１０６０、１０７０、１０８０、２０００、３０００ 半導体メモリ装置
４０００、５０００ 半導体パッケージ
Ａ アドレス／コマンドバンプパッド
Ｄ データバンプパッド
Ｎ ダミーパッド
ＴＳＶａ、ＴＳＶｂ、ＴＳＶｃ、ＴＳＶｄ シリコン貫通ビア
ＵＰＡ 単位パッド領域
ＵＰＡ１、ＵＰＡ２ 単位パッド領域、データパッド領域、
ＵＰＡ３ 単位パッド領域、アドレス／コマンドパッド領域
ＵＰＡ４、ＵＰＡ５ 単位パッド領域、パワーパッド領域
ＵＰＡ６ 単位パッド領域、ダミーパッド領域
Ｖ パワーバンプパッド
【特許請求の範囲】
【請求項１】
複数のメモリセルアレイを含む半導体ダイ（ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｄｉｅ）であって、
前記それぞれのメモリセルアレイを外部装置と独立的に接続するための複数のチャネルを提供する、前記半導体ダイの中央部に形成された入出力バンプパッド部を含む、ことを特徴とする半導体メモリ装置。
【請求項２】
前記入出力バンプパッド部は、前記それぞれのメモリセルアレイをチャネル別に入出力するための複数のチャネルバンプパッド部を含み、
前記それぞれのチャネルバンプパッド部は、複数の行と複数の列からなるマトリックス形態で配列された複数の単位バンプパッドを含むことを特徴とする請求項１に記載の半導体メモリ装置。
【請求項３】
前記それぞれのチャネルバンプパッド部は、アドレス／コマンドバンプパッドが配列されたアドレス／コマンドパッドブロック、及びデータバンプパッドが配列された複数のデータパッドブロックを含み、
前記アドレス／コマンドパッドブロック及び前記データパッドブロックは、行方向に配列されたことを特徴とする請求項２に記載の半導体メモリ装置。
【請求項４】
前記アドレス／コマンドパッドブロックは、前記複数のデータパッドブロックの間に配置されるか、又は、前記データパッドブロック全体の行方向側方に配置されることを特徴とする請求項３に記載の半導体メモリ装置。
【請求項５】
前記それぞれのデータパッドブロックは、
複数の電源電圧の供給を受けるパワーバンプパッドが配列された少なくとも一つの行を含むことを特徴とする請求項３に記載の半導体メモリ装置。
【請求項６】
前記それぞれのデータパッドブロックは、
複数の電源電圧の供給を受けるパワーバンプパッドが配列された少なくとも一つの列を含むことを特徴とする請求項３に記載の半導体メモリ装置。
【請求項７】
複数の電源電圧の供給を受けるパワーバンプパッドが前記それぞれのデータバンプブロックの中間部分に配列され、前記データバンプパッドは、前記パワーバンプパッドを囲むように前記それぞれのデータバンプブロックの外郭に配列されることを特徴とする請求項３に記載の半導体メモリ装置。
【請求項８】
前記半導体ダイは、前記それぞれのメモリセルアレイと対応する前記チャネルバンプパッド部との間に各々形成された複数の入出力制御部を含むことを特徴とする請求項２に記載の半導体メモリ装置。
【請求項９】
前記それぞれの入出力制御部の行方向の長さは、前記対応するそれぞれのチャネルバンプパッド部の行方向の長さより小さいか、又は、同一であることを特徴とする請求項８に記載の半導体メモリ装置。
【請求項１０】
前記それぞれのチャネルバンプパッド部は、複数のデータバンプパッドを含み、
前記それぞれのチャネルバンプパッド部に含まれた前記データバンプパッドの個数と同じ個数の出力ドライバ及び同じ個数の入力バッファが、前記それぞれの入出力制御部及び前記それぞれのチャネルバンプパッド部に分散して配置されることを特徴とする請求項８に記載の半導体メモリ装置。
【請求項１１】
前記それぞれのチャネルバンプパッド部は、複数のデータバンプパッドを含み、
前記それぞれのデータバンプパッドが形成されたそれぞれのデータパッド領域には、前記データバンプパッドの下方の前記半導体ダイ内部に、それぞれの出力ドライバ及びそれぞれのデカプリングキャパシタが形成されることを特徴とする請求項２に記載の半導体メモリ装置。
【請求項１２】
前記それぞれのデータパッド領域には、前記データバンプパッドの下方の前記半導体ダイ内部に、それぞれの入力バッファがさらに形成されることを特徴とする請求項１１に記載の半導体メモリ装置。
【請求項１３】
前記それぞれのチャネルバンプパッド部は、複数のアドレス／コマンドバンプパッド及び複数のパワーバンプパッドを含み、
前記それぞれのアドレス／コマンドバンプパッドが形成されたアドレス／コマンドパッド領域及び前記それぞれのパワーバンプパッドが形成されたパワーパッド領域には、前記アドレス／コマンドバンプパッド及びパワーバンプパッドの下方の前記半導体ダイ内部に、それぞれのデカプリングキャパシタが形成されることを特徴とする請求項２に記載の半導体メモリ装置。
【請求項１４】
前記それぞれのアドレス／コマンドパッド領域には、前記アドレス／コマンドバンプパッドの下方の前記半導体ダイの内部に、それぞれのクランプダイオード又はそれぞれの静電気放電保護回路がさらに形成されることを特徴とする請求項１３に記載の半導体メモリ装置。
【請求項１５】
前記それぞれのパワーパッド領域には、前記パワーバンプパッドの下方の前記半導体ダイの内部に、それぞれの静電気放電保護回路がさらに形成されることを特徴とする請求項１３に記載の半導体メモリ装置。
【請求項１６】
前記それぞれのチャネルバンプパッド部は、前記半導体ダイと電気的に遮断された少なくとも一つのダミーパッドを含み、
前記ダミーパッドが形成されたダミー領域には、前記ダミーパッドの下方の前記半導体ダイ内部に、それぞれのデカプリングキャパシタが形成されることを特徴とする請求項２に記載の半導体メモリ装置。
【請求項１７】
前記それぞれのダミー領域には、前記ダミーパッドの下方の前記半導体ダイ内部に、それぞれの静電気放電保護回路がさらに形成されることを特徴とする請求項１６に記載の半導体メモリ装置。
【請求項１８】
前記半導体ダイは、
前記それぞれのメモリセルアレイを前記チャネル別に独立的に制御するための複数の第１回路と、
前記複数のメモリセルアレイを共通に制御するための第２回路と、をさらに含むことを特徴とする請求項２に記載の半導体メモリ装置。
【請求項１９】
前記第１回路は、前記それぞれのチャネルバンプパッド部と前記対応するメモリセルアレイとの間に配置され、
前記第２回路は前記入出力バンプパッド部を構成する複数のチャネルバンプパッド部の行方向のいずれかの側方に配置されるか、又は前記半導体ダイの垂直二等分線に沿って配置されることを特徴とする請求項１８に記載の半導体メモリ装置。
【請求項２０】
前記第１回路は前記それぞれのチャネルバンプパッド部と前記対応するメモリセルアレイとの間に配置され、
前記第２回路は前記半導体ダイの行方向の辺又は列方向の辺に隣接して配置されることを特徴とする請求項１８に記載の半導体メモリ装置。
【請求項２１】
前記半導体ダイのテストを遂行するためのテストパッド部をさらに含むことを特徴とする請求項１に記載の半導体メモリ装置。
【請求項２２】
前記テストパッド部は、前記半導体ダイの垂直二等分線に沿って列方向に配置されるか、又は前記半導体ダイの列方向の辺に隣接して列方向に配置されることを特徴とする請求項２１に記載の半導体メモリ装置。
【請求項２３】
前記テストパッド部は、前記半導体ダイの水平二等分線に沿って行方向に配置されるか、又は前記半導体ダイの行方向の辺に隣接して行方向に配置されることを特徴とする請求項２１に記載の半導体メモリ装置。
【請求項２４】
前記半導体ダイの辺又は角に隣接して配置されたサポートバンプパッド部をさらに含むことを特徴とする請求項１に記載の半導体メモリ装置。
【請求項２５】
前記サポートバンプパッド部は、複数の電源電圧の供給を受けるパワーバンプパッドを含むことを特徴とする請求項２４に記載の半導体メモリ装置。
【請求項２６】
複数のメモリセルアレイを各々含み、上下に積層された複数の半導体ダイ（ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｄｉｅ）を備え、
前記複数の半導体ダイは各々、前記メモリセルアレイを外部装置と独立的に接続するための複数のチャネルを提供する、前記それぞれの半導体ダイの中央部に形成された複数の入出力バンプパッド部を含むことを特徴とする半導体メモリ装置。
【請求項２７】
前記それぞれの半導体ダイの辺又は角に隣接して各々配置された複数のサポートバンプパッド部をさらに含むことを特徴とする請求項２６に記載の半導体メモリ装置。
【請求項２８】
前記それぞれの半導体ダイは、その下方の半導体ダイの中央部に形成された前記入出力バンプパッド部との電気的接続のためのシリコン貫通ビア（ＴＳＶ；Ｔｈｒｏｕｇｈ−Ｓｉｌｉｃｏｎ Ｖｉａ）を含むことを特徴とする請求項２６に記載の半導体メモリ装置。
【請求項２９】
ベース基板と、
前記ベース基板の上部に配置されたコントローラチップと、
前記コントローラチップの上方に配置された少なくとも一つの半導体メモリチップと、を含み、
前記半導体メモリチップは、
複数のメモリセルアレイを含む半導体ダイ（ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｄｉｅ）であって、
前記複数のメモリセルアレイを前記コントローラチップと独立的に接続するための複数のチャネルを提供する、前記半導体ダイの中央部に形成される入出力バンプパッド部を含む半導体ダイからなることを特徴とする半導体パッケージ。
【請求項１】
複数のメモリセルアレイを含む半導体ダイ（ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｄｉｅ）であって、
前記それぞれのメモリセルアレイを外部装置と独立的に接続するための複数のチャネルを提供する、前記半導体ダイの中央部に形成された入出力バンプパッド部を含む、ことを特徴とする半導体メモリ装置。
【請求項２】
前記入出力バンプパッド部は、前記それぞれのメモリセルアレイをチャネル別に入出力するための複数のチャネルバンプパッド部を含み、
前記それぞれのチャネルバンプパッド部は、複数の行と複数の列からなるマトリックス形態で配列された複数の単位バンプパッドを含むことを特徴とする請求項１に記載の半導体メモリ装置。
【請求項３】
前記それぞれのチャネルバンプパッド部は、アドレス／コマンドバンプパッドが配列されたアドレス／コマンドパッドブロック、及びデータバンプパッドが配列された複数のデータパッドブロックを含み、
前記アドレス／コマンドパッドブロック及び前記データパッドブロックは、行方向に配列されたことを特徴とする請求項２に記載の半導体メモリ装置。
【請求項４】
前記アドレス／コマンドパッドブロックは、前記複数のデータパッドブロックの間に配置されるか、又は、前記データパッドブロック全体の行方向側方に配置されることを特徴とする請求項３に記載の半導体メモリ装置。
【請求項５】
前記それぞれのデータパッドブロックは、
複数の電源電圧の供給を受けるパワーバンプパッドが配列された少なくとも一つの行を含むことを特徴とする請求項３に記載の半導体メモリ装置。
【請求項６】
前記それぞれのデータパッドブロックは、
複数の電源電圧の供給を受けるパワーバンプパッドが配列された少なくとも一つの列を含むことを特徴とする請求項３に記載の半導体メモリ装置。
【請求項７】
複数の電源電圧の供給を受けるパワーバンプパッドが前記それぞれのデータバンプブロックの中間部分に配列され、前記データバンプパッドは、前記パワーバンプパッドを囲むように前記それぞれのデータバンプブロックの外郭に配列されることを特徴とする請求項３に記載の半導体メモリ装置。
【請求項８】
前記半導体ダイは、前記それぞれのメモリセルアレイと対応する前記チャネルバンプパッド部との間に各々形成された複数の入出力制御部を含むことを特徴とする請求項２に記載の半導体メモリ装置。
【請求項９】
前記それぞれの入出力制御部の行方向の長さは、前記対応するそれぞれのチャネルバンプパッド部の行方向の長さより小さいか、又は、同一であることを特徴とする請求項８に記載の半導体メモリ装置。
【請求項１０】
前記それぞれのチャネルバンプパッド部は、複数のデータバンプパッドを含み、
前記それぞれのチャネルバンプパッド部に含まれた前記データバンプパッドの個数と同じ個数の出力ドライバ及び同じ個数の入力バッファが、前記それぞれの入出力制御部及び前記それぞれのチャネルバンプパッド部に分散して配置されることを特徴とする請求項８に記載の半導体メモリ装置。
【請求項１１】
前記それぞれのチャネルバンプパッド部は、複数のデータバンプパッドを含み、
前記それぞれのデータバンプパッドが形成されたそれぞれのデータパッド領域には、前記データバンプパッドの下方の前記半導体ダイ内部に、それぞれの出力ドライバ及びそれぞれのデカプリングキャパシタが形成されることを特徴とする請求項２に記載の半導体メモリ装置。
【請求項１２】
前記それぞれのデータパッド領域には、前記データバンプパッドの下方の前記半導体ダイ内部に、それぞれの入力バッファがさらに形成されることを特徴とする請求項１１に記載の半導体メモリ装置。
【請求項１３】
前記それぞれのチャネルバンプパッド部は、複数のアドレス／コマンドバンプパッド及び複数のパワーバンプパッドを含み、
前記それぞれのアドレス／コマンドバンプパッドが形成されたアドレス／コマンドパッド領域及び前記それぞれのパワーバンプパッドが形成されたパワーパッド領域には、前記アドレス／コマンドバンプパッド及びパワーバンプパッドの下方の前記半導体ダイ内部に、それぞれのデカプリングキャパシタが形成されることを特徴とする請求項２に記載の半導体メモリ装置。
【請求項１４】
前記それぞれのアドレス／コマンドパッド領域には、前記アドレス／コマンドバンプパッドの下方の前記半導体ダイの内部に、それぞれのクランプダイオード又はそれぞれの静電気放電保護回路がさらに形成されることを特徴とする請求項１３に記載の半導体メモリ装置。
【請求項１５】
前記それぞれのパワーパッド領域には、前記パワーバンプパッドの下方の前記半導体ダイの内部に、それぞれの静電気放電保護回路がさらに形成されることを特徴とする請求項１３に記載の半導体メモリ装置。
【請求項１６】
前記それぞれのチャネルバンプパッド部は、前記半導体ダイと電気的に遮断された少なくとも一つのダミーパッドを含み、
前記ダミーパッドが形成されたダミー領域には、前記ダミーパッドの下方の前記半導体ダイ内部に、それぞれのデカプリングキャパシタが形成されることを特徴とする請求項２に記載の半導体メモリ装置。
【請求項１７】
前記それぞれのダミー領域には、前記ダミーパッドの下方の前記半導体ダイ内部に、それぞれの静電気放電保護回路がさらに形成されることを特徴とする請求項１６に記載の半導体メモリ装置。
【請求項１８】
前記半導体ダイは、
前記それぞれのメモリセルアレイを前記チャネル別に独立的に制御するための複数の第１回路と、
前記複数のメモリセルアレイを共通に制御するための第２回路と、をさらに含むことを特徴とする請求項２に記載の半導体メモリ装置。
【請求項１９】
前記第１回路は、前記それぞれのチャネルバンプパッド部と前記対応するメモリセルアレイとの間に配置され、
前記第２回路は前記入出力バンプパッド部を構成する複数のチャネルバンプパッド部の行方向のいずれかの側方に配置されるか、又は前記半導体ダイの垂直二等分線に沿って配置されることを特徴とする請求項１８に記載の半導体メモリ装置。
【請求項２０】
前記第１回路は前記それぞれのチャネルバンプパッド部と前記対応するメモリセルアレイとの間に配置され、
前記第２回路は前記半導体ダイの行方向の辺又は列方向の辺に隣接して配置されることを特徴とする請求項１８に記載の半導体メモリ装置。
【請求項２１】
前記半導体ダイのテストを遂行するためのテストパッド部をさらに含むことを特徴とする請求項１に記載の半導体メモリ装置。
【請求項２２】
前記テストパッド部は、前記半導体ダイの垂直二等分線に沿って列方向に配置されるか、又は前記半導体ダイの列方向の辺に隣接して列方向に配置されることを特徴とする請求項２１に記載の半導体メモリ装置。
【請求項２３】
前記テストパッド部は、前記半導体ダイの水平二等分線に沿って行方向に配置されるか、又は前記半導体ダイの行方向の辺に隣接して行方向に配置されることを特徴とする請求項２１に記載の半導体メモリ装置。
【請求項２４】
前記半導体ダイの辺又は角に隣接して配置されたサポートバンプパッド部をさらに含むことを特徴とする請求項１に記載の半導体メモリ装置。
【請求項２５】
前記サポートバンプパッド部は、複数の電源電圧の供給を受けるパワーバンプパッドを含むことを特徴とする請求項２４に記載の半導体メモリ装置。
【請求項２６】
複数のメモリセルアレイを各々含み、上下に積層された複数の半導体ダイ（ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｄｉｅ）を備え、
前記複数の半導体ダイは各々、前記メモリセルアレイを外部装置と独立的に接続するための複数のチャネルを提供する、前記それぞれの半導体ダイの中央部に形成された複数の入出力バンプパッド部を含むことを特徴とする半導体メモリ装置。
【請求項２７】
前記それぞれの半導体ダイの辺又は角に隣接して各々配置された複数のサポートバンプパッド部をさらに含むことを特徴とする請求項２６に記載の半導体メモリ装置。
【請求項２８】
前記それぞれの半導体ダイは、その下方の半導体ダイの中央部に形成された前記入出力バンプパッド部との電気的接続のためのシリコン貫通ビア（ＴＳＶ；Ｔｈｒｏｕｇｈ−Ｓｉｌｉｃｏｎ Ｖｉａ）を含むことを特徴とする請求項２６に記載の半導体メモリ装置。
【請求項２９】
ベース基板と、
前記ベース基板の上部に配置されたコントローラチップと、
前記コントローラチップの上方に配置された少なくとも一つの半導体メモリチップと、を含み、
前記半導体メモリチップは、
複数のメモリセルアレイを含む半導体ダイ（ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｄｉｅ）であって、
前記複数のメモリセルアレイを前記コントローラチップと独立的に接続するための複数のチャネルを提供する、前記半導体ダイの中央部に形成される入出力バンプパッド部を含む半導体ダイからなることを特徴とする半導体パッケージ。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【公開番号】特開２０１１−１６６１４７（Ｐ２０１１−１６６１４７Ａ）
【公開日】平成２３年８月２５日（２０１１．８．２５）
【国際特許分類】
【出願番号】特願２０１１−２５９０５（Ｐ２０１１−２５９０５）
【出願日】平成２３年２月９日（２０１１．２．９）
【出願人】（３９００１９８３９）三星電子株式会社 (8,520)
【氏名又は名称原語表記】Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ．
【住所又は居所原語表記】４１６，Ｍａｅｔａｎ−ｄｏｎｇ，Ｙｅｏｎｇｔｏｎｇ−ｇｕ，Ｓｕｗｏｎ−ｓｉ，Ｇｙｅｏｎｇｇｉ−ｄｏ，Ｒｅｐｕｂｌｉｃ ｏｆ Ｋｏｒｅａ
【Ｆターム（参考）】
【公開日】平成２３年８月２５日（２０１１．８．２５）
【国際特許分類】
【出願日】平成２３年２月９日（２０１１．２．９）
【出願人】（３９００１９８３９）三星電子株式会社 (8,520)
【氏名又は名称原語表記】Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ．
【住所又は居所原語表記】４１６，Ｍａｅｔａｎ−ｄｏｎｇ，Ｙｅｏｎｇｔｏｎｇ−ｇｕ，Ｓｕｗｏｎ−ｓｉ，Ｇｙｅｏｎｇｇｉ−ｄｏ，Ｒｅｐｕｂｌｉｃ ｏｆ Ｋｏｒｅａ
【Ｆターム（参考）】
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