【課題】ＳＲＡＭの記憶状態を短時間で初期化する。
【解決手段】複数のメモリセル１００は、ワード線１２とビット線１４Ｌ、１４Ｒとの交差部に設けられ、各々は、ワード線１２が選択されたときに、ビット線１４Ｌ、１４Ｒの電位に応じたビットを記憶する。制御回路２０は、ビット線１４Ｌ、１４ＲをＨレベルにプリチャージするとともに、初期化が指示されたとき、ビット線１４ＲのＨレベルをＮＯＴ回路４２によってＬレベルに論理反転して、ビット線１４Ｌに供給し、この後、複数のワード線１２を選択する。 （もっと読む）

【課題】複数のメモリマクロを備え、かつメモリマクロへの入出力を並行して行なうことができる半導体記憶装置を提供する。
【解決手段】半導体記憶装置１は、複数個のメモリマクロ２＿０〜２＿Ｎと、外部と接続される複数個の外部端子Ｐ０＿０〜ＰＮ＿３を備える。各外部端子Ｐ０＿０〜ＰＮ＿３は、対応するメモリマクロと接続される。 （もっと読む）

【課題】入力逆流防止回路の寄生抵抗成分による電圧降下により入力電圧識別回路の誤動作を減少させ、メモリ回路へのメモリ誤書き込みを減少させる１線式シリアルインターフェースを提供する。
【解決手段】 １線式シリアルインターフェースは、１本の信号線によりシリアルデータの受信を可能とし、入力端子１に接続された２つのＰＭＯＳトランジスタから構成された入力逆流防止回路２と、抵抗分圧器５及び電圧比較回路６から構成された入力電圧識別回路３と、１端が電源に接続されたプルアップ抵抗Ｒ１が設けられた電源供給線４とを有する。入力逆流防止回路２の２つのＰＭＯＳトランジスタは、ゲート同士が接続され、一方のソースが他方のドレインに接続されている。即ち、入力端子１、入力電圧識別回路３、入力逆流防止回路２、プルアップ抵抗Ｒ１の順に配列されている。 （もっと読む）

【課題】半導体記憶装置の高速動作時における動作マージンを確保する。
【解決手段】コマンド入力手段１００は、コマンドの入力を受ける。バンク選択手段１０１は、コマンドに対応する所定のバンクを選択する。バースト転送手段１０２は、バンク選択手段１０１によって選択されたバンクを対象としてバースト転送を実行する。コマンド入力禁止手段１０３は、バースト転送手段１０２によるバースト転送が開始された場合には、コマンド入力手段１００が新たなコマンドの入力を受けることを禁止する。 （もっと読む）

【課題】データの入出力用端子のうち、一部の端子にテスト用ピンを接続することで、全ての入出力用回路の検査を可能にした半導体装置を提供する。
【解決手段】複数の外部端子と、複数のメモリセルを含むメモリセルアレイと、複数の外部端子のそれぞれに対応して、外部端子とメモリセルアレイとの間に並列に設けられた入力回路および出力回路と、検査対象の外部端子に対応して設けられた入力回路に所定のメモリセルから出力回路および外部端子を介してデータが入力されると、データに基づく信号を、検査対象の外部端子とは異なる所定の外部端子に出力する検出部とを有する。 （もっと読む）

【課題】メモリの出力バッファの平均電流値を低減し、消費電流を抑制すること。
【解決手段】本発明に係る半導体装置は、メモリリードアドレスＤの連続性を判定し、判定結果Ｈを出力するアドレス連続性判定回路２３と、判定結果Ｈに基づいて、メモリリードアドレスＤに対応するリードデータを出力するメモリの出力バッファ２２の駆動能力を制御する駆動能力切り替え制御回路２４と、ＣＰＵの要求リードアドレスＡに対応するリードデータが当該ＣＰＵへ到達するまでの期間に、ＣＰＵ要求リードアドレスＡに連続する予想アドレスを生成するアドレス生成部１２と、予想アドレスに対応するリードデータを格納するプリロードバッファ１４を備える。 （もっと読む）

【課題】記憶内容を反転する書き込みを迅速に行いつつ、不要な電力の消費を低減する記憶装置を提供する。
【解決手段】トランジスタＭＮ９，ＭＮ１０は、ノードＮ１と書き込みビット線４１との間で直列に接続されている。トランジスタＭＮ９，ＭＮ１０のゲートはそれぞれ書き込み制御線４４及び書き込みワード線３１に接続される。書き込み制御線４４は書き込みビット線４１と書き込み補ビット線４２との排他的論理和に相当する電位が与えられる。書き込み動作に使用されない書き込みビット線４１と書き込み補ビット線４２とを同電位にプリチャージしておくことにより、トランジスタＭＮ９はオフする。 （もっと読む）

【課題】高性能及び低電力が要求される多様な装置及びシステムを支援できる、マルチチャネルインタフェース方式のワイド入出力を有する半導体メモリ装置及びそれを含む半導体パッケージを提供する。
【解決手段】本発明の一実施形態に係る半導体メモリ装置は、複数のメモリセルアレイを含む半導体ダイからなり、半導体ダイの中央部に形成される入出力バンプパッド部を含む。入出力バンプパッド部は、前記それぞれのメモリセルアレイを外部装置と独立的に接続するための複数のチャネルを提供する。マルチチャネル方式のワイド入出力インタフェースを通じて動作周波数の減少及びバンド幅の拡張を図ることによって、高性能の装置及びシステムを支援すると同時に電力消耗を減少させる。 （もっと読む）

【課題】従来の半導体記憶装置では、負荷トランジスタの負荷テストの精度が低下する問題がある。
【解決手段】本発明の半導体記憶装置は、格子状に配置され、データを保持する複数のＳＲＡＭセル（３０、３１等）と、複数のＳＲＡＭセルのうち行方向に設けられたＳＲＡＭセルを接続する複数のビット線対（ＢＬ０Ｔ、ＢＬ０Ｂ等）と、ＳＲＡＭセルに対してデータの書き込みを行うライトアンプ５１と、複数のビット線対の少なくとも１つに接続され、接続されたビット線からテスト制御信号ＴＥＳＴに応じて所定の電流を引き抜くソフトライト回路１０と、を有し、ソフトライト回路１０は、枝電流を出力する第１のトランジスタＮ３１、Ｎ３３と、元電流が入力される第２のトランジスタＮ３５と、を備えるカレントミラー回路を有し、前記元電流を前記ＳＲＡＭセルの負荷トランジスタと同一プロセスで形成されたレプリカトランジスタにより生成される。 （もっと読む）

【課題】リード時にライトのパスが状態保持に影響せず、ライトを差動で行えるようなＳＲＡＭセルを小面積で実現する。
【解決手段】ＳＲＡＭセルは、従来の6トランジスタＳＲＡＭセルと同様に、ＮＭＯＳのドライブトランジスタMDB,MDT及びＰＭＯＳのロードトランジスタMLB,MLTを備え、電源線VDDとグランド線VSSに接続される２個のＣＭＯＳインバータを構成し、そのインバータ対のクロスカップル接続での正帰還により１ビットのデータを保持する。ビット線BLBには、2ビットで共有しているライト用トランジスタMWB2を介し、トランスファトランジスタMTBが接続される。ビット線BLT側には、トランスファトランジスタMTTを介して、リード用トランジスタMRT及びライト用トランジスタMWTが接続される。ライトのパスで隣接するセル間でトランジスタを共有することにより、トランジスタ数を削減する。 （もっと読む）

【課題】並列データを直列データに変換を行ってデータを外部に出力する出力回路のデータ変換機能の点において読み出し動作の高速化に資する。
【解決手段】読み出したデータを並列から直列に変換して出力する出力回路（６）における、データ変換を行なうための夫々クロック信号に同期動作する直列された複数の記憶回路のうち、第１の記憶回路は１個のラッチ（３３と２４、３４と２４）によって記憶段を構成し、その他の記憶回路はマスタラッチとスレーブラッチ（３０，３１，３２）によって記憶段を構成する。第１の記憶回路のデータスルー期間はその前段又は次段の記憶回路の入力又は保持期間の何れかにオーバーラップするタイミングを持てばよい。双方のクロック信号のジッタによる位相変動分を見込んで双方のクロック位相が重なることを許容できる。その分だけ出力回路による出力動作タイミングを早めることが可能になる。 （もっと読む）

【課題】ビット線の電位を制御し、低電源電圧でのメモリセルへのデータの書き込み特性を改善しつつ、各素子に対する信頼性劣化を抑制する。
【解決手段】ワード線とビット線との交点に配置されたメモリセル１００と、ビット線に接続したプリチャージ回路１０１と、ライト制御信号で制御されるカラム選択回路１０２と、書き込み回路として設けられたクランプ回路１０３Ａとを備える。クランプ回路１０３Ａは、選択されたビット線の電位を第１の電位（例えば０Ｖ）に制御するトランジスタＱＮ１７と、当該選択されたビット線の電位を第１の電位よりも低い第２の電位（例えば負電位）に制御する可変容量素子Ｃ１１とを有する。可変容量素子Ｃ１１を採用したので、電源電圧が高くなった場合に素子容量が減少することにより、第１の電位から第２の電位への降下量を抑制する。 （もっと読む）

【課題】出力ドライバ回路の提供
【解決手段】プルアップコード信号、プルダウンコード信号、プリドライバ選択信号及びリード制御信号を受信してプルアップ制御信号及びプルダウン制御信号を生成するプリドライバ制御信号生成部と、前記プルアップ制御信号及び前記プルダウン制御信号に応答して駆動され、内部データを受信してプルアップ駆動信号及びプルダウン駆動信号を駆動するプリドライバと、前記プルアップ駆動信号及び前記プルダウン駆動信号を受信して、ＤＱパッドに出力される出力データを駆動するドライバと、を含んでなり、前記プルアップ制御信号及び前記プルダウン制御信号は、リード動作区間で前記プリドライバが選択され、既設定された前記コード信号の組合せが入力される場合にイネーブルされる構成とした。 （もっと読む）

【課題】簡単な構成で使い勝手のよいデュアルポートメモリを有する半導体装置及びメモリマクロを提供する。
【解決手段】半導体装置又メモリマクロは、１つの入力及び出力ポートを持つメモリ回路及び第１タイミング信号に対応して入力又は出力動作を行う第１ポートと、上記第１タイミング信号とは非同期の第２タイミング信号に対応して入力又は出力動作を行う第２ポートを有する調停回路を備える。上記メモリ回路は、メモリ動作終了信号を上記調停回路に出力する。上記調停回路は、上記メモリ回路が非動作状態のときは上記第１又は第２ポートの上記第１又は第２タイミング信号に対応して上記メモリ回路のメモリアクセスを可能とし、上記メモリ回路が動作状態のときには上記メモリ終了信号を待って上記第１又は第２タイミング信号に対応した上記メモリ回路のメモリアクセスを可能とする。 （もっと読む）

メモリは複数のインターフェースポートを含む。メモリは、また、各々がメモリの全てのビットラインおよびメモリの一部のワードラインのインスタンスを有する少なくとも2つのサブアレイを含む。メモリは、サブアレイに結合され、各ワードラインを制御するように構成された共通復号器を有する。メモリは、また、インターフェースポートの各々に結合されたマルチプレクサを含む。マルチプレクサは、複数のインターフェースポートの1つ以上で受信されるメモリセルのアドレスに基づいて、サブアレイのうちの1つの選択を引き起こすように構成される。 （もっと読む）

【課題】一般的なメモリテスタで試験可能な２ポート多バンク構成の半導体記憶装置を提供する。
【解決手段】第１及び第２のポートを有し複数のバンクからなる記憶部と、外部から入力された第１のバンクアドレスをこの第１のバンクアドレスとは異なる第２のバンクアドレスに変換し、前記第１のバンクアドレスを前記第１及び第２のポートの一方に供給すると共に前記第２のバンクアドレスを前記第１及び第２のポートの他方に供給するバンクアドレス変換回路と、外部から入力された入力データをこの入力データとは異なるライトデータに変換し、前記入力データを前記第１及び第２のポートの一方に供給すると共に前記変換されたライトデータを前記第１及び第２のポートの他方に供給するライトデータ変換回路とを備えたことを特徴とする。 （もっと読む）

【課題】データ転送時の電流消費を低減するとともに、フラグデータと本データとの同期を容易にする。
【解決手段】半導体記憶装置は、Ｎビットのｍ番目の第１のデータとＮビットの（ｍ＋１）番目の第２のデータとを比較する第１の排他的論理和回路と、この第１の排他的論理和回路の比較結果により、第１及び第２のデータの不一致がＮ／２以上である場合に第２のデータを反転するフラグデータを発生させ、第１及び第２のデータの不一致がＮ／２より少ない場合に第２のデータを非反転するフラグデータを発生させる多数決回路と、フラグデータに基づいて第２のデータを反転又は非反転する第２の排他的論理和回路と、多数決回路で発生したフラグデータを格納するシフトレジスタと、反転又は非反転した第２のデータとフラグデータとをまとめてシリアルに出力するためのパッドとを具備する。 （もっと読む）

【課題】チップサイズの制約に対して、適切に対応することができるメモリセル構造を有する半導体記憶装置及び液晶駆動装置を提供する。
【解決手段】複数のメモリセルが格子状に配置され、これらのメモリセルが所定数のメモリセルからなるメモリセル群ａ１，ａ２に分けられおり、各メモリセル群ａ１，ａ２の一のメモリセルを複数のワード線のうちの一つ以上のワード線で同時に選択して各メモリセル群ａ１，ａ２から同時に１ビットずつデータを複数の出力線から出力する制御回路を有し、各メモリセル群ａ１（ａ２）は、同数のメモリセルを有する３つのサブメモリセル群Ａ０〜Ａ２（Ｂ０〜Ｂ２）からなり、これらのうち一つのサブメモリセル群Ａ２（Ｂ２）が他の２つのサブメモリセル群Ａ０，Ａ１（Ｂ０，Ｂ１）と隣接する別の列に配置され、一つのサブメモリセル群Ａ２（Ｂ２）を他の一つのサブメモリセル群Ａ０（Ｂ１）と同一のワード線に接続する。 （もっと読む）

【課題】マルチポートメモリアーキテクチャ、それを含むシステム及びそれを用いる方法を提供する。
【解決手段】メモリアレイと、データを受信／送信するように構成された複数のポートと、それぞれがポートの一つ以上との間でデータの送信／受信を行う複数のポートバッファとを備える。ポートバッファの全ては、（ｉ）第一の共通バス上でメモリアレイにデータを送信し、（ｉｉ）第二の共通バス上でメモリアレイからデータを受信する。方法は、データのブロックを書き込み、データのブロックを読み出し、メモリをまたがってデータのブロックを転送する。ポートバッファをメインメモリに密に結合し、メモリ読み出しおよび書き込みパスの長い区間にわたるポイント間通信を用いる。特にネットワークスイッチにおいて、データ通信における待ち時間を減らし、それによりルーティングの過密を減らし、かつＦＩＦＯをなくすことができる。 （もっと読む）

【課題】消費電力を低減する。
【解決手段】真ビットライン（ＢＬＴ）および相補ビットライン（ＢＬＣ）を介して、ＳＲＡＭメモリセルのアンチパラレル記憶回路にデータを書き込み、またはそれからデータを読み出すＳＲＡＭの制御方法およびＳＲＡＭセルが提供される。第１トランジスタＴＲ２は、ＳＲＡＭメモリセル１０２の真ノードＡと真ビットライン（ＢＬＴ）の間に設けられる。第２トランジスタＴＲ３は、相補ノードＢと相補ビットライン（ＢＬＣ）の間に設けられる。第１トランジスタＴＲ２、第２トランジスタＴＲ３は別々の信号（ＲＷＷＬ、ＷＷＬ）によって制御される。 （もっと読む）