【課題】集積回路の多チップモジュールの静電放電保護に関する。
【解決手段】ＥＳＤ損傷から保護されたりされなかったりするＩ／Ｏ回路を含む集積回路を提供する。ＥＳＤ損傷からの保護は、Ｉ／Ｏ回路の１つまたはそれ以上において、選択的に非作動にされたり、作動されたり、少しも存在しなくなったりする。使用時、集積回路は、他の集積回路に接続されて多チップモジュールを形成し、そこで、モジュール間のＩ／Ｏ回路のＥＳＤ保護が非作動にされるかまたは存在しなくなる。これは、多チップモジュールが形成されると、このＩ／Ｏ回路へのＥＳＤ損傷の見込みが減るので好都合である。蒸気の包括的な説明と以下の詳細な説明は共に、本発明の模範的なものであって制限的なものではないことが理解されるべきである。 （もっと読む）

【課題】リードフレーム上に半導体チップが載置された半導体装置において、サージに対する耐性の向上を図る。
【解決手段】ＩＣチップ１０Ａを構成するＰ型の半導体基板１０の表面には、Ｎ型の埋め込み層１１及びエピタキシャル層１２と、Ｐ型の半導体層１３が配置されている。半導体基板１０の裏面には金属薄膜３０が配置され、その金属薄膜３０と、金属のアイランド５１の間には銀粒子等を含む導電性ペースト４０が挟まれている。半導体層１３の表面に配置されたパッド電極１６にサージが印加されると、半導体層１３から半導体基板１０に流れるサージ電流は、金属薄膜３０を通って金属のアイランド５１に向かう。 （もっと読む）

【課題】高性能及び低電力が要求される多様な装置及びシステムを支援できる、マルチチャネルインタフェース方式のワイド入出力を有する半導体メモリ装置及びそれを含む半導体パッケージを提供する。
【解決手段】本発明の一実施形態に係る半導体メモリ装置は、複数のメモリセルアレイを含む半導体ダイからなり、半導体ダイの中央部に形成される入出力バンプパッド部を含む。入出力バンプパッド部は、前記それぞれのメモリセルアレイを外部装置と独立的に接続するための複数のチャネルを提供する。マルチチャネル方式のワイド入出力インタフェースを通じて動作周波数の減少及びバンド幅の拡張を図ることによって、高性能の装置及びシステムを支援すると同時に電力消耗を減少させる。 （もっと読む）

【課題】 トレラント及びフェールセーフ設計のためのロバストなＥＳＤ保護回路、方法及び設計構造体を提供する。
【解決手段】 トレラント及びフェールセーフ設計のためのロバストなＥＳＤ保護回路、方法及び設計構造体が開示される。回路（２００）は、ＥＳＤ事象中、積層型ＮＦＥＴ静電放電（ＥＳＤ）保護回路（パッド２１５、接地２２０、上部ＮＦＥＴ２２５、下部ＮＦＥＴ２３０、上部抵抗器２３５、及び下部抵抗器２４０）の上部ＮＦＥＴ（２２５）をオフにする中間接合部制御回路（２５０）を含む。 （もっと読む）

【課題】シールド層を薄膜化することができるとともに、確実に電子部品をシールドすることができる電子部品モジュールを提供する。
【解決手段】基板上に複数の電子部品１２，１３が配置され、該電子部品１２，１３が絶縁層で覆われた電子部品モジュール１である。基板の側面には、基板の内部に配設された接地用電極１６を有し、接地用電極１６の下方に、基板の側面と略直交する方向へと突出するエッジ部を備えている。絶縁層から基板の側面を経てエッジ部の上面に至るまで膜厚５〜１５μｍのシールド層を形成してある。 （もっと読む）

【課題】ＥＳＤ（静電放電）による半導体チップ上の回路の破壊を防ぎながら、回路形成領域の減少を抑制して３次元積層モジュールを形成できる電子部品実装構造体を提供する。
【解決手段】上面に配置された入力端子１６及び出力端子と、入力端子及び出力端子の間に電気的に接続された静電気放電保護回路２１とを有するインターポーザ２０上に、それぞれ下面に一部１６が露出している入力部１４及び出力部を持つアクティブ素子１１を少なくとも１組有する半導体チップ１０、１９を積層している。最上層以外の半導体チップは、その半導体チップの上面から入力部まで電気的に接続する第１の導電材料２８が形成されており、各半導体チップの入力部は、第１の導電材料によって互いに電気的に接続されるとともに入力端子に接続されている。各半導体チップの出力部も、同様に互いに電気的に接続されるとともに出力端子に接続されている。 （もっと読む）

【課題】静電気による懸念をすることなく実装部品を用いることができる電子装置を提供すること。
【解決手段】入力端子３０と、入力端子３０から入力される信号を処理する処理回路１１と、入力端子３０から入力される静電気による処理回路３０への悪影響を抑制する静電気保護回路１２と、入力端子から入力される静電気による自身に対する悪影響を抑制する機能を有していない実装部品２０とを備え、実装部品２０は、静電気保護回路１２と処理回路１１との間に配置する。 （もっと読む）

【課題】放熱対策及び静電気放電対策を図るとともに、不要輻射を低減できる電子装置及び静電気対策方法を提供することを主たる目的とする。
【解決手段】本実施形態の電子装置１００は、プリント基板１０１と、このプリント基板１０１上に実装された半導体デバイス１０２と、この半導体デバイス１０２上に熱伝導シート１０３を介して設けられた放熱板１０４と、この放熱板１０４をプリント基板１０１に固定するための固定具１０５と、プリント基板１０１上に設けられ、固定具１０５と電気的に接続された銅箔層１０６と、この銅箔層１０６と放電ギャップ１０７を挟んでプリント基板１０１上に設けられ一端が接地電位（ＧＮＤ）に接続された銅箔層１０８とを含んで構成されている。 （もっと読む）

【課題】放熱対策及び静電気放電対策を図るとともに、不要輻射を低減できる電子装置及び静電気対策方法を提供することを主たる目的とする。
【解決手段】本実施形態の電子装置１００は、プリント基板１０１と、このプリント基板１０１上に実装された半導体デバイス１０２と、この半導体デバイス１０２上に熱伝導シート１０３を介して設けられた放熱板１０４と、この放熱板１０４をプリント基板１０１に固定するための固定具１０５と、プリント基板１０１上に設けられ、固定具１０５と電気的に接続された銅箔層１０６と、この銅箔層１０６と放電ギャップ１０７を挟んでプリント基板１０１上に設けられ一端が接地電位（ＧＮＤ）に接続された銅箔層１０８とを含んで構成されている。 （もっと読む）

【課題】複数のチップを同一のパッケージに格納する場合にも、格納するチップに特別のカスタマイズを施すことなく、ＥＳＤ耐性を確保できるようにする。
【解決手段】備えるパッド群１３１，１３２に印加された過電圧を減衰させるＥＳＤ保護回路１３４が形成された保護回路チップ１３と、備える電源系パッド１４１ａ，１４１ｂへの電源の供給を受けて動作する内部回路が形成されたＡＳＩＣチップ１４と、備える電源系パッド１５１ａ，１５１ｂへの電源の供給を受けて動作する内部回路が形成された汎用チップ１５を１個のパッケージに格納する。そして、ＡＳＩＣチップ１４と汎用チップ１５の電源系パッドへの電源供給を保護回路チップ１３のパッド群１３１，１３２を介して行い、その電源系パッドのＥＳＤ保護をＥＳＤ保護回路１３４で確保する。 （もっと読む）