【課題】半導体装置が動作状態から待機状態に移行するとき、内部電源電圧の目標電圧からの上昇を抑制する。
【解決手段】非動作状態の負荷回路への電源電流の供給に用いられる電源回路１５において、トランジスタＰＴＲＳ１は、外部電源電圧を受ける電源ノードと出力ノード１８との間に接続される。比較器５０は、第１の入力端子および参照電圧が入力される第２の入力端子を有し、第１および第２の入力端子間の電圧差に応じた制御電圧をトランジスタＰＴＲＳ１の制御電極に出力する。分圧回路４０は、出力ノードの電圧を分圧した電圧を比較器５０の第１の入力端子に出力する回路であり、分圧比を変更可能である。電源回路１５は、負荷回路が動作状態のときに、分圧回路４０の分圧比を第１の分圧比から第１の分圧比よりも高い第２の分圧比に変更する。 （もっと読む）

【課題】１つの実施形態は、例えば、電源オフ時における消費電力を低減することを目的とする。
【解決手段】１つの実施形態によれば、メモリセルは、第１の駆動トランジスタと第１の負荷トランジスタと第１の読み出し転送トランジスタと第１の書き込み転送トランジスタと第２の駆動トランジスタと第２の負荷トランジスタと第２の読み出し転送トランジスタと第２の書き込み転送トランジスタと１以上の抵抗変化素子とを有する。１以上の抵抗変化素子は、両端に印加されるバイアスの方向に依存して抵抗が変化する。１以上の抵抗変化素子は、第１の記憶ノード及び第１の書き込み転送トランジスタの間と第２の記憶ノード及び第２の書き込み転送トランジスタの間との少なくとも一方に配される。 （もっと読む）

【課題】バリッドビットを有するキャッシュメモリにおいて、バリッドビットのメモリセ
ル内の回路構成を工夫し、高速に無効化処理を行うことが可能なキャッシュメモリを提供
する。
【解決手段】無効化処理の高速化を可能とする機能をメモリセルに設けたキャッシュメモ
リを提供する。一つの形態はインバーター２個を直列に、ループになるように接続した構
成のバリッドビットのメモリセルであって、任意のインバーターの出力の信号線にＮ型ト
ランジスタのドレインを接続し、ゲートをＣＰＵのリセット信号線に接続し、ソースをグ
ランド線と接続する構成で、ゲートにＣＰＵのリセット信号が入力されることでメモリセ
ルの初期値を決定する半導体装置である。 （もっと読む）

【課題】低電圧でSRAM回路を動作させるために構成するトランジスタのしきい値電圧を下げると、トランジスタのリーク電流の増加により、データを記憶しながら動作していない状態での消費電力が増加するという問題がある。
【解決手段】SRAMメモリセルMC内の駆動MOSトランジスタのソース線sslの電位を制御することでメモリセル内のMOSトランジスタのリーク電流を低減する。 （もっと読む）

【課題】スタンバイ時の保持データ量の変化に対応すること。
【解決手段】半導体集積回路は、ロジック回路ｌｏｇｉｃと、複数のＳＲＡＭモジュール２、３を具備する。複数のＳＲＡＭモジュールは、ロジック回路と独立に電源制御が可能とされ、複数のＳＲＡＭモジュールの間で独立した電源制御が可能とされる。具体的には、各ＳＲＡＭモジュールの電位制御回路の一方の端子ａｒｖｓｓと他方の端子ｖｓｓｍはセルアレーｃｅｌｌ＿ａｒｒａｙとローカル電源線ｖｓｓｍに接続される。一方のＳＲＡＭモジュール２と他方のＳＲＡＭモジュール３とのローカル電源線ｖｓｓｍは、共有ローカル電源線ｖｓｓｍ２２によって共有されている。一方と他方のＳＲＡＭモジュール２、３の一方と他方の電源スイッチＰＷＳＷ２２、ＰＷＳＷ２３とは、共有ローカル電源線ｖｓｓｍ２２に共通に接続される。 （もっと読む）

メモリシステムは、複数のメモリチップのそれぞれの状態パッドへ電気的に接続された共通状態ノードを有する状態回路を備える。メモリシステムはまた、共通状態ノードにおいて異なる電圧レベルを生成する分圧網を規定するために状態回路内に配置された複数の抵抗器を備える。異なる電圧レベルのそれぞれは、複数のメモリチップの特定の動作状態の組み合わせを指示する。また、複数のメモリチップのそれぞれは、第１の動作状態または第２の動作状態のいずれかにある。加えて、異なる電圧レベルは、電源電圧レベルから基準接地電圧レベルに至る電圧範囲内で分布される。
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【課題】メモリセルのデータ保持とデータ書込みとを両立させることが可能な半導体メモリを提供すること。
【解決手段】メモリセルのトランジスタ特性を記憶するトランジスタ特性記憶部と、メモリセルの動作温度を判定する温度判定部と、トランジスタ特性記憶部に記憶されたトランジスタ特性と温度判定部の温度判定結果とに基づいて、ワード線の電圧レベル、ワード線の制御信号のパルス幅、ビット線を制御するライト信号のパルス幅、を制御する制御部と、を備える構成とする。 （もっと読む）

【課題】ＳＲＡＭにおけるＳＮＭを精度良く改善する。
【解決手段】本発明によるＳＲＡＭは、メモリセル１００と、電源電圧Ｖｃｃを抵抗分圧することで生成された参照電圧ＶＲＥＦに応じてプリチャージ電圧ＶＢＰを生成する降圧回路１５と、ビット線ＢＬ０に対するプリチャージ電圧ＶＢＰの供給を制御するプリチャージ回路１１とを具備する。 （もっと読む）

【課題】マルチポートメモリでは、書き込みマージンを拡大するためにメモリセル電圧を下げるアシスト機能を使うと、書き込みと同時刻に読み出し動作が行われた場合に、読み出しポートを制御するゲート電圧が下がるためにアクセス時間が遅くなる問題があった。その結果、微細化に伴うセル面積縮小ができない課題があった。
【解決手段】一方の出力を他方の入力に互いに接続することでデータを記憶する第１及び第２のインバータ２０，３０と、第１のインバータ２０の入力と書き込みビット線ＷＢＬとを接続するＣＭＯＳスイッチ４０と、第１のインバータ２０の出力がゲートに接続された読み出し用ＭＯＳトランジスタ５１と、当該ＭＯＳトランジスタ５１を読み出し用ビット線ＲＢＬに接続するＭＯＳスイッチ５２とを備える。第１及び第２のインバータ２０，３０は大きさが互いに異なり、かつそれぞれ異なるソース電源に接続される。 （もっと読む）

【課題】漏れ電流及びラッチアップの発生を防止できるようにした半導体メモリ装置を提供する。
【解決手段】スタンバイモードで第１電源電圧ＶＤＤ１が第１ノードｎｄ２０に供給されるのを遮断するオフチップの第１パワースイッチ２１と、該第１ノード２０と第２電源電圧ＶＤＤ２が供給される第２ノードｎｄ２１との間に連結されたオンチップの第２パワースイッチ２４とを含む半導体メモリ装置とし、第１パワースイッチ２１がオフとされても第１ノードｎｄ２０がフローティングになるのを防止する。 （もっと読む）

【課題】 不揮発性メモリーと揮発性メモリーの構成において、瞬断、α線等によって不揮発性メモリーの記憶情報が変化し誤動作した場合に、誤動作検知の有無に関わらず、正常動作に復帰する。
【解決手段】 不揮発性メモリーに入力するリセットを１ビット毎、１ワード毎、任意の所定のビット数毎にまとめて送り、それを一単位として周期的に送り、瞬断、α線等によって不揮発性メモリーの記憶情報が変化しても、外部からの入力信号なしに正常動作に復帰する。 （もっと読む）

【課題】低電圧でSRAM回路を動作させるために構成するトランジスタのしきい値電圧を下げると、トランジスタのリーク電流の増加により、データを記憶しながら動作していない状態での消費電力が増加するという問題がある。
【解決手段】本発明による半導体集積回路装置は、複数の第１MOSFETを有する複数のメモリセルを含むメモリアレイと、複数のメモリセルへ第１電圧を供給するために設けられた第２MOSFETとを具備し、複数の第１MOSFETは、第１領域に形成され、第２MOSFETは、第１領域に隣接する第２領域に形成され、第１領域及び第２領域に渡って、拡散層及びゲートが交互に連続して形成され、複数の第１MOSFETは、第１領域に形成された拡散層及びゲートで構成され、第２MOSFETは、第２領域に形成された拡散層及びゲートで構成される。 （もっと読む）

【課題】複数の半導体チップを実装して記憶容量を増大させるような半導体集積回路を適切に構成する。
【解決手段】チップイネーブル信号（ＣＥＢ）の出力命令（／ＣＥ）に応答して、チップイネーブル信号（ＣＥＢ）を出力するチップイネーブルバッファ回路（２）と、前記出力命令（／ＣＥ）を受ける標準チップイネーブルパッド（７）と、第１拡張チップイネーブル信号（ＣＥ_ｍ＋１）を前記チップイネーブルバッファ回路（２）に供給する第１拡張パッド（５）と、第２拡張チップイネーブル信号（ＣＥ_ｍ＋１）を前記チップイネーブルバッファ回路（２）に供給する第２拡張パッド（６）と、第１オプション信号（ＯＰ１）を受ける第１オプションパッド（４）と、第２オプション信号（ＯＰ２）を受ける第２オプションパッド（８）とを具備する半導体チップ（１）を構成する。 （もっと読む）

【課題】高速読出のスタティックＲＡＭからなる低電圧電源使用の半導体集積回路装置及び高速動作の論理回路からなる低電圧電源使用の半導体集積回路装置を提供すること。
【解決手段】
半導体集積回路装置は、複数のメモリセルの動作電位を制御する複数のスイッチ回路と中間電位生成回路とを含む。複数のスイッチ回路は、複数のワード線を制御する信号に応じて制御され、メモリセルの駆動用ＭＯＳＦＥＴのソース電位が、中間電位生成回路が生成する電源電位と接地電位との間の中間電位か、接地電位かとなるように切り替える。中間電位生成回路は抵抗を含み、上記中間電位が複数のメモリセルから抵抗に流れる電流により生成される。
【効果】低閾値電圧のＭＯＳＦＥＴの採用と集積回路の規模縮小が可能となる。 （もっと読む）

【課題】広い温度範囲にわたって、低電源電圧下においても、正確にメモリセルの書込電流を読出特性の劣化を抑制しつつ改善する。
【解決手段】ワード線ドライバの電源ノードに、電源電圧（ＶＤＤＲ）を降圧するドライバ電源回路（１０）を設ける。このドライバ電源回路１０は、Ｎ＋ドープトポリシリコンの非シリサイド抵抗素子（２０）と、ドライバ電源ノード（１１）の電圧レベルを低下させるプルダウン回路とを含む。このプルダウン回路は、ドライバ電源ノードの電圧レベルをプルダウンするメモリセルトランジスタと同じしきい値特性を有するプルダウントランジスタ（２１）と、このプルダウントランジスタ２１のゲート電圧を少なくとも調整するゲート制御回路（３０）を含む。このゲート制御回路は、メモリセルトランジスタのしきい値電圧変動に連動してそのプルダウントランジスタのゲート電位を補正する。 （もっと読む）

【課題】高速読出のスタティックＲＡＭからなる低電圧電源使用の半導体集積回路装置及び高速動作の論理回路からなる低電圧電源使用の半導体集積回路装置を提供すること。
【解決手段】隣接する２行のメモリセルの駆動用ＮＭＯＳのソースを２行に共通のソース線によって接続する。メモリセルが読出動作を行なうように選択された場合には同共通ソース線を接地電位に保ち、かつ、不活性作及び待機時には同共通ソース線を電源電位と接地電位の中間電位に保つスイッチ回路を共通ソース線毎に設ける。 （もっと読む）

分割書込み制御を有するスタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）が説明される。ＳＲＡＭは、ビット線、ワード線、および書込みワード線を含む。ＳＲＡＭ内の各メモリセルは、専用の書込みワード線に結合される遅延を含む。セルが書き込まれていないとき、その遅延はセルの応答時間を増大させる遅延信号をその関連の書込みワード線上で受け取る。しかし、セルが書き込まれようとするとき、その遅延はＳＲＡＭセルの応答時間を低減させるバイパス信号をその関連の書込みワード線上で受け取る。
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複数のビットライン(12)を有するメモリマトリクス(10)からデータを読み出す。差動センスアンプ’(14)が、第１のビットライン(12)から導出した信号を第１入力端子上で受信する。差動センスアンプ(14)は、参照回路の参照出力端子からの参照信号を第２入力端子上で受信する。第１のビットライン(12)に隣接する第２のビットライン(12)は参照回路(15)に結合され、これにより、第２のビットライン(12)上のビットライン値が参照出力端子上の参照信号値に影響を与え、第２のビットライン(12)上のビットライン信号値の、第１のビットライン(12)のビットライン信号値に対するクロストークの影響を少なくとも部分的に再現する。
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【課題】スタンバイ状態やレジューム機能が必要な回路において、簡単な回路の追加によって回路のオフリーク電流を低減して消費電力を削減でき、電池の寿命を大きく伸ばし得る消費電力削減回路を提供する。
【解決手段】動作待機状態または内部データを保持するレジューム機能を必要とし、オフリーク電流削減の対象となる目標回路１０と、目標回路に電源を供給する電源端子１１と、電源端子と目標回路の電源ノードとの間の電源ラインに直列に挿入されたオフリーク電流削減用の抵抗素子Ｒと、抵抗素子に並列に接続され、目標回路の通常動作モード／動作待機モードに対応してオン／オフ制御される抵抗バイパス用のスイッチ素子ＳＷとを具備している。 （もっと読む）

メモリセルは、ループに接続された第１および第２の回路インバータ（Ｔｐ１，Ｔｎ１；Ｔｐ２，Ｔｎ２）を備える。通常は書き込みフェーズの外ではロックされる、第１および第２の減結合トランジスタ（Ｔｐｄ，Ｔｎｄ）が、第２のインバータ回路からの出力（Ｑ）と、第１のインバータ回路への第１および第２の入力（Ａ１，Ａ２）との間にそれぞれ接続されている。メモリセルは、よって、イオン化粒子によって引き起こされる一時的な乱れから保護される。減結合トランジスタのゲートは、好ましくは、Ｐ型の減結合トランジスタ向けの供給電圧（Ｖｄｄ）と、Ｎ型の減結合トランジスタ向けのグランドとに、それぞれ接続されている。
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