電子回路
【課題】
内部電源電圧を遮断するパワーダウンモードへの移行を誤動作無く確実に実行するパワーダウンモードの移行シーケンスを備えた電子回路を提供する。
【解決手段】
電源電圧から降圧してシステム電圧を発生するシステム電圧発生回路１０と、システム電圧を供給されて動作する第１の内部回路３０と、電源電圧を供給されて動作する入出力回路２４と、第１の内部回路３０からの信号を入力し、電源電圧の電圧レベルに変換するレベルシフタ２３と、システム電圧発生回路１０を制御する制御回路４０とを備え、制御回路４０は起動信号Ｐ４を入力し、この起動信号に所定の遅延時間を与えた短絡制御信号Ｐ５を出力する遅延回路１００を有し、起動信号はレベルシフタ２３を非活性又は活性として制御し、短絡制御信号はシステム電圧発生回路１０を停止状態又は動作状態として制御する構成とした。
内部電源電圧を遮断するパワーダウンモードへの移行を誤動作無く確実に実行するパワーダウンモードの移行シーケンスを備えた電子回路を提供する。
【解決手段】
電源電圧から降圧してシステム電圧を発生するシステム電圧発生回路１０と、システム電圧を供給されて動作する第１の内部回路３０と、電源電圧を供給されて動作する入出力回路２４と、第１の内部回路３０からの信号を入力し、電源電圧の電圧レベルに変換するレベルシフタ２３と、システム電圧発生回路１０を制御する制御回路４０とを備え、制御回路４０は起動信号Ｐ４を入力し、この起動信号に所定の遅延時間を与えた短絡制御信号Ｐ５を出力する遅延回路１００を有し、起動信号はレベルシフタ２３を非活性又は活性として制御し、短絡制御信号はシステム電圧発生回路１０を停止状態又は動作状態として制御する構成とした。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電池電圧で駆動される電子回路に関し、特に電池電圧に応じて電源供給を許可又は遮断する機能を有する電子回路の電源制御に関する。
【背景技術】
【０００２】
集積回路などに搭載される電子回路の内部は、複数の電源電圧によって駆動されることが一般的である。たとえば、外部と情報交換を行う入出力回路では、電気的な外部ノイズの影響を抑えるためや、モータや表示パネルなどの高い駆動力が必要な回路を動作させるために、比較的高い電圧レベルの電源電圧で駆動され、電子回路の内部で情報処理のために高速で動作する演算回路などは、消費電力を極力抑えるために、低い電圧レベルの電源電圧で駆動される。
【０００３】
このような複数の電圧レベルの電源で動作する電子回路は、低電圧電源を出力する内部電源回路を内蔵して、高速動作の回路ブロックに低電圧電源を供給し、他の回路ブロックは、低電圧電源よりも高い電圧レベルの電源で駆動される。そして、電源電圧の異なるそれぞれの回路ブロックは、信号の電圧レベルを変換するレベルシフタと呼ばれる変換回路を介して信号の受け渡しが行われる。
【０００４】
また、特に電池駆動されている電子回路では、消費電力の低減を目的として、所定の条件で回路動作を一時的に停止するパワーダウンモードを備えることが一般的である。たとえば、電子回路の電源である二次電池の電池電圧が低下した場合、内部電源回路をパワーダウンモードに移行させて内部電源電圧の出力を遮断し、二次電池の電圧が回復するまで電子回路の消費電流を最小限に抑える制御を行う。そして、二次電池が充電されるなどして電池電圧が回復した場合は、内部電源回路をパワーダウンモードから復帰させて内部電源電圧の供給を許可し、電子回路を通常動作状態とする制御が実施される。
【０００５】
しかし、パワーダウンモードへの移行とパワーダウンモードからの復帰によって、内部電源電圧の出力停止又は出力開始を行うと、その切り替え時に電子回路が通常動作とは異なる不安定動作を行い、様々な不具合が発生する場合がある。以下、図面によりパワーダウンモードを備えた内部電源回路を有する従来の電子回路の一例から、パワーダウンモードの切り替え時に生じる不具合を説明する。
【０００６】
図１４は、従来から知られているパワーダウンモードを備えた内部電源回路を有する電子回路の一例であり、太陽電池と二次電池を備えた時計システムを例としている。図１４において、電子回路６００は、ワンチップＩＣによる時計用電子回路であり、内部電源回路であるシステム電圧発生回路６１０、内部回路６２０、レベルシフタ６３０、入出力回路６４０などによって構成される。また、２は太陽電池（以下ＳＣと略す）であり、３は二次電池であり、４は逆流防止用のダイオードであり、５は時計の時針又は分針（共に図示せず）等を動かすモータである。
【０００７】
ここで、ＳＣ２は、光によって起電力を発生し、並列に接続されている二次電池３に充電電流を供給して充電を行う。なお、ＳＣ２のプラス側は二次電池３のプラス側に接続され、ＳＣ２のマイナス側はダイオード４を介して二次電池３のマイナス側に接続している。また、二次電池３のプラス側は電子回路６００のプラス端子６０１に接続され、二次電池３のマイナス側は電子回路６００のマイナス端子６０２に接続される。この接続によって、電子回路６００は、ＳＣ２によって充電される二次電池３を電源として動作する。
【０００８】
また、電子回路６００のプラス端子６０１は、回路の電源電圧ＶＤＤに接続され、マイナス端子６０２は、回路の電池電圧ＶＢＴに接続される。これにより、電源電圧ＶＤＤはプラス側の電源電圧となり、電子回路６００のグランドとなる。また、電池電圧ＶＢＴは、電源電圧ＶＤＤに対してマイナスの電源電圧であり、二次電池３の充電量に応じて電圧値が変動する。
【０００９】
また、電子回路６００に内蔵されるシステム電圧発生回路６１０は、電圧レギュレータ回路であり、後述する電源電圧ＶＳＳを入力して低電圧のシステム電圧ＶＲＥＧを発生し出力する。また、６１２と６１３はスイッチ素子であり、スイッチ素子６１２は、ＯＮによってシステム電圧ＶＲＥＧを電源電圧ＶＤＤに短絡させ、スイッチ素子６１３は、ＯＮによって電源電圧ＶＳＳを電源電圧ＶＤＤに短絡させる機能を備えている。なお、電源電圧ＶＳＳは電池電圧ＶＢＴから作られるが、電源電圧ＶＳＳの発生回路であるＶＳＳ電源回路の図示は省略している。また、各電源電圧の電圧レベルは、絶対値レベルでＶＢＴ＞ＶＳＳ＞ＶＲＥＧの関係にある。
【００１０】
内部回路６２０は、図示しないが時計の計時処理回路や記憶回路等で構成され、電源電圧ＶＳＳとシステム電圧ＶＲＥＧの両方を電源として動作している。レベルシフタ６３０は、電池電圧ＶＢＴによって動作し、イネーブル端子ＥＮｂに電源電圧ＶＳＳが接続され、内部回路６２０からの制御信号Ｐ１００を入力して、電池電圧ＶＢＴの電圧レベルにレベルシフトした出力信号Ｐ１０１を出力する。なお、このイネーブル端子ＥＮｂは、論理“０”で活性、論理“１”で非活性となる。
【００１１】
入出力回路６４０は、電池電圧ＶＢＴによって動作し、出力信号Ｐ１０１を入力し、電子回路６００の外部に駆動信号Ｐ１０２を出力する。この駆動信号Ｐ１０２は、出力端子６０３を介してモータ５に供給され、モータ５を駆動して時針又は分針等を動かして時刻を表示する。また、入出力回路６４０からは、起動信号Ｐ１０３が出力し、前述したスイッチ素子６１２、６１３に入力して、スイッチ素子６１２、６１３のＯＮ又はＯＦＦ制御を行う。
【００１２】
次に、この従来の電子回路６００の動作の概略を図１５のタイミングチャートによって説明し、電子回路６００の不具合を検証する。図１５において、入出力回路６４０からの起動信号Ｐ１０３が論理“１”のとき、スイッチ素子６１２、６１３はＯＦＦ状態であって、システム電圧ＶＲＥＧと電源電圧ＶＳＳは出力されて、電子回路６００は通常動作モードが継続される。
【００１３】
この通常動作モードでは、内部回路６２０にシステム電圧ＶＲＥＧと電源電圧ＶＳＳが供給されて計時動作等が実行される。また、レベルシフタ６３０のイネーブル端子ＥＮｂには、電源電圧ＶＳＳが供給されているので、レベルシフタ６３０はイネーブル端子ＥＮｂが論理“０”であると判断して活性状態となり、内部回路６２０からの制御信号Ｐ１００は、レベルシフタ６３０によってレベルシフトされて、出力信号Ｐ１０１が出力する。また、入出力回路６４０は出力信号Ｐ１０１を入力して駆動信号Ｐ１０２を出力し、モータ５を駆動して時刻を継続的に表示する。
【００１４】
ここで、図１５のタイミングＴ１において、入出力回路６４０から出力される起動信号Ｐ１０２が所定の条件で論理“０”になると、スイッチ素子６１２、６１３はＯＮ状態となり、システム電圧ＶＲＥＧと電源電圧ＶＳＳは、電源電圧ＶＤＤに短絡して出力が遮断される。このとき、内部回路６２０の寄生容量などの影響によって、電源電圧ＶＳＳより早くシステム電圧ＶＲＥＧが電源電圧ＶＤＤに到達する場合がある。
【００１５】
具体的には、図１５のタイミングＴ１でスイッチ素子６１２、６１３がＯＮとなった後
、システム電圧ＶＲＥＧが電源電圧ＶＤＤに近づいて、タイミングＴ２でシステム電圧ＶＲＥＧが内部回路６２０の最低動作電圧以下になったとすると、内部回路６２０の動作はタイミングＴ２以降で不定となる。その後、電源電圧ＶＳＳが遅れて電源電圧ＶＤＤに近づくが、レベルシフタ６３０のイネーブル端子ＥＮｂは電源電圧ＶＳＳに接続されているので、レベルシフタ６３０はタイミングＴ３でイネーブル端子ＥＮｂの論理が “０”から“１”に変化したと判断して、活性状態から非活性状態に切り替わる。
【００１６】
この結果、タイミングＴ２からタイミングＴ３までの期間は、レベルシフタ６３０が活性状態であるにも係わらず、内部回路６２０の動作が不定状態となるので、レベルシフタ６３０は内部回路６２０からの不正信号をスルーして、出力信号Ｐ１０１として不正信号を出力し、モータ５などの外部の機器を誤動作させる原因となる。また、タイミングＴ２からＴ３の期間は、レベルシフタ６３０などの動作が不安定となるので、回路に流れる貫通電流が増大して、二次電池３の消費電力が増大する不具合もある。
【００１７】
このようなパワーダウンモードの切り替え時の不具合を解消するために、特にパワーダウンモードからの復帰において、パワーダウンモードを制御するパワーダウン信号のオフ後に、レベルシフタを活性化するレベルシフタ制御信号を所定時間だけ遅らせて出力する制御方法が開示されている（例えば、特許文献１参照。）。
【００１８】
この特許文献１における従来の制御方法は、パワーダウンモードからの復帰において、パワーダウン信号のオフ後の経過時間を計測する内部タイマーを備え、レベルシフタを活性化するレベルシフタ制御信号を所定時間だけ遅らせる制御が開示されている。
【００１９】
また、パワーダウン信号のオフ後に、内部電源電圧が供給されて動作する発振部の発振信号が所定周波数に達したことを検出する周波数検出手段を備え、この周波数検出手段からの検出信号によって、レベルシフタを活性化するレベルシフタ制御信号を所定時間だけ遅らせる制御も開示されている。
【００２０】
また、パワーダウン信号のオフ後に、電圧レベルが徐々に上昇する電圧信号を出力する電圧発生回路と、電圧信号が所定電圧に上昇したことを検出する電圧検出回路を有し、この電圧検出回路からの検出信号によって、レベルシフタを活性化するレベルシフタ制御信号を所定時間だけ遅らせる制御も開示されている。
【００２１】
また、所定のコマンドを認識するコマンド認識部を有し、所定コマンドが外部から入力されてコマンド認識部の出力信号が出力されるまで、レベルシフタを活性化するレベルシフタ制御信号を遅らせる制御も開示されている。そして、これらの制御方法によって、パワーダウンモードからの復帰時に、内部回路に流れる貫通電流が増大する不具合を防止できることが示されている。
【先行技術文献】
【特許文献】
【００２２】
【特許文献１】特許第４１８８７２２号公報（第９頁、第１図）
【発明の概要】
【発明が解決しようとする課題】
【００２３】
しかしながら、特許文献１の従来技術は、パワーダウン信号のオフ後の経過時間を計測する内部タイマーを備えているが、このタイマーによってレベルシフタを活性化するレベルシフタ制御信号が所定時間だけ遅れたとしても、内部電源電圧が安定領域に達している保証がなく、レベルシフタが活性化したときに、内部電源電圧の不安定状態によってレベルシフタから異常な不正信号が出力される可能性がある。
【００２４】
また、発振回路と周波数検出手段を備えた場合においても、内部電源電圧が発振回路の最低動作電圧に達した時点で発振回路は発振を開始するので、発振回路の周波数が所定周波数に達したからといって、内部電源電圧が安定状態に達している保証がなく、レベルシフタが活性化したときに、内部電源電圧の不安定状態によってレベルシフタから不正信号が出力される可能性がある。
【００２５】
また、電圧発生回路を有する場合においても、内部電源電圧が立ち上がってから安定状態に達するまでの復帰時間は、環境温度やＩＣの製造ばらつき等で影響を受けるので、電圧レベルが徐々に上昇する電圧発生回路を用いてレベルシフタ制御信号を所定時間だけ遅らせたとしても、その所定時間経過後に内部電源電圧が安定領域に達している保証がなく、レベルシフタが活性化したときに、内部電源電圧の不安定状態によってレベルシフタから不正信号が出力される可能性がある。
【００２６】
また、特定のコマンドが出力されるまで、レベルシフタ制御信号を所定時間だけ遅らせたとしても、内部電源電圧が安定状態に達している保証がないので、レベルシフタが活性化したときに、内部電源電圧の不安定状態によってレベルシフタから不正信号が出力される可能性がある。また、安全を見込んで、相当長い経過時間後にコマンドを発行すれば安全性は高まるが、これでは、パワーダウンモードからの復帰に時間がかかりすぎて、実用的ではない。また、特許文献１に示した従来技術では、パワーダウンモードからの復帰時における不具合の解消が目的であり、パワーダウンモードへの移行時における不具合を解消することは開示も示唆もされていない。
【００２７】
本発明の目的は上記課題を解決し、内部電源電圧を遮断するパワーダウンモードへの移行を誤動作無く確実に実行するパワーダウンモードの移行シーケンスを備えた電子回路を提供することである。
【課題を解決するための手段】
【００２８】
上記課題を解決するために、本発明の電子回路は、下記記載の構成を採用する。
【００２９】
本発明の電子回路は、電源電圧から降圧してシステム電圧を発生するシステム電圧発生回路と、システム電圧を供給されて動作する第１の内部回路と、電源電圧を供給されて動作する第２の内部回路と、第１の内部回路からの信号を入力し、電源電圧の電圧レベルに変換し第２の内部回路へ出力するレベルシフタと、システム電圧発生回路を制御する制御回路と、を備える電子回路であって、制御回路は起動信号を入力し、この起動信号に所定の遅延時間を与えた短絡制御信号を出力する遅延回路を有し、起動信号は、レベルシフタを非活性又は活性として制御し、短絡制御信号はシステム電圧発生回路を停止状態又は動作状態として制御することを特徴とする。
【００３０】
このような構成にすれば、パワーダウンモードを制御する起動信号に所定の遅延時間を与えた短絡制御信号によって内部電源電圧を遮断するので、パワーダウンモードへの移行時に生じるレベルシフタからの不正信号の出力を解消することができる。
【００３１】
また、システム電圧発生回路は、リファレンス電圧生成回路と差動増幅回路と出力回路とを有する電圧レギュレータ回路であり、リファレンス電圧生成回路は、電源電圧を降圧して、電源電圧に依存しない定電圧であるリファレンス電圧を生成し、差動増幅回路は、一方の入力をリファレンス電圧とし、他方の入力を出力回路からフィードバックされた電圧として、双方の入力の差を増幅して出力するものであり、出力回路は、差動増幅回路の出力に基づいて制御される電圧をシステム電圧として出力する回路であってもよい。
【００３２】
このような構成にすれば、電源電圧の変動に依存しない定電圧のシステム電圧を生成することができる。
【００３３】
また、制御回路は、第２の内部回路に含まれるようにしてもよい。
【００３４】
このような構成にすれば、制御回路は第２の内部回路に含まれるので、電子回路を構成するＩＣチップの回路配置を最適化することができる。
【００３５】
また、短絡制御信号に与えられた所定の遅延時間は、起動信号によってレベルシフタが非活性するまでの時間を超えた時間であるようにしてもよい。
【００３６】
このような構成にすれば、レベルシフタが非活性となった後に、短絡制御信号がシステム電圧を遮断するので、レベルシフタからの不正信号の出力を確実に解消することができる。
【００３７】
また、遅延回路は、容量素子と、この容量素子を放電する放電手段である抵抗素子と、を備えてもよい。
【００３８】
このような構成にすれば、容量素子と抵抗素子によって遅延時間を容易に生成することができる。
【００３９】
また、遅延回路は、容量素子と、システム電圧又はリファレンス電圧に基づく放電電流で容量素子を放電する放電手段と、を備えたようにしてもよい。
【００４０】
このような構成にすれば、システム電圧又はリファレンス電圧に応じた遅延時間を容易に生成することができる。
【００４１】
また、遅延回路は、容量素子の電圧に基づいて放電手段をバイパスするバイパス手段をさらに備えるようにしてもよい。
【００４２】
このような構成にすれば、遅延回路に含まれるインバータに流れる貫通電流を低減させることができる。詳しくは、容量素子の電圧が放電過程で中間電位をたどる際に、容量素子の電圧を入力する後段の回路に生じる貫通電流を低減させることができる。
【００４３】
また、起動信号は、電源電圧を検出する電源電圧検出回路の検出結果に基づいて出力されるようにしてもよい。
【００４４】
これにより、電源電圧の変化を検出して起動信号を出力することができるので、電源電圧の変化に応じてシステム電圧発生回路を停止状態又は動作状態に制御し、パワーダウンモードへの移行と復帰を実行することができる。
【発明の効果】
【００４５】
本発明の電子回路により、パワーダウンモードを制御する起動信号に所定の遅延時間を与えた短絡制御信号によって内部電源電圧を遮断するので、パワーダウンモードへの移行時に生じるレベルシフタからの不正信号の出力を解消でき、電子回路によって制御される外部装置の誤動作を防止できる。また、パワーダウンモードの移行時に発生する回路の貫通電流を減少できるので、電子回路の低消費電力化を実現することができる。
【図面の簡単な説明】
【００４６】
【図１】本発明の実施形態の電子回路の構成例１を示すブロック図である。
【図２】本発明の実施形態の電子回路の構成例２を示すブロック図である。
【図３】本発明の実施形態の電子回路に含まれるシステム電圧発生回路の構成の一例を示す回路図である。
【図４】本発明の実施形態の電子回路に含まれる制御回路の構成例Ａを示す回路図である。
【図５】本発明の実施形態の電子回路に含まれる制御回路の構成例Ａに基づいた動作を説明するタイミングチャートである。
【図６】本発明の実施形態の電子回路に含まれる制御回路の構成例Ｂを示す回路図である。
【図７】本発明の実施形態の電子回路に含まれる制御回路の構成例Ｂに基づいた動作を説明するタイミングチャートである。
【図８】本発明の実施形態の電子回路に含まれる制御回路の構成例Ｃを示す回路図である。
【図９】本発明の実施形態の電子回路に含まれる制御回路の構成例Ｃに基づいた動作を説明するタイミングチャートである。
【図１０】本発明の実施形態の電子回路に含まれる制御回路の構成例Ｄを示す回路図である。
【図１１】本発明の実施形態の電子回路に含まれる制御回路の構成例Ｄに基づいた動作を説明するタイミングチャートである。
【図１２】本発明の実施形態の電子回路に含まれる制御回路の構成例Ｅを示す回路図である。
【図１３】本発明の実施形態の電子回路に含まれる制御回路の構成例Ｅに基づいた動作を説明するタイミングチャートである。
【図１４】従来の電子回路の構成を説明するブロック図である。
【図１５】従来の電子回路の動作の不具合を説明するタイミングチャートである。
【発明を実施するための形態】
【００４７】
本発明の特徴は、内部電源を有し、パワーダウンモードを備えた電子回路において、起動信号によってレベルシフタの非活性又は活性を制御し、起動信号に所定の遅延時間を与えた短絡制御信号を出力する制御回路によって内部電源を停止状態又は動作状態に制御し、レベルシフタが非活性になった後に内部電源を停止することで、パワーダウンモードへの移行時にレベルシフタから不正信号が出力することを防止するものである。
【００４８】
本発明の実施形態は、電子回路の２つの構成例を示して説明する。構成例１は起動信号に遅延時間を与える制御回路を内部回路と独立して配設する構成である。また、構成例２は起動信号に遅延時間を与える制御回路を内部回路に含めて配設する構成である。前者を第１の実施形態、後者を第２の実施形態として説明する。
【００４９】
また、本発明の特徴の主要構成要素である制御回路については、構成の異なる５つの構成例Ａ〜Ｅを提示して説明する。以下説明する構成例は、前述の第１及び第２の実施形態である構成例１及び構成例２に適用できるものである。
【００５０】
制御回路の構成例Ａの特徴は、遅延回路のコンデンサを放電する放電手段としてトランジスタによる定電流源が用いられている。
制御回路の構成例Ｂの特徴は、遅延回路のコンデンサを放電する放電手段として抵抗素子が用いられている。
制御回路の構成例Ｃの特徴は、遅延回路のコンデンサを放電する放電手段として、システム電圧発生回路の出力である低電圧をバイアスとしたトランジスタによる定電流源が用いられている。
【００５１】
制御回路の構成例Ｄの特徴は、遅延回路のコンデンサを放電する放電手段として、システム電圧発生回路の出力である低電圧をバイアスとしたトランジスタによる定電流源が用いられると共に、放電手段をバイパスして放電するバイパス手段が付加されている。
そして、制御回路の構成例Ｅの特徴は、遅延回路のコンデンサを放電する放電手段として抵抗素子が用いられると共に、放電手段をバイパスして放電するバイパス手段が付加されていることである。
【００５２】
なお、後述する制御回路の構成例Ａ〜Ｅの説明にあっては、その動作説においてそれぞれタイミングチャートを用いて行なうが、それぞれのタイミングチャートは、図面を見やすくするためにその横軸である時間軸を同一とはしていない。このため、構成例Ａ〜Ｅのそれぞれの短絡制御信号に与える遅延時間（Ｔａ〜Ｔｅ）の図面上の幅は、それぞれのタイミングチャートにおいて一定とはなっていない。
【００５３】
以下、図面に基づいて本発明の実施形態を詳述する。
なお、本発明の実施形態は、太陽電池と二次電池とを備えたアナログ時計システムを制御する電子回路を例にして説明する。つまり、光の照射により太陽電池で生成される起電力が元になる電池電圧ＶＢＴ、その電池電圧ＶＢＴより生成される電源電圧ＶＳＳ、及びグランド電位である電源電圧ＶＤＤの各電圧を有する電源系を備えたアナログ時計システムである。電池電圧ＶＢＴと電源電圧ＶＳＳとは同一の電圧値を有していてもよいが、実際の時計システムにおいては、上述のように、電池電圧ＶＢＴから電源電圧ＶＳＳを生成する場合が多いため、その例で説明することにする。
【００５４】
なお、この構成は、従来例として図１４で提示した太陽電池と二次電池とを備えたアナログ時計システムと基本的な部分は同一であるので、同一要素には同一番号を付し重複する説明は一部省略するものとする。
【００５５】
［実施形態の構成例１の構成説明：図１］
まず、図１を用いて第１の実施形態の電子回路、つまり構成例１の概略を説明する。
図１において、１は構成例１の電子回路である。電子回路１は従来例の図１４と同様にワンチップＩＣによる時計用電子回路であり、内部電源としてのシステム電圧発生回路１０、２つのスイッチ素子２１と２２、第１の内部回路３０、レベルシフタ２３、第２の内部回路としての入出力回路２４、及び、スイッチ素子２１と２２を制御する制御回路４０などによって構成される。
【００５６】
電子回路１の周辺には、従来例と同様にＳＣ２、二次電池３、逆流防止用のダイオード４、及び、時計の時針又は分針（共に図示せず）等を動かす電子回路１の外部装置であるモータ５が配置されている。なお、外部装置は図１の例に限定されず、例えば、電子回路１がデジタル時計用ＩＣである場合は、外部装置はデジタル表示パネルが用いられる。
【００５７】
ＳＣ２は、光によって起電力を発生し、ダイオード４を介して並列に接続されている二次電池３に充電電流を供給して充電を行う。二次電池３のプラス側は電子回路１のプラス端子１ａに接続され、二次電池３のマイナス側は電子回路１のマイナス端子１ｂに接続される。そして、電子回路１のプラス端子１ａは、回路の電源電圧ＶＤＤに接続され、マイナス端子１ｂは、回路のマイナス電源電圧として電池電圧ＶＢＴに接続される。これにより、電源電圧ＶＤＤはプラスの電源電圧であると共に、電子回路１のグランドとなる。また、電池電圧ＶＢＴは電源電圧ＶＤＤに対してマイナスの電源電圧であり、二次電池３の充電量に応じて、その電圧値は変動する。以上の接続によって電子回路１は、ＳＣ２及び二次電池３を電源として動作する。
【００５８】
電子回路１に内蔵される内部電源としてのシステム電圧発生回路１０は、電圧レギュレ
ータ回路であり、電源電圧ＶＳＳ又は電池電圧ＶＢＴを入力して降圧し、電源電圧ＶＳＳ又は電池電圧ＶＢＴの変動に依存しない低電圧かつ安定した（定電圧の）システム電圧ＶＲＥＧを発生し出力する。なお、システム電圧発生回路１０の詳細については後述する。
【００５９】
スイッチ素子２１は、ＯＮによってシステム電圧ＶＲＥＧを電源電圧ＶＤＤに短絡させて、システム電圧発生回路１０からのシステム電圧ＶＲＥＧの出力を遮断する。また、スイッチ素子２２は、ＯＮによって電源電圧ＶＳＳを電源電圧ＶＤＤに短絡させて、電源電圧ＶＳＳの出力を遮断する。このスイッチ素子２１と２２は、例えば、知られている電界効果型トランジスタ素子などを用いることができる。スイッチ素子２１、２２は、後述する短絡制御信号Ｐ５によりＯＮ又はＯＦＦする。
【００６０】
なお、電源電圧ＶＳＳは電池電圧ＶＢＴから作られる安定化した電源電圧である。例えば、抵抗分圧回路や電圧レギュレータ回路などを用いて生成することができる。もちろん、システム電圧発生回路１０と同様な回路であってもかまわない。また、各電源電圧の電圧レベルは、従来例と同様とすれば、絶対値レベルでＶＢＴ＞ＶＳＳ＞ＶＲＥＧの関係にある。このとき、各電圧の一例を挙げると次のようになる。すなわち、電源電圧ＶＤＤをグランド（０Ｖ）とすると、電池電圧ＶＢＴは、−１．２Ｖ又は２．３Ｖ、電源電圧ＶＳＳは、−１．１Ｖ、システム電圧ＶＲＥＧは、−０．８Ｖである。また、電池電圧ＶＢＴと電源電圧ＶＳＳとは同じ電圧値としてもかまわない。
【００６１】
第１の内部回路３０は、電子回路１の中核となる回路群であり、システム電圧ＶＲＥＧと電源電圧ＶＳＳの供給を受けて動作する。この第１の内部回路３０は、図示しないが、時間基準信号を出力する発振回路、計時回路、計時情報を記憶するメモリ（例えば、不揮発性メモリ）等によって構成され、計時情報を含んだ計時制御信号Ｐ１を出力する。この第１の内部回路３０の中で、比較的高速で動作する発振回路や計時回路は、低電圧のシステム電圧ＶＲＥＧで動作し、低速で動作するメモリなどは電源電圧ＶＳＳで動作すると良いが、第１の内部回路３０はシステム電圧ＶＲＥＧだけで動作しても良い。
【００６２】
レベルシフタ２３は電池電圧ＶＢＴによって動作し、第１の内部回路３０からのシステム電圧ＶＲＥＧの電圧レベルである計時制御信号Ｐ１を入力して、電池電圧ＶＢＴの電圧レベルに変換した出力信号Ｐ２を出力する。また、イネーブル端子ＥＮを有し、このイネーブル端子ＥＮに入力される“１”又は“０”の論理（後述する起動信号Ｐ４）によって、レベルシフタ２３は活性状態か非活性状態になる。例えば、イネーブル端子ＥＮに論理“１”が入力されると、レベルシフタ２３は活性化して入力信号である計時制御信号Ｐ１をレベルシフトして出力信号Ｐ２が出力さる。また、イネーブル端子ＥＮに論理“０”が入力されると、レベルシフタ２３は非活性化して計時制御信号Ｐ１を遮断し、出力信号Ｐ２は論理“０”に固定される。
【００６３】
入出力回路２４は電池電圧ＶＢＴによって動作し、出力信号Ｐ２を入力して、電子回路１の外部に駆動信号Ｐ３を出力する。この駆動信号Ｐ３は、電子回路１の出力端子１ｃを介してモータ５に供給され、モータ５を駆動して時針又は分針等を動かして時刻を表示する。また、入出力回路２４からは、パワーダウンモードを制御する起動信号Ｐ４を出力し、前述したレベルシフタ２３のイネーブル端子ＥＮに入力する。
【００６４】
ここで、入出力回路２４は図示しない手段によって二次電池３の電池電圧ＶＢＴの電圧値を検出し、電池電圧ＶＢＴが所定の電圧値以下になった場合、起動信号Ｐ４を論理“０”とし、また、電池電圧ＶＢＴが所定の電圧値以上になった場合、起動信号Ｐ４を論理“１”とする動作を実施する。すなわち、入出力回路２４は二次電池３の状態を検出して起動信号Ｐ４を出力するのである。なお、起動信号Ｐ４は、図示しないが外部回路からの情報によって生成されても良い。
【００６５】
制御回路４０は遅延回路１００を有し、電池電圧ＶＢＴの供給を受けて動作し、入出力回路２４からの起動信号Ｐ４を入力して、この起動信号Ｐ４に遅延回路１００によって所定の遅延時間を与えた短絡制御信号Ｐ５を出力し、スイッチ素子２１と２２に供給して、システム電圧発生回路１０を停止状態又は動作状態に制御する。
【００６６】
なお、制御回路の詳細な詳細は後述するが、本実施形態において制御回路は構成の異なる５つの構成例Ａ〜Ｅを提示し、ここで示す制御回路４０は構成例Ａであるが、他の構成例も基本的な入出力の関係は同様である。すなわち、制御回路の他の構成例Ｂ〜Ｅが用いられる場合は、制御回路４０を他の構成例Ｂ〜Ｅに置き換えればよい。また、図１においてシステム電圧発生回路１０から制御回路４０に接続されるＶＲＥＧ又はＶＲＥＦ１、ＶＲＥＦ２の破線は、後述する制御回路の構成例ＣとＤのバイアス電圧として用いられる。
【００６７】
このように、本発明の電子回路は、パワーダウンモードを制御する起動信号Ｐ４によって、レベルシフタ２４の非活性と活性を制御すると共に、起動信号Ｐ４に制御回路で所定の遅延時間を与えた短絡制御信号Ｐ５によってシステム電圧発生回路１０を停止状態又は動作状態に制御し、レベルシフタ２４の非活性又は活性の切り替えと、システム電圧発生回路１０の停止状態又は動作状態の切り替えに時間差を設けるのである。なお、構成例１の電子回路の詳細な動作説明は後述する。
【００６８】
［実施形態の構成例２の構成説明：図２］
次に、図２を用いて第２の実施形態の電子回路、つまり構成例２の概略を説明する。
なお、構成例２は、図１で示した構成例１の電子回路の内部構成の一部が異なるだけであるので、電子回路とその周辺部の同一要素には同一番号を付し重複する説明は省略する。
【００６９】
図２において、２００は構成例２の電子回路である。電子回路２００は構成例１の電子回路１と同様にワンチップＩＣによる時計用電子回路であり、システム電圧発生回路１０、２つのスイッチ素子２１と２２、第１の内部回路３０、レベルシフタ２３、第２の内部回路２１０、第２の内部回路２１０に含まれる入出力回路２４、制御回路４０、および電源電圧検出回路２１１などによって構成される。
【００７０】
電子回路２００の周辺には、構成例１と同様にＳＣ２、二次電池３、逆流防止用のダイオード４、及び、時計の時針又は分針（共に図示せず）等を動かす電子回路２００の外部装置であるモータ５が配置されている。
【００７１】
第２の内部回路２１０に含まれる制御回路４０は遅延回路１００を有している。このように、制御回路４０が第２の内部回路２１０に含まれているので、電子回路２００内の回路素子配置、及び配線を最適化でき、電子回路２００のＩＣチップ面積を縮小し、浮遊容量などの影響を減らして、入出力回路２４や制御回路４０の動作を確実にすることができる。
【００７２】
また、電源電圧検出回路２１１は、図示しないが内部にアナログコンパレータを有し、電源電圧である二次電池３の電池電圧ＶＢＴの電圧値を検出して起動信号Ｐ４を出力する。すなわち、電池電圧ＶＢＴが所定の電圧値以下になった場合、起動信号Ｐ４を論理“０”とし、また、電池電圧ＶＢＴが所定の電圧値以上になった場合、起動信号Ｐ４を論理“１”とする動作を実施する。起動信号Ｐ４の接続先は構成例１と同様に、レベルシフタ２３と制御回路４０である。なお、電源電圧検出回路２１１は、構成例１と同様に入出力回路２４に含まれても良く、又は、電子回路２００の外部に配設されても良い。電子回路２００の他の構成は、前述の構成例１と同様であるので、説明は省略する。
【００７３】
［システム電圧発生回路の説明：図３］
次に、実施形態の構成例１の電子回路１、および、構成例２の電子回路２００に含まれるシステム電圧発生回路１０の回路構成の一例を図３を用いて説明する。なお、このシステム電圧発生回路１０の出力であるシステム電圧ＶＲＥＧは、前述の第１の内部回路３０に供給され、また、システム電圧ＶＲＥＧ又はリファレンス電圧ＶＲＥＦ１、ＶＲＥＦ２は、後述する制御回路の構成例Ｃ、Ｄに供給される。
【００７４】
図３において、システム電圧発生回路１０は電圧レギュレータ回路であり、リファレンス電圧発生回路１０ａと、差動増幅回路１０ｂと、出力回路１０ｃによって構成される。リファレンス電圧発生回路１０ａは、Ｐｃｈ電界効果型トランジスタ（以下、Ｐｃｈトランジスタと略す）１１ａ、１２ａと、Ｎｃｈ電界効果型トランジスタ（以下、Ｎｃｈトランジスタと略す）１１ｂ、１２ｂ、抵抗１３によって構成され、電源電圧ＶＳＳを降圧して、電源電圧ＶＳＳに依存しない定電圧であるリファレンス電圧ＶＲＥＦ１を出力する。
【００７５】
また、差動増幅回路１０ｂは差動増幅器１４によって構成され、一方の入力にリファレンス電圧ＶＲＥＦ１を入力し、他方の入力に出力回路１０ｃからフィードバックされたリファレンス電圧ＶＲＥＦ２を入力し、双方の入力の差を増幅して出力する。
また、出力回路１０ｃは、Ｎｃｈトランジスタ１５ａとＮｃｈトランジスタ１５ｂと定電流源１７とコンデンサ１６等によって構成され、差動増幅回路１０ｂの出力に基づいて制御される電圧をシステム電圧ＶＲＥＧとして出力する。
【００７６】
以上の構成によって、システム電圧発生回路１０は、システム電圧ＶＲＥＧと、２つのリファレンス電圧ＶＲＥＦ１、ＶＲＥＦ２を出力する。また、このシステム電圧発生回路１０は、電源として電源電圧ＶＳＳの供給を受けて動作するが、電源は電池電圧ＶＢＴでも良い。出力のシステム電圧ＶＲＥＧの電圧値は、すでに説明した例では、−０．８Ｖを例示していたが、電源電圧ＶＤＤに対して−０．７Ｖ〜−０．８Ｖと、若干の電圧幅を持っていてもよく、同様に、リファレンス電圧ＶＲＥＦ１、ＶＲＥＦ２は、−０．４Ｖ〜−０．５Ｖ位である。なお、システム電圧発生回路１０が正常に動作し、システム電圧ＶＲＥＧが安定出力している場合、リファレンス電圧ＶＲＥＦ２は、差動増幅回路１０ｂの働きによってリファレンス電圧ＶＲＥＦ１と等しい電圧値となる。
【００７７】
なお、図３に示すリファレンス電圧発生回路１０ａ、差動増幅回路１０ｂ、出力回路１０ｃの各構成は一例である。電源が投入された後に、電源電圧に依存しない一定電圧を出力する回路であればよい。
【００７８】
［制御回路の説明（構成例Ａ）：図４］
次に、本発明の主要要素である制御回路の回路構成を説明する。
制御回路は前述したように構成の異なる５つの構成例Ａ〜Ｅを提示するが、まず、制御回路の構成例Ａを図４を用いて説明する。なお、提示する５つの制御回路は、すでに説明したように、すべて前述した構成例１の電子回路１と構成例２の電子回路２００との両方に適応することができる。
【００７９】
図４において、４０は構成例Ａの制御回路である。制御回路４０は電池電圧ＶＢＴによって動作し、破線で囲む遅延回路１００と、この遅延回路１００に接続されるバッファ４１と、Ｎｃｈトランジスタ４２とによって構成される。遅延回路１００は、Ｐｃｈトランジスタ１０１と、インバータ１０２と、容量素子であるコンデンサ１０３によって構成される。
【００８０】
ここで、バッファ４１は、起動信号Ｐ４を入力し、その出力はＮｃｈトランジスタ４２
とＰｃｈトランジスタ１０１とのゲート端子Ｇに接続されている。Ｎｃｈトランジスタ４２のソース端子Ｓは電池電圧ＶＢＴに接続されている。Ｎｃｈトランジスタ４２のドレイン端子Ｄは、Ｐｃｈトランジスタ１０１のドレイン端子Ｄとインバータ１０２の入力端子とコンデンサ１０３の一方の端子とに接続され、この接続点をＡと定義する。
【００８１】
Ｐｃｈトランジスタ１０１のソース端子Ｓは、電源電圧ＶＤＤに接続され、コンデンサ１０３の他方の端子も電源電圧ＶＤＤに接続されている。
インバータ１０２の出力端子からは、短絡制御信号Ｐ５が出力されている。なお、バッファ４１は、起動信号Ｐ４がＮｃｈトランジスタ４２とＰｃｈトランジスタ１０１を十分駆動できるならば、無くてもよい。
【００８２】
ここで、遅延回路１００のＰｃｈトランジスタ１０１は、ゲート端子Ｇに入力される信号が論理“０”（ＶＢＴの電位）のときＯＮになって、所定の定電流源となるようにトランジスタサイズが最適化されている。すなわち、Ｐｃｈトランジスタ１０１は、ＯＮによって定電流である放電電流Ｉ１が流れて、並列接続されているコンデンサ１０３の放電手段として機能する。この遅延回路１００のコンデンサ１０３の放電動作によって、制御回路４０は、起動信号Ｐ４に所定の遅延時間を与えた短絡制御信号Ｐ５を出力するのである。なお、制御回路４０の詳細な動作説明は後述する。
【００８３】
このように、構成例Ａの制御回路４０は、遅延回路１００のコンデンサ１０３の放電手段として、定電流源のＰｃｈトランジスタ１０１を用いているので、Ｐｃｈトランジスタ１０１のトランジスタサイズを選択することよって定電流の電流値を任意に設定し、短絡制御信号Ｐ５に与える遅延時間を最適に調整することができる。すなわち、Ｐｃｈトランジスタ１０１のチャンネル長を長くすれば、定電流の電流値を小さくできるので、遅延時間を長く設定でき、また、チャンネル長を短くすれば、定電流の電流値を大きくできるので、遅延時間を短く設定できる。
【００８４】
なお、Ｐｃｈトランジスタ１０１に流れる定電流である放電電流Ｉ１の大きさは、説明しやすいようにトランジスタサイズを選択することでなされる例を示したが、もちろんそれに限定するものではない。
知ってのとおり、トランジスタは、ソース端子やドレイン端子を構成するソース領域やドレイン領域の不純物濃度や、チャネル領域の不純物濃度によっても、ソース端子とドレイン端子との間に流せる電流を選択することができる。つまり、トランジスタサイズが同一であっても、放電電流Ｉ１を変更することができる。
【００８５】
しかしながら、特定のトランジスタのみ、その不純物領域の濃度を変更することは、それだけ製造工程が増えてしまうという欠点もある。このような事情から、一般には、トランジスタを構成する不純物領域の不純物濃度は変更せず、トランジスタサイズを変更することでソース端子とドレイン端子との間に流せる電流を調整する方が好ましい。
以後の説明にあっても、トランジスタのソース端子とドレイン端子との間に流せる電流を変更したり最適化する場合は、単にトランジスタサイズを変更する場合を例示する。
【００８６】
［制御回路の構成例Ａによる電子回路の動作説明：図１、図４、図５］
次に、実施形態の電子回路の動作をタイミングチャートの図５を主に用い、図１、図４を適宜参照して説明する。
なお、電子回路の構成は構成例１（図１参照）に基づき、制御回路は構成例Ａ（図４参照）に基づいて説明する。また、電子回路の構成例２（図２参照）についても動作は同様である。
【００８７】
図５において、入出力回路２４から出力される起動信号Ｐ４が論理“１”であるときは
、構成例１の電子回路１（図１参照）は通常動作モードであり、このとき、短絡制御信号Ｐ５も論理“１”であるので、スイッチ素子２１、２２は共にＯＦＦである。これにより、システム電圧発生回路１０は動作状態であり、システム電圧ＶＲＥＧを出力し、また、電源電圧ＶＳＳも出力されているので、第１の内部回路３０にそれぞれの電圧が供給される。
【００８８】
この結果、第１の内部回路３０の発振回路（図示せず）が基準信号を出力し、計時回路（図示せず）が計時制御信号Ｐ１を出力して、レベルシフタ２３に供給する。レベルシフタ２３は、イネーブル端子ＥＮが論理“１”の起動信号Ｐ４を入力して活性状態であるので、計時制御信号Ｐ１を入力して電池電圧ＶＢＴにレベルシフトして出力信号Ｐ２を出力する。入出力回路２４は、出力信号Ｐ２を入力して駆動信号Ｐ３を出力し、モータ５を駆動して時刻を表示する。
【００８９】
この通常動作モードにおいて、図５のタイミングＴ１１で起動信号Ｐ４が所定の条件で論理“０”になると、電子回路１はパワーダウンモードに移行する。ここで、電子回路１がパワーダウンモードになる条件は、一例として、ＳＣ２に長時間光が照射されず、二次電池３によって電子回路１は動作を継続するが、二次電池３の充電量が減少して電池電圧ＶＢＴが所定の電圧値以下になった場合である。この場合、二次電池３の過放電を防ぐために、電子回路１の入出力回路２４が図示しない手段によって電池電圧ＶＢＴの電圧低下を検出し、起動信号Ｐ４を論理“０”として、パワーダウンモードに移行する。
【００９０】
このパワーダウンモードでは、電源電圧ＶＳＳとシステム電圧ＶＲＥＧが共に電源電圧ＶＤＤに短絡されるので、システム電圧発生回路１０は停止状態となる。これにより、第１の内部回路３０は必要な計時情報をメモリ（図示せず）に記憶後、動作を停止し、入出力回路２４からの駆動信号Ｐ３も出力されないので、モータ５の駆動も停止され、超低消費電力となって二次電池３の回復を待つ。
【００９１】
ここで、パワーダウンモードへの移行動作を詳細に説明する。図５のタイミングＴ１１で、起動信号Ｐ４が論理“０”になると、レベルシフタ２３のイネーブル端子ＥＮが論理“０”になるので、レベルシフタ２３は、直ちに非活性状態となって出力信号Ｐ２を停止する。
【００９２】
一方、図４で示す制御回路４０は、起動信号Ｐ４が論理“１”の通常動作モードの時は、バッファ４１の出力が論理“１”であるので、Ｎｃｈトランジスタ４２はＯＮ、Ｐｃｈトランジスタ１０１はＯＦＦである。これにより、コンデンサ１０３に充電電流がＮｃｈトランジスタ４２によって流れてコンデンサ１０３は充電されると共に、接続点Ａは、論理“０”が保たれるので、インバータ１０２の出力である短絡制御信号Ｐ５は、論理“１”が継続する。
【００９３】
この状態からパワーダウンモードとなってタイミングＴ１１で起動信号Ｐ４が論理“０”になると、バッファ４１の出力が論理“０”となり、Ｎｃｈトランジスタ４２はＯＦＦ、Ｐｃｈトランジスタ１０１はＯＮとなる。これにより、コンデンサ１０３に放電ルートが形成され、Ｐｃｈトランジスタ１０１を介してほぼ定電流の放電電流Ｉ１が流れて、コンデンサ１０３は放電される。
【００９４】
図５に示すように、放電電流Ｉ１はタイミングＴ１１から流れ出すので、コンデンサ１０３は、この放電電流Ｉ１によって放電が開始されて、接続点Ａの電圧レベルは、コンデンサ１０３の放電量に比例し、タイミングＴ１１を基点として電池電圧ＶＢＴからほぼ直線的に増加してタイミングＴ１３で電源電圧ＶＤＤに到達する。ここで、接続点Ａの電位が電源電圧ＶＤＤに近づくと、Ｐｃｈトランジスタ１０１に流れる放電電流Ｉ１は減少し
、接続点Ａの電位が電源電圧ＶＤＤに達したタイミングＴ１３で、放電電流Ｉ１は零となる。
【００９５】
そして、接続点Ａの電圧レベルが電池電圧ＶＢＴの約１／２に到達したタイミングＴ１２で、インバータ１０２の入力レベルが閾値を越えるので、出力である短絡制御信号Ｐ５の論理が“１”から“０”に反転する。したがって、短絡制御信号Ｐ５は、起動信号Ｐ４が論理“０”になったタイミングＴ１１からタイミングＴ１２まで遅延時間Ｔａが与えられて出力されることになる。
【００９６】
ここで、短絡制御信号Ｐ５がタイミングＴ１２で論理“０”になると、前述したように、電子回路１のスイッチ素子２１、２２が共にＯＮするので、システム電圧ＶＲＥＧと電源電圧ＶＳＳは、電源電圧ＶＤＤに短絡する。これにより、システム電圧ＶＲＥＧと電源電圧ＶＳＳは、図５に示すようにタイミングＴ１２から少しの時間を経過して、電源電圧ＶＤＤの電圧レベル（すなわち０Ｖ）に達することになる。
【００９７】
以上の動作によって、レベルシフタ２３は、タイミングＴ１１で非活性状態となり、システム電圧ＶＲＥＧと電源電圧ＶＳＳは、タイミングＴ１１より遅延時間Ｔａだけ遅れたタイミングＴ１２で短絡状態となる。これにより、タイミングＴ１２でシステム電圧ＶＲＥＧと電源電圧ＶＳＳが短絡状態に移行するときに、第１の内部回路３０の動作が不定状態となって、計時制御信号Ｐ１から不正信号が出力されたとしても、レベルシフタ２３は、すでにタイミングＴ１１で非活性状態となっているので、その不正信号を遮断することができる。この結果、不正信号が入出力回路２４に入力されることがなく、外部装置を含めたシステム全体の誤動作を防止することができる。また、不安定な不正信号を遮断できるので、回路全体の消費電流を減少できる効果もある。
【００９８】
ここで、タイミングＴ１１からタイミングＴ１２までの遅延時間Ｔａは、レベルシフタ２３が起動信号Ｐ４によって非活性状態となるまでの時間を越えた時間に設定される。この遅延時間Ｔａは、遅延回路１００のコンデンサ１０３の静電容量Ｃと、Ｐｃｈトランジスタ１０１に流れる放電電流Ｉ１から任意に設定することができる。
【００９９】
［制御回路の説明（構成例Ｂ）：図６］
次に、制御回路の構成例Ｂの回路構成を図６を用いて説明する。
構成例Ｂと構成例Ａの違いは、遅延回路のコンデンサの放電を、抵抗を使って行うという点である。
図６において、５０は構成例Ｂの制御回路である。制御回路５０は電池電圧ＶＢＴによって動作し、破線で囲む遅延回路１１０と、この遅延回路１１０に接続されるバッファ５１と、Ｎｃｈトランジスタ５２とＰｃｈトランジスタ５３とによって構成される。遅延回路１１０は、放電手段としての抵抗素子である抵抗１１１と、インバータ１１２と、容量素子であるコンデンサ１１３によって構成される。
【０１００】
ここで、バッファ５１は起動信号Ｐ４を入力し、その出力はＮｃｈトランジスタ５２とＰｃｈトランジスタ５３とのゲート端子Ｇに接続されている。Ｎｃｈトランジスタ５２のソース端子Ｓは電池電圧ＶＢＴに接続されている。Ｎｃｈトランジスタ５２のドレイン端子Ｄは、抵抗１１１の一方の端子とインバータ１１２の入力端子とコンデンサ１１３の一方の端子とに接続され、この接続点をＡと定義する。
【０１０１】
Ｐｃｈトランジスタ５３のソース端子Ｓは、電源電圧ＶＤＤに接続され、コンデンサ１１３の他方の端子も電源電圧ＶＤＤに接続されている。また、Ｐｃｈトランジスタ５３のドレイン端子Ｄは、抵抗１１１の他方の端子に接続される。そして、インバータ１１２の出力端子からは短絡制御信号Ｐ５が出力されている。なお、バッファ５１は、起動信号Ｐ
４がＮｃｈトランジスタ５２とＰｃｈトランジスタ５３を十分駆動できるならば、無くてもよい。
【０１０２】
ここで、制御回路５０のＰｃｈトランジスタ５３は、抵抗１１１の抵抗値と比較してＯＮ抵抗が十分に小さいトランジスタであるので、コンデンサ１１３を放電させる放電電流Ｉ２の値は、抵抗１１１の抵抗値Ｒによって決まる。この遅延回路１１０のコンデンサ１１３の放電動作によって、制御回路５０は、起動信号Ｐ４に所定の遅延時間を与えた短絡制御信号Ｐ５を出力するのである。なお、制御回路５０の詳細な動作説明は後述する。
【０１０３】
このように、構成例Ｂの制御回路５０は、遅延回路１１０のコンデンサ１１３の放電手段として抵抗１１１を用いているので、この抵抗１１１の抵抗値Ｒとコンデンサ１１３の静電容量Ｃによる時定数を選択することで、遅延回路１１０による遅延時間を容易に設定できる利点がある。
【０１０４】
［制御回路の構成例Ｂによる電子回路の動作説明：図１、図６、図７］
次に、電子回路の構成例１（図１参照）に制御回路の構成例Ｂ（図６参照）を適応した場合の動作をタイミングチャートの図７を主に用い、図１、図６を適宜参照して説明する。
なお、電子回路の構成例２（図２参照）に制御回路の構成例Ｂを適応した場合も動作は同様である。また、図７のタイミングチャートは、前述した図５のタイミングチャート（制御回路の構成例Ａによる動作説明）と基本動作は同様であるので、重複する説明は一部省略する。
【０１０５】
図７において、入出力回路２４から出力される起動信号Ｐ４が論理“１”であるときは、構成例１の電子回路１（図１参照）は通常動作モードであるので、システム電圧発生回路１０は動作状態であり、システム電圧ＶＲＥＧと電源電圧ＶＳＳが共に出力されて、第１の内部回路３０、レベルシフタ２３、入出力回路２４は、それぞれの動作を継続し、モータ５を駆動して時刻が表示されている。
【０１０６】
この通常動作モードにおいて、図７のタイミングＴ２１で起動信号Ｐ４が所定の条件で論理“０”になると、電子回路１はパワーダウンモードに移行する。ここで、電子回路１がパワーダウンモードになる条件、およびパワーダウンモードでの動作は、前述の制御回路の構成例Ａによる動作説明と同様であるので説明は省略する。
【０１０７】
次に、パワーダウンモードへの移行動作を詳細に説明する。図７のタイミングＴ２１で、起動信号Ｐ４が論理“０”になると、レベルシフタ２３のイネーブル端子ＥＮが論理“０”になるので、レベルシフタ２３は、直ちに非活性状態となって出力信号Ｐ２を停止する。
【０１０８】
一方、図６で示す制御回路５０は、起動信号Ｐ４が論理“１”の通常動作モードの時は、バッファ５１の出力が論理“１”であるので、Ｎｃｈトランジスタ５２はＯＮ、Ｐｃｈトランジスタ５３はＯＦＦである。これにより、コンデンサ１１３に充電電流がＮｃｈトランジスタ５２によって流れてコンデンサ１１３は充電されると共に、接続点Ａは、論理“０”が保たれるので、インバータ１１２の出力である短絡制御信号Ｐ５は、論理“１”が継続する。
【０１０９】
この状態からパワーダウンモードとなってタイミングＴ２１で起動信号Ｐ４が論理“０”になると、制御回路５０のバッファ５１の出力が論理“０”となり、Ｎｃｈトランジスタ５２はＯＦＦ、Ｐｃｈトランジスタ５３はＯＮとなる。これにより、コンデンサ１１３に放電ルートが形成され、抵抗１１１の抵抗値Ｒとコンデンサ１１３の静電容量Ｃによる
時定数に応じた過渡電流が放電電流Ｉ２として抵抗１１１に流れる。
【０１１０】
この放電電流Ｉ２によってコンデンサ１１３は放電されるので、接続点Ａの電圧レベルは、タイミングＴ２１を基点としてコンデンサ１１３の放電量に比例して電池電圧ＶＢＴから増加し、放電電流Ｉ２が零となるタイミングＴ２３で電源電圧ＶＤＤに到達する。
【０１１１】
そして、接続点Ａの電圧レベルが電池電圧ＶＢＴの約１／２に到達したタイミングＴ２２で、インバータ１１２の入力レベルが閾値を越えるので、出力である短絡制御信号Ｐ５の論理が“１”から“０”に反転する。したがって、短絡制御信号Ｐ５は、起動信号Ｐ４が論理“０”になったタイミングＴ２１からタイミングＴ２２まで遅延時間Ｔｂが与えられて出力されることになる。
【０１１２】
ここで、短絡制御信号Ｐ５がタイミングＴ２２で論理“０”になると、前述したように、スイッチ素子２１、２２が共にＯＮするので、システム電圧ＶＲＥＧと電源電圧ＶＳＳは、電源電圧ＶＤＤに短絡する。これにより、システム電圧ＶＲＥＧと電源電圧ＶＳＳは、タイミングＴ２２から少しの時間を経過して、電源電圧ＶＤＤの電圧レベル（すなわち０Ｖ）に達することになる。
【０１１３】
以上の動作によって、レベルシフタ２３は、タイミングＴ２１で非活性状態となり、システム電圧ＶＲＥＧと電源電圧ＶＳＳは、タイミングＴ２１より遅延時間Ｔｂだけ遅れたタイミングＴ２２で短絡状態となる。これにより、タイミングＴ２２でシステム電圧ＶＲＥＧと電源電圧ＶＳＳが短絡状態に移行するときに、第１の内部回路３０の動作が不定状態となって、計時制御信号Ｐ１から不正信号が出力されたとしても、レベルシフタ２３は、すでにタイミングＴ２１で非活性状態となっているので、その不正信号を遮断することができる。
【０１１４】
ここで、タイミングＴ２１からタイミングＴ２２までの遅延時間Ｔｂは、レベルシフタ２３が起動信号Ｐ４によって非活性状態となるまでの時間を越えた時間に設定される。この遅延時間Ｔｂは、遅延回路１１０のコンデンサ１１３の静電容量Ｃと、抵抗１１１の抵抗値Ｒによる時定数によって任意に設定することができる。
【０１１５】
［制御回路の説明（構成例Ｃ）：図８］
次に、制御回路の構成例Ｃの回路構成を図８を用いて説明する。
構成例Ｃとすでに説明した構成例との違いは、構成例Ｂで説明した遅延回路の抵抗を、定電流動作するトランジスタにしたという点である。
図８において、６０は構成例Ｃの制御回路である。制御回路６０は電池電圧ＶＢＴによって動作し、破線で囲む遅延回路１２０と、この遅延回路１２０に接続されるバッファ６１と、Ｎｃｈトランジスタ６２とＰｃｈトランジスタ６３とによって構成される。遅延回路１２０は、放電手段としてのＰｃｈトランジスタ１２１と、インバータ１２２と、容量素子であるコンデンサ１２３によって構成される。
【０１１６】
ここで、バッファ６１は起動信号Ｐ４を入力し、その出力はＮｃｈトランジスタ６２とＰｃｈトランジスタ６３とのゲート端子Ｇに接続されている。Ｎｃｈトランジスタ６２のソース端子Ｓは電池電圧ＶＢＴに接続されている。Ｎｃｈトランジスタ６２のドレイン端子Ｄは、遅延回路１２０のＰｃｈトランジスタ１２１のドレイン端子Ｄとインバータ１２２の入力端子とコンデンサ１２３の一方の端子とに接続され、この接続点をＡと定義する。
【０１１７】
Ｐｃｈトランジスタ６３のソース端子Ｓは、電源電圧ＶＤＤに接続され、コンデンサ１
２３の他方の端子も電源電圧ＶＤＤに接続されている。Ｐｃｈトランジスタ６３のドレイン端子Ｄは、Ｐｃｈトランジスタ１２１のソース端子Ｓに接続される。また、Ｐｃｈトランジスタ１２１のゲート端子Ｇは、システム電圧発生回路１０（図３参照）の出力であるシステム電圧ＶＲＥＧ、又は、リファレンス電圧ＶＲＥＦ１、ＶＲＥＦ２のいずれかに接続される。すなわち、Ｐｃｈトランジスタ１２１は、システム電圧発生回路１０の安定した低電圧電源によってバイアスされる。
【０１１８】
そして、インバータ１２２の出力端子からは短絡制御信号Ｐ５が出力されている。なお、バッファ６１は、起動信号Ｐ４がＮｃｈトランジスタ６２とＰｃｈトランジスタ６３を十分駆動できるならば、無くてもよい。
【０１１９】
ここで、遅延回路１２０のＰｃｈトランジスタ１２１は、ゲート端子Ｇに入力されるシステム電圧ＶＲＥＧ、又は、リファレンス電圧ＶＲＥＦ１、ＶＲＥＦ２によるバイアス電圧で、所定の定電流源となるようにトランジスタサイズが最適化されている。すなわち、Ｐｃｈトランジスタ１２１は、所定の定電流である放電電流を流して、コンデンサ１２３の放電手段として機能する。この遅延回路１２０のコンデンサ１２３の放電動作によって、制御回路６０は、起動信号Ｐ４に所定の遅延時間を与えた短絡制御信号Ｐ５を出力するのである。なお、制御回路６０の詳細な動作説明は後述する。
【０１２０】
このように、構成例Ｃの制御回路６０は、遅延回路１２０のコンデンサ１２３の放電手段として、定電流源のＰｃｈトランジスタ１２１を用いているので、Ｐｃｈトランジスタ１２１のトランジスタサイズやゲートＧに入力するシステム電圧ＶＲＥＧ、又は、リファレンス電圧ＶＲＥＦ１、ＶＲＥＦ２によって定電流の電流値を任意に設定し、短絡制御信号Ｐ５に与える遅延時間を最適に調整することができる。
【０１２１】
また、システム電圧ＶＲＥＧ、又は、リファレンス電圧ＶＲＥＦ１、ＶＲＥＦ２は、前述したように、電池電圧ＶＢＴや電源電圧ＶＳＳと比較して電圧値が小さいので、この電圧をバイアスとするＰｃｈトランジスタ１２１のトランジスタサイズを小さくできる利点がある。
【０１２２】
すなわち、遅延回路１２０は、Ｐｃｈトランジスタ１２１をコンデンサ１２３の放電手段として定電流源として動作させる訳であるが、必要な遅延時間を確保するには、定電流源の電流値を所定の値にしなければならない。しかし、Ｐｃｈトランジスタ１２１のバイアス電圧が高いと、バイアスが深くなってＰｃｈトランジスタ１２１のＯＮ抵抗が小さくなるので、ゲートのチャンネル長を長くしてＯＮ抵抗を大きく設定し、所定の定電流を確保する必要がある。
【０１２３】
しかしながら、Ｐｃｈトランジスタ１２１のチャンネル長を長くすると、トランジスタサイズが大きくなるので、電子回路を構成するＩＣのチップサイズが増大し、コストアップなどの可能性がある。そこでこの構成例Ｃのように、放電手段であるＰｃｈトランジスタ１２１のバイアスに、低電圧であるシステム電圧ＶＲＥＧ、又は、リファレンス電圧ＶＲＥＦ１、ＶＲＥＦ２を供給すれば、Ｐｃｈトランジスタ１２１のバイアスが浅くなり、その分、ＯＮ抵抗が増えるので、トランジスタサイズを小さくすることができる。また、バイアス電圧が低いと定電流源の電流値を小さくできるので、その分、コンデンサ１２３の静電容量が小さくても所定の遅延時間を得られる利点がある。
【０１２４】
また、Ｐｃｈトランジスタ１２１のバイアス電圧として、システム電圧ＶＲＥＧとリファレンス電圧ＶＲＥＦ１、ＶＲＥＦ２とを比較すると、前述したように、リファレンス電圧ＶＲＥＦ１、ＶＲＥＦ２の方がシステム電圧ＶＲＥＧより電圧値が小さいので、リファレンス電圧ＶＲＥＦ１、ＶＲＥＦ２をバイアス電圧としたほうが、Ｐｃｈトランジスタ１
２１のトランジスタサイズをより小さくできるが、どちらの電圧をバイアスとするかは任意である。
【０１２５】
ここで、実施形態の構成例１の電子回路１又は構成例２の電子回路２００に、構成例Ｃの制御回路６０を用いる場合は、システム電圧発生回路１０からシステム電圧ＶＲＥＧ又はリファレンス電圧ＶＲＥＦ１、ＶＲＥＦ２（図１と図２の破線で示す）を供給する。なお、以降の説明では、Ｐｃｈトランジスタ１２１は、リファレンス電圧ＶＲＥＦ１によってバイアスされることを例として説明する。
【０１２６】
［制御回路の構成例Ｃによる電子回路の動作説明：図１、図８、図９］
次に、電子回路の構成例１（図１参照）に制御回路の構成例Ｃ（図８参照）を適応した場合の動作をタイミングチャートの図９を主に用い、図１、図８を適宜参照して説明する。
なお、電子回路の構成例２（図２参照）に制御回路の構成例Ｃを適応した場合も動作は同様である。また、図９のタイミングチャートは、前述した図４のタイミングチャート（制御回路の構成例Ａによる動作説明）と基本動作は同様であるので、重複する説明は省略する。
【０１２７】
図９において、入出力回路２４から出力される起動信号Ｐ４が論理“１”であるときは、構成例１の電子回路１（図１参照）は通常動作モードであるので、システム電圧発生回路１０は動作状態であり、システム電圧ＶＲＥＧと電源電圧ＶＳＳが共に出力されて、第１の内部回路３０、レベルシフタ２３、入出力回路２４は、それぞれの動作を継続し、モータ５を駆動して時刻が表示されている。
【０１２８】
この通常動作モードにおいて、図９のタイミングＴ３１で起動信号Ｐ４が所定の条件で論理“０”になると、電子回路１はパワーダウンモードに移行する。ここで、電子回路１がパワーダウンモードになる条件、およびパワーダウンモードでの動作は、前述の制御回路の構成例Ａによる動作説明と同様であるので説明は省略する。
【０１２９】
次に、パワーダウンモードへの移行動作を詳細に説明する。図９のタイミングＴ３１で、起動信号Ｐ４が論理“０”になると、レベルシフタ２３のイネーブル端子ＥＮが論理“０”になるので、レベルシフタ２３は、直ちに非活性状態となって出力信号Ｐ２を停止する。
【０１３０】
一方、図８で示す制御回路６０は、起動信号Ｐ４が論理“１”の通常動作モードの時は、バッファ６１の出力が論理“１”であるので、Ｎｃｈトランジスタ６２はＯＮ、Ｐｃｈトランジスタ６３はＯＦＦである。これにより、コンデンサ１２３に充電電流がＮｃｈトランジスタ６２によって流れてコンデンサ１２３は充電されると共に、接続点Ａは、論理“０”が保たれるので、インバータ１２２の出力である短絡制御信号Ｐ５は、論理“１”が継続する。なお、遅延回路１２０のＰｃｈトランジスタ１２１は、通常動作モードであっても、パワーダウンモードであっても、リファレンス電圧ＶＲＥＦ１によってバイアスされている。すなわち、パワーダウンモードにおいても、リファレンス電圧ＶＲＥＦ１は出力される設定となっている。
【０１３１】
通常動作モードからパワーダウンモードになって起動信号Ｐ４が論理“０”になると、制御回路６０のバッファ６１の出力が論理“０”となり、Ｎｃｈトランジスタ６２はＯＦＦ、Ｐｃｈトランジスタ６３はＯＮとなる。これにより、コンデンサ１２３に放電ルートが形成され、定電流源として動作するＰｃｈトランジスタ１２１によってほぼ定電流の放電電流Ｉ３がコンデンサ１２３から流れて、コンデンサ１２３は放電される。
【０１３２】
図９に示すように、放電電流Ｉ３はタイミングＴ３１から流れ出すので、コンデンサ１２３は、この放電電流Ｉ３によって放電されて、接続点Ａの電圧レベルは、コンデンサ１２３の放電量に比例し、タイミングＴ３１を基点として電池電圧ＶＢＴからほぼ直線的に増加してタイミングＴ３３で電源電圧ＶＤＤに到達する。ここで、接続点Ａの電位が電源電圧ＶＤＤに近づくと、Ｐｃｈトランジスタ１２１に流れる放電電流Ｉ３は減少し、接続点Ａの電位が電源電圧ＶＤＤに達したタイミングＴ３３で、放電電流Ｉ３は零となる。
【０１３３】
そして、接続点Ａの電圧レベルが電池電圧ＶＢＴの約１／２に到達したタイミングＴ３２で、インバータ１２２の入力レベルが閾値を越えるので、出力である短絡制御信号Ｐ５の論理が“１”から“０”に反転する。したがって、短絡制御信号Ｐ５は、起動信号Ｐ４が論理“０”になったタイミングＴ３１からタイミングＴ３２まで遅延時間Ｔｃが与えられて出力されることになる。
【０１３４】
短絡制御信号Ｐ５がタイミングＴ３２で論理“０”になると、前述したように、スイッチ素子２１、２２が共にＯＮするので、システム電圧ＶＲＥＧと電源電圧ＶＳＳは、電源電圧ＶＤＤに短絡する。これにより、システム電圧ＶＲＥＧと電源電圧ＶＳＳは、タイミングＴ３２から少しの時間を経過して、電源電圧ＶＤＤの電圧レベル（すなわち０Ｖ）に達することになる。
【０１３５】
以上の動作によって、レベルシフタ２３は、タイミングＴ３１で非活性状態となり、システム電圧ＶＲＥＧと電源電圧ＶＳＳは、タイミングＴ３１より遅延時間Ｔｃだけ遅れたタイミングＴ３２で短絡状態となる。これにより、タイミングＴ３２でシステム電圧ＶＲＥＧと電源電圧ＶＳＳが短絡状態に移行するときに、第１の内部回路３０の動作が不定状態となって、計時制御信号Ｐ１から不正信号が出力されたとしても、レベルシフタ２３は、すでにタイミングＴ３１で非活性状態となっているので、その不正信号を遮断することができる。
【０１３６】
タイミングＴ３１からタイミングＴ３２までの遅延時間Ｔｃは、レベルシフタ２３が起動信号Ｐ４によって非活性状態となるまでの時間を越えた時間に設定される。この遅延時間Ｔｃは、遅延回路１２０のコンデンサ１２３の静電容量Ｃと、Ｐｃｈトランジスタ１２１に流れる放電電流Ｉ３から任意に設定することができる。なお、放電電流Ｉ３を定電流として流すＰｃｈトランジスタ１２１は、前述したように、低電圧のバイアス電圧（システム電圧ＶＲＥＧ又はリファレンス電圧ＶＲＥＦ１、ＶＲＥＦ２）によって浅くバイアスされているので、放電電流Ｉ３は前述の構成例Ａの動作（図５参照）で示した放電電流Ｉ１より電流値を小さくできる。
【０１３７】
これにより、構成例Ａの動作（図５参照）で示した遅延時間Ｔａと、この構成例Ｃによる遅延時間Ｔｃを等しく設定する場合は、遅延回路１２０のコンデンサ１２３の静電容量Ｃを小さくできるので、コンデンササイズを小さくして、電子回路１のチップ面積を縮小することができる。また、構成例Ａで示した放電電流Ｉ１と、この構成例Ｃによる放電電流Ｉ３を等しく設定する場合は、バイアスが浅い分だけＰｃｈトランジスタ１２１のトランジスタサイズを小さくできるので、ＩＣチップの面積を縮小できる利点がある。
【０１３８】
［制御回路の説明（構成例Ｄ）：図１０］
次に、制御回路の構成例Ｄの回路構成を図１０を用いて説明する。
構成例Ｄとすでに説明した構成例との違いは、構成例Ｃで説明した遅延回路に放電のバイパス手段を設けたという点である。
図１０において、７０は構成例Ｄの制御回路である。制御回路７０は電池電圧ＶＢＴによって動作し、遅延回路１３０と、この遅延回路１３０に接続されるバッファ７１と、Ｎｃｈトランジスタ７２とＰｃｈトランジスタ７３とによって構成される。遅延回路１３０
は、放電手段としてのＰｃｈトランジスタ１３１と、インバータ１３２と、容量素子であるコンデンサ１３３と、バイパス手段としてのＰｃｈトランジスタ１３４とによって構成される。
【０１３９】
ここで、バッファ７１は起動信号Ｐ４を入力し、その出力はＮｃｈトランジスタ７２とＰｃｈトランジスタ７３とのゲート端子Ｇに接続されている。Ｎｃｈトランジスタ７２のソース端子Ｓは電池電圧ＶＢＴに接続されている。Ｎｃｈトランジスタ７２のドレイン端子Ｄは、遅延回路１３０のＰｃｈトランジスタ１３１のドレイン端子Ｄとインバータ１３２の入力端子とコンデンサ１３３の一方の端子とに接続され、この接続点をＡと定義する。また、接続点Ａはバイパス手段のＰｃｈトランジスタ１３４のドレイン端子Ｄにも接続される。
【０１４０】
Ｐｃｈトランジスタ７３のソース端子Ｓは、電源電圧ＶＤＤに接続され、コンデンサ１３３の他方の端子も電源電圧ＶＤＤに接続されている。Ｐｃｈトランジスタ７３のドレイン端子Ｄは、Ｐｃｈトランジスタ１３１のソース端子ＳとＰｃｈトランジスタ１３４のソース端子Ｓに接続される。また、Ｐｃｈトランジスタ１３１のゲート端子Ｇは、システム電圧発生回路１０の出力であるシステム電圧ＶＲＥＧ、又は、リファレンス電圧ＶＲＥＦ１、ＶＲＥＦ２のいずれかに接続される。すなわち、Ｐｃｈトランジスタ１３１は、システム電圧発生回路１０の安定した低電圧電源によってバイアスされる。
【０１４１】
そして、インバータ１３２の出力端子からは短絡制御信号Ｐ５が出力されている。また、短絡制御信号Ｐ５は、Ｐｃｈトランジスタ１３４のゲート端子Ｇに接続される。なお、バッファ７１は、起動信号Ｐ４がＮｃｈトランジスタ７２とＰｃｈトランジスタ７３を十分駆動できるならば、無くてもよい。
【０１４２】
ここで、遅延回路１３０のＰｃｈトランジスタ１３１は、ゲート端子Ｇに入力されるシステム電圧ＶＲＥＧ、又は、リファレンス電圧ＶＲＥＦ１、ＶＲＥＦ２によってバイアスされ、所定の定電流源となるようにトランジスタサイズが最適化されている。すなわち、Ｐｃｈトランジスタ１３１は、所定の定電流である放電電流を流して、コンデンサ１３３の放電手段として機能する。また、Ｐｃｈトランジスタ１３４とＰｃｈトランジスタ７３は、ＯＮ抵抗を十分に小さく設定し、Ｐｃｈトランジスタ１３４はコンデンサ１３３に充電された電荷を瞬時に放電するバイパス手段として機能する。なお、制御回路７０の詳細な動作説明は後述する。
【０１４３】
このように、構成例Ｄの制御回路７０は、遅延回路１３０のコンデンサ１３３の放電手段として、定電流源のＰｃｈトランジスタ１３１を用いているので、Ｐｃｈトランジスタ１３１のトランジスタサイズやゲートＧに入力するシステム電圧ＶＲＥＧ、又は、リファレンス電圧ＶＲＥＦ１、ＶＲＥＦ２によって定電流の電流値を任意に設定し、短絡制御信号Ｐ５の遅延時間を最適に調整することができる。
【０１４４】
また、Ｐｃｈトランジスタ１３４を設けているので、Ｐｃｈトランジスタ１３４をＯＮさせることにより、これに放電電流を流し、それによってコンデンサ１３３の電荷が瞬時にほぼ零にすることができる。コンデンサ１３３の電圧が放電過程で中間電位をたどる際に、コンデンサ１３３の電圧を入力する後段の回路であるインバータ１３２に生じる貫通電流を低減させることができる。
【０１４５】
また、構成例Ｄの制御回路７０は前述の構成例Ｃと同様に、放電手段であるＰｃｈトランジスタ１３１を低電圧でバイアスしているので、Ｐｃｈトランジスタ１３１のトランジスタサイズを小さくでき、また、コンデンサ１３３の静電容量Ｃを小さく設定することができる利点がある。ここで、電子回路１又は電子回路２００に構成例Ｄの制御回路７０を
用いる場合は、システム電圧発生回路１０からシステム電圧ＶＲＥＧ又はリファレンス電圧ＶＲＥＦ１、ＶＲＥＦ２（図１と図２の破線で示す）を供給する。なお、以降の説明では、Ｐｃｈトランジスタ１３１は、リファレンス電圧ＶＲＥＦ１によってバイアスされることを例として説明する。
【０１４６】
［制御回路の構成例Ｄによる電子回路の動作説明：図１、図１０、図１１］
次に、電子回路の構成例１（図１参照）に制御回路の構成例Ｄ（図１０参照）を適応した場合の動作をタイミングチャートの図１１を主に用い、図１、図１０を適宜参照して説明する。
なお、電子回路の構成例２（図２参照）に制御回路の構成例Ｄを適応した場合も動作は同様である。また、図１１のタイミングチャートは、前述した図４のタイミングチャート（制御回路の構成例Ａによる動作説明）と基本動作は同様であるので、重複する説明は省略する。
【０１４７】
図１１において、入出力回路２４から出力される起動信号Ｐ４が論理“１”であるときは、構成例１の電子回路１（図１参照）は通常動作モードであるので、システム電圧発生回路１０は動作状態であり、第１の内部回路３０、レベルシフタ２３、入出力回路２４は、それぞれの動作を継続し、モータ５を駆動して時刻が表示されている。
【０１４８】
この通常動作モードにおいて、図１１のタイミングＴ４１で起動信号Ｐ４が論理“０”になると、電子回路１はパワーダウンモードに移行する。ここで、電子回路１がパワーダウンモードになる条件、およびパワーダウンモードでの動作は、前述の制御回路の構成例Ａによる動作説明と同様であるので説明は省略する。
【０１４９】
次に、パワーダウンモードへの移行動作を詳細に説明する。図１１のタイミングＴ４１で、起動信号Ｐ４が論理“０”になると、レベルシフタ２３のイネーブル端子ＥＮが論理“０”になるので、レベルシフタ２３は、直ちに非活性状態となって出力信号Ｐ２を停止する。
【０１５０】
一方、図１０で示す制御回路７０は、起動信号Ｐ４が論理“１”の通常動作モードの時は、バッファ７１の出力が論理“１”であるので、Ｎｃｈトランジスタ７２はＯＮ、Ｐｃｈトランジスタ７３はＯＦＦである。これにより、コンデンサ１３３に充電電流がＮｃｈトランジスタ７２によって流れてコンデンサ１３３は充電されると共に、接続点Ａは、論理“０”が保たれるので、インバータ１３２の出力である短絡制御信号Ｐ５は、論理“１”が継続する。また、遅延回路１３０のＰｃｈトランジスタ１３４は、短絡制御信号Ｐ５が論理“１”であるので、ＯＦＦ状態が継続する。なお、遅延回路１３０のＰｃｈトランジスタ１３１は、通常動作モードであっても、パワーダウンモードであっても、リファレンス電圧ＶＲＥＦ１によってバイアスされている。
【０１５１】
ここで、通常動作モードからパワーダウンモードになって起動信号Ｐ４が論理“０”になると、制御回路７０のバッファ７１の出力が論理“０”となり、Ｎｃｈトランジスタ７２はＯＦＦ、Ｐｃｈトランジスタ７３はＯＮとなる。これにより、コンデンサ１３３に放電ルートが形成され、定電流源として動作するＰｃｈトランジスタ１３１によってほぼ定電流の放電電流Ｉ４がコンデンサ１３３から流れて、コンデンサ１３３は放電される。
【０１５２】
ここで、図１１に示すように、放電電流Ｉ４はタイミングＴ４１から流れ出すので、コンデンサ１３３は、この放電電流Ｉ４によって放電されて、接続点Ａの電圧レベルは、コンデンサ１３３の放電量に比例し、タイミングＴ４１を基点として電池電圧ＶＢＴからほぼ直線的に電源電圧ＶＤＤに向かって増加する。
【０１５３】
そして、接続点Ａの電圧レベルが電池電圧ＶＢＴの約１／２に到達したタイミングＴ４２で、インバータ１３２の入力レベルが閾値を越えるので、出力である短絡制御信号Ｐ５の論理が“１”から“０”に反転する。これにより、短絡制御信号Ｐ５は、起動信号Ｐ４が論理“０”になったタイミングＴ４１からタイミングＴ４２まで遅延時間Ｔｄが与えられて出力される。
【０１５４】
また、タイミングＴ４２において、短絡制御信号Ｐ５が論理“０”になると、バイパス手段であるＰｃｈトランジスタ１３４がＯＮするので、Ｐｃｈトランジスタ１３４には、放電電流Ｉ４´が図示するように瞬時に流れ、それによってコンデンサ１３３の電荷が瞬時にほぼ零になるので、その後の放電電流Ｉ４、Ｉ４´は零となる。
【０１５５】
これは、Ｐｃｈトランジスタ１３４とＰｃｈトランジスタ７３のＯＮ抵抗が小さいので、コンデンサ１３３が短絡状態になるからである。これにより、接続点Ａの電位は、タイミングＴ４２において瞬時に電源電圧ＶＤＤに引き上げられる。すなわち、Ｐｃｈトランジスタ１３４は、コンデンサ１３３の電圧である接続点Ａの電圧レベルに基づいて、Ｐｃｈトランジスタ１３１をバイパスするバイパス手段として機能する。
【０１５６】
また、図１１に示すように、遅延回路１３０のインバータ１３２に流れる貫通電流をＩｐとすると、貫通電流Ｉｐは接続点Ａの電圧レベルが電池電圧ＶＢＴの１／２に近づくと増加するが、タイミングＴ４２において接続点Ａの電圧レベルは電源電圧ＶＤＤに瞬時に引き上げられるので、貫通電流Ｉｐは瞬時に零となる。すなわち、Ｐｃｈトランジスタ１３４のＯＮによって、インバータ１３２の入力電圧が瞬時に電源電圧ＶＤＤに引き上げられることで、インバータ１３２に流れる貫通電流Ｉｐを約半減させることができる。
【０１５７】
このインバータ１３２の内部回路は、図示しないがＰｃｈトランジスタとＮｃｈトランジスタとのコンプリメンタリ構造であるので、その入力が電源電圧の１／２付近の電位である場合、ＰｃｈとＮｃｈとの両方のトランジスタがＯＮ状態となって大きな貫通電流Ｉｐが流れるが、構成例Ｄである制御回路７０の遅延回路１３０は、この貫通電流Ｉｐを約半減できる。これにより、構成例Ｄの制御回路７０は、二次電池３の消費電流を低減し、電池駆動時間を延長できる利点を有している。なお、タイミングＴ４２以降の貫通電流Ｉｐの破線は、バイパス手段がない場合の貫通電流Ｉｐの推移を示している。
【０１５８】
以上の動作によって、レベルシフタ２３は、タイミングＴ４１で非活性状態となり、システム電圧ＶＲＥＧと電源電圧ＶＳＳは、タイミングＴ４１より遅延時間Ｔｄだけ遅れたタイミングＴ４２で短絡状態となる。これにより、タイミングＴ４２でシステム電圧ＶＲＥＧと電源電圧ＶＳＳが短絡状態に移行するときに、第１の内部回路３０の動作が不定状態となって、計時制御信号Ｐ１から不正信号が出力されたとしても、レベルシフタ２３は、すでにタイミングＴ４１で非活性状態となっているので、その不正信号を遮断することができる。
【０１５９】
また、放電電流Ｉ４を定電流として流すＰｃｈトランジスタ１３１は、前述したように、低電圧のバイアス電圧（システム電圧ＶＲＥＧ又はリファレンス電圧ＶＲＥＦ１、ＶＲＥＦ２）によってバイアスされているので、構成例Ｄの制御回路７０は前述した構成例Ｃと同様な利点を備えている。
【０１６０】
［制御回路の説明（構成例Ｅ）：図１２］
次に、制御回路の構成例Ｅの回路構成を図１２を用いて説明する。
構成例Ｅとすでに説明した構成例との違いは、構成例Ｂで説明した遅延回路に放電のバイパス手段を設けたという点である。
図１２において、８０は構成例Ｅの制御回路である。制御回路８０は電池電圧ＶＢＴに
よって動作し、遅延回路１４０と、この遅延回路１４０に接続されるバッファ８１と、Ｎｃｈトランジスタ８２とＰｃｈトランジスタ８３とによって構成される。遅延回路１４０は、放電手段としての抵抗素子である抵抗１４１と、インバータ１４２と、容量素子であるコンデンサ１４３と、バイパス手段としてのＰｃｈトランジスタ１４４とによって構成される。
【０１６１】
ここで、バッファ８１は起動信号Ｐ４を入力し、その出力はＮｃｈトランジスタ８２とＰｃｈトランジスタ８３とのゲート端子Ｇに接続されている。Ｎｃｈトランジスタ８２のソース端子Ｓは電池電圧ＶＢＴに接続されている。Ｎｃｈトランジスタ８２のドレイン端子Ｄは、遅延回路１４０の抵抗１４１の一方の端子とインバータ１４２の入力端子とコンデンサ１４３の一方の端子とに接続され、この接続点をＡと定義する。また、接続点Ａはバイパス手段のＰｃｈトランジスタ１４４のドレイン端子Ｄにも接続される。
【０１６２】
Ｐｃｈトランジスタ８３のソース端子Ｓは、電源電圧ＶＤＤに接続され、コンデンサ１４３の他方の端子も電源電圧ＶＤＤに接続されている。Ｐｃｈトランジスタ８３のドレイン端子Ｄは、抵抗１４１の他方の端子とＰｃｈトランジスタ１４４のソース端子Ｓに接続される。
【０１６３】
そして、インバータ１４２の出力端子からは短絡制御信号Ｐ５が出力されている。また、短絡制御信号Ｐ５は、Ｐｃｈトランジスタ１４４のゲート端子Ｇに接続される。なお、バッファ８１は、起動信号Ｐ４がＮｃｈトランジスタ８２とＰｃｈトランジスタ８３を十分駆動できるならば、無くてもよい。
【０１６４】
ここで、放電手段としての抵抗１４１は、コンデンサ１４３に充電された電荷を所定の時間で放電できるように、所定の抵抗値Ｒが設定されている。また、Ｐｃｈトランジスタ１４４とＰｃｈトランジスタ８３は、抵抗１４１の抵抗値Ｒと比較してＯＮ抵抗を十分に小さく設定し、Ｐｃｈトランジスタ１４４はコンデンサ１４３に充電された電荷を瞬時に放電するバイパス手段として機能する。なお、制御回路８０の詳細な動作説明は後述するが、Ｐｃｈトランジスタ１４４の機能については、すでに説明した構成例ＤのＰｃｈトランジスタ１３４と同様である。
【０１６５】
このように、構成例Ｅの制御回路８０は、遅延回路１４０のコンデンサ１４３の放電手段として抵抗１４１を用いているので、この抵抗１４１の抵抗値Ｒとコンデンサ１４３の静電容量Ｃによる時定数で、遅延回路１４０による遅延時間を容易に設定できる利点がある。
【０１６６】
［制御回路の構成例Ｅによる電子回路の動作説明：図１、図１２、図１３］
次に、電子回路の構成例１（図１参照）に制御回路の構成例Ｅ（図１２参照）を適応した場合の動作をタイミングチャートの図１３を主に用い、図１、図１２を適宜参照して説明する。
なお、電子回路の構成例２（図２参照）に制御回路の構成例Ｅを適応した場合も動作は同様である。また、図１３のタイミングチャートは、前述した図４のタイミングチャート（制御回路の構成例Ａによる動作説明）と基本動作は同様であるので、重複する説明は省略する。
【０１６７】
図１３において、入出力回路２４から出力される起動信号Ｐ４が論理“１”であるときは、構成例１の電子回路１（図１参照）は通常動作モードであるので、システム電圧発生回路１０は動作状態であり、第１の内部回路３０、レベルシフタ２３、入出力回路２４は、それぞれの動作を継続し、モータ５を駆動して時刻が表示されている。
【０１６８】
この通常動作モードにおいて、図１３のタイミングＴ５１で起動信号Ｐ４が論理“０”になると、電子回路１はパワーダウンモードに移行する。ここで、電子回路１がパワーダウンモードになる条件、およびパワーダウンモードでの動作は、前述の制御回路の構成例Ａによる動作説明と同様であるので説明は省略する。
【０１６９】
次に、パワーダウンモードへの移行動作を詳細に説明する。図１３のタイミングＴ５１で、起動信号Ｐ４が論理“０”になると、レベルシフタ２３のイネーブル端子ＥＮが論理“０”になるので、レベルシフタ２３は、直ちに非活性状態となって出力信号Ｐ２を停止する。
【０１７０】
一方、図１２で示す制御回路８０は、起動信号Ｐ４が論理“１”の通常動作モードの時は、バッファ８１の出力が論理“１”であるので、Ｎｃｈトランジスタ８２はＯＮ、Ｐｃｈトランジスタ８３はＯＦＦである。これにより、コンデンサ１４３に充電電流がＮｃｈトランジスタ８２によって流れてコンデンサ１４３は充電されると共に、接続点Ａは、論理“０”が保たれるので、インバータ１４２の出力である短絡制御信号Ｐ５は、論理“１”が継続する。また、遅延回路１４０のＰｃｈトランジスタ１４４は、短絡制御信号Ｐ５が論理“１”であるので、ＯＦＦ状態が継続する。
【０１７１】
ここで、通常動作モードからパワーダウンモードになって起動信号Ｐ４が論理“０”になると、制御回路８０のバッファ８１の出力が論理“０”となり、Ｎｃｈトランジスタ８２はＯＦＦ、Ｐｃｈトランジスタ８３はＯＮとなる。これにより、コンデンサ１４３に放電ルートが形成され、抵抗１４１の抵抗値Ｒとコンデンサ１４３の静電容量Ｃによる時定数に応じた過渡電流が放電電流Ｉ５として流れる。
【０１７２】
この放電電流Ｉ５によってコンデンサ１４３は放電されるので、接続点Ａの電圧レベルは、タイミングＴ５１を基点としてコンデンサ１４３の放電量に比例して電池電圧ＶＢＴから電源電圧ＶＤＤに向かって増加する。
【０１７３】
そして、接続点Ａの電圧レベルが電池電圧ＶＢＴの約１／２に到達したタイミングＴ５２で、インバータ１４２の入力レベルが閾値を越えるので、出力である短絡制御信号Ｐ５の論理が“１”から“０”に反転する。これにより、短絡制御信号Ｐ５は、起動信号Ｐ４が論理“０”になったタイミングＴ５１からタイミングＴ５２まで遅延時間Ｔｅが与えられて出力される。
【０１７４】
また、タイミングＴ５２において、短絡制御信号Ｐ５が論理“０”になると、バイパス手段であるＰｃｈトランジスタ１４４がＯＮするので、Ｐｃｈトランジスタ１４４には、放電電流Ｉ５´が図示するように瞬時に流れ、それによってコンデンサ１４３の電荷が瞬時にほぼ零になるので、その後の放電電流Ｉ５、Ｉ５´は零となる。これにより、接続点Ａの電位は、タイミングＴ５２において瞬時に電源電圧ＶＤＤに引き上げられる。すなわち、Ｐｃｈトランジスタ１４４は、コンデンサ１４３の電圧である接続点Ａの電圧レベルに基づいて、抵抗１４１をバイパスするバイパス手段として機能する。
【０１７５】
また、図１３に示すように、遅延回路１４０のインバータ１４２に流れる貫通電流をＩｐとすると、貫通電流Ｉｐは接続点Ａの電圧レベルが電池電圧ＶＢＴの１／２に近づくと増加するが、タイミングＴ５２において接続点Ａの電圧レベルは電源電圧ＶＤＤに瞬時に引き上げられるので、貫通電流Ｉｐは瞬時に零となる。すなわち、Ｐｃｈトランジスタ１４４のＯＮによって、インバータ１４２の入力電圧が瞬時に電源電圧ＶＤＤに引き上げられることで、インバータ１４２に流れる貫通電流Ｉｐを約半減させることができる。
【０１７６】
以上の動作によって、レベルシフタ２３は、タイミングＴ５１で非活性状態となり、シ
ステム電圧ＶＲＥＧと電源電圧ＶＳＳは、タイミングＴ５１より遅延時間Ｔｅだけ遅れたタイミングＴ５２で短絡状態となる。これにより、タイミングＴ５２でシステム電圧ＶＲＥＧと電源電圧ＶＳＳが短絡状態に移行するときに、第１の内部回路３０の動作が不定状態となって、計時制御信号Ｐ１から不正信号が出力されたとしても、レベルシフタ２３は、すでにタイミングＴ５１で非活性状態となっているので、その不正信号を遮断することができる。
【０１７７】
また、構成例Ｅによる遅延時間Ｔｅは、遅延回路１４０のコンデンサ１４３の静電容量Ｃと、抵抗１４１の抵抗値Ｒによる時定数によって簡単に設定できるので、遅延時間Ｔｅの値を回路の特性に応じて任意に設定することができる。
【０１７８】
なお、以上説明した実施形態で示したブロック図や回路図等は、これに限定されるものではなく、本発明の要旨を満たすものであれば、任意に変更してよい。
【産業上の利用可能性】
【０１７９】
本発明の電子回路は、太陽電池を備えた時計システムはもちろんのこと、電池駆動によって動作し、パワーダウンモードを備えた様々な電子機器の電子回路に好適である。
【符号の説明】
【０１８０】
１、２００ 電子回路
２ 太陽電池（ＳＣ）
３ 二次電池
４ ダイオード
５ モータ
１０ システム電圧発生回路
１０ａ リファレンス電圧生成回路
１０ｂ 差動増幅回路
１０ｃ 出力回路
２１、２２ スイッチ素子
２３ レベルシフタ
２４ 入出力回路
３０ 第１の内部回路
４０、５０、６０、７０、８０ 制御回路
１００、１１０、１２０、１３０、１４０ 遅延回路
２１０ 第２の内部回路
２１１ 電源電圧検出回路
Ｐ１ 計時制御信号
Ｐ２ 出力信号
Ｐ３ 駆動信号
Ｐ４ 起動信号
Ｐ５ 短絡制御信号
ＶＤＤ 電源電圧
ＶＳＳ 電源電圧
ＶＢＴ 電池電圧
ＶＲＥＧ システム電圧
ＶＲＥＦ１、ＶＲＥＦ２ リファレンス電圧
【技術分野】
【０００１】
本発明は、電池電圧で駆動される電子回路に関し、特に電池電圧に応じて電源供給を許可又は遮断する機能を有する電子回路の電源制御に関する。
【背景技術】
【０００２】
集積回路などに搭載される電子回路の内部は、複数の電源電圧によって駆動されることが一般的である。たとえば、外部と情報交換を行う入出力回路では、電気的な外部ノイズの影響を抑えるためや、モータや表示パネルなどの高い駆動力が必要な回路を動作させるために、比較的高い電圧レベルの電源電圧で駆動され、電子回路の内部で情報処理のために高速で動作する演算回路などは、消費電力を極力抑えるために、低い電圧レベルの電源電圧で駆動される。
【０００３】
このような複数の電圧レベルの電源で動作する電子回路は、低電圧電源を出力する内部電源回路を内蔵して、高速動作の回路ブロックに低電圧電源を供給し、他の回路ブロックは、低電圧電源よりも高い電圧レベルの電源で駆動される。そして、電源電圧の異なるそれぞれの回路ブロックは、信号の電圧レベルを変換するレベルシフタと呼ばれる変換回路を介して信号の受け渡しが行われる。
【０００４】
また、特に電池駆動されている電子回路では、消費電力の低減を目的として、所定の条件で回路動作を一時的に停止するパワーダウンモードを備えることが一般的である。たとえば、電子回路の電源である二次電池の電池電圧が低下した場合、内部電源回路をパワーダウンモードに移行させて内部電源電圧の出力を遮断し、二次電池の電圧が回復するまで電子回路の消費電流を最小限に抑える制御を行う。そして、二次電池が充電されるなどして電池電圧が回復した場合は、内部電源回路をパワーダウンモードから復帰させて内部電源電圧の供給を許可し、電子回路を通常動作状態とする制御が実施される。
【０００５】
しかし、パワーダウンモードへの移行とパワーダウンモードからの復帰によって、内部電源電圧の出力停止又は出力開始を行うと、その切り替え時に電子回路が通常動作とは異なる不安定動作を行い、様々な不具合が発生する場合がある。以下、図面によりパワーダウンモードを備えた内部電源回路を有する従来の電子回路の一例から、パワーダウンモードの切り替え時に生じる不具合を説明する。
【０００６】
図１４は、従来から知られているパワーダウンモードを備えた内部電源回路を有する電子回路の一例であり、太陽電池と二次電池を備えた時計システムを例としている。図１４において、電子回路６００は、ワンチップＩＣによる時計用電子回路であり、内部電源回路であるシステム電圧発生回路６１０、内部回路６２０、レベルシフタ６３０、入出力回路６４０などによって構成される。また、２は太陽電池（以下ＳＣと略す）であり、３は二次電池であり、４は逆流防止用のダイオードであり、５は時計の時針又は分針（共に図示せず）等を動かすモータである。
【０００７】
ここで、ＳＣ２は、光によって起電力を発生し、並列に接続されている二次電池３に充電電流を供給して充電を行う。なお、ＳＣ２のプラス側は二次電池３のプラス側に接続され、ＳＣ２のマイナス側はダイオード４を介して二次電池３のマイナス側に接続している。また、二次電池３のプラス側は電子回路６００のプラス端子６０１に接続され、二次電池３のマイナス側は電子回路６００のマイナス端子６０２に接続される。この接続によって、電子回路６００は、ＳＣ２によって充電される二次電池３を電源として動作する。
【０００８】
また、電子回路６００のプラス端子６０１は、回路の電源電圧ＶＤＤに接続され、マイナス端子６０２は、回路の電池電圧ＶＢＴに接続される。これにより、電源電圧ＶＤＤはプラス側の電源電圧となり、電子回路６００のグランドとなる。また、電池電圧ＶＢＴは、電源電圧ＶＤＤに対してマイナスの電源電圧であり、二次電池３の充電量に応じて電圧値が変動する。
【０００９】
また、電子回路６００に内蔵されるシステム電圧発生回路６１０は、電圧レギュレータ回路であり、後述する電源電圧ＶＳＳを入力して低電圧のシステム電圧ＶＲＥＧを発生し出力する。また、６１２と６１３はスイッチ素子であり、スイッチ素子６１２は、ＯＮによってシステム電圧ＶＲＥＧを電源電圧ＶＤＤに短絡させ、スイッチ素子６１３は、ＯＮによって電源電圧ＶＳＳを電源電圧ＶＤＤに短絡させる機能を備えている。なお、電源電圧ＶＳＳは電池電圧ＶＢＴから作られるが、電源電圧ＶＳＳの発生回路であるＶＳＳ電源回路の図示は省略している。また、各電源電圧の電圧レベルは、絶対値レベルでＶＢＴ＞ＶＳＳ＞ＶＲＥＧの関係にある。
【００１０】
内部回路６２０は、図示しないが時計の計時処理回路や記憶回路等で構成され、電源電圧ＶＳＳとシステム電圧ＶＲＥＧの両方を電源として動作している。レベルシフタ６３０は、電池電圧ＶＢＴによって動作し、イネーブル端子ＥＮｂに電源電圧ＶＳＳが接続され、内部回路６２０からの制御信号Ｐ１００を入力して、電池電圧ＶＢＴの電圧レベルにレベルシフトした出力信号Ｐ１０１を出力する。なお、このイネーブル端子ＥＮｂは、論理“０”で活性、論理“１”で非活性となる。
【００１１】
入出力回路６４０は、電池電圧ＶＢＴによって動作し、出力信号Ｐ１０１を入力し、電子回路６００の外部に駆動信号Ｐ１０２を出力する。この駆動信号Ｐ１０２は、出力端子６０３を介してモータ５に供給され、モータ５を駆動して時針又は分針等を動かして時刻を表示する。また、入出力回路６４０からは、起動信号Ｐ１０３が出力し、前述したスイッチ素子６１２、６１３に入力して、スイッチ素子６１２、６１３のＯＮ又はＯＦＦ制御を行う。
【００１２】
次に、この従来の電子回路６００の動作の概略を図１５のタイミングチャートによって説明し、電子回路６００の不具合を検証する。図１５において、入出力回路６４０からの起動信号Ｐ１０３が論理“１”のとき、スイッチ素子６１２、６１３はＯＦＦ状態であって、システム電圧ＶＲＥＧと電源電圧ＶＳＳは出力されて、電子回路６００は通常動作モードが継続される。
【００１３】
この通常動作モードでは、内部回路６２０にシステム電圧ＶＲＥＧと電源電圧ＶＳＳが供給されて計時動作等が実行される。また、レベルシフタ６３０のイネーブル端子ＥＮｂには、電源電圧ＶＳＳが供給されているので、レベルシフタ６３０はイネーブル端子ＥＮｂが論理“０”であると判断して活性状態となり、内部回路６２０からの制御信号Ｐ１００は、レベルシフタ６３０によってレベルシフトされて、出力信号Ｐ１０１が出力する。また、入出力回路６４０は出力信号Ｐ１０１を入力して駆動信号Ｐ１０２を出力し、モータ５を駆動して時刻を継続的に表示する。
【００１４】
ここで、図１５のタイミングＴ１において、入出力回路６４０から出力される起動信号Ｐ１０２が所定の条件で論理“０”になると、スイッチ素子６１２、６１３はＯＮ状態となり、システム電圧ＶＲＥＧと電源電圧ＶＳＳは、電源電圧ＶＤＤに短絡して出力が遮断される。このとき、内部回路６２０の寄生容量などの影響によって、電源電圧ＶＳＳより早くシステム電圧ＶＲＥＧが電源電圧ＶＤＤに到達する場合がある。
【００１５】
具体的には、図１５のタイミングＴ１でスイッチ素子６１２、６１３がＯＮとなった後
、システム電圧ＶＲＥＧが電源電圧ＶＤＤに近づいて、タイミングＴ２でシステム電圧ＶＲＥＧが内部回路６２０の最低動作電圧以下になったとすると、内部回路６２０の動作はタイミングＴ２以降で不定となる。その後、電源電圧ＶＳＳが遅れて電源電圧ＶＤＤに近づくが、レベルシフタ６３０のイネーブル端子ＥＮｂは電源電圧ＶＳＳに接続されているので、レベルシフタ６３０はタイミングＴ３でイネーブル端子ＥＮｂの論理が “０”から“１”に変化したと判断して、活性状態から非活性状態に切り替わる。
【００１６】
この結果、タイミングＴ２からタイミングＴ３までの期間は、レベルシフタ６３０が活性状態であるにも係わらず、内部回路６２０の動作が不定状態となるので、レベルシフタ６３０は内部回路６２０からの不正信号をスルーして、出力信号Ｐ１０１として不正信号を出力し、モータ５などの外部の機器を誤動作させる原因となる。また、タイミングＴ２からＴ３の期間は、レベルシフタ６３０などの動作が不安定となるので、回路に流れる貫通電流が増大して、二次電池３の消費電力が増大する不具合もある。
【００１７】
このようなパワーダウンモードの切り替え時の不具合を解消するために、特にパワーダウンモードからの復帰において、パワーダウンモードを制御するパワーダウン信号のオフ後に、レベルシフタを活性化するレベルシフタ制御信号を所定時間だけ遅らせて出力する制御方法が開示されている（例えば、特許文献１参照。）。
【００１８】
この特許文献１における従来の制御方法は、パワーダウンモードからの復帰において、パワーダウン信号のオフ後の経過時間を計測する内部タイマーを備え、レベルシフタを活性化するレベルシフタ制御信号を所定時間だけ遅らせる制御が開示されている。
【００１９】
また、パワーダウン信号のオフ後に、内部電源電圧が供給されて動作する発振部の発振信号が所定周波数に達したことを検出する周波数検出手段を備え、この周波数検出手段からの検出信号によって、レベルシフタを活性化するレベルシフタ制御信号を所定時間だけ遅らせる制御も開示されている。
【００２０】
また、パワーダウン信号のオフ後に、電圧レベルが徐々に上昇する電圧信号を出力する電圧発生回路と、電圧信号が所定電圧に上昇したことを検出する電圧検出回路を有し、この電圧検出回路からの検出信号によって、レベルシフタを活性化するレベルシフタ制御信号を所定時間だけ遅らせる制御も開示されている。
【００２１】
また、所定のコマンドを認識するコマンド認識部を有し、所定コマンドが外部から入力されてコマンド認識部の出力信号が出力されるまで、レベルシフタを活性化するレベルシフタ制御信号を遅らせる制御も開示されている。そして、これらの制御方法によって、パワーダウンモードからの復帰時に、内部回路に流れる貫通電流が増大する不具合を防止できることが示されている。
【先行技術文献】
【特許文献】
【００２２】
【特許文献１】特許第４１８８７２２号公報（第９頁、第１図）
【発明の概要】
【発明が解決しようとする課題】
【００２３】
しかしながら、特許文献１の従来技術は、パワーダウン信号のオフ後の経過時間を計測する内部タイマーを備えているが、このタイマーによってレベルシフタを活性化するレベルシフタ制御信号が所定時間だけ遅れたとしても、内部電源電圧が安定領域に達している保証がなく、レベルシフタが活性化したときに、内部電源電圧の不安定状態によってレベルシフタから異常な不正信号が出力される可能性がある。
【００２４】
また、発振回路と周波数検出手段を備えた場合においても、内部電源電圧が発振回路の最低動作電圧に達した時点で発振回路は発振を開始するので、発振回路の周波数が所定周波数に達したからといって、内部電源電圧が安定状態に達している保証がなく、レベルシフタが活性化したときに、内部電源電圧の不安定状態によってレベルシフタから不正信号が出力される可能性がある。
【００２５】
また、電圧発生回路を有する場合においても、内部電源電圧が立ち上がってから安定状態に達するまでの復帰時間は、環境温度やＩＣの製造ばらつき等で影響を受けるので、電圧レベルが徐々に上昇する電圧発生回路を用いてレベルシフタ制御信号を所定時間だけ遅らせたとしても、その所定時間経過後に内部電源電圧が安定領域に達している保証がなく、レベルシフタが活性化したときに、内部電源電圧の不安定状態によってレベルシフタから不正信号が出力される可能性がある。
【００２６】
また、特定のコマンドが出力されるまで、レベルシフタ制御信号を所定時間だけ遅らせたとしても、内部電源電圧が安定状態に達している保証がないので、レベルシフタが活性化したときに、内部電源電圧の不安定状態によってレベルシフタから不正信号が出力される可能性がある。また、安全を見込んで、相当長い経過時間後にコマンドを発行すれば安全性は高まるが、これでは、パワーダウンモードからの復帰に時間がかかりすぎて、実用的ではない。また、特許文献１に示した従来技術では、パワーダウンモードからの復帰時における不具合の解消が目的であり、パワーダウンモードへの移行時における不具合を解消することは開示も示唆もされていない。
【００２７】
本発明の目的は上記課題を解決し、内部電源電圧を遮断するパワーダウンモードへの移行を誤動作無く確実に実行するパワーダウンモードの移行シーケンスを備えた電子回路を提供することである。
【課題を解決するための手段】
【００２８】
上記課題を解決するために、本発明の電子回路は、下記記載の構成を採用する。
【００２９】
本発明の電子回路は、電源電圧から降圧してシステム電圧を発生するシステム電圧発生回路と、システム電圧を供給されて動作する第１の内部回路と、電源電圧を供給されて動作する第２の内部回路と、第１の内部回路からの信号を入力し、電源電圧の電圧レベルに変換し第２の内部回路へ出力するレベルシフタと、システム電圧発生回路を制御する制御回路と、を備える電子回路であって、制御回路は起動信号を入力し、この起動信号に所定の遅延時間を与えた短絡制御信号を出力する遅延回路を有し、起動信号は、レベルシフタを非活性又は活性として制御し、短絡制御信号はシステム電圧発生回路を停止状態又は動作状態として制御することを特徴とする。
【００３０】
このような構成にすれば、パワーダウンモードを制御する起動信号に所定の遅延時間を与えた短絡制御信号によって内部電源電圧を遮断するので、パワーダウンモードへの移行時に生じるレベルシフタからの不正信号の出力を解消することができる。
【００３１】
また、システム電圧発生回路は、リファレンス電圧生成回路と差動増幅回路と出力回路とを有する電圧レギュレータ回路であり、リファレンス電圧生成回路は、電源電圧を降圧して、電源電圧に依存しない定電圧であるリファレンス電圧を生成し、差動増幅回路は、一方の入力をリファレンス電圧とし、他方の入力を出力回路からフィードバックされた電圧として、双方の入力の差を増幅して出力するものであり、出力回路は、差動増幅回路の出力に基づいて制御される電圧をシステム電圧として出力する回路であってもよい。
【００３２】
このような構成にすれば、電源電圧の変動に依存しない定電圧のシステム電圧を生成することができる。
【００３３】
また、制御回路は、第２の内部回路に含まれるようにしてもよい。
【００３４】
このような構成にすれば、制御回路は第２の内部回路に含まれるので、電子回路を構成するＩＣチップの回路配置を最適化することができる。
【００３５】
また、短絡制御信号に与えられた所定の遅延時間は、起動信号によってレベルシフタが非活性するまでの時間を超えた時間であるようにしてもよい。
【００３６】
このような構成にすれば、レベルシフタが非活性となった後に、短絡制御信号がシステム電圧を遮断するので、レベルシフタからの不正信号の出力を確実に解消することができる。
【００３７】
また、遅延回路は、容量素子と、この容量素子を放電する放電手段である抵抗素子と、を備えてもよい。
【００３８】
このような構成にすれば、容量素子と抵抗素子によって遅延時間を容易に生成することができる。
【００３９】
また、遅延回路は、容量素子と、システム電圧又はリファレンス電圧に基づく放電電流で容量素子を放電する放電手段と、を備えたようにしてもよい。
【００４０】
このような構成にすれば、システム電圧又はリファレンス電圧に応じた遅延時間を容易に生成することができる。
【００４１】
また、遅延回路は、容量素子の電圧に基づいて放電手段をバイパスするバイパス手段をさらに備えるようにしてもよい。
【００４２】
このような構成にすれば、遅延回路に含まれるインバータに流れる貫通電流を低減させることができる。詳しくは、容量素子の電圧が放電過程で中間電位をたどる際に、容量素子の電圧を入力する後段の回路に生じる貫通電流を低減させることができる。
【００４３】
また、起動信号は、電源電圧を検出する電源電圧検出回路の検出結果に基づいて出力されるようにしてもよい。
【００４４】
これにより、電源電圧の変化を検出して起動信号を出力することができるので、電源電圧の変化に応じてシステム電圧発生回路を停止状態又は動作状態に制御し、パワーダウンモードへの移行と復帰を実行することができる。
【発明の効果】
【００４５】
本発明の電子回路により、パワーダウンモードを制御する起動信号に所定の遅延時間を与えた短絡制御信号によって内部電源電圧を遮断するので、パワーダウンモードへの移行時に生じるレベルシフタからの不正信号の出力を解消でき、電子回路によって制御される外部装置の誤動作を防止できる。また、パワーダウンモードの移行時に発生する回路の貫通電流を減少できるので、電子回路の低消費電力化を実現することができる。
【図面の簡単な説明】
【００４６】
【図１】本発明の実施形態の電子回路の構成例１を示すブロック図である。
【図２】本発明の実施形態の電子回路の構成例２を示すブロック図である。
【図３】本発明の実施形態の電子回路に含まれるシステム電圧発生回路の構成の一例を示す回路図である。
【図４】本発明の実施形態の電子回路に含まれる制御回路の構成例Ａを示す回路図である。
【図５】本発明の実施形態の電子回路に含まれる制御回路の構成例Ａに基づいた動作を説明するタイミングチャートである。
【図６】本発明の実施形態の電子回路に含まれる制御回路の構成例Ｂを示す回路図である。
【図７】本発明の実施形態の電子回路に含まれる制御回路の構成例Ｂに基づいた動作を説明するタイミングチャートである。
【図８】本発明の実施形態の電子回路に含まれる制御回路の構成例Ｃを示す回路図である。
【図９】本発明の実施形態の電子回路に含まれる制御回路の構成例Ｃに基づいた動作を説明するタイミングチャートである。
【図１０】本発明の実施形態の電子回路に含まれる制御回路の構成例Ｄを示す回路図である。
【図１１】本発明の実施形態の電子回路に含まれる制御回路の構成例Ｄに基づいた動作を説明するタイミングチャートである。
【図１２】本発明の実施形態の電子回路に含まれる制御回路の構成例Ｅを示す回路図である。
【図１３】本発明の実施形態の電子回路に含まれる制御回路の構成例Ｅに基づいた動作を説明するタイミングチャートである。
【図１４】従来の電子回路の構成を説明するブロック図である。
【図１５】従来の電子回路の動作の不具合を説明するタイミングチャートである。
【発明を実施するための形態】
【００４７】
本発明の特徴は、内部電源を有し、パワーダウンモードを備えた電子回路において、起動信号によってレベルシフタの非活性又は活性を制御し、起動信号に所定の遅延時間を与えた短絡制御信号を出力する制御回路によって内部電源を停止状態又は動作状態に制御し、レベルシフタが非活性になった後に内部電源を停止することで、パワーダウンモードへの移行時にレベルシフタから不正信号が出力することを防止するものである。
【００４８】
本発明の実施形態は、電子回路の２つの構成例を示して説明する。構成例１は起動信号に遅延時間を与える制御回路を内部回路と独立して配設する構成である。また、構成例２は起動信号に遅延時間を与える制御回路を内部回路に含めて配設する構成である。前者を第１の実施形態、後者を第２の実施形態として説明する。
【００４９】
また、本発明の特徴の主要構成要素である制御回路については、構成の異なる５つの構成例Ａ〜Ｅを提示して説明する。以下説明する構成例は、前述の第１及び第２の実施形態である構成例１及び構成例２に適用できるものである。
【００５０】
制御回路の構成例Ａの特徴は、遅延回路のコンデンサを放電する放電手段としてトランジスタによる定電流源が用いられている。
制御回路の構成例Ｂの特徴は、遅延回路のコンデンサを放電する放電手段として抵抗素子が用いられている。
制御回路の構成例Ｃの特徴は、遅延回路のコンデンサを放電する放電手段として、システム電圧発生回路の出力である低電圧をバイアスとしたトランジスタによる定電流源が用いられている。
【００５１】
制御回路の構成例Ｄの特徴は、遅延回路のコンデンサを放電する放電手段として、システム電圧発生回路の出力である低電圧をバイアスとしたトランジスタによる定電流源が用いられると共に、放電手段をバイパスして放電するバイパス手段が付加されている。
そして、制御回路の構成例Ｅの特徴は、遅延回路のコンデンサを放電する放電手段として抵抗素子が用いられると共に、放電手段をバイパスして放電するバイパス手段が付加されていることである。
【００５２】
なお、後述する制御回路の構成例Ａ〜Ｅの説明にあっては、その動作説においてそれぞれタイミングチャートを用いて行なうが、それぞれのタイミングチャートは、図面を見やすくするためにその横軸である時間軸を同一とはしていない。このため、構成例Ａ〜Ｅのそれぞれの短絡制御信号に与える遅延時間（Ｔａ〜Ｔｅ）の図面上の幅は、それぞれのタイミングチャートにおいて一定とはなっていない。
【００５３】
以下、図面に基づいて本発明の実施形態を詳述する。
なお、本発明の実施形態は、太陽電池と二次電池とを備えたアナログ時計システムを制御する電子回路を例にして説明する。つまり、光の照射により太陽電池で生成される起電力が元になる電池電圧ＶＢＴ、その電池電圧ＶＢＴより生成される電源電圧ＶＳＳ、及びグランド電位である電源電圧ＶＤＤの各電圧を有する電源系を備えたアナログ時計システムである。電池電圧ＶＢＴと電源電圧ＶＳＳとは同一の電圧値を有していてもよいが、実際の時計システムにおいては、上述のように、電池電圧ＶＢＴから電源電圧ＶＳＳを生成する場合が多いため、その例で説明することにする。
【００５４】
なお、この構成は、従来例として図１４で提示した太陽電池と二次電池とを備えたアナログ時計システムと基本的な部分は同一であるので、同一要素には同一番号を付し重複する説明は一部省略するものとする。
【００５５】
［実施形態の構成例１の構成説明：図１］
まず、図１を用いて第１の実施形態の電子回路、つまり構成例１の概略を説明する。
図１において、１は構成例１の電子回路である。電子回路１は従来例の図１４と同様にワンチップＩＣによる時計用電子回路であり、内部電源としてのシステム電圧発生回路１０、２つのスイッチ素子２１と２２、第１の内部回路３０、レベルシフタ２３、第２の内部回路としての入出力回路２４、及び、スイッチ素子２１と２２を制御する制御回路４０などによって構成される。
【００５６】
電子回路１の周辺には、従来例と同様にＳＣ２、二次電池３、逆流防止用のダイオード４、及び、時計の時針又は分針（共に図示せず）等を動かす電子回路１の外部装置であるモータ５が配置されている。なお、外部装置は図１の例に限定されず、例えば、電子回路１がデジタル時計用ＩＣである場合は、外部装置はデジタル表示パネルが用いられる。
【００５７】
ＳＣ２は、光によって起電力を発生し、ダイオード４を介して並列に接続されている二次電池３に充電電流を供給して充電を行う。二次電池３のプラス側は電子回路１のプラス端子１ａに接続され、二次電池３のマイナス側は電子回路１のマイナス端子１ｂに接続される。そして、電子回路１のプラス端子１ａは、回路の電源電圧ＶＤＤに接続され、マイナス端子１ｂは、回路のマイナス電源電圧として電池電圧ＶＢＴに接続される。これにより、電源電圧ＶＤＤはプラスの電源電圧であると共に、電子回路１のグランドとなる。また、電池電圧ＶＢＴは電源電圧ＶＤＤに対してマイナスの電源電圧であり、二次電池３の充電量に応じて、その電圧値は変動する。以上の接続によって電子回路１は、ＳＣ２及び二次電池３を電源として動作する。
【００５８】
電子回路１に内蔵される内部電源としてのシステム電圧発生回路１０は、電圧レギュレ
ータ回路であり、電源電圧ＶＳＳ又は電池電圧ＶＢＴを入力して降圧し、電源電圧ＶＳＳ又は電池電圧ＶＢＴの変動に依存しない低電圧かつ安定した（定電圧の）システム電圧ＶＲＥＧを発生し出力する。なお、システム電圧発生回路１０の詳細については後述する。
【００５９】
スイッチ素子２１は、ＯＮによってシステム電圧ＶＲＥＧを電源電圧ＶＤＤに短絡させて、システム電圧発生回路１０からのシステム電圧ＶＲＥＧの出力を遮断する。また、スイッチ素子２２は、ＯＮによって電源電圧ＶＳＳを電源電圧ＶＤＤに短絡させて、電源電圧ＶＳＳの出力を遮断する。このスイッチ素子２１と２２は、例えば、知られている電界効果型トランジスタ素子などを用いることができる。スイッチ素子２１、２２は、後述する短絡制御信号Ｐ５によりＯＮ又はＯＦＦする。
【００６０】
なお、電源電圧ＶＳＳは電池電圧ＶＢＴから作られる安定化した電源電圧である。例えば、抵抗分圧回路や電圧レギュレータ回路などを用いて生成することができる。もちろん、システム電圧発生回路１０と同様な回路であってもかまわない。また、各電源電圧の電圧レベルは、従来例と同様とすれば、絶対値レベルでＶＢＴ＞ＶＳＳ＞ＶＲＥＧの関係にある。このとき、各電圧の一例を挙げると次のようになる。すなわち、電源電圧ＶＤＤをグランド（０Ｖ）とすると、電池電圧ＶＢＴは、−１．２Ｖ又は２．３Ｖ、電源電圧ＶＳＳは、−１．１Ｖ、システム電圧ＶＲＥＧは、−０．８Ｖである。また、電池電圧ＶＢＴと電源電圧ＶＳＳとは同じ電圧値としてもかまわない。
【００６１】
第１の内部回路３０は、電子回路１の中核となる回路群であり、システム電圧ＶＲＥＧと電源電圧ＶＳＳの供給を受けて動作する。この第１の内部回路３０は、図示しないが、時間基準信号を出力する発振回路、計時回路、計時情報を記憶するメモリ（例えば、不揮発性メモリ）等によって構成され、計時情報を含んだ計時制御信号Ｐ１を出力する。この第１の内部回路３０の中で、比較的高速で動作する発振回路や計時回路は、低電圧のシステム電圧ＶＲＥＧで動作し、低速で動作するメモリなどは電源電圧ＶＳＳで動作すると良いが、第１の内部回路３０はシステム電圧ＶＲＥＧだけで動作しても良い。
【００６２】
レベルシフタ２３は電池電圧ＶＢＴによって動作し、第１の内部回路３０からのシステム電圧ＶＲＥＧの電圧レベルである計時制御信号Ｐ１を入力して、電池電圧ＶＢＴの電圧レベルに変換した出力信号Ｐ２を出力する。また、イネーブル端子ＥＮを有し、このイネーブル端子ＥＮに入力される“１”又は“０”の論理（後述する起動信号Ｐ４）によって、レベルシフタ２３は活性状態か非活性状態になる。例えば、イネーブル端子ＥＮに論理“１”が入力されると、レベルシフタ２３は活性化して入力信号である計時制御信号Ｐ１をレベルシフトして出力信号Ｐ２が出力さる。また、イネーブル端子ＥＮに論理“０”が入力されると、レベルシフタ２３は非活性化して計時制御信号Ｐ１を遮断し、出力信号Ｐ２は論理“０”に固定される。
【００６３】
入出力回路２４は電池電圧ＶＢＴによって動作し、出力信号Ｐ２を入力して、電子回路１の外部に駆動信号Ｐ３を出力する。この駆動信号Ｐ３は、電子回路１の出力端子１ｃを介してモータ５に供給され、モータ５を駆動して時針又は分針等を動かして時刻を表示する。また、入出力回路２４からは、パワーダウンモードを制御する起動信号Ｐ４を出力し、前述したレベルシフタ２３のイネーブル端子ＥＮに入力する。
【００６４】
ここで、入出力回路２４は図示しない手段によって二次電池３の電池電圧ＶＢＴの電圧値を検出し、電池電圧ＶＢＴが所定の電圧値以下になった場合、起動信号Ｐ４を論理“０”とし、また、電池電圧ＶＢＴが所定の電圧値以上になった場合、起動信号Ｐ４を論理“１”とする動作を実施する。すなわち、入出力回路２４は二次電池３の状態を検出して起動信号Ｐ４を出力するのである。なお、起動信号Ｐ４は、図示しないが外部回路からの情報によって生成されても良い。
【００６５】
制御回路４０は遅延回路１００を有し、電池電圧ＶＢＴの供給を受けて動作し、入出力回路２４からの起動信号Ｐ４を入力して、この起動信号Ｐ４に遅延回路１００によって所定の遅延時間を与えた短絡制御信号Ｐ５を出力し、スイッチ素子２１と２２に供給して、システム電圧発生回路１０を停止状態又は動作状態に制御する。
【００６６】
なお、制御回路の詳細な詳細は後述するが、本実施形態において制御回路は構成の異なる５つの構成例Ａ〜Ｅを提示し、ここで示す制御回路４０は構成例Ａであるが、他の構成例も基本的な入出力の関係は同様である。すなわち、制御回路の他の構成例Ｂ〜Ｅが用いられる場合は、制御回路４０を他の構成例Ｂ〜Ｅに置き換えればよい。また、図１においてシステム電圧発生回路１０から制御回路４０に接続されるＶＲＥＧ又はＶＲＥＦ１、ＶＲＥＦ２の破線は、後述する制御回路の構成例ＣとＤのバイアス電圧として用いられる。
【００６７】
このように、本発明の電子回路は、パワーダウンモードを制御する起動信号Ｐ４によって、レベルシフタ２４の非活性と活性を制御すると共に、起動信号Ｐ４に制御回路で所定の遅延時間を与えた短絡制御信号Ｐ５によってシステム電圧発生回路１０を停止状態又は動作状態に制御し、レベルシフタ２４の非活性又は活性の切り替えと、システム電圧発生回路１０の停止状態又は動作状態の切り替えに時間差を設けるのである。なお、構成例１の電子回路の詳細な動作説明は後述する。
【００６８】
［実施形態の構成例２の構成説明：図２］
次に、図２を用いて第２の実施形態の電子回路、つまり構成例２の概略を説明する。
なお、構成例２は、図１で示した構成例１の電子回路の内部構成の一部が異なるだけであるので、電子回路とその周辺部の同一要素には同一番号を付し重複する説明は省略する。
【００６９】
図２において、２００は構成例２の電子回路である。電子回路２００は構成例１の電子回路１と同様にワンチップＩＣによる時計用電子回路であり、システム電圧発生回路１０、２つのスイッチ素子２１と２２、第１の内部回路３０、レベルシフタ２３、第２の内部回路２１０、第２の内部回路２１０に含まれる入出力回路２４、制御回路４０、および電源電圧検出回路２１１などによって構成される。
【００７０】
電子回路２００の周辺には、構成例１と同様にＳＣ２、二次電池３、逆流防止用のダイオード４、及び、時計の時針又は分針（共に図示せず）等を動かす電子回路２００の外部装置であるモータ５が配置されている。
【００７１】
第２の内部回路２１０に含まれる制御回路４０は遅延回路１００を有している。このように、制御回路４０が第２の内部回路２１０に含まれているので、電子回路２００内の回路素子配置、及び配線を最適化でき、電子回路２００のＩＣチップ面積を縮小し、浮遊容量などの影響を減らして、入出力回路２４や制御回路４０の動作を確実にすることができる。
【００７２】
また、電源電圧検出回路２１１は、図示しないが内部にアナログコンパレータを有し、電源電圧である二次電池３の電池電圧ＶＢＴの電圧値を検出して起動信号Ｐ４を出力する。すなわち、電池電圧ＶＢＴが所定の電圧値以下になった場合、起動信号Ｐ４を論理“０”とし、また、電池電圧ＶＢＴが所定の電圧値以上になった場合、起動信号Ｐ４を論理“１”とする動作を実施する。起動信号Ｐ４の接続先は構成例１と同様に、レベルシフタ２３と制御回路４０である。なお、電源電圧検出回路２１１は、構成例１と同様に入出力回路２４に含まれても良く、又は、電子回路２００の外部に配設されても良い。電子回路２００の他の構成は、前述の構成例１と同様であるので、説明は省略する。
【００７３】
［システム電圧発生回路の説明：図３］
次に、実施形態の構成例１の電子回路１、および、構成例２の電子回路２００に含まれるシステム電圧発生回路１０の回路構成の一例を図３を用いて説明する。なお、このシステム電圧発生回路１０の出力であるシステム電圧ＶＲＥＧは、前述の第１の内部回路３０に供給され、また、システム電圧ＶＲＥＧ又はリファレンス電圧ＶＲＥＦ１、ＶＲＥＦ２は、後述する制御回路の構成例Ｃ、Ｄに供給される。
【００７４】
図３において、システム電圧発生回路１０は電圧レギュレータ回路であり、リファレンス電圧発生回路１０ａと、差動増幅回路１０ｂと、出力回路１０ｃによって構成される。リファレンス電圧発生回路１０ａは、Ｐｃｈ電界効果型トランジスタ（以下、Ｐｃｈトランジスタと略す）１１ａ、１２ａと、Ｎｃｈ電界効果型トランジスタ（以下、Ｎｃｈトランジスタと略す）１１ｂ、１２ｂ、抵抗１３によって構成され、電源電圧ＶＳＳを降圧して、電源電圧ＶＳＳに依存しない定電圧であるリファレンス電圧ＶＲＥＦ１を出力する。
【００７５】
また、差動増幅回路１０ｂは差動増幅器１４によって構成され、一方の入力にリファレンス電圧ＶＲＥＦ１を入力し、他方の入力に出力回路１０ｃからフィードバックされたリファレンス電圧ＶＲＥＦ２を入力し、双方の入力の差を増幅して出力する。
また、出力回路１０ｃは、Ｎｃｈトランジスタ１５ａとＮｃｈトランジスタ１５ｂと定電流源１７とコンデンサ１６等によって構成され、差動増幅回路１０ｂの出力に基づいて制御される電圧をシステム電圧ＶＲＥＧとして出力する。
【００７６】
以上の構成によって、システム電圧発生回路１０は、システム電圧ＶＲＥＧと、２つのリファレンス電圧ＶＲＥＦ１、ＶＲＥＦ２を出力する。また、このシステム電圧発生回路１０は、電源として電源電圧ＶＳＳの供給を受けて動作するが、電源は電池電圧ＶＢＴでも良い。出力のシステム電圧ＶＲＥＧの電圧値は、すでに説明した例では、−０．８Ｖを例示していたが、電源電圧ＶＤＤに対して−０．７Ｖ〜−０．８Ｖと、若干の電圧幅を持っていてもよく、同様に、リファレンス電圧ＶＲＥＦ１、ＶＲＥＦ２は、−０．４Ｖ〜−０．５Ｖ位である。なお、システム電圧発生回路１０が正常に動作し、システム電圧ＶＲＥＧが安定出力している場合、リファレンス電圧ＶＲＥＦ２は、差動増幅回路１０ｂの働きによってリファレンス電圧ＶＲＥＦ１と等しい電圧値となる。
【００７７】
なお、図３に示すリファレンス電圧発生回路１０ａ、差動増幅回路１０ｂ、出力回路１０ｃの各構成は一例である。電源が投入された後に、電源電圧に依存しない一定電圧を出力する回路であればよい。
【００７８】
［制御回路の説明（構成例Ａ）：図４］
次に、本発明の主要要素である制御回路の回路構成を説明する。
制御回路は前述したように構成の異なる５つの構成例Ａ〜Ｅを提示するが、まず、制御回路の構成例Ａを図４を用いて説明する。なお、提示する５つの制御回路は、すでに説明したように、すべて前述した構成例１の電子回路１と構成例２の電子回路２００との両方に適応することができる。
【００７９】
図４において、４０は構成例Ａの制御回路である。制御回路４０は電池電圧ＶＢＴによって動作し、破線で囲む遅延回路１００と、この遅延回路１００に接続されるバッファ４１と、Ｎｃｈトランジスタ４２とによって構成される。遅延回路１００は、Ｐｃｈトランジスタ１０１と、インバータ１０２と、容量素子であるコンデンサ１０３によって構成される。
【００８０】
ここで、バッファ４１は、起動信号Ｐ４を入力し、その出力はＮｃｈトランジスタ４２
とＰｃｈトランジスタ１０１とのゲート端子Ｇに接続されている。Ｎｃｈトランジスタ４２のソース端子Ｓは電池電圧ＶＢＴに接続されている。Ｎｃｈトランジスタ４２のドレイン端子Ｄは、Ｐｃｈトランジスタ１０１のドレイン端子Ｄとインバータ１０２の入力端子とコンデンサ１０３の一方の端子とに接続され、この接続点をＡと定義する。
【００８１】
Ｐｃｈトランジスタ１０１のソース端子Ｓは、電源電圧ＶＤＤに接続され、コンデンサ１０３の他方の端子も電源電圧ＶＤＤに接続されている。
インバータ１０２の出力端子からは、短絡制御信号Ｐ５が出力されている。なお、バッファ４１は、起動信号Ｐ４がＮｃｈトランジスタ４２とＰｃｈトランジスタ１０１を十分駆動できるならば、無くてもよい。
【００８２】
ここで、遅延回路１００のＰｃｈトランジスタ１０１は、ゲート端子Ｇに入力される信号が論理“０”（ＶＢＴの電位）のときＯＮになって、所定の定電流源となるようにトランジスタサイズが最適化されている。すなわち、Ｐｃｈトランジスタ１０１は、ＯＮによって定電流である放電電流Ｉ１が流れて、並列接続されているコンデンサ１０３の放電手段として機能する。この遅延回路１００のコンデンサ１０３の放電動作によって、制御回路４０は、起動信号Ｐ４に所定の遅延時間を与えた短絡制御信号Ｐ５を出力するのである。なお、制御回路４０の詳細な動作説明は後述する。
【００８３】
このように、構成例Ａの制御回路４０は、遅延回路１００のコンデンサ１０３の放電手段として、定電流源のＰｃｈトランジスタ１０１を用いているので、Ｐｃｈトランジスタ１０１のトランジスタサイズを選択することよって定電流の電流値を任意に設定し、短絡制御信号Ｐ５に与える遅延時間を最適に調整することができる。すなわち、Ｐｃｈトランジスタ１０１のチャンネル長を長くすれば、定電流の電流値を小さくできるので、遅延時間を長く設定でき、また、チャンネル長を短くすれば、定電流の電流値を大きくできるので、遅延時間を短く設定できる。
【００８４】
なお、Ｐｃｈトランジスタ１０１に流れる定電流である放電電流Ｉ１の大きさは、説明しやすいようにトランジスタサイズを選択することでなされる例を示したが、もちろんそれに限定するものではない。
知ってのとおり、トランジスタは、ソース端子やドレイン端子を構成するソース領域やドレイン領域の不純物濃度や、チャネル領域の不純物濃度によっても、ソース端子とドレイン端子との間に流せる電流を選択することができる。つまり、トランジスタサイズが同一であっても、放電電流Ｉ１を変更することができる。
【００８５】
しかしながら、特定のトランジスタのみ、その不純物領域の濃度を変更することは、それだけ製造工程が増えてしまうという欠点もある。このような事情から、一般には、トランジスタを構成する不純物領域の不純物濃度は変更せず、トランジスタサイズを変更することでソース端子とドレイン端子との間に流せる電流を調整する方が好ましい。
以後の説明にあっても、トランジスタのソース端子とドレイン端子との間に流せる電流を変更したり最適化する場合は、単にトランジスタサイズを変更する場合を例示する。
【００８６】
［制御回路の構成例Ａによる電子回路の動作説明：図１、図４、図５］
次に、実施形態の電子回路の動作をタイミングチャートの図５を主に用い、図１、図４を適宜参照して説明する。
なお、電子回路の構成は構成例１（図１参照）に基づき、制御回路は構成例Ａ（図４参照）に基づいて説明する。また、電子回路の構成例２（図２参照）についても動作は同様である。
【００８７】
図５において、入出力回路２４から出力される起動信号Ｐ４が論理“１”であるときは
、構成例１の電子回路１（図１参照）は通常動作モードであり、このとき、短絡制御信号Ｐ５も論理“１”であるので、スイッチ素子２１、２２は共にＯＦＦである。これにより、システム電圧発生回路１０は動作状態であり、システム電圧ＶＲＥＧを出力し、また、電源電圧ＶＳＳも出力されているので、第１の内部回路３０にそれぞれの電圧が供給される。
【００８８】
この結果、第１の内部回路３０の発振回路（図示せず）が基準信号を出力し、計時回路（図示せず）が計時制御信号Ｐ１を出力して、レベルシフタ２３に供給する。レベルシフタ２３は、イネーブル端子ＥＮが論理“１”の起動信号Ｐ４を入力して活性状態であるので、計時制御信号Ｐ１を入力して電池電圧ＶＢＴにレベルシフトして出力信号Ｐ２を出力する。入出力回路２４は、出力信号Ｐ２を入力して駆動信号Ｐ３を出力し、モータ５を駆動して時刻を表示する。
【００８９】
この通常動作モードにおいて、図５のタイミングＴ１１で起動信号Ｐ４が所定の条件で論理“０”になると、電子回路１はパワーダウンモードに移行する。ここで、電子回路１がパワーダウンモードになる条件は、一例として、ＳＣ２に長時間光が照射されず、二次電池３によって電子回路１は動作を継続するが、二次電池３の充電量が減少して電池電圧ＶＢＴが所定の電圧値以下になった場合である。この場合、二次電池３の過放電を防ぐために、電子回路１の入出力回路２４が図示しない手段によって電池電圧ＶＢＴの電圧低下を検出し、起動信号Ｐ４を論理“０”として、パワーダウンモードに移行する。
【００９０】
このパワーダウンモードでは、電源電圧ＶＳＳとシステム電圧ＶＲＥＧが共に電源電圧ＶＤＤに短絡されるので、システム電圧発生回路１０は停止状態となる。これにより、第１の内部回路３０は必要な計時情報をメモリ（図示せず）に記憶後、動作を停止し、入出力回路２４からの駆動信号Ｐ３も出力されないので、モータ５の駆動も停止され、超低消費電力となって二次電池３の回復を待つ。
【００９１】
ここで、パワーダウンモードへの移行動作を詳細に説明する。図５のタイミングＴ１１で、起動信号Ｐ４が論理“０”になると、レベルシフタ２３のイネーブル端子ＥＮが論理“０”になるので、レベルシフタ２３は、直ちに非活性状態となって出力信号Ｐ２を停止する。
【００９２】
一方、図４で示す制御回路４０は、起動信号Ｐ４が論理“１”の通常動作モードの時は、バッファ４１の出力が論理“１”であるので、Ｎｃｈトランジスタ４２はＯＮ、Ｐｃｈトランジスタ１０１はＯＦＦである。これにより、コンデンサ１０３に充電電流がＮｃｈトランジスタ４２によって流れてコンデンサ１０３は充電されると共に、接続点Ａは、論理“０”が保たれるので、インバータ１０２の出力である短絡制御信号Ｐ５は、論理“１”が継続する。
【００９３】
この状態からパワーダウンモードとなってタイミングＴ１１で起動信号Ｐ４が論理“０”になると、バッファ４１の出力が論理“０”となり、Ｎｃｈトランジスタ４２はＯＦＦ、Ｐｃｈトランジスタ１０１はＯＮとなる。これにより、コンデンサ１０３に放電ルートが形成され、Ｐｃｈトランジスタ１０１を介してほぼ定電流の放電電流Ｉ１が流れて、コンデンサ１０３は放電される。
【００９４】
図５に示すように、放電電流Ｉ１はタイミングＴ１１から流れ出すので、コンデンサ１０３は、この放電電流Ｉ１によって放電が開始されて、接続点Ａの電圧レベルは、コンデンサ１０３の放電量に比例し、タイミングＴ１１を基点として電池電圧ＶＢＴからほぼ直線的に増加してタイミングＴ１３で電源電圧ＶＤＤに到達する。ここで、接続点Ａの電位が電源電圧ＶＤＤに近づくと、Ｐｃｈトランジスタ１０１に流れる放電電流Ｉ１は減少し
、接続点Ａの電位が電源電圧ＶＤＤに達したタイミングＴ１３で、放電電流Ｉ１は零となる。
【００９５】
そして、接続点Ａの電圧レベルが電池電圧ＶＢＴの約１／２に到達したタイミングＴ１２で、インバータ１０２の入力レベルが閾値を越えるので、出力である短絡制御信号Ｐ５の論理が“１”から“０”に反転する。したがって、短絡制御信号Ｐ５は、起動信号Ｐ４が論理“０”になったタイミングＴ１１からタイミングＴ１２まで遅延時間Ｔａが与えられて出力されることになる。
【００９６】
ここで、短絡制御信号Ｐ５がタイミングＴ１２で論理“０”になると、前述したように、電子回路１のスイッチ素子２１、２２が共にＯＮするので、システム電圧ＶＲＥＧと電源電圧ＶＳＳは、電源電圧ＶＤＤに短絡する。これにより、システム電圧ＶＲＥＧと電源電圧ＶＳＳは、図５に示すようにタイミングＴ１２から少しの時間を経過して、電源電圧ＶＤＤの電圧レベル（すなわち０Ｖ）に達することになる。
【００９７】
以上の動作によって、レベルシフタ２３は、タイミングＴ１１で非活性状態となり、システム電圧ＶＲＥＧと電源電圧ＶＳＳは、タイミングＴ１１より遅延時間Ｔａだけ遅れたタイミングＴ１２で短絡状態となる。これにより、タイミングＴ１２でシステム電圧ＶＲＥＧと電源電圧ＶＳＳが短絡状態に移行するときに、第１の内部回路３０の動作が不定状態となって、計時制御信号Ｐ１から不正信号が出力されたとしても、レベルシフタ２３は、すでにタイミングＴ１１で非活性状態となっているので、その不正信号を遮断することができる。この結果、不正信号が入出力回路２４に入力されることがなく、外部装置を含めたシステム全体の誤動作を防止することができる。また、不安定な不正信号を遮断できるので、回路全体の消費電流を減少できる効果もある。
【００９８】
ここで、タイミングＴ１１からタイミングＴ１２までの遅延時間Ｔａは、レベルシフタ２３が起動信号Ｐ４によって非活性状態となるまでの時間を越えた時間に設定される。この遅延時間Ｔａは、遅延回路１００のコンデンサ１０３の静電容量Ｃと、Ｐｃｈトランジスタ１０１に流れる放電電流Ｉ１から任意に設定することができる。
【００９９】
［制御回路の説明（構成例Ｂ）：図６］
次に、制御回路の構成例Ｂの回路構成を図６を用いて説明する。
構成例Ｂと構成例Ａの違いは、遅延回路のコンデンサの放電を、抵抗を使って行うという点である。
図６において、５０は構成例Ｂの制御回路である。制御回路５０は電池電圧ＶＢＴによって動作し、破線で囲む遅延回路１１０と、この遅延回路１１０に接続されるバッファ５１と、Ｎｃｈトランジスタ５２とＰｃｈトランジスタ５３とによって構成される。遅延回路１１０は、放電手段としての抵抗素子である抵抗１１１と、インバータ１１２と、容量素子であるコンデンサ１１３によって構成される。
【０１００】
ここで、バッファ５１は起動信号Ｐ４を入力し、その出力はＮｃｈトランジスタ５２とＰｃｈトランジスタ５３とのゲート端子Ｇに接続されている。Ｎｃｈトランジスタ５２のソース端子Ｓは電池電圧ＶＢＴに接続されている。Ｎｃｈトランジスタ５２のドレイン端子Ｄは、抵抗１１１の一方の端子とインバータ１１２の入力端子とコンデンサ１１３の一方の端子とに接続され、この接続点をＡと定義する。
【０１０１】
Ｐｃｈトランジスタ５３のソース端子Ｓは、電源電圧ＶＤＤに接続され、コンデンサ１１３の他方の端子も電源電圧ＶＤＤに接続されている。また、Ｐｃｈトランジスタ５３のドレイン端子Ｄは、抵抗１１１の他方の端子に接続される。そして、インバータ１１２の出力端子からは短絡制御信号Ｐ５が出力されている。なお、バッファ５１は、起動信号Ｐ
４がＮｃｈトランジスタ５２とＰｃｈトランジスタ５３を十分駆動できるならば、無くてもよい。
【０１０２】
ここで、制御回路５０のＰｃｈトランジスタ５３は、抵抗１１１の抵抗値と比較してＯＮ抵抗が十分に小さいトランジスタであるので、コンデンサ１１３を放電させる放電電流Ｉ２の値は、抵抗１１１の抵抗値Ｒによって決まる。この遅延回路１１０のコンデンサ１１３の放電動作によって、制御回路５０は、起動信号Ｐ４に所定の遅延時間を与えた短絡制御信号Ｐ５を出力するのである。なお、制御回路５０の詳細な動作説明は後述する。
【０１０３】
このように、構成例Ｂの制御回路５０は、遅延回路１１０のコンデンサ１１３の放電手段として抵抗１１１を用いているので、この抵抗１１１の抵抗値Ｒとコンデンサ１１３の静電容量Ｃによる時定数を選択することで、遅延回路１１０による遅延時間を容易に設定できる利点がある。
【０１０４】
［制御回路の構成例Ｂによる電子回路の動作説明：図１、図６、図７］
次に、電子回路の構成例１（図１参照）に制御回路の構成例Ｂ（図６参照）を適応した場合の動作をタイミングチャートの図７を主に用い、図１、図６を適宜参照して説明する。
なお、電子回路の構成例２（図２参照）に制御回路の構成例Ｂを適応した場合も動作は同様である。また、図７のタイミングチャートは、前述した図５のタイミングチャート（制御回路の構成例Ａによる動作説明）と基本動作は同様であるので、重複する説明は一部省略する。
【０１０５】
図７において、入出力回路２４から出力される起動信号Ｐ４が論理“１”であるときは、構成例１の電子回路１（図１参照）は通常動作モードであるので、システム電圧発生回路１０は動作状態であり、システム電圧ＶＲＥＧと電源電圧ＶＳＳが共に出力されて、第１の内部回路３０、レベルシフタ２３、入出力回路２４は、それぞれの動作を継続し、モータ５を駆動して時刻が表示されている。
【０１０６】
この通常動作モードにおいて、図７のタイミングＴ２１で起動信号Ｐ４が所定の条件で論理“０”になると、電子回路１はパワーダウンモードに移行する。ここで、電子回路１がパワーダウンモードになる条件、およびパワーダウンモードでの動作は、前述の制御回路の構成例Ａによる動作説明と同様であるので説明は省略する。
【０１０７】
次に、パワーダウンモードへの移行動作を詳細に説明する。図７のタイミングＴ２１で、起動信号Ｐ４が論理“０”になると、レベルシフタ２３のイネーブル端子ＥＮが論理“０”になるので、レベルシフタ２３は、直ちに非活性状態となって出力信号Ｐ２を停止する。
【０１０８】
一方、図６で示す制御回路５０は、起動信号Ｐ４が論理“１”の通常動作モードの時は、バッファ５１の出力が論理“１”であるので、Ｎｃｈトランジスタ５２はＯＮ、Ｐｃｈトランジスタ５３はＯＦＦである。これにより、コンデンサ１１３に充電電流がＮｃｈトランジスタ５２によって流れてコンデンサ１１３は充電されると共に、接続点Ａは、論理“０”が保たれるので、インバータ１１２の出力である短絡制御信号Ｐ５は、論理“１”が継続する。
【０１０９】
この状態からパワーダウンモードとなってタイミングＴ２１で起動信号Ｐ４が論理“０”になると、制御回路５０のバッファ５１の出力が論理“０”となり、Ｎｃｈトランジスタ５２はＯＦＦ、Ｐｃｈトランジスタ５３はＯＮとなる。これにより、コンデンサ１１３に放電ルートが形成され、抵抗１１１の抵抗値Ｒとコンデンサ１１３の静電容量Ｃによる
時定数に応じた過渡電流が放電電流Ｉ２として抵抗１１１に流れる。
【０１１０】
この放電電流Ｉ２によってコンデンサ１１３は放電されるので、接続点Ａの電圧レベルは、タイミングＴ２１を基点としてコンデンサ１１３の放電量に比例して電池電圧ＶＢＴから増加し、放電電流Ｉ２が零となるタイミングＴ２３で電源電圧ＶＤＤに到達する。
【０１１１】
そして、接続点Ａの電圧レベルが電池電圧ＶＢＴの約１／２に到達したタイミングＴ２２で、インバータ１１２の入力レベルが閾値を越えるので、出力である短絡制御信号Ｐ５の論理が“１”から“０”に反転する。したがって、短絡制御信号Ｐ５は、起動信号Ｐ４が論理“０”になったタイミングＴ２１からタイミングＴ２２まで遅延時間Ｔｂが与えられて出力されることになる。
【０１１２】
ここで、短絡制御信号Ｐ５がタイミングＴ２２で論理“０”になると、前述したように、スイッチ素子２１、２２が共にＯＮするので、システム電圧ＶＲＥＧと電源電圧ＶＳＳは、電源電圧ＶＤＤに短絡する。これにより、システム電圧ＶＲＥＧと電源電圧ＶＳＳは、タイミングＴ２２から少しの時間を経過して、電源電圧ＶＤＤの電圧レベル（すなわち０Ｖ）に達することになる。
【０１１３】
以上の動作によって、レベルシフタ２３は、タイミングＴ２１で非活性状態となり、システム電圧ＶＲＥＧと電源電圧ＶＳＳは、タイミングＴ２１より遅延時間Ｔｂだけ遅れたタイミングＴ２２で短絡状態となる。これにより、タイミングＴ２２でシステム電圧ＶＲＥＧと電源電圧ＶＳＳが短絡状態に移行するときに、第１の内部回路３０の動作が不定状態となって、計時制御信号Ｐ１から不正信号が出力されたとしても、レベルシフタ２３は、すでにタイミングＴ２１で非活性状態となっているので、その不正信号を遮断することができる。
【０１１４】
ここで、タイミングＴ２１からタイミングＴ２２までの遅延時間Ｔｂは、レベルシフタ２３が起動信号Ｐ４によって非活性状態となるまでの時間を越えた時間に設定される。この遅延時間Ｔｂは、遅延回路１１０のコンデンサ１１３の静電容量Ｃと、抵抗１１１の抵抗値Ｒによる時定数によって任意に設定することができる。
【０１１５】
［制御回路の説明（構成例Ｃ）：図８］
次に、制御回路の構成例Ｃの回路構成を図８を用いて説明する。
構成例Ｃとすでに説明した構成例との違いは、構成例Ｂで説明した遅延回路の抵抗を、定電流動作するトランジスタにしたという点である。
図８において、６０は構成例Ｃの制御回路である。制御回路６０は電池電圧ＶＢＴによって動作し、破線で囲む遅延回路１２０と、この遅延回路１２０に接続されるバッファ６１と、Ｎｃｈトランジスタ６２とＰｃｈトランジスタ６３とによって構成される。遅延回路１２０は、放電手段としてのＰｃｈトランジスタ１２１と、インバータ１２２と、容量素子であるコンデンサ１２３によって構成される。
【０１１６】
ここで、バッファ６１は起動信号Ｐ４を入力し、その出力はＮｃｈトランジスタ６２とＰｃｈトランジスタ６３とのゲート端子Ｇに接続されている。Ｎｃｈトランジスタ６２のソース端子Ｓは電池電圧ＶＢＴに接続されている。Ｎｃｈトランジスタ６２のドレイン端子Ｄは、遅延回路１２０のＰｃｈトランジスタ１２１のドレイン端子Ｄとインバータ１２２の入力端子とコンデンサ１２３の一方の端子とに接続され、この接続点をＡと定義する。
【０１１７】
Ｐｃｈトランジスタ６３のソース端子Ｓは、電源電圧ＶＤＤに接続され、コンデンサ１
２３の他方の端子も電源電圧ＶＤＤに接続されている。Ｐｃｈトランジスタ６３のドレイン端子Ｄは、Ｐｃｈトランジスタ１２１のソース端子Ｓに接続される。また、Ｐｃｈトランジスタ１２１のゲート端子Ｇは、システム電圧発生回路１０（図３参照）の出力であるシステム電圧ＶＲＥＧ、又は、リファレンス電圧ＶＲＥＦ１、ＶＲＥＦ２のいずれかに接続される。すなわち、Ｐｃｈトランジスタ１２１は、システム電圧発生回路１０の安定した低電圧電源によってバイアスされる。
【０１１８】
そして、インバータ１２２の出力端子からは短絡制御信号Ｐ５が出力されている。なお、バッファ６１は、起動信号Ｐ４がＮｃｈトランジスタ６２とＰｃｈトランジスタ６３を十分駆動できるならば、無くてもよい。
【０１１９】
ここで、遅延回路１２０のＰｃｈトランジスタ１２１は、ゲート端子Ｇに入力されるシステム電圧ＶＲＥＧ、又は、リファレンス電圧ＶＲＥＦ１、ＶＲＥＦ２によるバイアス電圧で、所定の定電流源となるようにトランジスタサイズが最適化されている。すなわち、Ｐｃｈトランジスタ１２１は、所定の定電流である放電電流を流して、コンデンサ１２３の放電手段として機能する。この遅延回路１２０のコンデンサ１２３の放電動作によって、制御回路６０は、起動信号Ｐ４に所定の遅延時間を与えた短絡制御信号Ｐ５を出力するのである。なお、制御回路６０の詳細な動作説明は後述する。
【０１２０】
このように、構成例Ｃの制御回路６０は、遅延回路１２０のコンデンサ１２３の放電手段として、定電流源のＰｃｈトランジスタ１２１を用いているので、Ｐｃｈトランジスタ１２１のトランジスタサイズやゲートＧに入力するシステム電圧ＶＲＥＧ、又は、リファレンス電圧ＶＲＥＦ１、ＶＲＥＦ２によって定電流の電流値を任意に設定し、短絡制御信号Ｐ５に与える遅延時間を最適に調整することができる。
【０１２１】
また、システム電圧ＶＲＥＧ、又は、リファレンス電圧ＶＲＥＦ１、ＶＲＥＦ２は、前述したように、電池電圧ＶＢＴや電源電圧ＶＳＳと比較して電圧値が小さいので、この電圧をバイアスとするＰｃｈトランジスタ１２１のトランジスタサイズを小さくできる利点がある。
【０１２２】
すなわち、遅延回路１２０は、Ｐｃｈトランジスタ１２１をコンデンサ１２３の放電手段として定電流源として動作させる訳であるが、必要な遅延時間を確保するには、定電流源の電流値を所定の値にしなければならない。しかし、Ｐｃｈトランジスタ１２１のバイアス電圧が高いと、バイアスが深くなってＰｃｈトランジスタ１２１のＯＮ抵抗が小さくなるので、ゲートのチャンネル長を長くしてＯＮ抵抗を大きく設定し、所定の定電流を確保する必要がある。
【０１２３】
しかしながら、Ｐｃｈトランジスタ１２１のチャンネル長を長くすると、トランジスタサイズが大きくなるので、電子回路を構成するＩＣのチップサイズが増大し、コストアップなどの可能性がある。そこでこの構成例Ｃのように、放電手段であるＰｃｈトランジスタ１２１のバイアスに、低電圧であるシステム電圧ＶＲＥＧ、又は、リファレンス電圧ＶＲＥＦ１、ＶＲＥＦ２を供給すれば、Ｐｃｈトランジスタ１２１のバイアスが浅くなり、その分、ＯＮ抵抗が増えるので、トランジスタサイズを小さくすることができる。また、バイアス電圧が低いと定電流源の電流値を小さくできるので、その分、コンデンサ１２３の静電容量が小さくても所定の遅延時間を得られる利点がある。
【０１２４】
また、Ｐｃｈトランジスタ１２１のバイアス電圧として、システム電圧ＶＲＥＧとリファレンス電圧ＶＲＥＦ１、ＶＲＥＦ２とを比較すると、前述したように、リファレンス電圧ＶＲＥＦ１、ＶＲＥＦ２の方がシステム電圧ＶＲＥＧより電圧値が小さいので、リファレンス電圧ＶＲＥＦ１、ＶＲＥＦ２をバイアス電圧としたほうが、Ｐｃｈトランジスタ１
２１のトランジスタサイズをより小さくできるが、どちらの電圧をバイアスとするかは任意である。
【０１２５】
ここで、実施形態の構成例１の電子回路１又は構成例２の電子回路２００に、構成例Ｃの制御回路６０を用いる場合は、システム電圧発生回路１０からシステム電圧ＶＲＥＧ又はリファレンス電圧ＶＲＥＦ１、ＶＲＥＦ２（図１と図２の破線で示す）を供給する。なお、以降の説明では、Ｐｃｈトランジスタ１２１は、リファレンス電圧ＶＲＥＦ１によってバイアスされることを例として説明する。
【０１２６】
［制御回路の構成例Ｃによる電子回路の動作説明：図１、図８、図９］
次に、電子回路の構成例１（図１参照）に制御回路の構成例Ｃ（図８参照）を適応した場合の動作をタイミングチャートの図９を主に用い、図１、図８を適宜参照して説明する。
なお、電子回路の構成例２（図２参照）に制御回路の構成例Ｃを適応した場合も動作は同様である。また、図９のタイミングチャートは、前述した図４のタイミングチャート（制御回路の構成例Ａによる動作説明）と基本動作は同様であるので、重複する説明は省略する。
【０１２７】
図９において、入出力回路２４から出力される起動信号Ｐ４が論理“１”であるときは、構成例１の電子回路１（図１参照）は通常動作モードであるので、システム電圧発生回路１０は動作状態であり、システム電圧ＶＲＥＧと電源電圧ＶＳＳが共に出力されて、第１の内部回路３０、レベルシフタ２３、入出力回路２４は、それぞれの動作を継続し、モータ５を駆動して時刻が表示されている。
【０１２８】
この通常動作モードにおいて、図９のタイミングＴ３１で起動信号Ｐ４が所定の条件で論理“０”になると、電子回路１はパワーダウンモードに移行する。ここで、電子回路１がパワーダウンモードになる条件、およびパワーダウンモードでの動作は、前述の制御回路の構成例Ａによる動作説明と同様であるので説明は省略する。
【０１２９】
次に、パワーダウンモードへの移行動作を詳細に説明する。図９のタイミングＴ３１で、起動信号Ｐ４が論理“０”になると、レベルシフタ２３のイネーブル端子ＥＮが論理“０”になるので、レベルシフタ２３は、直ちに非活性状態となって出力信号Ｐ２を停止する。
【０１３０】
一方、図８で示す制御回路６０は、起動信号Ｐ４が論理“１”の通常動作モードの時は、バッファ６１の出力が論理“１”であるので、Ｎｃｈトランジスタ６２はＯＮ、Ｐｃｈトランジスタ６３はＯＦＦである。これにより、コンデンサ１２３に充電電流がＮｃｈトランジスタ６２によって流れてコンデンサ１２３は充電されると共に、接続点Ａは、論理“０”が保たれるので、インバータ１２２の出力である短絡制御信号Ｐ５は、論理“１”が継続する。なお、遅延回路１２０のＰｃｈトランジスタ１２１は、通常動作モードであっても、パワーダウンモードであっても、リファレンス電圧ＶＲＥＦ１によってバイアスされている。すなわち、パワーダウンモードにおいても、リファレンス電圧ＶＲＥＦ１は出力される設定となっている。
【０１３１】
通常動作モードからパワーダウンモードになって起動信号Ｐ４が論理“０”になると、制御回路６０のバッファ６１の出力が論理“０”となり、Ｎｃｈトランジスタ６２はＯＦＦ、Ｐｃｈトランジスタ６３はＯＮとなる。これにより、コンデンサ１２３に放電ルートが形成され、定電流源として動作するＰｃｈトランジスタ１２１によってほぼ定電流の放電電流Ｉ３がコンデンサ１２３から流れて、コンデンサ１２３は放電される。
【０１３２】
図９に示すように、放電電流Ｉ３はタイミングＴ３１から流れ出すので、コンデンサ１２３は、この放電電流Ｉ３によって放電されて、接続点Ａの電圧レベルは、コンデンサ１２３の放電量に比例し、タイミングＴ３１を基点として電池電圧ＶＢＴからほぼ直線的に増加してタイミングＴ３３で電源電圧ＶＤＤに到達する。ここで、接続点Ａの電位が電源電圧ＶＤＤに近づくと、Ｐｃｈトランジスタ１２１に流れる放電電流Ｉ３は減少し、接続点Ａの電位が電源電圧ＶＤＤに達したタイミングＴ３３で、放電電流Ｉ３は零となる。
【０１３３】
そして、接続点Ａの電圧レベルが電池電圧ＶＢＴの約１／２に到達したタイミングＴ３２で、インバータ１２２の入力レベルが閾値を越えるので、出力である短絡制御信号Ｐ５の論理が“１”から“０”に反転する。したがって、短絡制御信号Ｐ５は、起動信号Ｐ４が論理“０”になったタイミングＴ３１からタイミングＴ３２まで遅延時間Ｔｃが与えられて出力されることになる。
【０１３４】
短絡制御信号Ｐ５がタイミングＴ３２で論理“０”になると、前述したように、スイッチ素子２１、２２が共にＯＮするので、システム電圧ＶＲＥＧと電源電圧ＶＳＳは、電源電圧ＶＤＤに短絡する。これにより、システム電圧ＶＲＥＧと電源電圧ＶＳＳは、タイミングＴ３２から少しの時間を経過して、電源電圧ＶＤＤの電圧レベル（すなわち０Ｖ）に達することになる。
【０１３５】
以上の動作によって、レベルシフタ２３は、タイミングＴ３１で非活性状態となり、システム電圧ＶＲＥＧと電源電圧ＶＳＳは、タイミングＴ３１より遅延時間Ｔｃだけ遅れたタイミングＴ３２で短絡状態となる。これにより、タイミングＴ３２でシステム電圧ＶＲＥＧと電源電圧ＶＳＳが短絡状態に移行するときに、第１の内部回路３０の動作が不定状態となって、計時制御信号Ｐ１から不正信号が出力されたとしても、レベルシフタ２３は、すでにタイミングＴ３１で非活性状態となっているので、その不正信号を遮断することができる。
【０１３６】
タイミングＴ３１からタイミングＴ３２までの遅延時間Ｔｃは、レベルシフタ２３が起動信号Ｐ４によって非活性状態となるまでの時間を越えた時間に設定される。この遅延時間Ｔｃは、遅延回路１２０のコンデンサ１２３の静電容量Ｃと、Ｐｃｈトランジスタ１２１に流れる放電電流Ｉ３から任意に設定することができる。なお、放電電流Ｉ３を定電流として流すＰｃｈトランジスタ１２１は、前述したように、低電圧のバイアス電圧（システム電圧ＶＲＥＧ又はリファレンス電圧ＶＲＥＦ１、ＶＲＥＦ２）によって浅くバイアスされているので、放電電流Ｉ３は前述の構成例Ａの動作（図５参照）で示した放電電流Ｉ１より電流値を小さくできる。
【０１３７】
これにより、構成例Ａの動作（図５参照）で示した遅延時間Ｔａと、この構成例Ｃによる遅延時間Ｔｃを等しく設定する場合は、遅延回路１２０のコンデンサ１２３の静電容量Ｃを小さくできるので、コンデンササイズを小さくして、電子回路１のチップ面積を縮小することができる。また、構成例Ａで示した放電電流Ｉ１と、この構成例Ｃによる放電電流Ｉ３を等しく設定する場合は、バイアスが浅い分だけＰｃｈトランジスタ１２１のトランジスタサイズを小さくできるので、ＩＣチップの面積を縮小できる利点がある。
【０１３８】
［制御回路の説明（構成例Ｄ）：図１０］
次に、制御回路の構成例Ｄの回路構成を図１０を用いて説明する。
構成例Ｄとすでに説明した構成例との違いは、構成例Ｃで説明した遅延回路に放電のバイパス手段を設けたという点である。
図１０において、７０は構成例Ｄの制御回路である。制御回路７０は電池電圧ＶＢＴによって動作し、遅延回路１３０と、この遅延回路１３０に接続されるバッファ７１と、Ｎｃｈトランジスタ７２とＰｃｈトランジスタ７３とによって構成される。遅延回路１３０
は、放電手段としてのＰｃｈトランジスタ１３１と、インバータ１３２と、容量素子であるコンデンサ１３３と、バイパス手段としてのＰｃｈトランジスタ１３４とによって構成される。
【０１３９】
ここで、バッファ７１は起動信号Ｐ４を入力し、その出力はＮｃｈトランジスタ７２とＰｃｈトランジスタ７３とのゲート端子Ｇに接続されている。Ｎｃｈトランジスタ７２のソース端子Ｓは電池電圧ＶＢＴに接続されている。Ｎｃｈトランジスタ７２のドレイン端子Ｄは、遅延回路１３０のＰｃｈトランジスタ１３１のドレイン端子Ｄとインバータ１３２の入力端子とコンデンサ１３３の一方の端子とに接続され、この接続点をＡと定義する。また、接続点Ａはバイパス手段のＰｃｈトランジスタ１３４のドレイン端子Ｄにも接続される。
【０１４０】
Ｐｃｈトランジスタ７３のソース端子Ｓは、電源電圧ＶＤＤに接続され、コンデンサ１３３の他方の端子も電源電圧ＶＤＤに接続されている。Ｐｃｈトランジスタ７３のドレイン端子Ｄは、Ｐｃｈトランジスタ１３１のソース端子ＳとＰｃｈトランジスタ１３４のソース端子Ｓに接続される。また、Ｐｃｈトランジスタ１３１のゲート端子Ｇは、システム電圧発生回路１０の出力であるシステム電圧ＶＲＥＧ、又は、リファレンス電圧ＶＲＥＦ１、ＶＲＥＦ２のいずれかに接続される。すなわち、Ｐｃｈトランジスタ１３１は、システム電圧発生回路１０の安定した低電圧電源によってバイアスされる。
【０１４１】
そして、インバータ１３２の出力端子からは短絡制御信号Ｐ５が出力されている。また、短絡制御信号Ｐ５は、Ｐｃｈトランジスタ１３４のゲート端子Ｇに接続される。なお、バッファ７１は、起動信号Ｐ４がＮｃｈトランジスタ７２とＰｃｈトランジスタ７３を十分駆動できるならば、無くてもよい。
【０１４２】
ここで、遅延回路１３０のＰｃｈトランジスタ１３１は、ゲート端子Ｇに入力されるシステム電圧ＶＲＥＧ、又は、リファレンス電圧ＶＲＥＦ１、ＶＲＥＦ２によってバイアスされ、所定の定電流源となるようにトランジスタサイズが最適化されている。すなわち、Ｐｃｈトランジスタ１３１は、所定の定電流である放電電流を流して、コンデンサ１３３の放電手段として機能する。また、Ｐｃｈトランジスタ１３４とＰｃｈトランジスタ７３は、ＯＮ抵抗を十分に小さく設定し、Ｐｃｈトランジスタ１３４はコンデンサ１３３に充電された電荷を瞬時に放電するバイパス手段として機能する。なお、制御回路７０の詳細な動作説明は後述する。
【０１４３】
このように、構成例Ｄの制御回路７０は、遅延回路１３０のコンデンサ１３３の放電手段として、定電流源のＰｃｈトランジスタ１３１を用いているので、Ｐｃｈトランジスタ１３１のトランジスタサイズやゲートＧに入力するシステム電圧ＶＲＥＧ、又は、リファレンス電圧ＶＲＥＦ１、ＶＲＥＦ２によって定電流の電流値を任意に設定し、短絡制御信号Ｐ５の遅延時間を最適に調整することができる。
【０１４４】
また、Ｐｃｈトランジスタ１３４を設けているので、Ｐｃｈトランジスタ１３４をＯＮさせることにより、これに放電電流を流し、それによってコンデンサ１３３の電荷が瞬時にほぼ零にすることができる。コンデンサ１３３の電圧が放電過程で中間電位をたどる際に、コンデンサ１３３の電圧を入力する後段の回路であるインバータ１３２に生じる貫通電流を低減させることができる。
【０１４５】
また、構成例Ｄの制御回路７０は前述の構成例Ｃと同様に、放電手段であるＰｃｈトランジスタ１３１を低電圧でバイアスしているので、Ｐｃｈトランジスタ１３１のトランジスタサイズを小さくでき、また、コンデンサ１３３の静電容量Ｃを小さく設定することができる利点がある。ここで、電子回路１又は電子回路２００に構成例Ｄの制御回路７０を
用いる場合は、システム電圧発生回路１０からシステム電圧ＶＲＥＧ又はリファレンス電圧ＶＲＥＦ１、ＶＲＥＦ２（図１と図２の破線で示す）を供給する。なお、以降の説明では、Ｐｃｈトランジスタ１３１は、リファレンス電圧ＶＲＥＦ１によってバイアスされることを例として説明する。
【０１４６】
［制御回路の構成例Ｄによる電子回路の動作説明：図１、図１０、図１１］
次に、電子回路の構成例１（図１参照）に制御回路の構成例Ｄ（図１０参照）を適応した場合の動作をタイミングチャートの図１１を主に用い、図１、図１０を適宜参照して説明する。
なお、電子回路の構成例２（図２参照）に制御回路の構成例Ｄを適応した場合も動作は同様である。また、図１１のタイミングチャートは、前述した図４のタイミングチャート（制御回路の構成例Ａによる動作説明）と基本動作は同様であるので、重複する説明は省略する。
【０１４７】
図１１において、入出力回路２４から出力される起動信号Ｐ４が論理“１”であるときは、構成例１の電子回路１（図１参照）は通常動作モードであるので、システム電圧発生回路１０は動作状態であり、第１の内部回路３０、レベルシフタ２３、入出力回路２４は、それぞれの動作を継続し、モータ５を駆動して時刻が表示されている。
【０１４８】
この通常動作モードにおいて、図１１のタイミングＴ４１で起動信号Ｐ４が論理“０”になると、電子回路１はパワーダウンモードに移行する。ここで、電子回路１がパワーダウンモードになる条件、およびパワーダウンモードでの動作は、前述の制御回路の構成例Ａによる動作説明と同様であるので説明は省略する。
【０１４９】
次に、パワーダウンモードへの移行動作を詳細に説明する。図１１のタイミングＴ４１で、起動信号Ｐ４が論理“０”になると、レベルシフタ２３のイネーブル端子ＥＮが論理“０”になるので、レベルシフタ２３は、直ちに非活性状態となって出力信号Ｐ２を停止する。
【０１５０】
一方、図１０で示す制御回路７０は、起動信号Ｐ４が論理“１”の通常動作モードの時は、バッファ７１の出力が論理“１”であるので、Ｎｃｈトランジスタ７２はＯＮ、Ｐｃｈトランジスタ７３はＯＦＦである。これにより、コンデンサ１３３に充電電流がＮｃｈトランジスタ７２によって流れてコンデンサ１３３は充電されると共に、接続点Ａは、論理“０”が保たれるので、インバータ１３２の出力である短絡制御信号Ｐ５は、論理“１”が継続する。また、遅延回路１３０のＰｃｈトランジスタ１３４は、短絡制御信号Ｐ５が論理“１”であるので、ＯＦＦ状態が継続する。なお、遅延回路１３０のＰｃｈトランジスタ１３１は、通常動作モードであっても、パワーダウンモードであっても、リファレンス電圧ＶＲＥＦ１によってバイアスされている。
【０１５１】
ここで、通常動作モードからパワーダウンモードになって起動信号Ｐ４が論理“０”になると、制御回路７０のバッファ７１の出力が論理“０”となり、Ｎｃｈトランジスタ７２はＯＦＦ、Ｐｃｈトランジスタ７３はＯＮとなる。これにより、コンデンサ１３３に放電ルートが形成され、定電流源として動作するＰｃｈトランジスタ１３１によってほぼ定電流の放電電流Ｉ４がコンデンサ１３３から流れて、コンデンサ１３３は放電される。
【０１５２】
ここで、図１１に示すように、放電電流Ｉ４はタイミングＴ４１から流れ出すので、コンデンサ１３３は、この放電電流Ｉ４によって放電されて、接続点Ａの電圧レベルは、コンデンサ１３３の放電量に比例し、タイミングＴ４１を基点として電池電圧ＶＢＴからほぼ直線的に電源電圧ＶＤＤに向かって増加する。
【０１５３】
そして、接続点Ａの電圧レベルが電池電圧ＶＢＴの約１／２に到達したタイミングＴ４２で、インバータ１３２の入力レベルが閾値を越えるので、出力である短絡制御信号Ｐ５の論理が“１”から“０”に反転する。これにより、短絡制御信号Ｐ５は、起動信号Ｐ４が論理“０”になったタイミングＴ４１からタイミングＴ４２まで遅延時間Ｔｄが与えられて出力される。
【０１５４】
また、タイミングＴ４２において、短絡制御信号Ｐ５が論理“０”になると、バイパス手段であるＰｃｈトランジスタ１３４がＯＮするので、Ｐｃｈトランジスタ１３４には、放電電流Ｉ４´が図示するように瞬時に流れ、それによってコンデンサ１３３の電荷が瞬時にほぼ零になるので、その後の放電電流Ｉ４、Ｉ４´は零となる。
【０１５５】
これは、Ｐｃｈトランジスタ１３４とＰｃｈトランジスタ７３のＯＮ抵抗が小さいので、コンデンサ１３３が短絡状態になるからである。これにより、接続点Ａの電位は、タイミングＴ４２において瞬時に電源電圧ＶＤＤに引き上げられる。すなわち、Ｐｃｈトランジスタ１３４は、コンデンサ１３３の電圧である接続点Ａの電圧レベルに基づいて、Ｐｃｈトランジスタ１３１をバイパスするバイパス手段として機能する。
【０１５６】
また、図１１に示すように、遅延回路１３０のインバータ１３２に流れる貫通電流をＩｐとすると、貫通電流Ｉｐは接続点Ａの電圧レベルが電池電圧ＶＢＴの１／２に近づくと増加するが、タイミングＴ４２において接続点Ａの電圧レベルは電源電圧ＶＤＤに瞬時に引き上げられるので、貫通電流Ｉｐは瞬時に零となる。すなわち、Ｐｃｈトランジスタ１３４のＯＮによって、インバータ１３２の入力電圧が瞬時に電源電圧ＶＤＤに引き上げられることで、インバータ１３２に流れる貫通電流Ｉｐを約半減させることができる。
【０１５７】
このインバータ１３２の内部回路は、図示しないがＰｃｈトランジスタとＮｃｈトランジスタとのコンプリメンタリ構造であるので、その入力が電源電圧の１／２付近の電位である場合、ＰｃｈとＮｃｈとの両方のトランジスタがＯＮ状態となって大きな貫通電流Ｉｐが流れるが、構成例Ｄである制御回路７０の遅延回路１３０は、この貫通電流Ｉｐを約半減できる。これにより、構成例Ｄの制御回路７０は、二次電池３の消費電流を低減し、電池駆動時間を延長できる利点を有している。なお、タイミングＴ４２以降の貫通電流Ｉｐの破線は、バイパス手段がない場合の貫通電流Ｉｐの推移を示している。
【０１５８】
以上の動作によって、レベルシフタ２３は、タイミングＴ４１で非活性状態となり、システム電圧ＶＲＥＧと電源電圧ＶＳＳは、タイミングＴ４１より遅延時間Ｔｄだけ遅れたタイミングＴ４２で短絡状態となる。これにより、タイミングＴ４２でシステム電圧ＶＲＥＧと電源電圧ＶＳＳが短絡状態に移行するときに、第１の内部回路３０の動作が不定状態となって、計時制御信号Ｐ１から不正信号が出力されたとしても、レベルシフタ２３は、すでにタイミングＴ４１で非活性状態となっているので、その不正信号を遮断することができる。
【０１５９】
また、放電電流Ｉ４を定電流として流すＰｃｈトランジスタ１３１は、前述したように、低電圧のバイアス電圧（システム電圧ＶＲＥＧ又はリファレンス電圧ＶＲＥＦ１、ＶＲＥＦ２）によってバイアスされているので、構成例Ｄの制御回路７０は前述した構成例Ｃと同様な利点を備えている。
【０１６０】
［制御回路の説明（構成例Ｅ）：図１２］
次に、制御回路の構成例Ｅの回路構成を図１２を用いて説明する。
構成例Ｅとすでに説明した構成例との違いは、構成例Ｂで説明した遅延回路に放電のバイパス手段を設けたという点である。
図１２において、８０は構成例Ｅの制御回路である。制御回路８０は電池電圧ＶＢＴに
よって動作し、遅延回路１４０と、この遅延回路１４０に接続されるバッファ８１と、Ｎｃｈトランジスタ８２とＰｃｈトランジスタ８３とによって構成される。遅延回路１４０は、放電手段としての抵抗素子である抵抗１４１と、インバータ１４２と、容量素子であるコンデンサ１４３と、バイパス手段としてのＰｃｈトランジスタ１４４とによって構成される。
【０１６１】
ここで、バッファ８１は起動信号Ｐ４を入力し、その出力はＮｃｈトランジスタ８２とＰｃｈトランジスタ８３とのゲート端子Ｇに接続されている。Ｎｃｈトランジスタ８２のソース端子Ｓは電池電圧ＶＢＴに接続されている。Ｎｃｈトランジスタ８２のドレイン端子Ｄは、遅延回路１４０の抵抗１４１の一方の端子とインバータ１４２の入力端子とコンデンサ１４３の一方の端子とに接続され、この接続点をＡと定義する。また、接続点Ａはバイパス手段のＰｃｈトランジスタ１４４のドレイン端子Ｄにも接続される。
【０１６２】
Ｐｃｈトランジスタ８３のソース端子Ｓは、電源電圧ＶＤＤに接続され、コンデンサ１４３の他方の端子も電源電圧ＶＤＤに接続されている。Ｐｃｈトランジスタ８３のドレイン端子Ｄは、抵抗１４１の他方の端子とＰｃｈトランジスタ１４４のソース端子Ｓに接続される。
【０１６３】
そして、インバータ１４２の出力端子からは短絡制御信号Ｐ５が出力されている。また、短絡制御信号Ｐ５は、Ｐｃｈトランジスタ１４４のゲート端子Ｇに接続される。なお、バッファ８１は、起動信号Ｐ４がＮｃｈトランジスタ８２とＰｃｈトランジスタ８３を十分駆動できるならば、無くてもよい。
【０１６４】
ここで、放電手段としての抵抗１４１は、コンデンサ１４３に充電された電荷を所定の時間で放電できるように、所定の抵抗値Ｒが設定されている。また、Ｐｃｈトランジスタ１４４とＰｃｈトランジスタ８３は、抵抗１４１の抵抗値Ｒと比較してＯＮ抵抗を十分に小さく設定し、Ｐｃｈトランジスタ１４４はコンデンサ１４３に充電された電荷を瞬時に放電するバイパス手段として機能する。なお、制御回路８０の詳細な動作説明は後述するが、Ｐｃｈトランジスタ１４４の機能については、すでに説明した構成例ＤのＰｃｈトランジスタ１３４と同様である。
【０１６５】
このように、構成例Ｅの制御回路８０は、遅延回路１４０のコンデンサ１４３の放電手段として抵抗１４１を用いているので、この抵抗１４１の抵抗値Ｒとコンデンサ１４３の静電容量Ｃによる時定数で、遅延回路１４０による遅延時間を容易に設定できる利点がある。
【０１６６】
［制御回路の構成例Ｅによる電子回路の動作説明：図１、図１２、図１３］
次に、電子回路の構成例１（図１参照）に制御回路の構成例Ｅ（図１２参照）を適応した場合の動作をタイミングチャートの図１３を主に用い、図１、図１２を適宜参照して説明する。
なお、電子回路の構成例２（図２参照）に制御回路の構成例Ｅを適応した場合も動作は同様である。また、図１３のタイミングチャートは、前述した図４のタイミングチャート（制御回路の構成例Ａによる動作説明）と基本動作は同様であるので、重複する説明は省略する。
【０１６７】
図１３において、入出力回路２４から出力される起動信号Ｐ４が論理“１”であるときは、構成例１の電子回路１（図１参照）は通常動作モードであるので、システム電圧発生回路１０は動作状態であり、第１の内部回路３０、レベルシフタ２３、入出力回路２４は、それぞれの動作を継続し、モータ５を駆動して時刻が表示されている。
【０１６８】
この通常動作モードにおいて、図１３のタイミングＴ５１で起動信号Ｐ４が論理“０”になると、電子回路１はパワーダウンモードに移行する。ここで、電子回路１がパワーダウンモードになる条件、およびパワーダウンモードでの動作は、前述の制御回路の構成例Ａによる動作説明と同様であるので説明は省略する。
【０１６９】
次に、パワーダウンモードへの移行動作を詳細に説明する。図１３のタイミングＴ５１で、起動信号Ｐ４が論理“０”になると、レベルシフタ２３のイネーブル端子ＥＮが論理“０”になるので、レベルシフタ２３は、直ちに非活性状態となって出力信号Ｐ２を停止する。
【０１７０】
一方、図１２で示す制御回路８０は、起動信号Ｐ４が論理“１”の通常動作モードの時は、バッファ８１の出力が論理“１”であるので、Ｎｃｈトランジスタ８２はＯＮ、Ｐｃｈトランジスタ８３はＯＦＦである。これにより、コンデンサ１４３に充電電流がＮｃｈトランジスタ８２によって流れてコンデンサ１４３は充電されると共に、接続点Ａは、論理“０”が保たれるので、インバータ１４２の出力である短絡制御信号Ｐ５は、論理“１”が継続する。また、遅延回路１４０のＰｃｈトランジスタ１４４は、短絡制御信号Ｐ５が論理“１”であるので、ＯＦＦ状態が継続する。
【０１７１】
ここで、通常動作モードからパワーダウンモードになって起動信号Ｐ４が論理“０”になると、制御回路８０のバッファ８１の出力が論理“０”となり、Ｎｃｈトランジスタ８２はＯＦＦ、Ｐｃｈトランジスタ８３はＯＮとなる。これにより、コンデンサ１４３に放電ルートが形成され、抵抗１４１の抵抗値Ｒとコンデンサ１４３の静電容量Ｃによる時定数に応じた過渡電流が放電電流Ｉ５として流れる。
【０１７２】
この放電電流Ｉ５によってコンデンサ１４３は放電されるので、接続点Ａの電圧レベルは、タイミングＴ５１を基点としてコンデンサ１４３の放電量に比例して電池電圧ＶＢＴから電源電圧ＶＤＤに向かって増加する。
【０１７３】
そして、接続点Ａの電圧レベルが電池電圧ＶＢＴの約１／２に到達したタイミングＴ５２で、インバータ１４２の入力レベルが閾値を越えるので、出力である短絡制御信号Ｐ５の論理が“１”から“０”に反転する。これにより、短絡制御信号Ｐ５は、起動信号Ｐ４が論理“０”になったタイミングＴ５１からタイミングＴ５２まで遅延時間Ｔｅが与えられて出力される。
【０１７４】
また、タイミングＴ５２において、短絡制御信号Ｐ５が論理“０”になると、バイパス手段であるＰｃｈトランジスタ１４４がＯＮするので、Ｐｃｈトランジスタ１４４には、放電電流Ｉ５´が図示するように瞬時に流れ、それによってコンデンサ１４３の電荷が瞬時にほぼ零になるので、その後の放電電流Ｉ５、Ｉ５´は零となる。これにより、接続点Ａの電位は、タイミングＴ５２において瞬時に電源電圧ＶＤＤに引き上げられる。すなわち、Ｐｃｈトランジスタ１４４は、コンデンサ１４３の電圧である接続点Ａの電圧レベルに基づいて、抵抗１４１をバイパスするバイパス手段として機能する。
【０１７５】
また、図１３に示すように、遅延回路１４０のインバータ１４２に流れる貫通電流をＩｐとすると、貫通電流Ｉｐは接続点Ａの電圧レベルが電池電圧ＶＢＴの１／２に近づくと増加するが、タイミングＴ５２において接続点Ａの電圧レベルは電源電圧ＶＤＤに瞬時に引き上げられるので、貫通電流Ｉｐは瞬時に零となる。すなわち、Ｐｃｈトランジスタ１４４のＯＮによって、インバータ１４２の入力電圧が瞬時に電源電圧ＶＤＤに引き上げられることで、インバータ１４２に流れる貫通電流Ｉｐを約半減させることができる。
【０１７６】
以上の動作によって、レベルシフタ２３は、タイミングＴ５１で非活性状態となり、シ
ステム電圧ＶＲＥＧと電源電圧ＶＳＳは、タイミングＴ５１より遅延時間Ｔｅだけ遅れたタイミングＴ５２で短絡状態となる。これにより、タイミングＴ５２でシステム電圧ＶＲＥＧと電源電圧ＶＳＳが短絡状態に移行するときに、第１の内部回路３０の動作が不定状態となって、計時制御信号Ｐ１から不正信号が出力されたとしても、レベルシフタ２３は、すでにタイミングＴ５１で非活性状態となっているので、その不正信号を遮断することができる。
【０１７７】
また、構成例Ｅによる遅延時間Ｔｅは、遅延回路１４０のコンデンサ１４３の静電容量Ｃと、抵抗１４１の抵抗値Ｒによる時定数によって簡単に設定できるので、遅延時間Ｔｅの値を回路の特性に応じて任意に設定することができる。
【０１７８】
なお、以上説明した実施形態で示したブロック図や回路図等は、これに限定されるものではなく、本発明の要旨を満たすものであれば、任意に変更してよい。
【産業上の利用可能性】
【０１７９】
本発明の電子回路は、太陽電池を備えた時計システムはもちろんのこと、電池駆動によって動作し、パワーダウンモードを備えた様々な電子機器の電子回路に好適である。
【符号の説明】
【０１８０】
１、２００ 電子回路
２ 太陽電池（ＳＣ）
３ 二次電池
４ ダイオード
５ モータ
１０ システム電圧発生回路
１０ａ リファレンス電圧生成回路
１０ｂ 差動増幅回路
１０ｃ 出力回路
２１、２２ スイッチ素子
２３ レベルシフタ
２４ 入出力回路
３０ 第１の内部回路
４０、５０、６０、７０、８０ 制御回路
１００、１１０、１２０、１３０、１４０ 遅延回路
２１０ 第２の内部回路
２１１ 電源電圧検出回路
Ｐ１ 計時制御信号
Ｐ２ 出力信号
Ｐ３ 駆動信号
Ｐ４ 起動信号
Ｐ５ 短絡制御信号
ＶＤＤ 電源電圧
ＶＳＳ 電源電圧
ＶＢＴ 電池電圧
ＶＲＥＧ システム電圧
ＶＲＥＦ１、ＶＲＥＦ２ リファレンス電圧
【特許請求の範囲】
【請求項１】
電源電圧から降圧してシステム電圧を発生するシステム電圧発生回路と、
前記システム電圧を供給されて動作する第１の内部回路と、
前記電源電圧を供給されて動作する第２の内部回路と、
前記第１の内部回路からの信号を入力し、前記電源電圧の電圧レベルに変換し前記第２の内部回路へ出力するレベルシフタと、
前記システム電圧発生回路を制御する制御回路と、
を備える電子回路であって、
前記制御回路は、起動信号を入力し、この起動信号に所定の遅延時間を与えた短絡制御信号を出力する遅延回路を有し、
前記起動信号は、前記レベルシフタを非活性又は活性として制御し、
前記短絡制御信号は前記システム電圧発生回路を停止状態又は動作状態として制御することを特徴とする電子回路。
【請求項２】
前記システム電圧発生回路は、リファレンス電圧生成回路と差動増幅回路と出力回路とを有する電圧レギュレータ回路であり、
前記リファレンス電圧生成回路は、電源電圧を降圧して、電源電圧に依存しない定電圧であるリファレンス電圧を生成し、
前記差動増幅回路は、一方の入力を前記リファレンス電圧とし、他方の入力を前記出力回路からフィードバックされた電圧として、双方の入力の差を増幅して出力するものであり、
前記出力回路は、前記差動増幅回路の出力に基づいて制御される電圧を前記システム電圧として出力する回路であることを特徴とする請求項１に記載の電子回路。
【請求項３】
前記制御回路は、前記第２の内部回路に含まれることを特徴とする請求項１に記載の電子回路。
【請求項４】
前記短絡制御信号に与えられた所定の遅延時間は、前記起動信号によって前記レベルシフタが非活性するまでの時間を超えた時間であることを特徴とする請求項１に記載の電子回路。
【請求項５】
前記遅延回路は、容量素子と、該容量素子を放電する放電手段である抵抗素子と、を備えたことを特徴とする請求項１又は２に記載の電子回路。
【請求項６】
前記遅延回路は、容量素子と、前記システム電圧又は前記リファレンス電圧に基づく放電電流で前記容量素子を放電する放電手段と、を備えたことを特徴とする請求項１又は２に記載の電子回路。
【請求項７】
前記遅延回路は、前記容量素子の電圧に基づいて前記放電手段をバイパスするバイパス手段をさらに備えたことを特徴とする請求項５又は６に記載の電子回路。
【請求項８】
前記起動信号は、前記電源電圧を検出する電源電圧検出回路の検出結果に基づいて出力されることを特徴とする請求項１に記載の電子回路。
【請求項１】
電源電圧から降圧してシステム電圧を発生するシステム電圧発生回路と、
前記システム電圧を供給されて動作する第１の内部回路と、
前記電源電圧を供給されて動作する第２の内部回路と、
前記第１の内部回路からの信号を入力し、前記電源電圧の電圧レベルに変換し前記第２の内部回路へ出力するレベルシフタと、
前記システム電圧発生回路を制御する制御回路と、
を備える電子回路であって、
前記制御回路は、起動信号を入力し、この起動信号に所定の遅延時間を与えた短絡制御信号を出力する遅延回路を有し、
前記起動信号は、前記レベルシフタを非活性又は活性として制御し、
前記短絡制御信号は前記システム電圧発生回路を停止状態又は動作状態として制御することを特徴とする電子回路。
【請求項２】
前記システム電圧発生回路は、リファレンス電圧生成回路と差動増幅回路と出力回路とを有する電圧レギュレータ回路であり、
前記リファレンス電圧生成回路は、電源電圧を降圧して、電源電圧に依存しない定電圧であるリファレンス電圧を生成し、
前記差動増幅回路は、一方の入力を前記リファレンス電圧とし、他方の入力を前記出力回路からフィードバックされた電圧として、双方の入力の差を増幅して出力するものであり、
前記出力回路は、前記差動増幅回路の出力に基づいて制御される電圧を前記システム電圧として出力する回路であることを特徴とする請求項１に記載の電子回路。
【請求項３】
前記制御回路は、前記第２の内部回路に含まれることを特徴とする請求項１に記載の電子回路。
【請求項４】
前記短絡制御信号に与えられた所定の遅延時間は、前記起動信号によって前記レベルシフタが非活性するまでの時間を超えた時間であることを特徴とする請求項１に記載の電子回路。
【請求項５】
前記遅延回路は、容量素子と、該容量素子を放電する放電手段である抵抗素子と、を備えたことを特徴とする請求項１又は２に記載の電子回路。
【請求項６】
前記遅延回路は、容量素子と、前記システム電圧又は前記リファレンス電圧に基づく放電電流で前記容量素子を放電する放電手段と、を備えたことを特徴とする請求項１又は２に記載の電子回路。
【請求項７】
前記遅延回路は、前記容量素子の電圧に基づいて前記放電手段をバイパスするバイパス手段をさらに備えたことを特徴とする請求項５又は６に記載の電子回路。
【請求項８】
前記起動信号は、前記電源電圧を検出する電源電圧検出回路の検出結果に基づいて出力されることを特徴とする請求項１に記載の電子回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【公開番号】特開２０１１−２１１５１２（Ｐ２０１１−２１１５１２Ａ）
【公開日】平成２３年１０月２０日（２０１１．１０．２０）
【国際特許分類】
【出願番号】特願２０１０−７７５７３（Ｐ２０１０−７７５７３）
【出願日】平成２２年３月３０日（２０１０．３．３０）
【出願人】（０００００１９６０）シチズンホールディングス株式会社 (1,939)
【出願人】（３０７０２３３７３）シチズン時計株式会社 (227)
【Ｆターム（参考）】
【公開日】平成２３年１０月２０日（２０１１．１０．２０）
【国際特許分類】
【出願日】平成２２年３月３０日（２０１０．３．３０）
【出願人】（０００００１９６０）シチズンホールディングス株式会社 (1,939)
【出願人】（３０７０２３３７３）シチズン時計株式会社 (227)
【Ｆターム（参考）】
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