半導体装置
【課題】動作速度と駆動能力とのバランスが調整された多入力論理回路を備えた半導体装置を提供する。
【解決手段】３入力以上の入力端子を含み当該３入力以上の入力端子の論理レベルについて論理演算を行う多入力論理回路（ＸＯＲ＿Ｈ）を備え、当該多入力論理回路は、それぞれ２つの入力端子を含み当該２つの入力端子の論理レベルに対して前記論理演算を行う複数の２入力論理回路を含み、当該複数の２入力論理回路は、第１の２入力論理回路（ＸＯＲ＿Ｄ６１）と当該第１の２入力論理回路よりも占有面積が小さく駆動能力が小さい第２の２入力論理回路（ＸＯＲ＿Ｆ６１、ＸＯＲ＿Ｆ６２）とを含み、前記第１の２入力論理回路が前記多入力論理回路の最終段として動作し、前記第２の２入力論理回路が前記第１の２入力論理回路に信号を供給する前段回路の少なくとも一部として動作することを特徴とする。
【解決手段】３入力以上の入力端子を含み当該３入力以上の入力端子の論理レベルについて論理演算を行う多入力論理回路（ＸＯＲ＿Ｈ）を備え、当該多入力論理回路は、それぞれ２つの入力端子を含み当該２つの入力端子の論理レベルに対して前記論理演算を行う複数の２入力論理回路を含み、当該複数の２入力論理回路は、第１の２入力論理回路（ＸＯＲ＿Ｄ６１）と当該第１の２入力論理回路よりも占有面積が小さく駆動能力が小さい第２の２入力論理回路（ＸＯＲ＿Ｆ６１、ＸＯＲ＿Ｆ６２）とを含み、前記第１の２入力論理回路が前記多入力論理回路の最終段として動作し、前記第２の２入力論理回路が前記第１の２入力論理回路に信号を供給する前段回路の少なくとも一部として動作することを特徴とする。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、多入力論理回路を備えた半導体装置に関する。
【背景技術】
【０００２】
半導体装置、例えばＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ ｍｅｍｏｒｙ）とメモリコントローラとの間においてデータの授受を行う際のデータの転送速度が高速化しつつある。そのため、データの授受を行う際に用いるデータバスが外部からのノイズなどの影響を受けやすくなり、転送データにエラーが発生する恐れがある。そこで、半導体装置が内部で生成した巡回冗長検査（ＣＲＣ：Ｃｙｃｌｉｃ Ｒｅｄｕｎｄａｎｃｙ Ｃｈｅｃｋ）符号（誤り検出符号）を、転送データに付加してメモリコントローラに出力する。そして、メモリコントローラでは、送られてきた転送データと誤り検出符号に基づいて転送データにエラーがあるか否かの判定処理を行う。そして、転送データにエラーがある場合、例えば半導体装置から転送データを再送することで、データバスにおけるデータ転送の信頼性を向上している。
特許文献１には、このような巡回冗長検査機能を備える半導体装置（ＤＲＡＭ）が開示されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００９−８７４８５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
特許文献１に記載されている巡回冗長検査機能を備えるＤＲＡＭにおいては、誤り検出符号を生成する誤り検出符号生成回路として、転送データのビット数に対応した入力数を有する多入力排他的論理和回路が用いられている。この誤り検出符号の生成は、ＤＲＡＭのライト動作時とリード動作時とのどちらにおいても実行され、その動作速度は、ＤＲＡＭのライト動作とリード動作との速度に影響を与える。一方で、誤り検出符号生成回路のＤＲＡＭチップ上の配置によっては、誤り検出符号生成回路が長距離の配線を介して誤り符号を転送しなくてはならない場合もあり、その駆動能力は、動作速度同様にＤＲＡＭのライト動作とリード動作とに影響を与える。
従って、巡回冗長検査機能を備えるＤＲＡＭのライト動作とリード動作との速度の向上には、動作速度と駆動能力とのバランスが調整された多入力排他的論理和回路が必要である。
【課題を解決するための手段】
【０００５】
本発明は、３入力以上の入力端子を含み当該３入力以上の入力端子の論理レベルについて論理演算を行う多入力論理回路を備え、当該多入力論理回路は、それぞれ２つの入力端子を含み当該２つの入力端子の論理レベルに対して前記論理演算を行う複数の２入力論理回路を含み、当該複数の２入力論理回路は、第１の２入力論理回路と当該第１の２入力論理回路よりも占有面積が小さく駆動能力が小さい第２の２入力論理回路とを含み、前記第１の２入力論理回路が前記多入力論理回路の最終段として動作し、前記第２の２入力論理回路が前記第１の２入力論理回路に信号を供給する前段回路の少なくとも一部として動作することを特徴とする半導体装置である。
【０００６】
また、本発明は、メモリセルアレイと、データ入出力部と、前記メモリセルアレイと前記データ入出力部との間に配置され、複数のデータを転送するバス配線と、前記バス配線から前記複数のデータを受け取り、前記複数のデータに対し複数段階の第１の論理演算を行い符号化データを生成し、当該符号化データを前記データ入出力部に供給する符号生成回路と、を備え、当該符号生成回路は、それぞれ２つの入力端子を含み当該２つの入力端子の論理レベルに対して前記第１の論理演算を行う複数の２入力論理回路を含み、当該複数の２入力論理回路は、第１の２入力論理回路と当該第１の２入力論理回路よりも占有面積が小さく駆動能力が小さい複数の第２の２入力論理回路とを含み、前記第１の２入力論理回路が前記複数段階の前記第１の論理演算のうちの最終段の論理演算を行うように構成され、前記複数の第２の２入力論理回路が前記複数段階の前記第１の論理演算のうちの前記最終段を除く前段の論理演算の一部を行うように構成されることを特徴とする半導体装置である。
【０００７】
また、本発明は、メモリセルアレイと、データ入出力部と、前記メモリセルアレイと前記データ入出力部との間に配置され、複数のデータを転送するバス配線と、前記バス配線から前記複数のデータを受け取り、前記複数のデータに対し複数段階の第１の論理演算を行い符号化データを生成し、当該符号化データを前記データ入出力部に供給する符号生成回路と、を備え、当該符号生成回路は、それぞれ、第１の２入力論理回路と当該第１の２入力論理回路よりも占有面積が小さく駆動能力が小さい２つの第２の２入力論理回路とを含む複数の単位回路部であって、それぞれ、当該２つの第２の２入力論理回路の出力ノードが当該第１の２入力論理回路の２つの入力端子にそれぞれ接続された前記複数の単位回路部を含み、当該複数の単位回路部が前記複数段階の前記第１の論理演算を行うことを特徴とする半導体装置である。
【発明の効果】
【０００８】
本発明の多入力論理回路によれば、第１の２入力論理回路だけを用いて構成した多入力論理回路と比べて、入力段から出力段までのファンアウト（負荷側回路要素の容量が駆動側回路要素の何個分の容量に相当するかを表す係数）の調整を行うことができる。そのため、動作速度と駆動能力とのバランスが調整された多入力論理回路を提供することができる。また、この多入力論理回路を誤り検出符号生成回路に含める構成の半導体装置とすることで、半導体装置のライト動作とリード動作を高速に行うことができる。
【図面の簡単な説明】
【０００９】
【図１】否定排他的論理和回路ＸＮＲ＿Ｃ（否定排他的論理和回路）の構成を示す回路図である。
【図２】排他的論理和回路ＸＯＲ＿Ｄ（排他的論理和回路）の構成を示す回路図である。
【図３】否定排他的論理和回路ＸＮＲ＿Ｅ（否定排他的論理和回路）の構成を示す回路図である。
【図４】排他的論理和回路ＸＯＲ＿Ｆ（排他的論理和回路）の構成を示す回路図である。
【図５】否定排他的論理和回路ＸＮＲ＿Ｇ（４入力否定排他的論理和回路）の構成を示すブロック図である。
【図６】排他的論理和回路ＸＯＲ＿Ｈ（４入力排他的論理和回路）の構成を示すブロック図である。
【図７】否定排他的論理和回路ＸＮＲ＿Ｉ（８入力否定排他的論理和回路）の構成を示すブロック図である。
【図８】排他的論理和回路ＸＯＲ＿Ｊ（８入力排他的論理和回路）の構成を示すブロック図である。
【図９】半導体装置１０の構成を示すブロック図である。
【図１０】誤り検出符号生成回路２０の構成を示すブロック図である。
【図１１】誤り検出符号生成の論理を示す図である。
【図１２】多入力排他的論理和ＸＯＲ＿ｉの構成を示すブロック図である。
【図１３】半導体装置１０のライト動作（８ＩＯ入力）のタイミングチャートである。
【図１４】半導体装置１０のリード動作（８ＩＯ出力）のタイミングチャートである。
【図１５】半導体装置１０のライト動作（４ＩＯ入力）のタイミングチャートである。
【図１６】半導体装置１０のリード動作（４ＩＯ出力）のタイミングチャートである。
【発明を実施するための形態】
【００１０】
［第１の実施形態］
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
第１の実施形態の説明では、まず図１〜図２を用いて否定排他的論理和回路ＸＮＲ＿Ｃ、及び排他的論理和回路ＸＯＲ＿Ｄ（第１の２入力論理回路）の構成を説明し、続いて、図３〜図４を用いて否定排他的論理和回路ＸＮＲ＿Ｅ、及び排他的論理和回路ＸＯＲ＿Ｆ（第２の２入力論理回路）の構成を説明する。そして、図５〜図８を用いて否定排他的論理和回路ＸＮＲ＿Ｇ、排他的論理和回路ＸＯＲ＿Ｈ、否定排他的論理和回路ＸＮＲ＿Ｉ、及び排他的論理和回路ＸＯＲ＿Ｊ（多入力排他的論理和回路）の構成を説明する。
【００１１】
図１（ａ）は、否定排他的論理和回路ＸＮＲ＿Ｃ（Ｅｘｃｌｕｓｉｖｅ−ＮＯＲ：否定排他的論理和回路）の構成を示す回路図である。
否定排他的論理和回路ＸＮＲ＿Ｃ（第１の２入力論理回路）は、第１の入力端子ＴＩＮ１、第２の入力端子ＴＩＮ２、及び出力端子ＴＯＵＴを有している。否定排他的論理和回路ＸＮＲ＿Ｃは、第１の入力端子ＴＩＮ１に入力される第１入力信号ＩＮ１の論理レベル（以下、論理「０」のとき論理レベルをＬレベル、論理「１」のとき論理レベルをＨレベルとする）が第２の入力端子ＴＩＮ２に入力される第２入力信号ＩＮ２の論理レベルと一致する場合、出力端子ＴＯＵＴからＨレベルの出力信号ＯＵＴを出力する。また、否定排他的論理和回路ＸＮＲ＿Ｃは、第１入力信号ＩＮ１の論理レベルが第２入力信号ＩＮ２の論理レベルと一致しない場合、Ｌレベルの出力信号ＯＵＴを出力する。
【００１２】
否定排他的論理和回路ＸＮＲ＿Ｃは、インバータ回路ＩＮＶ１１、インバータ回路ＩＮＶ１２、論理回路ＬＧＣ１３、及び論理回路ＬＧＣ１４を含んで構成される。
インバータ回路ＩＮＶ１１は、ＰＭＯＳトランジスタＰ１１（Ｐ型チャネルＭＯＳトランジスタ）、及びＮＭＯＳトランジスタＮ１１（Ｎ型チャネルＭＯＳトランジスタ）から構成される。ＰＭＯＳトランジスタＰ１１において、ソースは電源電圧ＶＤＤが供給される電源配線に接続され、ゲートは第１の入力端子ＴＩＮ１に接続され、ドレインは接続点Ｎｄ１１に接続される。ＮＭＯＳトランジスタＮ１１において、ドレインは接続点Ｎｄ１１に接続され、ゲートは第１の入力端子ＴＩＮ１に接続され、ソースは電源電圧ＶＳＳが供給される電源配線に接続される（接地される）。
インバータ回路ＩＮＶ１１は、第１の入力端子ＴＩＮ１に入力される第１入力信号ＩＮ１の論理レベルを反転して、接続点Ｎｄ１１に出力する。
【００１３】
インバータ回路ＩＮＶ１２は、ＰＭＯＳトランジスタＰ１２、及びＮＭＯＳトランジスタＮ１２から構成される。ＰＭＯＳトランジスタＰ１２において、ソースは電源電圧ＶＤＤが供給される電源配線に接続され、ゲートは第２の入力端子ＴＩＮ２に接続され、ドレインは接続点Ｎｄ１２に接続される。ＮＭＯＳトランジスタＮ１２において、ドレインは接続点Ｎｄ１２に接続され、ゲートは第２の入力端子ＴＩＮ２に接続され、ドレインは接地される。
インバータ回路ＩＮＶ１２は、第２の入力端子ＴＩＮ２に入力される第２入力信号ＩＮ２の論理レベルを反転して、接続点Ｎｄ１２に出力する。
【００１４】
論理回路ＬＧＣ１３は、ＰＭＯＳトランジスタＰ１３ａ、ＰＭＯＳトランジスタＰ１３ｂ、及びＮＭＯＳトランジスタＮ１３から構成される。ＰＭＯＳトランジスタＰ１３ａにおいて、ソースは電源電圧ＶＤＤが供給される電源配線に接続され、ゲートは第１の入力端子ＴＩＮ１に接続され、ドレインはＰＭＯＳトランジスタＰ１３ｂのソースに接続される。また、ＰＭＯＳトランジスタＰ１３ｂにおいて、ソースはＰＭＯＳトランジスタＰ１３ａのドレインに接続され、ゲートは第２の入力端子ＴＩＮ２に接続され、ドレインは出力端子ＴＯＵＴに接続される。ＮＭＯＳトランジスタＮ１３において、ドレインは出力端子ＴＯＵＴに接続され、ゲートは接続点Ｎｄ１１に接続され、ソースは接続点Ｎｄ１２に接続される。
論理回路ＬＧＣ１４は、ＰＭＯＳトランジスタＰ１４ａ、ＰＭＯＳトランジスタＰ１４ｂ、及びＮＭＯＳトランジスタＮ１４から構成される。ＰＭＯＳトランジスタＰ１４ａにおいて、ソースは電源電圧ＶＤＤが供給される電源配線に接続され、ゲートは接続点Ｎｄ１１に接続され、ドレインはＰＭＯＳトランジスタＰ１４ｂのソースに接続される。また、ＰＭＯＳトランジスタＰ１４ｂにおいて、ソースはＰＭＯＳトランジスタＰ１４ａのドレインに接続され、ゲートは接続点Ｎｄ１２に接続され、ドレインは出力端子ＴＯＵＴに接続される。ＮＭＯＳトランジスタＮ１４において、ドレインは出力端子ＴＯＵＴに接続され、ゲートは接続点Ｎｄ１２に接続され、ソースは接続点Ｎｄ１１に接続される。
【００１５】
否定排他的論理和回路ＸＮＲ＿Ｃにおいて、第１入力信号ＩＮ１の論理レベル、及び第２入力信号ＩＮ２の論理レベルがＬレベルのとき、インバータ回路ＩＮＶ１１は接続点Ｎｄ１１をＨレベル、インバータ回路ＩＮＶ１２は接続点Ｎｄ１２をＨレベルにそれぞれ充電する。
ＰＭＯＳトランジスタＰ１４ａ、及びＰＭＯＳトランジスタＰ１４ｂはオフ（非導通）し、また、ＮＭＯＳトランジスタＮ１３、及びＮＭＯＳトランジスタＮ１４はゲート−ソース間の電位差が０Ｖとなるので、オフする。一方、ＰＭＯＳトランジスタＰ１３ａ、及びＰＭＯＳトランジスタＰ１３ｂはオン（導通）するので、否定排他的論理和回路ＸＮＲ＿Ｃは出力端子ＴＯＵＴにＨレベルの出力信号ＯＵＴを出力する。
【００１６】
また、否定排他的論理和回路ＸＮＲ＿Ｃにおいて、第１入力信号ＩＮ１の論理レベルがＬレベル、第２入力信号ＩＮ２の論理レベルがＨレベルのとき、インバータ回路ＩＮＶ１１は接続点Ｎｄ１１をＨレベルに充電し、インバータ回路ＩＮＶ１２は接続点Ｎｄ１２をＬレベルに放電する。
ＰＭＯＳトランジスタＰ１３ａはオンするが、ＰＭＯＳトランジスタＰ１３ｂはオフし、また、ＰＭＯＳトランジスタＰ１４ｂはオンするが、ＰＭＯＳトランジスタＰ１４ａはオフする。また、ＮＭＯＳトランジスタＮ１４はゲート−ソース間の電位差が負となるのでオフする。一方、ＮＭＯＳトランジスタＮ１３は、ゲート−ソース間の電位差が正となりオンするので、否定排他的論理和回路ＸＮＲ＿Ｃは出力端子ＴＯＵＴにＬレベルの出力信号ＯＵＴを出力する。
【００１７】
また、否定排他的論理和回路ＸＮＲ＿Ｃにおいて、第１入力信号ＩＮ１の論理レベルがＨレベル、第２入力信号ＩＮ２の論理レベルがＬレベルのとき、インバータ回路ＩＮＶ１１は接続点Ｎｄ１１をＬレベルに放電し、インバータ回路ＩＮＶ１２は接続点Ｎｄ１２をＨレベルに充電する。
ＰＭＯＳトランジスタＰ１３ｂはオンするが、ＰＭＯＳトランジスタＰ１３ａはオフし、また、ＰＭＯＳトランジスタＰ１４ａはオンするが、ＰＭＯＳトランジスタＰ１４ｂはオフする。また、ＮＭＯＳトランジスタＮ１３はゲート−ソース間の電位差が負となるのでオフする。一方、ＮＭＯＳトランジスタＮ１４は、ゲート−ソース間の電位差が正となりオンするので、否定排他的論理和回路ＸＮＲ＿Ｃは出力端子ＴＯＵＴにＬレベルの出力信号ＯＵＴを出力する。
【００１８】
また、否定排他的論理和回路ＸＮＲ＿Ｃにおいて、第１入力信号ＩＮ１の論理レベル、及び第２入力信号ＩＮ２の論理レベルがＨレベルのとき、インバータ回路ＩＮＶ１１は接続点Ｎｄ１１をＬレベル、インバータ回路ＩＮＶ１２は接続点Ｎｄ１２をＬレベルにそれぞれ放電する。
ＰＭＯＳトランジスタＰ１３ａ、及びＰＭＯＳトランジスタＰ１３ｂはオフし、また、ＮＭＯＳトランジスタＮ１３、及びＮＭＯＳトランジスタＮ１４はゲート−ソース間の電位差が０Ｖとなるので、オフする。一方、ＰＭＯＳトランジスタＰ１４ａ、及びＰＭＯＳトランジスタＰ１４ｂはオンするので、否定排他的論理和回路ＸＮＲ＿Ｃは出力端子ＴＯＵＴにＨレベルの出力信号ＯＵＴを出力する。
【００１９】
このように、否定排他的論理和回路ＸＮＲ＿Ｃは、第１入力信号ＩＮ１の論理レベルが第２入力信号ＩＮ２の論理レベルと一致する場合、Ｈレベルの出力信号ＯＵＴを出力し、第１入力信号ＩＮ１の論理レベルが第２入力信号ＩＮ２の論理レベルと一致しない場合、Ｌレベルの出力信号ＯＵＴを出力する２入力否定排他的論理和回路である。
また、否定排他的論理和回路ＸＮＲ＿Ｃは、図１（ａ）に示すように、６個のＰＭＯＳトランジスタ、及び４個のＮＭＯＳトランジスタから構成される。なお、以下、この否定排他的論理和回路ＸＮＲ＿Ｃを、図１（ｂ）に示す回路シンボルを用いて、図５以降の図面において示す場合がある。
【００２０】
図２（ａ）は、排他的論理和回路ＸＯＲ＿Ｄ（Ｅｘｃｌｕｓｉｖｅ−ＯＲ：排他的論理和回路）の構成を示す回路図である。
排他的論理和回路ＸＯＲ＿Ｄ（第１の２入力論理回路）は、第１の入力端子ＴＩＮ１、第２の入力端子ＴＩＮ２、及び出力端子ＴＯＵＴを有している。排他的論理和回路ＸＯＲ＿Ｄは、第１の入力端子ＴＩＮ１に入力される第１入力信号ＩＮ１の論理レベルが第２の入力端子ＴＩＮ２に入力される第２入力信号ＩＮ２の論理レベルと一致する場合、出力端子ＴＯＵＴからＬレベルの出力信号ＯＵＴを出力する。また、排他的論理和回路ＸＯＲ＿Ｄは、第１入力信号ＩＮ１の論理レベルが第２入力信号ＩＮ２の論理レベルと一致しない場合、Ｈレベルの出力信号ＯＵＴを出力する。
【００２１】
排他的論理和回路ＸＯＲ＿Ｄは、インバータ回路ＩＮＶ２１、インバータ回路ＩＮＶ２２、論理回路ＬＧＣ２３、及び論理回路ＬＧＣ２４を含んで構成される。
インバータ回路ＩＮＶ２１は、ＰＭＯＳトランジスタＰ２１、及びＮＭＯＳトランジスタＮ２１から構成される。ＰＭＯＳトランジスタＰ２１において、ソースは電源電圧ＶＤＤが供給される電源配線に接続され、ゲートは第１の入力端子ＴＩＮ１に接続され、ドレインは接続点Ｎｄ２１に接続される。ＮＭＯＳトランジスタＮ２１において、ドレインは接続点Ｎｄ２１に接続され、ゲートは第１の入力端子ＴＩＮ１に接続され、ドレインは接地される。
インバータ回路ＩＮＶ２１は、第１の入力端子ＴＩＮ１に入力される第１入力信号ＩＮ１の論理レベルを反転して、接続点Ｎｄ２１に出力する。
【００２２】
インバータ回路ＩＮＶ２２は、ＰＭＯＳトランジスタＰ２２、及びＮＭＯＳトランジスタＮ２２から構成される。ＰＭＯＳトランジスタＰ２２において、ソースは電源電圧ＶＤＤが供給される電源配線に接続され、ゲートは第２の入力端子ＴＩＮ２に接続され、ドレインは接続点Ｎｄ２２に接続される。ＮＭＯＳトランジスタＮ２２において、ドレインは接続点Ｎｄ２２に接続され、ゲートは第２の入力端子ＴＩＮ２に接続され、ドレインは接地される。
インバータ回路ＩＮＶ２２は、第２の入力端子ＴＩＮ２に入力される第２入力信号ＩＮ２の論理レベルを反転して、接続点Ｎｄ２２に出力する。
【００２３】
論理回路ＬＧＣ２３は、ＰＭＯＳトランジスタＰ２３、ＮＭＯＳトランジスタＮ２３ａ、及びＮＭＯＳトランジスタＮ２３ｂから構成される。ＰＭＯＳトランジスタＰ２３において、ソースは接続点Ｎｄ２１に接続され、ゲートは接続点Ｎｄ２２に接続され、ドレインは出力端子ＴＯＵＴに接続される。また、ＮＭＯＳトランジスタＮ２３ａにおいて、ドレインは出力端子ＴＯＵＴに接続され、ゲートは第１の入力端子ＴＩＮ１に接続され、ソースはＮＭＯＳトランジスタＮ２３ｂのドレインに接続される。ＮＭＯＳトランジスタＮ２３ｂにおいて、ドレインはＮＭＯＳトランジスタＮ２３ａのソースに接続され、ゲートは第２の入力端子ＴＩＮ２に接続され、ソースは接地される。
論理回路ＬＧＣ２４は、ＰＭＯＳトランジスタＰ２４、ＮＭＯＳトランジスタＮ２４ａ、及びＮＭＯＳトランジスタＮ２４ｂから構成される。ＰＭＯＳトランジスタＰ２４において、ソースは接続点Ｎｄ２２に接続され、ゲートは接続点Ｎｄ２１に接続され、ドレインは出力端子ＴＯＵＴに接続される。また、ＮＭＯＳトランジスタＮ２４ａにおいて、ドレインは出力端子ＴＯＵＴに接続され、ゲートは接続点Ｎｄ２１に接続され、ソースはＮＭＯＳトランジスタＮ２４ｂのソースに接続される。ＮＭＯＳトランジスタＮ２４ｂにおいて、ドレインはＮＭＯＳトランジスタＮ２４ａのソースに接続され、ゲートは接続点Ｎｄ２２に接続され、ソースは接地される。
【００２４】
排他的論理和回路ＸＯＲ＿Ｄにおいて、第１入力信号ＩＮ１の論理レベル、及び第２入力信号ＩＮ２の論理レベルがＬレベルのとき、インバータ回路ＩＮＶ２１は接続点Ｎｄ２１をＨレベル、インバータ回路ＩＮＶ２２は接続点Ｎｄ２２をＨレベルにそれぞれ充電する。
ＰＭＯＳトランジスタＰ２３、及びＰＭＯＳトランジスタＰ２４はオフし、また、ＮＭＯＳトランジスタＮ２３ａ、及びＮＭＯＳトランジスタＮ２３ｂはゲートの電位がＬレベルであるのでオフする。一方、ＮＭＯＳトランジスタＮ２４ａ、及びＮＭＯＳトランジスタＮ２４ｂはオンするので、排他的論理和回路ＸＯＲ＿Ｄは出力端子ＴＯＵＴにＬレベルの出力信号ＯＵＴを出力する。
【００２５】
また、排他的論理和回路ＸＯＲ＿Ｄにおいて、第１入力信号ＩＮ１の論理レベルがＬレベル、第２入力信号ＩＮ２の論理レベルがＨレベルのとき、インバータ回路ＩＮＶ２１は接続点Ｎｄ２１をＨレベルに充電し、インバータ回路ＩＮＶ２２は接続点Ｎｄ２２をＬレベルに放電する。
ＮＭＯＳトランジスタＮ２３ｂはオンするが、ＮＭＯＳトランジスタＮ２３ａはオフし、また、ＮＭＯＳトランジスタＮ２４ａはオンするが、ＮＭＯＳトランジスタＮ２４ｂはオフする。また、ＰＭＯＳトランジスタＰ２４はゲート−ソース間の電位差が正となるのでオフする。一方、ＰＭＯＳトランジスタＰ２３は、ゲート−ソース間の電位差が負となりオンするので、排他的論理和回路ＸＯＲ＿Ｄは出力端子ＴＯＵＴにＨレベルの出力信号ＯＵＴを出力する。
【００２６】
また、排他的論理和回路ＸＯＲ＿Ｄにおいて、第１入力信号ＩＮ１の論理レベルがＨレベル、第２入力信号ＩＮ２の論理レベルがＬレベルのとき、インバータ回路ＩＮＶ２１は接続点Ｎｄ２１をＬレベルに放電し、インバータ回路ＩＮＶ２２は接続点Ｎｄ２２をＨレベルに充電する。
ＮＭＯＳトランジスタＮ２３ａはオンするが、ＮＭＯＳトランジスタＮ２３ｂはオフし、また、ＮＭＯＳトランジスタＮ２４ｂはオンするが、ＮＭＯＳトランジスタＮ２４ａはオフする。また、ＰＭＯＳトランジスタＰ２３はゲート−ソース間の電位差が正となるのでオフする。一方、ＰＭＯＳトランジスタＰ２４は、ゲート−ソース間の電位差が負となりオンするので、排他的論理和回路ＸＯＲ＿Ｄは出力端子ＴＯＵＴにＨレベルの出力信号ＯＵＴを出力する。
【００２７】
また、排他的論理和回路ＸＯＲ＿Ｄにおいて、第１入力信号ＩＮ１の論理レベル、及び第２入力信号ＩＮ２の論理レベルがＨレベルのとき、インバータ回路ＩＮＶ２１は接続点Ｎｄ２１をＬレベル、インバータ回路ＩＮＶ２２は接続点Ｎｄ２２をＬレベルにそれぞれ放電する。
ＰＭＯＳトランジスタＰ２３、及びＰＭＯＳトランジスタＰ２４はいずれもゲート−ソース間の電位差が０Ｖとなるのでオフし、また、ＮＭＯＳトランジスタＮ２４ａ、及びＮＭＯＳトランジスタＮ２４ｂはゲートの電位がＬレベルであるのでオフする。一方、ＮＭＯＳトランジスタＮ２３ａ、及びＮＭＯＳトランジスタＮ２３ｂはオンするので、排他的論理和回路ＸＯＲ＿Ｄは出力端子ＴＯＵＴにＬレベルの出力信号ＯＵＴを出力する。
【００２８】
このように、排他的論理和回路ＸＯＲ＿Ｄは、第１入力信号ＩＮ１の論理レベルが第２入力信号ＩＮ２の論理レベルと一致する場合、Ｌレベルの出力信号ＯＵＴを出力し、第１入力信号ＩＮ１の論理レベルが第２入力信号ＩＮ２の論理レベルと一致しない場合、Ｈレベルの出力信号ＯＵＴを出力する２入力排他的論理和回路である。
また、排他的論理和回路ＸＯＲ＿Ｄは、図２（ａ）に示すように、４個のＰＭＯＳトランジスタ、及び６個のＮＭＯＳトランジスタから構成される。なお、以下、この排他的論理和回路ＸＯＲ＿Ｄを、図２（ｂ）に示す回路シンボルを用いて、図５以降の図面において示す場合がある。
【００２９】
続いて、図３〜図４を用いて、上述した否定排他的論理和回路ＸＮＲ＿Ｃ、及び排他的論理和回路ＸＯＲ＿Ｄ（第１の２入力論理回路）よりも半導体装置に占める占有面積が小さく駆動能力が小さい否定排他的論理和回路ＸＮＲ＿Ｅ、及び排他的論理和回路ＸＯＲ＿Ｆ（第２の２入力論理回路）の構成を説明する。
図３（ａ）は、否定排他的論理和回路ＸＮＲ＿Ｅ（Ｅｘｃｌｕｓｉｖｅ−ＮＯＲ：否定排他的論理和回路）の構成を示す回路図である。
否定排他的論理和回路ＸＮＲ＿Ｅ（第２の２入力論理回路）は、第１の入力端子ＴＩＮ１、第２の入力端子ＴＩＮ２、及び出力端子ＴＯＵＴを有している。否定排他的論理和回路ＸＮＲ＿Ｅは、第１の入力端子ＴＩＮ１に入力される第１入力信号ＩＮ１の論理レベルが第２の入力端子ＴＩＮ２に入力される第２入力信号ＩＮ２の論理レベルと一致する場合、出力端子ＴＯＵＴからＨレベルの出力信号ＯＵＴを出力する。また、否定排他的論理和回路ＸＮＲ＿Ｅは、第１入力信号ＩＮ１の論理レベルが第２入力信号ＩＮ２の論理レベルと一致しない場合、Ｌレベルの出力信号ＯＵＴを出力する。
【００３０】
否定排他的論理和回路ＸＮＲ＿Ｅは、インバータ回路ＩＮＶ３１、論理回路ＬＧＣ３２、及びトランスファーゲート回路３３ａを含んで構成される。
インバータ回路ＩＮＶ３１は、ＰＭＯＳトランジスタＰ３１、及びＮＭＯＳトランジスタＮ３１から構成される。ＰＭＯＳトランジスタＰ３１において、ソースは電源電圧ＶＤＤが供給される電源配線に接続され、ゲートは第１の入力端子ＴＩＮ１に接続され、ドレインは接続点Ｎｄ３１に接続される。ＮＭＯＳトランジスタＮ３１において、ドレインは接続点Ｎｄ３１に接続され、ゲートは第１の入力端子ＴＩＮ１に接続され、ソースは接地される。
インバータ回路ＩＮＶ３１は、第１の入力端子ＴＩＮ１に入力される第１入力信号ＩＮ１の論理レベルを反転して、接続点Ｎｄ３１に出力する。
【００３１】
論理回路ＬＧＣ３２は、ＰＭＯＳトランジスタＰ３２、及びＮＭＯＳトランジスタＮ３２から構成される。ＰＭＯＳトランジスタＰ３２において、ソースは接続点Ｎｄ３１に接続され、ゲートは第２の入力端子ＴＩＮ２に接続され、ドレインは出力端子ＴＯＵＴに接続される。また、ＮＭＯＳトランジスタＮ３２において、ドレインは出力端子ＴＯＵＴに接続され、ゲートは第２の入力端子ＴＩＮ２に接続され、ソースは第１の入力端子ＴＩＮ１に接続される。
トランスファーゲート回路３３ａは、ＰＭＯＳトランジスタＰ３３、及びＮＭＯＳトランジスタＮ３３から構成される。ＰＭＯＳトランジスタＰ３３において、ソースは第２の入力端子ＴＩＮ２に接続され、ゲートは接続点Ｎｄ３１に接続され、ドレインは出力端子ＴＯＵＴに接続される。また、ＮＭＯＳトランジスタＮ３３において、ドレインは第２の入力端子ＴＩＮ２に接続され、ゲートは第１の入力端子ＴＩＮ１に接続され、ソースは出力端子ＴＯＵＴに接続される。
【００３２】
否定排他的論理和回路ＸＮＲ＿Ｅにおいて、第１入力信号ＩＮ１の論理レベル、及び第２入力信号ＩＮ２の論理レベルがＬレベルのとき、各回路においてトランジスタは次の動作を行う。
まず、インバータ回路ＩＮＶ３１は接続点Ｎｄ３１をＨレベルに充電する。また、論理回路ＬＧＣ３２において、ＰＭＯＳトランジスタＰ３２、及びＮＭＯＳトランジスタＮ３２のゲート電位はＬレベルとなる。
これにより、トランスファーゲート回路３３ａにおいて、ＰＭＯＳトランジスタＰ３３は、ゲート−ソース間の電位差が正となり、オフし、ＮＭＯＳトランジスタＮ３３はゲート電位がＬレベルとなり、オフする。
また、論理回路ＬＧＣ３２において、ＮＭＯＳトランジスタＮ３２は、ゲート−ソース間の電位差が０Ｖとなり、オフする。一方、論理回路ＬＧＣ３２において、ＰＭＯＳトランジスタＰ３２は、ゲート−ソース間の電位差が負となり、オンする。
これにより、否定排他的論理和回路ＸＮＲ＿Ｅは出力端子ＴＯＵＴにＨレベルの出力信号ＯＵＴを出力する。
【００３３】
また、否定排他的論理和回路ＸＮＲ＿Ｅにおいて、第１入力信号ＩＮ１の論理レベルがＬレベル、第２入力信号ＩＮ２の論理レベルがＨレベルのとき、各回路においてトランジスタは次の動作を行う。
まず、インバータ回路ＩＮＶ３１は接続点Ｎｄ３１をＨレベルに充電する。また、論理回路ＬＧＣ３２において、ＰＭＯＳトランジスタＰ３２、及びＮＭＯＳトランジスタＮ３２のゲート電位はＨレベルとなる。
これにより、トランスファーゲート回路３３ａにおいて、ＰＭＯＳトランジスタＰ３３はゲート−ソース間の電位差が０Ｖとなり、オフし、ＮＭＯＳトランジスタＮ３３はゲート電位がＬレベルとなり、オフする。
また、論理回路ＬＧＣ３２において、ＰＭＯＳトランジスタＰ３２は、ゲート−ソース間の電位差が０Ｖとなり、オフする。一方、論理回路ＬＧＣ３２において、ＮＭＯＳトランジスタＮ３２は、ゲート−ソース間の電位差が正となり、オンする。
これにより、否定排他的論理和回路ＸＮＲ＿Ｅは出力端子ＴＯＵＴにＬレベルの出力信号ＯＵＴを出力する。
【００３４】
また、否定排他的論理和回路ＸＮＲ＿Ｅにおいて、第１入力信号ＩＮ１の論理レベルがＨレベル、第２入力信号ＩＮ２の論理レベルがＬレベルのとき、各回路においてトランジスタは次の動作を行う。
まず、インバータ回路ＩＮＶ３１は接続点Ｎｄ３１をＬレベルに放電する。また、論理回路ＬＧＣ３２において、ＰＭＯＳトランジスタＰ３２、及びＮＭＯＳトランジスタＮ３２のゲート電位はＬレベルとなる。
これにより、論理回路ＬＧＣ３２において、ＰＭＯＳトランジスタＰ３２は、ゲート−ソース間の電位差が０Ｖとなり、オフし、ＮＭＯＳトランジスタＮ３２は、ゲート−ソース間の電位差が負となり、オフする。
また、トランスファーゲート回路３３ａにおいて、ＰＭＯＳトランジスタＰ３３はゲート−ソース間の電位差が負となる期間オンし、ＮＭＯＳトランジスタＮ３３はゲート−ソース間の電位差が正となる期間オンする。
これにより、否定排他的論理和回路ＸＮＲ＿Ｅは出力端子ＴＯＵＴにＬレベルの出力信号ＯＵＴを出力する。
【００３５】
また、否定排他的論理和回路ＸＮＲ＿Ｅにおいて、第１入力信号ＩＮ１の論理レベル、及び第２入力信号ＩＮ２の論理レベルがＨレベルのとき、各回路においてトランジスタは次の動作を行う。
まず、インバータ回路ＩＮＶ３１は接続点Ｎｄ３１をＬレベルに放電する。また、論理回路ＬＧＣ３２において、ＰＭＯＳトランジスタＰ３２、及びＮＭＯＳトランジスタＮ３２のゲート電位はＨレベルとなる。
これにより、論理回路ＬＧＣ３２において、ＰＭＯＳトランジスタＰ３２は、ゲート−ソース間の電位差が正となり、オフし、ＮＭＯＳトランジスタＮ３２は、ゲート−ソース間の電位差が０Ｖとなり、オフする。
また、トランスファーゲート回路３３ａにおいて、ＰＭＯＳトランジスタＰ３３はゲート−ソース間の電位差が負となる期間オンし、ＮＭＯＳトランジスタＮ３３はゲート−ソース間の電位差が正となる期間オンする。
これにより、否定排他的論理和回路ＸＮＲ＿Ｅは出力端子ＴＯＵＴにＨレベルの出力信号ＯＵＴを出力する。
【００３６】
このように、否定排他的論理和回路ＸＮＲ＿Ｅは、第１入力信号ＩＮ１の論理レベルが第２入力信号ＩＮ２の論理レベルと一致する場合、Ｈレベルの出力信号ＯＵＴを出力し、第１入力信号ＩＮ１の論理レベルが第２入力信号ＩＮ２の論理レベルと一致しない場合、Ｌレベルの出力信号ＯＵＴを出力する２入力否定排他的論理和回路である。
また、否定排他的論理和回路ＸＮＲ＿Ｅは、図３（ａ）に示すように、３個のＰＭＯＳトランジスタ、及び３個のＮＭＯＳトランジスタから構成される。
すなわち、否定排他的論理和回路ＸＮＲ＿Ｅ（第２の２入力論理回路）は、図１（ａ）に示す否定排他的論理和回路ＸＮＲ＿Ｃ（第１の２入力論理回路）に比べて、回路を構成するトランジスタ数が少ないため小面積である。しかしながら、否定排他的論理和回路ＸＮＲ＿Ｅは、トランスファーゲート構造となるトランスファーゲート回路３３ａ、及び論理回路ＬＧＣ３２を有している。このトランスファーゲート構造は、前段（インバータ回路ＩＮＶ３１、第２の入力端子ＴＩＮ２に信号を供給する回路）からの入力信号を、インバータ回路の様にバッファリングせずに通過させる。そのため、否定排他的論理和回路ＸＮＲ＿Ｅは、否定排他的論理和回路ＸＮＲ＿Ｃに比べて駆動能力は低い。
なお、以下、この否定排他的論理和回路ＸＮＲ＿Ｅを、図３（ｂ）に示す回路シンボルを用いて、図５以降の図面において示す場合がある。
【００３７】
図４（ａ）は、排他的論理和回路ＸＯＲ＿Ｆ（Ｅｘｃｌｕｓｉｖｅ−ＯＲ：排他的論理和回路）の構成を示す回路図である。
排他的論理和回路ＸＯＲ＿Ｆ（第２の２入力論理回路）は、第１の入力端子ＴＩＮ１、第２の入力端子ＴＩＮ２、及び出力端子ＴＯＵＴを有している。排他的論理和回路ＸＯＲ＿Ｆは、第１の入力端子ＴＩＮ１に入力される第１入力信号ＩＮ１の論理レベルが第２の入力端子ＴＩＮ２に入力される第２入力信号ＩＮ２の論理レベルと一致する場合、出力端子ＴＯＵＴからＬレベルの出力信号ＯＵＴを出力する。また、排他的論理和回路ＸＯＲ＿Ｆは、第１入力信号ＩＮ１の論理レベルが第２入力信号ＩＮ２の論理レベルと一致しない場合、Ｈレベルの出力信号ＯＵＴを出力する。
【００３８】
排他的論理和回路ＸＯＲ＿Ｆは、インバータ回路ＩＮＶ４１、論理回路ＬＧＣ４２、及びトランスファーゲート回路４３ａを含んで構成される。
インバータ回路ＩＮＶ４１は、ＰＭＯＳトランジスタＰ４１、及びＮＭＯＳトランジスタＮ４１から構成される。ＰＭＯＳトランジスタＰ４１において、ソースは電源電圧ＶＤＤが供給される電源配線に接続され、ゲートは第１の入力端子ＴＩＮ１に接続され、ドレインは接続点Ｎｄ４１に接続される。ＮＭＯＳトランジスタＮ４１において、ドレインは接続点Ｎｄ４１に接続され、ゲートは第１の入力端子ＴＩＮ１に接続され、ソースは接地される。
インバータ回路ＩＮＶ４１は、第１の入力端子ＴＩＮ１に入力される第１入力信号ＩＮ１の論理レベルを反転して、接続点Ｎｄ４１に出力する。
【００３９】
論理回路ＬＧＣ４２は、ＰＭＯＳトランジスタＰ４２、及びＮＭＯＳトランジスタＮ４２から構成される。ＰＭＯＳトランジスタＰ４２において、ソースは第１の入力端子ＴＩＮ１に接続され、ゲートは第２の入力端子ＴＩＮ２に接続され、ドレインは出力端子ＴＯＵＴに接続される。また、ＮＭＯＳトランジスタＮ４２において、ドレインは出力端子ＴＯＵＴに接続され、ゲートは第２の入力端子ＴＩＮ２に接続され、ソースは接続点Ｎｄ４１に接続される。
トランスファーゲート回路４３ａは、ＰＭＯＳトランジスタＰ４３、及びＮＭＯＳトランジスタＮ４３から構成される。ＰＭＯＳトランジスタＰ３３において、ソースは第２の入力端子ＴＩＮ２に接続され、ゲートは第１の入力端子ＴＩＮ１に接続され、ドレインは出力端子ＴＯＵＴに接続される。また、ＮＭＯＳトランジスタＮ４３において、ドレインは第２の入力端子ＴＩＮ２に接続され、ゲートは接続点Ｎｄ４１に接続され、ソースは出力端子ＴＯＵＴに接続される。
【００４０】
排他的論理和回路ＸＯＲ＿Ｆにおいて、第１入力信号ＩＮ１の論理レベル、及び第２入力信号ＩＮ２の論理レベルがＬレベルのとき、各回路においてトランジスタは次の動作を行う。
まず、インバータ回路ＩＮＶ４１は接続点Ｎｄ４１をＨレベルに充電する。また、論理回路ＬＧＣ４２において、ＰＭＯＳトランジスタＰ４２、及びＮＭＯＳトランジスタＮ４２のゲート電位はＬレベルとなる。
これにより、論理回路ＬＧＣ３２において、ＰＭＯＳトランジスタＰ４２は、ゲート−ソース間の電位差が０Ｖとなり、オフし、ＮＭＯＳトランジスタＮ４２は、ゲート電位がＬレベルとなり、オフする。また、トランスファーゲート回路４３ａにおいて、ＰＭＯＳトランジスタＰ４３は、ゲート電位がＬレベルとなり、オフする。一方、ＮＭＯＳトランジスタＮ４３はゲート−ソース間の電位差が正となり、オンする。
これにより、排他的論理和回路ＸＯＲ＿Ｆは出力端子ＴＯＵＴにＬレベルの出力信号ＯＵＴを出力する。
【００４１】
また、排他的論理和回路ＸＯＲ＿Ｆにおいて、第１入力信号ＩＮ１の論理レベルがＬレベル、第２入力信号ＩＮ２の論理レベルがＨレベルのとき、各回路においてトランジスタは次の動作を行う。
まず、インバータ回路ＩＮＶ４１は接続点Ｎｄ４１をＨレベルに充電する。また、論理回路ＬＧＣ４２において、ＰＭＯＳトランジスタＰ４２、及びＮＭＯＳトランジスタＮ４２のゲート電位はＨレベルとなる。
これにより、論理回路ＬＧＣ４２において、ＰＭＯＳトランジスタＰ４２は、ゲート−ソース間電位が正となり、オフし、ＮＭＯＳトランジスタＮ４２は、ゲート−ソース間の電位差が０Ｖとなり、オフする。
また、トランスファーゲート回路４３ａにおいて、ＰＭＯＳトランジスタＰ４３はゲート−ソース間の電位差が負の期間オンし、ＮＭＯＳトランジスタＮ４３はゲート電位が正の期間オンする。
これにより、排他的論理和回路ＸＯＲ＿Ｆは出力端子ＴＯＵＴにＨレベルの出力信号ＯＵＴを出力する。
【００４２】
また、排他的論理和回路ＸＯＲ＿Ｆにおいて、第１入力信号ＩＮ１の論理レベルがＨレベル、第２入力信号ＩＮ２の論理レベルがＬレベルのとき、各回路においてトランジスタは次の動作を行う。
まず、インバータ回路ＩＮＶ４１は接続点Ｎｄ４１をＬレベルに放電する。また、論理回路ＬＧＣ４２において、ＰＭＯＳトランジスタＰ４２、及びＮＭＯＳトランジスタＮ４２のゲート電位はＬレベルとなる。
これにより、トランスファーゲート回路４３ａにおいて、ＰＭＯＳトランジスタＰ４３はゲート−ソース間の電位差が正であるのでオフし、ＮＭＯＳトランジスタＮ４３はゲート電位がＬレベルであるのでオフする。また、論理回路ＬＧＣ４２において、ＮＭＯＳトランジスタＮ４２は、ゲートがＬレベルとなり、オフする。一方、ＰＭＯＳトランジスタＰ４２はゲート電位がＬレベルであるのでオンする。
これにより、排他的論理和回路ＸＯＲ＿Ｆは出力端子ＴＯＵＴにＨレベルの出力信号ＯＵＴを出力する。
【００４３】
また、排他的論理和回路ＸＯＲ＿Ｆにおいて、第１入力信号ＩＮ１の論理レベル、及び第２入力信号ＩＮ２の論理レベルがＨレベルのとき、各回路においてトランジスタは次の動作を行う。
まず、インバータ回路ＩＮＶ４１は接続点Ｎｄ４１をＬレベルに放電する。また、論理回路ＬＧＣ４２において、ＰＭＯＳトランジスタＰ４２、及びＮＭＯＳトランジスタＮ４２のゲート電位はＨレベルとなる。
これにより、トランスファーゲート回路４３ａにおいて、ＰＭＯＳトランジスタＰ４３はゲート電位がＨレベルであるのでオフし、ＮＭＯＳトランジスタＮ４３はゲート電位がＬレベルであるのでオフする。また、論理回路ＬＧＣ４２において、ＰＭＯＳトランジスタＰ４２はゲート−ソース間の電位差が０Ｖであるのでオフする。一方、ＮＭＯＳトランジスタＮ４２は、ゲート−ソース間の電位差が正となり、オンする。
これにより、排他的論理和回路ＸＯＲ＿Ｆは出力端子ＴＯＵＴにＬレベルの出力信号ＯＵＴを出力する。
【００４４】
このように、排他的論理和回路ＸＯＲ＿Ｆは、第１入力信号ＩＮ１の論理レベルが第２入力信号ＩＮ２の論理レベルと一致する場合、Ｌレベルの出力信号ＯＵＴを出力し、第１入力信号ＩＮ１の論理レベルが第２入力信号ＩＮ２の論理レベルと一致しない場合、Ｈレベルの出力信号ＯＵＴを出力する２入力排他的論理和回路である。
また、排他的論理和回路ＸＯＲ＿Ｆは、図４（ａ）に示すように、３個のＰＭＯＳトランジスタ、及び３個のＮＭＯＳトランジスタから構成される。
すなわち、排他的論理和回路ＸＯＲ＿Ｆ（第２の２入力論理回路）は、図２（ａ）に示す排他的論理和回路ＸＯＲ＿Ｄ（第１の２入力論理回路）に比べて、回路を構成するトランジスタ数が少ないため小面積である。しかしながら、排他的論理和回路ＸＯＲ＿Ｆは、トランスファーゲート構造となるトランスファーゲート回路４３ａ、及び論理回路ＬＧＣ４２を有している。このトランスファーゲート構造は、前段（インバータ回路ＩＮＶ４１、第２の入力端子ＴＩＮ２に信号を供給する回路）からの入力信号を、インバータ回路の様にバッファリングせずに通過させる。そのため、排他的論理和回路ＸＯＲ＿Ｆは、排他的論理和回路ＸＯＲ＿Ｄに比べて駆動能力は低い。
なお、以下、この排他的論理和回路ＸＯＲ＿Ｅを、図４（ｂ）に示す回路シンボルを用いて、図５以降の図面において示す場合がある。
【００４５】
続いて、図５〜図８を用いて否定排他的論理和回路ＸＮＲ＿Ｇ、排他的論理和回路ＸＯＲ＿Ｈ、否定排他的論理和回路ＸＮＲ＿Ｉ、及び排他的論理和回路ＸＯＲ＿Ｊ（多入力排他的論理和回路）の構成を説明する。
図５において、３入力以上の入力端子を含み当該３入力以上の入力端子の論理レベルについて論理演算を行う多入力論理回路の一例として、否定排他的論理和回路ＸＮＲ＿Ｇ（４入力否定排他的論理和回路）の構成を示す。
否定排他的論理和回路ＸＮＲ＿Ｇは、否定排他的論理和回路ＸＮＲ＿Ｅ５１、否定排他的論理和回路ＸＮＲ＿Ｅ５２、及び否定排他的論理和回路ＸＮＲ＿Ｃ５１を含んで構成される。
否定排他的論理和回路ＸＮＲ＿Ｅ５１、否定排他的論理和回路ＸＮＲ＿Ｅ５２は、それぞれ図３（ｂ）に示す２入力の否定排他的論理和回路ＸＮＲ＿Ｅ（第２の２入力論理回路）と同一構成の２入力否定排他的論理和回路である。
また、否定排他的論理和回路ＸＮＲ＿Ｃ５１は、図１（ｂ）に示す２入力の否定排他的論理和回路ＸＮＲ＿Ｅ（第１の２入力論理回路）と同一構成の２入力否定排他的論理和回路である。
否定排他的論理和回路ＸＮＲ＿Ｅ５１、否定排他的論理和回路ＸＮＲ＿Ｅ５２の合計２つの出力端子が否定排他的論理和回路ＸＮＲ＿Ｃ５１の２入力端子と接続されることにより、４入力１出力の否定排他的論理和回路ＸＮＲ＿Ｇが構成されている。
これにより、否定排他的論理和回路ＸＮＲ＿Ｇ（多入力論理回路）は、４入力の論理レベルのうちに偶数個のＬレベル（論理「０」）がある場合（すべてＬレベル、２つがＬレベル、４つ全てがＬレベルの場合）、出力端子からＨレベル（論理「１」）の出力信号を出力する。また、否定排他的論理和回路ＸＮＲ＿Ｇは、４入力の論理レベルのうちに奇数個のＬレベルがある場合（１つがＬレベル、３つがＬレベルの場合）、Ｌレベル（論理「０」）の出力信号を出力する。
【００４６】
否定排他的論理和回路ＸＮＲ＿Ｇの特徴は、当該論理回路を構成する２入力否定排他的論理和回路のうち、出力ピンを備える最終段の２入力否定排他的論理和回路を駆動能力のある否定排他的論理和回路ＸＮＲ＿Ｃ（第１の２入力論理回路）とし、この否定排他的論理和回路ＸＮＲ＿Ｃに信号を供給する前段回路を、否定排他的論理和回路ＸＮＲ＿Ｃに比べて占有面積が小さく駆動能力が小さい否定排他的論理和回路ＸＮＲ＿Ｅ（第２の２入力論理回路）とした点にある。
この組み合わせを用いることにより、全てを否定排他的論理和回路ＸＮＲ＿Ｃで構成した場合、３０個のＭＯＳトランジスタ（１８個のＰＭＯＳトランジスタ、１２個のＮＭＯＳトランジスタ）が必要となるのに対して、構成するＭＯＳトランジスタの個数を２２個（１２個のＰＭＯＳトランジスタ、１０個のＮＭＯＳトランジスタ）に低減することができる。
【００４７】
また、ＭＯＳトランジスタの個数を低減しつつ、全てを同じドライビング能力の２入力排他的論理和回路で構成する場合に比べて、入力段から出力段までのファンアウト（負荷側回路要素の容量が駆動側回路要素の何個分の容量に相当するかを表す係数）の調整を行うことができ、最適なドライビング能力を確保し、タイミングを高速化することができる。これは、例えば、同じドライビング能力を有するインバータ回路を複数段接続して負荷をドライブする場合を考えると、最終段のドライビング能力は負荷に併せて調整しなければならない。しかし、前段のインバータ回路は次段のインバータ回路を負荷として見た場合、その負荷は最終段に接続される負荷と同じになって、負荷が大きくなり、複数段接続したインバータ回路全体のタイミングの高速化を図ることができない。そのため、インバータ回路を複数段接続して負荷をドライブする場合、前段に向かうにつれてドライビング能力を下げていった方が、前段のインバータ回路が次段のインバータ回路を負荷として見た場合、それぞれのインバータ回路において負荷は軽くなり、高速化を図ることができる。つまり、本願の原理は、インバータ回路のドライビング能力を前段にいくにつれ小さくして、前段が後段を負荷として見た場合の負荷を軽くし、複数段接続した全体の回路としてのタイミングを高速化できるとの同じ原理である。もちろん、この場合であっても、インバータ回路とインバータ回路との間に配線等の寄生容量が入る場合、インバータ回路だけでなくその寄生容量も負荷に含める必要があるので、常に前段にいくにつれドライビング能力が小さくなるのではなく、各段において後段までの負荷を考慮してドライビング能力を大きくするインバータ回路を接続する場合もある。そのため、本願でも、前段の論理回路は、全て第２の２入力論理回路である必要はなく、少なくとも一部が第２の２入力論理回路であって、他に第１の２入力論理回路を含める構成としてもよい。
【００４８】
次に、図６を用いて排他的論理和回路ＸＯＲ＿Ｈ（多入力排他的論理和回路）の構成を説明する。
図６において、３入力以上の入力端子を含み当該３入力以上の入力端子の論理レベルについて論理演算を行う多入力論理回路の一例として、排他的論理和回路ＸＯＲ＿Ｈ（４入力排他的論理和回路）の構成を示す。
排他的論理和回路ＸＯＲ＿Ｈは、排他的論理和回路ＸＯＲ＿Ｆ６１、排他的論理和回路ＸＯＲ＿Ｆ６２、及び排他的論理和回路ＸＯＲ＿Ｄ６１を含んで構成される。
排他的論理和回路ＸＯＲ＿Ｆ６１、排他的論理和回路ＸＯＲ＿Ｆ６２は、それぞれ図４（ｂ）に示す２入力の排他的論理和回路ＸＯＲ＿Ｆ（第２の２入力論理回路）と同一構成の２入力排他的論理和回路である。
また、排他的論理和回路ＸＯＲ＿Ｄ６１は、図２（ｂ）に示す２入力の排他的論理和回路ＸＯＲ＿Ｄ（第１の２入力論理回路）と同一構成の２入力排他的論理和回路である。
排他的論理和回路ＸＯＲ＿Ｆ６１、排他的論理和回路ＸＯＲ＿Ｆ６２の合計２つの出力端子が排他的論理和回路ＸＯＲ＿Ｄ６１の２入力端子と接続されることにより、４入力１出力の排他的論理和回路ＸＯＲ＿Ｈが構成されている。
これにより、排他的論理和回路ＸＯＲ＿Ｈ（多入力論理回路）は、４入力の論理レベルのうちに偶数個のＬレベル（論理「０」）がある場合（すべてＬレベル、２つがＬレベル、４つ全てがＬレベルの場合）、出力端子からＬレベル（論理「０」）の出力信号を出力する。また、否定排他的論理和回路ＸＮＲ＿Ｈは、４入力の論理レベルのうちに奇数個のＬレベルがある場合（１つがＬレベル、３つがＬレベルの場合）、Ｈレベル（論理「１」）の出力信号を出力する。
【００４９】
排他的論理和回路ＸＯＲ＿Ｈの特徴は、当該論理回路を構成する２入力排他的論理和回路のうち、出力ピンを備える最終段の２入力排他的論理和回路を駆動能力のある排他的論理和回路ＸＯＲ＿Ｄ（第１の２入力論理回路）とし、この排他的論理和回路ＸＯＲ＿Ｄに信号を供給する前段回路を、排他的論理和回路ＸＯＲ＿Ｄに比べて占有面積が小さく駆動能力が小さい排他的論理和回路ＸＯＲ＿Ｆ（第２の２入力論理回路）とした点にある。
この組み合わせを用いることにより、全てを排他的論理和回路ＸＯＲ＿Ｄで構成した場合、３０個のＭＯＳトランジスタ（１２個のＰＭＯＳトランジスタ、１８個のＮＭＯＳトランジスタ）が必要となるのに対して、構成するＭＯＳトランジスタの個数を２２個（１０個のＰＭＯＳトランジスタ、１２個のＮＭＯＳトランジスタ）に低減することができる。
また、ＭＯＳトランジスタの個数を低減しつつ、全てを同じドライビング能力の２入力排他的論理和回路で構成する場合に比べて、最適なドライビング能力を確保し、タイミングを高速化することができる。もちろん、前段の論理回路は、全て第２の２入力論理回路である必要はなく、少なくとも一部が第２の２入力論理回路であって、他に第１の２入力論理回路を含める構成としてもよい。
【００５０】
続いて、図７〜図８を用いて否定排他的論理和回路ＸＮＲ＿Ｉ、及び排他的論理和回路ＸＯＲ＿Ｊ（多入力排他的論理和回路）の構成を説明する。
図７において、３入力以上の入力端子を含み当該３入力以上の入力端子の論理レベルについて論理演算を行う多入力論理回路の一例として、否定排他的論理和回路ＸＮＲ＿Ｉ（８入力否定排他的論理和回路）の構成を示す。
否定排他的論理和回路ＸＮＲ＿Ｉは、否定排他的論理和回路ＸＮＲ＿Ｅ７１〜否定排他的論理和回路ＸＮＲ＿Ｅ７６、及び否定排他的論理和回路ＸＮＲ＿Ｃ７１を含んで構成される。
否定排他的論理和回路ＸＮＲ＿Ｅ７１〜否定排他的論理和回路ＸＮＲ＿Ｅ７６は、それぞれ図３（ｂ）に示す２入力の否定排他的論理和回路ＸＮＲ＿Ｅ（第２の２入力論理回路）と同一構成の２入力否定排他的論理和回路である。
また、否定排他的論理和回路ＸＮＲ＿Ｃ７１は、図１（ｂ）に示す２入力の否定排他的論理和回路ＸＮＲ＿Ｃ（第１の２入力論理回路）と同一構成の２入力否定排他的論理和回路である。
否定排他的論理和回路ＸＮＲ＿Ｅ７１、否定排他的論理和回路ＸＮＲ＿Ｅ７２の合計２つの出力端子が否定排他的論理和回路ＸＮＲ＿Ｅ７５の２入力端子と接続され、否定排他的論理和回路ＸＮＲ＿Ｅ７３、否定排他的論理和回路ＸＮＲ＿Ｅ７４の合計２つの出力端子が否定排他的論理和回路ＸＮＲ＿Ｅ７６の２入力端子と接続される。また、否定排他的論理和回路ＸＮＲ＿Ｅ７５、否定排他的論理和回路ＸＮＲ＿Ｅ７６の合計２つの出力端子が否定排他的論理和回路ＸＮＲ＿Ｃ７１の２入力端子と接続される。この構成により、８入力１出力の否定排他的論理和回路ＸＮＲ＿Ｉが構成されている。
これにより、否定排他的論理和回路ＸＮＲ＿Ｉ（多入力論理回路）は、８入力の論理レベルのうちに偶数個のＬレベル（論理「０」）がある場合（すべてＬレベル、２つがＬレベル、４つがＬレベル、６つがＬレベル、８つ全てがＬレベルの場合）、出力端子からＨレベル（論理「１」）の出力信号を出力する。また、否定排他的論理和回路ＸＮＲ＿Ｉは、８入力の論理レベルのうちに奇数個のＬレベルがある場合（１つがＬレベル、３つがＬレベル、５つがＬレベル、７つがＬレベルの場合）、Ｌレベル（論理「０」）の出力信号を出力する。
【００５１】
否定排他的論理和回路ＸＮＲ＿Ｉの特徴は、当該論理回路を構成する２入力否定排他的論理和回路のうち、出力ピンを備える最終段の２入力否定排他的論理和回路を駆動能力のある否定排他的論理和回路ＸＮＲ＿Ｃ（第１の２入力論理回路）とし、この否定排他的論理和回路ＸＮＲ＿Ｃに信号を供給する前段回路を、否定排他的論理和回路ＸＮＲ＿Ｃに比べて占有面積が小さく駆動能力が小さい否定排他的論理和回路ＸＮＲ＿Ｅ（第２の２入力論理回路）とした点にある。
この組み合わせを用いることにより、全てを否定排他的論理和回路ＸＮＲ＿Ｃで構成した場合、７０個のＭＯＳトランジスタ（４２個のＰＭＯＳトランジスタ、２８個のＮＭＯＳトランジスタ）が必要となるのに対して、構成するＭＯＳトランジスタの個数を４６個（２４個のＰＭＯＳトランジスタ、２２個のＮＭＯＳトランジスタ）に低減することができる。
【００５２】
また、ＭＯＳトランジスタの個数を低減しつつ、全てを同じドライビング能力の２入力否定排他的論理和回路で構成する場合に比べて、最適なドライビング能力を確保し、タイミングを高速化することができる。この理由は、図５に示す否定排他的論理和回路ＸＮＲ＿Ｇで述べた理由と同じである。例えば、半導体装置を実現する製品のプロセス世代（微細化に伴い製造工程も変遷するが、その製造工程を用いる時期）に応じてＭＯＳトランジスタ能力も変化する（例えば駆動能力が向上する）。こうした場合であっても、論理回路の負荷が設計ターゲットとして決まった場合、出力段を構成する部分を第１の２入力論理回路で構成し、第１の２入力論理回路に信号を供給する前段（２段）を、第２の２入力論理回路で構成することで、最適なドライビング能力を確保し、タイミングを高速化することができる。もちろん、前段の論理回路は、全て第２の２入力論理回路である必要はなく、設計ターゲットの負荷に応じて、少なくとも一部が第２の２入力論理回路であって、他に第１の２入力論理回路を含める構成としてもよい。
【００５３】
図８において、３入力以上の入力端子を含み当該３入力以上の入力端子の論理レベルについて論理演算を行う多入力論理回路の一例として、排他的論理和回路ＸＯＲ＿Ｊ（８入力排他的論理和回路）の構成を示す。
排他的論理和回路ＸＯＲ＿Ｊは、排他的論理和回路ＸＯＲ＿Ｆ８１〜排他的論理和回路ＸＯＲ＿Ｆ８６、及び排他的論理和回路ＸＯＲ＿Ｄ８１を含んで構成される。
排他的論理和回路ＸＯＲ＿Ｆ８１〜排他的論理和回路ＸＯＲ＿Ｆ８６は、それぞれ図４（ｂ）に示す２入力の排他的論理和回路ＸＯＲ＿Ｆ（第２の２入力論理回路）と同一構成の２入力排他的論理和回路である。
また、排他的論理和回路ＸＯＲ＿Ｄ８１は、図２（ｂ）に示す２入力の排他的論理和回路ＸＯＲ＿Ｄ（第１の２入力論理回路）と同一構成の２入力排他的論理和回路である。
排他的論理和回路ＸＯＲ＿Ｆ８１、排他的論理和回路ＸＯＲ＿Ｆ８２の合計２つの出力端子が排他的論理和回路ＸＯＲ＿Ｆ８５の２入力端子と接続され、排他的論理和回路ＸＯＲ＿Ｆ８３、排他的論理和回路ＸＯＲ＿Ｆ８４の合計２つの出力端子が排他的論理和回路ＸＯＲ＿Ｆ８６の２入力端子と接続される。また、排他的論理和回路ＸＯＲ＿Ｆ８５、排他的論理和回路ＸＯＲ＿Ｆ８６の合計２つの出力端子が排他的論理和回路ＸＯＲ＿Ｄ８１の２入力端子と接続される。この構成により、８入力１出力の排他的論理和回路ＸＯＲ＿Ｊが構成されている。
これにより、排他的論理和回路ＸＯＲ＿Ｊ（多入力論理回路）は、８入力の論理レベルのうちに偶数個のＬレベル（論理「０」）がある場合（すべてＬレベル、２つがＬレベル、４つがＬレベル、６つがＬレベル、８つ全てがＬレベルの場合）、出力端子からＬレベル（論理「１」）の出力信号を出力する。また、否定排他的論理和回路ＸＮＲ＿Ｊは、８入力の論理レベルのうちに奇数個のＬレベルがある場合（１つがＬレベル、３つがＬレベル、５つがＬレベル、７つがＬレベルの場合）、Ｈレベル（論理「０」）の出力信号を出力する。
【００５４】
排他的論理和回路ＸＯＲ＿Ｊの特徴は、当該論理回路を構成する２入力排他的論理和回路のうち、出力ピンを備える最終段の２入力排他的論理和回路を駆動能力のある排他的論理和回路ＸＯＲ＿Ｄ（第１の２入力論理回路）とし、この排他的論理和回路ＸＯＲ＿Ｄに信号を供給する前段回路を、排他的論理和回路ＸＯＲ＿Ｄに比べて占有面積が小さく駆動能力が小さい排他的論理和回路ＸＯＲ＿Ｆ（第２の２入力論理回路）とした点にある。
この組み合わせを用いることにより、全てを排他的論理和回路ＸＯＲ＿Ｄで構成した場合、７０個のＭＯＳトランジスタ（２８個のＰＭＯＳトランジスタ、４２個のＮＭＯＳトランジスタ）が必要となるのに対して、構成するＭＯＳトランジスタの個数を４６個（２２個のＰＭＯＳトランジスタ、２４個のＮＭＯＳトランジスタ）に低減することができる。
また、ＭＯＳトランジスタの個数を低減しつつ、全てを同じドライビング能力の２入力排他的論理和回路で構成する場合に比べて、最適なドライビング能力を確保し、タイミングを高速化することができる。もちろん、前段の論理回路は、全て第２の２入力論理回路である必要はなく、設計ターゲットの負荷に応じて、少なくとも一部が第２の２入力論理回路であって、他に第１の２入力論理回路を含める構成としてもよい。
【００５５】
このように、本発明は、３入力以上の入力端子を含み当該３入力以上の入力端子の論理レベルについて論理演算を行う多入力論理回路であって、当該多入力論理回路（否定排他的論理和回路ＸＮＲ＿Ｇ、ＸＮＲ＿Ｉ、排他的論理和回路ＸＯＲ＿Ｈ、ＸＯＲ＿Ｊ）は、それぞれ２つの入力端子を含み当該２つの入力端子の論理レベルに対して前記論理演算を行う複数の２入力論理回路を含み、当該複数の２入力論理回路は、第１の２入力論理回路（否定排他的論理和回路ＸＮＲ＿Ｃ、または排他的論理和回路ＸＯＲ＿Ｄ）と当該第１の２入力論理回路よりも占有面積が小さく駆動能力が小さい第２の２入力論理回路（否定排他的論理和回路ＸＮＲ＿Ｅ、または排他的論理和回路ＸＯＲ＿Ｆ）とを含み、前記第１の２入力論理回路が前記多入力論理回路の最終段として動作し、前記第２の２入力論理回路が前記第１の２入力論理回路に信号を供給する前段回路の少なくとも一部として動作することを特徴とする多入力論理回路である。
【００５６】
本発明の半導体装置によれば、従来の多入力排他的論理和回路よりも、動作速度と駆動能力とのバランスが調整された多入力排他的論理和回路を提供することができる。
【００５７】
［第２の実施形態］
続いて、上述した多入力排他的論理和回路を含んで構成される誤り検出符号生成回路を備えた半導体装置（半導体装置１０）について説明する。
図９は、本発明を半導体装置１０、例えばクロックに同期して動作するＳＤＲＡＭ（シンクロナス・ダイナミック・ランダム・アクセス・メモリ）に適用した場合の半導体装置１０の概略構成を示す。なお、図９に示されている各回路ブロックは、全て単結晶シリコンのような１個の半導体チップ上に形成される。各回路ブロックは、例えば、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタ等の複数のトランジスタで構成される。また、◎印で示されているのは、当該半導体チップに設けられる外部端子としてのパッドであり、図示されている外部端子の他に外部から供給される電源電圧が印加される電源電圧端子が設けられる。
半導体装置１０は、メモリセルアレイ１１、ロウデコーダ１３、カラムデコーダ１４、センスアンプ１５、制御回路１８、データ入出力部１９、誤り検出符号生成回路２０、データバスインバージョン回路２１、及び警告信号出力部２２を含んで構成される。
【００５８】
半導体装置１０は、リード動作時、誤り検出符号生成回路２０において、誤り検出符号（以下ＣＲＣ符号）を生成し、リードデータの出力と同時にＣＲＣ符号を出力する。ＣＲＣ符号の生成方法としては、一例として、標準化団体（ＪＥＤＥＣ等）で規格化された巡回冗長検査手法を用いる方法があるが、これに限定されるものではない。本実施例では、８ＩＯ構成でバースト長ＢＬ８動作の場合（８×８＝６４ビットのメモリセルデータを８個のデータ入出力端子ＤＱからバースト長さ８で出力する動作）を例に説明する。この場合、それぞれのデータ入出力端子ＤＱのバースト長ＢＬの９ビット目に演算結果のＣＲＣ符号を出力する。
半導体装置１０と通信関係にあるホストＣＰＵ（メモリコントローラ）は、半導体装置１０から送信されるデータとこのＣＲＣ符号とを受信し、ホストＣＰＵ自身で半導体装置１０から送信されるデータに基づいてＣＲＣ演算を行う。このホストＣＰＵは、自身が演算したＣＲＣ符号と、メモリから送信されたＣＲＣ符号との等価性を確認し、半導体装置−ホストＣＰＵ間のデータ線路でデータが正常に送信されているか否か（誤送信されていないか否か）を検出できる。
【００５９】
また、半導体装置１０は、ライト動作時、ＣＲＣ手法を用いて、誤り検出符号生成回路２０において、ＣＲＣ符号をデータ受信と同時に生成する。本実施例では８ＩＯ構成でＢＬ８動作の場合（８×８＝６４ビットのデータを８個のデータ入出力端子ＤＱからバースト長さ８で入力してメモリセルへ書き込む動作）を例に示す。この場合、それぞれのデータ入出力端子ＤＱのＢＬの９ビット目には、ＣＰＵからの演算結果のＣＲＣ符号が入力される。
半導体装置１０は、通信関係にあるホストＣＰＵから送信されるＣＲＣ符号と、メモリ自身が受信したライトデータから生成したＣＲＣ符号とについての等価性を確認し、半導体装置１０−ホストＣＰＵ間のデータ線路で、データが誤送信されたか否かを検出することができる。さらに、本実施形態の半導体装置１０は、ＡＬＥＲＴ＿Ｎとよばれる端子が規格化されており、誤送信が検出されたときは警告信号ＡＬＥＲＴ＿ＮをＬレベル（活性レベル）で出力する。
【００６０】
なお、図９においては図示していないが、４ＩＯ構成でＢＬ８動作の場合（４×８＝３２ビットのメモリセルデータを４個のデータ入出力端子ＤＱからバースト長さ８で出力する動作）は、それぞれのデータ入出力端子ＤＱのＢＬの９、１０ビット目として演算結果のＣＲＣ符号を出力する。これは、８ＩＯ構成でＢＬ８動作の場合と、４ＩＯ構成でＢＬ４動作の場合では、必要なＣＲＣ演算結果のビット数が同じであるため、ＩＯ数が少ない４ＩＯ構成では、９，１０ビット目の２倍のビットを用いて合計８ビットのＣＲＣ演算結果を出力しなければならないからである。
【００６１】
以下簡単に半導体装置１０の構成について順番に説明する。
メモリセルアレイ１１（ビット線とワード線とに対応付けられているメモリセルを有するメモリセルアレイ）は、複数のメモリセルが行及び列のマトリックス状に配置された複数のバンクから構成される。図９においてはバンクｎを代表として示している。バンクｎは、記憶領域であるメモリセルを有している。例えば、バンクｎは、ワード線ＷＬとビット線ＤＬの交点にメモリセルＭＣを有する。
【００６２】
制御回路１８は、内部にクロック生成回路を備え、このクロック生成回路は、外部から供給される一定周波数のクロック信号ＣＫ、その論理反転信号／ＣＫ、及びクロックＣＫ及び／ＣＫが有効であることを示すクロックイネーブル信号ＣＫＥに基づいて内部回路（制御回路１８におけるコマンドデコーダ、データ入出力部１９等）を動作させる内部クロック信号を生成する。
半導体装置１０に外部から供給される制御信号としては、クロック信号ＣＫ、その論理反転信号／ＣＫ、及びクロックイネーブル信号ＣＫＥの他に次の制御信号がある。半導体装置１０を選択状態にするチップセレクト信号／ＣＳ（以下、外部メモリ制御信号ＣＳとする）、行アドレスストローブ信号／ＲＡＳ（以下、外部メモリ制御信号ＲＡＳとする）、列アドレスストローブ信号／ＣＡＳ（以下、外部メモリ制御信号ＣＡＳとする）、データの書込み動作を指示するライトイネーブル信号／ＷＥ（以下、外部メモリ制御信号ＷＥとする）などである。なお、以上の信号のうち符号の前に“／”が付されているものは、ロウレベル（Ｌレベル）が有効レベルであることを意味している。
【００６３】
制御回路１８は、内部にコマンドデコーダを備え、このコマンドデコーダは、これらの外部メモリ制御信号であるＣＳ信号、ＲＡＳ信号、ＣＡＳ信号、及びＷＥ信号とアドレス信号の一部をデコードして、外部から供給されるコマンドを復号する。本実施例の半導体装置１０に供給されるコマンドとしては、半導体装置の内部回路の活性化を指示するＡＣＴコマンド、読出しを指示するＲＥＡＤコマンド、書込みを指示するＷＲＩＴＥコマンド、制御回路１８におけるモードレジスタへの動作モードの設定を指示するＭＲＳコマンド、ＡＣＴコマンドにより活性化された内部回路の非活性化を指示するＰＲＥコマンドなどがある。
コマンドデコーダは、外部メモリ制御信号であるＣＳ信号、ＲＡＳ信号、ＣＡＳ信号、及びＷＥ信号をコマンド信号として、内部クロック信号に同期して取り込み、復号する。また、コマンドデコーダは、復号したコマンドに対応して内部コマンド信号、例えば、アクティブコマンド（ＡＣＴコマンド）、ライトコマンド（ＷＲＩＴＥコマンド）、リードコマンド（ＲＥＡＤコマンド）、プリチャージコマンド（ＰＲＥコマンド）それぞれに対応して内部アクティブ信号、内部ライト信号、内部リード信号、内部プリチャージ信号などを生成する。
また、制御回路１８は、内部にモードレジスタを備え、このモードレジスタは、外部メモリ制御信号であるＣＳ信号、ＲＡＳ信号、ＣＡＳ信号、及びＷＥ信号の活性レベルの組み合わせ入力によりアドレス信号Ａ０〜Ａｎを保持し、テスト動作モードへのエントリなど各動作モードの初期設定を行う。バースト長（ＢＬ）もモードレジスタに設定される。
【００６４】
制御回路１８は、モードレジスタに設定された各動作モード、コマンドデコーダからの内部コマンド信号に対応して、半導体装置１０内の各回路（アドレスバッファ、ロウデコーダ１３、カラムデコーダ１４、センスアンプ１５、データ入出力部１９、誤り検出符号生成回路２０、データバスインバージョン回路２１）を制御する制御信号を発生する。例えば、制御回路１８は、ロウデコーダ１３、カラムデコーダ１４、センスアンプ１５、データ入出力部１９、誤り検出符号生成回路２０、データバスインバージョン回路２１を活性制御する活性非活性制御信号を、内部アクティブ信号、内部プリチャージ信号の論理レベルの変化に対応してタイミング制御し、出力する。また、制御回路１８は、データ入出力部１９を活性制御するライト制御信号を、内部ライト信号の論理レベルの変化に対応してタイミング制御して出力する。
【００６５】
また、制御回路１８は、内部にアドレスバッファを備え、このアドレスバッファは、ＡＣＴコマンドにより活性化された状態で、外部から入力されるメモリセルの位置を示すアドレスデータ（以下、アドレスと略す）を、マルチプレックス方式で内部に取り込む。マルチプレックス方式とは、ＡＣＴコマンドによりメモリセルの位置を示す行アドレス（ロウアドレス）を、ＲＥＡＤコマンドまたはＷＲＩＴＥコマンドによりメモリセルの位置を示す列アドレス（カラムアドレス）を、時系列に取り込む方式である。
ロウデコーダ１３は、ＡＣＴコマンドにより活性化された状態で、アドレスバッファにより取り込まれたロウアドレスをデコードし、メモリセルアレイ１１内の対応するワード線（例えば上記ワード線ＷＬ）を選択する。選択されたワード線に接続される複数のメモリセルは、それぞれのビット線（メモリセルＭＣであればビット線ＤＬ）と接続され、各メモリセルのデータはビット線に読み出される。
センスアンプ１５は、ＡＣＴコマンドにより活性化され、内部リード信号または内部ライト信号によりビット線に読み出された電圧を増幅し、半導体装置１０がメモリセルからのデータを読み出す動作（リード動作）にあるとき、増幅したデータを選択されるカラムスイッチ、及びリードライトバスを介して、リードデータＤＡＴＡ［６３：０］をデータ入出力部１９、及び誤り検出符号生成回路２０に対して出力する。また、センスアンプ１５は、半導体装置１０がメモリセルへの書き込み動作（ライト動作）にあるとき、誤り検出符号生成回路２０の判定結果に基づいてデータ入出力部１９が出力するライトデータＤＡＴＡ［６３：０］をカラムスイッチ及びリードライトバスを介してメモリセルへ書き込む。
【００６６】
カラムデコーダ１４は、ＡＣＴコマンドに続くＷＲＩＴＥコマンド（またはＲＥＡＤコマンド）により活性化された状態で、アドレスバッファにより取り込まれたカラムアドレスをデコードしてメモリセルアレイ１１内の対応するカラム（ビット線）を選択する。
【００６７】
誤り検出符号生成回路２０は、半導体装置１０のリード動作において、制御回路１８から入力される制御信号Ｒｅａｄ ＣＲＣ Ｃｔｒｌ ＣＬＫにより活性化され、メモリセルアレイ１１からリードライトバスを介して読み出されたリードデータＤＡＴＡ［６３：０］、及びデータバスインバージョン回路２１からＤＭ／ＤＢＩバスを介して入力されるデータバスインバージョン信号ＤＢＩ［７：０］に基づいて、ＣＲＣ符号（８ビット）を生成して、ＣＲＣ信号線を介してデータ入出力部１９に対して出力する。
また、誤り検出符号生成回路２０は、半導体装置１０のライト動作において、制御回路１８から入力される制御信号Ｗｒｉｔｅ ＣＲＣ Ｃｔｒｌ ＣＬＫにより活性化され、データ入出力部１９からリードライトバスを介して入力されるライトデータＤＡＴＡ［６３：０］、データ入出力部１９からＤＭ／ＤＢＩバスを介して入力されるデータバスインバージョン信号ＤＢＩ［７：０］、及びデータ入出力部１９からＣＲＣ信号線を介して入力されるＣＲＣ符号ＣＲＣ［７：０］（巡回冗長符号）に基づいて、メモリセルに書き込むべきデータが正しいか否か（データ入出力部１９が受信したデータが正しいデータか否か）を判定し、判定結果を判定結果信号Ｗｒｉｔｅ ＣＲＣ Ｅｒｒｏｒ Ｆｌａｇとして警告信号出力部２２に対して出力する。警告信号出力部２２は、判定結果信号Ｗｒｉｔｅ ＣＲＣ Ｅｒｒｏｒ Ｆｌａｇが判定結果が否であることを示す場合に警告信号ＡＬＥＲＴ＿ＮをＬレベル（活性レベル）で出力する。
【００６８】
データ入出力部１９は、半導体装置１０のリード動作において、メモリセルアレイ１１からリードライトバスを介して読み出されたリードデータＤＡＴＡ［６３：０］、及び誤り検出符号生成回路２０が生成したＣＲＣ符号ＣＲＣ［７：０］を、データ入出力端子ＤＱ０〜ＤＱｎ（ｎ＝３または７）を介して外部に出力する。
また、データ入出力部１９は、ライト動作において外部からデータ入出力端子ＤＱ０〜ＤＱｎを介して入力されるメモリセルへ書き込むべきデータ、すなわちライトデータＤＡＴＡ［６３：０］を、リードライトバスを介してメモリセルアレイ１１と誤り検出符号生成回路２０とに供給し、外部のメモリコントローラ（不図示）がＣＲＣ演算した結果であるＣＲＣ符号ＣＲＣ［７：０］を、ＣＲＣ信号線を介して誤り検出符号生成回路２０へ供給する。
このように、ＣＲＣ符号ＣＲＣ［７：０］の入出力は、データ入出力端子ＤＱ０〜ＤＱｎを介して実行される。このため、データ入出力部１９は、データ（リードデータ、ライトデータ）をリードライトバスとデータ入出力端子ＤＱとの間でやりとりさせ、ＣＲＣ符号をＣＲＣ信号線（８ビットのデータ伝送線）とデータ入出力端子との間でやり取りするように制御する必要がある。このため、データ入出力端子ＤＱを介して入出力される一連のデータ及びＣＲＣ符号のデータのかたまりのうち、どのデータがＣＲＣ符号に対応するかを予め設定しておく必要がある。一例として、本実施例では、×８ＩＯ構成でデータのバースト長がＢＬ８の場合、データの入出力に続く９ビット目（ＢＬ９）がＣＲＣ符号に対応する。また、×４ＩＯ構成でデータのバースト長がＢＬ８の場合、データの出力に続く９ビット目と１０ビット目の２ビットがＣＲＣ符号に対応する。このため、データ入出力部１９は、ＦｉＦｏ（Ｆｕｒｓｔ ｉｎ Ｆｕｒｓｔ ｏｕｔ）回路（不図示）を備え、リード時は、ＣＲＣ信号線からＣＲＣ符号ＣＲＣ［７：０］をリードデータの９，１０ビット目に出力するように制御し、また、ライト時にはライトデータの９，１０ビット目からＣＲＣ符号ＣＲＣ［７：０］をＣＲＣ信号線に供給する。
【００６９】
また、データ入出力部１９は、ＤＭ／ＤＢＩ端子を備える。このＤＭ／ＤＢＩ端子はメモリコントローラとデータマスク信号又はデータバスインバージョン信号をやり取りする端子である。データ入出力部１９は、ＤＭ／ＤＢＩバスを介してデータバスインバージョン回路２１と接続され、データバスインバージョン信号ＤＢＩ［７：０］のやり取りを行う。
このデータマスク信号は、ライト動作時にコントローラからライトデータと共にメモリに供給され、対応するライトデータをマスクする信号であり、リード動作時には使用されない信号である。
また、データバスインバージョン信号は、ライト動作時にコントローラからライトデータと共にメモリに供給され、また、リード動作時には、メモリからコントローラへリードデータと共に出力される信号である。データバスインバージョン信号は、送信側のデバイス（例えば、半導体装置１０）が出力時に対応するデータ（例えば、リードデータ）を反転したか否かを受信側（例えばコントローラ）に伝える信号である。受信側のデバイスは、データバスインバージョン信号に応じて、受信したデータをそのまま取り込むか反転して取り込むかを切り替える。データバスインバージョン信号は、例えばデータの多数決論理をとり、一部のデータを反転させて伝送路におけるリードデータ、またはライトデータのスウィング回数を減らし、シグナルインテグリティーの改善に寄与する機能を有する。ただし送信側は、上述の通りデータの反転をしたかどうかを送信先に教える必要があり、このデータバスインバージョン信号が用いられる。受信側はデータバスインバージョン信号を用いてデータを復元する。半導体装置１０のリード時におけるデータバスインバージョン信号（アドレス論理データ）は、データバスインバージョン回路２１で生成される。また、メモリコントローラが送信するライトデータに基づいて生成するデータバスインバージョン信号（アドレスデータ）は、ＤＭ／ＤＢＩ端子を介してデータ入出力部１９に入力される。
なお、データマスク信号の機能は、本願とは直接には関係しないため、半導体装置１０内部において、データバスインバージョン信号ＤＭ／ＤＢＩ［７：０］とは表さず、データバスインバージョン信号ＤＢＩ［７：０］と表している。
【００７０】
半導体装置１０内では、リード動作時に、データバスインバージョン回路２１がデータバスインバージョン信号ＤＢＩ［７：０］を生成する。データバスインバージョン回路２１は、リードライトバスからリードデータＤＡＴＡ［６３：０］を受け取り、所定の処理（上記多数決処理）を行い、データバスインバージョン信号ＤＢＩ［７：０］を生成し、ＤＭ／ＤＢＩバスを介して誤り検出符号生成回路２０に供給する。
なお、データマスク信号とデータバスインバージョン信号とは、本実施形態においては共通の端子で入出力を行うため、どちらか一方を排他的に使用するか、又は、どちらも使用しないこととなる。この設定は、制御回路１８内のモードセットレジスタに動作モードを設定しておくことで切替えが可能である。
【００７１】
本発明に関係するコマンドが、外部から供給される場合、半導体装置１０が行う動作について簡単に述べる。
まず、外部からのクロック信号ＣＫの立ち上り時（／ＣＫの立下り時）に、外部メモリ制御信号ＣＳ、ＲＡＳがＬレベルであり外部メモリ制御信号ＣＡＳ、ＷＥがＨレベルであるときに、コマンドデコーダ１６にＡＣＴコマンドが入力される。このとき、コマンドデコーダ１６の内部コマンド信号のうち、内部アクティブ信号がＬレベルからＨレベルへ変化する。この内部アクティブ信号のＨレベルへの変化に対応して、半導体装置１０の内部でアクティブ動作が行われる。すなわち、ロウデコーダ１３及び制御回路１８におけるアドレスバッファは、活性化を示す活性非活性制御信号が入力され、活性化される。また、ＡＣＴコマンド入力と同時に、外部入力のアドレス信号がアドレスバッファにラッチされる。そして、活性化されたロウデコーダ１３は、ラッチされたアドレス信号をデコードし、メモリセルアレイ１１のワード線を選択および駆動する。また、ＡＣＴコマンド入力により、センスアンプ１５、データ入出力部１９も、活性化を示す活性非活性制御信号が入力され、活性化される。制御回路１８は、内部で活性化を示す活性非活性制御信号をタイミング調整し、センスアンプ１５へ出力する。タイミング調整した信号が入力されるセンスアンプ１５は、ビット線の電圧を増幅する。
【００７２】
次に、書き込み動作においては、クロック信号ＣＫの立ち上り時に、外部メモリ制御信号ＣＳ、ＣＡＳ、ＷＥがＬレベルであり、外部メモリ制御信号ＲＡＳがＨレベルであるときに、制御回路１８におけるコマンドデコーダにＷＲＩＴＥコマンドが入力される。このとき、コマンドデコーダの内部コマンド信号の中で、内部ライト信号がＬレベルからＨレベルへ変化する。この内部ライト信号のＨレベルへの変化に対応して、半導体装置１０の内部でライト動作が行われる。すなわち、既にＡＣＴコマンドにより活性化されているアドレスバッファは、今度はＷＲＩＴＥコマンドとともに入力される外部入力のアドレス信号をラッチし、ＷＲＩＴＥコマンドにより活性化されるカラムデコーダ１４は、ラッチされたアドレス信号に基づいて、メモリセルアレイ１１のビット線を選択する。制御回路１８は、ライト制御信号をタイミング制御し、データ入出力部１９へ出力する。ライト制御信号が入力されるデータ入出力部１９は、選択されたメモリセルアレイ１１のビット線をリードライトバス及びカラムスイッチを介して、センスアンプ１５とともに駆動し、外部から入力されるライトデータを、メモリセルに書き込む。
【００７３】
また、読み出し動作においては、クロック信号ＣＫの立ち上り時に、外部メモリ制御信号ＣＳ、ＣＡＳがＬレベルであり、外部メモリ制御信号ＲＡＳ、ＷＥがＨレベルであるときに、制御回路１８におけるコマンドデコーダにＲＥＡＤコマンドが入力される。このとき、コマンドデコーダの内部コマンド信号の中で、内部リード信号がＬレベルからＨレベルへ変化する。この内部リード信号のＨレベルへの変化に対応して、半導体装置１０の内部でリード動作が行われる。すなわち、既にＡＣＴコマンドにより活性化されているアドレスバッファは、今度はＲＥＡＤコマンドとともに入力される外部入力のアドレス信号をラッチし、ＲＥＡＤコマンドにより活性化されるカラムデコーダ１４は、ラッチされたアドレス信号に基づいて、メモリセルアレイ１１のビット線を選択する。制御回路１８は、リード制御信号をタイミング制御し出力する。リード制御信号が入力されるデータ入出力部１９は、センスアンプ１５により増幅されたメモリセルアレイ１１のビット線の電圧が、カラムスイッチ及びリードライトバスを介してリードデータＤＡＴＡ［６３：０］として入力され、また、誤り検出符号生成回路２０が生成したＣＲＣ符号ＣＲＣ［７：０］がＣＲＣ信号線を介して入力され、これらの両データを外部へデータ入出力端子ＤＱを介して出力する。
【００７４】
読み出し動作または書き込み動作に続いてスタンバイ状態に移行する際、クロック信号ＣＫの立ち上り時に、外部メモリ制御信号ＣＳ、ＲＡＳ、ＷＥがＬレベルであり、外部メモリ制御信号ＣＡＳがＨレベルであるときに、制御回路１８におけるコマンドデコーダにＰＲＥコマンドが入力される。このとき、コマンドデコーダ１６の内部コマンド信号の中で、内部プリチャージ信号がＬレベルからＨレベルへ変化する。この内部プリチャージ信号のＨレベルへの変化に対応して、半導体装置１０の内部でプリチャージ動作が行われる。すなわち、ロウデコーダ１３は、非活性化を示す活性非活性制御信号が入力されて非活性化され、メモリセルアレイ１１のワード線が非選択状態となり、メモリセルアレイ１１のビット線が所定の電圧へプリチャージされ、半導体装置１０はスタンバイ状態（ＩＤＬＥ）となる。また、ＰＲＥコマンド入力により、カラムデコーダ１４、センスアンプ１５、データ入出力部１９にも、非活性化を示す活性非活性制御信号が入力され、非活性化される。
【００７５】
また半導体装置１０に動作モードを設定するには、クロック信号ＣＫの立ち上り時に、外部メモリ制御信号ＣＳ、ＲＡＳ、ＷＥ、ＣＡＳが全てＬレベルであるときに、制御回路１８におけるコマンドデコーダにＭＲＳコマンドが入力される。制御回路１８におけるモードレジスタは、ＭＲＳコマンドが入力され、入力されるアドレスの論理が所定の論理である場合、半導体装置１０が移行する動作モードを示すコード（ＭＲＳコード）を生成する。このＭＲＳコードは、モードレジスタにラッチされ、制御回路１８が半導体装置１０内の各回路の動作（例えば、バースト長さＢＬの設定、或いはデータ入出力部１９のメモリセルへの誤りデータ書込み動作を許可するか否か）を制御するために用いられる。
なお、ＭＲＳコマンドが供給され、上記テスト動作モードへ移行した半導体装置１０に、ＡＣＴコマンド、ＲＥＡＤコマンド等を供給する場合、半導体装置１０は供給されるコマンドが指示する上述した動作を行う。
また、このＭＲＳコードは、再びＭＲＳコマンドが供給されるまではモードレジスタに保持される。
【００７６】
続いて、図９に示す誤り検出符号生成回路２０の構成について説明する。
図１０は、誤り検出符号生成回路２０の構成を示すブロック図である。
図１０に示す様に、誤り検出符号生成回路２０はオア回路１０１、８ビットＣＲＣ符号生成回路１０２、フリップフロップ回路１０３、バッファ回路１０４、遅延回路１０５、８ビットＣＲＣ符号判定回路１１０（８ビットＣＲＣ符号比較回路１１１、ラッチ回路１１２、アンド回路１１３、及び遅延回路１１４）を含んで構成される。
オア回路１０１は、制御回路１８から入力される制御信号Ｒｅａｄ ＣＲＣ Ｃｔｒｌ ＣＬＫと制御信号Ｗｒｉｔｅ ＣＲＣ Ｃｔｒｌ ＣＬＫとの論理和を演算し、演算結果である出力信号を、８ビットＣＲＣ符号生成回路１０２を構成するラッチ回路１０２ａに対して出力する。オア回路１０１は、制御信号Ｒｅａｄ ＣＲＣ Ｃｔｒｌ ＣＬＫと制御信号Ｗｒｉｔｅ ＣＲＣ Ｃｔｒｌ ＣＬＫとのいずれか一方が活性レベル（Ｈレベル）になると、Ｈレベルの出力信号をラッチ回路１０２ａに対して出力する。
８ビットＣＲＣ符号生成回路１０２は、ラッチ回路１０２ａ、及び７２入力排他的論理和回路１０２ｂを含んで構成される。
ラッチ回路１０２ａは、リードライトバス、及びＤＭ／ＤＢＩバスを介してそれぞれ入力されるデータ（リードデータＤＡＴＡ［６３：０］またはライトデータＤＡＴＡ［６３：０］）、データバスインバージョン信号ＤＢＩ［７：０］を、オア回路１０１の出力信号がＨレベルになると保持するとともに、保持した信号をデータ信号Ｄ［７１：０］として７２入力排他的論理和回路１０２ｂに出力する。
ここで、データ信号Ｄ［７１：０］は、データ（リードデータＤＡＴＡ［６３：０］またはライトデータＤＡＴＡ［６３：０］）に対応する上位のデータ信号Ｄ［７１：８］と、データバスインバージョン信号ＤＢＩ［７：０］に対応するデータ信号Ｄ［７：０］から構成される。
７２入力排他的論理和回路１０２ｂは、ラッチ回路１０２ａから入力されるデータ信号Ｄ［７１：０］を用いて、ＸＯＲ演算（排他的論理和演算）し、ＣＲＣ演算結果として８ビットのＣＲＣ論理符号ＣＲＣ＿ＬＯＧＩＣ［７：０］（巡回冗長論理符号）を生成する（詳細後述）。
遅延回路１０５は、ラッチ回路１０２ａのラッチ動作、及び７２入力排他的論理和回路１０２ｂの演算動作に必要となる時間分の遅延時間が設定され、制御信号Ｒｅａｄ ＣＲＣ Ｃｔｒｌ ＣＬＫを遅延させた信号をフリップフロップ回路１０３、及びバッファ回路１０４に出力する。
フリップフロップ回路１０３は、７２入力排他的論理和回路１０２ｂの演算結果であるＣＲＣ論理符号ＣＲＣ＿ＬＯＧＩＣ［７：０］を、遅延された制御信号Ｒｅａｄ ＣＲＣ Ｃｔｒｌ ＣＬＫが活性レベル（Ｈレベル）になると保持するとともに、保持した信号をバッファ回路１０４に出力する。バッファ回路１０４は、フリップフロップ回路１０３が保持するＣＲＣ論理符号ＣＲＣ＿ＬＯＧＩＣ［７：０］を、遅延された制御信号Ｒｅａｄ ＣＲＣ Ｃｔｒｌ ＣＬＫが活性レベル（Ｈレベル）になると、ＣＲＣ符号ＣＲＣ［７：０］としてデータ入出力部１９に対して出力する。データ入出力部１９は、リード動作において、このＣＲＣ符号ＣＲＣ［７：０］をデータ入出力端子ＤＱから半導体装置１０のリード時のＣＲＣ結果（Ｒｅａｄ ＣＲＣ ｒｅｓｕｌｔ）として出力する。
【００７７】
８ビットＣＲＣ符号判定回路１１０は、８ビットＣＲＣ符号比較回路１１１、ラッチ回路１１２、アンド回路１１３、及び遅延回路１１４を含んで構成される。また、８ビットＣＲＣ符号比較回路１１１は、排他的論理和回路１１１ａとオア回路１１１ｂを含んで構成される。
排他的論理和回路１１１ａは、７２入力排他的論理和回路１０２ｂの演算結果であるＣＲＣ論理符号ＣＲＣ＿ＬＯＧＩＣ［７：０］と、バッファ回路１０４の出力信号であるＣＲＣ符号ＣＲＣ［７：０］とのＸＯＲ演算（排他的論理和演算）し、演算結果をオア回路１１１ｂに出力する。この排他的論理和回路１１１ａは、例えば８個のＸＯＲ回路（排他的論理和回路）から構成され、各々のＸＯＲ回路において、ＣＲＣ論理符号ＣＲＣ＿ＬＯＧＩＣ［７：０］の１ビットとＣＲＣ符号ＣＲＣ［７：０］の対応する１ビットとの（例えば、ｉ＝０〜７としてＣＲＣ論理符号ＣＲＣ＿ＬＯＧＩＣ［ｉ］とＣＲＣ符号ＣＲＣ［ｉ］との）排他的論理和を演算し、合計８ビットの出力信号をオア回路１１１ｂに出力する。排他的論理和回路１１１ａは、ＣＲＣ論理符号ＣＲＣ＿ＬＯＧＩＣ［７：０］の論理レベルとＣＲＣ符号ＣＲＣ［７：０］の論理レベルとが全て一致する場合、全てＬレベルの出力信号を出力する。一方、ＣＲＣ論理符号ＣＲＣ＿ＬＯＧＩＣ［７：０］の論理レベルとＣＲＣ符号ＣＲＣ［７：０］の論理レベルとが一つでも一致しない場合、一致するビットについてはＬレベルを出力するが、一致しないビットに対してはＨレベルを出力する。
オア回路１１１ｂは、排他的論理和回路１１１ａからの８ビットの出力信号を論理和演算し、演算結果をラッチ回路１１２に対して出力する。従って、８ビットＣＲＣ符号比較回路１１１は、ＣＲＣ論理符号ＣＲＣ＿ＬＯＧＩＣ［７：０］の論理レベルとＣＲＣ符号ＣＲＣ［７：０］の論理レベルとが全て一致する場合、Ｌレベルの出力信号をラッチ回路１１２に対して出力し、一つでも一致しない場合、Ｈレベルの出力信号をラッチ回路１１２に対して出力する。
【００７８】
遅延回路１１４は、８ビットＣＲＣ符号生成回路１０２の動作（ラッチ回路１０２ａのラッチ動作、及び７２入力排他的論理和回路１０２ｂの演算動作）、及び８ビットＣＲＣ符号比較回路１１１の比較動作に必要とされる時間分の遅延時間が設定され、制御信号Ｗｒｉｔｅ ＣＲＣ Ｃｔｒｌ ＣＬＫを遅延させた信号をラッチ回路１１２、及びアンド回路１１３に出力する。
ラッチ回路１１２は、８ビットＣＲＣ符号比較回路１１１の比較結果を、遅延された制御信号Ｗｒｉｔｅ ＣＲＣ Ｃｔｒｌ ＣＬＫが活性レベル（Ｈレベル）になると保持するとともに、保持した信号をアンド回路１１３に出力する。アンド回路１１３は、ラッチ回路１１２が保持する８ビットＣＲＣ符号比較回路１１１の比較結果と、遅延された制御信号Ｗｒｉｔｅ ＣＲＣ Ｃｔｒｌ ＣＬＫとの論理積を演算し、演算結果として判定結果信号Ｗｒｉｔｅ ＣＲＣ Ｅｒｒｏｒ Ｆｌａｇを制御回路１８に対して出力する。
すなわち、８ビットＣＲＣ符号比較回路１１１、ラッチ回路１１２、アンド回路１１３、及び遅延回路１１４を含んで構成される８ビットＣＲＣ符号判定回路１１０は、ＣＲＣ論理符号ＣＲＣ＿ＬＯＧＩＣ［７：０］の論理レベルとＣＲＣ符号ＣＲＣ［７：０］の論理レベルとが全て一致する場合、Ｌレベルの判定結果信号Ｗｒｉｔｅ ＣＲＣ Ｅｒｒｏｒ Ｆｌａｇを警告信号出力部２２に対して出力し、一つでも一致しない場合、Ｈレベルの判定結果信号Ｗｒｉｔｅ ＣＲＣ Ｅｒｒｏｒ Ｆｌａｇを警告信号出力部２２に対して出力する。
【００７９】
次に、誤り検出符号生成回路２０における８ビットＣＲＣ符号生成回路１０２が行う論理演算の一例について、図１１及び図１２を用いて説明する。
図１１は、７２入力排他的論理和回路１０２ｂが行う誤り検出符号生成の論理の一例を示す図である。また、図１２は、７２入力排他的論理和回路１０２ｂにおける多入力排他的論理和回路ＸＯＲ＿ｉの構成を示すブロック図である。
７２入力排他的論理和回路１０２ｂは８つの多入力排他的論理和回路ＸＯＲ＿ｉ（ｉ＝０〜７）を含んで構成される。
図１２においては、多入力排他的論理和回路ＸＯＲ＿０について回路構成を詳細に示しているが、他の７つの多入力排他的論理和回路ＸＯＲ＿１〜多入力排他的論理和回路ＸＯＲ＿７各々も多入力排他的論理和回路ＸＯＲ＿０と同様に排他的論理和回路により構成され、図１１に示す論理演算を行う。
以下、図１１を参照しつつ、多入力排他的論理和回路ＸＯＲ＿ｉがデータ信号Ｄ［７１：０］に基づいて演算し、演算結果としてＣＲＣ論理符号ＣＲＣ＿ＬＯＧＩＣ［ｉ］を出力する回路構成について詳細に説明する。
【００８０】
多入力排他的論理和回路ＸＯＲ＿０は、７２ビットのデータ信号Ｄ［７１：０］のうち、データ信号Ｄ[６９]、データ信号Ｄ[６８]、データ信号Ｄ[６７]、データ信号Ｄ[６６]、データ信号Ｄ[６４]、データ信号Ｄ[６３]、データ信号Ｄ[６０]、データ信号Ｄ[５６]、データ信号Ｄ[５４]、データ信号Ｄ[５３]、データ信号Ｄ[５２]、データ信号Ｄ[５０]、データ信号Ｄ[４９]、データ信号Ｄ[４８]、データ信号Ｄ[４５]、データ信号Ｄ[４３]、データ信号Ｄ[４０]^Ｄ[３９]、データ信号Ｄ[３５]、データ信号Ｄ[３４]^Ｄ[３１]、データ信号Ｄ[３０]、データ信号Ｄ[２８]、データ信号Ｄ[２３]、データ信号Ｄ[２１]、データ信号Ｄ[１９]、データ信号Ｄ[１８]、データ信号Ｄ[１６]、データ信号Ｄ[１４]、データ信号Ｄ[１２]、データ信号Ｄ[８]、データ信号Ｄ[７]、データ信号Ｄ[６]、データ信号Ｄ[０]の合計３４ビットが入力される。
多入力排他的論理和回路ＸＯＲ＿０は、これらの排他的論理和を演算して、ＣＲＣ論理符号ＣＲＣ＿ＬＯＧＩＣ［０］を生成する。
【００８１】
多入力排他的論理和回路ＸＯＲ＿０において、８個の排他的論理和回路ＸＯＲ＿Ｈ１２１＿０〜ＸＯＲ＿Ｈ１２８＿０各々は、入力されるデータ信号の下位側ビットから４ビットずつが順番に入力される。また、多入力排他的論理和回路ＸＯＲ＿０において、排他的論理和回路ＸＯＲ＿Ｆ１２１＿０（または排他的論理和回路ＸＯＲ＿Ｄ１２１＿０）は、最上位の２ビットであるデータ信号Ｄ[６９]、データ信号Ｄ[６８]が入力される。
排他的論理和回路ＸＯＲ＿Ｈ１２１＿０〜ＸＯＲ＿Ｈ１２８＿０各々は、第１の実施形態において説明した排他的論理和回路ＸＯＲ＿Ｈ（４入力排他的論理和回路）である（図６参照）。
また、排他的論理和回路ＸＯＲ＿Ｆ１２１＿０、排他的論理和回路ＸＯＲ＿Ｄ１２１＿０は、それぞれ、排他的論理和回路ＸＯＲ＿Ｆ（第２の２入力論理回路）、排他的論理和回路ＸＯＲ＿Ｄ（第１の２入力論理回路）である（それぞれ図４、図２参照）。
【００８２】
多入力排他的論理和回路ＸＯＲ＿０において、排他的論理和回路ＸＯＲ＿Ｈ１３１＿０は、排他的論理和回路ＸＯＲ＿Ｈ（４入力排他的論理和回路）であり、４入力には排他的論理和回路ＸＯＲ＿Ｈ１２１＿０の出力、排他的論理和回路ＸＯＲ＿Ｈ１２２＿０の出力、排他的論理和回路ＸＯＲ＿Ｈ１２３＿０の出力、及び排他的論理和回路ＸＯＲ＿Ｈ１２３＿０の出力が入力され、これらの排他的論理和を演算し、演算結果を出力信号として出力する。
また、多入力排他的論理和回路ＸＯＲ＿０において、排他的論理和回路ＸＯＲ＿Ｈ１３２＿０は、排他的論理和回路ＸＯＲ＿Ｈ（４入力排他的論理和回路）であり、４入力には排他的論理和回路ＸＯＲ＿Ｈ１２４＿０の出力、排他的論理和回路ＸＯＲ＿Ｈ１２５＿０の出力、排他的論理和回路ＸＯＲ＿Ｈ１２６＿０の出力、及び排他的論理和回路ＸＯＲ＿Ｈ１２６＿０の出力が入力され、これらの排他的論理和を演算し、演算結果を出力信号として出力する。
また、多入力排他的論理和回路ＸＯＲ＿０において、排他的論理和回路ＸＯＲ＿Ｈ１３３＿０は、排他的論理和回路ＸＯＲ＿Ｈ（４入力排他的論理和回路）であり、４入力には排他的論理和回路ＸＯＲ＿Ｈ１２７＿０の出力、排他的論理和回路ＸＯＲ＿Ｈ１２８＿０の出力、排他的論理和回路ＸＯＲ＿Ｆ１２１＿０（または排他的論理和回路ＸＯＲ＿Ｄ１２１＿０）の出力、及びＸＯＲ＿Ｆ１２１＿０（または排他的論理和回路ＸＯＲ＿Ｄ１２１＿０）の出力が入力され、これらの排他的論理和を演算し、演算結果を出力信号として出力する。
【００８３】
多入力排他的論理和回路ＸＯＲ＿０において、排他的論理和回路ＸＯＲ＿Ｈ１４１＿０は、排他的論理和回路ＸＯＲ＿Ｈ（４入力排他的論理和回路）であり、４入力には排他的論理和回路ＸＯＲ＿Ｈ１３１＿０の出力、排他的論理和回路ＸＯＲ＿Ｈ１３２＿０の出力、排他的論理和回路ＸＯＲ＿Ｈ１３３＿０の出力、及び排他的論理和回路ＸＯＲ＿Ｈ１３３＿０の出力が入力され、これらの排他的論理和を演算し、演算結果をＣＲＣ論理符号ＣＲＣ＿ＬＯＧＩＣ［０］として出力する。
【００８４】
多入力排他的論理和回路ＸＯＲ＿０において、排他的論理和回路ＸＯＲ＿Ｈ１２１＿０〜ＸＯＲ＿Ｈ１２８＿０、排他的論理和回路ＸＯＲ＿Ｈ１３１＿０〜ＸＯＲ＿Ｈ１３３＿０、排他的論理和回路ＸＯＲ＿Ｈ１４１＿０各々は、第１の実施形態において説明した排他的論理和回路ＸＯＲ＿Ｈ（４入力排他的論理和回路）である。
この排他的論理和回路ＸＯＲ＿Ｈは、２つの排他的論理和回路ＸＯＲ＿Ｆ（第２の２入力論理回路）と、1つの排他的論理和回路ＸＯＲ＿Ｄ（第１の２入力論理回路）とを含んで構成される単位回路部である（図６参照）。
排他的論理和回路ＸＯＲ＿Ｆ、排他的論理和回路ＸＯＲ＿Ｄは、それぞれ２入力端子を含み当該２入力の論理レベルに対して排他的論理和演算（第１の論理演算）を行なう回路であるから、単位回路部各々は２段階の排他的論理和演算を行なうことになる。
従って、本実施形態において、多入力排他的論理和回路ＸＯＲ＿０は、リードライトバス及びＤＭ／ＤＢＩバス（バス配線）と、データ入出力部１９に接続されるＣＲＣ信号線との間に、最大３個の排他的論理和回路ＸＯＲ＿Ｈを直並列に接続した構成を有するので、６段階（複数段階）の排他的論理和演算をほぼ並列に行うことができる。
【００８５】
つまり、排他的論理和回路ＸＯＲ＿Ｈ１２１＿０〜ＸＯＲ＿Ｈ１２８＿Ｏ（単位回路部）のうちの排他的論理和回路ＸＯＲ＿Ｄ（第１の２入力論理回路と実質的に同一の回路構成を含む第３の２入力論理回路）は、第２段の排他的論理和演算を行ない、排他的論理和回路ＸＯＲ＿Ｈ１３１＿０〜ＸＯＲ＿Ｈ１３３＿Ｏ（単位回路部）のうちの排他的論理和回路ＸＯＲ＿Ｄ（第３の２入力論理回路）は、第４段の排他的論理和演算を行なう。
また、排他的論理和回路ＸＯＲ＿Ｈ１２１＿０〜ＸＯＲ＿Ｈ１２８＿Ｏ各々における排他的論理和回路ＸＯＲ＿Ｆは第１段の排他的論理和演算を行ない、排他的論理和回路ＸＯＲ＿Ｈ１３１＿０〜ＸＯＲ＿Ｈ１３３＿Ｏ各々における排他的論理和回路ＸＯＲ＿Ｆは第３段の排他的論理和演算を行ない、排他的論理和回路ＸＯＲ＿Ｈ１４１＿０における排他的論理和回路ＸＯＲ＿Ｆは第５段の排他的論理和演算を行なう。
つまり、第２段、及び第４段の排他的論理和演算を行なう排他的論理和回路ＸＯＲ＿Ｄ（第３の２入力論理回路）は、第１段、第３段、及び第５段の排他的論理和演算を行なう排他的論理和回路ＸＯＲ＿Ｆ（第２の２入力論理回路）と協同して、多入力排他的論理和回路ＸＯＲ＿０における６段階の排他的論理和演算のうち最終段を除く前段の排他的論理和演算を行っている。
そして、６段階の排他的論理和演算を行なう多入力排他的論理和回路ＸＯＲ＿０の最終段は、排他的論理和回路ＸＯＲ＿Ｈ１４１＿０（単位回路部）を構成する排他的論理和回路ＸＯＲ＿Ｄ（第１の２入力論理回路）である。この排他的論理和回路ＸＯＲ＿Ｄは、最終段の排他的論理和演算を行ない、生成したＣＲＣ論理符号ＣＲＣ＿ＬＯＧＩＣ［０］（符号化データ）を、その出力ノードから、データ入出力部１９の入力ノードへと出力している。
【００８６】
他の７つの多入力排他的論理和回路ＸＯＲ＿１〜多入力排他的論理和回路ＸＯＲ＿７各々も、多入力排他的論理和回路ＸＯＲ＿０と同様に、最終段は排他的論理和回路ＸＯＲ＿Ｄ（第１の２入力論理回路）で構成され、最終段の排他的論理和演算を行なう。また、多入力排他的論理和回路ＸＯＲ＿１〜多入力排他的論理和回路ＸＯＲ＿７各々において、第２段、及び第４段の排他的論理和演算を行なう排他的論理和回路ＸＯＲ＿Ｄ（第３の２入力論理回路）が、第１段、第３段、及び第５段の排他的論理和演算を行なう排他的論理和回路ＸＯＲ＿Ｆ（第２の２入力論理回路）と協同して、６段階の排他的論理和演算のうち最終段を除く前段の排他的論理和演算を行う。
【００８７】
図１１に戻って、多入力排他的論理和回路ＸＯＲ＿１は、７２ビットのデータ信号Ｄ［７１：０］のうち、データ信号Ｄ[７０]、データ信号Ｄ[６６]、データ信号Ｄ[６５]、データ信号Ｄ[６３]、データ信号Ｄ[６１]、データ信号Ｄ[６０]、データ信号Ｄ[５７]、データ信号Ｄ[５６]、データ信号Ｄ[５５]、データ信号Ｄ[５２]、データ信号Ｄ[５１]、データ信号Ｄ[４８]、データ信号Ｄ[４６]、データ信号Ｄ[４５]、データ信号Ｄ[４４]、データ信号Ｄ[４３]、データ信号Ｄ[４１]、データ信号Ｄ[３９]、データ信号Ｄ[３６]、データ信号Ｄ[３４]、データ信号Ｄ[３２]、データ信号Ｄ[３０]、データ信号Ｄ[２９]、データ信号Ｄ[２８]、データ信号Ｄ[２４]、データ信号Ｄ[２３]、データ信号Ｄ[２２]、データ信号Ｄ[２１]、データ信号Ｄ[２０]、データ信号Ｄ[１８]、データ信号Ｄ[１７]、データ信号Ｄ[１６]、データ信号Ｄ[１５]、データ信号Ｄ[１４]、データ信号Ｄ[１３]、データ信号Ｄ[１２]、データ信号Ｄ[９]、データ信号Ｄ[６]、データ信号Ｄ[１]、データ信号Ｄ[０]の合計４０ビットが入力される。
多入力排他的論理和回路ＸＯＲ＿１は、これらの排他的論理和を演算して、ＣＲＣ論理符号ＣＲＣ＿ＬＯＧＩＣ［１］を生成する。
【００８８】
多入力排他的論理和回路ＸＯＲ＿２は、７２ビットのデータ信号Ｄ［７１：０］のうち、データ信号Ｄ[７１]、データ信号Ｄ[６９]、データ信号Ｄ[６８]、データ信号Ｄ[６３]、データ信号Ｄ[６２]、データ信号Ｄ[６１]、データ信号Ｄ[６０]、データ信号Ｄ[５８]、データ信号Ｄ[５７]、データ信号Ｄ[５４]、データ信号Ｄ[５０]、データ信号Ｄ[４８]、データ信号Ｄ[４７]、データ信号Ｄ[４６]、データ信号Ｄ[４４]、データ信号Ｄ[４３]、データ信号Ｄ[４２]、データ信号Ｄ[３９]、データ信号Ｄ[３７]、データ信号Ｄ[３４]、データ信号Ｄ[３３]、データ信号Ｄ[２９]、データ信号Ｄ[２８]、データ信号Ｄ[２５]、データ信号Ｄ[２４]、データ信号Ｄ[２２]、データ信号Ｄ[１７]、データ信号Ｄ[１５]、データ信号Ｄ[１３]、データ信号Ｄ[１２]、データ信号Ｄ[１０]、データ信号Ｄ[８]、データ信号Ｄ[６]、データ信号Ｄ[２]、データ信号Ｄ[１]、データ信号Ｄ[０]の合計３６ビットが入力される。
多入力排他的論理和回路ＸＯＲ＿２は、これらの排他的論理和を演算して、ＣＲＣ論理符号ＣＲＣ＿ＬＯＧＩＣ［２］を生成する。
【００８９】
多入力排他的論理和回路ＸＯＲ＿３は、７２ビットのデータ信号Ｄ［７１：０］のうち、データ信号Ｄ[７０]、データ信号Ｄ[６９]、データ信号Ｄ[６４]、データ信号Ｄ[６３]、データ信号Ｄ[６２]、データ信号Ｄ[６１]、データ信号Ｄ[５９]、データ信号Ｄ[５８]、データ信号Ｄ[５５]、データ信号Ｄ[５１]、データ信号Ｄ[４９]、データ信号Ｄ[４８]、データ信号Ｄ[４７]、データ信号Ｄ[４５]、データ信号Ｄ[４４]、データ信号Ｄ[４３]、データ信号Ｄ[４０]、データ信号Ｄ[３８]、データ信号Ｄ[３５]、データ信号Ｄ[３４]、データ信号Ｄ[３０]、データ信号Ｄ[２９]、データ信号Ｄ[２６]、データ信号Ｄ[２５]、データ信号Ｄ[２３]、データ信号Ｄ[１８]、データ信号Ｄ[１６]、データ信号Ｄ[１４]、データ信号Ｄ[１３]、データ信号Ｄ[１１]、データ信号Ｄ[９]、データ信号Ｄ[７]、データ信号Ｄ[３]、データ信号Ｄ[２]、データ信号Ｄ[１]の合計３５ビットが入力される。
多入力排他的論理和回路ＸＯＲ＿３は、これらの排他的論理和を演算して、ＣＲＣ論理符号ＣＲＣ＿ＬＯＧＩＣ［３］を生成する。
【００９０】
多入力排他的論理和回路ＸＯＲ＿４は、７２ビットのデータ信号Ｄ［７１：０］のうち、データ信号Ｄ[７１]、データ信号Ｄ[７０]、データ信号Ｄ[６５]、データ信号Ｄ[６４]、データ信号Ｄ[６３]、データ信号Ｄ[６２]、データ信号Ｄ[６０]、データ信号Ｄ[５９]、データ信号Ｄ[５６]、データ信号Ｄ[５２]、データ信号Ｄ[５０]、データ信号Ｄ[４９]、データ信号Ｄ[４８]、データ信号Ｄ[４６]、データ信号Ｄ[４５]、データ信号Ｄ[４４]、データ信号Ｄ[４１]、データ信号Ｄ[３９]、データ信号Ｄ[３６]、データ信号Ｄ[３５]、データ信号Ｄ[３１]、データ信号Ｄ[３０]、データ信号Ｄ[２７]、データ信号Ｄ[２６]、データ信号Ｄ[２４]、データ信号Ｄ[１９]、データ信号Ｄ[１７]、データ信号Ｄ[１５]、データ信号Ｄ[１４]、データ信号Ｄ[１２]、データ信号Ｄ[１０]、データ信号Ｄ[８]、データ信号Ｄ[４]、データ信号Ｄ[３]、データ信号Ｄ[２]の合計３５ビットが入力される。
多入力排他的論理和回路ＸＯＲ＿４は、これらの排他的論理和を演算して、ＣＲＣ論理符号ＣＲＣ＿ＬＯＧＩＣ［４］を生成する。
【００９１】
多入力排他的論理和回路ＸＯＲ＿５は、７２ビットのデータ信号Ｄ［７１：０］のうち、データ信号Ｄ[７１]、データ信号Ｄ[６６]、データ信号Ｄ[６５]、データ信号Ｄ[６４]、データ信号Ｄ[６３]、データ信号Ｄ[６１]、データ信号Ｄ[６０]、データ信号Ｄ[５７]、データ信号Ｄ[５３]、データ信号Ｄ[５１]、データ信号Ｄ[５０]、データ信号Ｄ[４９]、データ信号Ｄ[４７]、データ信号Ｄ[４６]、データ信号Ｄ[４５]、データ信号Ｄ[４２]、データ信号Ｄ[４０]、データ信号Ｄ[３７]、データ信号Ｄ[３６]、データ信号Ｄ[３２]、データ信号Ｄ[３１]、データ信号Ｄ[２８]、データ信号Ｄ[２７]、データ信号Ｄ[２５]、データ信号Ｄ[２０]、データ信号Ｄ[１８]、データ信号Ｄ[１６]、データ信号Ｄ[１５]、データ信号Ｄ[１３]、データ信号Ｄ[１１]、データ信号Ｄ[９]、データ信号Ｄ[５]、データ信号Ｄ[４]、データ信号Ｄ[３]の合計３４ビットが入力される。
多入力排他的論理和回路ＸＯＲ＿５は、これらの排他的論理和を演算して、ＣＲＣ論理符号ＣＲＣ＿ＬＯＧＩＣ［５］を生成する。
【００９２】
多入力排他的論理和回路ＸＯＲ＿６は、７２ビットのデータ信号Ｄ［７１：０］のうち、データ信号Ｄ[６７]、データ信号Ｄ[６６]、データ信号Ｄ[６５]、データ信号Ｄ[６４]、データ信号Ｄ[６２]、データ信号Ｄ[６１]、データ信号Ｄ[５８]、データ信号Ｄ[５４]、データ信号Ｄ[５２]、データ信号Ｄ[５１]、データ信号Ｄ[５０]、データ信号Ｄ[４８]、データ信号Ｄ[４７]、データ信号Ｄ[４６]、データ信号Ｄ[４３]、データ信号Ｄ[４１]、データ信号Ｄ[３８]、データ信号Ｄ[３７]、データ信号Ｄ[３３]、データ信号Ｄ[３２]、データ信号Ｄ[２９]、データ信号Ｄ[２８]、データ信号Ｄ[２６]、データ信号Ｄ[２１]、データ信号Ｄ[１９]、データ信号Ｄ[１７]、データ信号Ｄ[１６]、データ信号Ｄ[１４]、データ信号Ｄ[１２]、データ信号Ｄ[１０]、データ信号Ｄ[６]、データ信号Ｄ[５]、データ信号Ｄ[４]の合計３３ビットが入力される。
多入力排他的論理和回路ＸＯＲ＿６は、これらの排他的論理和を演算して、ＣＲＣ論理符号ＣＲＣ＿ＬＯＧＩＣ［６］を生成する。
【００９３】
多入力排他的論理和回路ＸＯＲ＿７は、７２ビットのデータ信号Ｄ［７１：０］のうち、データ信号Ｄ[６８]、データ信号Ｄ[６７]、データ信号Ｄ[６６]、 データ信号Ｄ[６５]、データ信号Ｄ[６３]、データ信号Ｄ[６２]、データ信号Ｄ[５９]、データ信号Ｄ[５５]、データ信号Ｄ[５３]、データ信号Ｄ[５２]、データ信号Ｄ[５１]、データ信号Ｄ[４９]、データ信号Ｄ[４８]、データ信号Ｄ[４７]、データ信号Ｄ[４４]、データ信号Ｄ[４２]、データ信号Ｄ[３９]、データ信号Ｄ[３８]、データ信号Ｄ[３４]、データ信号Ｄ[３３]、データ信号Ｄ[３０]、データ信号Ｄ[２９]、データ信号Ｄ[２７]、データ信号Ｄ[２２]、データ信号Ｄ[２０]、データ信号Ｄ[１８]、データ信号Ｄ[１７]、データ信号Ｄ[１５]、データ信号Ｄ[１３]、データ信号Ｄ[１１]、データ信号Ｄ[７]、データ信号Ｄ[６]、データ信号Ｄ[５]の合計３３ビットが入力される。
多入力排他的論理和回路ＸＯＲ＿７は、これらの排他的論理和を演算して、ＣＲＣ論理符号ＣＲＣ＿ＬＯＧＩＣ［７］を生成する。
【００９４】
上述した多入力排他的論理和回路ＸＯＲ＿１〜多入力排他的論理和回路ＸＯＲ＿７のうち、多入力排他的論理和回路ＸＯＲ＿０と同じく３４ビットのデータ信号が入力されるのは多入力排他的論理和回路ＸＯＲ＿５である。この多入力排他的論理和回路ＸＯＲ＿５は、多入力排他的論理和回路ＸＯＲ＿０と同一の回路構成としてよい。
また、多入力排他的論理和回路ＸＯＲ＿１は、４０ビットのデータ信号が入力されるので、例えば、図１２に示す排他的論理和回路ＸＯＲ＿Ｆ１２１＿０（または排他的論理和回路ＸＯＲ＿Ｄ１２１＿０）に替えて、排他的論理和回路ＸＯＲ＿Ｈ１２９＿１、及び排他的論理和回路ＸＯＲ＿Ｈ１３０＿１が設けられる。排他的論理和回路ＸＯＲ＿Ｈ１２９＿１は、４ビットの入力として、データ信号Ｄ[６１]、データ信号Ｄ[６０]、データ信号Ｄ[５７]、データ信号Ｄ[５６]が入力される。また、排他的論理和回路ＸＯＲ＿Ｈ１３０＿１は、４ビットの入力として、データ信号Ｄ[７０]、データ信号Ｄ[６６]、データ信号Ｄ[６５]、データ信号Ｄ[６３] が入力される。また、排他的論理和回路ＸＯＲ＿Ｈ１３３＿１には、４入力として排他的論理和回路ＸＯＲ＿Ｈ１２７＿１の出力、排他的論理和回路ＸＯＲ＿Ｈ１２８＿１の出力、排他的論理和回路ＸＯＲ＿Ｈ１２９＿１の出力、及び排他的論理和回路ＸＯＲ＿Ｈ１３０＿１の出力が入力される。
【００９５】
また、多入力排他的論理和回路ＸＯＲ＿２は、３６ビットのデータ信号が入力されるので、例えば、図１２に示す排他的論理和回路ＸＯＲ＿Ｆ１２１＿０（または排他的論理和回路ＸＯＲ＿Ｄ１２１＿０）に替えて、排他的論理和回路ＸＯＲ＿Ｈ１２９＿２が設けられる。排他的論理和回路ＸＯＲ＿Ｈ１２９＿２は、４ビットの入力として、データ信号Ｄ[７１]、データ信号Ｄ[６９]、データ信号Ｄ[６８]、データ信号Ｄ[６３]が入力される。なお、排他的論理和回路ＸＯＲ＿Ｈ１３３＿２は、４入力として、多入力排他的論理和回路ＸＯＲ＿０と同様に、排他的論理和回路ＸＯＲ＿Ｈ１２７＿２の出力、排他的論理和回路ＸＯＲ＿Ｈ１２８＿２の出力、排他的論理和回路ＸＯＲ＿Ｈ１２９＿２の出力、及び排他的論理和回路ＸＯＲ＿Ｈ１２９＿２の出力が入力される。
【００９６】
また、多入力排他的論理和回路ＸＯＲ＿３、多入力排他的論理和回路ＸＯＲ＿４は、それぞれ３５ビットのデータ信号が入力されるので、例えば、図１２に示す排他的論理和回路ＸＯＲ＿Ｆ１２１＿０（または排他的論理和回路ＸＯＲ＿Ｄ１２１＿０）に替えて、３入力の排他的論理和回路が設けられる。３入力の排他的論理和回路は、例えば、図６に示す排他的論理和回路ＸＯＲ＿Ｈにおいて、排他的論理和回路ＸＯＲ＿Ｆ６２を削除し、３入力目を直接、排他的論理和回路ＸＯＲ＿Ｄ６１に入力する構成であってよい。この場合、排他的論理和回路ＸＯＲ＿Ｈ１３３＿３は、４入力として、多入力排他的論理和回路ＸＯＲ＿０と同様に、排他的論理和回路ＸＯＲ＿Ｈ１２７＿３の出力、排他的論理和回路ＸＯＲ＿Ｈ１２８＿３の出力、排他的論理和回路ＸＯＲ＿Ｈ１２９＿３の出力、及び排他的論理和回路ＸＯＲ＿Ｈ１２９＿３の出力が入力される。また、排他的論理和回路ＸＯＲ＿Ｈ１３３＿４は、４入力として、多入力排他的論理和回路ＸＯＲ＿０と同様に、排他的論理和回路ＸＯＲ＿Ｈ１２７＿４の出力、排他的論理和回路ＸＯＲ＿Ｈ１２８＿４の出力、排他的論理和回路ＸＯＲ＿Ｈ１２９＿４の出力、及び排他的論理和回路ＸＯＲ＿Ｈ１２９＿４の出力が入力される。
【００９７】
また、多入力排他的論理和回路ＸＯＲ＿６、多入力排他的論理和回路ＸＯＲ＿７は、それぞれ３３ビットのデータ信号が入力されるので、例えば、図１２に示す排他的論理和回路ＸＯＲ＿Ｆ１２１＿０（または排他的論理和回路ＸＯＲ＿Ｄ１２１＿０）を削除し、一つのデータ信号を直接、排他的論理和回路ＸＯＲ＿Ｈ１３３＿６、排他的論理和回路ＸＯＲ＿Ｈ１３３＿７に入力する構成とすればよい。この場合、排他的論理和回路ＸＯＲ＿Ｈ１３３＿６は、４入力として、多入力排他的論理和回路ＸＯＲ＿０と同様に、排他的論理和回路ＸＯＲ＿Ｈ１２７＿６の出力、排他的論理和回路ＸＯＲ＿Ｈ１２８＿６の出力、それから、データ信号Ｄ［６７］、及びデータ信号Ｄ［６７］が入力される。また、排他的論理和回路ＸＯＲ＿Ｈ１３３＿７は、４入力として、多入力排他的論理和回路ＸＯＲ＿０と同様に、排他的論理和回路ＸＯＲ＿Ｈ１２７＿７の出力、排他的論理和回路ＸＯＲ＿Ｈ１２８＿７の出力、それから、データ信号Ｄ［６８］、及びデータ信号Ｄ［６８］が入力される。
【００９８】
以上のように構成することで、多入力排他的論理和回路ＸＯＲ＿０〜多入力排他的論理和回路ＸＯＲ＿７は、第１の実施形態において説明した排他的論理和回路ＸＯＲ＿Ｈ（４入力排他的論理和回路）、排他的論理和回路ＸＯＲ＿Ｊ（８入力排他的論理和回路）と同様に、多入力の論理レベルのうちに偶数個のＬレベル（論理「０」）がある場合、出力端子からＬレベル（論理「０」）の出力信号（ＣＲＣ論理符号ＣＲＣ＿ＬＯＧＩＣ）を出力する。また、多入力排他的論理和回路ＸＯＲ＿０〜多入力排他的論理和回路ＸＯＲ＿７は、多入力の論理レベルのうちに奇数個のＬレベルがある場合、Ｈレベル（論理「１」）の出力信号（ＣＲＣ論理符号ＣＲＣ＿ＬＯＧＩＣ）を出力する。また、多入力排他的論理和回路ＸＯＲ＿０〜多入力排他的論理和回路ＸＯＲ＿７は、排他的論理和回路ＸＯＲ＿Ｈ（４入力排他的論理和回路）、排他的論理和回路ＸＯＲ＿Ｊ（８入力排他的論理和回路）と同様に、最適なドライビング能力を確保し、タイミングを高速化することができる。
【００９９】
図９に戻って、半導体装置１０のライト動作について、図１３を用いて説明する。
図１３は、半導体装置１０のライト動作（８ＩＯ入力）のタイミングチャートである。
なお、図１３において、データ入出力端子ＤＱに現れる入力信号の変化は、１つのデータ入出力端子ＤＱの入力信号を示している。
時刻ｔ１に、メモリコントローラが半導体装置１０にＷＲＩＴＥコマンドを供給する。
なお、メモリコントローラは、ＤＭ／ＤＢＩ端子に、データマスク信号でなくデータバスインバージョン信号を供給するものとする。なお、メモリコントローラは、データマスク信号及びデータバスインバージョン信号を供給しない場合、ＤＭ／ＤＢＩ端子をハイレベル又はロウレベルのどちらか一方の論理レベルに固定する。
【０１００】
データ入出力部１９は、メモリコントローラからＤＭ／ＤＢＩ端子を介してデータバスインバージョン信号を受け取り、時刻ｔ２〜ｔ３において、ＤＭ／ＤＢＩバスを介してデータバスインバージョン信号ＤＢＩ［７：０］を誤り検出符号生成回路２０に出力する。
また、データ入出力部１９は、メモリコントローラからデータ入出力端子ＤＱｎ（ｎ＝０〜７）各々を介してライトデータ（計６４ビット）を受け取り、時刻ｔ２〜ｔ３において、リードライトバスを介してライトデータＤＡＴＡ［６３：０］を誤り検出符号生成回路２０に出力する。さらに、データ入出力部１９は、ライトデータのうち９ビット目からメモリコントローラが送信したＣＲＣ符号を取り出し、ＣＲＣ信号線を介して、ＣＲＣ符号ＣＲＣ［７：０］を誤り検出符号生成回路２０に出力する。
【０１０１】
時刻ｔ３において、誤り検出符号生成回路２０は、制御回路１８から入力される制御信号Ｗｒｉｔｅ ＣＲＣ Ｃｔｒｌ ＣＬＫにより活性化され、データ入出力部１９からリードライトバスを介して入力されるライトデータＤＡＴＡ［６３：０］、及びデータ入出力部１９からＤＭ／ＤＢＩバスを介して入力されるデータバスインバージョン信号ＤＢＩ［７：０］に基づいて、ＣＲＣ論理符号ＣＲＣ＿ＬＯＧＩＣ［７：０］を生成する。
時刻ｔ４において、誤り検出符号生成回路２０は、ＣＲＣ論理符号ＣＲＣ＿ＬＯＧＩＣ［７：０］と、データ入出力部１９からＣＲＣ信号線を介して入力されるＣＲＣ符号ＣＲＣ［７：０］とを比較する。
時刻ｔ５において、誤り検出符号生成回路２０は、ＣＲＣ論理符号ＣＲＣ＿ＬＯＧＩＣ［７：０］と、データ入出力部１９からＣＲＣ信号線を介して入力されるＣＲＣ符号ＣＲＣ［７：０］とが不一致だった場合、判定結果信号Ｗｒｉｔｅ ＣＲＣ Ｅｒｒｏｒ Ｆｌａｇを活性レベル（Ｈレベル）として警告信号出力部２２に対して供給する。
警告信号出力部２２は、活性レベルの判定結果信号Ｗｒｉｔｅ ＣＲＣ Ｅｒｒｏｒ Ｆｌａｇを受け取った場合、ＡＬＥＲＴ＿Ｎ端子から活性レベル（Ｌレベル）のアラート信号をコントローラに出力し、コントローラにライトデータ又はデータバスインバージョン信号の再送をリクエストする。
【０１０２】
続いて、半導体装置１０のリード動作について、図１４を用いて説明する。
図１４は、半導体装置１０のリード動作（８ＩＯ出力）のタイミングチャートである。なお、図１３において、データ入出力端子ＤＱに現れる入力信号の変化は、１つのデータ入出力端子ＤＱの入力信号を示いている。
メモリコントローラが半導体装置１０にＲＥＡＤコマンドを供給する。なお、半導体装置１０は、ＤＭ／ＤＢＩ端子に、データマスク信号でなくデータバスインバージョン信号を供給するものとする。なお、メモリコントローラは、半導体装置１０がデータマスク信号及びデータバスインバージョン信号を供給しない場合、ＤＭ／ＤＢＩ端子をハイレベル又はロウレベルのどちらか一方の論理レベルに固定する。
データバスインバージョン回路２１は、メモリセルアレイ１１からリードライトバスを介してリードデータＤＡＴＡ［６３：０］を受け取り、所定の処理（上記多数決処理）を行い、データバスインバージョン信号ＤＢＩ［７：０］を生成し、ＤＭ／ＤＢＩバスを介して誤り検出符号生成回路２０、及びデータ入出力部１９に供給する。
【０１０３】
時刻ｔ２において、誤り検出符号生成回路２０は、制御回路１８から入力される制御信号Ｒｅａｄ ＣＲＣ Ｃｔｒｌ ＣＬＫにより活性化される。誤り検出符号生成回路２０は、メモリセルアレイ１１からリードライトバスを介して読み出されたリードデータＤＡＴＡ［６３：０］、及びデータバスインバージョン回路２１からＤＭ／ＤＢＩバスを介して入力されるデータバスインバージョン信号ＤＢＩ［７：０］に基づいて、ＣＲＣ演算結果として８ビットのＣＲＣ論理符号ＣＲＣ＿ＬＯＧＩＣ［７：０］を生成する。
また、誤り検出符号生成回路２０は、時刻ｔ３において、ＣＲＣ論理符号ＣＲＣ＿ＬＯＧＩＣ［７：０］をＣＲＣ符号ＣＲＣ［７：０］として、ＣＲＣ信号線を介してデータ入出力部１９に対して出力する。
データ入出力部１９は、データ入出力端子ＤＱｎ（ｎ＝０〜７）各々から８ビットのリードデータ（合計６４ビット）を連続して出力し、ＤＭ／ＤＢＩ端子からリードデータのビットのそれぞれに対応するデータバスインバージョン信号（８ビット）をリードデータに同期して出力する（ＢＬ１−８）。また、データ入出力部１９は、データ入出力端子ＤＱｎ（ｎ＝０〜７）各々から、ＢＬ８のリードデータの出力終了後の時刻ｔ４において、ＢＬ９のリードデータとしてＣＲＣ符号を出力する。
【０１０４】
次に、本実施例の変形例として、半導体装置１０のＩＯ構成を×８ＩＯ構成から×４ＩＯ構成とした半導体装置のライト動作、及びリード動作について、図１５及び図１６を用いて説明する。以下で説明する×４ＩＯ構成の半導体装置は、半導体装置１０のＩＯ構成のみを変更したもの、具体的には、図９に示す半導体装置１０のデータ入出力端子ＤＱｎをデータ入出力端子ＤＱｎ（ｎ＝０〜３）としたものであって、その他の構成は半導体装置１０と実質的に同一であるとする。図１５及び図１６では、×４ＩＯ構成において、ＢＬ８動作の場合（４×８＝３２ビットのメモリセルデータを４個のデータ入出力端子ＤＱからバースト長さ８で出力する動作）について説明する。この場合、未使用のリードライトバス（リードデータＤＡＴＡ[６３−３２]またはライトデータＤＡＴＡ[６３−３２]が転送されるバス配線）は、Ｈレベル又はＬレベルの一方に固定される。ここでは、誤り検出符号生成回路２０は、×８ＩＯ構成と同一のものを用いるため、×４ＩＯ構成の動作においても×８ＩＯ構成と同一のビット数のＣＲＣ演算結果が必要である。このため、ＩＯ数が少ない４ＩＯ構成では、９，１０ビット目の２倍のビットを用いて合計８ビットのＣＲＣ演算結果を出力する方式を用いる。
図１５は、半導体装置１０のライト動作（４ＩＯ入力）のタイミングチャートである。図１６は、半導体装置１０のリード動作（４ＩＯ出力）のタイミングチャートである。
図１５及び図１６に示すように、×４ＩＯ構成の場合の動作は、×８ＩＯ構成の場合の動作と実質的に同一であるので、相違点のみ説明する。
まず、図１５に示すように、データ入出力部１９は、メモリコントローラからデータ入出力端子ＤＱｎ（ｎ＝０〜３）各々を介してライトデータ（合計３２ビット）を受け取り、時刻ｔ２〜ｔ３において、リードライトバスを介してライトデータＤＡＴＡ［６３：０］を誤り検出符号生成回路２０に出力する。さらに、データ入出力部１９は、ライトデータのうち９、１０ビット目からメモリコントローラが送信したＣＲＣ符号を取り出し、ＣＲＣ信号線を介して、ＣＲＣ符号ＣＲＣ［７：０］を誤り検出符号生成回路２０に出力する。
また、図１６に示すように、データ入出力部１９は、データ入出力端子ＤＱｎ（ｎ＝０〜３）各々から３２ビットのリードデータ（合計３２ビット）を連続して出力し、ＤＭ／ＤＢＩ端子からリードデータのビットのそれぞれに対応するデータバスインバージョン信号をリードデータに同期して出力する（ＢＬ１−８）。データ入出力部１９は、データ入出力端子ＤＱｎ（ｎ＝０〜３）各々から、ＢＬ８のリードデータの出力終了後の時刻ｔ４において、ＢＬ９、ＢＬ１０のリードデータ（合計８ビット）としてＣＲＣ符号を出力する。
【０１０５】
このように、半導体装置１０は、データを記憶する複数のメモリセルであって、ビット線とワード線とに対応付けられているメモリセルを有するメモリセルアレイ（メモリセルアレイ１１）と、メモリセルアレイから読み出されたデータ、或いはメモリセルアレイへ書き込むデータに基づいて巡回冗長論理符号を生成する誤り検出符号生成回路（誤り検出符号生成回路２０）と、メモリセルアレイから読み出されたデータに巡回冗長論理符号を付加してデータ入出力端子を介して半導体装置の外部へリードデータとして出力し、或いは半導体装置の外部からライトデータが入力されて、メモリセルアレイへ書き込むデータを誤り検出符号生成回路に出力するデータ入出力部（データ入出力部１９）と、を備える。そして、誤り検出符号生成回路は、多入力論理回路（７２入力排他的論理和回路１０２ｂ）を含んで構成され、その３入力以上の入力端子は、メモリセルアレイから読み出されたデータ、及びメモリセルアレイへ書き込むデータが入力されることを特徴とする。
【０１０６】
本発明の半導体装置１０によれば、動作速度と駆動能力とのバランスが調整された多入力排他的論理和回路を含む誤り検出符号生成回路２０を有しているので、ＣＲＣ演算を高速に行うことができ、半導体装置１０のライト動作とリード動作を高速に行うことができる。
【０１０７】
本願の技術思想は、ＣＲＣ機能を有する半導体装置に適用できる。更に、図面で開示した各ブロックの接続方法や回路形式、その他の制御信号を生成する回路は、実施例が開示する回路形式に限られない。例えば、実施例において、誤り検出符号生成回路２０を構成する単位回路部として、２つの入力端子の論理レベルに対して排他的論理和演算（第１の論理演算）を行なう排他的論理和回路ＸＯＲ＿Ｄ（第１の２入力論理回路）と排他的論理和回路ＸＯＲ＿Ｆ（第２の２入力論理回路）を開示した。この単位回路部を、否定排他的論理和演算を行なう否定排他的論理和回路ＸＮＲ＿Ｃ（第１の２入力論理回路）と否定排他的論理和回路ＸＮＲ＿Ｅ（第２の２入力論理回路）で構成してもよい（図５参照）。なお、この場合、データ入出力部１９の入力ノード側で論理反転するインバータ回路を設ければ、誤り検出符号生成回路２０側で、ＣＲＣ符号ＣＲＣ［７：０］（巡回冗長符号）を論理反転する必要はなく、誤り検出符号生成回路２０の最終段の演算を行う回路を否定排他的論理和回路ＸＮＲ＿Ｃ（第１の２入力論理回路）のままとすることができる。或いは、データ入出力部１９の入力ノード側で論理反転するインバータ回路を設けず、最終段の演算を行う回路を排他的論理和回路ＸＯＲ＿Ｄ（第１の２入力論理回路）としてもよい。
また、本発明の半導体装置の技術思想は、様々な半導体装置に適用することができる。本発明の実施形態においては、主にメモリ（Memory）での実施例を開示したが、これに限られず、メモリ以外の半導体装置、例えば、ＣＰＵ（Central Processing Unit）、ＭＣＵ（Micro Control Unit）、ＤＳＰ（Digital Signal Processor）、ＡＳＩＣ（Application Specific Integrated Circuit）、ＡＳＳＰ（Application Specific Standard Product）等の半導体装置全般に、本発明を適用することができる。
また、このような本発明が適用された半導体装置の製品形態としては、例えば、ＳＯＣ（システムオンチップ）、ＭＣＰ（マルチチップパッケージ）やＰＯＰ（パッケージオンパッケージ）などが挙げられる。これらの任意の製品形態、パッケージ形態を有する半導体装置に対して本発明を適用することができる。
また、トランジスタは、電界効果トランジスタ（Field Eeffect Transistor;FET）であれば良く、ＭＯＳ（Metal Oxide Semiconductor）以外にもＭＩＳ（Metal-Insulator Semiconductor）、TFT(Thin Film Transistor)等の様々なＦＥＴに適用できる。トランジスタ等の様々なＦＥＴに適用できる。更に、装置内に一部のバイポーラ型トランジスタを有しても良い。
更に、ＰＭＯＳトランジスタ（Ｐ型チャネルＭＯＳトランジスタ）は、第２導電型のトランジスタ、ＮＭＯＳトランジスタ（Ｎ型チャネルＭＯＳトランジスタ）は、第１導電型のトランジスタの代表例である。
また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせ乃至選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得る各種変形、修正を含むことは勿論である。
【符号の説明】
【０１０８】
１０…半導体装置、１１…メモリセルアレイ、ＭＣ…メモリセル、ＷＬ…ワード線、ＤＬ…ビット線、１３…ロウデコーダ、１４…カラムデコーダ、１５…センスアンプ、１８…制御回路、１９…データ入出力部、２０…誤り検出符号生成回路、２１…データバスインバージョン回路、２２…警告信号出力部、１０１，１１１ｂ…オア回路、１０２…８ビットＣＲＣ符号生成回路、１０２ａ，１１２…ラッチ回路、１０２ｂ…７２入力排他的論理和回路、１０３…フリップフロップ回路、１０４…バッファ回路、１０５，１１４…遅延回路、１１０…８ビットＣＲＣ符号判定回路、１１１…８ビットＣＲＣ符号比較回路、１１１ａ，ＸＯＲ，ＸＮＲ…排他的論理和回路、１１３…アンド回路、ＩＮＶ１１，ＩＮＶ１２，ＩＮＶ２１，ＩＮＶ２２，ＩＮＶ３１，ＩＮＶ４１…インバータ回路、ＬＧＣ１３，ＬＧＣ１４，ＬＧＣ２３，ＬＧＣ２４，ＬＧＣ３２，ＬＧＣ４２…論理回路、３３ａ，４３ａ…トランスファーゲート回路、Ｐ１１，Ｐ１２，Ｐ１３ａ，Ｐ１３ｂ，Ｐ１４ａ，Ｐ１４ｂ，Ｐ２１，Ｐ２２，Ｐ２３，Ｐ２４，Ｐ３１，Ｐ３２，Ｐ３３，Ｐ４１，Ｐ４２，Ｐ４３…ＰＭＯＳトランジスタ、Ｎ１１，Ｎ１２，Ｎ１３，Ｎ１４，Ｎ２１，Ｎ２２，Ｎ２３ａ，Ｎ２３ｂ，Ｎ２４ａ，Ｎ２４ｂ，Ｎ３１，Ｎ３２，Ｎ３３，Ｎ４１，Ｎ４２，Ｎ４３…ＮＭＯＳトランジスタ、ＴＩＮ１…第１の入力端子、ＴＩＮ２…第２の入力端子、ＴＯＵＴ…出力端子、ＩＮ１…第１入力信号、ＩＮ２…第２入力信号、ＤＱ，ＤＱ０，ＤＱｎ…データ入出力端子、Ｎｄ１１，Ｎｄ１２，Ｎｄ２１，Ｎｄ２２，Ｎｄ３１，Ｎｄ４１…接続点
【技術分野】
【０００１】
本発明は、多入力論理回路を備えた半導体装置に関する。
【背景技術】
【０００２】
半導体装置、例えばＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ ｍｅｍｏｒｙ）とメモリコントローラとの間においてデータの授受を行う際のデータの転送速度が高速化しつつある。そのため、データの授受を行う際に用いるデータバスが外部からのノイズなどの影響を受けやすくなり、転送データにエラーが発生する恐れがある。そこで、半導体装置が内部で生成した巡回冗長検査（ＣＲＣ：Ｃｙｃｌｉｃ Ｒｅｄｕｎｄａｎｃｙ Ｃｈｅｃｋ）符号（誤り検出符号）を、転送データに付加してメモリコントローラに出力する。そして、メモリコントローラでは、送られてきた転送データと誤り検出符号に基づいて転送データにエラーがあるか否かの判定処理を行う。そして、転送データにエラーがある場合、例えば半導体装置から転送データを再送することで、データバスにおけるデータ転送の信頼性を向上している。
特許文献１には、このような巡回冗長検査機能を備える半導体装置（ＤＲＡＭ）が開示されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００９−８７４８５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
特許文献１に記載されている巡回冗長検査機能を備えるＤＲＡＭにおいては、誤り検出符号を生成する誤り検出符号生成回路として、転送データのビット数に対応した入力数を有する多入力排他的論理和回路が用いられている。この誤り検出符号の生成は、ＤＲＡＭのライト動作時とリード動作時とのどちらにおいても実行され、その動作速度は、ＤＲＡＭのライト動作とリード動作との速度に影響を与える。一方で、誤り検出符号生成回路のＤＲＡＭチップ上の配置によっては、誤り検出符号生成回路が長距離の配線を介して誤り符号を転送しなくてはならない場合もあり、その駆動能力は、動作速度同様にＤＲＡＭのライト動作とリード動作とに影響を与える。
従って、巡回冗長検査機能を備えるＤＲＡＭのライト動作とリード動作との速度の向上には、動作速度と駆動能力とのバランスが調整された多入力排他的論理和回路が必要である。
【課題を解決するための手段】
【０００５】
本発明は、３入力以上の入力端子を含み当該３入力以上の入力端子の論理レベルについて論理演算を行う多入力論理回路を備え、当該多入力論理回路は、それぞれ２つの入力端子を含み当該２つの入力端子の論理レベルに対して前記論理演算を行う複数の２入力論理回路を含み、当該複数の２入力論理回路は、第１の２入力論理回路と当該第１の２入力論理回路よりも占有面積が小さく駆動能力が小さい第２の２入力論理回路とを含み、前記第１の２入力論理回路が前記多入力論理回路の最終段として動作し、前記第２の２入力論理回路が前記第１の２入力論理回路に信号を供給する前段回路の少なくとも一部として動作することを特徴とする半導体装置である。
【０００６】
また、本発明は、メモリセルアレイと、データ入出力部と、前記メモリセルアレイと前記データ入出力部との間に配置され、複数のデータを転送するバス配線と、前記バス配線から前記複数のデータを受け取り、前記複数のデータに対し複数段階の第１の論理演算を行い符号化データを生成し、当該符号化データを前記データ入出力部に供給する符号生成回路と、を備え、当該符号生成回路は、それぞれ２つの入力端子を含み当該２つの入力端子の論理レベルに対して前記第１の論理演算を行う複数の２入力論理回路を含み、当該複数の２入力論理回路は、第１の２入力論理回路と当該第１の２入力論理回路よりも占有面積が小さく駆動能力が小さい複数の第２の２入力論理回路とを含み、前記第１の２入力論理回路が前記複数段階の前記第１の論理演算のうちの最終段の論理演算を行うように構成され、前記複数の第２の２入力論理回路が前記複数段階の前記第１の論理演算のうちの前記最終段を除く前段の論理演算の一部を行うように構成されることを特徴とする半導体装置である。
【０００７】
また、本発明は、メモリセルアレイと、データ入出力部と、前記メモリセルアレイと前記データ入出力部との間に配置され、複数のデータを転送するバス配線と、前記バス配線から前記複数のデータを受け取り、前記複数のデータに対し複数段階の第１の論理演算を行い符号化データを生成し、当該符号化データを前記データ入出力部に供給する符号生成回路と、を備え、当該符号生成回路は、それぞれ、第１の２入力論理回路と当該第１の２入力論理回路よりも占有面積が小さく駆動能力が小さい２つの第２の２入力論理回路とを含む複数の単位回路部であって、それぞれ、当該２つの第２の２入力論理回路の出力ノードが当該第１の２入力論理回路の２つの入力端子にそれぞれ接続された前記複数の単位回路部を含み、当該複数の単位回路部が前記複数段階の前記第１の論理演算を行うことを特徴とする半導体装置である。
【発明の効果】
【０００８】
本発明の多入力論理回路によれば、第１の２入力論理回路だけを用いて構成した多入力論理回路と比べて、入力段から出力段までのファンアウト（負荷側回路要素の容量が駆動側回路要素の何個分の容量に相当するかを表す係数）の調整を行うことができる。そのため、動作速度と駆動能力とのバランスが調整された多入力論理回路を提供することができる。また、この多入力論理回路を誤り検出符号生成回路に含める構成の半導体装置とすることで、半導体装置のライト動作とリード動作を高速に行うことができる。
【図面の簡単な説明】
【０００９】
【図１】否定排他的論理和回路ＸＮＲ＿Ｃ（否定排他的論理和回路）の構成を示す回路図である。
【図２】排他的論理和回路ＸＯＲ＿Ｄ（排他的論理和回路）の構成を示す回路図である。
【図３】否定排他的論理和回路ＸＮＲ＿Ｅ（否定排他的論理和回路）の構成を示す回路図である。
【図４】排他的論理和回路ＸＯＲ＿Ｆ（排他的論理和回路）の構成を示す回路図である。
【図５】否定排他的論理和回路ＸＮＲ＿Ｇ（４入力否定排他的論理和回路）の構成を示すブロック図である。
【図６】排他的論理和回路ＸＯＲ＿Ｈ（４入力排他的論理和回路）の構成を示すブロック図である。
【図７】否定排他的論理和回路ＸＮＲ＿Ｉ（８入力否定排他的論理和回路）の構成を示すブロック図である。
【図８】排他的論理和回路ＸＯＲ＿Ｊ（８入力排他的論理和回路）の構成を示すブロック図である。
【図９】半導体装置１０の構成を示すブロック図である。
【図１０】誤り検出符号生成回路２０の構成を示すブロック図である。
【図１１】誤り検出符号生成の論理を示す図である。
【図１２】多入力排他的論理和ＸＯＲ＿ｉの構成を示すブロック図である。
【図１３】半導体装置１０のライト動作（８ＩＯ入力）のタイミングチャートである。
【図１４】半導体装置１０のリード動作（８ＩＯ出力）のタイミングチャートである。
【図１５】半導体装置１０のライト動作（４ＩＯ入力）のタイミングチャートである。
【図１６】半導体装置１０のリード動作（４ＩＯ出力）のタイミングチャートである。
【発明を実施するための形態】
【００１０】
［第１の実施形態］
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
第１の実施形態の説明では、まず図１〜図２を用いて否定排他的論理和回路ＸＮＲ＿Ｃ、及び排他的論理和回路ＸＯＲ＿Ｄ（第１の２入力論理回路）の構成を説明し、続いて、図３〜図４を用いて否定排他的論理和回路ＸＮＲ＿Ｅ、及び排他的論理和回路ＸＯＲ＿Ｆ（第２の２入力論理回路）の構成を説明する。そして、図５〜図８を用いて否定排他的論理和回路ＸＮＲ＿Ｇ、排他的論理和回路ＸＯＲ＿Ｈ、否定排他的論理和回路ＸＮＲ＿Ｉ、及び排他的論理和回路ＸＯＲ＿Ｊ（多入力排他的論理和回路）の構成を説明する。
【００１１】
図１（ａ）は、否定排他的論理和回路ＸＮＲ＿Ｃ（Ｅｘｃｌｕｓｉｖｅ−ＮＯＲ：否定排他的論理和回路）の構成を示す回路図である。
否定排他的論理和回路ＸＮＲ＿Ｃ（第１の２入力論理回路）は、第１の入力端子ＴＩＮ１、第２の入力端子ＴＩＮ２、及び出力端子ＴＯＵＴを有している。否定排他的論理和回路ＸＮＲ＿Ｃは、第１の入力端子ＴＩＮ１に入力される第１入力信号ＩＮ１の論理レベル（以下、論理「０」のとき論理レベルをＬレベル、論理「１」のとき論理レベルをＨレベルとする）が第２の入力端子ＴＩＮ２に入力される第２入力信号ＩＮ２の論理レベルと一致する場合、出力端子ＴＯＵＴからＨレベルの出力信号ＯＵＴを出力する。また、否定排他的論理和回路ＸＮＲ＿Ｃは、第１入力信号ＩＮ１の論理レベルが第２入力信号ＩＮ２の論理レベルと一致しない場合、Ｌレベルの出力信号ＯＵＴを出力する。
【００１２】
否定排他的論理和回路ＸＮＲ＿Ｃは、インバータ回路ＩＮＶ１１、インバータ回路ＩＮＶ１２、論理回路ＬＧＣ１３、及び論理回路ＬＧＣ１４を含んで構成される。
インバータ回路ＩＮＶ１１は、ＰＭＯＳトランジスタＰ１１（Ｐ型チャネルＭＯＳトランジスタ）、及びＮＭＯＳトランジスタＮ１１（Ｎ型チャネルＭＯＳトランジスタ）から構成される。ＰＭＯＳトランジスタＰ１１において、ソースは電源電圧ＶＤＤが供給される電源配線に接続され、ゲートは第１の入力端子ＴＩＮ１に接続され、ドレインは接続点Ｎｄ１１に接続される。ＮＭＯＳトランジスタＮ１１において、ドレインは接続点Ｎｄ１１に接続され、ゲートは第１の入力端子ＴＩＮ１に接続され、ソースは電源電圧ＶＳＳが供給される電源配線に接続される（接地される）。
インバータ回路ＩＮＶ１１は、第１の入力端子ＴＩＮ１に入力される第１入力信号ＩＮ１の論理レベルを反転して、接続点Ｎｄ１１に出力する。
【００１３】
インバータ回路ＩＮＶ１２は、ＰＭＯＳトランジスタＰ１２、及びＮＭＯＳトランジスタＮ１２から構成される。ＰＭＯＳトランジスタＰ１２において、ソースは電源電圧ＶＤＤが供給される電源配線に接続され、ゲートは第２の入力端子ＴＩＮ２に接続され、ドレインは接続点Ｎｄ１２に接続される。ＮＭＯＳトランジスタＮ１２において、ドレインは接続点Ｎｄ１２に接続され、ゲートは第２の入力端子ＴＩＮ２に接続され、ドレインは接地される。
インバータ回路ＩＮＶ１２は、第２の入力端子ＴＩＮ２に入力される第２入力信号ＩＮ２の論理レベルを反転して、接続点Ｎｄ１２に出力する。
【００１４】
論理回路ＬＧＣ１３は、ＰＭＯＳトランジスタＰ１３ａ、ＰＭＯＳトランジスタＰ１３ｂ、及びＮＭＯＳトランジスタＮ１３から構成される。ＰＭＯＳトランジスタＰ１３ａにおいて、ソースは電源電圧ＶＤＤが供給される電源配線に接続され、ゲートは第１の入力端子ＴＩＮ１に接続され、ドレインはＰＭＯＳトランジスタＰ１３ｂのソースに接続される。また、ＰＭＯＳトランジスタＰ１３ｂにおいて、ソースはＰＭＯＳトランジスタＰ１３ａのドレインに接続され、ゲートは第２の入力端子ＴＩＮ２に接続され、ドレインは出力端子ＴＯＵＴに接続される。ＮＭＯＳトランジスタＮ１３において、ドレインは出力端子ＴＯＵＴに接続され、ゲートは接続点Ｎｄ１１に接続され、ソースは接続点Ｎｄ１２に接続される。
論理回路ＬＧＣ１４は、ＰＭＯＳトランジスタＰ１４ａ、ＰＭＯＳトランジスタＰ１４ｂ、及びＮＭＯＳトランジスタＮ１４から構成される。ＰＭＯＳトランジスタＰ１４ａにおいて、ソースは電源電圧ＶＤＤが供給される電源配線に接続され、ゲートは接続点Ｎｄ１１に接続され、ドレインはＰＭＯＳトランジスタＰ１４ｂのソースに接続される。また、ＰＭＯＳトランジスタＰ１４ｂにおいて、ソースはＰＭＯＳトランジスタＰ１４ａのドレインに接続され、ゲートは接続点Ｎｄ１２に接続され、ドレインは出力端子ＴＯＵＴに接続される。ＮＭＯＳトランジスタＮ１４において、ドレインは出力端子ＴＯＵＴに接続され、ゲートは接続点Ｎｄ１２に接続され、ソースは接続点Ｎｄ１１に接続される。
【００１５】
否定排他的論理和回路ＸＮＲ＿Ｃにおいて、第１入力信号ＩＮ１の論理レベル、及び第２入力信号ＩＮ２の論理レベルがＬレベルのとき、インバータ回路ＩＮＶ１１は接続点Ｎｄ１１をＨレベル、インバータ回路ＩＮＶ１２は接続点Ｎｄ１２をＨレベルにそれぞれ充電する。
ＰＭＯＳトランジスタＰ１４ａ、及びＰＭＯＳトランジスタＰ１４ｂはオフ（非導通）し、また、ＮＭＯＳトランジスタＮ１３、及びＮＭＯＳトランジスタＮ１４はゲート−ソース間の電位差が０Ｖとなるので、オフする。一方、ＰＭＯＳトランジスタＰ１３ａ、及びＰＭＯＳトランジスタＰ１３ｂはオン（導通）するので、否定排他的論理和回路ＸＮＲ＿Ｃは出力端子ＴＯＵＴにＨレベルの出力信号ＯＵＴを出力する。
【００１６】
また、否定排他的論理和回路ＸＮＲ＿Ｃにおいて、第１入力信号ＩＮ１の論理レベルがＬレベル、第２入力信号ＩＮ２の論理レベルがＨレベルのとき、インバータ回路ＩＮＶ１１は接続点Ｎｄ１１をＨレベルに充電し、インバータ回路ＩＮＶ１２は接続点Ｎｄ１２をＬレベルに放電する。
ＰＭＯＳトランジスタＰ１３ａはオンするが、ＰＭＯＳトランジスタＰ１３ｂはオフし、また、ＰＭＯＳトランジスタＰ１４ｂはオンするが、ＰＭＯＳトランジスタＰ１４ａはオフする。また、ＮＭＯＳトランジスタＮ１４はゲート−ソース間の電位差が負となるのでオフする。一方、ＮＭＯＳトランジスタＮ１３は、ゲート−ソース間の電位差が正となりオンするので、否定排他的論理和回路ＸＮＲ＿Ｃは出力端子ＴＯＵＴにＬレベルの出力信号ＯＵＴを出力する。
【００１７】
また、否定排他的論理和回路ＸＮＲ＿Ｃにおいて、第１入力信号ＩＮ１の論理レベルがＨレベル、第２入力信号ＩＮ２の論理レベルがＬレベルのとき、インバータ回路ＩＮＶ１１は接続点Ｎｄ１１をＬレベルに放電し、インバータ回路ＩＮＶ１２は接続点Ｎｄ１２をＨレベルに充電する。
ＰＭＯＳトランジスタＰ１３ｂはオンするが、ＰＭＯＳトランジスタＰ１３ａはオフし、また、ＰＭＯＳトランジスタＰ１４ａはオンするが、ＰＭＯＳトランジスタＰ１４ｂはオフする。また、ＮＭＯＳトランジスタＮ１３はゲート−ソース間の電位差が負となるのでオフする。一方、ＮＭＯＳトランジスタＮ１４は、ゲート−ソース間の電位差が正となりオンするので、否定排他的論理和回路ＸＮＲ＿Ｃは出力端子ＴＯＵＴにＬレベルの出力信号ＯＵＴを出力する。
【００１８】
また、否定排他的論理和回路ＸＮＲ＿Ｃにおいて、第１入力信号ＩＮ１の論理レベル、及び第２入力信号ＩＮ２の論理レベルがＨレベルのとき、インバータ回路ＩＮＶ１１は接続点Ｎｄ１１をＬレベル、インバータ回路ＩＮＶ１２は接続点Ｎｄ１２をＬレベルにそれぞれ放電する。
ＰＭＯＳトランジスタＰ１３ａ、及びＰＭＯＳトランジスタＰ１３ｂはオフし、また、ＮＭＯＳトランジスタＮ１３、及びＮＭＯＳトランジスタＮ１４はゲート−ソース間の電位差が０Ｖとなるので、オフする。一方、ＰＭＯＳトランジスタＰ１４ａ、及びＰＭＯＳトランジスタＰ１４ｂはオンするので、否定排他的論理和回路ＸＮＲ＿Ｃは出力端子ＴＯＵＴにＨレベルの出力信号ＯＵＴを出力する。
【００１９】
このように、否定排他的論理和回路ＸＮＲ＿Ｃは、第１入力信号ＩＮ１の論理レベルが第２入力信号ＩＮ２の論理レベルと一致する場合、Ｈレベルの出力信号ＯＵＴを出力し、第１入力信号ＩＮ１の論理レベルが第２入力信号ＩＮ２の論理レベルと一致しない場合、Ｌレベルの出力信号ＯＵＴを出力する２入力否定排他的論理和回路である。
また、否定排他的論理和回路ＸＮＲ＿Ｃは、図１（ａ）に示すように、６個のＰＭＯＳトランジスタ、及び４個のＮＭＯＳトランジスタから構成される。なお、以下、この否定排他的論理和回路ＸＮＲ＿Ｃを、図１（ｂ）に示す回路シンボルを用いて、図５以降の図面において示す場合がある。
【００２０】
図２（ａ）は、排他的論理和回路ＸＯＲ＿Ｄ（Ｅｘｃｌｕｓｉｖｅ−ＯＲ：排他的論理和回路）の構成を示す回路図である。
排他的論理和回路ＸＯＲ＿Ｄ（第１の２入力論理回路）は、第１の入力端子ＴＩＮ１、第２の入力端子ＴＩＮ２、及び出力端子ＴＯＵＴを有している。排他的論理和回路ＸＯＲ＿Ｄは、第１の入力端子ＴＩＮ１に入力される第１入力信号ＩＮ１の論理レベルが第２の入力端子ＴＩＮ２に入力される第２入力信号ＩＮ２の論理レベルと一致する場合、出力端子ＴＯＵＴからＬレベルの出力信号ＯＵＴを出力する。また、排他的論理和回路ＸＯＲ＿Ｄは、第１入力信号ＩＮ１の論理レベルが第２入力信号ＩＮ２の論理レベルと一致しない場合、Ｈレベルの出力信号ＯＵＴを出力する。
【００２１】
排他的論理和回路ＸＯＲ＿Ｄは、インバータ回路ＩＮＶ２１、インバータ回路ＩＮＶ２２、論理回路ＬＧＣ２３、及び論理回路ＬＧＣ２４を含んで構成される。
インバータ回路ＩＮＶ２１は、ＰＭＯＳトランジスタＰ２１、及びＮＭＯＳトランジスタＮ２１から構成される。ＰＭＯＳトランジスタＰ２１において、ソースは電源電圧ＶＤＤが供給される電源配線に接続され、ゲートは第１の入力端子ＴＩＮ１に接続され、ドレインは接続点Ｎｄ２１に接続される。ＮＭＯＳトランジスタＮ２１において、ドレインは接続点Ｎｄ２１に接続され、ゲートは第１の入力端子ＴＩＮ１に接続され、ドレインは接地される。
インバータ回路ＩＮＶ２１は、第１の入力端子ＴＩＮ１に入力される第１入力信号ＩＮ１の論理レベルを反転して、接続点Ｎｄ２１に出力する。
【００２２】
インバータ回路ＩＮＶ２２は、ＰＭＯＳトランジスタＰ２２、及びＮＭＯＳトランジスタＮ２２から構成される。ＰＭＯＳトランジスタＰ２２において、ソースは電源電圧ＶＤＤが供給される電源配線に接続され、ゲートは第２の入力端子ＴＩＮ２に接続され、ドレインは接続点Ｎｄ２２に接続される。ＮＭＯＳトランジスタＮ２２において、ドレインは接続点Ｎｄ２２に接続され、ゲートは第２の入力端子ＴＩＮ２に接続され、ドレインは接地される。
インバータ回路ＩＮＶ２２は、第２の入力端子ＴＩＮ２に入力される第２入力信号ＩＮ２の論理レベルを反転して、接続点Ｎｄ２２に出力する。
【００２３】
論理回路ＬＧＣ２３は、ＰＭＯＳトランジスタＰ２３、ＮＭＯＳトランジスタＮ２３ａ、及びＮＭＯＳトランジスタＮ２３ｂから構成される。ＰＭＯＳトランジスタＰ２３において、ソースは接続点Ｎｄ２１に接続され、ゲートは接続点Ｎｄ２２に接続され、ドレインは出力端子ＴＯＵＴに接続される。また、ＮＭＯＳトランジスタＮ２３ａにおいて、ドレインは出力端子ＴＯＵＴに接続され、ゲートは第１の入力端子ＴＩＮ１に接続され、ソースはＮＭＯＳトランジスタＮ２３ｂのドレインに接続される。ＮＭＯＳトランジスタＮ２３ｂにおいて、ドレインはＮＭＯＳトランジスタＮ２３ａのソースに接続され、ゲートは第２の入力端子ＴＩＮ２に接続され、ソースは接地される。
論理回路ＬＧＣ２４は、ＰＭＯＳトランジスタＰ２４、ＮＭＯＳトランジスタＮ２４ａ、及びＮＭＯＳトランジスタＮ２４ｂから構成される。ＰＭＯＳトランジスタＰ２４において、ソースは接続点Ｎｄ２２に接続され、ゲートは接続点Ｎｄ２１に接続され、ドレインは出力端子ＴＯＵＴに接続される。また、ＮＭＯＳトランジスタＮ２４ａにおいて、ドレインは出力端子ＴＯＵＴに接続され、ゲートは接続点Ｎｄ２１に接続され、ソースはＮＭＯＳトランジスタＮ２４ｂのソースに接続される。ＮＭＯＳトランジスタＮ２４ｂにおいて、ドレインはＮＭＯＳトランジスタＮ２４ａのソースに接続され、ゲートは接続点Ｎｄ２２に接続され、ソースは接地される。
【００２４】
排他的論理和回路ＸＯＲ＿Ｄにおいて、第１入力信号ＩＮ１の論理レベル、及び第２入力信号ＩＮ２の論理レベルがＬレベルのとき、インバータ回路ＩＮＶ２１は接続点Ｎｄ２１をＨレベル、インバータ回路ＩＮＶ２２は接続点Ｎｄ２２をＨレベルにそれぞれ充電する。
ＰＭＯＳトランジスタＰ２３、及びＰＭＯＳトランジスタＰ２４はオフし、また、ＮＭＯＳトランジスタＮ２３ａ、及びＮＭＯＳトランジスタＮ２３ｂはゲートの電位がＬレベルであるのでオフする。一方、ＮＭＯＳトランジスタＮ２４ａ、及びＮＭＯＳトランジスタＮ２４ｂはオンするので、排他的論理和回路ＸＯＲ＿Ｄは出力端子ＴＯＵＴにＬレベルの出力信号ＯＵＴを出力する。
【００２５】
また、排他的論理和回路ＸＯＲ＿Ｄにおいて、第１入力信号ＩＮ１の論理レベルがＬレベル、第２入力信号ＩＮ２の論理レベルがＨレベルのとき、インバータ回路ＩＮＶ２１は接続点Ｎｄ２１をＨレベルに充電し、インバータ回路ＩＮＶ２２は接続点Ｎｄ２２をＬレベルに放電する。
ＮＭＯＳトランジスタＮ２３ｂはオンするが、ＮＭＯＳトランジスタＮ２３ａはオフし、また、ＮＭＯＳトランジスタＮ２４ａはオンするが、ＮＭＯＳトランジスタＮ２４ｂはオフする。また、ＰＭＯＳトランジスタＰ２４はゲート−ソース間の電位差が正となるのでオフする。一方、ＰＭＯＳトランジスタＰ２３は、ゲート−ソース間の電位差が負となりオンするので、排他的論理和回路ＸＯＲ＿Ｄは出力端子ＴＯＵＴにＨレベルの出力信号ＯＵＴを出力する。
【００２６】
また、排他的論理和回路ＸＯＲ＿Ｄにおいて、第１入力信号ＩＮ１の論理レベルがＨレベル、第２入力信号ＩＮ２の論理レベルがＬレベルのとき、インバータ回路ＩＮＶ２１は接続点Ｎｄ２１をＬレベルに放電し、インバータ回路ＩＮＶ２２は接続点Ｎｄ２２をＨレベルに充電する。
ＮＭＯＳトランジスタＮ２３ａはオンするが、ＮＭＯＳトランジスタＮ２３ｂはオフし、また、ＮＭＯＳトランジスタＮ２４ｂはオンするが、ＮＭＯＳトランジスタＮ２４ａはオフする。また、ＰＭＯＳトランジスタＰ２３はゲート−ソース間の電位差が正となるのでオフする。一方、ＰＭＯＳトランジスタＰ２４は、ゲート−ソース間の電位差が負となりオンするので、排他的論理和回路ＸＯＲ＿Ｄは出力端子ＴＯＵＴにＨレベルの出力信号ＯＵＴを出力する。
【００２７】
また、排他的論理和回路ＸＯＲ＿Ｄにおいて、第１入力信号ＩＮ１の論理レベル、及び第２入力信号ＩＮ２の論理レベルがＨレベルのとき、インバータ回路ＩＮＶ２１は接続点Ｎｄ２１をＬレベル、インバータ回路ＩＮＶ２２は接続点Ｎｄ２２をＬレベルにそれぞれ放電する。
ＰＭＯＳトランジスタＰ２３、及びＰＭＯＳトランジスタＰ２４はいずれもゲート−ソース間の電位差が０Ｖとなるのでオフし、また、ＮＭＯＳトランジスタＮ２４ａ、及びＮＭＯＳトランジスタＮ２４ｂはゲートの電位がＬレベルであるのでオフする。一方、ＮＭＯＳトランジスタＮ２３ａ、及びＮＭＯＳトランジスタＮ２３ｂはオンするので、排他的論理和回路ＸＯＲ＿Ｄは出力端子ＴＯＵＴにＬレベルの出力信号ＯＵＴを出力する。
【００２８】
このように、排他的論理和回路ＸＯＲ＿Ｄは、第１入力信号ＩＮ１の論理レベルが第２入力信号ＩＮ２の論理レベルと一致する場合、Ｌレベルの出力信号ＯＵＴを出力し、第１入力信号ＩＮ１の論理レベルが第２入力信号ＩＮ２の論理レベルと一致しない場合、Ｈレベルの出力信号ＯＵＴを出力する２入力排他的論理和回路である。
また、排他的論理和回路ＸＯＲ＿Ｄは、図２（ａ）に示すように、４個のＰＭＯＳトランジスタ、及び６個のＮＭＯＳトランジスタから構成される。なお、以下、この排他的論理和回路ＸＯＲ＿Ｄを、図２（ｂ）に示す回路シンボルを用いて、図５以降の図面において示す場合がある。
【００２９】
続いて、図３〜図４を用いて、上述した否定排他的論理和回路ＸＮＲ＿Ｃ、及び排他的論理和回路ＸＯＲ＿Ｄ（第１の２入力論理回路）よりも半導体装置に占める占有面積が小さく駆動能力が小さい否定排他的論理和回路ＸＮＲ＿Ｅ、及び排他的論理和回路ＸＯＲ＿Ｆ（第２の２入力論理回路）の構成を説明する。
図３（ａ）は、否定排他的論理和回路ＸＮＲ＿Ｅ（Ｅｘｃｌｕｓｉｖｅ−ＮＯＲ：否定排他的論理和回路）の構成を示す回路図である。
否定排他的論理和回路ＸＮＲ＿Ｅ（第２の２入力論理回路）は、第１の入力端子ＴＩＮ１、第２の入力端子ＴＩＮ２、及び出力端子ＴＯＵＴを有している。否定排他的論理和回路ＸＮＲ＿Ｅは、第１の入力端子ＴＩＮ１に入力される第１入力信号ＩＮ１の論理レベルが第２の入力端子ＴＩＮ２に入力される第２入力信号ＩＮ２の論理レベルと一致する場合、出力端子ＴＯＵＴからＨレベルの出力信号ＯＵＴを出力する。また、否定排他的論理和回路ＸＮＲ＿Ｅは、第１入力信号ＩＮ１の論理レベルが第２入力信号ＩＮ２の論理レベルと一致しない場合、Ｌレベルの出力信号ＯＵＴを出力する。
【００３０】
否定排他的論理和回路ＸＮＲ＿Ｅは、インバータ回路ＩＮＶ３１、論理回路ＬＧＣ３２、及びトランスファーゲート回路３３ａを含んで構成される。
インバータ回路ＩＮＶ３１は、ＰＭＯＳトランジスタＰ３１、及びＮＭＯＳトランジスタＮ３１から構成される。ＰＭＯＳトランジスタＰ３１において、ソースは電源電圧ＶＤＤが供給される電源配線に接続され、ゲートは第１の入力端子ＴＩＮ１に接続され、ドレインは接続点Ｎｄ３１に接続される。ＮＭＯＳトランジスタＮ３１において、ドレインは接続点Ｎｄ３１に接続され、ゲートは第１の入力端子ＴＩＮ１に接続され、ソースは接地される。
インバータ回路ＩＮＶ３１は、第１の入力端子ＴＩＮ１に入力される第１入力信号ＩＮ１の論理レベルを反転して、接続点Ｎｄ３１に出力する。
【００３１】
論理回路ＬＧＣ３２は、ＰＭＯＳトランジスタＰ３２、及びＮＭＯＳトランジスタＮ３２から構成される。ＰＭＯＳトランジスタＰ３２において、ソースは接続点Ｎｄ３１に接続され、ゲートは第２の入力端子ＴＩＮ２に接続され、ドレインは出力端子ＴＯＵＴに接続される。また、ＮＭＯＳトランジスタＮ３２において、ドレインは出力端子ＴＯＵＴに接続され、ゲートは第２の入力端子ＴＩＮ２に接続され、ソースは第１の入力端子ＴＩＮ１に接続される。
トランスファーゲート回路３３ａは、ＰＭＯＳトランジスタＰ３３、及びＮＭＯＳトランジスタＮ３３から構成される。ＰＭＯＳトランジスタＰ３３において、ソースは第２の入力端子ＴＩＮ２に接続され、ゲートは接続点Ｎｄ３１に接続され、ドレインは出力端子ＴＯＵＴに接続される。また、ＮＭＯＳトランジスタＮ３３において、ドレインは第２の入力端子ＴＩＮ２に接続され、ゲートは第１の入力端子ＴＩＮ１に接続され、ソースは出力端子ＴＯＵＴに接続される。
【００３２】
否定排他的論理和回路ＸＮＲ＿Ｅにおいて、第１入力信号ＩＮ１の論理レベル、及び第２入力信号ＩＮ２の論理レベルがＬレベルのとき、各回路においてトランジスタは次の動作を行う。
まず、インバータ回路ＩＮＶ３１は接続点Ｎｄ３１をＨレベルに充電する。また、論理回路ＬＧＣ３２において、ＰＭＯＳトランジスタＰ３２、及びＮＭＯＳトランジスタＮ３２のゲート電位はＬレベルとなる。
これにより、トランスファーゲート回路３３ａにおいて、ＰＭＯＳトランジスタＰ３３は、ゲート−ソース間の電位差が正となり、オフし、ＮＭＯＳトランジスタＮ３３はゲート電位がＬレベルとなり、オフする。
また、論理回路ＬＧＣ３２において、ＮＭＯＳトランジスタＮ３２は、ゲート−ソース間の電位差が０Ｖとなり、オフする。一方、論理回路ＬＧＣ３２において、ＰＭＯＳトランジスタＰ３２は、ゲート−ソース間の電位差が負となり、オンする。
これにより、否定排他的論理和回路ＸＮＲ＿Ｅは出力端子ＴＯＵＴにＨレベルの出力信号ＯＵＴを出力する。
【００３３】
また、否定排他的論理和回路ＸＮＲ＿Ｅにおいて、第１入力信号ＩＮ１の論理レベルがＬレベル、第２入力信号ＩＮ２の論理レベルがＨレベルのとき、各回路においてトランジスタは次の動作を行う。
まず、インバータ回路ＩＮＶ３１は接続点Ｎｄ３１をＨレベルに充電する。また、論理回路ＬＧＣ３２において、ＰＭＯＳトランジスタＰ３２、及びＮＭＯＳトランジスタＮ３２のゲート電位はＨレベルとなる。
これにより、トランスファーゲート回路３３ａにおいて、ＰＭＯＳトランジスタＰ３３はゲート−ソース間の電位差が０Ｖとなり、オフし、ＮＭＯＳトランジスタＮ３３はゲート電位がＬレベルとなり、オフする。
また、論理回路ＬＧＣ３２において、ＰＭＯＳトランジスタＰ３２は、ゲート−ソース間の電位差が０Ｖとなり、オフする。一方、論理回路ＬＧＣ３２において、ＮＭＯＳトランジスタＮ３２は、ゲート−ソース間の電位差が正となり、オンする。
これにより、否定排他的論理和回路ＸＮＲ＿Ｅは出力端子ＴＯＵＴにＬレベルの出力信号ＯＵＴを出力する。
【００３４】
また、否定排他的論理和回路ＸＮＲ＿Ｅにおいて、第１入力信号ＩＮ１の論理レベルがＨレベル、第２入力信号ＩＮ２の論理レベルがＬレベルのとき、各回路においてトランジスタは次の動作を行う。
まず、インバータ回路ＩＮＶ３１は接続点Ｎｄ３１をＬレベルに放電する。また、論理回路ＬＧＣ３２において、ＰＭＯＳトランジスタＰ３２、及びＮＭＯＳトランジスタＮ３２のゲート電位はＬレベルとなる。
これにより、論理回路ＬＧＣ３２において、ＰＭＯＳトランジスタＰ３２は、ゲート−ソース間の電位差が０Ｖとなり、オフし、ＮＭＯＳトランジスタＮ３２は、ゲート−ソース間の電位差が負となり、オフする。
また、トランスファーゲート回路３３ａにおいて、ＰＭＯＳトランジスタＰ３３はゲート−ソース間の電位差が負となる期間オンし、ＮＭＯＳトランジスタＮ３３はゲート−ソース間の電位差が正となる期間オンする。
これにより、否定排他的論理和回路ＸＮＲ＿Ｅは出力端子ＴＯＵＴにＬレベルの出力信号ＯＵＴを出力する。
【００３５】
また、否定排他的論理和回路ＸＮＲ＿Ｅにおいて、第１入力信号ＩＮ１の論理レベル、及び第２入力信号ＩＮ２の論理レベルがＨレベルのとき、各回路においてトランジスタは次の動作を行う。
まず、インバータ回路ＩＮＶ３１は接続点Ｎｄ３１をＬレベルに放電する。また、論理回路ＬＧＣ３２において、ＰＭＯＳトランジスタＰ３２、及びＮＭＯＳトランジスタＮ３２のゲート電位はＨレベルとなる。
これにより、論理回路ＬＧＣ３２において、ＰＭＯＳトランジスタＰ３２は、ゲート−ソース間の電位差が正となり、オフし、ＮＭＯＳトランジスタＮ３２は、ゲート−ソース間の電位差が０Ｖとなり、オフする。
また、トランスファーゲート回路３３ａにおいて、ＰＭＯＳトランジスタＰ３３はゲート−ソース間の電位差が負となる期間オンし、ＮＭＯＳトランジスタＮ３３はゲート−ソース間の電位差が正となる期間オンする。
これにより、否定排他的論理和回路ＸＮＲ＿Ｅは出力端子ＴＯＵＴにＨレベルの出力信号ＯＵＴを出力する。
【００３６】
このように、否定排他的論理和回路ＸＮＲ＿Ｅは、第１入力信号ＩＮ１の論理レベルが第２入力信号ＩＮ２の論理レベルと一致する場合、Ｈレベルの出力信号ＯＵＴを出力し、第１入力信号ＩＮ１の論理レベルが第２入力信号ＩＮ２の論理レベルと一致しない場合、Ｌレベルの出力信号ＯＵＴを出力する２入力否定排他的論理和回路である。
また、否定排他的論理和回路ＸＮＲ＿Ｅは、図３（ａ）に示すように、３個のＰＭＯＳトランジスタ、及び３個のＮＭＯＳトランジスタから構成される。
すなわち、否定排他的論理和回路ＸＮＲ＿Ｅ（第２の２入力論理回路）は、図１（ａ）に示す否定排他的論理和回路ＸＮＲ＿Ｃ（第１の２入力論理回路）に比べて、回路を構成するトランジスタ数が少ないため小面積である。しかしながら、否定排他的論理和回路ＸＮＲ＿Ｅは、トランスファーゲート構造となるトランスファーゲート回路３３ａ、及び論理回路ＬＧＣ３２を有している。このトランスファーゲート構造は、前段（インバータ回路ＩＮＶ３１、第２の入力端子ＴＩＮ２に信号を供給する回路）からの入力信号を、インバータ回路の様にバッファリングせずに通過させる。そのため、否定排他的論理和回路ＸＮＲ＿Ｅは、否定排他的論理和回路ＸＮＲ＿Ｃに比べて駆動能力は低い。
なお、以下、この否定排他的論理和回路ＸＮＲ＿Ｅを、図３（ｂ）に示す回路シンボルを用いて、図５以降の図面において示す場合がある。
【００３７】
図４（ａ）は、排他的論理和回路ＸＯＲ＿Ｆ（Ｅｘｃｌｕｓｉｖｅ−ＯＲ：排他的論理和回路）の構成を示す回路図である。
排他的論理和回路ＸＯＲ＿Ｆ（第２の２入力論理回路）は、第１の入力端子ＴＩＮ１、第２の入力端子ＴＩＮ２、及び出力端子ＴＯＵＴを有している。排他的論理和回路ＸＯＲ＿Ｆは、第１の入力端子ＴＩＮ１に入力される第１入力信号ＩＮ１の論理レベルが第２の入力端子ＴＩＮ２に入力される第２入力信号ＩＮ２の論理レベルと一致する場合、出力端子ＴＯＵＴからＬレベルの出力信号ＯＵＴを出力する。また、排他的論理和回路ＸＯＲ＿Ｆは、第１入力信号ＩＮ１の論理レベルが第２入力信号ＩＮ２の論理レベルと一致しない場合、Ｈレベルの出力信号ＯＵＴを出力する。
【００３８】
排他的論理和回路ＸＯＲ＿Ｆは、インバータ回路ＩＮＶ４１、論理回路ＬＧＣ４２、及びトランスファーゲート回路４３ａを含んで構成される。
インバータ回路ＩＮＶ４１は、ＰＭＯＳトランジスタＰ４１、及びＮＭＯＳトランジスタＮ４１から構成される。ＰＭＯＳトランジスタＰ４１において、ソースは電源電圧ＶＤＤが供給される電源配線に接続され、ゲートは第１の入力端子ＴＩＮ１に接続され、ドレインは接続点Ｎｄ４１に接続される。ＮＭＯＳトランジスタＮ４１において、ドレインは接続点Ｎｄ４１に接続され、ゲートは第１の入力端子ＴＩＮ１に接続され、ソースは接地される。
インバータ回路ＩＮＶ４１は、第１の入力端子ＴＩＮ１に入力される第１入力信号ＩＮ１の論理レベルを反転して、接続点Ｎｄ４１に出力する。
【００３９】
論理回路ＬＧＣ４２は、ＰＭＯＳトランジスタＰ４２、及びＮＭＯＳトランジスタＮ４２から構成される。ＰＭＯＳトランジスタＰ４２において、ソースは第１の入力端子ＴＩＮ１に接続され、ゲートは第２の入力端子ＴＩＮ２に接続され、ドレインは出力端子ＴＯＵＴに接続される。また、ＮＭＯＳトランジスタＮ４２において、ドレインは出力端子ＴＯＵＴに接続され、ゲートは第２の入力端子ＴＩＮ２に接続され、ソースは接続点Ｎｄ４１に接続される。
トランスファーゲート回路４３ａは、ＰＭＯＳトランジスタＰ４３、及びＮＭＯＳトランジスタＮ４３から構成される。ＰＭＯＳトランジスタＰ３３において、ソースは第２の入力端子ＴＩＮ２に接続され、ゲートは第１の入力端子ＴＩＮ１に接続され、ドレインは出力端子ＴＯＵＴに接続される。また、ＮＭＯＳトランジスタＮ４３において、ドレインは第２の入力端子ＴＩＮ２に接続され、ゲートは接続点Ｎｄ４１に接続され、ソースは出力端子ＴＯＵＴに接続される。
【００４０】
排他的論理和回路ＸＯＲ＿Ｆにおいて、第１入力信号ＩＮ１の論理レベル、及び第２入力信号ＩＮ２の論理レベルがＬレベルのとき、各回路においてトランジスタは次の動作を行う。
まず、インバータ回路ＩＮＶ４１は接続点Ｎｄ４１をＨレベルに充電する。また、論理回路ＬＧＣ４２において、ＰＭＯＳトランジスタＰ４２、及びＮＭＯＳトランジスタＮ４２のゲート電位はＬレベルとなる。
これにより、論理回路ＬＧＣ３２において、ＰＭＯＳトランジスタＰ４２は、ゲート−ソース間の電位差が０Ｖとなり、オフし、ＮＭＯＳトランジスタＮ４２は、ゲート電位がＬレベルとなり、オフする。また、トランスファーゲート回路４３ａにおいて、ＰＭＯＳトランジスタＰ４３は、ゲート電位がＬレベルとなり、オフする。一方、ＮＭＯＳトランジスタＮ４３はゲート−ソース間の電位差が正となり、オンする。
これにより、排他的論理和回路ＸＯＲ＿Ｆは出力端子ＴＯＵＴにＬレベルの出力信号ＯＵＴを出力する。
【００４１】
また、排他的論理和回路ＸＯＲ＿Ｆにおいて、第１入力信号ＩＮ１の論理レベルがＬレベル、第２入力信号ＩＮ２の論理レベルがＨレベルのとき、各回路においてトランジスタは次の動作を行う。
まず、インバータ回路ＩＮＶ４１は接続点Ｎｄ４１をＨレベルに充電する。また、論理回路ＬＧＣ４２において、ＰＭＯＳトランジスタＰ４２、及びＮＭＯＳトランジスタＮ４２のゲート電位はＨレベルとなる。
これにより、論理回路ＬＧＣ４２において、ＰＭＯＳトランジスタＰ４２は、ゲート−ソース間電位が正となり、オフし、ＮＭＯＳトランジスタＮ４２は、ゲート−ソース間の電位差が０Ｖとなり、オフする。
また、トランスファーゲート回路４３ａにおいて、ＰＭＯＳトランジスタＰ４３はゲート−ソース間の電位差が負の期間オンし、ＮＭＯＳトランジスタＮ４３はゲート電位が正の期間オンする。
これにより、排他的論理和回路ＸＯＲ＿Ｆは出力端子ＴＯＵＴにＨレベルの出力信号ＯＵＴを出力する。
【００４２】
また、排他的論理和回路ＸＯＲ＿Ｆにおいて、第１入力信号ＩＮ１の論理レベルがＨレベル、第２入力信号ＩＮ２の論理レベルがＬレベルのとき、各回路においてトランジスタは次の動作を行う。
まず、インバータ回路ＩＮＶ４１は接続点Ｎｄ４１をＬレベルに放電する。また、論理回路ＬＧＣ４２において、ＰＭＯＳトランジスタＰ４２、及びＮＭＯＳトランジスタＮ４２のゲート電位はＬレベルとなる。
これにより、トランスファーゲート回路４３ａにおいて、ＰＭＯＳトランジスタＰ４３はゲート−ソース間の電位差が正であるのでオフし、ＮＭＯＳトランジスタＮ４３はゲート電位がＬレベルであるのでオフする。また、論理回路ＬＧＣ４２において、ＮＭＯＳトランジスタＮ４２は、ゲートがＬレベルとなり、オフする。一方、ＰＭＯＳトランジスタＰ４２はゲート電位がＬレベルであるのでオンする。
これにより、排他的論理和回路ＸＯＲ＿Ｆは出力端子ＴＯＵＴにＨレベルの出力信号ＯＵＴを出力する。
【００４３】
また、排他的論理和回路ＸＯＲ＿Ｆにおいて、第１入力信号ＩＮ１の論理レベル、及び第２入力信号ＩＮ２の論理レベルがＨレベルのとき、各回路においてトランジスタは次の動作を行う。
まず、インバータ回路ＩＮＶ４１は接続点Ｎｄ４１をＬレベルに放電する。また、論理回路ＬＧＣ４２において、ＰＭＯＳトランジスタＰ４２、及びＮＭＯＳトランジスタＮ４２のゲート電位はＨレベルとなる。
これにより、トランスファーゲート回路４３ａにおいて、ＰＭＯＳトランジスタＰ４３はゲート電位がＨレベルであるのでオフし、ＮＭＯＳトランジスタＮ４３はゲート電位がＬレベルであるのでオフする。また、論理回路ＬＧＣ４２において、ＰＭＯＳトランジスタＰ４２はゲート−ソース間の電位差が０Ｖであるのでオフする。一方、ＮＭＯＳトランジスタＮ４２は、ゲート−ソース間の電位差が正となり、オンする。
これにより、排他的論理和回路ＸＯＲ＿Ｆは出力端子ＴＯＵＴにＬレベルの出力信号ＯＵＴを出力する。
【００４４】
このように、排他的論理和回路ＸＯＲ＿Ｆは、第１入力信号ＩＮ１の論理レベルが第２入力信号ＩＮ２の論理レベルと一致する場合、Ｌレベルの出力信号ＯＵＴを出力し、第１入力信号ＩＮ１の論理レベルが第２入力信号ＩＮ２の論理レベルと一致しない場合、Ｈレベルの出力信号ＯＵＴを出力する２入力排他的論理和回路である。
また、排他的論理和回路ＸＯＲ＿Ｆは、図４（ａ）に示すように、３個のＰＭＯＳトランジスタ、及び３個のＮＭＯＳトランジスタから構成される。
すなわち、排他的論理和回路ＸＯＲ＿Ｆ（第２の２入力論理回路）は、図２（ａ）に示す排他的論理和回路ＸＯＲ＿Ｄ（第１の２入力論理回路）に比べて、回路を構成するトランジスタ数が少ないため小面積である。しかしながら、排他的論理和回路ＸＯＲ＿Ｆは、トランスファーゲート構造となるトランスファーゲート回路４３ａ、及び論理回路ＬＧＣ４２を有している。このトランスファーゲート構造は、前段（インバータ回路ＩＮＶ４１、第２の入力端子ＴＩＮ２に信号を供給する回路）からの入力信号を、インバータ回路の様にバッファリングせずに通過させる。そのため、排他的論理和回路ＸＯＲ＿Ｆは、排他的論理和回路ＸＯＲ＿Ｄに比べて駆動能力は低い。
なお、以下、この排他的論理和回路ＸＯＲ＿Ｅを、図４（ｂ）に示す回路シンボルを用いて、図５以降の図面において示す場合がある。
【００４５】
続いて、図５〜図８を用いて否定排他的論理和回路ＸＮＲ＿Ｇ、排他的論理和回路ＸＯＲ＿Ｈ、否定排他的論理和回路ＸＮＲ＿Ｉ、及び排他的論理和回路ＸＯＲ＿Ｊ（多入力排他的論理和回路）の構成を説明する。
図５において、３入力以上の入力端子を含み当該３入力以上の入力端子の論理レベルについて論理演算を行う多入力論理回路の一例として、否定排他的論理和回路ＸＮＲ＿Ｇ（４入力否定排他的論理和回路）の構成を示す。
否定排他的論理和回路ＸＮＲ＿Ｇは、否定排他的論理和回路ＸＮＲ＿Ｅ５１、否定排他的論理和回路ＸＮＲ＿Ｅ５２、及び否定排他的論理和回路ＸＮＲ＿Ｃ５１を含んで構成される。
否定排他的論理和回路ＸＮＲ＿Ｅ５１、否定排他的論理和回路ＸＮＲ＿Ｅ５２は、それぞれ図３（ｂ）に示す２入力の否定排他的論理和回路ＸＮＲ＿Ｅ（第２の２入力論理回路）と同一構成の２入力否定排他的論理和回路である。
また、否定排他的論理和回路ＸＮＲ＿Ｃ５１は、図１（ｂ）に示す２入力の否定排他的論理和回路ＸＮＲ＿Ｅ（第１の２入力論理回路）と同一構成の２入力否定排他的論理和回路である。
否定排他的論理和回路ＸＮＲ＿Ｅ５１、否定排他的論理和回路ＸＮＲ＿Ｅ５２の合計２つの出力端子が否定排他的論理和回路ＸＮＲ＿Ｃ５１の２入力端子と接続されることにより、４入力１出力の否定排他的論理和回路ＸＮＲ＿Ｇが構成されている。
これにより、否定排他的論理和回路ＸＮＲ＿Ｇ（多入力論理回路）は、４入力の論理レベルのうちに偶数個のＬレベル（論理「０」）がある場合（すべてＬレベル、２つがＬレベル、４つ全てがＬレベルの場合）、出力端子からＨレベル（論理「１」）の出力信号を出力する。また、否定排他的論理和回路ＸＮＲ＿Ｇは、４入力の論理レベルのうちに奇数個のＬレベルがある場合（１つがＬレベル、３つがＬレベルの場合）、Ｌレベル（論理「０」）の出力信号を出力する。
【００４６】
否定排他的論理和回路ＸＮＲ＿Ｇの特徴は、当該論理回路を構成する２入力否定排他的論理和回路のうち、出力ピンを備える最終段の２入力否定排他的論理和回路を駆動能力のある否定排他的論理和回路ＸＮＲ＿Ｃ（第１の２入力論理回路）とし、この否定排他的論理和回路ＸＮＲ＿Ｃに信号を供給する前段回路を、否定排他的論理和回路ＸＮＲ＿Ｃに比べて占有面積が小さく駆動能力が小さい否定排他的論理和回路ＸＮＲ＿Ｅ（第２の２入力論理回路）とした点にある。
この組み合わせを用いることにより、全てを否定排他的論理和回路ＸＮＲ＿Ｃで構成した場合、３０個のＭＯＳトランジスタ（１８個のＰＭＯＳトランジスタ、１２個のＮＭＯＳトランジスタ）が必要となるのに対して、構成するＭＯＳトランジスタの個数を２２個（１２個のＰＭＯＳトランジスタ、１０個のＮＭＯＳトランジスタ）に低減することができる。
【００４７】
また、ＭＯＳトランジスタの個数を低減しつつ、全てを同じドライビング能力の２入力排他的論理和回路で構成する場合に比べて、入力段から出力段までのファンアウト（負荷側回路要素の容量が駆動側回路要素の何個分の容量に相当するかを表す係数）の調整を行うことができ、最適なドライビング能力を確保し、タイミングを高速化することができる。これは、例えば、同じドライビング能力を有するインバータ回路を複数段接続して負荷をドライブする場合を考えると、最終段のドライビング能力は負荷に併せて調整しなければならない。しかし、前段のインバータ回路は次段のインバータ回路を負荷として見た場合、その負荷は最終段に接続される負荷と同じになって、負荷が大きくなり、複数段接続したインバータ回路全体のタイミングの高速化を図ることができない。そのため、インバータ回路を複数段接続して負荷をドライブする場合、前段に向かうにつれてドライビング能力を下げていった方が、前段のインバータ回路が次段のインバータ回路を負荷として見た場合、それぞれのインバータ回路において負荷は軽くなり、高速化を図ることができる。つまり、本願の原理は、インバータ回路のドライビング能力を前段にいくにつれ小さくして、前段が後段を負荷として見た場合の負荷を軽くし、複数段接続した全体の回路としてのタイミングを高速化できるとの同じ原理である。もちろん、この場合であっても、インバータ回路とインバータ回路との間に配線等の寄生容量が入る場合、インバータ回路だけでなくその寄生容量も負荷に含める必要があるので、常に前段にいくにつれドライビング能力が小さくなるのではなく、各段において後段までの負荷を考慮してドライビング能力を大きくするインバータ回路を接続する場合もある。そのため、本願でも、前段の論理回路は、全て第２の２入力論理回路である必要はなく、少なくとも一部が第２の２入力論理回路であって、他に第１の２入力論理回路を含める構成としてもよい。
【００４８】
次に、図６を用いて排他的論理和回路ＸＯＲ＿Ｈ（多入力排他的論理和回路）の構成を説明する。
図６において、３入力以上の入力端子を含み当該３入力以上の入力端子の論理レベルについて論理演算を行う多入力論理回路の一例として、排他的論理和回路ＸＯＲ＿Ｈ（４入力排他的論理和回路）の構成を示す。
排他的論理和回路ＸＯＲ＿Ｈは、排他的論理和回路ＸＯＲ＿Ｆ６１、排他的論理和回路ＸＯＲ＿Ｆ６２、及び排他的論理和回路ＸＯＲ＿Ｄ６１を含んで構成される。
排他的論理和回路ＸＯＲ＿Ｆ６１、排他的論理和回路ＸＯＲ＿Ｆ６２は、それぞれ図４（ｂ）に示す２入力の排他的論理和回路ＸＯＲ＿Ｆ（第２の２入力論理回路）と同一構成の２入力排他的論理和回路である。
また、排他的論理和回路ＸＯＲ＿Ｄ６１は、図２（ｂ）に示す２入力の排他的論理和回路ＸＯＲ＿Ｄ（第１の２入力論理回路）と同一構成の２入力排他的論理和回路である。
排他的論理和回路ＸＯＲ＿Ｆ６１、排他的論理和回路ＸＯＲ＿Ｆ６２の合計２つの出力端子が排他的論理和回路ＸＯＲ＿Ｄ６１の２入力端子と接続されることにより、４入力１出力の排他的論理和回路ＸＯＲ＿Ｈが構成されている。
これにより、排他的論理和回路ＸＯＲ＿Ｈ（多入力論理回路）は、４入力の論理レベルのうちに偶数個のＬレベル（論理「０」）がある場合（すべてＬレベル、２つがＬレベル、４つ全てがＬレベルの場合）、出力端子からＬレベル（論理「０」）の出力信号を出力する。また、否定排他的論理和回路ＸＮＲ＿Ｈは、４入力の論理レベルのうちに奇数個のＬレベルがある場合（１つがＬレベル、３つがＬレベルの場合）、Ｈレベル（論理「１」）の出力信号を出力する。
【００４９】
排他的論理和回路ＸＯＲ＿Ｈの特徴は、当該論理回路を構成する２入力排他的論理和回路のうち、出力ピンを備える最終段の２入力排他的論理和回路を駆動能力のある排他的論理和回路ＸＯＲ＿Ｄ（第１の２入力論理回路）とし、この排他的論理和回路ＸＯＲ＿Ｄに信号を供給する前段回路を、排他的論理和回路ＸＯＲ＿Ｄに比べて占有面積が小さく駆動能力が小さい排他的論理和回路ＸＯＲ＿Ｆ（第２の２入力論理回路）とした点にある。
この組み合わせを用いることにより、全てを排他的論理和回路ＸＯＲ＿Ｄで構成した場合、３０個のＭＯＳトランジスタ（１２個のＰＭＯＳトランジスタ、１８個のＮＭＯＳトランジスタ）が必要となるのに対して、構成するＭＯＳトランジスタの個数を２２個（１０個のＰＭＯＳトランジスタ、１２個のＮＭＯＳトランジスタ）に低減することができる。
また、ＭＯＳトランジスタの個数を低減しつつ、全てを同じドライビング能力の２入力排他的論理和回路で構成する場合に比べて、最適なドライビング能力を確保し、タイミングを高速化することができる。もちろん、前段の論理回路は、全て第２の２入力論理回路である必要はなく、少なくとも一部が第２の２入力論理回路であって、他に第１の２入力論理回路を含める構成としてもよい。
【００５０】
続いて、図７〜図８を用いて否定排他的論理和回路ＸＮＲ＿Ｉ、及び排他的論理和回路ＸＯＲ＿Ｊ（多入力排他的論理和回路）の構成を説明する。
図７において、３入力以上の入力端子を含み当該３入力以上の入力端子の論理レベルについて論理演算を行う多入力論理回路の一例として、否定排他的論理和回路ＸＮＲ＿Ｉ（８入力否定排他的論理和回路）の構成を示す。
否定排他的論理和回路ＸＮＲ＿Ｉは、否定排他的論理和回路ＸＮＲ＿Ｅ７１〜否定排他的論理和回路ＸＮＲ＿Ｅ７６、及び否定排他的論理和回路ＸＮＲ＿Ｃ７１を含んで構成される。
否定排他的論理和回路ＸＮＲ＿Ｅ７１〜否定排他的論理和回路ＸＮＲ＿Ｅ７６は、それぞれ図３（ｂ）に示す２入力の否定排他的論理和回路ＸＮＲ＿Ｅ（第２の２入力論理回路）と同一構成の２入力否定排他的論理和回路である。
また、否定排他的論理和回路ＸＮＲ＿Ｃ７１は、図１（ｂ）に示す２入力の否定排他的論理和回路ＸＮＲ＿Ｃ（第１の２入力論理回路）と同一構成の２入力否定排他的論理和回路である。
否定排他的論理和回路ＸＮＲ＿Ｅ７１、否定排他的論理和回路ＸＮＲ＿Ｅ７２の合計２つの出力端子が否定排他的論理和回路ＸＮＲ＿Ｅ７５の２入力端子と接続され、否定排他的論理和回路ＸＮＲ＿Ｅ７３、否定排他的論理和回路ＸＮＲ＿Ｅ７４の合計２つの出力端子が否定排他的論理和回路ＸＮＲ＿Ｅ７６の２入力端子と接続される。また、否定排他的論理和回路ＸＮＲ＿Ｅ７５、否定排他的論理和回路ＸＮＲ＿Ｅ７６の合計２つの出力端子が否定排他的論理和回路ＸＮＲ＿Ｃ７１の２入力端子と接続される。この構成により、８入力１出力の否定排他的論理和回路ＸＮＲ＿Ｉが構成されている。
これにより、否定排他的論理和回路ＸＮＲ＿Ｉ（多入力論理回路）は、８入力の論理レベルのうちに偶数個のＬレベル（論理「０」）がある場合（すべてＬレベル、２つがＬレベル、４つがＬレベル、６つがＬレベル、８つ全てがＬレベルの場合）、出力端子からＨレベル（論理「１」）の出力信号を出力する。また、否定排他的論理和回路ＸＮＲ＿Ｉは、８入力の論理レベルのうちに奇数個のＬレベルがある場合（１つがＬレベル、３つがＬレベル、５つがＬレベル、７つがＬレベルの場合）、Ｌレベル（論理「０」）の出力信号を出力する。
【００５１】
否定排他的論理和回路ＸＮＲ＿Ｉの特徴は、当該論理回路を構成する２入力否定排他的論理和回路のうち、出力ピンを備える最終段の２入力否定排他的論理和回路を駆動能力のある否定排他的論理和回路ＸＮＲ＿Ｃ（第１の２入力論理回路）とし、この否定排他的論理和回路ＸＮＲ＿Ｃに信号を供給する前段回路を、否定排他的論理和回路ＸＮＲ＿Ｃに比べて占有面積が小さく駆動能力が小さい否定排他的論理和回路ＸＮＲ＿Ｅ（第２の２入力論理回路）とした点にある。
この組み合わせを用いることにより、全てを否定排他的論理和回路ＸＮＲ＿Ｃで構成した場合、７０個のＭＯＳトランジスタ（４２個のＰＭＯＳトランジスタ、２８個のＮＭＯＳトランジスタ）が必要となるのに対して、構成するＭＯＳトランジスタの個数を４６個（２４個のＰＭＯＳトランジスタ、２２個のＮＭＯＳトランジスタ）に低減することができる。
【００５２】
また、ＭＯＳトランジスタの個数を低減しつつ、全てを同じドライビング能力の２入力否定排他的論理和回路で構成する場合に比べて、最適なドライビング能力を確保し、タイミングを高速化することができる。この理由は、図５に示す否定排他的論理和回路ＸＮＲ＿Ｇで述べた理由と同じである。例えば、半導体装置を実現する製品のプロセス世代（微細化に伴い製造工程も変遷するが、その製造工程を用いる時期）に応じてＭＯＳトランジスタ能力も変化する（例えば駆動能力が向上する）。こうした場合であっても、論理回路の負荷が設計ターゲットとして決まった場合、出力段を構成する部分を第１の２入力論理回路で構成し、第１の２入力論理回路に信号を供給する前段（２段）を、第２の２入力論理回路で構成することで、最適なドライビング能力を確保し、タイミングを高速化することができる。もちろん、前段の論理回路は、全て第２の２入力論理回路である必要はなく、設計ターゲットの負荷に応じて、少なくとも一部が第２の２入力論理回路であって、他に第１の２入力論理回路を含める構成としてもよい。
【００５３】
図８において、３入力以上の入力端子を含み当該３入力以上の入力端子の論理レベルについて論理演算を行う多入力論理回路の一例として、排他的論理和回路ＸＯＲ＿Ｊ（８入力排他的論理和回路）の構成を示す。
排他的論理和回路ＸＯＲ＿Ｊは、排他的論理和回路ＸＯＲ＿Ｆ８１〜排他的論理和回路ＸＯＲ＿Ｆ８６、及び排他的論理和回路ＸＯＲ＿Ｄ８１を含んで構成される。
排他的論理和回路ＸＯＲ＿Ｆ８１〜排他的論理和回路ＸＯＲ＿Ｆ８６は、それぞれ図４（ｂ）に示す２入力の排他的論理和回路ＸＯＲ＿Ｆ（第２の２入力論理回路）と同一構成の２入力排他的論理和回路である。
また、排他的論理和回路ＸＯＲ＿Ｄ８１は、図２（ｂ）に示す２入力の排他的論理和回路ＸＯＲ＿Ｄ（第１の２入力論理回路）と同一構成の２入力排他的論理和回路である。
排他的論理和回路ＸＯＲ＿Ｆ８１、排他的論理和回路ＸＯＲ＿Ｆ８２の合計２つの出力端子が排他的論理和回路ＸＯＲ＿Ｆ８５の２入力端子と接続され、排他的論理和回路ＸＯＲ＿Ｆ８３、排他的論理和回路ＸＯＲ＿Ｆ８４の合計２つの出力端子が排他的論理和回路ＸＯＲ＿Ｆ８６の２入力端子と接続される。また、排他的論理和回路ＸＯＲ＿Ｆ８５、排他的論理和回路ＸＯＲ＿Ｆ８６の合計２つの出力端子が排他的論理和回路ＸＯＲ＿Ｄ８１の２入力端子と接続される。この構成により、８入力１出力の排他的論理和回路ＸＯＲ＿Ｊが構成されている。
これにより、排他的論理和回路ＸＯＲ＿Ｊ（多入力論理回路）は、８入力の論理レベルのうちに偶数個のＬレベル（論理「０」）がある場合（すべてＬレベル、２つがＬレベル、４つがＬレベル、６つがＬレベル、８つ全てがＬレベルの場合）、出力端子からＬレベル（論理「１」）の出力信号を出力する。また、否定排他的論理和回路ＸＮＲ＿Ｊは、８入力の論理レベルのうちに奇数個のＬレベルがある場合（１つがＬレベル、３つがＬレベル、５つがＬレベル、７つがＬレベルの場合）、Ｈレベル（論理「０」）の出力信号を出力する。
【００５４】
排他的論理和回路ＸＯＲ＿Ｊの特徴は、当該論理回路を構成する２入力排他的論理和回路のうち、出力ピンを備える最終段の２入力排他的論理和回路を駆動能力のある排他的論理和回路ＸＯＲ＿Ｄ（第１の２入力論理回路）とし、この排他的論理和回路ＸＯＲ＿Ｄに信号を供給する前段回路を、排他的論理和回路ＸＯＲ＿Ｄに比べて占有面積が小さく駆動能力が小さい排他的論理和回路ＸＯＲ＿Ｆ（第２の２入力論理回路）とした点にある。
この組み合わせを用いることにより、全てを排他的論理和回路ＸＯＲ＿Ｄで構成した場合、７０個のＭＯＳトランジスタ（２８個のＰＭＯＳトランジスタ、４２個のＮＭＯＳトランジスタ）が必要となるのに対して、構成するＭＯＳトランジスタの個数を４６個（２２個のＰＭＯＳトランジスタ、２４個のＮＭＯＳトランジスタ）に低減することができる。
また、ＭＯＳトランジスタの個数を低減しつつ、全てを同じドライビング能力の２入力排他的論理和回路で構成する場合に比べて、最適なドライビング能力を確保し、タイミングを高速化することができる。もちろん、前段の論理回路は、全て第２の２入力論理回路である必要はなく、設計ターゲットの負荷に応じて、少なくとも一部が第２の２入力論理回路であって、他に第１の２入力論理回路を含める構成としてもよい。
【００５５】
このように、本発明は、３入力以上の入力端子を含み当該３入力以上の入力端子の論理レベルについて論理演算を行う多入力論理回路であって、当該多入力論理回路（否定排他的論理和回路ＸＮＲ＿Ｇ、ＸＮＲ＿Ｉ、排他的論理和回路ＸＯＲ＿Ｈ、ＸＯＲ＿Ｊ）は、それぞれ２つの入力端子を含み当該２つの入力端子の論理レベルに対して前記論理演算を行う複数の２入力論理回路を含み、当該複数の２入力論理回路は、第１の２入力論理回路（否定排他的論理和回路ＸＮＲ＿Ｃ、または排他的論理和回路ＸＯＲ＿Ｄ）と当該第１の２入力論理回路よりも占有面積が小さく駆動能力が小さい第２の２入力論理回路（否定排他的論理和回路ＸＮＲ＿Ｅ、または排他的論理和回路ＸＯＲ＿Ｆ）とを含み、前記第１の２入力論理回路が前記多入力論理回路の最終段として動作し、前記第２の２入力論理回路が前記第１の２入力論理回路に信号を供給する前段回路の少なくとも一部として動作することを特徴とする多入力論理回路である。
【００５６】
本発明の半導体装置によれば、従来の多入力排他的論理和回路よりも、動作速度と駆動能力とのバランスが調整された多入力排他的論理和回路を提供することができる。
【００５７】
［第２の実施形態］
続いて、上述した多入力排他的論理和回路を含んで構成される誤り検出符号生成回路を備えた半導体装置（半導体装置１０）について説明する。
図９は、本発明を半導体装置１０、例えばクロックに同期して動作するＳＤＲＡＭ（シンクロナス・ダイナミック・ランダム・アクセス・メモリ）に適用した場合の半導体装置１０の概略構成を示す。なお、図９に示されている各回路ブロックは、全て単結晶シリコンのような１個の半導体チップ上に形成される。各回路ブロックは、例えば、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタ等の複数のトランジスタで構成される。また、◎印で示されているのは、当該半導体チップに設けられる外部端子としてのパッドであり、図示されている外部端子の他に外部から供給される電源電圧が印加される電源電圧端子が設けられる。
半導体装置１０は、メモリセルアレイ１１、ロウデコーダ１３、カラムデコーダ１４、センスアンプ１５、制御回路１８、データ入出力部１９、誤り検出符号生成回路２０、データバスインバージョン回路２１、及び警告信号出力部２２を含んで構成される。
【００５８】
半導体装置１０は、リード動作時、誤り検出符号生成回路２０において、誤り検出符号（以下ＣＲＣ符号）を生成し、リードデータの出力と同時にＣＲＣ符号を出力する。ＣＲＣ符号の生成方法としては、一例として、標準化団体（ＪＥＤＥＣ等）で規格化された巡回冗長検査手法を用いる方法があるが、これに限定されるものではない。本実施例では、８ＩＯ構成でバースト長ＢＬ８動作の場合（８×８＝６４ビットのメモリセルデータを８個のデータ入出力端子ＤＱからバースト長さ８で出力する動作）を例に説明する。この場合、それぞれのデータ入出力端子ＤＱのバースト長ＢＬの９ビット目に演算結果のＣＲＣ符号を出力する。
半導体装置１０と通信関係にあるホストＣＰＵ（メモリコントローラ）は、半導体装置１０から送信されるデータとこのＣＲＣ符号とを受信し、ホストＣＰＵ自身で半導体装置１０から送信されるデータに基づいてＣＲＣ演算を行う。このホストＣＰＵは、自身が演算したＣＲＣ符号と、メモリから送信されたＣＲＣ符号との等価性を確認し、半導体装置−ホストＣＰＵ間のデータ線路でデータが正常に送信されているか否か（誤送信されていないか否か）を検出できる。
【００５９】
また、半導体装置１０は、ライト動作時、ＣＲＣ手法を用いて、誤り検出符号生成回路２０において、ＣＲＣ符号をデータ受信と同時に生成する。本実施例では８ＩＯ構成でＢＬ８動作の場合（８×８＝６４ビットのデータを８個のデータ入出力端子ＤＱからバースト長さ８で入力してメモリセルへ書き込む動作）を例に示す。この場合、それぞれのデータ入出力端子ＤＱのＢＬの９ビット目には、ＣＰＵからの演算結果のＣＲＣ符号が入力される。
半導体装置１０は、通信関係にあるホストＣＰＵから送信されるＣＲＣ符号と、メモリ自身が受信したライトデータから生成したＣＲＣ符号とについての等価性を確認し、半導体装置１０−ホストＣＰＵ間のデータ線路で、データが誤送信されたか否かを検出することができる。さらに、本実施形態の半導体装置１０は、ＡＬＥＲＴ＿Ｎとよばれる端子が規格化されており、誤送信が検出されたときは警告信号ＡＬＥＲＴ＿ＮをＬレベル（活性レベル）で出力する。
【００６０】
なお、図９においては図示していないが、４ＩＯ構成でＢＬ８動作の場合（４×８＝３２ビットのメモリセルデータを４個のデータ入出力端子ＤＱからバースト長さ８で出力する動作）は、それぞれのデータ入出力端子ＤＱのＢＬの９、１０ビット目として演算結果のＣＲＣ符号を出力する。これは、８ＩＯ構成でＢＬ８動作の場合と、４ＩＯ構成でＢＬ４動作の場合では、必要なＣＲＣ演算結果のビット数が同じであるため、ＩＯ数が少ない４ＩＯ構成では、９，１０ビット目の２倍のビットを用いて合計８ビットのＣＲＣ演算結果を出力しなければならないからである。
【００６１】
以下簡単に半導体装置１０の構成について順番に説明する。
メモリセルアレイ１１（ビット線とワード線とに対応付けられているメモリセルを有するメモリセルアレイ）は、複数のメモリセルが行及び列のマトリックス状に配置された複数のバンクから構成される。図９においてはバンクｎを代表として示している。バンクｎは、記憶領域であるメモリセルを有している。例えば、バンクｎは、ワード線ＷＬとビット線ＤＬの交点にメモリセルＭＣを有する。
【００６２】
制御回路１８は、内部にクロック生成回路を備え、このクロック生成回路は、外部から供給される一定周波数のクロック信号ＣＫ、その論理反転信号／ＣＫ、及びクロックＣＫ及び／ＣＫが有効であることを示すクロックイネーブル信号ＣＫＥに基づいて内部回路（制御回路１８におけるコマンドデコーダ、データ入出力部１９等）を動作させる内部クロック信号を生成する。
半導体装置１０に外部から供給される制御信号としては、クロック信号ＣＫ、その論理反転信号／ＣＫ、及びクロックイネーブル信号ＣＫＥの他に次の制御信号がある。半導体装置１０を選択状態にするチップセレクト信号／ＣＳ（以下、外部メモリ制御信号ＣＳとする）、行アドレスストローブ信号／ＲＡＳ（以下、外部メモリ制御信号ＲＡＳとする）、列アドレスストローブ信号／ＣＡＳ（以下、外部メモリ制御信号ＣＡＳとする）、データの書込み動作を指示するライトイネーブル信号／ＷＥ（以下、外部メモリ制御信号ＷＥとする）などである。なお、以上の信号のうち符号の前に“／”が付されているものは、ロウレベル（Ｌレベル）が有効レベルであることを意味している。
【００６３】
制御回路１８は、内部にコマンドデコーダを備え、このコマンドデコーダは、これらの外部メモリ制御信号であるＣＳ信号、ＲＡＳ信号、ＣＡＳ信号、及びＷＥ信号とアドレス信号の一部をデコードして、外部から供給されるコマンドを復号する。本実施例の半導体装置１０に供給されるコマンドとしては、半導体装置の内部回路の活性化を指示するＡＣＴコマンド、読出しを指示するＲＥＡＤコマンド、書込みを指示するＷＲＩＴＥコマンド、制御回路１８におけるモードレジスタへの動作モードの設定を指示するＭＲＳコマンド、ＡＣＴコマンドにより活性化された内部回路の非活性化を指示するＰＲＥコマンドなどがある。
コマンドデコーダは、外部メモリ制御信号であるＣＳ信号、ＲＡＳ信号、ＣＡＳ信号、及びＷＥ信号をコマンド信号として、内部クロック信号に同期して取り込み、復号する。また、コマンドデコーダは、復号したコマンドに対応して内部コマンド信号、例えば、アクティブコマンド（ＡＣＴコマンド）、ライトコマンド（ＷＲＩＴＥコマンド）、リードコマンド（ＲＥＡＤコマンド）、プリチャージコマンド（ＰＲＥコマンド）それぞれに対応して内部アクティブ信号、内部ライト信号、内部リード信号、内部プリチャージ信号などを生成する。
また、制御回路１８は、内部にモードレジスタを備え、このモードレジスタは、外部メモリ制御信号であるＣＳ信号、ＲＡＳ信号、ＣＡＳ信号、及びＷＥ信号の活性レベルの組み合わせ入力によりアドレス信号Ａ０〜Ａｎを保持し、テスト動作モードへのエントリなど各動作モードの初期設定を行う。バースト長（ＢＬ）もモードレジスタに設定される。
【００６４】
制御回路１８は、モードレジスタに設定された各動作モード、コマンドデコーダからの内部コマンド信号に対応して、半導体装置１０内の各回路（アドレスバッファ、ロウデコーダ１３、カラムデコーダ１４、センスアンプ１５、データ入出力部１９、誤り検出符号生成回路２０、データバスインバージョン回路２１）を制御する制御信号を発生する。例えば、制御回路１８は、ロウデコーダ１３、カラムデコーダ１４、センスアンプ１５、データ入出力部１９、誤り検出符号生成回路２０、データバスインバージョン回路２１を活性制御する活性非活性制御信号を、内部アクティブ信号、内部プリチャージ信号の論理レベルの変化に対応してタイミング制御し、出力する。また、制御回路１８は、データ入出力部１９を活性制御するライト制御信号を、内部ライト信号の論理レベルの変化に対応してタイミング制御して出力する。
【００６５】
また、制御回路１８は、内部にアドレスバッファを備え、このアドレスバッファは、ＡＣＴコマンドにより活性化された状態で、外部から入力されるメモリセルの位置を示すアドレスデータ（以下、アドレスと略す）を、マルチプレックス方式で内部に取り込む。マルチプレックス方式とは、ＡＣＴコマンドによりメモリセルの位置を示す行アドレス（ロウアドレス）を、ＲＥＡＤコマンドまたはＷＲＩＴＥコマンドによりメモリセルの位置を示す列アドレス（カラムアドレス）を、時系列に取り込む方式である。
ロウデコーダ１３は、ＡＣＴコマンドにより活性化された状態で、アドレスバッファにより取り込まれたロウアドレスをデコードし、メモリセルアレイ１１内の対応するワード線（例えば上記ワード線ＷＬ）を選択する。選択されたワード線に接続される複数のメモリセルは、それぞれのビット線（メモリセルＭＣであればビット線ＤＬ）と接続され、各メモリセルのデータはビット線に読み出される。
センスアンプ１５は、ＡＣＴコマンドにより活性化され、内部リード信号または内部ライト信号によりビット線に読み出された電圧を増幅し、半導体装置１０がメモリセルからのデータを読み出す動作（リード動作）にあるとき、増幅したデータを選択されるカラムスイッチ、及びリードライトバスを介して、リードデータＤＡＴＡ［６３：０］をデータ入出力部１９、及び誤り検出符号生成回路２０に対して出力する。また、センスアンプ１５は、半導体装置１０がメモリセルへの書き込み動作（ライト動作）にあるとき、誤り検出符号生成回路２０の判定結果に基づいてデータ入出力部１９が出力するライトデータＤＡＴＡ［６３：０］をカラムスイッチ及びリードライトバスを介してメモリセルへ書き込む。
【００６６】
カラムデコーダ１４は、ＡＣＴコマンドに続くＷＲＩＴＥコマンド（またはＲＥＡＤコマンド）により活性化された状態で、アドレスバッファにより取り込まれたカラムアドレスをデコードしてメモリセルアレイ１１内の対応するカラム（ビット線）を選択する。
【００６７】
誤り検出符号生成回路２０は、半導体装置１０のリード動作において、制御回路１８から入力される制御信号Ｒｅａｄ ＣＲＣ Ｃｔｒｌ ＣＬＫにより活性化され、メモリセルアレイ１１からリードライトバスを介して読み出されたリードデータＤＡＴＡ［６３：０］、及びデータバスインバージョン回路２１からＤＭ／ＤＢＩバスを介して入力されるデータバスインバージョン信号ＤＢＩ［７：０］に基づいて、ＣＲＣ符号（８ビット）を生成して、ＣＲＣ信号線を介してデータ入出力部１９に対して出力する。
また、誤り検出符号生成回路２０は、半導体装置１０のライト動作において、制御回路１８から入力される制御信号Ｗｒｉｔｅ ＣＲＣ Ｃｔｒｌ ＣＬＫにより活性化され、データ入出力部１９からリードライトバスを介して入力されるライトデータＤＡＴＡ［６３：０］、データ入出力部１９からＤＭ／ＤＢＩバスを介して入力されるデータバスインバージョン信号ＤＢＩ［７：０］、及びデータ入出力部１９からＣＲＣ信号線を介して入力されるＣＲＣ符号ＣＲＣ［７：０］（巡回冗長符号）に基づいて、メモリセルに書き込むべきデータが正しいか否か（データ入出力部１９が受信したデータが正しいデータか否か）を判定し、判定結果を判定結果信号Ｗｒｉｔｅ ＣＲＣ Ｅｒｒｏｒ Ｆｌａｇとして警告信号出力部２２に対して出力する。警告信号出力部２２は、判定結果信号Ｗｒｉｔｅ ＣＲＣ Ｅｒｒｏｒ Ｆｌａｇが判定結果が否であることを示す場合に警告信号ＡＬＥＲＴ＿ＮをＬレベル（活性レベル）で出力する。
【００６８】
データ入出力部１９は、半導体装置１０のリード動作において、メモリセルアレイ１１からリードライトバスを介して読み出されたリードデータＤＡＴＡ［６３：０］、及び誤り検出符号生成回路２０が生成したＣＲＣ符号ＣＲＣ［７：０］を、データ入出力端子ＤＱ０〜ＤＱｎ（ｎ＝３または７）を介して外部に出力する。
また、データ入出力部１９は、ライト動作において外部からデータ入出力端子ＤＱ０〜ＤＱｎを介して入力されるメモリセルへ書き込むべきデータ、すなわちライトデータＤＡＴＡ［６３：０］を、リードライトバスを介してメモリセルアレイ１１と誤り検出符号生成回路２０とに供給し、外部のメモリコントローラ（不図示）がＣＲＣ演算した結果であるＣＲＣ符号ＣＲＣ［７：０］を、ＣＲＣ信号線を介して誤り検出符号生成回路２０へ供給する。
このように、ＣＲＣ符号ＣＲＣ［７：０］の入出力は、データ入出力端子ＤＱ０〜ＤＱｎを介して実行される。このため、データ入出力部１９は、データ（リードデータ、ライトデータ）をリードライトバスとデータ入出力端子ＤＱとの間でやりとりさせ、ＣＲＣ符号をＣＲＣ信号線（８ビットのデータ伝送線）とデータ入出力端子との間でやり取りするように制御する必要がある。このため、データ入出力端子ＤＱを介して入出力される一連のデータ及びＣＲＣ符号のデータのかたまりのうち、どのデータがＣＲＣ符号に対応するかを予め設定しておく必要がある。一例として、本実施例では、×８ＩＯ構成でデータのバースト長がＢＬ８の場合、データの入出力に続く９ビット目（ＢＬ９）がＣＲＣ符号に対応する。また、×４ＩＯ構成でデータのバースト長がＢＬ８の場合、データの出力に続く９ビット目と１０ビット目の２ビットがＣＲＣ符号に対応する。このため、データ入出力部１９は、ＦｉＦｏ（Ｆｕｒｓｔ ｉｎ Ｆｕｒｓｔ ｏｕｔ）回路（不図示）を備え、リード時は、ＣＲＣ信号線からＣＲＣ符号ＣＲＣ［７：０］をリードデータの９，１０ビット目に出力するように制御し、また、ライト時にはライトデータの９，１０ビット目からＣＲＣ符号ＣＲＣ［７：０］をＣＲＣ信号線に供給する。
【００６９】
また、データ入出力部１９は、ＤＭ／ＤＢＩ端子を備える。このＤＭ／ＤＢＩ端子はメモリコントローラとデータマスク信号又はデータバスインバージョン信号をやり取りする端子である。データ入出力部１９は、ＤＭ／ＤＢＩバスを介してデータバスインバージョン回路２１と接続され、データバスインバージョン信号ＤＢＩ［７：０］のやり取りを行う。
このデータマスク信号は、ライト動作時にコントローラからライトデータと共にメモリに供給され、対応するライトデータをマスクする信号であり、リード動作時には使用されない信号である。
また、データバスインバージョン信号は、ライト動作時にコントローラからライトデータと共にメモリに供給され、また、リード動作時には、メモリからコントローラへリードデータと共に出力される信号である。データバスインバージョン信号は、送信側のデバイス（例えば、半導体装置１０）が出力時に対応するデータ（例えば、リードデータ）を反転したか否かを受信側（例えばコントローラ）に伝える信号である。受信側のデバイスは、データバスインバージョン信号に応じて、受信したデータをそのまま取り込むか反転して取り込むかを切り替える。データバスインバージョン信号は、例えばデータの多数決論理をとり、一部のデータを反転させて伝送路におけるリードデータ、またはライトデータのスウィング回数を減らし、シグナルインテグリティーの改善に寄与する機能を有する。ただし送信側は、上述の通りデータの反転をしたかどうかを送信先に教える必要があり、このデータバスインバージョン信号が用いられる。受信側はデータバスインバージョン信号を用いてデータを復元する。半導体装置１０のリード時におけるデータバスインバージョン信号（アドレス論理データ）は、データバスインバージョン回路２１で生成される。また、メモリコントローラが送信するライトデータに基づいて生成するデータバスインバージョン信号（アドレスデータ）は、ＤＭ／ＤＢＩ端子を介してデータ入出力部１９に入力される。
なお、データマスク信号の機能は、本願とは直接には関係しないため、半導体装置１０内部において、データバスインバージョン信号ＤＭ／ＤＢＩ［７：０］とは表さず、データバスインバージョン信号ＤＢＩ［７：０］と表している。
【００７０】
半導体装置１０内では、リード動作時に、データバスインバージョン回路２１がデータバスインバージョン信号ＤＢＩ［７：０］を生成する。データバスインバージョン回路２１は、リードライトバスからリードデータＤＡＴＡ［６３：０］を受け取り、所定の処理（上記多数決処理）を行い、データバスインバージョン信号ＤＢＩ［７：０］を生成し、ＤＭ／ＤＢＩバスを介して誤り検出符号生成回路２０に供給する。
なお、データマスク信号とデータバスインバージョン信号とは、本実施形態においては共通の端子で入出力を行うため、どちらか一方を排他的に使用するか、又は、どちらも使用しないこととなる。この設定は、制御回路１８内のモードセットレジスタに動作モードを設定しておくことで切替えが可能である。
【００７１】
本発明に関係するコマンドが、外部から供給される場合、半導体装置１０が行う動作について簡単に述べる。
まず、外部からのクロック信号ＣＫの立ち上り時（／ＣＫの立下り時）に、外部メモリ制御信号ＣＳ、ＲＡＳがＬレベルであり外部メモリ制御信号ＣＡＳ、ＷＥがＨレベルであるときに、コマンドデコーダ１６にＡＣＴコマンドが入力される。このとき、コマンドデコーダ１６の内部コマンド信号のうち、内部アクティブ信号がＬレベルからＨレベルへ変化する。この内部アクティブ信号のＨレベルへの変化に対応して、半導体装置１０の内部でアクティブ動作が行われる。すなわち、ロウデコーダ１３及び制御回路１８におけるアドレスバッファは、活性化を示す活性非活性制御信号が入力され、活性化される。また、ＡＣＴコマンド入力と同時に、外部入力のアドレス信号がアドレスバッファにラッチされる。そして、活性化されたロウデコーダ１３は、ラッチされたアドレス信号をデコードし、メモリセルアレイ１１のワード線を選択および駆動する。また、ＡＣＴコマンド入力により、センスアンプ１５、データ入出力部１９も、活性化を示す活性非活性制御信号が入力され、活性化される。制御回路１８は、内部で活性化を示す活性非活性制御信号をタイミング調整し、センスアンプ１５へ出力する。タイミング調整した信号が入力されるセンスアンプ１５は、ビット線の電圧を増幅する。
【００７２】
次に、書き込み動作においては、クロック信号ＣＫの立ち上り時に、外部メモリ制御信号ＣＳ、ＣＡＳ、ＷＥがＬレベルであり、外部メモリ制御信号ＲＡＳがＨレベルであるときに、制御回路１８におけるコマンドデコーダにＷＲＩＴＥコマンドが入力される。このとき、コマンドデコーダの内部コマンド信号の中で、内部ライト信号がＬレベルからＨレベルへ変化する。この内部ライト信号のＨレベルへの変化に対応して、半導体装置１０の内部でライト動作が行われる。すなわち、既にＡＣＴコマンドにより活性化されているアドレスバッファは、今度はＷＲＩＴＥコマンドとともに入力される外部入力のアドレス信号をラッチし、ＷＲＩＴＥコマンドにより活性化されるカラムデコーダ１４は、ラッチされたアドレス信号に基づいて、メモリセルアレイ１１のビット線を選択する。制御回路１８は、ライト制御信号をタイミング制御し、データ入出力部１９へ出力する。ライト制御信号が入力されるデータ入出力部１９は、選択されたメモリセルアレイ１１のビット線をリードライトバス及びカラムスイッチを介して、センスアンプ１５とともに駆動し、外部から入力されるライトデータを、メモリセルに書き込む。
【００７３】
また、読み出し動作においては、クロック信号ＣＫの立ち上り時に、外部メモリ制御信号ＣＳ、ＣＡＳがＬレベルであり、外部メモリ制御信号ＲＡＳ、ＷＥがＨレベルであるときに、制御回路１８におけるコマンドデコーダにＲＥＡＤコマンドが入力される。このとき、コマンドデコーダの内部コマンド信号の中で、内部リード信号がＬレベルからＨレベルへ変化する。この内部リード信号のＨレベルへの変化に対応して、半導体装置１０の内部でリード動作が行われる。すなわち、既にＡＣＴコマンドにより活性化されているアドレスバッファは、今度はＲＥＡＤコマンドとともに入力される外部入力のアドレス信号をラッチし、ＲＥＡＤコマンドにより活性化されるカラムデコーダ１４は、ラッチされたアドレス信号に基づいて、メモリセルアレイ１１のビット線を選択する。制御回路１８は、リード制御信号をタイミング制御し出力する。リード制御信号が入力されるデータ入出力部１９は、センスアンプ１５により増幅されたメモリセルアレイ１１のビット線の電圧が、カラムスイッチ及びリードライトバスを介してリードデータＤＡＴＡ［６３：０］として入力され、また、誤り検出符号生成回路２０が生成したＣＲＣ符号ＣＲＣ［７：０］がＣＲＣ信号線を介して入力され、これらの両データを外部へデータ入出力端子ＤＱを介して出力する。
【００７４】
読み出し動作または書き込み動作に続いてスタンバイ状態に移行する際、クロック信号ＣＫの立ち上り時に、外部メモリ制御信号ＣＳ、ＲＡＳ、ＷＥがＬレベルであり、外部メモリ制御信号ＣＡＳがＨレベルであるときに、制御回路１８におけるコマンドデコーダにＰＲＥコマンドが入力される。このとき、コマンドデコーダ１６の内部コマンド信号の中で、内部プリチャージ信号がＬレベルからＨレベルへ変化する。この内部プリチャージ信号のＨレベルへの変化に対応して、半導体装置１０の内部でプリチャージ動作が行われる。すなわち、ロウデコーダ１３は、非活性化を示す活性非活性制御信号が入力されて非活性化され、メモリセルアレイ１１のワード線が非選択状態となり、メモリセルアレイ１１のビット線が所定の電圧へプリチャージされ、半導体装置１０はスタンバイ状態（ＩＤＬＥ）となる。また、ＰＲＥコマンド入力により、カラムデコーダ１４、センスアンプ１５、データ入出力部１９にも、非活性化を示す活性非活性制御信号が入力され、非活性化される。
【００７５】
また半導体装置１０に動作モードを設定するには、クロック信号ＣＫの立ち上り時に、外部メモリ制御信号ＣＳ、ＲＡＳ、ＷＥ、ＣＡＳが全てＬレベルであるときに、制御回路１８におけるコマンドデコーダにＭＲＳコマンドが入力される。制御回路１８におけるモードレジスタは、ＭＲＳコマンドが入力され、入力されるアドレスの論理が所定の論理である場合、半導体装置１０が移行する動作モードを示すコード（ＭＲＳコード）を生成する。このＭＲＳコードは、モードレジスタにラッチされ、制御回路１８が半導体装置１０内の各回路の動作（例えば、バースト長さＢＬの設定、或いはデータ入出力部１９のメモリセルへの誤りデータ書込み動作を許可するか否か）を制御するために用いられる。
なお、ＭＲＳコマンドが供給され、上記テスト動作モードへ移行した半導体装置１０に、ＡＣＴコマンド、ＲＥＡＤコマンド等を供給する場合、半導体装置１０は供給されるコマンドが指示する上述した動作を行う。
また、このＭＲＳコードは、再びＭＲＳコマンドが供給されるまではモードレジスタに保持される。
【００７６】
続いて、図９に示す誤り検出符号生成回路２０の構成について説明する。
図１０は、誤り検出符号生成回路２０の構成を示すブロック図である。
図１０に示す様に、誤り検出符号生成回路２０はオア回路１０１、８ビットＣＲＣ符号生成回路１０２、フリップフロップ回路１０３、バッファ回路１０４、遅延回路１０５、８ビットＣＲＣ符号判定回路１１０（８ビットＣＲＣ符号比較回路１１１、ラッチ回路１１２、アンド回路１１３、及び遅延回路１１４）を含んで構成される。
オア回路１０１は、制御回路１８から入力される制御信号Ｒｅａｄ ＣＲＣ Ｃｔｒｌ ＣＬＫと制御信号Ｗｒｉｔｅ ＣＲＣ Ｃｔｒｌ ＣＬＫとの論理和を演算し、演算結果である出力信号を、８ビットＣＲＣ符号生成回路１０２を構成するラッチ回路１０２ａに対して出力する。オア回路１０１は、制御信号Ｒｅａｄ ＣＲＣ Ｃｔｒｌ ＣＬＫと制御信号Ｗｒｉｔｅ ＣＲＣ Ｃｔｒｌ ＣＬＫとのいずれか一方が活性レベル（Ｈレベル）になると、Ｈレベルの出力信号をラッチ回路１０２ａに対して出力する。
８ビットＣＲＣ符号生成回路１０２は、ラッチ回路１０２ａ、及び７２入力排他的論理和回路１０２ｂを含んで構成される。
ラッチ回路１０２ａは、リードライトバス、及びＤＭ／ＤＢＩバスを介してそれぞれ入力されるデータ（リードデータＤＡＴＡ［６３：０］またはライトデータＤＡＴＡ［６３：０］）、データバスインバージョン信号ＤＢＩ［７：０］を、オア回路１０１の出力信号がＨレベルになると保持するとともに、保持した信号をデータ信号Ｄ［７１：０］として７２入力排他的論理和回路１０２ｂに出力する。
ここで、データ信号Ｄ［７１：０］は、データ（リードデータＤＡＴＡ［６３：０］またはライトデータＤＡＴＡ［６３：０］）に対応する上位のデータ信号Ｄ［７１：８］と、データバスインバージョン信号ＤＢＩ［７：０］に対応するデータ信号Ｄ［７：０］から構成される。
７２入力排他的論理和回路１０２ｂは、ラッチ回路１０２ａから入力されるデータ信号Ｄ［７１：０］を用いて、ＸＯＲ演算（排他的論理和演算）し、ＣＲＣ演算結果として８ビットのＣＲＣ論理符号ＣＲＣ＿ＬＯＧＩＣ［７：０］（巡回冗長論理符号）を生成する（詳細後述）。
遅延回路１０５は、ラッチ回路１０２ａのラッチ動作、及び７２入力排他的論理和回路１０２ｂの演算動作に必要となる時間分の遅延時間が設定され、制御信号Ｒｅａｄ ＣＲＣ Ｃｔｒｌ ＣＬＫを遅延させた信号をフリップフロップ回路１０３、及びバッファ回路１０４に出力する。
フリップフロップ回路１０３は、７２入力排他的論理和回路１０２ｂの演算結果であるＣＲＣ論理符号ＣＲＣ＿ＬＯＧＩＣ［７：０］を、遅延された制御信号Ｒｅａｄ ＣＲＣ Ｃｔｒｌ ＣＬＫが活性レベル（Ｈレベル）になると保持するとともに、保持した信号をバッファ回路１０４に出力する。バッファ回路１０４は、フリップフロップ回路１０３が保持するＣＲＣ論理符号ＣＲＣ＿ＬＯＧＩＣ［７：０］を、遅延された制御信号Ｒｅａｄ ＣＲＣ Ｃｔｒｌ ＣＬＫが活性レベル（Ｈレベル）になると、ＣＲＣ符号ＣＲＣ［７：０］としてデータ入出力部１９に対して出力する。データ入出力部１９は、リード動作において、このＣＲＣ符号ＣＲＣ［７：０］をデータ入出力端子ＤＱから半導体装置１０のリード時のＣＲＣ結果（Ｒｅａｄ ＣＲＣ ｒｅｓｕｌｔ）として出力する。
【００７７】
８ビットＣＲＣ符号判定回路１１０は、８ビットＣＲＣ符号比較回路１１１、ラッチ回路１１２、アンド回路１１３、及び遅延回路１１４を含んで構成される。また、８ビットＣＲＣ符号比較回路１１１は、排他的論理和回路１１１ａとオア回路１１１ｂを含んで構成される。
排他的論理和回路１１１ａは、７２入力排他的論理和回路１０２ｂの演算結果であるＣＲＣ論理符号ＣＲＣ＿ＬＯＧＩＣ［７：０］と、バッファ回路１０４の出力信号であるＣＲＣ符号ＣＲＣ［７：０］とのＸＯＲ演算（排他的論理和演算）し、演算結果をオア回路１１１ｂに出力する。この排他的論理和回路１１１ａは、例えば８個のＸＯＲ回路（排他的論理和回路）から構成され、各々のＸＯＲ回路において、ＣＲＣ論理符号ＣＲＣ＿ＬＯＧＩＣ［７：０］の１ビットとＣＲＣ符号ＣＲＣ［７：０］の対応する１ビットとの（例えば、ｉ＝０〜７としてＣＲＣ論理符号ＣＲＣ＿ＬＯＧＩＣ［ｉ］とＣＲＣ符号ＣＲＣ［ｉ］との）排他的論理和を演算し、合計８ビットの出力信号をオア回路１１１ｂに出力する。排他的論理和回路１１１ａは、ＣＲＣ論理符号ＣＲＣ＿ＬＯＧＩＣ［７：０］の論理レベルとＣＲＣ符号ＣＲＣ［７：０］の論理レベルとが全て一致する場合、全てＬレベルの出力信号を出力する。一方、ＣＲＣ論理符号ＣＲＣ＿ＬＯＧＩＣ［７：０］の論理レベルとＣＲＣ符号ＣＲＣ［７：０］の論理レベルとが一つでも一致しない場合、一致するビットについてはＬレベルを出力するが、一致しないビットに対してはＨレベルを出力する。
オア回路１１１ｂは、排他的論理和回路１１１ａからの８ビットの出力信号を論理和演算し、演算結果をラッチ回路１１２に対して出力する。従って、８ビットＣＲＣ符号比較回路１１１は、ＣＲＣ論理符号ＣＲＣ＿ＬＯＧＩＣ［７：０］の論理レベルとＣＲＣ符号ＣＲＣ［７：０］の論理レベルとが全て一致する場合、Ｌレベルの出力信号をラッチ回路１１２に対して出力し、一つでも一致しない場合、Ｈレベルの出力信号をラッチ回路１１２に対して出力する。
【００７８】
遅延回路１１４は、８ビットＣＲＣ符号生成回路１０２の動作（ラッチ回路１０２ａのラッチ動作、及び７２入力排他的論理和回路１０２ｂの演算動作）、及び８ビットＣＲＣ符号比較回路１１１の比較動作に必要とされる時間分の遅延時間が設定され、制御信号Ｗｒｉｔｅ ＣＲＣ Ｃｔｒｌ ＣＬＫを遅延させた信号をラッチ回路１１２、及びアンド回路１１３に出力する。
ラッチ回路１１２は、８ビットＣＲＣ符号比較回路１１１の比較結果を、遅延された制御信号Ｗｒｉｔｅ ＣＲＣ Ｃｔｒｌ ＣＬＫが活性レベル（Ｈレベル）になると保持するとともに、保持した信号をアンド回路１１３に出力する。アンド回路１１３は、ラッチ回路１１２が保持する８ビットＣＲＣ符号比較回路１１１の比較結果と、遅延された制御信号Ｗｒｉｔｅ ＣＲＣ Ｃｔｒｌ ＣＬＫとの論理積を演算し、演算結果として判定結果信号Ｗｒｉｔｅ ＣＲＣ Ｅｒｒｏｒ Ｆｌａｇを制御回路１８に対して出力する。
すなわち、８ビットＣＲＣ符号比較回路１１１、ラッチ回路１１２、アンド回路１１３、及び遅延回路１１４を含んで構成される８ビットＣＲＣ符号判定回路１１０は、ＣＲＣ論理符号ＣＲＣ＿ＬＯＧＩＣ［７：０］の論理レベルとＣＲＣ符号ＣＲＣ［７：０］の論理レベルとが全て一致する場合、Ｌレベルの判定結果信号Ｗｒｉｔｅ ＣＲＣ Ｅｒｒｏｒ Ｆｌａｇを警告信号出力部２２に対して出力し、一つでも一致しない場合、Ｈレベルの判定結果信号Ｗｒｉｔｅ ＣＲＣ Ｅｒｒｏｒ Ｆｌａｇを警告信号出力部２２に対して出力する。
【００７９】
次に、誤り検出符号生成回路２０における８ビットＣＲＣ符号生成回路１０２が行う論理演算の一例について、図１１及び図１２を用いて説明する。
図１１は、７２入力排他的論理和回路１０２ｂが行う誤り検出符号生成の論理の一例を示す図である。また、図１２は、７２入力排他的論理和回路１０２ｂにおける多入力排他的論理和回路ＸＯＲ＿ｉの構成を示すブロック図である。
７２入力排他的論理和回路１０２ｂは８つの多入力排他的論理和回路ＸＯＲ＿ｉ（ｉ＝０〜７）を含んで構成される。
図１２においては、多入力排他的論理和回路ＸＯＲ＿０について回路構成を詳細に示しているが、他の７つの多入力排他的論理和回路ＸＯＲ＿１〜多入力排他的論理和回路ＸＯＲ＿７各々も多入力排他的論理和回路ＸＯＲ＿０と同様に排他的論理和回路により構成され、図１１に示す論理演算を行う。
以下、図１１を参照しつつ、多入力排他的論理和回路ＸＯＲ＿ｉがデータ信号Ｄ［７１：０］に基づいて演算し、演算結果としてＣＲＣ論理符号ＣＲＣ＿ＬＯＧＩＣ［ｉ］を出力する回路構成について詳細に説明する。
【００８０】
多入力排他的論理和回路ＸＯＲ＿０は、７２ビットのデータ信号Ｄ［７１：０］のうち、データ信号Ｄ[６９]、データ信号Ｄ[６８]、データ信号Ｄ[６７]、データ信号Ｄ[６６]、データ信号Ｄ[６４]、データ信号Ｄ[６３]、データ信号Ｄ[６０]、データ信号Ｄ[５６]、データ信号Ｄ[５４]、データ信号Ｄ[５３]、データ信号Ｄ[５２]、データ信号Ｄ[５０]、データ信号Ｄ[４９]、データ信号Ｄ[４８]、データ信号Ｄ[４５]、データ信号Ｄ[４３]、データ信号Ｄ[４０]^Ｄ[３９]、データ信号Ｄ[３５]、データ信号Ｄ[３４]^Ｄ[３１]、データ信号Ｄ[３０]、データ信号Ｄ[２８]、データ信号Ｄ[２３]、データ信号Ｄ[２１]、データ信号Ｄ[１９]、データ信号Ｄ[１８]、データ信号Ｄ[１６]、データ信号Ｄ[１４]、データ信号Ｄ[１２]、データ信号Ｄ[８]、データ信号Ｄ[７]、データ信号Ｄ[６]、データ信号Ｄ[０]の合計３４ビットが入力される。
多入力排他的論理和回路ＸＯＲ＿０は、これらの排他的論理和を演算して、ＣＲＣ論理符号ＣＲＣ＿ＬＯＧＩＣ［０］を生成する。
【００８１】
多入力排他的論理和回路ＸＯＲ＿０において、８個の排他的論理和回路ＸＯＲ＿Ｈ１２１＿０〜ＸＯＲ＿Ｈ１２８＿０各々は、入力されるデータ信号の下位側ビットから４ビットずつが順番に入力される。また、多入力排他的論理和回路ＸＯＲ＿０において、排他的論理和回路ＸＯＲ＿Ｆ１２１＿０（または排他的論理和回路ＸＯＲ＿Ｄ１２１＿０）は、最上位の２ビットであるデータ信号Ｄ[６９]、データ信号Ｄ[６８]が入力される。
排他的論理和回路ＸＯＲ＿Ｈ１２１＿０〜ＸＯＲ＿Ｈ１２８＿０各々は、第１の実施形態において説明した排他的論理和回路ＸＯＲ＿Ｈ（４入力排他的論理和回路）である（図６参照）。
また、排他的論理和回路ＸＯＲ＿Ｆ１２１＿０、排他的論理和回路ＸＯＲ＿Ｄ１２１＿０は、それぞれ、排他的論理和回路ＸＯＲ＿Ｆ（第２の２入力論理回路）、排他的論理和回路ＸＯＲ＿Ｄ（第１の２入力論理回路）である（それぞれ図４、図２参照）。
【００８２】
多入力排他的論理和回路ＸＯＲ＿０において、排他的論理和回路ＸＯＲ＿Ｈ１３１＿０は、排他的論理和回路ＸＯＲ＿Ｈ（４入力排他的論理和回路）であり、４入力には排他的論理和回路ＸＯＲ＿Ｈ１２１＿０の出力、排他的論理和回路ＸＯＲ＿Ｈ１２２＿０の出力、排他的論理和回路ＸＯＲ＿Ｈ１２３＿０の出力、及び排他的論理和回路ＸＯＲ＿Ｈ１２３＿０の出力が入力され、これらの排他的論理和を演算し、演算結果を出力信号として出力する。
また、多入力排他的論理和回路ＸＯＲ＿０において、排他的論理和回路ＸＯＲ＿Ｈ１３２＿０は、排他的論理和回路ＸＯＲ＿Ｈ（４入力排他的論理和回路）であり、４入力には排他的論理和回路ＸＯＲ＿Ｈ１２４＿０の出力、排他的論理和回路ＸＯＲ＿Ｈ１２５＿０の出力、排他的論理和回路ＸＯＲ＿Ｈ１２６＿０の出力、及び排他的論理和回路ＸＯＲ＿Ｈ１２６＿０の出力が入力され、これらの排他的論理和を演算し、演算結果を出力信号として出力する。
また、多入力排他的論理和回路ＸＯＲ＿０において、排他的論理和回路ＸＯＲ＿Ｈ１３３＿０は、排他的論理和回路ＸＯＲ＿Ｈ（４入力排他的論理和回路）であり、４入力には排他的論理和回路ＸＯＲ＿Ｈ１２７＿０の出力、排他的論理和回路ＸＯＲ＿Ｈ１２８＿０の出力、排他的論理和回路ＸＯＲ＿Ｆ１２１＿０（または排他的論理和回路ＸＯＲ＿Ｄ１２１＿０）の出力、及びＸＯＲ＿Ｆ１２１＿０（または排他的論理和回路ＸＯＲ＿Ｄ１２１＿０）の出力が入力され、これらの排他的論理和を演算し、演算結果を出力信号として出力する。
【００８３】
多入力排他的論理和回路ＸＯＲ＿０において、排他的論理和回路ＸＯＲ＿Ｈ１４１＿０は、排他的論理和回路ＸＯＲ＿Ｈ（４入力排他的論理和回路）であり、４入力には排他的論理和回路ＸＯＲ＿Ｈ１３１＿０の出力、排他的論理和回路ＸＯＲ＿Ｈ１３２＿０の出力、排他的論理和回路ＸＯＲ＿Ｈ１３３＿０の出力、及び排他的論理和回路ＸＯＲ＿Ｈ１３３＿０の出力が入力され、これらの排他的論理和を演算し、演算結果をＣＲＣ論理符号ＣＲＣ＿ＬＯＧＩＣ［０］として出力する。
【００８４】
多入力排他的論理和回路ＸＯＲ＿０において、排他的論理和回路ＸＯＲ＿Ｈ１２１＿０〜ＸＯＲ＿Ｈ１２８＿０、排他的論理和回路ＸＯＲ＿Ｈ１３１＿０〜ＸＯＲ＿Ｈ１３３＿０、排他的論理和回路ＸＯＲ＿Ｈ１４１＿０各々は、第１の実施形態において説明した排他的論理和回路ＸＯＲ＿Ｈ（４入力排他的論理和回路）である。
この排他的論理和回路ＸＯＲ＿Ｈは、２つの排他的論理和回路ＸＯＲ＿Ｆ（第２の２入力論理回路）と、1つの排他的論理和回路ＸＯＲ＿Ｄ（第１の２入力論理回路）とを含んで構成される単位回路部である（図６参照）。
排他的論理和回路ＸＯＲ＿Ｆ、排他的論理和回路ＸＯＲ＿Ｄは、それぞれ２入力端子を含み当該２入力の論理レベルに対して排他的論理和演算（第１の論理演算）を行なう回路であるから、単位回路部各々は２段階の排他的論理和演算を行なうことになる。
従って、本実施形態において、多入力排他的論理和回路ＸＯＲ＿０は、リードライトバス及びＤＭ／ＤＢＩバス（バス配線）と、データ入出力部１９に接続されるＣＲＣ信号線との間に、最大３個の排他的論理和回路ＸＯＲ＿Ｈを直並列に接続した構成を有するので、６段階（複数段階）の排他的論理和演算をほぼ並列に行うことができる。
【００８５】
つまり、排他的論理和回路ＸＯＲ＿Ｈ１２１＿０〜ＸＯＲ＿Ｈ１２８＿Ｏ（単位回路部）のうちの排他的論理和回路ＸＯＲ＿Ｄ（第１の２入力論理回路と実質的に同一の回路構成を含む第３の２入力論理回路）は、第２段の排他的論理和演算を行ない、排他的論理和回路ＸＯＲ＿Ｈ１３１＿０〜ＸＯＲ＿Ｈ１３３＿Ｏ（単位回路部）のうちの排他的論理和回路ＸＯＲ＿Ｄ（第３の２入力論理回路）は、第４段の排他的論理和演算を行なう。
また、排他的論理和回路ＸＯＲ＿Ｈ１２１＿０〜ＸＯＲ＿Ｈ１２８＿Ｏ各々における排他的論理和回路ＸＯＲ＿Ｆは第１段の排他的論理和演算を行ない、排他的論理和回路ＸＯＲ＿Ｈ１３１＿０〜ＸＯＲ＿Ｈ１３３＿Ｏ各々における排他的論理和回路ＸＯＲ＿Ｆは第３段の排他的論理和演算を行ない、排他的論理和回路ＸＯＲ＿Ｈ１４１＿０における排他的論理和回路ＸＯＲ＿Ｆは第５段の排他的論理和演算を行なう。
つまり、第２段、及び第４段の排他的論理和演算を行なう排他的論理和回路ＸＯＲ＿Ｄ（第３の２入力論理回路）は、第１段、第３段、及び第５段の排他的論理和演算を行なう排他的論理和回路ＸＯＲ＿Ｆ（第２の２入力論理回路）と協同して、多入力排他的論理和回路ＸＯＲ＿０における６段階の排他的論理和演算のうち最終段を除く前段の排他的論理和演算を行っている。
そして、６段階の排他的論理和演算を行なう多入力排他的論理和回路ＸＯＲ＿０の最終段は、排他的論理和回路ＸＯＲ＿Ｈ１４１＿０（単位回路部）を構成する排他的論理和回路ＸＯＲ＿Ｄ（第１の２入力論理回路）である。この排他的論理和回路ＸＯＲ＿Ｄは、最終段の排他的論理和演算を行ない、生成したＣＲＣ論理符号ＣＲＣ＿ＬＯＧＩＣ［０］（符号化データ）を、その出力ノードから、データ入出力部１９の入力ノードへと出力している。
【００８６】
他の７つの多入力排他的論理和回路ＸＯＲ＿１〜多入力排他的論理和回路ＸＯＲ＿７各々も、多入力排他的論理和回路ＸＯＲ＿０と同様に、最終段は排他的論理和回路ＸＯＲ＿Ｄ（第１の２入力論理回路）で構成され、最終段の排他的論理和演算を行なう。また、多入力排他的論理和回路ＸＯＲ＿１〜多入力排他的論理和回路ＸＯＲ＿７各々において、第２段、及び第４段の排他的論理和演算を行なう排他的論理和回路ＸＯＲ＿Ｄ（第３の２入力論理回路）が、第１段、第３段、及び第５段の排他的論理和演算を行なう排他的論理和回路ＸＯＲ＿Ｆ（第２の２入力論理回路）と協同して、６段階の排他的論理和演算のうち最終段を除く前段の排他的論理和演算を行う。
【００８７】
図１１に戻って、多入力排他的論理和回路ＸＯＲ＿１は、７２ビットのデータ信号Ｄ［７１：０］のうち、データ信号Ｄ[７０]、データ信号Ｄ[６６]、データ信号Ｄ[６５]、データ信号Ｄ[６３]、データ信号Ｄ[６１]、データ信号Ｄ[６０]、データ信号Ｄ[５７]、データ信号Ｄ[５６]、データ信号Ｄ[５５]、データ信号Ｄ[５２]、データ信号Ｄ[５１]、データ信号Ｄ[４８]、データ信号Ｄ[４６]、データ信号Ｄ[４５]、データ信号Ｄ[４４]、データ信号Ｄ[４３]、データ信号Ｄ[４１]、データ信号Ｄ[３９]、データ信号Ｄ[３６]、データ信号Ｄ[３４]、データ信号Ｄ[３２]、データ信号Ｄ[３０]、データ信号Ｄ[２９]、データ信号Ｄ[２８]、データ信号Ｄ[２４]、データ信号Ｄ[２３]、データ信号Ｄ[２２]、データ信号Ｄ[２１]、データ信号Ｄ[２０]、データ信号Ｄ[１８]、データ信号Ｄ[１７]、データ信号Ｄ[１６]、データ信号Ｄ[１５]、データ信号Ｄ[１４]、データ信号Ｄ[１３]、データ信号Ｄ[１２]、データ信号Ｄ[９]、データ信号Ｄ[６]、データ信号Ｄ[１]、データ信号Ｄ[０]の合計４０ビットが入力される。
多入力排他的論理和回路ＸＯＲ＿１は、これらの排他的論理和を演算して、ＣＲＣ論理符号ＣＲＣ＿ＬＯＧＩＣ［１］を生成する。
【００８８】
多入力排他的論理和回路ＸＯＲ＿２は、７２ビットのデータ信号Ｄ［７１：０］のうち、データ信号Ｄ[７１]、データ信号Ｄ[６９]、データ信号Ｄ[６８]、データ信号Ｄ[６３]、データ信号Ｄ[６２]、データ信号Ｄ[６１]、データ信号Ｄ[６０]、データ信号Ｄ[５８]、データ信号Ｄ[５７]、データ信号Ｄ[５４]、データ信号Ｄ[５０]、データ信号Ｄ[４８]、データ信号Ｄ[４７]、データ信号Ｄ[４６]、データ信号Ｄ[４４]、データ信号Ｄ[４３]、データ信号Ｄ[４２]、データ信号Ｄ[３９]、データ信号Ｄ[３７]、データ信号Ｄ[３４]、データ信号Ｄ[３３]、データ信号Ｄ[２９]、データ信号Ｄ[２８]、データ信号Ｄ[２５]、データ信号Ｄ[２４]、データ信号Ｄ[２２]、データ信号Ｄ[１７]、データ信号Ｄ[１５]、データ信号Ｄ[１３]、データ信号Ｄ[１２]、データ信号Ｄ[１０]、データ信号Ｄ[８]、データ信号Ｄ[６]、データ信号Ｄ[２]、データ信号Ｄ[１]、データ信号Ｄ[０]の合計３６ビットが入力される。
多入力排他的論理和回路ＸＯＲ＿２は、これらの排他的論理和を演算して、ＣＲＣ論理符号ＣＲＣ＿ＬＯＧＩＣ［２］を生成する。
【００８９】
多入力排他的論理和回路ＸＯＲ＿３は、７２ビットのデータ信号Ｄ［７１：０］のうち、データ信号Ｄ[７０]、データ信号Ｄ[６９]、データ信号Ｄ[６４]、データ信号Ｄ[６３]、データ信号Ｄ[６２]、データ信号Ｄ[６１]、データ信号Ｄ[５９]、データ信号Ｄ[５８]、データ信号Ｄ[５５]、データ信号Ｄ[５１]、データ信号Ｄ[４９]、データ信号Ｄ[４８]、データ信号Ｄ[４７]、データ信号Ｄ[４５]、データ信号Ｄ[４４]、データ信号Ｄ[４３]、データ信号Ｄ[４０]、データ信号Ｄ[３８]、データ信号Ｄ[３５]、データ信号Ｄ[３４]、データ信号Ｄ[３０]、データ信号Ｄ[２９]、データ信号Ｄ[２６]、データ信号Ｄ[２５]、データ信号Ｄ[２３]、データ信号Ｄ[１８]、データ信号Ｄ[１６]、データ信号Ｄ[１４]、データ信号Ｄ[１３]、データ信号Ｄ[１１]、データ信号Ｄ[９]、データ信号Ｄ[７]、データ信号Ｄ[３]、データ信号Ｄ[２]、データ信号Ｄ[１]の合計３５ビットが入力される。
多入力排他的論理和回路ＸＯＲ＿３は、これらの排他的論理和を演算して、ＣＲＣ論理符号ＣＲＣ＿ＬＯＧＩＣ［３］を生成する。
【００９０】
多入力排他的論理和回路ＸＯＲ＿４は、７２ビットのデータ信号Ｄ［７１：０］のうち、データ信号Ｄ[７１]、データ信号Ｄ[７０]、データ信号Ｄ[６５]、データ信号Ｄ[６４]、データ信号Ｄ[６３]、データ信号Ｄ[６２]、データ信号Ｄ[６０]、データ信号Ｄ[５９]、データ信号Ｄ[５６]、データ信号Ｄ[５２]、データ信号Ｄ[５０]、データ信号Ｄ[４９]、データ信号Ｄ[４８]、データ信号Ｄ[４６]、データ信号Ｄ[４５]、データ信号Ｄ[４４]、データ信号Ｄ[４１]、データ信号Ｄ[３９]、データ信号Ｄ[３６]、データ信号Ｄ[３５]、データ信号Ｄ[３１]、データ信号Ｄ[３０]、データ信号Ｄ[２７]、データ信号Ｄ[２６]、データ信号Ｄ[２４]、データ信号Ｄ[１９]、データ信号Ｄ[１７]、データ信号Ｄ[１５]、データ信号Ｄ[１４]、データ信号Ｄ[１２]、データ信号Ｄ[１０]、データ信号Ｄ[８]、データ信号Ｄ[４]、データ信号Ｄ[３]、データ信号Ｄ[２]の合計３５ビットが入力される。
多入力排他的論理和回路ＸＯＲ＿４は、これらの排他的論理和を演算して、ＣＲＣ論理符号ＣＲＣ＿ＬＯＧＩＣ［４］を生成する。
【００９１】
多入力排他的論理和回路ＸＯＲ＿５は、７２ビットのデータ信号Ｄ［７１：０］のうち、データ信号Ｄ[７１]、データ信号Ｄ[６６]、データ信号Ｄ[６５]、データ信号Ｄ[６４]、データ信号Ｄ[６３]、データ信号Ｄ[６１]、データ信号Ｄ[６０]、データ信号Ｄ[５７]、データ信号Ｄ[５３]、データ信号Ｄ[５１]、データ信号Ｄ[５０]、データ信号Ｄ[４９]、データ信号Ｄ[４７]、データ信号Ｄ[４６]、データ信号Ｄ[４５]、データ信号Ｄ[４２]、データ信号Ｄ[４０]、データ信号Ｄ[３７]、データ信号Ｄ[３６]、データ信号Ｄ[３２]、データ信号Ｄ[３１]、データ信号Ｄ[２８]、データ信号Ｄ[２７]、データ信号Ｄ[２５]、データ信号Ｄ[２０]、データ信号Ｄ[１８]、データ信号Ｄ[１６]、データ信号Ｄ[１５]、データ信号Ｄ[１３]、データ信号Ｄ[１１]、データ信号Ｄ[９]、データ信号Ｄ[５]、データ信号Ｄ[４]、データ信号Ｄ[３]の合計３４ビットが入力される。
多入力排他的論理和回路ＸＯＲ＿５は、これらの排他的論理和を演算して、ＣＲＣ論理符号ＣＲＣ＿ＬＯＧＩＣ［５］を生成する。
【００９２】
多入力排他的論理和回路ＸＯＲ＿６は、７２ビットのデータ信号Ｄ［７１：０］のうち、データ信号Ｄ[６７]、データ信号Ｄ[６６]、データ信号Ｄ[６５]、データ信号Ｄ[６４]、データ信号Ｄ[６２]、データ信号Ｄ[６１]、データ信号Ｄ[５８]、データ信号Ｄ[５４]、データ信号Ｄ[５２]、データ信号Ｄ[５１]、データ信号Ｄ[５０]、データ信号Ｄ[４８]、データ信号Ｄ[４７]、データ信号Ｄ[４６]、データ信号Ｄ[４３]、データ信号Ｄ[４１]、データ信号Ｄ[３８]、データ信号Ｄ[３７]、データ信号Ｄ[３３]、データ信号Ｄ[３２]、データ信号Ｄ[２９]、データ信号Ｄ[２８]、データ信号Ｄ[２６]、データ信号Ｄ[２１]、データ信号Ｄ[１９]、データ信号Ｄ[１７]、データ信号Ｄ[１６]、データ信号Ｄ[１４]、データ信号Ｄ[１２]、データ信号Ｄ[１０]、データ信号Ｄ[６]、データ信号Ｄ[５]、データ信号Ｄ[４]の合計３３ビットが入力される。
多入力排他的論理和回路ＸＯＲ＿６は、これらの排他的論理和を演算して、ＣＲＣ論理符号ＣＲＣ＿ＬＯＧＩＣ［６］を生成する。
【００９３】
多入力排他的論理和回路ＸＯＲ＿７は、７２ビットのデータ信号Ｄ［７１：０］のうち、データ信号Ｄ[６８]、データ信号Ｄ[６７]、データ信号Ｄ[６６]、 データ信号Ｄ[６５]、データ信号Ｄ[６３]、データ信号Ｄ[６２]、データ信号Ｄ[５９]、データ信号Ｄ[５５]、データ信号Ｄ[５３]、データ信号Ｄ[５２]、データ信号Ｄ[５１]、データ信号Ｄ[４９]、データ信号Ｄ[４８]、データ信号Ｄ[４７]、データ信号Ｄ[４４]、データ信号Ｄ[４２]、データ信号Ｄ[３９]、データ信号Ｄ[３８]、データ信号Ｄ[３４]、データ信号Ｄ[３３]、データ信号Ｄ[３０]、データ信号Ｄ[２９]、データ信号Ｄ[２７]、データ信号Ｄ[２２]、データ信号Ｄ[２０]、データ信号Ｄ[１８]、データ信号Ｄ[１７]、データ信号Ｄ[１５]、データ信号Ｄ[１３]、データ信号Ｄ[１１]、データ信号Ｄ[７]、データ信号Ｄ[６]、データ信号Ｄ[５]の合計３３ビットが入力される。
多入力排他的論理和回路ＸＯＲ＿７は、これらの排他的論理和を演算して、ＣＲＣ論理符号ＣＲＣ＿ＬＯＧＩＣ［７］を生成する。
【００９４】
上述した多入力排他的論理和回路ＸＯＲ＿１〜多入力排他的論理和回路ＸＯＲ＿７のうち、多入力排他的論理和回路ＸＯＲ＿０と同じく３４ビットのデータ信号が入力されるのは多入力排他的論理和回路ＸＯＲ＿５である。この多入力排他的論理和回路ＸＯＲ＿５は、多入力排他的論理和回路ＸＯＲ＿０と同一の回路構成としてよい。
また、多入力排他的論理和回路ＸＯＲ＿１は、４０ビットのデータ信号が入力されるので、例えば、図１２に示す排他的論理和回路ＸＯＲ＿Ｆ１２１＿０（または排他的論理和回路ＸＯＲ＿Ｄ１２１＿０）に替えて、排他的論理和回路ＸＯＲ＿Ｈ１２９＿１、及び排他的論理和回路ＸＯＲ＿Ｈ１３０＿１が設けられる。排他的論理和回路ＸＯＲ＿Ｈ１２９＿１は、４ビットの入力として、データ信号Ｄ[６１]、データ信号Ｄ[６０]、データ信号Ｄ[５７]、データ信号Ｄ[５６]が入力される。また、排他的論理和回路ＸＯＲ＿Ｈ１３０＿１は、４ビットの入力として、データ信号Ｄ[７０]、データ信号Ｄ[６６]、データ信号Ｄ[６５]、データ信号Ｄ[６３] が入力される。また、排他的論理和回路ＸＯＲ＿Ｈ１３３＿１には、４入力として排他的論理和回路ＸＯＲ＿Ｈ１２７＿１の出力、排他的論理和回路ＸＯＲ＿Ｈ１２８＿１の出力、排他的論理和回路ＸＯＲ＿Ｈ１２９＿１の出力、及び排他的論理和回路ＸＯＲ＿Ｈ１３０＿１の出力が入力される。
【００９５】
また、多入力排他的論理和回路ＸＯＲ＿２は、３６ビットのデータ信号が入力されるので、例えば、図１２に示す排他的論理和回路ＸＯＲ＿Ｆ１２１＿０（または排他的論理和回路ＸＯＲ＿Ｄ１２１＿０）に替えて、排他的論理和回路ＸＯＲ＿Ｈ１２９＿２が設けられる。排他的論理和回路ＸＯＲ＿Ｈ１２９＿２は、４ビットの入力として、データ信号Ｄ[７１]、データ信号Ｄ[６９]、データ信号Ｄ[６８]、データ信号Ｄ[６３]が入力される。なお、排他的論理和回路ＸＯＲ＿Ｈ１３３＿２は、４入力として、多入力排他的論理和回路ＸＯＲ＿０と同様に、排他的論理和回路ＸＯＲ＿Ｈ１２７＿２の出力、排他的論理和回路ＸＯＲ＿Ｈ１２８＿２の出力、排他的論理和回路ＸＯＲ＿Ｈ１２９＿２の出力、及び排他的論理和回路ＸＯＲ＿Ｈ１２９＿２の出力が入力される。
【００９６】
また、多入力排他的論理和回路ＸＯＲ＿３、多入力排他的論理和回路ＸＯＲ＿４は、それぞれ３５ビットのデータ信号が入力されるので、例えば、図１２に示す排他的論理和回路ＸＯＲ＿Ｆ１２１＿０（または排他的論理和回路ＸＯＲ＿Ｄ１２１＿０）に替えて、３入力の排他的論理和回路が設けられる。３入力の排他的論理和回路は、例えば、図６に示す排他的論理和回路ＸＯＲ＿Ｈにおいて、排他的論理和回路ＸＯＲ＿Ｆ６２を削除し、３入力目を直接、排他的論理和回路ＸＯＲ＿Ｄ６１に入力する構成であってよい。この場合、排他的論理和回路ＸＯＲ＿Ｈ１３３＿３は、４入力として、多入力排他的論理和回路ＸＯＲ＿０と同様に、排他的論理和回路ＸＯＲ＿Ｈ１２７＿３の出力、排他的論理和回路ＸＯＲ＿Ｈ１２８＿３の出力、排他的論理和回路ＸＯＲ＿Ｈ１２９＿３の出力、及び排他的論理和回路ＸＯＲ＿Ｈ１２９＿３の出力が入力される。また、排他的論理和回路ＸＯＲ＿Ｈ１３３＿４は、４入力として、多入力排他的論理和回路ＸＯＲ＿０と同様に、排他的論理和回路ＸＯＲ＿Ｈ１２７＿４の出力、排他的論理和回路ＸＯＲ＿Ｈ１２８＿４の出力、排他的論理和回路ＸＯＲ＿Ｈ１２９＿４の出力、及び排他的論理和回路ＸＯＲ＿Ｈ１２９＿４の出力が入力される。
【００９７】
また、多入力排他的論理和回路ＸＯＲ＿６、多入力排他的論理和回路ＸＯＲ＿７は、それぞれ３３ビットのデータ信号が入力されるので、例えば、図１２に示す排他的論理和回路ＸＯＲ＿Ｆ１２１＿０（または排他的論理和回路ＸＯＲ＿Ｄ１２１＿０）を削除し、一つのデータ信号を直接、排他的論理和回路ＸＯＲ＿Ｈ１３３＿６、排他的論理和回路ＸＯＲ＿Ｈ１３３＿７に入力する構成とすればよい。この場合、排他的論理和回路ＸＯＲ＿Ｈ１３３＿６は、４入力として、多入力排他的論理和回路ＸＯＲ＿０と同様に、排他的論理和回路ＸＯＲ＿Ｈ１２７＿６の出力、排他的論理和回路ＸＯＲ＿Ｈ１２８＿６の出力、それから、データ信号Ｄ［６７］、及びデータ信号Ｄ［６７］が入力される。また、排他的論理和回路ＸＯＲ＿Ｈ１３３＿７は、４入力として、多入力排他的論理和回路ＸＯＲ＿０と同様に、排他的論理和回路ＸＯＲ＿Ｈ１２７＿７の出力、排他的論理和回路ＸＯＲ＿Ｈ１２８＿７の出力、それから、データ信号Ｄ［６８］、及びデータ信号Ｄ［６８］が入力される。
【００９８】
以上のように構成することで、多入力排他的論理和回路ＸＯＲ＿０〜多入力排他的論理和回路ＸＯＲ＿７は、第１の実施形態において説明した排他的論理和回路ＸＯＲ＿Ｈ（４入力排他的論理和回路）、排他的論理和回路ＸＯＲ＿Ｊ（８入力排他的論理和回路）と同様に、多入力の論理レベルのうちに偶数個のＬレベル（論理「０」）がある場合、出力端子からＬレベル（論理「０」）の出力信号（ＣＲＣ論理符号ＣＲＣ＿ＬＯＧＩＣ）を出力する。また、多入力排他的論理和回路ＸＯＲ＿０〜多入力排他的論理和回路ＸＯＲ＿７は、多入力の論理レベルのうちに奇数個のＬレベルがある場合、Ｈレベル（論理「１」）の出力信号（ＣＲＣ論理符号ＣＲＣ＿ＬＯＧＩＣ）を出力する。また、多入力排他的論理和回路ＸＯＲ＿０〜多入力排他的論理和回路ＸＯＲ＿７は、排他的論理和回路ＸＯＲ＿Ｈ（４入力排他的論理和回路）、排他的論理和回路ＸＯＲ＿Ｊ（８入力排他的論理和回路）と同様に、最適なドライビング能力を確保し、タイミングを高速化することができる。
【００９９】
図９に戻って、半導体装置１０のライト動作について、図１３を用いて説明する。
図１３は、半導体装置１０のライト動作（８ＩＯ入力）のタイミングチャートである。
なお、図１３において、データ入出力端子ＤＱに現れる入力信号の変化は、１つのデータ入出力端子ＤＱの入力信号を示している。
時刻ｔ１に、メモリコントローラが半導体装置１０にＷＲＩＴＥコマンドを供給する。
なお、メモリコントローラは、ＤＭ／ＤＢＩ端子に、データマスク信号でなくデータバスインバージョン信号を供給するものとする。なお、メモリコントローラは、データマスク信号及びデータバスインバージョン信号を供給しない場合、ＤＭ／ＤＢＩ端子をハイレベル又はロウレベルのどちらか一方の論理レベルに固定する。
【０１００】
データ入出力部１９は、メモリコントローラからＤＭ／ＤＢＩ端子を介してデータバスインバージョン信号を受け取り、時刻ｔ２〜ｔ３において、ＤＭ／ＤＢＩバスを介してデータバスインバージョン信号ＤＢＩ［７：０］を誤り検出符号生成回路２０に出力する。
また、データ入出力部１９は、メモリコントローラからデータ入出力端子ＤＱｎ（ｎ＝０〜７）各々を介してライトデータ（計６４ビット）を受け取り、時刻ｔ２〜ｔ３において、リードライトバスを介してライトデータＤＡＴＡ［６３：０］を誤り検出符号生成回路２０に出力する。さらに、データ入出力部１９は、ライトデータのうち９ビット目からメモリコントローラが送信したＣＲＣ符号を取り出し、ＣＲＣ信号線を介して、ＣＲＣ符号ＣＲＣ［７：０］を誤り検出符号生成回路２０に出力する。
【０１０１】
時刻ｔ３において、誤り検出符号生成回路２０は、制御回路１８から入力される制御信号Ｗｒｉｔｅ ＣＲＣ Ｃｔｒｌ ＣＬＫにより活性化され、データ入出力部１９からリードライトバスを介して入力されるライトデータＤＡＴＡ［６３：０］、及びデータ入出力部１９からＤＭ／ＤＢＩバスを介して入力されるデータバスインバージョン信号ＤＢＩ［７：０］に基づいて、ＣＲＣ論理符号ＣＲＣ＿ＬＯＧＩＣ［７：０］を生成する。
時刻ｔ４において、誤り検出符号生成回路２０は、ＣＲＣ論理符号ＣＲＣ＿ＬＯＧＩＣ［７：０］と、データ入出力部１９からＣＲＣ信号線を介して入力されるＣＲＣ符号ＣＲＣ［７：０］とを比較する。
時刻ｔ５において、誤り検出符号生成回路２０は、ＣＲＣ論理符号ＣＲＣ＿ＬＯＧＩＣ［７：０］と、データ入出力部１９からＣＲＣ信号線を介して入力されるＣＲＣ符号ＣＲＣ［７：０］とが不一致だった場合、判定結果信号Ｗｒｉｔｅ ＣＲＣ Ｅｒｒｏｒ Ｆｌａｇを活性レベル（Ｈレベル）として警告信号出力部２２に対して供給する。
警告信号出力部２２は、活性レベルの判定結果信号Ｗｒｉｔｅ ＣＲＣ Ｅｒｒｏｒ Ｆｌａｇを受け取った場合、ＡＬＥＲＴ＿Ｎ端子から活性レベル（Ｌレベル）のアラート信号をコントローラに出力し、コントローラにライトデータ又はデータバスインバージョン信号の再送をリクエストする。
【０１０２】
続いて、半導体装置１０のリード動作について、図１４を用いて説明する。
図１４は、半導体装置１０のリード動作（８ＩＯ出力）のタイミングチャートである。なお、図１３において、データ入出力端子ＤＱに現れる入力信号の変化は、１つのデータ入出力端子ＤＱの入力信号を示いている。
メモリコントローラが半導体装置１０にＲＥＡＤコマンドを供給する。なお、半導体装置１０は、ＤＭ／ＤＢＩ端子に、データマスク信号でなくデータバスインバージョン信号を供給するものとする。なお、メモリコントローラは、半導体装置１０がデータマスク信号及びデータバスインバージョン信号を供給しない場合、ＤＭ／ＤＢＩ端子をハイレベル又はロウレベルのどちらか一方の論理レベルに固定する。
データバスインバージョン回路２１は、メモリセルアレイ１１からリードライトバスを介してリードデータＤＡＴＡ［６３：０］を受け取り、所定の処理（上記多数決処理）を行い、データバスインバージョン信号ＤＢＩ［７：０］を生成し、ＤＭ／ＤＢＩバスを介して誤り検出符号生成回路２０、及びデータ入出力部１９に供給する。
【０１０３】
時刻ｔ２において、誤り検出符号生成回路２０は、制御回路１８から入力される制御信号Ｒｅａｄ ＣＲＣ Ｃｔｒｌ ＣＬＫにより活性化される。誤り検出符号生成回路２０は、メモリセルアレイ１１からリードライトバスを介して読み出されたリードデータＤＡＴＡ［６３：０］、及びデータバスインバージョン回路２１からＤＭ／ＤＢＩバスを介して入力されるデータバスインバージョン信号ＤＢＩ［７：０］に基づいて、ＣＲＣ演算結果として８ビットのＣＲＣ論理符号ＣＲＣ＿ＬＯＧＩＣ［７：０］を生成する。
また、誤り検出符号生成回路２０は、時刻ｔ３において、ＣＲＣ論理符号ＣＲＣ＿ＬＯＧＩＣ［７：０］をＣＲＣ符号ＣＲＣ［７：０］として、ＣＲＣ信号線を介してデータ入出力部１９に対して出力する。
データ入出力部１９は、データ入出力端子ＤＱｎ（ｎ＝０〜７）各々から８ビットのリードデータ（合計６４ビット）を連続して出力し、ＤＭ／ＤＢＩ端子からリードデータのビットのそれぞれに対応するデータバスインバージョン信号（８ビット）をリードデータに同期して出力する（ＢＬ１−８）。また、データ入出力部１９は、データ入出力端子ＤＱｎ（ｎ＝０〜７）各々から、ＢＬ８のリードデータの出力終了後の時刻ｔ４において、ＢＬ９のリードデータとしてＣＲＣ符号を出力する。
【０１０４】
次に、本実施例の変形例として、半導体装置１０のＩＯ構成を×８ＩＯ構成から×４ＩＯ構成とした半導体装置のライト動作、及びリード動作について、図１５及び図１６を用いて説明する。以下で説明する×４ＩＯ構成の半導体装置は、半導体装置１０のＩＯ構成のみを変更したもの、具体的には、図９に示す半導体装置１０のデータ入出力端子ＤＱｎをデータ入出力端子ＤＱｎ（ｎ＝０〜３）としたものであって、その他の構成は半導体装置１０と実質的に同一であるとする。図１５及び図１６では、×４ＩＯ構成において、ＢＬ８動作の場合（４×８＝３２ビットのメモリセルデータを４個のデータ入出力端子ＤＱからバースト長さ８で出力する動作）について説明する。この場合、未使用のリードライトバス（リードデータＤＡＴＡ[６３−３２]またはライトデータＤＡＴＡ[６３−３２]が転送されるバス配線）は、Ｈレベル又はＬレベルの一方に固定される。ここでは、誤り検出符号生成回路２０は、×８ＩＯ構成と同一のものを用いるため、×４ＩＯ構成の動作においても×８ＩＯ構成と同一のビット数のＣＲＣ演算結果が必要である。このため、ＩＯ数が少ない４ＩＯ構成では、９，１０ビット目の２倍のビットを用いて合計８ビットのＣＲＣ演算結果を出力する方式を用いる。
図１５は、半導体装置１０のライト動作（４ＩＯ入力）のタイミングチャートである。図１６は、半導体装置１０のリード動作（４ＩＯ出力）のタイミングチャートである。
図１５及び図１６に示すように、×４ＩＯ構成の場合の動作は、×８ＩＯ構成の場合の動作と実質的に同一であるので、相違点のみ説明する。
まず、図１５に示すように、データ入出力部１９は、メモリコントローラからデータ入出力端子ＤＱｎ（ｎ＝０〜３）各々を介してライトデータ（合計３２ビット）を受け取り、時刻ｔ２〜ｔ３において、リードライトバスを介してライトデータＤＡＴＡ［６３：０］を誤り検出符号生成回路２０に出力する。さらに、データ入出力部１９は、ライトデータのうち９、１０ビット目からメモリコントローラが送信したＣＲＣ符号を取り出し、ＣＲＣ信号線を介して、ＣＲＣ符号ＣＲＣ［７：０］を誤り検出符号生成回路２０に出力する。
また、図１６に示すように、データ入出力部１９は、データ入出力端子ＤＱｎ（ｎ＝０〜３）各々から３２ビットのリードデータ（合計３２ビット）を連続して出力し、ＤＭ／ＤＢＩ端子からリードデータのビットのそれぞれに対応するデータバスインバージョン信号をリードデータに同期して出力する（ＢＬ１−８）。データ入出力部１９は、データ入出力端子ＤＱｎ（ｎ＝０〜３）各々から、ＢＬ８のリードデータの出力終了後の時刻ｔ４において、ＢＬ９、ＢＬ１０のリードデータ（合計８ビット）としてＣＲＣ符号を出力する。
【０１０５】
このように、半導体装置１０は、データを記憶する複数のメモリセルであって、ビット線とワード線とに対応付けられているメモリセルを有するメモリセルアレイ（メモリセルアレイ１１）と、メモリセルアレイから読み出されたデータ、或いはメモリセルアレイへ書き込むデータに基づいて巡回冗長論理符号を生成する誤り検出符号生成回路（誤り検出符号生成回路２０）と、メモリセルアレイから読み出されたデータに巡回冗長論理符号を付加してデータ入出力端子を介して半導体装置の外部へリードデータとして出力し、或いは半導体装置の外部からライトデータが入力されて、メモリセルアレイへ書き込むデータを誤り検出符号生成回路に出力するデータ入出力部（データ入出力部１９）と、を備える。そして、誤り検出符号生成回路は、多入力論理回路（７２入力排他的論理和回路１０２ｂ）を含んで構成され、その３入力以上の入力端子は、メモリセルアレイから読み出されたデータ、及びメモリセルアレイへ書き込むデータが入力されることを特徴とする。
【０１０６】
本発明の半導体装置１０によれば、動作速度と駆動能力とのバランスが調整された多入力排他的論理和回路を含む誤り検出符号生成回路２０を有しているので、ＣＲＣ演算を高速に行うことができ、半導体装置１０のライト動作とリード動作を高速に行うことができる。
【０１０７】
本願の技術思想は、ＣＲＣ機能を有する半導体装置に適用できる。更に、図面で開示した各ブロックの接続方法や回路形式、その他の制御信号を生成する回路は、実施例が開示する回路形式に限られない。例えば、実施例において、誤り検出符号生成回路２０を構成する単位回路部として、２つの入力端子の論理レベルに対して排他的論理和演算（第１の論理演算）を行なう排他的論理和回路ＸＯＲ＿Ｄ（第１の２入力論理回路）と排他的論理和回路ＸＯＲ＿Ｆ（第２の２入力論理回路）を開示した。この単位回路部を、否定排他的論理和演算を行なう否定排他的論理和回路ＸＮＲ＿Ｃ（第１の２入力論理回路）と否定排他的論理和回路ＸＮＲ＿Ｅ（第２の２入力論理回路）で構成してもよい（図５参照）。なお、この場合、データ入出力部１９の入力ノード側で論理反転するインバータ回路を設ければ、誤り検出符号生成回路２０側で、ＣＲＣ符号ＣＲＣ［７：０］（巡回冗長符号）を論理反転する必要はなく、誤り検出符号生成回路２０の最終段の演算を行う回路を否定排他的論理和回路ＸＮＲ＿Ｃ（第１の２入力論理回路）のままとすることができる。或いは、データ入出力部１９の入力ノード側で論理反転するインバータ回路を設けず、最終段の演算を行う回路を排他的論理和回路ＸＯＲ＿Ｄ（第１の２入力論理回路）としてもよい。
また、本発明の半導体装置の技術思想は、様々な半導体装置に適用することができる。本発明の実施形態においては、主にメモリ（Memory）での実施例を開示したが、これに限られず、メモリ以外の半導体装置、例えば、ＣＰＵ（Central Processing Unit）、ＭＣＵ（Micro Control Unit）、ＤＳＰ（Digital Signal Processor）、ＡＳＩＣ（Application Specific Integrated Circuit）、ＡＳＳＰ（Application Specific Standard Product）等の半導体装置全般に、本発明を適用することができる。
また、このような本発明が適用された半導体装置の製品形態としては、例えば、ＳＯＣ（システムオンチップ）、ＭＣＰ（マルチチップパッケージ）やＰＯＰ（パッケージオンパッケージ）などが挙げられる。これらの任意の製品形態、パッケージ形態を有する半導体装置に対して本発明を適用することができる。
また、トランジスタは、電界効果トランジスタ（Field Eeffect Transistor;FET）であれば良く、ＭＯＳ（Metal Oxide Semiconductor）以外にもＭＩＳ（Metal-Insulator Semiconductor）、TFT(Thin Film Transistor)等の様々なＦＥＴに適用できる。トランジスタ等の様々なＦＥＴに適用できる。更に、装置内に一部のバイポーラ型トランジスタを有しても良い。
更に、ＰＭＯＳトランジスタ（Ｐ型チャネルＭＯＳトランジスタ）は、第２導電型のトランジスタ、ＮＭＯＳトランジスタ（Ｎ型チャネルＭＯＳトランジスタ）は、第１導電型のトランジスタの代表例である。
また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせ乃至選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得る各種変形、修正を含むことは勿論である。
【符号の説明】
【０１０８】
１０…半導体装置、１１…メモリセルアレイ、ＭＣ…メモリセル、ＷＬ…ワード線、ＤＬ…ビット線、１３…ロウデコーダ、１４…カラムデコーダ、１５…センスアンプ、１８…制御回路、１９…データ入出力部、２０…誤り検出符号生成回路、２１…データバスインバージョン回路、２２…警告信号出力部、１０１，１１１ｂ…オア回路、１０２…８ビットＣＲＣ符号生成回路、１０２ａ，１１２…ラッチ回路、１０２ｂ…７２入力排他的論理和回路、１０３…フリップフロップ回路、１０４…バッファ回路、１０５，１１４…遅延回路、１１０…８ビットＣＲＣ符号判定回路、１１１…８ビットＣＲＣ符号比較回路、１１１ａ，ＸＯＲ，ＸＮＲ…排他的論理和回路、１１３…アンド回路、ＩＮＶ１１，ＩＮＶ１２，ＩＮＶ２１，ＩＮＶ２２，ＩＮＶ３１，ＩＮＶ４１…インバータ回路、ＬＧＣ１３，ＬＧＣ１４，ＬＧＣ２３，ＬＧＣ２４，ＬＧＣ３２，ＬＧＣ４２…論理回路、３３ａ，４３ａ…トランスファーゲート回路、Ｐ１１，Ｐ１２，Ｐ１３ａ，Ｐ１３ｂ，Ｐ１４ａ，Ｐ１４ｂ，Ｐ２１，Ｐ２２，Ｐ２３，Ｐ２４，Ｐ３１，Ｐ３２，Ｐ３３，Ｐ４１，Ｐ４２，Ｐ４３…ＰＭＯＳトランジスタ、Ｎ１１，Ｎ１２，Ｎ１３，Ｎ１４，Ｎ２１，Ｎ２２，Ｎ２３ａ，Ｎ２３ｂ，Ｎ２４ａ，Ｎ２４ｂ，Ｎ３１，Ｎ３２，Ｎ３３，Ｎ４１，Ｎ４２，Ｎ４３…ＮＭＯＳトランジスタ、ＴＩＮ１…第１の入力端子、ＴＩＮ２…第２の入力端子、ＴＯＵＴ…出力端子、ＩＮ１…第１入力信号、ＩＮ２…第２入力信号、ＤＱ，ＤＱ０，ＤＱｎ…データ入出力端子、Ｎｄ１１，Ｎｄ１２，Ｎｄ２１，Ｎｄ２２，Ｎｄ３１，Ｎｄ４１…接続点
【特許請求の範囲】
【請求項１】
３入力以上の入力端子を含み当該３入力以上の入力端子の論理レベルについて論理演算を行う多入力論理回路を備え、当該多入力論理回路は、それぞれ２つの入力端子を含み当該２つの入力端子の論理レベルに対して前記論理演算を行う複数の２入力論理回路を含み、当該複数の２入力論理回路は、第１の２入力論理回路と当該第１の２入力論理回路よりも占有面積が小さく駆動能力が小さい第２の２入力論理回路とを含み、前記第１の２入力論理回路が前記多入力論理回路の最終段として動作し、前記第２の２入力論理回路が前記第１の２入力論理回路に信号を供給する前段回路の少なくとも一部として動作することを特徴とする半導体装置。
【請求項２】
前記複数の２入力論理回路は、排他的論理和回路または否定排他的論理和回路であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第２の２入力論理回路の出力段は、当該出力段の前段に位置する回路の出力信号を通過させるトランスファーゲート回路を備えることを特徴とする請求項１または請求項２に記載の半導体装置。
【請求項４】
データを記憶する複数のメモリセルであって、ビット線とワード線とに対応付けられているメモリセルを有するメモリセルアレイと、
前記メモリセルアレイから読み出されたデータ、或いは前記メモリセルアレイへ書き込むデータに基づいて巡回冗長論理符号を生成する誤り検出符号生成回路と、
前記メモリセルアレイから読み出されたデータに前記巡回冗長論理符号を付加してデータ入出力端子を介して半導体装置の外部へリードデータとして出力し、或いは半導体装置の外部からライトデータが入力されて、前記メモリセルアレイへ書き込むデータを前記誤り検出符号生成回路に出力するデータ入出力部と、を備え、
前記誤り検出符号生成回路は、
前記３入力以上の入力端子は、前記メモリセルアレイから読み出されたデータ、及び前記メモリセルアレイへ書き込むデータが入力されることを特徴とする請求項１から請求項３いずれか一項に記載の半導体装置。
【請求項５】
前記データ入出力部は、半導体装置の外部において前記ライトデータに基づいて生成された巡回冗長符号が入力され、当該巡回冗長符号を前記誤り検出符号生成回路へ出力し、
前記誤り検出符号生成回路が、前記メモリセルアレイへ書き込むデータに基づいて生成した前記巡回冗長論理符号と前記巡回冗長符号とを比較し、比較結果が一致しない場合、前記ライトデータの再送要求を示す再送要求信号を外部へ出力することを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記メモリセルアレイから読み出されたデータのうち一部のデータの論理レベルを変更し、変更したデータのビット列における位置を示すアドレス論理データを生成するデータバスインバージョン回路を備え、
前記誤り検出符号生成回路は、前記メモリセルアレイから読み出されたデータ、及び前記アドレス論理データに基づいて前記巡回冗長論理符号を生成し、
前記データ入出力部は、前記リードデータとともに前記巡回冗長論理符号を半導体装置の外部へ出力することを特徴とする請求項４または請求項５いずれか一項に記載の半導体装置。
【請求項７】
前記データ入出力部は、半導体装置の外部において前記ライトデータのうち一部のデータの論理レベルが変更された当該ライトデータのビット列における位置を示すアドレスデータが入力され、当該アドレスデータを前記誤り検出符号生成回路へ出力し、
前記誤り検出符号生成回路が、前記メモリセルアレイへ書き込むデータ、及び前記アドレスデータに基づいて前記巡回冗長論理符号を生成することを特徴とする請求項６に記載の半導体装置。
【請求項８】
メモリセルアレイと、
データ入出力部と、
前記メモリセルアレイと前記データ入出力部との間に配置され、複数のデータを転送するバス配線と、
前記バス配線から前記複数のデータを受け取り、前記複数のデータに対し複数段階の第１の論理演算を行い符号化データを生成し、当該符号化データを前記データ入出力部に供給する符号生成回路と、を備え、
当該符号生成回路は、それぞれ２つの入力端子を含み当該２つの入力端子の論理レベルに対して前記第１の論理演算を行う複数の２入力論理回路を含み、当該複数の２入力論理回路は、第１の２入力論理回路と当該第１の２入力論理回路よりも占有面積が小さく駆動能力が小さい複数の第２の２入力論理回路とを含み、前記第１の２入力論理回路が前記複数段階の前記第１の論理演算のうちの最終段の論理演算を行うように構成され、前記複数の第２の２入力論理回路が前記複数段階の前記第１の論理演算のうちの前記最終段を除く前段の論理演算の一部を行うように構成されることを特徴とする半導体装置。
【請求項９】
前記データ入出力部は、前記符号化データを受け取る入力ノードを含み、
前記符号生成回路の前記第１の２入力論理回路は、前記データ入出力部の前記入力ノードと接続された出力ノードを含むことを特徴とする請求項８に記載の半導体装置。
【請求項１０】
前記第１の論理演算が、排他的論理和または否定排他的論理和であることを特徴とする請求項８に記載の半導体装置。
【請求項１１】
前記符号生成回路は、それぞれが前記第１の２入力論理回路と実質的に同一の回路構成を含む複数の第３の２入力論理回路を含み、当該複数の第３の２入力論理回路が、前記前段の論理演算を前記複数の第２の２入力論理回路と協同して行うように構成されることを特徴とする請求項８に記載の半導体装置。
【請求項１２】
メモリセルアレイと、
データ入出力部と、
前記メモリセルアレイと前記データ入出力部との間に配置され、複数のデータを転送するバス配線と、
前記バス配線から前記複数のデータを受け取り、前記複数のデータに対し複数段階の第１の論理演算を行い符号化データを生成し、当該符号化データを前記データ入出力部に供給する符号生成回路と、を備え、
当該符号生成回路は、それぞれ、第１の２入力論理回路と当該第１の２入力論理回路よりも占有面積が小さく駆動能力が小さい２つの第２の２入力論理回路とを含む複数の単位回路部であって、それぞれ、当該２つの第２の２入力論理回路の出力ノードが当該第１の２入力論理回路の２つの入力端子にそれぞれ接続された前記複数の単位回路部を含み、当該複数の単位回路部が前記複数段階の前記第１の論理演算を行うことを特徴とする半導体装置。
【請求項１３】
前記データ入出力部は、前記符号化データを受け取る入力ノードを含み、
前記符号生成回路の前記複数の単位回路部のうちの１つの単位回路部の前記第１の２入力論理回路の出力ノードが、前記データ入出力部の前記入力ノードに接続されることを特徴とする請求項１２に記載の半導体装置。
【請求項１４】
前記符号生成回路の前記複数の単位回路部の各々の前記第１の２入力論理回路及び前記２つの第２の２入力論理回路とが、排他的論理和回路又は否定排他論理和回路であることを特徴とする請求項１２に記載の半導体装置。
【請求項１】
３入力以上の入力端子を含み当該３入力以上の入力端子の論理レベルについて論理演算を行う多入力論理回路を備え、当該多入力論理回路は、それぞれ２つの入力端子を含み当該２つの入力端子の論理レベルに対して前記論理演算を行う複数の２入力論理回路を含み、当該複数の２入力論理回路は、第１の２入力論理回路と当該第１の２入力論理回路よりも占有面積が小さく駆動能力が小さい第２の２入力論理回路とを含み、前記第１の２入力論理回路が前記多入力論理回路の最終段として動作し、前記第２の２入力論理回路が前記第１の２入力論理回路に信号を供給する前段回路の少なくとも一部として動作することを特徴とする半導体装置。
【請求項２】
前記複数の２入力論理回路は、排他的論理和回路または否定排他的論理和回路であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第２の２入力論理回路の出力段は、当該出力段の前段に位置する回路の出力信号を通過させるトランスファーゲート回路を備えることを特徴とする請求項１または請求項２に記載の半導体装置。
【請求項４】
データを記憶する複数のメモリセルであって、ビット線とワード線とに対応付けられているメモリセルを有するメモリセルアレイと、
前記メモリセルアレイから読み出されたデータ、或いは前記メモリセルアレイへ書き込むデータに基づいて巡回冗長論理符号を生成する誤り検出符号生成回路と、
前記メモリセルアレイから読み出されたデータに前記巡回冗長論理符号を付加してデータ入出力端子を介して半導体装置の外部へリードデータとして出力し、或いは半導体装置の外部からライトデータが入力されて、前記メモリセルアレイへ書き込むデータを前記誤り検出符号生成回路に出力するデータ入出力部と、を備え、
前記誤り検出符号生成回路は、
前記３入力以上の入力端子は、前記メモリセルアレイから読み出されたデータ、及び前記メモリセルアレイへ書き込むデータが入力されることを特徴とする請求項１から請求項３いずれか一項に記載の半導体装置。
【請求項５】
前記データ入出力部は、半導体装置の外部において前記ライトデータに基づいて生成された巡回冗長符号が入力され、当該巡回冗長符号を前記誤り検出符号生成回路へ出力し、
前記誤り検出符号生成回路が、前記メモリセルアレイへ書き込むデータに基づいて生成した前記巡回冗長論理符号と前記巡回冗長符号とを比較し、比較結果が一致しない場合、前記ライトデータの再送要求を示す再送要求信号を外部へ出力することを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記メモリセルアレイから読み出されたデータのうち一部のデータの論理レベルを変更し、変更したデータのビット列における位置を示すアドレス論理データを生成するデータバスインバージョン回路を備え、
前記誤り検出符号生成回路は、前記メモリセルアレイから読み出されたデータ、及び前記アドレス論理データに基づいて前記巡回冗長論理符号を生成し、
前記データ入出力部は、前記リードデータとともに前記巡回冗長論理符号を半導体装置の外部へ出力することを特徴とする請求項４または請求項５いずれか一項に記載の半導体装置。
【請求項７】
前記データ入出力部は、半導体装置の外部において前記ライトデータのうち一部のデータの論理レベルが変更された当該ライトデータのビット列における位置を示すアドレスデータが入力され、当該アドレスデータを前記誤り検出符号生成回路へ出力し、
前記誤り検出符号生成回路が、前記メモリセルアレイへ書き込むデータ、及び前記アドレスデータに基づいて前記巡回冗長論理符号を生成することを特徴とする請求項６に記載の半導体装置。
【請求項８】
メモリセルアレイと、
データ入出力部と、
前記メモリセルアレイと前記データ入出力部との間に配置され、複数のデータを転送するバス配線と、
前記バス配線から前記複数のデータを受け取り、前記複数のデータに対し複数段階の第１の論理演算を行い符号化データを生成し、当該符号化データを前記データ入出力部に供給する符号生成回路と、を備え、
当該符号生成回路は、それぞれ２つの入力端子を含み当該２つの入力端子の論理レベルに対して前記第１の論理演算を行う複数の２入力論理回路を含み、当該複数の２入力論理回路は、第１の２入力論理回路と当該第１の２入力論理回路よりも占有面積が小さく駆動能力が小さい複数の第２の２入力論理回路とを含み、前記第１の２入力論理回路が前記複数段階の前記第１の論理演算のうちの最終段の論理演算を行うように構成され、前記複数の第２の２入力論理回路が前記複数段階の前記第１の論理演算のうちの前記最終段を除く前段の論理演算の一部を行うように構成されることを特徴とする半導体装置。
【請求項９】
前記データ入出力部は、前記符号化データを受け取る入力ノードを含み、
前記符号生成回路の前記第１の２入力論理回路は、前記データ入出力部の前記入力ノードと接続された出力ノードを含むことを特徴とする請求項８に記載の半導体装置。
【請求項１０】
前記第１の論理演算が、排他的論理和または否定排他的論理和であることを特徴とする請求項８に記載の半導体装置。
【請求項１１】
前記符号生成回路は、それぞれが前記第１の２入力論理回路と実質的に同一の回路構成を含む複数の第３の２入力論理回路を含み、当該複数の第３の２入力論理回路が、前記前段の論理演算を前記複数の第２の２入力論理回路と協同して行うように構成されることを特徴とする請求項８に記載の半導体装置。
【請求項１２】
メモリセルアレイと、
データ入出力部と、
前記メモリセルアレイと前記データ入出力部との間に配置され、複数のデータを転送するバス配線と、
前記バス配線から前記複数のデータを受け取り、前記複数のデータに対し複数段階の第１の論理演算を行い符号化データを生成し、当該符号化データを前記データ入出力部に供給する符号生成回路と、を備え、
当該符号生成回路は、それぞれ、第１の２入力論理回路と当該第１の２入力論理回路よりも占有面積が小さく駆動能力が小さい２つの第２の２入力論理回路とを含む複数の単位回路部であって、それぞれ、当該２つの第２の２入力論理回路の出力ノードが当該第１の２入力論理回路の２つの入力端子にそれぞれ接続された前記複数の単位回路部を含み、当該複数の単位回路部が前記複数段階の前記第１の論理演算を行うことを特徴とする半導体装置。
【請求項１３】
前記データ入出力部は、前記符号化データを受け取る入力ノードを含み、
前記符号生成回路の前記複数の単位回路部のうちの１つの単位回路部の前記第１の２入力論理回路の出力ノードが、前記データ入出力部の前記入力ノードに接続されることを特徴とする請求項１２に記載の半導体装置。
【請求項１４】
前記符号生成回路の前記複数の単位回路部の各々の前記第１の２入力論理回路及び前記２つの第２の２入力論理回路とが、排他的論理和回路又は否定排他論理和回路であることを特徴とする請求項１２に記載の半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【公開番号】特開２０１３−７３６６３（Ｐ２０１３−７３６６３Ａ）
【公開日】平成２５年４月２２日（２０１３．４．２２）
【国際特許分類】
【出願番号】特願２０１１−２１４３５６（Ｐ２０１１−２１４３５６）
【出願日】平成２３年９月２９日（２０１１．９．２９）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
【公開日】平成２５年４月２２日（２０１３．４．２２）
【国際特許分類】
【出願日】平成２３年９月２９日（２０１１．９．２９）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
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