半導体装置
【課題】半導体装置の動作テストのスループットを向上させる。
【解決手段】判定回路１１２は、２つのメモリバンクＢＡＮＫ（Ａ）、ＢＡＮＫ（Ｅ）から読み出される計１６ビットのテストデータを検査する。検査対象となる１６ビットのメモリセルＭＣにはすべて「Ｈ」の書き込みが実行されており、いずれのメモリセルＭＣに異常がなければそのまま「Ｈ」が読み出される。判定回路１１２は、メモリバンクＢＡＮＫ（Ａ）のテストデータ同士を比較する第１検出回路１２４とメモリバンクＢＡＮＫ（Ｅ）のテストデータ同士を比較する第２検出回路１２６に加えて、更に、メモリバンクＢＡＮＫ（Ａ）のテストデータとメモリバンクＢＡＮＫ（Ｅ）のテストデータを比較する第３検出回路１２８を備える。
【解決手段】判定回路１１２は、２つのメモリバンクＢＡＮＫ（Ａ）、ＢＡＮＫ（Ｅ）から読み出される計１６ビットのテストデータを検査する。検査対象となる１６ビットのメモリセルＭＣにはすべて「Ｈ」の書き込みが実行されており、いずれのメモリセルＭＣに異常がなければそのまま「Ｈ」が読み出される。判定回路１１２は、メモリバンクＢＡＮＫ（Ａ）のテストデータ同士を比較する第１検出回路１２４とメモリバンクＢＡＮＫ（Ｅ）のテストデータ同士を比較する第２検出回路１２６に加えて、更に、メモリバンクＢＡＮＫ（Ａ）のテストデータとメモリバンクＢＡＮＫ（Ｅ）のテストデータを比較する第３検出回路１２８を備える。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、半導体装置の動作テストに関する。
【背景技術】
【０００２】
ＤＲＡＭ（Dynamic Random Access Memory）などの半導体装置は、一枚のシリコンウェハーを用いて多数個同時に作製される。ウェハー上のＤＲＡＭ群に対しては、動作を確認するためのテスト（以下、「動作テスト」とよぶ）が行われ、良品と不良品に選別される。動作テストに際しては、通常、同一シリコンウェハー上に形成される複数個のＤＲＡＭに同一クロックを供給し、各ＤＲＡＭを同時動作させ、各ＤＲＡＭから送出されてくるデータを検出する。
【０００３】
一例として、８ビットのデータをパラレルに入出力するＤＲＡＭを想定し、入出力端子をＤＱ０〜ＤＱ７とする。まず、ＤＱ０〜ＤＱ７にテスタのプローブ（以下、単に「テストピン」とよぶ）を接続し、メモリバンクおよびメモリセルを指定した上で、８ビットのデータを書き込む。一例として、すべてのＤＱ０〜ＤＱ７から「Ｈ：ハイレベル」を書き込む。次に、書き込み対象となったメモリセルのデータを読み出し、ＤＱ０〜ＤＱ７から書き込んだとおりの「Ｈ」が出力されるかを確認する。不良メモリセルからは「Ｈ」が出力されないため、ＤＱ０〜ＤＱ７からの出力を確認することにより不良メモリセルの存否を確認できる。
【０００４】
一般的なＤＲＡＭは複数のメモリバンクを有しているため（特許文献１）参照、動作テストはバンクごとに実行される。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００６−２５３２７０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
今後、ＤＲＡＭはいっそう大容量化していくため、複数のメモリバンクを有するＤＲＡＭを少ないテストピンを用いて高速にテストすることが望まれる。このような要請はＤＲＡＭに限らず、複数のメモリバンクを有する全ての半導体装置において当てはまる。
【課題を解決するための手段】
【０００７】
本発明に係る半導体装置は、複数のデータ端子と、複数のデータ端子それぞれに対応する複数の第１のメモリセルを有する第１のメモリバンクと、複数のデータ端子それぞれに対応する複数の第２のメモリセルを有する第２のメモリバンクと、第１及び第２のメモリバンクの双方が選択された時に、第１のメモリバンクの複数の第１のメモリセルから出力された複数の第１のデータと第２のメモリバンクの複数の第２のメモリセルから出力された複数の第２のデータとが互いに一致しているか否かを判定し、その判定結果に応じて複数の第１のデータを対応する複数のデータ端子から出力させるか否かを制御する判定回路と、を備える。
【発明の効果】
【０００８】
本発明によれば、半導体装置の動作テストにおけるスループットを向上させることができる。
【図面の簡単な説明】
【０００９】
【図１】半導体装置の機能ブロック図である。
【図２】メモリバンクとスイッチ回路の周辺回路図である。
【図３】マルチプレクサと判定回路の周辺回路図である。
【図４】判定回路の回路図である。
【図５】入出力回路の回路図である。
【図６】入出力回路における各種信号の関係を示す表である。
【図７】動作テスト時において判定回路による不良検出がなされなかったときのタイムチャートである。
【図８】動作テスト時において判定回路による不良検出がなされたときのタイムチャートである。
【図９】通常動作時におけるタイムチャートである。
【図１０】動作テスト時の書き込み処理を説明するための回路図である。
【図１１】変形例における判定回路の回路図である。
【発明を実施するための形態】
【００１０】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。本実施形態においては、半導体装置としてＤＲＡＭを対象として説明するが、本発明はＤＲＡＭに限定されるものではない。
【００１１】
図１は、半導体装置１００の機能ブロック図である。半導体装置１００は、アドレス／コマンドデコーダ１０２を備えている。アドレス／コマンドデコーダ１０２は、外部から供給されるアドレス情報ＢＡ，ＡＤＤとコマンドＣＭＤを受け付け、内部アドレス情報及び内部コマンドＩＣＭＤを出力する。内部アドレス情報は、メモリバンクを指定する内部バンクアドレスＩＢＡと、指定されたメモリバンク内のメモリセルを指定する内部メモリアドレスＩＡＤＤを含む。これらバンクアドレスＩＢＡ及び内部メモリアドレスＩＡＤＤは、記憶領域１０６に供給される。内部コマンドＩＣＭＤは、記憶領域１０６とテスト回路１０４に供給される。内部コマンドＩＣＭＤには、リードコマンドやライトコマンドのほか、テストコマンドなどがある。
【００１２】
テスト回路１０４は、テストコマンドが入力されたとき、動作テスト信号ＴＥＳＴを活性化する。動作テスト信号ＴＥＳＴはハイアクティブである。動作テスト信号ＴＥＳＴは、記憶領域１０６、マルチプレクサ１１０、判定回路１１２および入出力回路１１４に供給される。
【００１３】
本実施形態における記憶領域１０６は、８枚のメモリバンクＢＡＮＫ（Ａ）〜ＢＡＮＫ（Ｈ）を含む。メモリバンクとはコマンドの実行単位であり、これらメモリバンクＢＡＮＫ（Ａ）〜ＢＡＮＫ（Ｈ）は互いに非排他的に動作する。各メモリバンクＢＡＮＫ（Ａ）〜ＢＡＮＫ（Ｈ）は互いに異なるタイミングで動作を行うため、メモリバンク間におけるデータの衝突は生じない。ただし、動作テスト時においては２つのメモリバンクから同時に読み出しを実行する。これについては後述する。これらのメモリバンクは、ＢＡＮＫ（Ａ）〜ＢＡＮＫ（Ｄ）、ＢＡＮＫ（Ｅ）〜ＢＡＮＫ（Ｈ）の２グループに分かれる。メモリバンクＢＡＮＫ（Ａ）〜ＢＡＮＫ（Ｄ）にはスイッチ回路１０８ａが接続され、メモリバンクＢＡＮＫ（Ｅ）〜ＢＡＮＫ（Ｈ）にはスイッチ回路１０８ｂが接続される。
【００１４】
各メモリバンクＢＡＮＫ（Ａ）〜（Ｈ）は、６４ビットのデータをパラレルに入出力する。詳細は後述するが、メモリバンクＢＡＮＫ（Ａ）〜（Ｈ）は８組のＭＩＯ線を有し、各組は８本のＭＩＯ線からなるため、合計で６４ビットのデータをパラレルに入出力する。メモリバンクＢＡＮＫ（Ａ）〜ＢＡＮＫ（Ｄ）とスイッチ回路１０８は第１バス１１６ａで接続される。後述するように、第１バス１１６ａはリードライトアンプを介してＭＩＯ線に接続される。スイッチ回路１０８ａは、内部バンクアドレスＩＢＡに基づいて４つのメモリバンクＢＡＮＫ（Ａ）〜ＢＡＮＫ（Ｄ）にそれぞれ対応する第１バス１１６ａのいずれかと第２バス１１８ａを接続する。同様に、スイッチ回路１０８ｂは、内部バンクアドレスＩＢＡに基づいて４つのメモリバンクＢＡＮＫ（Ｅ）〜ＢＡＮＫ（Ｈ）にそれぞれ対応する第１バス１１６ｂのいずれかと第２バス１１８ｂを接続する。第２バス１１８ａ、１１８ｂは、６４ビットのデータをパラレルに転送するバスである。第２バス１１８ａ、１１８ｂを転送されるデータは、マルチプレクサ１１０と判定回路１１２に供給される。
【００１５】
マルチプレクサ１１０は、第２バス１１８ａ、１１８ｂのいずれかを第３バス１２０と接続する。第３バス１２０は、６４ビットをパラレル転送するバスである。すなわち、マルチプレクサ１１０は、スイッチ回路１０８ａ、１０８ｂからパラレル出力される最大１２８ビットのデータのうち、６４ビットのデータを第３バス１２０を介して入出力回路１１４にパラレル出力する。
【００１６】
入出力回路１１４は、８つの入出力端子ＤＱ０〜ＤＱ７と接続される。入出力回路１１４は、マルチプレクサ１１０から供給される６４ビットのデータをシリアライズすることにより、８ビットのデータをパラレルに８回出力する。こうして、いずれかのメモリバンクからパラレルに読み出された６４ビットのデータは、８ビットずつ入出力端子ＤＱ０〜ＤＱ７からシリアルに出力される。
【００１７】
ライトコマンドが入力されたときには、入出力端子ＤＱ０〜ＤＱ７からパラレルに入力された８ビットのデータは、アドレス情報により指定されたメモリバンクの指定されたアドレスに書き込まれる。
【００１８】
リードコマンドが入力されたときにはリード信号ＲＤが活性化され、ライトコマンドが入力されたときにはライト信号ＷＲが活性化される。リード信号ＲＤとライト信号ＷＲはマルチプレクサ１１０と入出力回路１１４に供給される。マルチプレクサ１１０と入出力回路１１４は、リード信号ＲＤとライト信号ＷＲにより読み出し動作または書き込み動作を実行する。
【００１９】
判定回路１１２は、動作テストの実行時、すなわち、動作テスト信号ＴＥＳＴがハイレベルに活性化されたときに作動する。判定回路１１２は、第２バス１１８ａ、１１８ｂを転送されるデータをビット単位で比較することにより、不良メモリセルが存在しないかを検査する。判定回路１１２の詳細については、図４および図１１に関連して詳述する。
【００２０】
図２は、メモリバンクＢＡＮＫ（Ａ）とスイッチ回路１０８ａの周辺回路図である。８個の入出力端子ＤＱ０〜ＤＱ７にはそれぞれ１組のＭＩＯ線（ＭＩＯ０〜ＭＩＯ７）が対応づけられる。１組のＭＩＯ線は、８本のＭＩＯ線からなる。８個の入出力端子ＤＱ０〜ＤＱ７に対応して、メモリバンクＢＡＮＫ（Ａ）に含まれる複数のメモリセルアレイ１２２も８グループに分類される。
【００２１】
メモリバンクＢＡＮＫ（Ａ）には、ＸデコーダＸＤＥＣとＹデコーダＹＤＥＣ０〜ＹＤＥＣ７が配置される。ＸデコーダＸＤＥＣは、アクティブコマンドに同期して入力された内部メモリアドレスＩＡＤＤにしたがって、メインワードドライバＭＷＤ及びサブワードドライバＳＷＤを制御する。ＹデコーダＹＤＥＣは、リードコマンド又はライトコマンドに同期して入力された内部メモリアドレスＩＡＤＤにしたがって、センスアンプ回路ＳＡを選択する。これにより、アクセス対象となるメモリセルＭＣが特定される。
【００２２】
メモリバンクＢＡＮＫ（Ａ）に含まれるメモリセルアレイ１２２はマトリックス状に配置される。メインワードドライバＭＷＤはメインワードラインＭＷＬを介して各メモリセルアレイ１２２に配置されるサブワードドライバＳＷＤを制御する。
【００２３】
メモリセルアレイ１２２においては、複数のワードラインＷＬとビットラインＢＬが交差し、その交点にメモリセルＭＣが配置される。メモリセルアレイ１２２の周囲にはセンスアンプ回路ＳＡとサブワードドライバＳＷＤが配置される。いずれかのワードラインＷＬが活性化されると、これに対応するメモリセルＭＣがビットラインＢＬに接続され、メモリセルＭＣに保持されていた電荷に応じてビットラインＢＬの電位が変化する。ビットラインＢＬの電位変化は、センスアンプ回路ＳＡによって増幅され、リードデータとして出力される。リードデータは、ＬＩＯ線およびＭＩＯ線を経由して伝達され、リードライトアンプＲＷＡによりさらに増幅された上で、スイッチ回路１０８ａに供給される。本実施形態による半導体装置１００は８ビットプリフェッチを行うＤＲＡＭであり、したがって１つの入出力端子ＤＱ当たり８ビット分のメモリセルＭＣのデータがまとめて読み出される。本実施形態による半導体装置１００は８個の入出力端子ＤＱ０〜ＤＱ７を有しているので、合計、６４ビットのデータが第１バス１１６ａを介してパラレルに伝送される。
【００２４】
図３は、マルチプレクサ１１０と判定回路１１２の周辺回路図である。本実施形態における半導体装置１００では、動作テスト時においては、２つのメモリバンクから同時に読み出しを実行する。メモリバンクＢＡＮＫ（Ａ）〜ＢＡＮＫ（Ｄ）、ＢＡＮＫ（Ｅ）〜ＢＡＮＫ（Ｈ）からそれぞれアクセス対象となるメモリバンクが１つずつ選択される。以下、メモリバンクＢＡＮＫ（Ａ）とメモリバンクＢＡＮＫ（Ｅ）から読み出しを実行するとして説明する。また、メモリバンクＢＡＮＫ（Ａ）、ＢＡＮＫ（Ｅ）それぞれにおいて動作テスト対象となるビットデータをＡ０〜Ａ７、Ｅ０〜Ｅ７とする。これら１６ビットのデータは、スイッチ回路１０８ａ、１０８ｂを経由してマルチプレクサ１１０と判定回路１１２に入力される。
【００２５】
まず、Ａ０〜Ａ７、Ｅ０〜Ｅ７にテストデータとして「Ｈ（ハイレベル・ビットデータ）」の書き込みを実行する。テストデータの入力は、入出力端子ＤＱ０〜ＤＱ３を介して行う。入出力端子ＤＱ４〜ＤＱ７には何も入力しない。したがって、動作テスト時においては、テストピンは入出力端子ＤＱ０〜ＤＱ３のみに接続される。動作テスト時においては、入出力回路１１４及びマルチプレクサ１１０は入出力端子ＤＱ０〜ＤＱ３を介して入力された４ビットのテストデータを、Ａ０〜Ａ３，Ａ４〜Ａ７、Ｅ０〜Ｅ３，Ｅ４〜Ｅ７として共通に使用する。したがって、入出力端子ＤＱ０〜ＤＱ３にいずれも「Ｈ」のテストデータを入力すれば、Ａ０〜Ａ７、Ｅ０〜Ｅ７はいずれも「Ｈ」となる。
【００２６】
読み出し時においては、リード信号ＲＤが活性化され、マルチプレクサ１１０は１６ビットのＡ０〜Ａ７、Ｅ０〜Ｅ７のうち、８ビットのＡ０〜Ａ７を第３バス１２０を介して入出力回路１１４に出力する。
【００２７】
入出力回路１１４は、Ａ０〜Ａ７のうち、Ａ０〜Ａ３を入出力端子ＤＱ０〜ＤＱ３から出力する。入出力端子ＤＱ４〜ＤＱ７からは何も出力しない。上述の通り、動作テスト時においては、テストピンは入出力端子ＤＱ０〜ＤＱ３のみに接続される。詳細は後述するが、本実施形態における半導体装置１００では、２つのメモリバンクを４本のテストピンで検査できる。いいかえれば、１６ビット分のメモリセルＭＣの良否を４本のテストピンで検査できる。ただし、出力の対象となるのはＡ０〜Ａ３の４ビットのみである。
【００２８】
判定回路１１２は、Ａ０〜Ａ７、Ｅ０〜Ｅ７にテストデータ「Ｈ」が正常に書き込まれているか否かを判定する。不良検出したときには、判定信号ＮＧをハイレベルに活性化する。すなわち、不良検出時にはハイレベル、非検出時にはローレベルとなる信号である。判定信号ＮＧが活性化されると、入出力回路１１４はＡ０〜Ａ３の出力を抑止する。Ａ０〜Ａ３が「第１のビットグループ」、Ａ４〜Ａ７が「第２のビットグループ」、Ｂ０〜Ｂ３が「第３のビットグループ」、Ｂ４〜Ｂ７が「第４のビットグループ」に対応する。
【００２９】
図４は、判定回路１１２の回路図である。判定回路１１２は、第１検出回路１２４、第２検出回路１２６および第３検出回路１２８を含む。第１検出回路１２４は、メモリバンクＢＡＮＫ（Ａ）の８ビットのデータＡ０〜Ａ７を互いに比較する。具体的には、Ａ０とＡ４、Ａ１とＡ５・・・をそれぞれＥＯＲ回路（排他的論理和回路）により比較する。ＥＯＲ回路の出力はＯＲ回路により集約され、検査信号ＮＧ１となる。メモリセルに不良がなければ、Ａ０〜Ａ７の論理レベルはすべて「Ｈ」となるはずである。したがって、Ａ０〜Ａ７を書き込んだメモリセルＭＣに異常がなければ、検査信号ＮＧ１はローレベル（不活性）となる。第２検出回路１２６は、メモリバンクＢＡＮＫ（Ｅ）の８ビットのデータＥ０〜Ｅ７を互いに比較する。第２検出回路１２６の構成は第１検出回路１２４と同様である。第２検出回路１２６の出力である検査信号ＮＧ２は、Ｅ０〜Ｅ７を書き込んだメモリセルＭＣに異常がなければローレベル（不活性）となる。
【００３０】
第３検出回路１２８は、Ａ０とＥ０、Ａ１とＥ１・・・をそれぞれＥＯＲ回路により比較する。ＥＯＲ回路の出力はＯＲ回路により集約され、検査信号ＮＧ３となる。比較対象となったＡ０、Ｅ０、Ａ１・・・を書き込まれたメモリセルＭＣに異常がなければ検査信号ＮＧ３はローレベル（不活性）となる。
【００３１】
検査信号ＮＧ１〜ＮＧ３はＯＲ回路により集約され、判定信号ＮＧとなる。判定信号ＮＧがハイレベル（活性レベル）となるとき、入出力回路１１４は入出力端子ＤＱ０〜ＤＱ４からのＡ０〜Ａ３の出力を抑止する。
【００３２】
一例として、Ａ０〜Ａ７、Ｅ０〜Ｅ７に対応する１６個のメモリセルＭＣのうち、Ａ０に対応するメモリセルＭＣ（以下、「メモリセルＭＣ（Ａ０）」とよぶ）のみに異常があるときには、第１検出回路１２４が検査信号ＮＧ１を活性化するため、判定信号ＮＧも活性化される。他の例として、メモリセルＭＣ（Ｅ０）に異常があるときには、第２検出回路１２６が検査信号ＮＧ２を活性化する。メモリセルＭＣ（Ａ０）とメモリセルＭＣ（Ａ４）に異常があるときには、第１検出回路１２４は不良検出できないが、第３検出回路１２８が検査信号ＮＧ１を活性化するため、判定信号ＮＧが活性化される。
【００３３】
メモリセルＭＣ（Ａ０）、ＭＣ（Ａ４）、ＭＣ（Ｅ０）に異常があるときには、第２検出回路１２６により異常検出される。メモリセルＭＣ（Ａ０）、ＭＣ（Ａ４）、ＭＣ（Ｅ０）、ＭＣ（Ｅ４）に異常があるときには、判定信号ＮＧは活性化されない。このときには、入出力端子ＤＱ０〜ＤＱ４からＡ０〜Ａ３が出力される。Ａ０がＨではないため、これによりテスタは不良の発生を検出できる。すなわち、２つのメモリバンクにおける１６個のメモリセルＭＣ（Ａ０〜Ａ７、Ｅ０〜Ｅ７）における１以上の不良を４つのテストピンで検査できる。
【００３４】
図５は、入出力回路１１４の回路図である。入出力回路１１４は、入力制御回路１３０と出力制御回路１３２を含む。入出力端子ＤＱ０〜ＤＱ３は入力バッファ１３４ａ、出力バッファ１３６ａを介して第３バス１２０と接続され、入力端子ＤＱ４〜ＤＱ７は、入力バッファ１３４ｂ、出力バッファ１３６ｂを介して第３バス１２０と接続される。
【００３５】
ライト信号ＷＲが活性化されると、入力制御回路１３０はＤＱ０〜ＤＱ３のデータを入力バッファ１３４ｂ、ＤＱ４〜ＤＱ７のデータを入力バッファ１３４ａに取り込み、第３バス１２０を介してメモリセルアレイ１２２へ入力データを送る。動作テスト時において動作テスト信号ＴＥＳＴが活性化されたときにも、読み出しの前にテストデータの書き込みが実行される。テストデータの書き込みに関しては図１０に関連して後述する。
【００３６】
リード信号ＲＤが活性化されると、出力制御回路１３２は第３バス１２０を流れるデータの出力バッファ１３６ａ、１３６ｂへの出力を制御する。出力バッファ１３６ａ、１３６ｂに書き込まれたデータはＤＱ０〜ＤＱ７から外部出力される。
【００３７】
動作テストの実行時には動作テスト信号ＴＥＳＴはハイアクティブとなる。ここで、判定回路１１２において不良のメモリセルＭＣを検出したとすると、判定信号ＮＧはハイレベルに活性化されることになる。このとき、出力バッファ１３６ｂを制御する制御信号ＣＴＲＬ［３：０］はローレベルに不活性化され、出力バッファ１３６ｂからデータは出力されない。一方、動作テスト信号ＴＥＳＴがハイレベルとなるときには、制御信号ＣＴＲＬ［７：４」も不活性となり、入出力端子ＤＱ４〜ＤＱ７からの出力も抑止される。すなわち、不良信号ＮＧが活性化されると、入出力端子ＤＱ０〜ＤＱ７のいずれかれもデータは出力されない。
【００３８】
動作テストの実行時において、判定回路１１２により不良のメモリセルＭＣが検出されなかったときには、判定信号ＮＧは不活性（ローレベル）となる。制御信号ＣＴＲＬ［３：０］はハイレベルに活性化され、出力バッファ１３６ｂはＡ０〜Ａ３をＤＱ０〜ＤＱ３から出力する。一方、制御信号ＣＴＲＬ［７：４」は不活性となる。すなわち、不良信号ＮＧが不活性のときには、入出力端子ＤＱ０〜ＤＱ３のみからＡ０〜Ａ３が出力される。この場合には、Ａ０〜Ａ３を外部のテスタで検査することにより、不良の存否を確認する。
【００３９】
通常動作時においては、動作テスト信号ＴＥＳＴはローレベルに不活性化される。また、判定信号ＮＧもローレベルに不活性化される。この結果、制御信号ＣＴＲＬ［７：０］はハイレベルに活性化され、ＤＱ０〜ＤＱ７から８ビットのデータＡ０〜Ａ７がパラレル出力される。以上の関係を整理したのが図６である。
【００４０】
図７は、動作テスト時において判定回路１１２による不良検出がなされなかったときのタイムチャートである。アドレス／コマンドデコーダ１０２には、テストコマンド、ＡＣＴコマンド、リードコマンドが順次入力される。また、メモリバンクＢＡＮＫ（Ａ）、ＢＡＮＫ（Ｅ）の双方とそれぞれのメモリアドレス（１６ビット）も指定される。動作テスト信号ＴＥＳＴはハイレベルに活性化され、メモリバンクＢＡＮＫ（Ａ）、ＢＡＮＫ（Ｅ）におけるメインワードラインＭＷＬも活性化される。判定信号ＮＧが不活性の場合、ＤＱ０〜ＤＱ３からＡ０〜Ａ３が出力される。仮に、判定回路１１２がメモリセルＭＣの不良を見逃しても、出力されたＡ０〜Ａ３から不良メモリセルＭＣの有無を最終確認できる。例えば、判定信号ＮＧが不活性となり、ＤＱ０〜ＤＱ３からＡ０〜Ａ３が出力された場合でも、出力されたＡ０のテストデータが、書き込んだ「Ｈ（ハイレベル）」ではなく「Ｌ（ローレベル）」で出力されたとすると、判定回路１１２にてＡ０と比較されたＡ４、Ｅ０及びＥ４のテストデータが「Ｌ（ローレベル）」で一致していたことになるため、メモリセルＡ０、Ａ４、Ｅ０及びＥ４が不良であることが確認できる。
【００４１】
図８は、動作テスト時において判定回路１１２による不良検出がなされたときのタイムチャートである。図８では、判定回路１１２によりメモリセルＭＣの不良が検出され、判定信号ＮＧがハイレベルに活性化される。この結果、入出力回路１１４によるデータ出力は抑止される。より具体的には、ＤＱ０〜ＤＱ３はハイインピーダンス状態となるため、外部のテスタにより不良メモリセルＭＣの存在を確認できる。
【００４２】
図９は、通常動作時におけるタイムチャートである。通常動作時においてはテストコマンドは入力されず、動作テスト信号ＴＥＳＴは活性化されない。また、アクセス対象として１つのメモリバンクが選択される。ＤＱ０〜ＤＱ７からは、８ビットのＡ０〜Ａ７がパラレルに出力される。
【００４３】
図１０は、動作テスト時の書き込み処理を説明するための回路図である。動作テストに際しては、まず、１６ビットのテストデータ「Ｈ」をメモリセルＭＣ（Ａ０）〜ＭＣ（Ａ７）、ＭＣ（Ｅ０）〜ＭＣ（Ｅ７）として書き込む。テスタの４本のテストピンは、ＤＱ０〜ＤＱ３に接続される。マルチプレクサ１１０は、ＤＱ０から入力されるテストデータをメモリセルＭＣ（Ａ０）、ＭＣ（Ａ４）、ＭＣ（Ｅ０）、ＭＣ（Ｅ４）に書き込む。ＤＱ１以降も同様である。このようにして、１６ビットのテストデータが４本のテストピンを介して書き込まれる。この書き込み後に上述の読み出し動作が実行される。
【００４４】
図１１は、変形例における判定回路１１２の回路図である。この変形例の特徴は、２つのメモリバンクにおける１６ビットのメモリセルＭＣの検査のために、２本しかテストピンが必要でないことである。動作テスト時にデータを出力する入出力端子は、ＤＱ０とＤＱ２である。変形例における判定回路１１２も、第１検出回路１２４、第２検出回路１２６、第３検出回路１２８を含む。第１検出回路１２４は、メモリバンクＢＡＮＫ（Ａ）のＡ０、Ａ１、Ａ４、Ａ５を１つのＥＯＲ回路（４入力）により比較する。Ａ２、Ａ３、Ａ６、Ａ７も４入力のＥＯＲ回路で比較される。ＥＯＲ回路の出力はＯＲ回路により集約され、検査信号ＮＧ１となる。第２検出回路１２６は、メモリバンクＢＡＮＫ（Ｅ）の８ビットのデータＥ０〜Ｅ７を互いに比較する。第２検出回路１２６の構成は第１検出回路１２４と同様である。第２検出回路１２６の出力である検査信号ＮＧ２は、Ｅ０〜Ｅ７を書き込んだメモリセルＭＣに異常がなければローレベル（不活性）となる。
【００４５】
第３検出回路１２８は、Ａ１とＥ１、Ａ２とＥ２・・・をそれぞれＥＯＲ回路により比較する。ＥＯＲ回路の出力はＯＲ回路により集約され、検査信号ＮＧ３となる。変形例においては、Ａ０、Ａ４、Ａ１、Ａ５が「第１のビットグループ」、Ａ２、Ａ３、Ａ６、Ａ７が「第２のビットグループ」、Ｅ０、Ｅ４、Ｅ１、Ｅ５が「第３のビットグループ」、Ｅ２、Ｅ３、Ｅ６、Ｅ７が「第４のビットグループ」に対応する。
【００４６】
検査信号ＮＧ１〜ＮＧ３はＯＲ回路により集約され、判定信号ＮＧとなる。判定信号ＮＧがハイレベル（活性レベル）となるとき、入出力回路１１４は入出力端子ＤＱ０〜ＤＱ３からのＡ０〜Ａ３の出力を抑止する。
【００４７】
Ａ０〜Ａ７、Ｅ０〜Ｅ７に対応する１６個のメモリセルＭＣのうち、メモリセルＭＣ（Ａ０）のみに異常があるときには、第１検出回路１２４が検査信号ＮＧ１を活性化するため、判定信号ＮＧは活性化される。メモリセルＭＣ（Ｅ０）に異常があるときには、第２検出回路１２６が検査信号ＮＧ２を活性化する。メモリセルＭＣ（Ａ０）とメモリセルＭＣ（Ａ４）に異常があるときには、第１検出回路１２４が検査信号ＮＧ１を活性化する。メモリセルＭＣ（Ａ０）、ＭＣ（Ａ４）、ＭＣ（Ａ１）、ＭＣ（Ａ５）に異常があるときには、第３検出回路１２８が検査信号ＮＧ３を活性化する。
【００４８】
メモリセルＭＣ（Ａ０）、ＭＣ（Ａ４）、ＭＣ（Ａ１）、ＭＣ（Ａ５）、ＭＣ（Ｅ１）に異常があるときには、第２検出回路１２６が検査信号ＮＧ２を活性化する。メモリセルＭＣ（Ａ０）、ＭＣ（Ａ４）、ＭＣ（Ａ１）、ＭＣ（Ａ５）、ＭＣ（Ｅ０）、ＭＣ（Ｅ４）、ＭＣ（Ｅ１）、ＭＣ（Ｅ５）に異常があるときには、判定信号ＮＧは活性化されない。このときには、入出力端子ＤＱ０、ＤＱ２からＡ０、Ａ２が出力される。Ａ０がＨとはならないため、テスタにより異常を検出できる。すなわち、２つのメモリバンクにおける１６個のメモリセルＭＣ（Ａ０〜Ａ７、Ｅ０〜Ｅ７）における１以上の不良を２つのテストピンで検査できる。
【００４９】
以上、実施形態に基づいて半導体装置１００を説明した。本実施形態における半導体装置１００によれば、複数のメモリバンクに含まれるメモリセルを同時に動作テストできる。また、パラレルに出力される計１６ビットのテストデータを、その４分の１以下のテストピン数で一度に検査できるため、動作テストのスループットを向上させることができる。
【００５０】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【符号の説明】
【００５１】
１００ 半導体装置、１０２ アドレス／コマンドデコーダ、１０４ テスト回路、１０６ 記憶領域、１０８ スイッチ回路、１１０ マルチプレクサ、１１２ 判定回路、１１４ 入出力回路、１１６ 第１バス、１１８ 第２バス、１２０ 第３バス、１２２ メモリセルアレイ、１２４ 第１検出回路、１２６ 第２検出回路、１２８ 第３検出回路、１３０ 入力制御回路、１３２ 出力制御回路、１３４ 入力バッファ、１３６ 出力バッファ、ＩＢＡ 内部バンクアドレス、ＩＡＤＤ 内部メモリアドレス、ＩＣＭＤ 内部コマンド、ＴＥＳＴ 動作テスト信号、ＲＤ リード信号、ＷＲ ライト信号、ＸＤＥＣ Ｘデコーダ、ＹＤＥＣ Ｙデコーダ、ＭＷＤ メインワードドライバ、ＳＷＤ サブワードドライバ、ＷＬ ワードライン、ＢＬ ビットライン、ＭＣ メモリセル、ＳＡ センスアンプ回路、ＲＷＡ リードライトアンプ、ＮＧ 判定信号。
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、半導体装置の動作テストに関する。
【背景技術】
【０００２】
ＤＲＡＭ（Dynamic Random Access Memory）などの半導体装置は、一枚のシリコンウェハーを用いて多数個同時に作製される。ウェハー上のＤＲＡＭ群に対しては、動作を確認するためのテスト（以下、「動作テスト」とよぶ）が行われ、良品と不良品に選別される。動作テストに際しては、通常、同一シリコンウェハー上に形成される複数個のＤＲＡＭに同一クロックを供給し、各ＤＲＡＭを同時動作させ、各ＤＲＡＭから送出されてくるデータを検出する。
【０００３】
一例として、８ビットのデータをパラレルに入出力するＤＲＡＭを想定し、入出力端子をＤＱ０〜ＤＱ７とする。まず、ＤＱ０〜ＤＱ７にテスタのプローブ（以下、単に「テストピン」とよぶ）を接続し、メモリバンクおよびメモリセルを指定した上で、８ビットのデータを書き込む。一例として、すべてのＤＱ０〜ＤＱ７から「Ｈ：ハイレベル」を書き込む。次に、書き込み対象となったメモリセルのデータを読み出し、ＤＱ０〜ＤＱ７から書き込んだとおりの「Ｈ」が出力されるかを確認する。不良メモリセルからは「Ｈ」が出力されないため、ＤＱ０〜ＤＱ７からの出力を確認することにより不良メモリセルの存否を確認できる。
【０００４】
一般的なＤＲＡＭは複数のメモリバンクを有しているため（特許文献１）参照、動作テストはバンクごとに実行される。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００６−２５３２７０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
今後、ＤＲＡＭはいっそう大容量化していくため、複数のメモリバンクを有するＤＲＡＭを少ないテストピンを用いて高速にテストすることが望まれる。このような要請はＤＲＡＭに限らず、複数のメモリバンクを有する全ての半導体装置において当てはまる。
【課題を解決するための手段】
【０００７】
本発明に係る半導体装置は、複数のデータ端子と、複数のデータ端子それぞれに対応する複数の第１のメモリセルを有する第１のメモリバンクと、複数のデータ端子それぞれに対応する複数の第２のメモリセルを有する第２のメモリバンクと、第１及び第２のメモリバンクの双方が選択された時に、第１のメモリバンクの複数の第１のメモリセルから出力された複数の第１のデータと第２のメモリバンクの複数の第２のメモリセルから出力された複数の第２のデータとが互いに一致しているか否かを判定し、その判定結果に応じて複数の第１のデータを対応する複数のデータ端子から出力させるか否かを制御する判定回路と、を備える。
【発明の効果】
【０００８】
本発明によれば、半導体装置の動作テストにおけるスループットを向上させることができる。
【図面の簡単な説明】
【０００９】
【図１】半導体装置の機能ブロック図である。
【図２】メモリバンクとスイッチ回路の周辺回路図である。
【図３】マルチプレクサと判定回路の周辺回路図である。
【図４】判定回路の回路図である。
【図５】入出力回路の回路図である。
【図６】入出力回路における各種信号の関係を示す表である。
【図７】動作テスト時において判定回路による不良検出がなされなかったときのタイムチャートである。
【図８】動作テスト時において判定回路による不良検出がなされたときのタイムチャートである。
【図９】通常動作時におけるタイムチャートである。
【図１０】動作テスト時の書き込み処理を説明するための回路図である。
【図１１】変形例における判定回路の回路図である。
【発明を実施するための形態】
【００１０】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。本実施形態においては、半導体装置としてＤＲＡＭを対象として説明するが、本発明はＤＲＡＭに限定されるものではない。
【００１１】
図１は、半導体装置１００の機能ブロック図である。半導体装置１００は、アドレス／コマンドデコーダ１０２を備えている。アドレス／コマンドデコーダ１０２は、外部から供給されるアドレス情報ＢＡ，ＡＤＤとコマンドＣＭＤを受け付け、内部アドレス情報及び内部コマンドＩＣＭＤを出力する。内部アドレス情報は、メモリバンクを指定する内部バンクアドレスＩＢＡと、指定されたメモリバンク内のメモリセルを指定する内部メモリアドレスＩＡＤＤを含む。これらバンクアドレスＩＢＡ及び内部メモリアドレスＩＡＤＤは、記憶領域１０６に供給される。内部コマンドＩＣＭＤは、記憶領域１０６とテスト回路１０４に供給される。内部コマンドＩＣＭＤには、リードコマンドやライトコマンドのほか、テストコマンドなどがある。
【００１２】
テスト回路１０４は、テストコマンドが入力されたとき、動作テスト信号ＴＥＳＴを活性化する。動作テスト信号ＴＥＳＴはハイアクティブである。動作テスト信号ＴＥＳＴは、記憶領域１０６、マルチプレクサ１１０、判定回路１１２および入出力回路１１４に供給される。
【００１３】
本実施形態における記憶領域１０６は、８枚のメモリバンクＢＡＮＫ（Ａ）〜ＢＡＮＫ（Ｈ）を含む。メモリバンクとはコマンドの実行単位であり、これらメモリバンクＢＡＮＫ（Ａ）〜ＢＡＮＫ（Ｈ）は互いに非排他的に動作する。各メモリバンクＢＡＮＫ（Ａ）〜ＢＡＮＫ（Ｈ）は互いに異なるタイミングで動作を行うため、メモリバンク間におけるデータの衝突は生じない。ただし、動作テスト時においては２つのメモリバンクから同時に読み出しを実行する。これについては後述する。これらのメモリバンクは、ＢＡＮＫ（Ａ）〜ＢＡＮＫ（Ｄ）、ＢＡＮＫ（Ｅ）〜ＢＡＮＫ（Ｈ）の２グループに分かれる。メモリバンクＢＡＮＫ（Ａ）〜ＢＡＮＫ（Ｄ）にはスイッチ回路１０８ａが接続され、メモリバンクＢＡＮＫ（Ｅ）〜ＢＡＮＫ（Ｈ）にはスイッチ回路１０８ｂが接続される。
【００１４】
各メモリバンクＢＡＮＫ（Ａ）〜（Ｈ）は、６４ビットのデータをパラレルに入出力する。詳細は後述するが、メモリバンクＢＡＮＫ（Ａ）〜（Ｈ）は８組のＭＩＯ線を有し、各組は８本のＭＩＯ線からなるため、合計で６４ビットのデータをパラレルに入出力する。メモリバンクＢＡＮＫ（Ａ）〜ＢＡＮＫ（Ｄ）とスイッチ回路１０８は第１バス１１６ａで接続される。後述するように、第１バス１１６ａはリードライトアンプを介してＭＩＯ線に接続される。スイッチ回路１０８ａは、内部バンクアドレスＩＢＡに基づいて４つのメモリバンクＢＡＮＫ（Ａ）〜ＢＡＮＫ（Ｄ）にそれぞれ対応する第１バス１１６ａのいずれかと第２バス１１８ａを接続する。同様に、スイッチ回路１０８ｂは、内部バンクアドレスＩＢＡに基づいて４つのメモリバンクＢＡＮＫ（Ｅ）〜ＢＡＮＫ（Ｈ）にそれぞれ対応する第１バス１１６ｂのいずれかと第２バス１１８ｂを接続する。第２バス１１８ａ、１１８ｂは、６４ビットのデータをパラレルに転送するバスである。第２バス１１８ａ、１１８ｂを転送されるデータは、マルチプレクサ１１０と判定回路１１２に供給される。
【００１５】
マルチプレクサ１１０は、第２バス１１８ａ、１１８ｂのいずれかを第３バス１２０と接続する。第３バス１２０は、６４ビットをパラレル転送するバスである。すなわち、マルチプレクサ１１０は、スイッチ回路１０８ａ、１０８ｂからパラレル出力される最大１２８ビットのデータのうち、６４ビットのデータを第３バス１２０を介して入出力回路１１４にパラレル出力する。
【００１６】
入出力回路１１４は、８つの入出力端子ＤＱ０〜ＤＱ７と接続される。入出力回路１１４は、マルチプレクサ１１０から供給される６４ビットのデータをシリアライズすることにより、８ビットのデータをパラレルに８回出力する。こうして、いずれかのメモリバンクからパラレルに読み出された６４ビットのデータは、８ビットずつ入出力端子ＤＱ０〜ＤＱ７からシリアルに出力される。
【００１７】
ライトコマンドが入力されたときには、入出力端子ＤＱ０〜ＤＱ７からパラレルに入力された８ビットのデータは、アドレス情報により指定されたメモリバンクの指定されたアドレスに書き込まれる。
【００１８】
リードコマンドが入力されたときにはリード信号ＲＤが活性化され、ライトコマンドが入力されたときにはライト信号ＷＲが活性化される。リード信号ＲＤとライト信号ＷＲはマルチプレクサ１１０と入出力回路１１４に供給される。マルチプレクサ１１０と入出力回路１１４は、リード信号ＲＤとライト信号ＷＲにより読み出し動作または書き込み動作を実行する。
【００１９】
判定回路１１２は、動作テストの実行時、すなわち、動作テスト信号ＴＥＳＴがハイレベルに活性化されたときに作動する。判定回路１１２は、第２バス１１８ａ、１１８ｂを転送されるデータをビット単位で比較することにより、不良メモリセルが存在しないかを検査する。判定回路１１２の詳細については、図４および図１１に関連して詳述する。
【００２０】
図２は、メモリバンクＢＡＮＫ（Ａ）とスイッチ回路１０８ａの周辺回路図である。８個の入出力端子ＤＱ０〜ＤＱ７にはそれぞれ１組のＭＩＯ線（ＭＩＯ０〜ＭＩＯ７）が対応づけられる。１組のＭＩＯ線は、８本のＭＩＯ線からなる。８個の入出力端子ＤＱ０〜ＤＱ７に対応して、メモリバンクＢＡＮＫ（Ａ）に含まれる複数のメモリセルアレイ１２２も８グループに分類される。
【００２１】
メモリバンクＢＡＮＫ（Ａ）には、ＸデコーダＸＤＥＣとＹデコーダＹＤＥＣ０〜ＹＤＥＣ７が配置される。ＸデコーダＸＤＥＣは、アクティブコマンドに同期して入力された内部メモリアドレスＩＡＤＤにしたがって、メインワードドライバＭＷＤ及びサブワードドライバＳＷＤを制御する。ＹデコーダＹＤＥＣは、リードコマンド又はライトコマンドに同期して入力された内部メモリアドレスＩＡＤＤにしたがって、センスアンプ回路ＳＡを選択する。これにより、アクセス対象となるメモリセルＭＣが特定される。
【００２２】
メモリバンクＢＡＮＫ（Ａ）に含まれるメモリセルアレイ１２２はマトリックス状に配置される。メインワードドライバＭＷＤはメインワードラインＭＷＬを介して各メモリセルアレイ１２２に配置されるサブワードドライバＳＷＤを制御する。
【００２３】
メモリセルアレイ１２２においては、複数のワードラインＷＬとビットラインＢＬが交差し、その交点にメモリセルＭＣが配置される。メモリセルアレイ１２２の周囲にはセンスアンプ回路ＳＡとサブワードドライバＳＷＤが配置される。いずれかのワードラインＷＬが活性化されると、これに対応するメモリセルＭＣがビットラインＢＬに接続され、メモリセルＭＣに保持されていた電荷に応じてビットラインＢＬの電位が変化する。ビットラインＢＬの電位変化は、センスアンプ回路ＳＡによって増幅され、リードデータとして出力される。リードデータは、ＬＩＯ線およびＭＩＯ線を経由して伝達され、リードライトアンプＲＷＡによりさらに増幅された上で、スイッチ回路１０８ａに供給される。本実施形態による半導体装置１００は８ビットプリフェッチを行うＤＲＡＭであり、したがって１つの入出力端子ＤＱ当たり８ビット分のメモリセルＭＣのデータがまとめて読み出される。本実施形態による半導体装置１００は８個の入出力端子ＤＱ０〜ＤＱ７を有しているので、合計、６４ビットのデータが第１バス１１６ａを介してパラレルに伝送される。
【００２４】
図３は、マルチプレクサ１１０と判定回路１１２の周辺回路図である。本実施形態における半導体装置１００では、動作テスト時においては、２つのメモリバンクから同時に読み出しを実行する。メモリバンクＢＡＮＫ（Ａ）〜ＢＡＮＫ（Ｄ）、ＢＡＮＫ（Ｅ）〜ＢＡＮＫ（Ｈ）からそれぞれアクセス対象となるメモリバンクが１つずつ選択される。以下、メモリバンクＢＡＮＫ（Ａ）とメモリバンクＢＡＮＫ（Ｅ）から読み出しを実行するとして説明する。また、メモリバンクＢＡＮＫ（Ａ）、ＢＡＮＫ（Ｅ）それぞれにおいて動作テスト対象となるビットデータをＡ０〜Ａ７、Ｅ０〜Ｅ７とする。これら１６ビットのデータは、スイッチ回路１０８ａ、１０８ｂを経由してマルチプレクサ１１０と判定回路１１２に入力される。
【００２５】
まず、Ａ０〜Ａ７、Ｅ０〜Ｅ７にテストデータとして「Ｈ（ハイレベル・ビットデータ）」の書き込みを実行する。テストデータの入力は、入出力端子ＤＱ０〜ＤＱ３を介して行う。入出力端子ＤＱ４〜ＤＱ７には何も入力しない。したがって、動作テスト時においては、テストピンは入出力端子ＤＱ０〜ＤＱ３のみに接続される。動作テスト時においては、入出力回路１１４及びマルチプレクサ１１０は入出力端子ＤＱ０〜ＤＱ３を介して入力された４ビットのテストデータを、Ａ０〜Ａ３，Ａ４〜Ａ７、Ｅ０〜Ｅ３，Ｅ４〜Ｅ７として共通に使用する。したがって、入出力端子ＤＱ０〜ＤＱ３にいずれも「Ｈ」のテストデータを入力すれば、Ａ０〜Ａ７、Ｅ０〜Ｅ７はいずれも「Ｈ」となる。
【００２６】
読み出し時においては、リード信号ＲＤが活性化され、マルチプレクサ１１０は１６ビットのＡ０〜Ａ７、Ｅ０〜Ｅ７のうち、８ビットのＡ０〜Ａ７を第３バス１２０を介して入出力回路１１４に出力する。
【００２７】
入出力回路１１４は、Ａ０〜Ａ７のうち、Ａ０〜Ａ３を入出力端子ＤＱ０〜ＤＱ３から出力する。入出力端子ＤＱ４〜ＤＱ７からは何も出力しない。上述の通り、動作テスト時においては、テストピンは入出力端子ＤＱ０〜ＤＱ３のみに接続される。詳細は後述するが、本実施形態における半導体装置１００では、２つのメモリバンクを４本のテストピンで検査できる。いいかえれば、１６ビット分のメモリセルＭＣの良否を４本のテストピンで検査できる。ただし、出力の対象となるのはＡ０〜Ａ３の４ビットのみである。
【００２８】
判定回路１１２は、Ａ０〜Ａ７、Ｅ０〜Ｅ７にテストデータ「Ｈ」が正常に書き込まれているか否かを判定する。不良検出したときには、判定信号ＮＧをハイレベルに活性化する。すなわち、不良検出時にはハイレベル、非検出時にはローレベルとなる信号である。判定信号ＮＧが活性化されると、入出力回路１１４はＡ０〜Ａ３の出力を抑止する。Ａ０〜Ａ３が「第１のビットグループ」、Ａ４〜Ａ７が「第２のビットグループ」、Ｂ０〜Ｂ３が「第３のビットグループ」、Ｂ４〜Ｂ７が「第４のビットグループ」に対応する。
【００２９】
図４は、判定回路１１２の回路図である。判定回路１１２は、第１検出回路１２４、第２検出回路１２６および第３検出回路１２８を含む。第１検出回路１２４は、メモリバンクＢＡＮＫ（Ａ）の８ビットのデータＡ０〜Ａ７を互いに比較する。具体的には、Ａ０とＡ４、Ａ１とＡ５・・・をそれぞれＥＯＲ回路（排他的論理和回路）により比較する。ＥＯＲ回路の出力はＯＲ回路により集約され、検査信号ＮＧ１となる。メモリセルに不良がなければ、Ａ０〜Ａ７の論理レベルはすべて「Ｈ」となるはずである。したがって、Ａ０〜Ａ７を書き込んだメモリセルＭＣに異常がなければ、検査信号ＮＧ１はローレベル（不活性）となる。第２検出回路１２６は、メモリバンクＢＡＮＫ（Ｅ）の８ビットのデータＥ０〜Ｅ７を互いに比較する。第２検出回路１２６の構成は第１検出回路１２４と同様である。第２検出回路１２６の出力である検査信号ＮＧ２は、Ｅ０〜Ｅ７を書き込んだメモリセルＭＣに異常がなければローレベル（不活性）となる。
【００３０】
第３検出回路１２８は、Ａ０とＥ０、Ａ１とＥ１・・・をそれぞれＥＯＲ回路により比較する。ＥＯＲ回路の出力はＯＲ回路により集約され、検査信号ＮＧ３となる。比較対象となったＡ０、Ｅ０、Ａ１・・・を書き込まれたメモリセルＭＣに異常がなければ検査信号ＮＧ３はローレベル（不活性）となる。
【００３１】
検査信号ＮＧ１〜ＮＧ３はＯＲ回路により集約され、判定信号ＮＧとなる。判定信号ＮＧがハイレベル（活性レベル）となるとき、入出力回路１１４は入出力端子ＤＱ０〜ＤＱ４からのＡ０〜Ａ３の出力を抑止する。
【００３２】
一例として、Ａ０〜Ａ７、Ｅ０〜Ｅ７に対応する１６個のメモリセルＭＣのうち、Ａ０に対応するメモリセルＭＣ（以下、「メモリセルＭＣ（Ａ０）」とよぶ）のみに異常があるときには、第１検出回路１２４が検査信号ＮＧ１を活性化するため、判定信号ＮＧも活性化される。他の例として、メモリセルＭＣ（Ｅ０）に異常があるときには、第２検出回路１２６が検査信号ＮＧ２を活性化する。メモリセルＭＣ（Ａ０）とメモリセルＭＣ（Ａ４）に異常があるときには、第１検出回路１２４は不良検出できないが、第３検出回路１２８が検査信号ＮＧ１を活性化するため、判定信号ＮＧが活性化される。
【００３３】
メモリセルＭＣ（Ａ０）、ＭＣ（Ａ４）、ＭＣ（Ｅ０）に異常があるときには、第２検出回路１２６により異常検出される。メモリセルＭＣ（Ａ０）、ＭＣ（Ａ４）、ＭＣ（Ｅ０）、ＭＣ（Ｅ４）に異常があるときには、判定信号ＮＧは活性化されない。このときには、入出力端子ＤＱ０〜ＤＱ４からＡ０〜Ａ３が出力される。Ａ０がＨではないため、これによりテスタは不良の発生を検出できる。すなわち、２つのメモリバンクにおける１６個のメモリセルＭＣ（Ａ０〜Ａ７、Ｅ０〜Ｅ７）における１以上の不良を４つのテストピンで検査できる。
【００３４】
図５は、入出力回路１１４の回路図である。入出力回路１１４は、入力制御回路１３０と出力制御回路１３２を含む。入出力端子ＤＱ０〜ＤＱ３は入力バッファ１３４ａ、出力バッファ１３６ａを介して第３バス１２０と接続され、入力端子ＤＱ４〜ＤＱ７は、入力バッファ１３４ｂ、出力バッファ１３６ｂを介して第３バス１２０と接続される。
【００３５】
ライト信号ＷＲが活性化されると、入力制御回路１３０はＤＱ０〜ＤＱ３のデータを入力バッファ１３４ｂ、ＤＱ４〜ＤＱ７のデータを入力バッファ１３４ａに取り込み、第３バス１２０を介してメモリセルアレイ１２２へ入力データを送る。動作テスト時において動作テスト信号ＴＥＳＴが活性化されたときにも、読み出しの前にテストデータの書き込みが実行される。テストデータの書き込みに関しては図１０に関連して後述する。
【００３６】
リード信号ＲＤが活性化されると、出力制御回路１３２は第３バス１２０を流れるデータの出力バッファ１３６ａ、１３６ｂへの出力を制御する。出力バッファ１３６ａ、１３６ｂに書き込まれたデータはＤＱ０〜ＤＱ７から外部出力される。
【００３７】
動作テストの実行時には動作テスト信号ＴＥＳＴはハイアクティブとなる。ここで、判定回路１１２において不良のメモリセルＭＣを検出したとすると、判定信号ＮＧはハイレベルに活性化されることになる。このとき、出力バッファ１３６ｂを制御する制御信号ＣＴＲＬ［３：０］はローレベルに不活性化され、出力バッファ１３６ｂからデータは出力されない。一方、動作テスト信号ＴＥＳＴがハイレベルとなるときには、制御信号ＣＴＲＬ［７：４」も不活性となり、入出力端子ＤＱ４〜ＤＱ７からの出力も抑止される。すなわち、不良信号ＮＧが活性化されると、入出力端子ＤＱ０〜ＤＱ７のいずれかれもデータは出力されない。
【００３８】
動作テストの実行時において、判定回路１１２により不良のメモリセルＭＣが検出されなかったときには、判定信号ＮＧは不活性（ローレベル）となる。制御信号ＣＴＲＬ［３：０］はハイレベルに活性化され、出力バッファ１３６ｂはＡ０〜Ａ３をＤＱ０〜ＤＱ３から出力する。一方、制御信号ＣＴＲＬ［７：４」は不活性となる。すなわち、不良信号ＮＧが不活性のときには、入出力端子ＤＱ０〜ＤＱ３のみからＡ０〜Ａ３が出力される。この場合には、Ａ０〜Ａ３を外部のテスタで検査することにより、不良の存否を確認する。
【００３９】
通常動作時においては、動作テスト信号ＴＥＳＴはローレベルに不活性化される。また、判定信号ＮＧもローレベルに不活性化される。この結果、制御信号ＣＴＲＬ［７：０］はハイレベルに活性化され、ＤＱ０〜ＤＱ７から８ビットのデータＡ０〜Ａ７がパラレル出力される。以上の関係を整理したのが図６である。
【００４０】
図７は、動作テスト時において判定回路１１２による不良検出がなされなかったときのタイムチャートである。アドレス／コマンドデコーダ１０２には、テストコマンド、ＡＣＴコマンド、リードコマンドが順次入力される。また、メモリバンクＢＡＮＫ（Ａ）、ＢＡＮＫ（Ｅ）の双方とそれぞれのメモリアドレス（１６ビット）も指定される。動作テスト信号ＴＥＳＴはハイレベルに活性化され、メモリバンクＢＡＮＫ（Ａ）、ＢＡＮＫ（Ｅ）におけるメインワードラインＭＷＬも活性化される。判定信号ＮＧが不活性の場合、ＤＱ０〜ＤＱ３からＡ０〜Ａ３が出力される。仮に、判定回路１１２がメモリセルＭＣの不良を見逃しても、出力されたＡ０〜Ａ３から不良メモリセルＭＣの有無を最終確認できる。例えば、判定信号ＮＧが不活性となり、ＤＱ０〜ＤＱ３からＡ０〜Ａ３が出力された場合でも、出力されたＡ０のテストデータが、書き込んだ「Ｈ（ハイレベル）」ではなく「Ｌ（ローレベル）」で出力されたとすると、判定回路１１２にてＡ０と比較されたＡ４、Ｅ０及びＥ４のテストデータが「Ｌ（ローレベル）」で一致していたことになるため、メモリセルＡ０、Ａ４、Ｅ０及びＥ４が不良であることが確認できる。
【００４１】
図８は、動作テスト時において判定回路１１２による不良検出がなされたときのタイムチャートである。図８では、判定回路１１２によりメモリセルＭＣの不良が検出され、判定信号ＮＧがハイレベルに活性化される。この結果、入出力回路１１４によるデータ出力は抑止される。より具体的には、ＤＱ０〜ＤＱ３はハイインピーダンス状態となるため、外部のテスタにより不良メモリセルＭＣの存在を確認できる。
【００４２】
図９は、通常動作時におけるタイムチャートである。通常動作時においてはテストコマンドは入力されず、動作テスト信号ＴＥＳＴは活性化されない。また、アクセス対象として１つのメモリバンクが選択される。ＤＱ０〜ＤＱ７からは、８ビットのＡ０〜Ａ７がパラレルに出力される。
【００４３】
図１０は、動作テスト時の書き込み処理を説明するための回路図である。動作テストに際しては、まず、１６ビットのテストデータ「Ｈ」をメモリセルＭＣ（Ａ０）〜ＭＣ（Ａ７）、ＭＣ（Ｅ０）〜ＭＣ（Ｅ７）として書き込む。テスタの４本のテストピンは、ＤＱ０〜ＤＱ３に接続される。マルチプレクサ１１０は、ＤＱ０から入力されるテストデータをメモリセルＭＣ（Ａ０）、ＭＣ（Ａ４）、ＭＣ（Ｅ０）、ＭＣ（Ｅ４）に書き込む。ＤＱ１以降も同様である。このようにして、１６ビットのテストデータが４本のテストピンを介して書き込まれる。この書き込み後に上述の読み出し動作が実行される。
【００４４】
図１１は、変形例における判定回路１１２の回路図である。この変形例の特徴は、２つのメモリバンクにおける１６ビットのメモリセルＭＣの検査のために、２本しかテストピンが必要でないことである。動作テスト時にデータを出力する入出力端子は、ＤＱ０とＤＱ２である。変形例における判定回路１１２も、第１検出回路１２４、第２検出回路１２６、第３検出回路１２８を含む。第１検出回路１２４は、メモリバンクＢＡＮＫ（Ａ）のＡ０、Ａ１、Ａ４、Ａ５を１つのＥＯＲ回路（４入力）により比較する。Ａ２、Ａ３、Ａ６、Ａ７も４入力のＥＯＲ回路で比較される。ＥＯＲ回路の出力はＯＲ回路により集約され、検査信号ＮＧ１となる。第２検出回路１２６は、メモリバンクＢＡＮＫ（Ｅ）の８ビットのデータＥ０〜Ｅ７を互いに比較する。第２検出回路１２６の構成は第１検出回路１２４と同様である。第２検出回路１２６の出力である検査信号ＮＧ２は、Ｅ０〜Ｅ７を書き込んだメモリセルＭＣに異常がなければローレベル（不活性）となる。
【００４５】
第３検出回路１２８は、Ａ１とＥ１、Ａ２とＥ２・・・をそれぞれＥＯＲ回路により比較する。ＥＯＲ回路の出力はＯＲ回路により集約され、検査信号ＮＧ３となる。変形例においては、Ａ０、Ａ４、Ａ１、Ａ５が「第１のビットグループ」、Ａ２、Ａ３、Ａ６、Ａ７が「第２のビットグループ」、Ｅ０、Ｅ４、Ｅ１、Ｅ５が「第３のビットグループ」、Ｅ２、Ｅ３、Ｅ６、Ｅ７が「第４のビットグループ」に対応する。
【００４６】
検査信号ＮＧ１〜ＮＧ３はＯＲ回路により集約され、判定信号ＮＧとなる。判定信号ＮＧがハイレベル（活性レベル）となるとき、入出力回路１１４は入出力端子ＤＱ０〜ＤＱ３からのＡ０〜Ａ３の出力を抑止する。
【００４７】
Ａ０〜Ａ７、Ｅ０〜Ｅ７に対応する１６個のメモリセルＭＣのうち、メモリセルＭＣ（Ａ０）のみに異常があるときには、第１検出回路１２４が検査信号ＮＧ１を活性化するため、判定信号ＮＧは活性化される。メモリセルＭＣ（Ｅ０）に異常があるときには、第２検出回路１２６が検査信号ＮＧ２を活性化する。メモリセルＭＣ（Ａ０）とメモリセルＭＣ（Ａ４）に異常があるときには、第１検出回路１２４が検査信号ＮＧ１を活性化する。メモリセルＭＣ（Ａ０）、ＭＣ（Ａ４）、ＭＣ（Ａ１）、ＭＣ（Ａ５）に異常があるときには、第３検出回路１２８が検査信号ＮＧ３を活性化する。
【００４８】
メモリセルＭＣ（Ａ０）、ＭＣ（Ａ４）、ＭＣ（Ａ１）、ＭＣ（Ａ５）、ＭＣ（Ｅ１）に異常があるときには、第２検出回路１２６が検査信号ＮＧ２を活性化する。メモリセルＭＣ（Ａ０）、ＭＣ（Ａ４）、ＭＣ（Ａ１）、ＭＣ（Ａ５）、ＭＣ（Ｅ０）、ＭＣ（Ｅ４）、ＭＣ（Ｅ１）、ＭＣ（Ｅ５）に異常があるときには、判定信号ＮＧは活性化されない。このときには、入出力端子ＤＱ０、ＤＱ２からＡ０、Ａ２が出力される。Ａ０がＨとはならないため、テスタにより異常を検出できる。すなわち、２つのメモリバンクにおける１６個のメモリセルＭＣ（Ａ０〜Ａ７、Ｅ０〜Ｅ７）における１以上の不良を２つのテストピンで検査できる。
【００４９】
以上、実施形態に基づいて半導体装置１００を説明した。本実施形態における半導体装置１００によれば、複数のメモリバンクに含まれるメモリセルを同時に動作テストできる。また、パラレルに出力される計１６ビットのテストデータを、その４分の１以下のテストピン数で一度に検査できるため、動作テストのスループットを向上させることができる。
【００５０】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【符号の説明】
【００５１】
１００ 半導体装置、１０２ アドレス／コマンドデコーダ、１０４ テスト回路、１０６ 記憶領域、１０８ スイッチ回路、１１０ マルチプレクサ、１１２ 判定回路、１１４ 入出力回路、１１６ 第１バス、１１８ 第２バス、１２０ 第３バス、１２２ メモリセルアレイ、１２４ 第１検出回路、１２６ 第２検出回路、１２８ 第３検出回路、１３０ 入力制御回路、１３２ 出力制御回路、１３４ 入力バッファ、１３６ 出力バッファ、ＩＢＡ 内部バンクアドレス、ＩＡＤＤ 内部メモリアドレス、ＩＣＭＤ 内部コマンド、ＴＥＳＴ 動作テスト信号、ＲＤ リード信号、ＷＲ ライト信号、ＸＤＥＣ Ｘデコーダ、ＹＤＥＣ Ｙデコーダ、ＭＷＤ メインワードドライバ、ＳＷＤ サブワードドライバ、ＷＬ ワードライン、ＢＬ ビットライン、ＭＣ メモリセル、ＳＡ センスアンプ回路、ＲＷＡ リードライトアンプ、ＮＧ 判定信号。
【特許請求の範囲】
【請求項１】
複数のデータ端子と、
前記複数のデータ端子それぞれに対応する複数の第１のメモリセルを有する第１のメモリバンクと、
前記複数のデータ端子それぞれに対応する複数の第２のメモリセルを有する第２のメモリバンクと、
前記第１及び第２のメモリバンクの双方が選択された時に、前記第１のメモリバンクの前記複数の第１のメモリセルから出力された複数の第１のデータと前記第２のメモリバンクの前記複数の第２のメモリセルから出力された複数の第２のデータとが互いに一致しているか否かを判定し、その判定結果に応じて前記複数の第１のデータを対応する前記複数のデータ端子から出力させるか否かを制御する判定回路と、を備える半導体装置。
【請求項２】
前記複数の第２のデータは、前記複数の第１のデータと前記複数の第２のデータとが互いに一致しているか否かに関らず、前記複数のデータ端子から出力されないことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１及び第２のメモリバンクは、バンクアドレス信号に基づいて選択され、前記複数の第１のメモリセル及び前記複数の第２のメモリセルは、メモリアドレス信号に基づいて選択されることを特徴とする請求項１に記載の半導体装置。
【請求項４】
複数の第１のデータ端子及び複数の第２のデータ端子と、
前記複数の第１のデータ端子それぞれに供給されるべき複数の第１のデータを出力する複数の第１のメモリセル、及び、前記複数の第２のデータ端子それぞれに供給されるべき複数の第２のデータを出力する第２のメモリセルを有する第１のメモリバンクと、
前記複数の第１のデータ端子それぞれに供給されるべき複数の第３のデータを出力する複数の第３のメモリセル、及び、前記複数の第２のデータ端子それぞれに供給されるべき複数の第４のデータを出力する第４のメモリセルを有する第２のメモリバンクと、
前記複数の第１のデータ及び前記複数の第２のデータが互いに同一であって、前記複数の第３のデータ及び前記複数の第４のデータが互いに同一であり、かつ、前記複数の第１のデータ及び前記複数の第３のデータが互いに同一である時に、前記複数の第１のデータを前記複数の第１のデータ端子から出力させ、前記複数の第２、第３及び第４のデータは出力させないように制御する判定回路と、を備える半導体装置。
【請求項５】
前記判定回路は、前記複数の第１のデータ及び前記複数の第２のデータを互いに比較して第１の検査信号として出力する第１の検査回路と、前記複数の第３のデータ及び前記複数の第４のデータを互いに比較して第２の検査信号として出力する第２の検査回路と、前記複数の第１のデータ及び前記複数の第３のデータを互いに比較して第３の検査信号として出力する第３の検査回路と、を含み、前記第１、第２及び第３の検出信号のいずれかによりデータの不一致が示されるときには、前記複数の第１、第２、第３及び第４のデータのいずれも前記複数の第１のデータ端子及び前記複数の第２のデータ端子から出力されないことを特徴とする請求項４に記載の半導体装置。
【請求項１】
複数のデータ端子と、
前記複数のデータ端子それぞれに対応する複数の第１のメモリセルを有する第１のメモリバンクと、
前記複数のデータ端子それぞれに対応する複数の第２のメモリセルを有する第２のメモリバンクと、
前記第１及び第２のメモリバンクの双方が選択された時に、前記第１のメモリバンクの前記複数の第１のメモリセルから出力された複数の第１のデータと前記第２のメモリバンクの前記複数の第２のメモリセルから出力された複数の第２のデータとが互いに一致しているか否かを判定し、その判定結果に応じて前記複数の第１のデータを対応する前記複数のデータ端子から出力させるか否かを制御する判定回路と、を備える半導体装置。
【請求項２】
前記複数の第２のデータは、前記複数の第１のデータと前記複数の第２のデータとが互いに一致しているか否かに関らず、前記複数のデータ端子から出力されないことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１及び第２のメモリバンクは、バンクアドレス信号に基づいて選択され、前記複数の第１のメモリセル及び前記複数の第２のメモリセルは、メモリアドレス信号に基づいて選択されることを特徴とする請求項１に記載の半導体装置。
【請求項４】
複数の第１のデータ端子及び複数の第２のデータ端子と、
前記複数の第１のデータ端子それぞれに供給されるべき複数の第１のデータを出力する複数の第１のメモリセル、及び、前記複数の第２のデータ端子それぞれに供給されるべき複数の第２のデータを出力する第２のメモリセルを有する第１のメモリバンクと、
前記複数の第１のデータ端子それぞれに供給されるべき複数の第３のデータを出力する複数の第３のメモリセル、及び、前記複数の第２のデータ端子それぞれに供給されるべき複数の第４のデータを出力する第４のメモリセルを有する第２のメモリバンクと、
前記複数の第１のデータ及び前記複数の第２のデータが互いに同一であって、前記複数の第３のデータ及び前記複数の第４のデータが互いに同一であり、かつ、前記複数の第１のデータ及び前記複数の第３のデータが互いに同一である時に、前記複数の第１のデータを前記複数の第１のデータ端子から出力させ、前記複数の第２、第３及び第４のデータは出力させないように制御する判定回路と、を備える半導体装置。
【請求項５】
前記判定回路は、前記複数の第１のデータ及び前記複数の第２のデータを互いに比較して第１の検査信号として出力する第１の検査回路と、前記複数の第３のデータ及び前記複数の第４のデータを互いに比較して第２の検査信号として出力する第２の検査回路と、前記複数の第１のデータ及び前記複数の第３のデータを互いに比較して第３の検査信号として出力する第３の検査回路と、を含み、前記第１、第２及び第３の検出信号のいずれかによりデータの不一致が示されるときには、前記複数の第１、第２、第３及び第４のデータのいずれも前記複数の第１のデータ端子及び前記複数の第２のデータ端子から出力されないことを特徴とする請求項４に記載の半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【公開番号】特開２０１３−１１４７１２（Ｐ２０１３−１１４７１２Ａ）
【公開日】平成２５年６月１０日（２０１３．６．１０）
【国際特許分類】
【出願番号】特願２０１１−２６０１９２（Ｐ２０１１−２６０１９２）
【出願日】平成２３年１１月２９日（２０１１．１１．２９）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【出願人】（０００２３３１６９）株式会社日立超エル・エス・アイ・システムズ (327)
【Ｆターム（参考）】
【公開日】平成２５年６月１０日（２０１３．６．１０）
【国際特許分類】
【出願日】平成２３年１１月２９日（２０１１．１１．２９）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【出願人】（０００２３３１６９）株式会社日立超エル・エス・アイ・システムズ (327)
【Ｆターム（参考）】
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