【課題】半導体装置の動作テストのスループットを向上させる。
【解決手段】判定回路１１２は、２つのメモリバンクＢＡＮＫ（Ａ）、ＢＡＮＫ（Ｅ）から読み出される計１６ビットのテストデータを検査する。検査対象となる１６ビットのメモリセルＭＣにはすべて「Ｈ」の書き込みが実行されており、いずれのメモリセルＭＣに異常がなければそのまま「Ｈ」が読み出される。判定回路１１２は、メモリバンクＢＡＮＫ（Ａ）のテストデータ同士を比較する第１検出回路１２４とメモリバンクＢＡＮＫ（Ｅ）のテストデータ同士を比較する第２検出回路１２６に加えて、更に、メモリバンクＢＡＮＫ（Ａ）のテストデータとメモリバンクＢＡＮＫ（Ｅ）のテストデータを比較する第３検出回路１２８を備える。 （もっと読む）

【課題】チップ面積，製造コストが増大することなく，試験時における電源電圧降下を抑制する半導体集積回路を提供する。
【解決手段】半導体集積回路は，複数のワード線WLと，複数のワード線と交差する複数のビット線対BL，/BLと，複数のワード線と複数のビット線対との交差部に設けられた複数のメモリセル211とを有するメモリと，電源供給線VDDLからの電源電圧を電源として所定の論理演算を行うLOGIC101と，論理回論の試験制御を行う試験制御回路と，電源供給線VDDLに接続され，電源供給線VDDLからの電源電圧を複数のワード線WLに供給するドライバ部222と，試験制御回路の試験制御実行時に，電源電圧を複数のワード線WLに供給して複数のメモリセル211に電源電圧を供給するチャージ回路222aとを有する。 （もっと読む）

【課題】チップサイズの増大を抑制でき、評価精度を落とすことなく、パラレルテストの時間の増大を抑制できる半導体装置を提供する。
【解決手段】複数のメモリアレイと、読み出し動作においては、メモリセルからの読み出しデータを増幅して外部へ出力するリードデータを生成し、書き込み動作においては、外部から供給されるライトデータに基づいてメモリセルへの書き込みデータを生成する、複数のメモリアレイに共通に設けられたリードライトアンプ（ＲＷＡＭＰ）と、複数のメモリアレイ毎に設けられたスイッチと、複数のメモリアレイのうち活性化するメモリアレイのスイッチを順次導通させる第１の制御信号（ＬＭＩＯＳＷ）を生成する第１の制御回路（１２ｂ）と、リードライトアンプを活性化する第２の制御信号（ＤＡＥ）を、活性化するメモリアレイの個数に基づいて発生する第２の制御回路（１４）と、を備える。 （もっと読む）

【課題】 アドレス端子で受ける外部アドレスを用いて、リアルワード線を選択することなく、任意の冗長ワード線を選択する。
【解決手段】 半導体メモリは、複数のリアルワード線および複数の冗長ワード線を有するメモリブロックと、アドレス端子で受ける外部アドレスの一部である第１アドレスをデコードして第１デコード信号を出力し、テストモード中にデコード動作を禁止する第１デコーダと、通常動作モード中に、外部アドレスの別の一部である第２アドレスまたは不良の救済に使用する冗長ワード線を示す冗長アドレスをデコードし、テストモード中に第２アドレスをデコードし、第２デコード信号を出力する第２デコーダと、第１デコード信号および第２デコード信号に応じて、リアルワード線を選択する第１ドライバと、第２デコード信号に応じて、冗長ワード線を選択する第２ドライバとを有している。 （もっと読む）

【課題】ビット線を個別に制御することができ、同一センスアンプ列内の隣接ビット線間に“Ｈ／Ｌ”逆相ストレスパタンを印加できると共に、限定されない種々のストレスパタンをメモリセルに印加できるＷＬＢＩテスト方法を提供する。
【解決手段】半導体記憶装置にストレスを印加するのに先立ち、複数のメモリセルを活性化する一方、複数のセンスアンプは非活性状態を維持し、グローバル入出力線ＧＩＯＢ＜０＞〜＜７＞、ＧＩＯＴ＜０＞〜＜７＞を利用して各ビット線に個別に充電を行う。 （もっと読む）

【課題】メモリのテスト時の消費電流を抑え、メモリテスト時の周波数を高速化する。
【解決手段】制御回路１０３は、第１及び第２のテストパタンジェネレータ１０４、１０５によるテストがともにライトの場合、一方のテストパタンジェネレータによるテストシーケンスの実行を許可し、他方のテストパタンジェネレータに対してテストシーケンスの実行を不許可とし、一方のテストパタンジェネレータからメモリグループ１０１、１０２の対応する一方のグループに対してライトのテストパタンを出力し、他方のグループに対するライトの実行を、一方のグループのライトのテストサイクル単位で時間的にずらし、一方のテストパタンジェネレータによる一方のグループのライトの終了後、他方のテストパタンジェネレータによるテストシーケンスの実行を許可し、他方のテストパタンジェネレータから対応する他方のグループに対するライトのテストパタンを出力する。 （もっと読む）

【課題】半導体集積回路にＢＩＳＴ回路を挿入した後の接続検証のためのシミュレーション実行の所要時間を短縮する。
【解決手段】半導体集積回路１は、データを記憶する少なくとも１つのメモリ２１と、メモリ２１をテストする少なくとも１つのＢＩＳＴ（Ｂｕｉｌｔ−Ｉｎ Ｓｅｌｆ Ｔｅｓｔ）回路１０と、を備える。ＢＩＳＴ回路１０は、アドレス生成器１３を備える。アドレス生成器１３は、メモリ２１の全アドレスに対応するアドレス信号を生成する第１動作モードと、メモリ２１のアドレス入力の各ビットが、それぞれ、０と１の両状態をとり、かつ、異なるビット同士が一度は別の信号状態を持つような一連のデータとなるようにアドレス信号を生成する第２動作モードの何れかで動作する。 （もっと読む）

【課題】ディスターブテストを実施する際、テスト時間を短縮すること。
【解決手段】本発明の半導体記憶装置では、（処理１）まず、テストセルに対してセンスアンプＳＡ１〜ＳＡｎとスイッチ部ＹＳＷ４と入出力制御回路ＩＯＣとを活性化させて、テストセルからデータを読み出す。（処理２）次に、ディスターブセルに対してセンスアンプＳＡ１〜ＳＡｎのみ活性化させる。（処理３）次に、再度、テストセルに対してセンスアンプＳＡ１〜ＳＡｎとスイッチ部ＹＳＷ４と入出力制御回路ＩＯＣとを活性化させて、テストセルからデータを読み出す。本発明の半導体記憶装置によれば、処理２において、ディスターブセルに対して、カラム系（スイッチ部ＹＳＷ４、入出力制御回路ＩＯＣ）を活性化させないで、センスアンプＳＡ１〜ＳＡｎのみ活性化させることにより、ディスターブセルからデータを読み出さない分だけ、テスト時間を短縮できる。 （もっと読む）

【課題】配線エリア内を並走するパラレルテスト用のバスの本数を削減する。
【解決手段】半導体記憶装置１は、それぞれメモリセルアレイに含まれる複数のメモリセルの記憶内容の比較結果を示す複数の比較結果信号をパラレルに受けてシリアル信号に変換することにより第１の出力信号を生成する第１のテストモードと、前記複数の比較結果信号のデータ量を圧縮することにより第２の出力信号を生成する第２のテストモードとのいずれかにより動作する第１のテスト回路４１ａ〜４１ｄを備え、第１のテスト回路４１ａ〜４１ｄは、第１の出力信号と前記第２の出力信号とを共通のバス５２に出力する。 （もっと読む）

【課題】書き込みとベリファイに要する時間を短縮することが可能なＮＡＮＤ型フラッシュメモリを提供する。
【解決手段】ＮＡＮＤ型フラッシュメモリのロウデコーダは、アドレス信号および同時選択信号に応じて、複数のブロックのうち第１のブロックと第２のブロックとを選択する。制御回路は、第１のブロックの第１のビット線に接続された第１のメモリセル、および、第２のブロックの第１のビット線に接続された第２のメモリセルに対して、同時に同じデータの書き込み動作を実行する。その後、制御回路は、第１のブロックの第１のメモリセルに対してベリファイを実行し、ベリファイをパスした場合には、第１のブロックの第１のメモリセルに記憶されたデータ、および、第２のブロックの第２のメモリセルに記憶されたデータを読み出す。 （もっと読む）

【課題】半導体記憶装置におけるパラレルテストの実施時には、使用できる端子の制限からメモリセルアレイに書き込むデータに対してビット単位でのデータマスクの実施は不可能であった。
【解決手段】半導体記憶装置のパラレルテスト実施時は、ＷＲＩＴＥコマンドの発行に先立ちパラレルテスト専用のコマンドにより書き込みデータを専用のラッチ回路に保持しておく。そのため、ＷＲＩＴＥコマンド実行時にはデータ端子は使用されていない。そこで、パラレルテスト実施時のＷＲＩＴＥコマンド発行と共に書き込みデータに対するデータマスク信号を入力し、そのデータマスク信号を保持するラッチ回路を設ける。 （もっと読む）

【課題】非圧縮の実データを入出力する動作試験を高速に行う。
【解決手段】試験プローブ６ａによって電気的に共通接続される複数のデータ入出力端子ＤＱ０〜ＤＱｎ及びストローブ端子ＤＱＳと、試験プローブ６ｂに接続されるコマンドアドレス端子ＣＡと、コマンドアドレス端子ＣＡに入力される信号に基づいて、データ出力回路１０〜１ｎの選択動作を行う出力制御回路３１と、を備える。本発明によれば、テスタ内の１つの判定回路に複数のデータ入出力端子を割り当てつつ、非圧縮の実データを用いたテストを行うことが可能となる。これにより、テスタ内の限られた数の判定回路を用いてより多数の半導体装置を並列にテストすることが可能となる。 （もっと読む）

【課題】簡単制御と低電圧で試験することができ、テスト時間の増大を回避し、Ｖｔアンバランスの大きいセンスアンプを効率よく検出する。
【解決手段】相補の第１（ＢＬＴ／ＢＬＢ）、第２（ＬＩＯＴ／Ｂ）、及び第３のデータ線対（ＭＩＯＴ／Ｂ）と、前記第１のデータ線対に接続される第１のアンプ（ＳＡ）と、前記第１と第２のデータ線対間の接続を制御する第１のスイッチ対（Ｙスイッチ）と、前記第２と第３のデータ線対間の接続を制御する第２のスイッチ対（４０１、４０２）と、前記第２のデータ線対を第１の電圧にプリチャージする第１プリチャージ回路４０３とを備え、テスト制御信号（ＴＳＡＶＴＣＨＣＫＴ）がテスト動作を示すとき、前記第２のスイッチ対（４０１、４０２）を非導通とし、前記第１のプリチャージ回路４０３により前記第２のデータ線対に印加される前記第１の電圧が、前記第１のスイッチ対を介して、第１のアンプに印加される。 （もっと読む）

【課題】半導体装置を検査する検査時間を短縮できる半導体装置を提供する。
【解決手段】半導体装置は、変更レジスタ部１３が、予めレジスタ部１２に格納されているデータを変更する変更データを格納する。論理合成部１４が、データと変更データとの論理合成処理を行う。変換部１７が、変更データの値を変換する付加情報に基づいて前記変更データの値を変換し、論理合成部１４に供給する。これにより、論理合成部が、論理合成処理を行った結果に変換することができ、半導体装置を検査する検査時間を短縮する。 （もっと読む）

【課題】低コストにてメモリ機能のテストを行うことが可能な半導体メモリのテスト回路を提供する。
【解決手段】半導体メモリから読み出されたｎビットデータの各ビット同士で論理積及び否定論理和を夫々求め、半導体メモリから読み出されたｎビットデータに対する期待値を指定する期待値指定信号ＥＸＰに応じて、上記論理積の結果及び上記否定論理和の結果の内の一方を選択しこれをテスト結果信号ＯＵＴとして出力する。 （もっと読む）

【課題】動作テストに係る時間を短縮することが可能な相変化メモリを提供する。
【解決手段】ライト回路１０は、第１の論理レベルを示す入力データ信号である第１データ信号を各メモリバンクＢＡＮＫ０〜７に順番に書き込み、第２の論理レベルを示す入力データ信号である第２データ信号を各メモリバンクＢＡＮＫ０〜７に同時に書き込む。半導体装置は、複数の相変化メモリバンクと、第１の論理レベルを示す入力データ信号をリセット動作にて各メモリバンクに順番に書き込み、第２の論理レベルを示す入力データ信号をセット動作にて各メモリバンクに同時に書き込むライト回路と、を備える。テスト方法は、第１の論理レベルを示す入力データ信号である第１データ信号を各メモリバンクに順番に書き込み、第２の論理レベルを示す入力データ信号である第２データ信号を各メモリバンクに同時に書き込む。 （もっと読む）

【課題】 複数の被テストデバイスのテストを高速かつ個別に行えるテストボードを提供する。
【解決手段】 テストボード４１は、複数の伝送線路４８と、第ｎ（ｎ＜Ｎ，ｎ：自然数，Ｎ：２以上の整数）の接続点Ａと第ｎ＋１の接続点Ｂの間の伝送距離が複数の伝送線路４８の全てについて等しくなるように、複数の伝送線路４８の各々の一端と他端との間に設けられた第１乃至第Ｎの接続点Ｂを備える。 （もっと読む）

【課題】 不良検出率を向上させた半導体メモリ装置のテスト回路及びリペア効率性を向上させた半導体メモリ装置を提供する。
【解決手段】 第１のメモリブロックのメモリセルグループから出力される複数の第１のテストデータ信号を組み合わせて当該メモリセルグループの不良の可否を検出する第１の不良検出部と、第２のメモリブロックのメモリセルグループから出力される複数の第２のテストデータ信号を組み合わせて当該メモリセルグループの不良の可否を検出する第２の不良検出部と、複数の第１及び第２のテストデータ信号を共通的に組み合わせて第１及び第２のメモリブロックのメモリセルグループの不良の可否を検出する共通不良検出部と、第１及び第２の不良検出部の不良検出結果に応じて、第１及び第２の不良検出部の不良検出結果または共通不良検出部の不良検出結果を最終不良検出結果として出力する不良判断部とを備える。 （もっと読む）

【課題】被試験メモリの試験を被試験メモリの容量よりも少ない内部メモリで試験する。
【解決手段】被試験メモリを試験する試験装置であって、被試験メモリの一部のメモリ領域に対応する試験データおよび試験結果の少なくとも一方の試験情報を記憶する内部メモリを有し、被試験メモリを試験する試験用集積回路デバイスと、被試験メモリの全メモリ領域に対応する試験情報を記憶する外部メモリと、外部メモリに接続され、試験対象のメモリ領域に応じた試験情報を外部メモリおよび内部メモリの間で転送するメモリコントローラと、を備える試験装置および試験方法を提供する。 （もっと読む）

【課題】磁性体メモリセルのデータ誤書込に対する耐性を効率的にテストする。
【解決手段】メモリセルの各行に対応してライトディジット線ＷＤＬが配置される。データ書込時には、データ書込対象のメモリせルが含まれるメモリセル行に対応するライトディジット線ＷＤＬが選択的に活性化される。マルチセレクション回路３２０，３３０は、ディスターブ試験時には、マルチセレクション信号ＭＳＬａ，ＭＳＬｂに応答して、通常のデータ書込時よりも多い本数のライトディジット線ＷＤＬを並列に活性化する。 （もっと読む）