【課題】半導体装置の動作テストのスループットを向上させる。
【解決手段】判定回路１１２は、２つのメモリバンクＢＡＮＫ（Ａ）、ＢＡＮＫ（Ｅ）から読み出される計１６ビットのテストデータを検査する。検査対象となる１６ビットのメモリセルＭＣにはすべて「Ｈ」の書き込みが実行されており、いずれのメモリセルＭＣに異常がなければそのまま「Ｈ」が読み出される。判定回路１１２は、メモリバンクＢＡＮＫ（Ａ）のテストデータ同士を比較する第１検出回路１２４とメモリバンクＢＡＮＫ（Ｅ）のテストデータ同士を比較する第２検出回路１２６に加えて、更に、メモリバンクＢＡＮＫ（Ａ）のテストデータとメモリバンクＢＡＮＫ（Ｅ）のテストデータを比較する第３検出回路１２８を備える。 （もっと読む）

【課題】不揮発性の半導体ディスクの寿命を監視する半導体ディスク寿命監視装置を提供する。
【解決手段】半導体ディスク５−１〜５−Ｋの書込み制御を行うファイルシステム３と、当該ファイルシステム３と前記半導体ディスク５−１〜５−Ｋを接続するインタフェースドライバ４を備え、当該インタフェースドライバ４により書込みが行われる半導体ディスク５−１〜５−Ｋの寿命を予測する半導体ディスク寿命監視装置１であって、前記ファイルシステム３からの書込みを書込情報として測定する測定部７と、前記測定結果を累積し第１の保存データ３２として保存する保存部８と、前記保存した累積書込情報に基づいて、半導体ディスク５−１〜５−Ｋの寿命を予測する。 （もっと読む）

【課題】記憶部と記憶部の試験を行なう試験部とを備える集積回路の回路規模の増大又は製造コストの増加を低減させる。
【解決手段】記憶部３と、供給される一組のアドレス及びデータを含む試験情報に基づいて前記記憶部３に対する書込及び読出試験を行なう試験部４と、を備え、前記試験部４は、前記試験情報に基づき前記記憶部３への書き込みが行なわれた場合に当該書き込みに用いられた第１書込アドレス及びデータを保持する第１保持部５と、前記試験情報に基づく第２書込アドレス及びデータによる前記記憶部３への書き込みと同時に前記記憶部３の第１読出アドレスから第１読出データを読み出す同時読出に用いる前記第１読出アドレスを、前記第１保持部５に保持された前記第１書込アドレスに基づいて生成する第１生成部６と、前記第１読出データの期待値を、前記第１保持部５に保持された前記第１書込データに基づいて生成する第２生成部７と、を備える。 （もっと読む）

【目的】少ない外部端子によって、半導体メモリ装置に構築されているメモリが故障しているか否かの製品出荷時のテスト及びその故障要因を特定することが可能な半導体メモリ装置及びそのテスト方法を提供することを目的とする。
【構成】半導体メモリ装置に構築されているメモリが読出指令に応答したか否かを判定し、メモリが読出指令に対して非応答であった場合にはメモリから読み出されたメモリデータに代えてエラーコードを外部出力する。 （もっと読む）

【課題】新たなリードパラメータで不揮発性メモリ装置をリードするリードリトライを行う方法、該方法を行う装置を提供する。
【解決手段】リードリトライ動作及び／またはその部属的なリードリトライ動作は、リードリトライ動作が保証（ｗａｒｒａｎｔｅｄ）されるか否かを判断する前に初期化されるか、完了することができる。例えば、ＮＡＮＤフラッシュメモリ装置のページは、新たなリード電圧レベルをページのワードラインに印加して、リードリトライ動作でリードされうる。例えば、リードリトライ動作は、エラー訂正動作でターゲットページのデータの以前リードページのエラーを訂正不能と判断される前に、ターゲットページで行われる。 （もっと読む）

【課題】テスト時間を短縮させる。
【解決手段】フラッシュメモリＬＳＩ１は、データを記憶する記憶部であって、予め定められたビット数のデータ領域を複数有するフラッシュメモリ部８と、フラッシュメモリ部８から読み出したデータとデータの期待値とが不一致であるビットを示す不良ビットの数が、予め定められた閾値以下であるか否かを、データ領域ごとに判定する判定回路部１０と、判定回路部１０が判定した判定結果に応じた出力を出力端子（ＲＢ＃端子）に出力させるＲＢ制御回路部６０と、を備える。 （もっと読む）

【課題】電源投入により自走的にメモリセルアレイの動作テストを実行する。
【解決手段】一つの実施形態によれば、不揮発性半導体記憶装置は、不揮発性半導体記憶装置は、ロムヒューズブロックを有するメモリセルアレイ、自走テスト部を有するコントローラ、及びコマンドレジスタを有する。不揮発性半導体記憶装置は、電源投入によりメモリセルアレイの自走テストを実行する。 （もっと読む）

【課題】回路規模の増加を抑制しつつ、テスト時間の短縮を図る半導体集積回路を提供する。
【解決手段】ＢＩＳＴ回路１は、アドレス信号を生成するアドレス生成回路１ｂと、書き込みデータ及び書き込みデータに対応する期待値データを生成するデータ生成回路１ａと、メモリを制御するチップイネーブル信号生成回路１ｃと、メモリの書き込み動作及び読み出し動作を制御する制御信号を生成する制御信号生成回路１ｄとを有する。メモリブロック化回路２は、複数のメモリを有し、アドレス信号から複数のメモリのうちテスト対象となるメモリのアドレスに対応するアドレス入力信号を生成し、且つ、複数のメモリからテスト対象のメモリを選択するメモリ選択信号を生成するアドレス変換回路Ａを有し、メモリ選択信号に基づいて、複数のメモリのうちテスト対象のメモリが出力するデータを選択して出力するメモリ出力選択回路ＤＳと、を有する。 （もっと読む）

【課題】プロセッサとメモリを備えた半導体集積回路の前記メモリをテストする際に、テスト回路による回路規模の増大を最小限にすることができる半導体集積回路を提供する。
【解決手段】ＳＩＭＤプロセッサ２が、ＭＢＩＳＴ・リペアコントロール回路６によりテストされたＲＡＭ４の不良の有無と、不良アドレス（不良セル）の位置情報を解析し、メモリコントローラ回路３内部に保持して、通常動作時には、不良メモリの不良アドレスへのアクセス時にはメモリコントローラ回路３がリペア用ＲＡＭ５へのアクセスするように制御する。 （もっと読む）

【課題】ＳＲＡＭセルやセンスアンプの駆動トランジスタのしきい値電圧（Ｖｔｈ）を補正することを可能とする技術を提供する。
【解決手段】データを保持するラッチ回路と、データを伝送する信号線とを備える半導体装置を構成する。ラッチ回路は、第１インバータと、第２インバータとを具備する。第１、第2インバータのそれぞれの出力からビット線（ＢＬ０、ＢＬ１）やセンスアンプ信号線（ＳＡ０、ＳＡ０Ｂ）を経由してＧＮＤへ至る電気的経路を備え、その電気的経路は、第１のトランジスタを備えるものとする。そして、Ｖｔ補正モードには、第１インバータまたは第２インバータの一方のＨｉｇｈレベルを供給し他方にＬｏｗレベルを供給することで、第１のトランジスタにより電気的経路を導通する。 （もっと読む）

【課題】不良チップの救済効率を向上させ歩留まりを向上させる。
【解決手段】第１半導体チップのメモリセルアレイは、ノーマルセルアレイとスペアセルアレイとを備える。第１不良アドレスデータ出力回路は、メモリセルアレイ中の不良メモリセルのアドレスを示す第１不良アドレスデータを出力する。第１比較回路は、アドレスデータと第１不良アドレスデータとを比較して第１の一致信号を出力する。第２不良アドレスデータ出力回路は、メモリセルアレイ中の不良メモリセルのアドレスを示す第２の不良アドレスデータを出力する。第２比較回路は、アドレスデータと第２の不良アドレスとを比較して第２の一致信号を出力する。 （もっと読む）

【課題】メモリセル３１が劣化した場合にも、誤り訂正回路２０の回路面積を増大させることなく誤り訂正を行うことができるメモリ装置２を提供する。
【解決手段】実施の形態のメモリ装置２は、メモリ部３０と、制御部１１と、補正部４１と、誤り検出訂正部４０とを具備する。メモリ部３０は、データを記憶する複数のメモリセル３１からなる。制御部１１は、電荷量に対応した閾値電圧を読み出すためにメモリセル３１にＨＢ読出電圧ＨＶと、補間読出電圧ＡＶと、を印加する制御を行う。補正部４１は読み出された、閾値電圧Ｖｔｈから決定されたビットデータを反転する。誤り検出訂正部４０は、補正部４１で反転されたビットデータを含めた所定長のデータ列を、硬判定復号符号により復号処理を行う。 （もっと読む）

【課題】
実施形態は、制御部をテスト可能なメモリシステムを提供する。
【解決手段】
本実施形態のメモリシステムは、前記ＮＡＮＤ型フラッシュメモリと前記入出力部との間、および前記ＮＡＮＤ型フラッシュメモリと前記入力バッファ部との間に設けられた複数のデータバスと、入力される選択信号に基づいて、所望の前記データバスを選択するスイッチと、前記ＮＡＮＤ型フラッシュメモリ、前記入出力部、及び前記スイッチを制御して、前記入力バッファ部から前記ＮＡＮＤ型フラッシュメモリにデータを書き込むとき、選択された前記データバスを介して、前記ＮＡＮＤ型フラッシュメモリと前記入力バッファ部との間を接続し、残りのデータバスを介して、前記ＮＡＮＤ型フラッシュメモリと前記入力バッファ部との間を接続しない前記選択信号を前記スイッチに出力する制御部とを含む。 （もっと読む）

【課題】アクセス性能の向上を図ることが可能な不揮発性半導体記憶装置を提供する。
【解決手段】不揮発性半導体記憶装置は、データバッファに格納されエラー訂正されたリードデータを第１の入出力ピンから出力するのに同期して、エラー訂正されたリードデータに対応する第１のパリティフラグを第２の入出力ピンから出力する。 （もっと読む）

【課題】半導体装置の設計値に対するタイミング検出、設計値に対するタイミング調整を最適に行う半導体装置、タイミング検出方法及びタイミング調整方法を提供する。
【解決手段】オシレータ回路１−３と、テスト信号の活性化期間内に前記オシレータ回路に対してクロッキング動作を行わせる前記テスト信号を前記オシレータ回路に出力するコマンド回路１−１と、前記オシレータ回路と接続され、前記クロッキング動作によるクロッキング数をカウントするカウンタ回路１−２と、を備える。 （もっと読む）

【課題】ローデコーダ側に配置される転送トランジスタの特性評価を実施する。
【解決手段】一つの実施形態によれば、半導体記憶装置は、切り替え部、第一の転送トランジスタ、第一のトランジスタ、及び第二のトランジスタが設けられる。切り替え部が第一の状態のときに第一及び第二のトランジスタがオフし、第一の転送トランジスタがオンし、切り替え部が第二の状態のとき第一及び第二のトランジスタがオンする。 （もっと読む）

【課題】、半導体記憶装置自身に、適切に自半導体記憶装置に関する装置情報を記憶することができる、半導体記憶装置を提供する。
【解決手段】特定ワード線（１０２４番目のワード線）上のステータスレジスタ４２が設けられていない領域である、８番目〜２５５番目のビット線と交差する領域に設けられている強誘電体メモリにより生産履歴記憶容量４４を構成し、生産履歴記憶容量４４に、半導体記憶装置１０（半導体チップ２０）の生産履歴に関する情報を記憶させている。また、生産履歴記憶容量４４への記憶・参照は、主記憶容量４０への記憶・参照に使用される通常のコマンドと異なる特殊なコマンドが用いられる。 （もっと読む）

【課題】精度良く被試験デバイスを試験する。
【解決手段】データ信号とクロック信号とを授受する被試験デバイスを試験する試験装置であって、被試験デバイスにデータ信号およびクロック信号を試験信号として供給する試験信号供給部と、被試験デバイスが出力するデータ信号を、被試験デバイスが出力するクロック信号に応じたタイミングで取得するデータ取得部と、データ取得部が取得したデータ信号を期待値と比較した比較結果に基づいて被試験デバイスの良否を判定する判定部と、調整時において、データ信号を取得するタイミングを生成するためのクロック信号の遅延量を調整する調整部とを備える試験装置を提供する。 （もっと読む）

【課題】サブワード線駆動回路を正確に不良検出する技術を提供する。
【解決手段】サブワード選択線を介して供給されるサブワード選択信号を受けるサブワード線駆動回路のテスト方法において、改良されたＦＸＴ出力回路とＦＸＢ出力回路により、Ｈｉ−Ｚ信号とＨｉ信号をサブワード線駆動回路に供給する技術を含む。 （もっと読む）