【課題】回路規模の増加を抑制しつつ、テスト時間の短縮を図る半導体集積回路を提供する。
【解決手段】ＢＩＳＴ回路１は、アドレス信号を生成するアドレス生成回路１ｂと、書き込みデータ及び書き込みデータに対応する期待値データを生成するデータ生成回路１ａと、メモリを制御するチップイネーブル信号生成回路１ｃと、メモリの書き込み動作及び読み出し動作を制御する制御信号を生成する制御信号生成回路１ｄとを有する。メモリブロック化回路２は、複数のメモリを有し、アドレス信号から複数のメモリのうちテスト対象となるメモリのアドレスに対応するアドレス入力信号を生成し、且つ、複数のメモリからテスト対象のメモリを選択するメモリ選択信号を生成するアドレス変換回路Ａを有し、メモリ選択信号に基づいて、複数のメモリのうちテスト対象のメモリが出力するデータを選択して出力するメモリ出力選択回路ＤＳと、を有する。 （もっと読む）

【課題】チップサイズの増大を抑制でき、評価精度を落とすことなく、パラレルテストの時間の増大を抑制できる半導体装置を提供する。
【解決手段】複数のメモリアレイと、読み出し動作においては、メモリセルからの読み出しデータを増幅して外部へ出力するリードデータを生成し、書き込み動作においては、外部から供給されるライトデータに基づいてメモリセルへの書き込みデータを生成する、複数のメモリアレイに共通に設けられたリードライトアンプ（ＲＷＡＭＰ）と、複数のメモリアレイ毎に設けられたスイッチと、複数のメモリアレイのうち活性化するメモリアレイのスイッチを順次導通させる第１の制御信号（ＬＭＩＯＳＷ）を生成する第１の制御回路（１２ｂ）と、リードライトアンプを活性化する第２の制御信号（ＤＡＥ）を、活性化するメモリアレイの個数に基づいて発生する第２の制御回路（１４）と、を備える。 （もっと読む）

【課題】複数のメモリを備えた半導体集積回路において、ＩＲドロップによる誤動作を回避しつつ、効率の良いメモリテストを実現すること。
【解決手段】半導体集積回路に含まれる複数のメモリのそれぞれを単体でテストした場合に消費される電流を参照し、該複数のメモリから同時にテストすべき複数のメモリを被テストメモリとして選択する工程と、前記複数の被テストメモリを同時にテストした場合に消費される総消費電流をシミュレーションにより生成する工程と、前記総消費電流および前記半導体集積回路のレイアウト情報に基づいて、前記半導体集積回路におけるＩＲドロップを算出する工程と、算出した電圧降下が所定の許容値以内であるか否かを判定する工程と、前記電圧降下が前記所定の許容値を超えた場合には、前記複数のメモリから同時にテストすべきメモリを再度選択し直す工程と、を含む。 （もっと読む）

【課題】メモリのテスト時の消費電流を抑え、メモリテスト時の周波数を高速化する。
【解決手段】制御回路１０３は、第１及び第２のテストパタンジェネレータ１０４、１０５によるテストがともにライトの場合、一方のテストパタンジェネレータによるテストシーケンスの実行を許可し、他方のテストパタンジェネレータに対してテストシーケンスの実行を不許可とし、一方のテストパタンジェネレータからメモリグループ１０１、１０２の対応する一方のグループに対してライトのテストパタンを出力し、他方のグループに対するライトの実行を、一方のグループのライトのテストサイクル単位で時間的にずらし、一方のテストパタンジェネレータによる一方のグループのライトの終了後、他方のテストパタンジェネレータによるテストシーケンスの実行を許可し、他方のテストパタンジェネレータから対応する他方のグループに対するライトのテストパタンを出力する。 （もっと読む）

【課題】フラッシュメモリ・ダイをテストするための方法、システムおよびデバイスを得る。
【解決手段】デバイス製造のポスト・ウェファ・ソート・ステージ中に、共通ハウジングに関連づけられたフラッシュコントローラ・ダイおよび少なくとも一つのフラッシュメモリ・ダイを各々が含む複数のフラッシュメモリ・デバイスを、例えば、バッチ・テスト・プロセスまたはマス・テスト・プロセス等のテスト・プロセスへ通す。テスト中、各フラッシュコントローラ・ダイ上に属するフラッシュコントローラが、各フラッシュ・デバイスの一つ以上のフラッシュメモリ・ダイの各々をテストするための、少なくとも一つのテスト・プログラムを実行する。少なくとも１００個のフラッシュメモリ・デバイスおよびマス・テスト・ボードを含むテスト・システムを開示する。さらに、フラッシュコントローラが一つ以上のフラッシュメモリ・ダイをテストするよう作動可能なフラッシュメモリ・デバイスを開示する。模範的なテストは、不良ブロック・テストを含む。 （もっと読む）

【課題】
実施形態は、検査効率を向上可能なメモリテスタを提供する。
【解決手段】
本実施形態のメモリテスタによれば、複数の検査メモリのリードのそれぞれに電気的に接続可能なコネクタを複数個有するテストボードと、第１入出力部と、前記検査メモリを選択する第１選択部を有し、前記第１入出力部と複数の前記検査メモリが電気的に共通に接続され、前記第１選択部と前記検査メモリが電気的に共通に接続されて第１検査モードを行う第１検査装置と、第２入出力部と、前記検査メモリを選択する第２選択部を有し、前記第２入出力部及び前記第２選択部が対応する複数の前記コネクタそれぞれに接続されて第２検査モードを行う第２検査装置とを備えることを特徴とする。 （もっと読む）

【課題】ストレステストにおいて同時に立ち上げるワード線の本数を増やす。
【解決手段】複数のセンスアンプ列３２によって複数のメモリセルマットＭＡＴに分割され、其々が複数のワード線ＷＬを備えるメモリセルアレイ３０と、複数のメモリセルマットＭＡＴの内、選択された互いに隣接しない複数のメモリセルマットＭＡＴに其々含まれる複数のワード線ＷＬを同時に立ち上げるテスト制御を行うテスト回路２５とを備える。本発明によれば、複数のワード線ＷＬが立ち上がるメモリセルマットＭＡＴを分散させていることから、一つのメモリセルマット内において多数のワード線を立ち上げる場合に比べて、ワード線を駆動するためのドライバ回路や、ドライバ回路に動作電圧を供給する電源回路への負荷が軽減する。その結果、より多数のワード線を同時に立ち上げることが可能となる。 （もっと読む）

【課題】モジュール基板上の特定のチップに対してテストモードの実行を可能とする。
【解決手段】更新ディセーブル信号ＵＤＳが非活性レベルであるときは、アクティブ信号ＡＣＴ及びモードレジスタセット信号ＭＲＳに応じてラッチ信号ＵＳ１を活性化させ、更新ディセーブル信号ＵＤＳが活性レベルであるときは、モードレジスタセット信号ＭＲＳに応じてラッチ信号ＵＳ１を活性化させることなくアクティブ信号ＡＣＴに応じてラッチ信号ＵＳ１を活性化させる。ラッチ信号ＵＳ１に基づいてアドレス信号ＡＤＤをラッチし、ラッチされたアドレス信号ＡＤＤに基づいて内部テスト信号ＴＥＳＴを発生させる。これにより、ターゲットとなるチップにおいて更新ディセーブル信号ＵＤＳを活性化させるだけでターゲットとなるチップを選択的に制御することが可能となる。 （もっと読む）

【課題】 測定装置の入出力ピンの使用率を高め、同時に測定試験を行える被測定デバイスの数を増加させる。
【解決手段】 測定装置が備える複数の入出力ピンを予め設定された本数よりも多い所定本数ずつ複数の半導体装置にそれぞれ関連付ける。複数の半導体装置にそれぞれ関連付けられた所定本数の入出力ピンのうち、予め設定された本数の入出力ピンを当該関連付けされた半導体装置に割り振られた入出力ピンであると測定装置に認識させるとともに、残りの入出力ピンを少なくとも１つの仮想デバイスに割り振られた入出力ピンであると測定装置に認識させる。測定装置に、複数の半導体装置及び仮想デバイスの測定試験をそれぞれ予め設定された本数の入出力ピンを用いて行うと見せかけた状態で、複数の半導体装置の測定試験を、それぞれの半導体装置に関連付けられた所定本数の入出力ピンを用いて同時に行う。 （もっと読む）

【課題】簡易なテスタにより被試験デバイスの試験を行うことができる試験方法を提供することを課題とする。
【解決手段】各々が記憶回路を有する複数の被試験デバイス（２１１〜２１４）の試験方法であって、試験パタンが前記複数の被試験デバイスの記憶回路に分割されて記憶されており、前記複数の被試験デバイスの記憶回路から試験パタン（ＤＴ０〜ＤＴ３）を読み出して、前記読み出した複数の被試験デバイスの試験パタンを併合して前記複数の被試験デバイスに同じ試験パタン（ＰＴＮ０〜ＰＴＮ３）を供給する試験パタン読み出しステップと、前記供給された同じ試験パタンを用いて前記複数の被試験デバイスを同時に試験する試験ステップとを有する試験方法が提供される。 （もっと読む）

【課題】非圧縮の実データを入出力する動作試験を高速に行う。
【解決手段】試験プローブ６ａによって電気的に共通接続される複数のデータ入出力端子ＤＱ０〜ＤＱｎ及びストローブ端子ＤＱＳと、試験プローブ６ｂに接続されるコマンドアドレス端子ＣＡと、コマンドアドレス端子ＣＡに入力される信号に基づいて、データ出力回路１０〜１ｎの選択動作を行う出力制御回路３１と、を備える。本発明によれば、テスタ内の１つの判定回路に複数のデータ入出力端子を割り当てつつ、非圧縮の実データを用いたテストを行うことが可能となる。これにより、テスタ内の限られた数の判定回路を用いてより多数の半導体装置を並列にテストすることが可能となる。 （もっと読む）

【課題】半導体装置を検査する検査時間を短縮できる半導体装置を提供する。
【解決手段】半導体装置は、変更レジスタ部１３が、予めレジスタ部１２に格納されているデータを変更する変更データを格納する。論理合成部１４が、データと変更データとの論理合成処理を行う。変換部１７が、変更データの値を変換する付加情報に基づいて前記変更データの値を変換し、論理合成部１４に供給する。これにより、論理合成部が、論理合成処理を行った結果に変換することができ、半導体装置を検査する検査時間を短縮する。 （もっと読む）

【課題】アドレス空間の大きさが異なる複数のメモリ装置を同時にテストすることができるメモリ装置を提供することを課題とする。
【解決手段】アドレス空間の大きさが異なる複数のメモリ装置に対して複数ビットのアドレスのうちの一部のビットが共通のアドレスを入力して同時にテストを行う際のアドレス空間の小さい方のメモリ装置であって、アドレスにデータを記憶するメモリセルアレイと、メモリセルアレイのアクセスの回数をカウントするカウンタ（７０２）と、カウンタによりカウントされたアクセスの回数と回数設定値とを比較する比較回路（７０３）と、テストモードにおいて、カウンタによりカウントされたアクセスの回数が回数設定値に到達するとメモリセルアレイへのアクセスを禁止する動作停止制御回路（７０４）とを有するメモリ装置が提供される。 （もっと読む）

【課題】 故障処理回路において、テスト対象メモリ（ＭＵＴ）から故障ロケーション情報を識別するために使用される故障捕捉回路が開示される。
【解決手段】 故障捕捉回路は、複数のチャネルを備え、ＭＵＴに接続するように適合される故障検出回路を含む。故障検出回路は、テスト信号をＭＵＴに与え、そこからの出力信号を処理して故障情報にするように動作する。テスト時間を最小化するために、故障メモリ回路および高速リンクが設けられる。高速リンクは、故障メモリ回路を故障検出回路に接続し、シリアルデータ転送能力をその間に提供する。 （もっと読む）

【課題】効率的にリペアアドレスをプログラミングすることができる半導体メモリ装置のリペア回路及びリペア方法を提供すること。
【解決手段】メモリブロックから出力される複数のテストデータ信号によって不良の可否を判断し、不良と判断されたメモリブロックに該当するアドレスを格納するリペアアドレス検出部と、リペアアドレス検出部に格納されたリペアアドレスを電気的にプログラミングするアンチヒューズ部とを備えることを特徴とする。 （もっと読む）

【課題】断線検査用レジスタをビット線ごとに設けることなく、オープン不良および隣接ビット線間のショート不良の検査にかかる時間を短縮できるようにする。
【解決手段】検査データ記憶用メモリセルアレイ１１ｂをビット線ＢＬ１〜ＢＬｍの一端、読み出し回路１３はビット線ＢＬ１〜ＢＬｍの他端に接続し、検査データ記憶用メモリセルＭＣｂから検査データＴＤを読み出し、各ビット線ＢＬ１〜ＢＬｍを介して読み出し回路１３に送らせることで、ビット線ＢＬ１〜ＢＬｍを検査する。 （もっと読む）

【課題】複数のメモリマクロを備える半導体集積回路のメモリテストを短時間かつ適切に実行すること。
【解決手段】本発明の第１の態様にかかる半導体集積回路のテスト方法は、複数のメモリマクロを備える半導体集積回路のテスト方法であって、複数のメモリマクロの内、テストデータを同時に書き込む動作である同時書き込み動作をさせるメモリマクロの数よりも、書き込まれたテストデータを同時に読み出す動作である同時読み出し動作をさせるメモリマクロの数を少なく選択する。 （もっと読む）

【課題】転送するデータを記憶するデータ記憶部のデータの配列を被転送装置およびこの装置の中のデータ保持部と一致させるとともに、データの転送速度を高速化させることを目的とする。
【解決手段】レジスタＲを複数有する被転送装置２を複数接続し、各被転送装置２に対してデータをシリアル転送するデータ転送装置１であって、被転送装置２の順番ごとにレジスタＲの順番で記憶させるデータを配列して記憶するＲＡＭ１３と、ＲＡＭ１３からデータを読み出すためのアドレスをレジスタＲの順番ごとに被転送装置２の順番に配列して記憶するマスタアドレス記憶部１６と、マスタアドレス記憶部１６に対するアドレス指定をインクリメントにより行うアドレスカウンタ１５と、ＲＡＭ１３から読み出されたデータを被転送装置２に対して転送する複数の転送部１４と、を備えている。 （もっと読む）

【課題】大規模なＳＲＡＭセルの特性を高精度に測定する半導体装置及びそれを用いた評価方法を提供する。
【解決手段】ｍ行ｎ列のマトリクス状に配列されるＳＲＡＭセルを有する評価セルＣ１１〜Ｃｎｍと、ＳＲＡＭセルのＳＮＭ特性を測定する際にＳＲＡＭのラッチノードへ入力電圧を供給し、或いは出力電圧を検出する第１の主入出力線Ｖ０等と、評価セルを選択するための行選択信号供給用の行選択線Ｘ１〜Ｘｍと、列選択信号供給用の列選択線Ｙ１〜Ｙｎと、入力される行選択信号と列選択信号に応じてＳＲＡＭセルの選択／非選択を表す選択信号を出力する選択回路１０と、を備え、選択信号供給回路に入力される選択制御信号等により行選択信号と列選択信号を生成し、評価セル各々に設けられた第１のトランジスタＴ１〜第６のトランジスタＴ６を切り替え、ＳＲＡＭセルの測定評価を行う。 （もっと読む）