半導体集積回路テスト方法
【課題】複数のメモリを備えた半導体集積回路において、ＩＲドロップによる誤動作を回避しつつ、効率の良いメモリテストを実現すること。
【解決手段】半導体集積回路に含まれる複数のメモリのそれぞれを単体でテストした場合に消費される電流を参照し、該複数のメモリから同時にテストすべき複数のメモリを被テストメモリとして選択する工程と、前記複数の被テストメモリを同時にテストした場合に消費される総消費電流をシミュレーションにより生成する工程と、前記総消費電流および前記半導体集積回路のレイアウト情報に基づいて、前記半導体集積回路におけるＩＲドロップを算出する工程と、算出した電圧降下が所定の許容値以内であるか否かを判定する工程と、前記電圧降下が前記所定の許容値を超えた場合には、前記複数のメモリから同時にテストすべきメモリを再度選択し直す工程と、を含む。
【解決手段】半導体集積回路に含まれる複数のメモリのそれぞれを単体でテストした場合に消費される電流を参照し、該複数のメモリから同時にテストすべき複数のメモリを被テストメモリとして選択する工程と、前記複数の被テストメモリを同時にテストした場合に消費される総消費電流をシミュレーションにより生成する工程と、前記総消費電流および前記半導体集積回路のレイアウト情報に基づいて、前記半導体集積回路におけるＩＲドロップを算出する工程と、算出した電圧降下が所定の許容値以内であるか否かを判定する工程と、前記電圧降下が前記所定の許容値を超えた場合には、前記複数のメモリから同時にテストすべきメモリを再度選択し直す工程と、を含む。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路テスト方法に関し、特に、複数のメモリマクロを備えた半導体集積回路において、同時に複数のメモリマクロをテストする半導体集積回路テスト方法に関する。
【背景技術】
【０００２】
特許文献１において、複数のメモリを備えた半導体集積回路のテスト方法が記載されている。図５は、特許文献１に記載されたテスト方法を示すフローチャートである。図５を参照すると、まず、単体テストデータを生成するとともに（ステップＳ０１）、シミュレーションを実行することにより（ステップＳ０２）、単体のメモリテスト時の消費電流を算出して、同時にテスト可能か否かを検証する。次に、消費電流の合計値がＩＲドロップを許容できる上限値を超えるかを判定する。同時にテストできると判断されたメモリに対して、テストシーケンスを生成する（ステップＳ０４）。ここで、メモリ容量の違いによりテスト時間が違う場合には、テスト時間の違いを考慮して、同時にテストするメモリの組み合わせを決定する。また、クロック同期式のメモリの場合には、クロックの動作エッジが重なったときに瞬間的に多量の電流が流れ、ＩＲドロップが大きくなる。そこで、消費電流のピークが重ならないようにクロックの位相を調整する。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１０−２５０９０５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
以下の分析は、本発明者によってなされたものである。
【０００５】
特許文献１には、上述のように、メモリテスト時に同時にテストするメモリの組み合わせを変更するテスト回路およびテスト方法が記載されている。しかし、特許文献１においては、同時にテストするメモリの組み合わせを検討する段階で、半導体集積回路の物理情報（すなわち、実レイアウト）を考慮していない。したがって、テスト時にＩＲドロップに起因してメモリが誤動作するおそれがある。また、誤動作を回避するために、消費電流の上限値を低くした場合には、同時にテストするメモリの個数が少なくなってしまい、効率良くテストを実施することができなくなる。
【０００６】
そこで、複数のメモリ（例えばＳＲＡＭ）を備えた半導体集積回路において、ＩＲドロップによる誤動作を回避しつつ、効率良いメモリテストを可能とすることが課題となる。
【課題を解決するための手段】
【０００７】
本発明の一視点に係る半導体集積回路のテスト方法は、
半導体集積回路に含まれる複数のメモリのそれぞれを単体でテストした場合に消費される電流を参照し、該複数のメモリから同時にテストすべき複数のメモリを被テストメモリとして選択する工程と、
前記複数の被テストメモリを同時にテストした場合に消費される総消費電流をシミュレーションにより生成する工程と、
前記総消費電流および前記半導体集積回路のレイアウト情報に基づいて、前記半導体集積回路におけるＩＲドロップを算出する工程と、
算出した電圧降下が所定の許容値以内であるか否かを判定する工程と、
前記電圧降下が前記所定の許容値を超えた場合には、前記複数のメモリから同時にテストすべきメモリを再度選択し直す工程と、を含む。
【発明の効果】
【０００８】
本発明に係る半導体集積回路およびそのテスト方法によると、複数のメモリを備えた半導体集積回路において、ＩＲドロップによる誤動作を回避しつつ、効率良いメモリテストを実現することができる。
【図面の簡単な説明】
【０００９】
【図１】実施形態に係る半導体集積回路テスト方法を一例として示すフローチャートである。
【図２】実施形態に係る半導体集積回路テスト方法における、単体テスト時の消費電流を一例として示す図である。
【図３】実施形態に係る半導体集積回路テスト方法における、単体テスト時の消費電流情報を一例として示す図である。
【図４】実施形態に係る半導体集積回路テスト方法における、同時テスト時の消費電流情報を一例として示す図である。
【図５】特許文献１に記載された半導体集積回路テスト方法を示すフローチャートである。
【発明を実施するための形態】
【００１０】
はじめに、本発明の概要について説明する。なお、この概要に付記する図面参照符号は、専ら理解を助けるための例示であり、本発明を図示の態様に限定することを意図するものではない。
【００１１】
図１を参照すると、本発明に係る半導体集積回路テスト方法は、半導体集積回路に含まれる複数のメモリのそれぞれを単体でテストした場合に消費される電流（単体テスト消費電流情報Ｄ１）を参照し、複数のメモリから同時にテストすべき複数のメモリを被テストメモリとして選択する工程（ステップＳ２１）と、複数の被テストメモリを同時にテストした場合に消費される総消費電流をシミュレーションにより生成する工程（ステップＳ２４）と、総消費電流（ＩＲドロップ解析用消費電流情報Ｄ３）および半導体集積回路のレイアウト情報（レイアウト情報Ｄ４）に基づいて、半導体集積回路におけるＩＲドロップを算出する工程（ステップＳ３１）と、算出した電圧降下が所定の許容値以内であるか否かを判定する工程（ステップＳ３２）と、電圧降下が所定の許容値を超えた場合には（ステップＳ３２のＮＯ）、複数のメモリから同時にテストすべきメモリを再度選択し直す工程と、を含む。
【００１２】
図１、図３および図４を参照すると、本発明の半導体集積回路テスト方法は、複数の被テストメモリのそれぞれを単体でテストした場合に消費される電流を複数のテストアドレスのそれぞれについて算出する工程と（図３の単体テスト消費電流情報Ｄ１参照）、算出された消費電流をテストアドレスごとに足し合わせることによって、複数の被テストメモリを同時にテストした場合に消費される総消費電流をテストアドレスごとに算出する工程（図４の同時テスト消費電力情報Ｄ２参照）と、複数のテストアドレスのそれぞれに対する総消費電流に基づいて、複数のテストアドレスから１つのテストアドレスを選択する工程と、選択したテストアドレスについて、複数の被テストメモリを同時にテストするためのテストデータを生成する工程と、前記テストデータに対するシミュレーションにより、複数の被テストメモリを同時にテストした場合に消費される総消費電流を生成する工程と、をさらに含んでいてもよい。
【００１３】
また、図４を参照すると、上記のテストアドレス選択工程において、複数のテストアドレスの中から、総消費電流が最大のテストアドレス（図４のテストアドレス３）を選択するようにしてもよい。
【００１４】
以上のように、本発明に係る半導体集積回路テスト方法は、メモリ単体テストでの消費電流を算出するステップと、消費電流の算出結果から同時にテストするメモリの個数を検討するステップと、その組み合わせにて同時にテストしたときのＩＲドロップを物理情報（実レイアウト）に基づいて確認するステップと、を含む。したがって、本発明に係る半導体集積回路およびそのテスト方法によると、複数のメモリを備えた半導体集積回路において、ＩＲドロップによる誤動作を回避しつつ、効率良くテストを行うことができる。
【００１５】
（実施形態）
実施形態に係る半導体集積回路のテスト方法について、図面を参照して説明する。 図１は、本実施形態のテスト方法を示すフローチャートである。
【００１６】
図１を参照すると、本実施形態のテスト方法は、大きく分けて、３つのステップＳ１０、Ｓ２０およびＳ３０を含む。まず、メモリ単体テストにおける消費電流を算出する（ステップＳ１０）。次に、同時にテストするメモリの個数を検討する（ステップＳ２０）。さらに、同時テストした場合における電源のＩＲドロップを確認する（ステップＳ３０）。以下では、ステップＳ１０、Ｓ２０およびＳ３０について、さらに詳細に説明する。
【００１７】
まず、ステップＳ１０では、メモリの単体テストのテストパタンを生成する（ステップＳ１１）。次に、生成したテストパタンに基づいてシミュレーションを実行して（ステップＳ１２）、テストアドレス毎にメモリの消費電流を算出する（ステップＳ１３）。図２は、テストアドレス毎の消費電流を一例として示す図である。単体テストにおける消費電流は、単体テスト消費電流情報Ｄ１に格納する。
【００１８】
チップに搭載されているすべてのメモリの種類に対して、同様に消費電流を算出し、単体テスト時の消費電流情報を作成して、単体テスト消費電流情報Ｄ１に格納する。図３は、単体テスト消費電流情報Ｄ１を一例として示す図である。図３を参照すると、単体テスト消費電流情報Ｄ１には、テストアドレス毎に消費電流が格納されている。
【００１９】
次に、ステップＳ２０では、単体テスト時の消費電流情報を元に、同時にテストするメモリを仮見積りする（ステップＳ２１）。次に、単体テストでの消費電流を足し合わせることで、同時にメモリをテストしたときの消費電流を算出する（ステップＳ２２）。
【００２０】
図４は、同時にメモリをテストしたときの消費電流を示す同時テスト消費電流情報Ｄ２を一例として示す図である。図４を参照すると、例えば、テストアドレス１について、単体でテストした場合におけるメモリ１の消費電流は５μＡ、メモリ２の消費電流は４μＡ、メモリ３の消費電流は２μＡである。一方、メモリ１〜３を同時にテストした場合には、これらの消費電流を合計した１１μＡの電流が消費される。
【００２１】
次に、同時にテストするメモリに対するテストデータを作成する（ステップＳ２３）。図４の同時テスト消費電流情報Ｄ２を参照して、消費電流が最大になるテストアドレスを確認し、そのテストアドレスに対するテストデータを生成する。図４に示した同時テスト消費電流情報Ｄ２の場合には、例えば、テストアドレス３に対するテストデータを生成する。
【００２２】
次に、生成したテストデータに基づいて、シミュレーションを実行することによって（ステップＳ２４）、ＩＲドロップ解析用の消費電流情報を作成し、ＩＲドロップ解析用消費電流情報Ｄ３に格納する。
【００２３】
次に、ＩＲドロップ解析用消費電流情報Ｄ３および半導体集積回路のレイアウト情報Ｄ４を参照して、ＩＲドロップ解析を実施する（ステップＳ３１）。レイアウト情報Ｄ４は、例えば、ネットリスト、フロアプラン情報、チップ電源情報、ＰＫＧ情報等を含む。
【００２４】
ここで、ネットリストは、チップ内部回路の素子情報であり、どのような素子（例えば、ＦＦ（フリップフロップ）、インバータ、ＮＡＮＤのような組み合わせ回路等）が使用されているかに関する情報である。また、チップ電源情報は、チップ電源の配線を含む電源の構造の情報である。さらに、ＰＫＧ情報は、半導体パッケージのＬＣＲ情報である。
【００２５】
ネットリストは、チップ内部で消費される消費電流を算出する際に用いられる。また、チップ電源情報は、電源構造と、算出した消費電流と電源構造とから、チップのどの部分でどの程度のＩＲドロップが発生するかを解析するために用いられる。さらに、ＰＫＧ情報は、外部から供給される電源電圧が、ＰＫＧの外部端子からチップの電極ＰＡＤまでの間に、どの程度ドロップするかを解析するために用いられる。
【００２６】
次に、ＩＲドロップ解析の解析結果が許容値内かを判定する（ステップＳ３２）。ＩＲドロップの解析結果が許容値内でない場合には（ステップＳ３２のＮＯ）、ステップＳ２１へ戻り、同時にテストするメモリの個数を再度検討する。一方、ＩＲドロップの解析結果が許容値内である場合には（ステップＳ３２のＹＥＳ）、同時にテストするメモリを決定する（ステップＳ３３）。
【００２７】
最後に、すべてのメモリについて検討を完了したか否かを判定し（ステップＳ４０）、完了した場合には（ステップＳ４０のＹＥＳ）、処理を終了する。
【００２８】
本実施形態では、図１に示すように、テストフローにおいて、同時にテストするメモリの消費電流を算出する工程（ステップＳ２２）と、レイアウト情報を用いたＩＲドロップ解析を行う工程（ステップＳ３１）とを取り入れることで、ＩＲドロップに関する精度の高い検証を行う。これにより、メモリテスト時においてＩＲドロップに起因する誤動作を回避しつつ、同時にテストするメモリの個数を好適化し、効率よくテストを実施することが可能となる。
【００２９】
なお、上記の特許文献等の先行技術文献の各開示を、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【符号の説明】
【００３０】
Ｄ１ 単体テスト消費電流情報
Ｄ２ 同時テスト消費電流情報
Ｄ３ ＩＲドロップ解析用消費電流情報
Ｄ４ レイアウト情報
【技術分野】
【０００１】
本発明は、半導体集積回路テスト方法に関し、特に、複数のメモリマクロを備えた半導体集積回路において、同時に複数のメモリマクロをテストする半導体集積回路テスト方法に関する。
【背景技術】
【０００２】
特許文献１において、複数のメモリを備えた半導体集積回路のテスト方法が記載されている。図５は、特許文献１に記載されたテスト方法を示すフローチャートである。図５を参照すると、まず、単体テストデータを生成するとともに（ステップＳ０１）、シミュレーションを実行することにより（ステップＳ０２）、単体のメモリテスト時の消費電流を算出して、同時にテスト可能か否かを検証する。次に、消費電流の合計値がＩＲドロップを許容できる上限値を超えるかを判定する。同時にテストできると判断されたメモリに対して、テストシーケンスを生成する（ステップＳ０４）。ここで、メモリ容量の違いによりテスト時間が違う場合には、テスト時間の違いを考慮して、同時にテストするメモリの組み合わせを決定する。また、クロック同期式のメモリの場合には、クロックの動作エッジが重なったときに瞬間的に多量の電流が流れ、ＩＲドロップが大きくなる。そこで、消費電流のピークが重ならないようにクロックの位相を調整する。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１０−２５０９０５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
以下の分析は、本発明者によってなされたものである。
【０００５】
特許文献１には、上述のように、メモリテスト時に同時にテストするメモリの組み合わせを変更するテスト回路およびテスト方法が記載されている。しかし、特許文献１においては、同時にテストするメモリの組み合わせを検討する段階で、半導体集積回路の物理情報（すなわち、実レイアウト）を考慮していない。したがって、テスト時にＩＲドロップに起因してメモリが誤動作するおそれがある。また、誤動作を回避するために、消費電流の上限値を低くした場合には、同時にテストするメモリの個数が少なくなってしまい、効率良くテストを実施することができなくなる。
【０００６】
そこで、複数のメモリ（例えばＳＲＡＭ）を備えた半導体集積回路において、ＩＲドロップによる誤動作を回避しつつ、効率良いメモリテストを可能とすることが課題となる。
【課題を解決するための手段】
【０００７】
本発明の一視点に係る半導体集積回路のテスト方法は、
半導体集積回路に含まれる複数のメモリのそれぞれを単体でテストした場合に消費される電流を参照し、該複数のメモリから同時にテストすべき複数のメモリを被テストメモリとして選択する工程と、
前記複数の被テストメモリを同時にテストした場合に消費される総消費電流をシミュレーションにより生成する工程と、
前記総消費電流および前記半導体集積回路のレイアウト情報に基づいて、前記半導体集積回路におけるＩＲドロップを算出する工程と、
算出した電圧降下が所定の許容値以内であるか否かを判定する工程と、
前記電圧降下が前記所定の許容値を超えた場合には、前記複数のメモリから同時にテストすべきメモリを再度選択し直す工程と、を含む。
【発明の効果】
【０００８】
本発明に係る半導体集積回路およびそのテスト方法によると、複数のメモリを備えた半導体集積回路において、ＩＲドロップによる誤動作を回避しつつ、効率良いメモリテストを実現することができる。
【図面の簡単な説明】
【０００９】
【図１】実施形態に係る半導体集積回路テスト方法を一例として示すフローチャートである。
【図２】実施形態に係る半導体集積回路テスト方法における、単体テスト時の消費電流を一例として示す図である。
【図３】実施形態に係る半導体集積回路テスト方法における、単体テスト時の消費電流情報を一例として示す図である。
【図４】実施形態に係る半導体集積回路テスト方法における、同時テスト時の消費電流情報を一例として示す図である。
【図５】特許文献１に記載された半導体集積回路テスト方法を示すフローチャートである。
【発明を実施するための形態】
【００１０】
はじめに、本発明の概要について説明する。なお、この概要に付記する図面参照符号は、専ら理解を助けるための例示であり、本発明を図示の態様に限定することを意図するものではない。
【００１１】
図１を参照すると、本発明に係る半導体集積回路テスト方法は、半導体集積回路に含まれる複数のメモリのそれぞれを単体でテストした場合に消費される電流（単体テスト消費電流情報Ｄ１）を参照し、複数のメモリから同時にテストすべき複数のメモリを被テストメモリとして選択する工程（ステップＳ２１）と、複数の被テストメモリを同時にテストした場合に消費される総消費電流をシミュレーションにより生成する工程（ステップＳ２４）と、総消費電流（ＩＲドロップ解析用消費電流情報Ｄ３）および半導体集積回路のレイアウト情報（レイアウト情報Ｄ４）に基づいて、半導体集積回路におけるＩＲドロップを算出する工程（ステップＳ３１）と、算出した電圧降下が所定の許容値以内であるか否かを判定する工程（ステップＳ３２）と、電圧降下が所定の許容値を超えた場合には（ステップＳ３２のＮＯ）、複数のメモリから同時にテストすべきメモリを再度選択し直す工程と、を含む。
【００１２】
図１、図３および図４を参照すると、本発明の半導体集積回路テスト方法は、複数の被テストメモリのそれぞれを単体でテストした場合に消費される電流を複数のテストアドレスのそれぞれについて算出する工程と（図３の単体テスト消費電流情報Ｄ１参照）、算出された消費電流をテストアドレスごとに足し合わせることによって、複数の被テストメモリを同時にテストした場合に消費される総消費電流をテストアドレスごとに算出する工程（図４の同時テスト消費電力情報Ｄ２参照）と、複数のテストアドレスのそれぞれに対する総消費電流に基づいて、複数のテストアドレスから１つのテストアドレスを選択する工程と、選択したテストアドレスについて、複数の被テストメモリを同時にテストするためのテストデータを生成する工程と、前記テストデータに対するシミュレーションにより、複数の被テストメモリを同時にテストした場合に消費される総消費電流を生成する工程と、をさらに含んでいてもよい。
【００１３】
また、図４を参照すると、上記のテストアドレス選択工程において、複数のテストアドレスの中から、総消費電流が最大のテストアドレス（図４のテストアドレス３）を選択するようにしてもよい。
【００１４】
以上のように、本発明に係る半導体集積回路テスト方法は、メモリ単体テストでの消費電流を算出するステップと、消費電流の算出結果から同時にテストするメモリの個数を検討するステップと、その組み合わせにて同時にテストしたときのＩＲドロップを物理情報（実レイアウト）に基づいて確認するステップと、を含む。したがって、本発明に係る半導体集積回路およびそのテスト方法によると、複数のメモリを備えた半導体集積回路において、ＩＲドロップによる誤動作を回避しつつ、効率良くテストを行うことができる。
【００１５】
（実施形態）
実施形態に係る半導体集積回路のテスト方法について、図面を参照して説明する。 図１は、本実施形態のテスト方法を示すフローチャートである。
【００１６】
図１を参照すると、本実施形態のテスト方法は、大きく分けて、３つのステップＳ１０、Ｓ２０およびＳ３０を含む。まず、メモリ単体テストにおける消費電流を算出する（ステップＳ１０）。次に、同時にテストするメモリの個数を検討する（ステップＳ２０）。さらに、同時テストした場合における電源のＩＲドロップを確認する（ステップＳ３０）。以下では、ステップＳ１０、Ｓ２０およびＳ３０について、さらに詳細に説明する。
【００１７】
まず、ステップＳ１０では、メモリの単体テストのテストパタンを生成する（ステップＳ１１）。次に、生成したテストパタンに基づいてシミュレーションを実行して（ステップＳ１２）、テストアドレス毎にメモリの消費電流を算出する（ステップＳ１３）。図２は、テストアドレス毎の消費電流を一例として示す図である。単体テストにおける消費電流は、単体テスト消費電流情報Ｄ１に格納する。
【００１８】
チップに搭載されているすべてのメモリの種類に対して、同様に消費電流を算出し、単体テスト時の消費電流情報を作成して、単体テスト消費電流情報Ｄ１に格納する。図３は、単体テスト消費電流情報Ｄ１を一例として示す図である。図３を参照すると、単体テスト消費電流情報Ｄ１には、テストアドレス毎に消費電流が格納されている。
【００１９】
次に、ステップＳ２０では、単体テスト時の消費電流情報を元に、同時にテストするメモリを仮見積りする（ステップＳ２１）。次に、単体テストでの消費電流を足し合わせることで、同時にメモリをテストしたときの消費電流を算出する（ステップＳ２２）。
【００２０】
図４は、同時にメモリをテストしたときの消費電流を示す同時テスト消費電流情報Ｄ２を一例として示す図である。図４を参照すると、例えば、テストアドレス１について、単体でテストした場合におけるメモリ１の消費電流は５μＡ、メモリ２の消費電流は４μＡ、メモリ３の消費電流は２μＡである。一方、メモリ１〜３を同時にテストした場合には、これらの消費電流を合計した１１μＡの電流が消費される。
【００２１】
次に、同時にテストするメモリに対するテストデータを作成する（ステップＳ２３）。図４の同時テスト消費電流情報Ｄ２を参照して、消費電流が最大になるテストアドレスを確認し、そのテストアドレスに対するテストデータを生成する。図４に示した同時テスト消費電流情報Ｄ２の場合には、例えば、テストアドレス３に対するテストデータを生成する。
【００２２】
次に、生成したテストデータに基づいて、シミュレーションを実行することによって（ステップＳ２４）、ＩＲドロップ解析用の消費電流情報を作成し、ＩＲドロップ解析用消費電流情報Ｄ３に格納する。
【００２３】
次に、ＩＲドロップ解析用消費電流情報Ｄ３および半導体集積回路のレイアウト情報Ｄ４を参照して、ＩＲドロップ解析を実施する（ステップＳ３１）。レイアウト情報Ｄ４は、例えば、ネットリスト、フロアプラン情報、チップ電源情報、ＰＫＧ情報等を含む。
【００２４】
ここで、ネットリストは、チップ内部回路の素子情報であり、どのような素子（例えば、ＦＦ（フリップフロップ）、インバータ、ＮＡＮＤのような組み合わせ回路等）が使用されているかに関する情報である。また、チップ電源情報は、チップ電源の配線を含む電源の構造の情報である。さらに、ＰＫＧ情報は、半導体パッケージのＬＣＲ情報である。
【００２５】
ネットリストは、チップ内部で消費される消費電流を算出する際に用いられる。また、チップ電源情報は、電源構造と、算出した消費電流と電源構造とから、チップのどの部分でどの程度のＩＲドロップが発生するかを解析するために用いられる。さらに、ＰＫＧ情報は、外部から供給される電源電圧が、ＰＫＧの外部端子からチップの電極ＰＡＤまでの間に、どの程度ドロップするかを解析するために用いられる。
【００２６】
次に、ＩＲドロップ解析の解析結果が許容値内かを判定する（ステップＳ３２）。ＩＲドロップの解析結果が許容値内でない場合には（ステップＳ３２のＮＯ）、ステップＳ２１へ戻り、同時にテストするメモリの個数を再度検討する。一方、ＩＲドロップの解析結果が許容値内である場合には（ステップＳ３２のＹＥＳ）、同時にテストするメモリを決定する（ステップＳ３３）。
【００２７】
最後に、すべてのメモリについて検討を完了したか否かを判定し（ステップＳ４０）、完了した場合には（ステップＳ４０のＹＥＳ）、処理を終了する。
【００２８】
本実施形態では、図１に示すように、テストフローにおいて、同時にテストするメモリの消費電流を算出する工程（ステップＳ２２）と、レイアウト情報を用いたＩＲドロップ解析を行う工程（ステップＳ３１）とを取り入れることで、ＩＲドロップに関する精度の高い検証を行う。これにより、メモリテスト時においてＩＲドロップに起因する誤動作を回避しつつ、同時にテストするメモリの個数を好適化し、効率よくテストを実施することが可能となる。
【００２９】
なお、上記の特許文献等の先行技術文献の各開示を、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【符号の説明】
【００３０】
Ｄ１ 単体テスト消費電流情報
Ｄ２ 同時テスト消費電流情報
Ｄ３ ＩＲドロップ解析用消費電流情報
Ｄ４ レイアウト情報
【特許請求の範囲】
【請求項１】
半導体集積回路に含まれる複数のメモリのそれぞれを単体でテストした場合に消費される電流を参照し、該複数のメモリから同時にテストすべき複数のメモリを被テストメモリとして選択する工程と、
前記複数の被テストメモリを同時にテストした場合に消費される総消費電流をシミュレーションにより生成する工程と、
前記総消費電流および前記半導体集積回路のレイアウト情報に基づいて、前記半導体集積回路におけるＩＲドロップを算出する工程と、
算出した電圧降下が所定の許容値以内であるか否かを判定する工程と、を含むことを特徴とする半導体集積回路テスト方法。
【請求項２】
前記複数の被テストメモリのそれぞれを単体でテストした場合に消費される電流を複数のテストアドレスのそれぞれについて算出する工程と、
算出された消費電流をテストアドレスごとに足し合わせることによって、前記複数の被テストメモリを同時にテストした場合に消費される総消費電流をテストアドレスごとに算出する工程と、
前記複数のテストアドレスのそれぞれに対する総消費電流に基づいて、前記複数のテストアドレスから１つのテストアドレスを選択する工程と、
選択したテストアドレスについて、前記複数の被テストメモリを同時にテストするためのテストデータを生成する工程と、をさらに含むことを特徴とする、請求項１に記載の半導体集積回路テスト方法。
【請求項３】
前記総消費電流生成工程において、前記テストデータに対するシミュレーションに基づいて、前記複数の被テストメモリを同時にテストした場合に消費される総消費電流を生成することを特徴とする、請求項２に記載の半導体集積回路テスト方法。
【請求項４】
前記テストアドレス選択工程において、前記複数のテストアドレスの中から、総消費電流が最大のテストアドレスを選択する工程を含むことを特徴とする、請求項２または３に記載の半導体集積回路テスト方法。
【請求項５】
前記電圧降下が前記所定の許容値を超えた場合には、前記複数のメモリから同時にテストすべきメモリを再度選択し直す工程をさらに含むことを特徴とする、請求項１ないし４のいずれか１項に記載の半導体集積回路テスト方法。
【請求項６】
前記レイアウト情報は、前記半導体集積回路のネットリスト、チップ電源情報およびパッケージ（ＰＫＧ）情報の少なくともいずれかを含むことを特徴とする、請求項１ないし５のいずれか１項に記載の半導体集積回路テスト方法。
【請求項１】
半導体集積回路に含まれる複数のメモリのそれぞれを単体でテストした場合に消費される電流を参照し、該複数のメモリから同時にテストすべき複数のメモリを被テストメモリとして選択する工程と、
前記複数の被テストメモリを同時にテストした場合に消費される総消費電流をシミュレーションにより生成する工程と、
前記総消費電流および前記半導体集積回路のレイアウト情報に基づいて、前記半導体集積回路におけるＩＲドロップを算出する工程と、
算出した電圧降下が所定の許容値以内であるか否かを判定する工程と、を含むことを特徴とする半導体集積回路テスト方法。
【請求項２】
前記複数の被テストメモリのそれぞれを単体でテストした場合に消費される電流を複数のテストアドレスのそれぞれについて算出する工程と、
算出された消費電流をテストアドレスごとに足し合わせることによって、前記複数の被テストメモリを同時にテストした場合に消費される総消費電流をテストアドレスごとに算出する工程と、
前記複数のテストアドレスのそれぞれに対する総消費電流に基づいて、前記複数のテストアドレスから１つのテストアドレスを選択する工程と、
選択したテストアドレスについて、前記複数の被テストメモリを同時にテストするためのテストデータを生成する工程と、をさらに含むことを特徴とする、請求項１に記載の半導体集積回路テスト方法。
【請求項３】
前記総消費電流生成工程において、前記テストデータに対するシミュレーションに基づいて、前記複数の被テストメモリを同時にテストした場合に消費される総消費電流を生成することを特徴とする、請求項２に記載の半導体集積回路テスト方法。
【請求項４】
前記テストアドレス選択工程において、前記複数のテストアドレスの中から、総消費電流が最大のテストアドレスを選択する工程を含むことを特徴とする、請求項２または３に記載の半導体集積回路テスト方法。
【請求項５】
前記電圧降下が前記所定の許容値を超えた場合には、前記複数のメモリから同時にテストすべきメモリを再度選択し直す工程をさらに含むことを特徴とする、請求項１ないし４のいずれか１項に記載の半導体集積回路テスト方法。
【請求項６】
前記レイアウト情報は、前記半導体集積回路のネットリスト、チップ電源情報およびパッケージ（ＰＫＧ）情報の少なくともいずれかを含むことを特徴とする、請求項１ないし５のいずれか１項に記載の半導体集積回路テスト方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図２】
【図３】
【図４】
【図５】
【公開番号】特開２０１３−４１２５（Ｐ２０１３−４１２５Ａ）
【公開日】平成２５年１月７日（２０１３．１．７）
【国際特許分類】
【出願番号】特願２０１１−１３２０７０（Ｐ２０１１−１３２０７０）
【出願日】平成２３年６月１４日（２０１１．６．１４）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成２５年１月７日（２０１３．１．７）
【国際特許分類】
【出願日】平成２３年６月１４日（２０１１．６．１４）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
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