【課題】
実施形態は、解析が簡便な半導体記憶装置を提供する。
【解決手段】
本実施形態の半導体記憶装置は、メモリ部（１００）と、前記メモリ部（１００）に接
続されるコントローラ部（２００）と、前記コントローラ部（２００）に接続される第１
入出力部（３００）と、前記メモリ部（１００）と前記コントローラ部（２００）の間の
ノードに電気的に接続され、前記第１入出力部（３００）とは異なる第２入出力部（４０
０）とを備える。 （もっと読む）

【課題】トリミング時間の短縮とヒューズ素子による占有面積の縮小を達成しつつ、高速アクセスを実現する。
【解決手段】不良ワード線のアドレスを記憶するロウヒューズ回路２１と、不良ビット線のアドレスを記憶するカラムヒューズ回路２２と、ロウアドレスＸＡＤＤ又はロウヒューズ回路２１から読み出されたアドレスＲＸＡＤＤに基づいてワード線ＷＬ又は冗長ワード線ＲＷＬを選択するロウデコーダ１１と、カラムアドレスＹＡＤＤ又はカラムヒューズ回路２２から読み出されたアドレスＲＸＡＤＤに基づいてビット線ＢＬ又は冗長ビット線ＲＢＬを選択するカラムデコーダ１２とを備える。ロウデコーダ１１、ロウヒューズ回路２１及びカラムヒューズ回路２２はメモリセルアレイ１０の長辺１０ａに沿って配置され、カラムデコーダ１２はメモリセルアレイ１０の短辺１０ｂに沿って配置される。 （もっと読む）

【課題】複数のメモリを備えた半導体集積回路において、ＩＲドロップによる誤動作を回避しつつ、効率の良いメモリテストを実現すること。
【解決手段】半導体集積回路に含まれる複数のメモリのそれぞれを単体でテストした場合に消費される電流を参照し、該複数のメモリから同時にテストすべき複数のメモリを被テストメモリとして選択する工程と、前記複数の被テストメモリを同時にテストした場合に消費される総消費電流をシミュレーションにより生成する工程と、前記総消費電流および前記半導体集積回路のレイアウト情報に基づいて、前記半導体集積回路におけるＩＲドロップを算出する工程と、算出した電圧降下が所定の許容値以内であるか否かを判定する工程と、前記電圧降下が前記所定の許容値を超えた場合には、前記複数のメモリから同時にテストすべきメモリを再度選択し直す工程と、を含む。 （もっと読む）

【課題】待機時のリーク電流が少なく、かつ、データ保持特性に優れたＳＲＡＭセルを備えた半導体装置を提供する。
【解決手段】それぞれ負荷ＭＯＳトランジスタを備えた複数のＳＲＡＭセルがマトリクス状に配置されたメモリセルアレイ１１０と、メモリセルアレイの第１の電源端子ＶＤＤＭと第２の電源端子ＶＳＳＭとの間に電源を供給する電源回路１３０と、負荷ＭＯＳトランジスタに基板バイアス電圧を与える基板バイアス発生回路１４０と、動作時より待機時の方が、第１の電源端子と第２の電源端子との間の電位差が小さく、かつ、負荷ＭＯＳトランジスタの基板バイアス電圧が浅くなるように電源回路と基板バイアス発生回路とを制御する電圧制御回路２００と、を備える。 （もっと読む）

【課題】積層されたチップの面積を効率的に使用し、リペア動作のための非同期パラメータを減少させることができるようにした半導体集積回路及びその制御方法を提供する。
【解決手段】半導体集積回路１００は、マスターチップである第１チップ及び第１チップに積層されたスレーブチップである第２チップを備え、第２チップに第１メモリ領域ＢＫ０〜ＢＫ７が形成されるとともに、第１チップに前記第１メモリ領域の不良をリペアするための第２メモリ領域ＢＫ０ＳＲＡＭ〜ＢＫ７ＳＲＡＭが形成される。 （もっと読む）

【課題】複数のメモリチップを含むＭＣＰ型半導体メモリ装置において、設計および製造が容易であり且つチップ面積の増大を極力抑えることができる不良セル救済機能を備えた半導体メモリ装置を提供する。
【解決手段】
半導体メモリ装置は、複数のメモリチップと、外部からのアクセス要求に応じてメモリチップのアドレスを指定して、指定アドレスに対するアクセスを制御するメモリコントロールチップと、を含む。メモリチップの各々は、第１および第２の記憶領域と、第１の記憶領域内の特定のアドレスと第２の記憶領域内のアドレスとの対応関係を示すアドレス情報を保持する情報保持部と、を含む。メモリコントロールチップは、アドレス情報に示される第１の記憶領域内の特定のアドレスに対してアクセス要求があった場合には、アドレス情報に示される対応関係に基づいて特定のアドレスをこれに対応する第２の記憶領域内のアドレスに変換してアドレス指定を行うアドレス変換部を有する。 （もっと読む）

【課題】ヒューズ素子の実装密度を向上させる。
【解決手段】半導体記憶装置の救済アドレス制御部１１６は、ヒューズ格納部１１８と救済回路１２０を含む。ヒューズ格納部１１８は、レーザービームの照射により切断可能な複数のヒューズ素子１２２と、複数のヒューズ素子１２２の直上にレーザービームを通過させるための開口部１３０が設けられた保護膜とを含む。救済回路１２０は、ヒューズ素子１２２の切断状態から、救済アドレスを特定する。開口部１３０は、ヒューズ格納部１１８の長辺方向においては一体形状を有する。また、救済回路１２０は、ヒューズ格納部１１８の短辺側の端部に隣接配置される。 （もっと読む）

【課題】メモリ容量が大きくなってもヒューズ領域のレイアウト面積の増大を抑えることができる半導体記憶装置を提供すること。
【解決手段】所定の方向に配列した第１ヒューズ群１１と、第１ヒューズ群１１のヒューズ数よりも少なく第１ヒューズ群１１の配列数よりも少ない配列数で所定の方向に配列した第２ヒューズ群１２と、第１ヒューズ群１１及び第２ヒューズ群１２ごとに第１ヒューズ群１１及び第２ヒューズ群１２に基づく所定の信号を伝送する複数の信号線２４と、を備え、第１ヒューズ群１１に基づく信号線２４は、第１ヒューズ群１１付近から第２ヒューズ群１２を迂回して第２ヒューズ群１２の第１ヒューズ群１１側とは反対側に配線され、第２ヒューズ群１２に基づく信号線２４は、第２ヒューズ群１２付近から第２ヒューズ群１２の第１ヒューズ群１１側とは反対側に配線されている。 （もっと読む）

【課題】本発明は、プローブテストが行われてから、プローブテストのためのロジック回路を除去し得る半導体装置を提供する。
【解決手段】本発明の半導体製造装置は、第１のチップ；前記第１のチップの周囲に配置されるスクライブレーン；及び、前記第１のチップのプローブテストを行うプローブテストロジック回路を含み、前記プローブテストロジック回路は、前記スクライブレーンの一部分に位置することを特徴とする。 （もっと読む）

【課題】実際のメモリマクロが備えるメモリセルとの対応付けが簡単なＦＢＭを作成する。
【解決手段】回路設計情報からメモリマクロのＩ／Ｏ部の数およびＩ／Ｏ部のサイズ情報を含むマクロ構成情報４０７を抽出し（Ｓ１）、抽出したマクロ構成情報４０７に基づいて使用セルアレイ領域のサイズを算出し、該サイズと、メモリマクロ毎に定められている使用セルアレイ領域の周囲に配置されているダミーセルのライン数と、に基づいてダミーセルマップ４１１を作成し（Ｓ２）、電気テスト結果４１２に基づいて該メモリマクロのＦＢＭ４１３を作成し（Ｓ３）、作成したダミーセルマップ４１１とＦＢＭ４１３とを合成して合成マップ（合成フェイルビットマップ）４１４を作成し（Ｓ４）、作成した合成マップ４１４を使用セルアレイ領域とダミーセル領域とが識別可能に出力する（Ｓ５）。 （もっと読む）

【課題】チップ面積の増大を抑制しつつ、不良ブロックの非選択処理が可能な不揮発性半導体記憶装置を提供する。
【解決手段】メモリマット１０〜６０を含むメモリアレイをコの字型に配置し、メモリアレイが配置されていない空き領域にロジック回路９２およびアナログ回路９１を配置している。これにより、アナログ回路９１およびロジック回路９２などの周辺回路と電源パッド１０１およびデータパッド１００などのパッド帯との間で電源電圧および信号のやりとりが容易となる。また、アナログ回路９１については電源パッド１０１に近くなるため、電源配線抵抗による電圧降下を抑制でき、かつ電源パッド１０１付近でチャージポンプ用電源配線１０２と周辺回路用電源配線１０３とを分離することが可能となる。 （もっと読む）

【課題】 半導体記憶装置に面積の大きな冗長メモリセルアレイ、高感度冗長センス増幅器を設けることによる、半導体記憶装置の面積に与える影響を比較的小さくすることが課題である。
【解決手段】 メモリセルアレイは行方向および列方向に沿って２次元的に配置された複数のメモリセルを有し、複数のメモリセル中の少なくとも一列の複数のメモリセルが面積の大きな冗長メモリセルとして割り当てられる。行方向に沿って配置され、各々が前記メモリセルアレイの各列の列方向上に設けられた複数のセンス増幅器中、冗長メモリセルとして割り当てられた少なくとも一列の複数のメモリセルの列方向上に設けられた少なくとも１個のセンス増幅器が高感度冗長センス増幅器として割り当てられる。 （もっと読む）

【課題】不良メモリセルの救済による歩留まり向上を図りつつ、チップサイズの縮小化を実現可能な半導体記憶装置を提供する。
【解決手段】本発明に係る半導体記憶装置５０は、メモリセル６と、メモリセル６のうち、動作不良のメモリセル６を救済するための冗長セル２５を具備し、不良のメモリセルを正常なメモリセルに置き換える冗長回路（リダンダンシセレクタ１３）とを備え、冗長セル２５を構成するトランジスタの少なくとも一部に、所定の機能を有する回路（センスアンプ回路１５）に配置されたトランジスタの光近接効果の形状補正のために配置しているダミートランジスタを利用する。 （もっと読む）

【目的】読出データに対する誤り検出及び誤り訂正機能を備えたメモリ装置において、その装置規模を小規模化させることが可能なメモリ装置を提供することを目的とする。
【構成】メモリアレイから読み出されたデータに対して誤り検出を行う誤り検出回路及びこの誤り検出結果に基づき上記読み出されたデータ中の誤りビットを訂正する誤り訂正回路の内の誤り検出回路を、上記メモリアレイが構築されているメモリチップに搭載し、誤り訂正回路は、このメモリチップに対するデータの読み出し制御を担うメモリ制御チップ側に搭載する。 （もっと読む）

【課題】使用者にとってわかりやすいＦＢＭを作成する。
【解決手段】メモリマクロ内に配置された通常セル領域およびスペアセル領域の個数および各セル領域のサイズを含む構成情報を回路設計情報から抽出する構成情報抽出工程（Ｓ２）と、メモリマクロに配置された通常セル領域およびスペアセル領域を含めた全てのセル領域に含まれる各メモリセルが不良であるか否かを示す電気テスト結果を順次収集する電気テスト結果収集工程（Ｓ５）と、電気テスト結果の収集順に対応する配列情報を構成情報に基づいて２次元座標値に変換する２次元座標値算出工程（Ｓ８、Ｓ９）と、通常セル領域とスペアセル領域とが識別可能なように電気テスト結果を２次元座標値に基づいて表示する出力工程（Ｓ１０、Ｓ１１）と、を備える。 （もっと読む）

【課題】加工精度の向上等が可能な不揮発性記憶装置、集積回路装置及び電子機器を提供すること。
【解決手段】不揮発性記憶装置は、電気的に書き換え可能な不揮発性の複数のメモリーセル及び複数のビット線が配置される主記憶回路１０と、電気的に書き換え可能な不揮発性の複数の情報メモリーセル及び複数のビット線が配置され、少なくとも主記憶回路１０の不良メモリーセルのアドレス情報を記憶する情報記憶回路２０と、主記憶回路１０の複数のビット線のうちの対応ビット線と情報記憶回路２０の複数のビット線のうちの対応ビット線との電気的接続をオン状態又はオフ状態にするための選択トランジスターが配置される選択回路３０とを含み、情報記憶回路２０は主記憶回路１０と選択回路３０との間に配置される。 （もっと読む）

本発明は集積回路（２）を試験する装置（１）に関するものであり、該装置は、試験される集積回路（２）を受ける台（３）を備えている。この台（３）は、集積回路（２）に電力を供給して作動させるための回路（４）と、試験中に集積回路（２）の機能を測定する回路（５）とを有している。本装置は、さらに、集積回路（２）に対して陽子（７）を照射する照射装置（６）を備え、厚さが変化しているマスク（８）が、集積回路（２）上の照射到達領域（９）と集積回路（２）の埋込領域（１０）との間に介在していることを特徴とするものである。 （もっと読む）

【課題】本発明は、ＮＡＮＤ型フラッシュメモリにおいて、ブロック選択ゲートトランジスタに隣接するＷＬ端セルのビットエラーをより多く救済できるようにする。
【解決手段】たとえば、メモリセルアレイ１１において、ＥＣＣコード格納エリア１１ｂを、メモリ領域１１ｂ-1，１１ｂ-3とメモリ領域１１ｂ-2とに分ける。メモリ領域１１ｂ-1，１１ｂ-3をメモリ領域１１ｂ-2よりも大きくし、メモリ領域１１ｂ-1，１１ｂ-3には、ブロック選択ゲートトランジスタに隣接するセルＭＣ０，ＭＣ３１の集合であるページＰ０，Ｐ３１の通常データに対し、より高いエラー検出訂正能力を可能にするためのＥＣＣコードを格納させる。メモリ領域１１ｂ-2には、それ以外のセルＭＣ１〜ＭＣ３０の集合であるページＰ１〜Ｐ３０の通常データを、ページＰ０，Ｐ３１の通常データよりも低いエラー検出訂正能力によって救済するためのＥＣＣコードを格納させる。 （もっと読む）

【課題】従来に比べてより多くの置換情報を保持することができ、不揮発性半導体記憶装置の不良救済率が改善され、歩留り向上につながる置換情報記憶素子アレイおよびそれを用いた置換情報読出し装置を提供する。
【解決手段】置換情報記憶素子アレイは、不揮発性半導体記憶装置の各バンクに対応するＮ本のワード線と、複数のビット線と、複数の記憶素子とを具備し、前記記憶素子は、ワード線毎にビット線を変えてビット線とワード線の交点に対角線上に配置される。ワード線ドライバ、ゲート回路、センスアンプおよび制御回路は、前記置換情報記憶素子アレイを用いて不揮発性半導体記憶装置の書込み・消去動作と読出し動作の両方で置換情報を同時に読出すことを可能とするために２組設けられる。 （もっと読む）

【課題】除去可能な補助検査端子を有するソリッドステート・ドライブの検査方法を提供する。
【解決手段】除去可能な補助検査端子を有するソリッドステート・ドライブの検査方法において、該ソリッドステート・ドライブのメモリ半導体素子に不良が発生した場合、不良分析のために検査端子が設けられた補助ボードを別途に使用して除去するか、又は印刷回路基板の一側面エッジにメモリ半導体素子を検査可能な印刷回路パターンと接続された貫通ホールを設け、不良発生時に、前記貫通ホールが露出されるように、印刷回路基板の一部を切断し、メモリ半導体素子に対する不良分析を実施する。従って、印刷回路基板に搭載されたメモリ半導体素子を取り外さずに不良分析を実施することが可能である。 （もっと読む）