半導体装置
【課題】トリミング時間の短縮とヒューズ素子による占有面積の縮小を達成しつつ、高速アクセスを実現する。
【解決手段】不良ワード線のアドレスを記憶するロウヒューズ回路２１と、不良ビット線のアドレスを記憶するカラムヒューズ回路２２と、ロウアドレスＸＡＤＤ又はロウヒューズ回路２１から読み出されたアドレスＲＸＡＤＤに基づいてワード線ＷＬ又は冗長ワード線ＲＷＬを選択するロウデコーダ１１と、カラムアドレスＹＡＤＤ又はカラムヒューズ回路２２から読み出されたアドレスＲＸＡＤＤに基づいてビット線ＢＬ又は冗長ビット線ＲＢＬを選択するカラムデコーダ１２とを備える。ロウデコーダ１１、ロウヒューズ回路２１及びカラムヒューズ回路２２はメモリセルアレイ１０の長辺１０ａに沿って配置され、カラムデコーダ１２はメモリセルアレイ１０の短辺１０ｂに沿って配置される。
【解決手段】不良ワード線のアドレスを記憶するロウヒューズ回路２１と、不良ビット線のアドレスを記憶するカラムヒューズ回路２２と、ロウアドレスＸＡＤＤ又はロウヒューズ回路２１から読み出されたアドレスＲＸＡＤＤに基づいてワード線ＷＬ又は冗長ワード線ＲＷＬを選択するロウデコーダ１１と、カラムアドレスＹＡＤＤ又はカラムヒューズ回路２２から読み出されたアドレスＲＸＡＤＤに基づいてビット線ＢＬ又は冗長ビット線ＲＢＬを選択するカラムデコーダ１２とを備える。ロウデコーダ１１、ロウヒューズ回路２１及びカラムヒューズ回路２２はメモリセルアレイ１０の長辺１０ａに沿って配置され、カラムデコーダ１２はメモリセルアレイ１０の短辺１０ｂに沿って配置される。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、特に、不良のあるワード線を置換するための冗長ワード線及び不良のあるビット線を置換するための冗長ビット線を備える半導体装置に関する。
【背景技術】
【０００２】
ＤＲＡＭ（Dynamic Random Access Memory）に代表される半導体メモリデバイスには非常に多数のメモリセルが設けられるため、いくつかの不良メモリセルが含まれることは避けられない。このため、メモリセルアレイに冗長ワード線及び冗長ビット線を予め用意しておき、動作テストにおいて不良メモリセルが検出された場合、不良メモリセルに対応するワード線（不良ワード線）を冗長ワード線によって置換し、或いは、不良メモリセルアレイに対応するビット線（不良ビット線）を冗長ビット線によって置換することによって、当該メモリデバイスの救済が行われる（特許文献１〜４参照）。
【０００３】
一般的に、不良ワード線のアドレスを記憶するロウヒューズ回路についてはロウデコーダの近傍に配置され、不良ビット線のアドレスを記憶するカラムヒューズ回路についてはカラムデコーダの近傍に配置される。これにより、ロウヒューズ回路とロウデコーダとを接続する配線や、カラムヒューズ回路とカラムデコーダとを接続する配線が最短化されるため、アクセス遅延を最小化することができる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１０−１９８６９４号公報
【特許文献２】特開２００９−２１１７９６号公報
【特許文献３】特開２００４−１３３９７０号公報
【特許文献４】特開２００４−６３０２３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、上述したレイアウトでは、ロウヒューズ回路の延在方向とカラムヒューズ回路の延在方向が９０°相違するため、ヒューズ素子のトリミング（レーザ照射によるアドレスのプログラミング）に要する時間が長くなる。また、ヒューズ素子を効率的に配置することができないため、チップ上におけるロウヒューズ回路やカラムヒューズ回路の占有面積が増大するという問題があった。
【課題を解決するための手段】
【０００６】
本発明による半導体装置は、ロウアドレス及びカラムアドレスをこの順に入力することによりアクセス可能な半導体装置であって、複数のワード線、複数の冗長ワード線、複数のビット線、複数の冗長ビット線を有するメモリセルアレイと、前記複数のワード線に含まれる複数の不良ワード線のアドレスを記憶するロウヒューズ回路と、前記複数のビット線に含まれる複数の不良ビット線のアドレスを記憶するカラムヒューズ回路と、前記ロウアドレスが前記ロウヒューズ回路から読み出されたアドレスと一致しない場合には前記ロウアドレスに基づいて前記複数のワード線のいずれかを選択し、前記ロウアドレスが前記ロウヒューズ回路から読み出されたアドレスのいずれかと一致した場合には前記複数の冗長ワード線のいずれかを選択するロウデコーダと、前記カラムアドレスが前記カラムヒューズ回路から読み出されたアドレスと一致しない場合には前記カラムアドレスに基づいて前記複数のビット線のいずれかを選択し、前記カラムアドレスが前記カラムヒューズ回路から読み出されたアドレスのいずれかと一致した場合には前記複数の冗長ビット線のいずれかを選択するカラムデコーダと、を備え、前記メモリセルアレイは、前記複数のワード線及び前記複数の冗長ワード線の延在方向を短辺とし、前記複数のビット線及び前記複数の冗長ビット線の延在方向を長辺とする矩形状であり、前記ロウデコーダ、前記ロウヒューズ回路及び前記カラムヒューズ回路は、いずれも前記メモリセルアレイの前記長辺に沿って配置され、且つ、前記メモリセルアレイの前記短辺方向に配列され、前記カラムデコーダは、前記メモリセルアレイの前記短辺に沿って配置されることを特徴とする。
【発明の効果】
【０００７】
本発明によれば、ロウヒューズ回路の延在方向とカラムヒューズ回路の延在方向が同一であることから、ヒューズ素子のトリミングに要する時間を短縮できる。また、ヒューズ素子を効率的に配置することができることから、チップ上におけるロウヒューズ回路やカラムヒューズ回路の占有面積を縮小することが可能となる。しかも、ロウデコーダとロウヒューズ回路をメモリセルアレイの短辺方向に配列していることから、ロウデコーダとロウヒューズ回路とを接続する配線を最短とすることができ、ロウアクセス時の遅延を最小とすることが可能となる。
【図面の簡単な説明】
【０００８】
【図１】本発明の好ましい実施形態による半導体装置のレイアウト図である。
【図２】メモリセルアレイ１０のメモリブロック構造を説明するための模式図である。
【図３】ロウデコーダ１１、ロウヒューズ回路２１及びカラムヒューズ回路２２の構成を模式的に示すブロック図である。
【図４】ヒューズセットＦＳ及びラッチ回路セットＬＳの構成を示すブロック図である。
【図５】比較回路３１の回路図である。
【図６】ヒューズ読み出し回路ＦＹの回路図である。
【図７】切替回路ＭＵＸの回路図である。
【図８】比較回路３２の回路図である。
【図９】本発明の好ましい実施形態による半導体装置の動作を説明するためのタイミング図である。
【図１０】第１の比較例による半導体装置のレイアウト図である。
【図１１】第２の比較例による半導体装置のレイアウト図である。
【図１２】第３の比較例による半導体装置のレイアウト図である。
【発明を実施するための形態】
【０００９】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
【００１０】
図１は、本発明の好ましい実施形態による半導体装置のレイアウト図である。
【００１１】
図１に示すように、本実施形態による半導体装置は、Ｘ方向を短辺としＹ方向を長辺とする矩形状のメモリセルアレイ１０を備えている。メモリセルアレイ１０の長辺１０ａ側には、ロウデコーダ１１、ロウヒューズ回路２１及びカラムヒューズ回路２２が長辺１０ａに沿って配置されている。これらロウデコーダ１１、ロウヒューズ回路２１及びカラムヒューズ回路２２はＹ方向を長手方向とする形状を有しており、互いにＸ方向に配列されている。一方、メモリセルアレイ１０の短辺１０ｂ側には、カラムデコーダ１２が短辺１０ｂに沿って配置されている。
【００１２】
ロウデコーダ１１はメモリセルアレイ１０に含まれる複数のワード線ＷＬ及び複数の冗長ワード線ＲＷＬのいずれかを選択するための回路である。図１に示すように、ワード線ＷＬ及び冗長ワード線ＲＷＬはＸ方向に延在する。また、カラムデコーダ１２はメモリセルアレイ１０に含まれる複数のビット線ＢＬ及び複数の冗長ビット線ＲＢＬのいずれかを選択するための回路である。図１に示すように、ビット線ＢＬ及び冗長ビット線ＲＢＬはＹ方向に延在する。
【００１３】
ワード線ＷＬ又は冗長ワード線ＲＷＬと、ビット線ＢＬ又は冗長ビット線ＲＢＬとの交点には、メモリセルＭＣが配置されている。かかる構成により、ロウアドレス及びカラムアドレスをこの順に入力すれば、当該ロウアドレスに対応するワード線ＷＬ又は冗長ワード線ＲＷＬと、当該カラムアドレスに対応するビット線ＢＬ又は冗長ビット線ＲＢＬとの交点に配置されたメモリセルＭＣにアクセスすることができる。
【００１４】
ロウヒューズ回路２１は、複数のワード線ＷＬに含まれる複数の不良ワード線のアドレスを記憶する回路である。詳細については後述するが、ロウヒューズ回路２１には、複数のヒューズ素子と、ヒューズ素子から読み出されたアドレスをラッチするラッチ回路を含んでいる。ヒューズ素子からのアドレスの読み出しは、当該半導体装置に対する電源投入後のリセット時に全て実行される。したがって、ヒューズ素子からのアドレスの読み出しは１回だけ行われ、読み出されたアドレスは再びリセットされるまでラッチ回路に保持される。
【００１５】
カラムヒューズ回路２２は、複数のビット線ＢＬに含まれる複数の不良ビット線のアドレスを記憶する回路である。詳細については後述するが、カラムヒューズ回路２２には、複数のヒューズ素子と、ヒューズ素子に保持されたアドレスのうち選択的に読み出されたアドレスをラッチするラッチ回路とを含んでいる。ヒューズ素子からのアドレスの読み出しは、ロウアクセスに応答して行われる。つまり、ヒューズ素子からのアドレスの読み出しは、ロウアクセスが行われる度に実行され、従前に読み出されたアドレスは破棄される。この点、ロウヒューズ回路２１と大きく異なる。
【００１６】
ここで、カラムヒューズ回路２２におけるアドレスの読み出しがロウアクセスに応答して行われる理由について説明する。図２に示すように、メモリセルアレイ１０は複数（図２ではｎ＋１個）のメモリブロックＭＢ０〜ＭＢｎがＹ方向に配列された構造を有しており、ロウアクセスによっていずれかのメモリブロックが選択される。図２に示すメモリブロックとは、１本のビット線ＢＬ又はＲＢＬが延在する範囲である。したがって、例えばハッチングを付したメモリブロックＭＢ４がロウアクセスによって選択されたとすると、続くカラムアクセスによって選択され得るビット線ＢＬは、メモリブロックＭＢ４に属するビット線ＢＬに限られる。したがって、カラムアクセスによって選択されるべきビット線ＢＬが不良ビット線であれば、同じメモリブロックに属する冗長ビット線ＲＢＬに置換されることになる。
【００１７】
このことは、カラムアクセス時にカラムヒューズ回路２２から読み出す必要のあるアドレスは、ロウアクセスによって選択されたメモリブロックに対応するアドレスに限られ、他のメモリブロックに対応するアドレスを読み出す必要がないことを意味する。このような理由から、カラムヒューズ回路２２におけるアドレスの読み出しは、ロウアクセスに応答して行われる。
【００１８】
これに対し、ロウアクセス時には全てのメモリブロックが選択され得るため、ロウヒューズ回路２１は、複数の不良ワード線ＷＬのアドレスを全て読み出しておく必要がある。しかも、メモリセルアレイ１０へのアクセスは、ロウアクセス及びカラムアクセスの順で行われることから、ロウヒューズ回路２１からのアドレスの読み出しは、ロウアクセスが要求される前に事前に行っておく必要がある。上述の通り、リセット時にロウヒューズ回路２１からの全てのアドレスの読み出しが行われるのはこのためである。
【００１９】
図３は、ロウデコーダ１１、ロウヒューズ回路２１及びカラムヒューズ回路２２の構成を模式的に示すブロック図である。
【００２０】
図３に示すように、ロウヒューズ回路２１は、複数のヒューズセットＦＳとこれに対応する複数のラッチ回路セットＬＳを備えている。ヒューズセットＦＳは、１つの不良ワード線ＷＬのロウアドレスを不揮発的に記憶する回路であり、図４に示すように、ロウアドレスの各ビットに対応するヒューズ素子Ｆを含んでいる。ヒューズセットＦＳに記憶されたロウアドレスＲＸＡＤＤは、半導体装置がリセットされると読み出され、それぞれ対応するラッチ回路セットＬＳにラッチされる。ラッチ回路セットＬＳは、ロウアドレスの各ビットに対応する複数のラッチ回路Ｌからなる。ラッチ回路セットＬＳに転送されたロウアドレスＲＸＡＤＤは、それぞれ対応する比較回路３１に供給される。
【００２１】
比較回路３１は、ラッチ回路セットＬＳから供給されるロウアドレスＲＸＡＤＤと、アクセスが要求されたロウアドレスＸＡＤＤとを比較する回路であり、両者が一致するとヒット信号ＨＩＴＸを活性化させる。回路構成の一例として、図５に示すように、ロウアドレスＲＸＡＤＤとロウアドレスＸＡＤＤの対応する各ビットを比較する排他的否論理和回路ＥＮＯＲを設け、これら排他的否論理和回路ＥＮＯＲの出力が全てハイレベル（つまり一致）を示した場合、ヒット信号ＨＩＴＸが活性化する回路を用いることができる。
【００２２】
ヒット信号ＨＩＴＸが活性化すると、ロウデコーダ１１内の対応する冗長ワードドライバＲＷＤによって冗長ワード線ＲＷＬが選択される。一方、いずれの比較回路３１も一致を検出しなかった場合、ロウデコーダ１１内においてロウアドレスＸＡＤＤに対応するワードドライバＷＤが活性化され、これによって対応するワード線ＷＬが選択される。図３に示すように、本実施形態では、対応するヒューズセットＦＳ、ラッチ回路セットＬＳ、比較回路３１及び冗長ワードドライバＲＷＤがＸ方向にほぼ一直線に並んでいる。このため、ロウアドレスＸＡＤＤが供給されてからヒット信号ＨＩＴＸが生成されるまでの時間は最短となる。
【００２３】
カラムヒューズ回路２２は、複数のヒューズ読み出し回路ＦＹと複数の切替回路ＭＵＸとを備えている。図３に示すように、切替回路ＭＵＸは、２つのヒューズ読み出し回路ＦＹに対して１個割り当てられている。切替回路ＭＵＸからは不良ビット線ＢＬのカラムアドレスＲＹＡＤＤが出力され、比較回路３２に供給される。図１に示すように、比較回路３２はメモリセルアレイ１０の長辺１０ａ側であって、短辺１０ｂの近傍に配置される。
【００２４】
図６は、ヒューズ読み出し回路ＦＹの回路図である。
【００２５】
図６に示すように、ヒューズ読み出し回路ＦＹは複数のビット出力回路ＲＹＢＩＴによって構成されている。ビット出力回路ＲＹＢＩＴは、カラムアドレスＲＹＡＤＤの各ビットを生成するための回路である。ビット出力回路ＲＹＢＩＴには、複数のヒューズ素子ＦからなるヒューズセットＦＳと、これらヒューズ素子Ｆのいずれかを選択するスイッチ回路ＳＷと、選択されたヒューズ素子Ｆのデータをラッチするラッチ回路ＬＹとを含んでいる。
【００２６】
ビット出力回路ＲＹＢＩＴに含まれる複数のヒューズ素子Ｆは、それぞれ対応するメモリブロックに含まれる不良ビット線ＢＬのアドレスの１ビットを不揮発的に記憶する。スイッチ回路ＳＷは、直列接続された２つのトランジスタからなるパスが複数設けられた構成を有しており、各トランジスタのゲート電極にはロウアドレスＸＡＤＤをプリデコードした信号ＸＡ，ＸＢが供給される。かかる構成により、プリチャージ信号ＰＲＥによってノードＮをＶＤＤレベルにプリチャージした後、ロウアドレスＸＡＤＤを入力すると、スイッチ回路ＳＷを構成するいずれかのパスが導通し、選択されたヒューズ素子ＦのデータがノードＮに現れる。具体的には、ヒューズ素子Ｆが未切断状態（未プログラム状態）であれば、対応するパスの導通によってノードＮのレベルが接地レベルまでディスチャージされ、逆に、ヒューズ素子Ｆが切断状態（プログラム状態）であれば、対応するパスが導通してもノードＮのレベルはプリチャージレベルを維持する。その後、ヒューズラッチ信号ＦＬを用いて、ノードＮに現れたデータをラッチ回路ＬＹにラッチすれば、カラムアドレスＲＹＡＤＤの当該ビットが読み出されることになる。
【００２７】
このように、ヒューズ読み出し回路ＦＹからは、ロウアドレスＸＡＤＤが供給される度に、これに対応するカラムアドレスＲＹＡＤＤが読み出される。読み出されたカラムアドレスＲＹＡＤＤは切替回路ＭＵＸに供給される。切替回路ＭＵＸは、図７に示すように、２つのヒューズ読み出し回路ＦＹから読み出されたカラムアドレスＲＹＡＤＤを選択信号ＳＥＬに基づいて選択する回路である。したがって、選択信号ＳＥＬがハイレベルであれば一方のヒューズ読み出し回路ＦＹから読み出されたカラムアドレスＲＹＡＤＤが出力され、選択信号ＳＥＬがローレベルであれば他方のヒューズ読み出し回路ＦＹから読み出されたカラムアドレスＲＹＡＤＤが出力されることになる。
【００２８】
切替回路ＭＵＸから出力されるカラムアドレスＲＹＡＤＤは、転送配線ＴＬを介して比較回路３２に転送される。切替回路ＭＵＸの出力は選択信号ＳＥＬによって切り替えられ、したがってカラムアドレスＲＹＡＤＤが転送配線ＴＬを介して時分割で転送されることになる。転送配線ＴＬの本数は、カラムアドレスＲＹＡＤＤのビット数×切替回路ＭＵＸの数である。したがって、ヒューズ読み出し回路ＦＹから読み出されるカラムアドレスＲＹＡＤＤを一度に比較回路３２に転送する場合と比べ、必要となる転送配線ＴＬの本数を半分に削減することが可能となる。
【００２９】
比較回路３２は、転送配線ＴＬを介して供給されるカラムアドレスＲＹＡＤＤと、アクセスが要求されたカラムアドレスＹＡＤＤとを比較する回路であり、両者が一致するとヒット信号ＨＩＴＹを活性化させる。図８に示すように、回路構成は基本的に図５に示した比較回路３１と同様の回路構成であるが、カラムアドレスＲＹＡＤＤが時分割で転送されるため、カラムアドレスＲＹＡＤＤの各ビットをラッチするラッチ回路ＬＡＴＡ又はＬＡＴＢが追加される。具体的には、ラッチ回路ＬＡＴＡを備える比較回路３２Ａとラッチ回路ＬＡＴＢを備える比較回路３２Ｂが、それぞれ切替回路ＭＵＸの数と同数だけ設けられる。ラッチ回路ＬＡＴＡはラッチ信号Ａに応答してラッチ動作を行う回路であり、ラッチ回路ＬＡＴＢはラッチ信号Ｂに応答してラッチ動作を行う回路である。
【００３０】
したがって、切替回路ＭＵＸに供給される選択信号ＳＥＬの切替に連動してラッチ信号Ａ，Ｂを順次活性化させれば、時分割で転送されるカラムアドレスＲＹＡＤＤが比較回路３２Ａ，３２Ｂにそれぞれラッチされることになる。そして、ラッチされたカラムアドレスＲＹＡＤＤとアクセスが要求されたカラムアドレスＹＡＤＤとを比較し、両者の各ビットが全て一致した場合、比較回路３２Ａ，３２Ｂはヒット信号ＨＩＴＹを活性化させる。
【００３１】
以上が本実施形態による半導体装置の構成である。このように、本実施形態においては、ロウヒューズ回路２１とカラムヒューズ回路２２の延在方向を一致させていることから、これらに含まれるヒューズ素子Ｆのトリミングに要する時間を短縮することができる。具体的には、ロウヒューズ回路２１及びカラムヒューズ回路２２内においてヒューズ素子ＦをＹ方向に配列すれば、レーザビームをＹ方向にスキャンすることによってトリミングを行うことが可能となる。しかも、Ｙ方向はメモリセルアレイ１０の長辺方向であることから、ロウヒューズ回路２１及びカラムヒューズ回路２２のＹ方向における長さを十分に確保することができ、高いトリミング効率を得ることが可能となる。さらに、メモリセルアレイ１０の長辺に沿ってヒューズ素子Ｆを効率的に配置していることから、チップ上におけるロウヒューズ回路２１及びカラムヒューズ回路２２の占有面積を縮小することも可能となる。
【００３２】
しかも、ロウデコーダ１１とロウヒューズ回路２１をＸ方向に並べて配列していることから、ロウデコーダ１１とロウヒューズ回路２１とを接続する配線を最短とすることができ、ロウアクセス時の遅延を最小とすることが可能となる。一方、カラムデコーダ１２とカラムヒューズ回路２２との距離はある程度離れるが、比較回路３２を図１に示す位置にレイアウトすることにより、カラムアドレス用のプリデコーダ３０と比較回路３２とを接続する配線の長さを短縮することが可能となる。尚、プリデコーダ３０とは、アクセスが要求されたカラムアドレスＹＡＤＤを部分的にデコードすることによってプリデコード信号を生成し、これをカラムデコーダ１２及び比較回路３２に供給する回路である。
【００３３】
また、カラムヒューズ回路２２から比較回路３２へカラムアドレスＲＹＡＤＤを時分割で転送していることから、カラムアドレスＲＹＡＤＤの転送に用いる転送配線ＴＬの本数を半分に削減することも可能となる。
【００３４】
図９は、本実施形態による半導体装置の動作を説明するためのタイミング図である。
【００３５】
図９に示す例では、時刻ｔ１にアクティブコマンドＡＣＴが発行され、時刻ｔ６にリードコマンドＲＥＡＤが発行されている。アクティブコマンドＡＣＴとは、ロウアクセスを行う際にメモリコントローラから発行されるコマンドであり、これに同期してロウアドレスＸＡＤＤが供給される。また、リードコマンドＲＥＡＤとは、カラムアクセスによってリード動作を行う際にメモリコントローラから発行されるコマンドであり、これに同期してカラムアドレスＹＡＤＤが供給される。
【００３６】
アクティブコマンドＡＣＴに同期してロウアドレスＸＡＤＤが入力されると、入力されたロウアドレスＸＡＤＤとロウヒューズ回路２１から読み出されたロウアドレスＲＸＡＤＤとの比較が比較回路３１によって行われる。その結果、入力されたロウアドレスＸＡＤＤがロウヒューズ回路２１から読み出されたロウアドレスＲＸＡＤＤと一致しない場合、ロウデコーダ１１は入力されたロウアドレスＸＡＤＤに基づいて複数のワード線ＷＬのいずれかを選択する。これに対し、入力されたロウアドレスＸＡＤＤがロウヒューズ回路２１から読み出されたロウアドレスＲＸＡＤＤのいずれかと一致した場合、ロウデコーダ１１はヒットしたロウアドレスＲＸＡＤＤに基づいて複数の冗長ワード線ＲＷＬのいずれかを選択する。
【００３７】
このようなロウアクセスを行っている間、カラムヒューズ回路２２においてはカラムアドレスＲＹＡＤＤの読み出しが実行される。既に説明したとおり、カラムヒューズ回路２２に記憶されたどのカラムアドレスＲＹＡＤＤを読み出すかは、供給されたロウアドレスＸＡＤＤによって選択される。そして、カラムアドレスＲＹＡＤＤが読み出されると、時刻ｔ２においてヒューズラッチ信号ＦＬが活性化し、ビット出力回路ＲＹＢＩＴに含まれる各ラッチ回路ＬＹにカラムアドレスＲＹＡＤＤの各ビットがラッチされる。これにより、複数のヒューズ読み出し回路ＦＹからそれぞれカラムアドレスＲＹＡＤＤが出力されることになる。図９においては、転送配線ＴＬを共有する２つのヒューズ読み出し回路ＦＹの一方をＦＹ（Ａ）、他方をＦＹ（Ｂ）と表記し、これらヒューズ読み出し回路ＦＹ（Ａ），ＦＹ（Ｂ）から読み出されるカラムアドレスＲＹＡＤＤをそれぞれＲＹＡＤＤ（Ａ），ＲＹＡＤＤ（Ｂ）と表記している。
【００３８】
ヒューズ読み出し回路ＦＹ（Ａ），ＦＹ（Ｂ）からそれぞれカラムアドレスＲＹＡＤＤ（Ａ），ＲＹＡＤＤ（Ｂ）が読み出されると、これらは対応する切替回路ＭＵＸに供給される。時刻ｔ２においては切替回路ＭＵＸに入力される選択信号ＳＥＬはローレベルであり、これに基づき一方のカラムアドレスＲＹＡＤＤ（Ａ）が選択される。選択されたカラムアドレスＲＹＡＤＤ（Ａ）は、転送配線ＴＬを介して比較回路３２に供給される。そして、時刻ｔ３においてラッチ信号Ａが活性化すると、比較回路３２に含まれるラッチ回路ＬＡＴＡにカラムアドレスＲＹＡＤＤ（Ａ）がロードされる。
【００３９】
次に、時刻ｔ４において選択信号ＳＥＬがハイレベルに変化し、これに基づいて他方のカラムアドレスＲＹＡＤＤ（Ｂ）が選択される。選択されたカラムアドレスＲＹＡＤＤ（Ｂ）は、転送配線ＴＬを介して比較回路３２に供給される。そして、時刻ｔ５においてラッチ信号Ｂが活性化すると、比較回路３２に含まれるラッチ回路ＬＡＴＢにカラムアドレスＲＹＡＤＤ（Ｂ）がロードされる。
【００４０】
その後、時刻ｔ６においてリードコマンドＲＥＡＤとともにカラムアドレスＹＡＤＤが入力されると、時刻ｔ７においてプリデコーダ３０から比較回路３２にプリデコードされたカラムアドレスＹＡＤＤが供給される。供給されたカラムアドレスＹＡＤＤは、比較回路３２にてロードされたカラムアドレスＲＹＡＤＤ（Ａ），ＲＹＡＤＤ（Ｂ）と比較され、いずれかのカラムアドレスＲＹＡＤＤ（Ａ），ＲＹＡＤＤ（Ｂ）と一致した場合、ヒット信号ＨＩＴＹが活性化する。そして、ヒット信号ＨＩＴＹが活性化しなかった場合、つまり、入力されたカラムアドレスＹＡＤＤがカラムヒューズ回路２２から読み出されたカラムアドレスＲＹＡＤＤと一致しない場合、カラムデコーダ１２は入力されたカラムアドレスＹＡＤＤに基づいて複数のビット線ＢＬのいずれかを選択する。これに対し、ヒット信号ＨＩＴＹが活性化した場合、つまり、入力されたカラムアドレスＹＡＤＤがカラムヒューズ回路２２から読み出されたカラムアドレスＲＹＡＤＤのいずれかと一致した場合、カラムデコーダ１２はヒットしたカラムアドレスＲＹＡＤＤに基づいて複数の冗長ビット線ＲＢＬのいずれかを選択する。
【００４１】
このようにしてカラムアクセスが完了すると、メモリセルアレイ１０からリードデータＤＱが読み出され、時刻ｔ８において外部に出力される。
【００４２】
このように、本実施形態ではカラムアドレスＲＹＡＤＤを２回に分けて時分割転送しているが、アクティブコマンドＡＣＴが発行されてから（時刻ｔ１）、比較回路３２にカラムアドレスＹＡＤＤが供給されるまで（時刻ｔ７）にはある程度の時間がある。このため、時分割で転送を行うことによってアクティブコマンドＡＣＴの発行からリードコマンドＲＥＡＤの発行までの期間ＴＲＣＤが長くなったり、リードコマンドＲＥＡＤの発行からリードデータＤＱの出力までの期間ＴＡＡが長くなったりすることはない。すなわち、アクセス遅延をもたらすことはない。
【００４３】
図１０は、第１の比較例による半導体装置のレイアウト図である。
【００４４】
図１０に示す例では、ロウデコーダ１１とロウヒューズ回路２１がメモリセルアレイ１０の長辺１０ａに沿って配置されるとともに、カラムデコーダ１２とカラムヒューズ回路２２がメモリセルアレイ１０の短辺１０ｂに沿って配置されている。また、比較回路３２についてもメモリセルアレイ１０の短辺１０ｂ側に配置されている。このレイアウトによれば、カラム側のパスが最短化されるが、そもそもロウアクセスが完了するまではカラムアクセスを開始できないため、アクセスの高速化には寄与しない可能性がある。むしろ、ロウヒューズ回路２１の長手方向（Ｙ方向）とカラムヒューズ回路２２の長手方向（Ｘ方向）とが９０°相違することから、トリミングに時間がかかるという問題を生じる。また、ヒューズ素子の位置が分散されるため、チップ上における占有面積を縮小することも困難である。
【００４５】
図１１は、第２の比較例による半導体装置のレイアウト図である。
【００４６】
図１１に示す例では、ロウデコーダ１１がメモリセルアレイ１０の長辺１０ａに沿って配置されるとともに、カラムデコーダ１２、ロウヒューズ回路２１及びカラムヒューズ回路２２がメモリセルアレイ１０の短辺１０ｂに沿って配置されている。また、比較回路３２についてもメモリセルアレイ１０の短辺１０ｂ側に配置されている。このレイアウトによれば、ロウヒューズ回路２１及びカラムヒューズ回路２２の長手方向（Ｘ方向）が一致するため、図１０に示したレイアウトにて生じる問題は解決されるが、ロウヒューズ回路２１からロウデコーダ１１までの距離が長くなる。このため、ロウアクセスに要する時間が増大し、上述した期間ＴＲＣＤを長く設計する必要が生じてしまう。また、ヒューズ素子の位置は集中するものの、メモリセルアレイ１０の短辺１０ｂに沿ってレイアウトされることから、チップ上における占有面積を十分に縮小することはできない。
【００４７】
図１２は、第３の比較例による半導体装置のレイアウト図である。
【００４８】
図１２に示す例では、ロウデコーダ１１、ロウヒューズ回路２１及びカラムヒューズ回路２２がメモリセルアレイ１０の長辺１０ａに沿って配置されるとともに、カラムデコーダ１２がメモリセルアレイ１０の短辺１０ｂに沿って配置されているが、本実施形態とは異なり、ロウヒューズ回路２１とカラムヒューズ回路２２が長辺方向（Ｙ方向）に配列されている。このレイアウトでは、ロウヒューズ回路２１に含まれるヒューズセットＦＳやラッチ回路セットＬＳのＹ座標と、ロウデコーダ１１に含まれる冗長ワードドライバＲＷＤのＹ座標とを一致させることができず、配線をＹ方向に引き回すことによって両者を接続する必要が生じる。このため、図１１に示すレイアウトほどではないにせよ、ロウアクセスに要する時間が増大する。
【００４９】
これらの比較例に対し、本実施形態による半導体装置ではこのような問題は生じず、トリミング時間の短縮とヒューズ素子による占有面積の縮小を達成しつつ、高速アクセスを実現することが可能となる。
【００５０】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【００５１】
例えば、上記実施形態では、カラムヒューズ回路２２から読み出されたカラムアドレスＲＹＡＤＤを時分割で転送しているが、本発明においてこれは必須ではない。また、時分割で転送を行う場合であっても、３以上のカラムアドレスＲＹＡＤＤを時分割で転送することも可能である。
【符号の説明】
【００５２】
１０ メモリセルアレイ
１０ａ 長辺
１０ｂ 短辺
１１ ロウデコーダ
１２ カラムデコーダ
２１ ロウヒューズ回路
２２ カラムヒューズ回路
３０ プリデコーダ
３１，３２ 比較回路
ＢＬ ビット線
Ｆ ヒューズ素子
ＦＳ ヒューズセット
ＦＹ ヒューズ読み出し回路
Ｌ，ＬＹ ラッチ回路
ＬＳ ラッチ回路セット
ＭＢ０〜ＭＢｎ メモリブロック
ＭＣ メモリセル
ＭＵＸ 切替回路
ＲＢＬ 冗長ビット線
ＲＷＤ 冗長ワードドライバ
ＲＷＬ 冗長ワード線
ＲＹＢＩＴ ビット出力回路
ＳＷ スイッチ回路
ＴＬ 転送配線
ＷＤ ワードドライバ
ＷＬ ワード線
【技術分野】
【０００１】
本発明は半導体装置に関し、特に、不良のあるワード線を置換するための冗長ワード線及び不良のあるビット線を置換するための冗長ビット線を備える半導体装置に関する。
【背景技術】
【０００２】
ＤＲＡＭ（Dynamic Random Access Memory）に代表される半導体メモリデバイスには非常に多数のメモリセルが設けられるため、いくつかの不良メモリセルが含まれることは避けられない。このため、メモリセルアレイに冗長ワード線及び冗長ビット線を予め用意しておき、動作テストにおいて不良メモリセルが検出された場合、不良メモリセルに対応するワード線（不良ワード線）を冗長ワード線によって置換し、或いは、不良メモリセルアレイに対応するビット線（不良ビット線）を冗長ビット線によって置換することによって、当該メモリデバイスの救済が行われる（特許文献１〜４参照）。
【０００３】
一般的に、不良ワード線のアドレスを記憶するロウヒューズ回路についてはロウデコーダの近傍に配置され、不良ビット線のアドレスを記憶するカラムヒューズ回路についてはカラムデコーダの近傍に配置される。これにより、ロウヒューズ回路とロウデコーダとを接続する配線や、カラムヒューズ回路とカラムデコーダとを接続する配線が最短化されるため、アクセス遅延を最小化することができる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１０−１９８６９４号公報
【特許文献２】特開２００９−２１１７９６号公報
【特許文献３】特開２００４−１３３９７０号公報
【特許文献４】特開２００４−６３０２３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、上述したレイアウトでは、ロウヒューズ回路の延在方向とカラムヒューズ回路の延在方向が９０°相違するため、ヒューズ素子のトリミング（レーザ照射によるアドレスのプログラミング）に要する時間が長くなる。また、ヒューズ素子を効率的に配置することができないため、チップ上におけるロウヒューズ回路やカラムヒューズ回路の占有面積が増大するという問題があった。
【課題を解決するための手段】
【０００６】
本発明による半導体装置は、ロウアドレス及びカラムアドレスをこの順に入力することによりアクセス可能な半導体装置であって、複数のワード線、複数の冗長ワード線、複数のビット線、複数の冗長ビット線を有するメモリセルアレイと、前記複数のワード線に含まれる複数の不良ワード線のアドレスを記憶するロウヒューズ回路と、前記複数のビット線に含まれる複数の不良ビット線のアドレスを記憶するカラムヒューズ回路と、前記ロウアドレスが前記ロウヒューズ回路から読み出されたアドレスと一致しない場合には前記ロウアドレスに基づいて前記複数のワード線のいずれかを選択し、前記ロウアドレスが前記ロウヒューズ回路から読み出されたアドレスのいずれかと一致した場合には前記複数の冗長ワード線のいずれかを選択するロウデコーダと、前記カラムアドレスが前記カラムヒューズ回路から読み出されたアドレスと一致しない場合には前記カラムアドレスに基づいて前記複数のビット線のいずれかを選択し、前記カラムアドレスが前記カラムヒューズ回路から読み出されたアドレスのいずれかと一致した場合には前記複数の冗長ビット線のいずれかを選択するカラムデコーダと、を備え、前記メモリセルアレイは、前記複数のワード線及び前記複数の冗長ワード線の延在方向を短辺とし、前記複数のビット線及び前記複数の冗長ビット線の延在方向を長辺とする矩形状であり、前記ロウデコーダ、前記ロウヒューズ回路及び前記カラムヒューズ回路は、いずれも前記メモリセルアレイの前記長辺に沿って配置され、且つ、前記メモリセルアレイの前記短辺方向に配列され、前記カラムデコーダは、前記メモリセルアレイの前記短辺に沿って配置されることを特徴とする。
【発明の効果】
【０００７】
本発明によれば、ロウヒューズ回路の延在方向とカラムヒューズ回路の延在方向が同一であることから、ヒューズ素子のトリミングに要する時間を短縮できる。また、ヒューズ素子を効率的に配置することができることから、チップ上におけるロウヒューズ回路やカラムヒューズ回路の占有面積を縮小することが可能となる。しかも、ロウデコーダとロウヒューズ回路をメモリセルアレイの短辺方向に配列していることから、ロウデコーダとロウヒューズ回路とを接続する配線を最短とすることができ、ロウアクセス時の遅延を最小とすることが可能となる。
【図面の簡単な説明】
【０００８】
【図１】本発明の好ましい実施形態による半導体装置のレイアウト図である。
【図２】メモリセルアレイ１０のメモリブロック構造を説明するための模式図である。
【図３】ロウデコーダ１１、ロウヒューズ回路２１及びカラムヒューズ回路２２の構成を模式的に示すブロック図である。
【図４】ヒューズセットＦＳ及びラッチ回路セットＬＳの構成を示すブロック図である。
【図５】比較回路３１の回路図である。
【図６】ヒューズ読み出し回路ＦＹの回路図である。
【図７】切替回路ＭＵＸの回路図である。
【図８】比較回路３２の回路図である。
【図９】本発明の好ましい実施形態による半導体装置の動作を説明するためのタイミング図である。
【図１０】第１の比較例による半導体装置のレイアウト図である。
【図１１】第２の比較例による半導体装置のレイアウト図である。
【図１２】第３の比較例による半導体装置のレイアウト図である。
【発明を実施するための形態】
【０００９】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
【００１０】
図１は、本発明の好ましい実施形態による半導体装置のレイアウト図である。
【００１１】
図１に示すように、本実施形態による半導体装置は、Ｘ方向を短辺としＹ方向を長辺とする矩形状のメモリセルアレイ１０を備えている。メモリセルアレイ１０の長辺１０ａ側には、ロウデコーダ１１、ロウヒューズ回路２１及びカラムヒューズ回路２２が長辺１０ａに沿って配置されている。これらロウデコーダ１１、ロウヒューズ回路２１及びカラムヒューズ回路２２はＹ方向を長手方向とする形状を有しており、互いにＸ方向に配列されている。一方、メモリセルアレイ１０の短辺１０ｂ側には、カラムデコーダ１２が短辺１０ｂに沿って配置されている。
【００１２】
ロウデコーダ１１はメモリセルアレイ１０に含まれる複数のワード線ＷＬ及び複数の冗長ワード線ＲＷＬのいずれかを選択するための回路である。図１に示すように、ワード線ＷＬ及び冗長ワード線ＲＷＬはＸ方向に延在する。また、カラムデコーダ１２はメモリセルアレイ１０に含まれる複数のビット線ＢＬ及び複数の冗長ビット線ＲＢＬのいずれかを選択するための回路である。図１に示すように、ビット線ＢＬ及び冗長ビット線ＲＢＬはＹ方向に延在する。
【００１３】
ワード線ＷＬ又は冗長ワード線ＲＷＬと、ビット線ＢＬ又は冗長ビット線ＲＢＬとの交点には、メモリセルＭＣが配置されている。かかる構成により、ロウアドレス及びカラムアドレスをこの順に入力すれば、当該ロウアドレスに対応するワード線ＷＬ又は冗長ワード線ＲＷＬと、当該カラムアドレスに対応するビット線ＢＬ又は冗長ビット線ＲＢＬとの交点に配置されたメモリセルＭＣにアクセスすることができる。
【００１４】
ロウヒューズ回路２１は、複数のワード線ＷＬに含まれる複数の不良ワード線のアドレスを記憶する回路である。詳細については後述するが、ロウヒューズ回路２１には、複数のヒューズ素子と、ヒューズ素子から読み出されたアドレスをラッチするラッチ回路を含んでいる。ヒューズ素子からのアドレスの読み出しは、当該半導体装置に対する電源投入後のリセット時に全て実行される。したがって、ヒューズ素子からのアドレスの読み出しは１回だけ行われ、読み出されたアドレスは再びリセットされるまでラッチ回路に保持される。
【００１５】
カラムヒューズ回路２２は、複数のビット線ＢＬに含まれる複数の不良ビット線のアドレスを記憶する回路である。詳細については後述するが、カラムヒューズ回路２２には、複数のヒューズ素子と、ヒューズ素子に保持されたアドレスのうち選択的に読み出されたアドレスをラッチするラッチ回路とを含んでいる。ヒューズ素子からのアドレスの読み出しは、ロウアクセスに応答して行われる。つまり、ヒューズ素子からのアドレスの読み出しは、ロウアクセスが行われる度に実行され、従前に読み出されたアドレスは破棄される。この点、ロウヒューズ回路２１と大きく異なる。
【００１６】
ここで、カラムヒューズ回路２２におけるアドレスの読み出しがロウアクセスに応答して行われる理由について説明する。図２に示すように、メモリセルアレイ１０は複数（図２ではｎ＋１個）のメモリブロックＭＢ０〜ＭＢｎがＹ方向に配列された構造を有しており、ロウアクセスによっていずれかのメモリブロックが選択される。図２に示すメモリブロックとは、１本のビット線ＢＬ又はＲＢＬが延在する範囲である。したがって、例えばハッチングを付したメモリブロックＭＢ４がロウアクセスによって選択されたとすると、続くカラムアクセスによって選択され得るビット線ＢＬは、メモリブロックＭＢ４に属するビット線ＢＬに限られる。したがって、カラムアクセスによって選択されるべきビット線ＢＬが不良ビット線であれば、同じメモリブロックに属する冗長ビット線ＲＢＬに置換されることになる。
【００１７】
このことは、カラムアクセス時にカラムヒューズ回路２２から読み出す必要のあるアドレスは、ロウアクセスによって選択されたメモリブロックに対応するアドレスに限られ、他のメモリブロックに対応するアドレスを読み出す必要がないことを意味する。このような理由から、カラムヒューズ回路２２におけるアドレスの読み出しは、ロウアクセスに応答して行われる。
【００１８】
これに対し、ロウアクセス時には全てのメモリブロックが選択され得るため、ロウヒューズ回路２１は、複数の不良ワード線ＷＬのアドレスを全て読み出しておく必要がある。しかも、メモリセルアレイ１０へのアクセスは、ロウアクセス及びカラムアクセスの順で行われることから、ロウヒューズ回路２１からのアドレスの読み出しは、ロウアクセスが要求される前に事前に行っておく必要がある。上述の通り、リセット時にロウヒューズ回路２１からの全てのアドレスの読み出しが行われるのはこのためである。
【００１９】
図３は、ロウデコーダ１１、ロウヒューズ回路２１及びカラムヒューズ回路２２の構成を模式的に示すブロック図である。
【００２０】
図３に示すように、ロウヒューズ回路２１は、複数のヒューズセットＦＳとこれに対応する複数のラッチ回路セットＬＳを備えている。ヒューズセットＦＳは、１つの不良ワード線ＷＬのロウアドレスを不揮発的に記憶する回路であり、図４に示すように、ロウアドレスの各ビットに対応するヒューズ素子Ｆを含んでいる。ヒューズセットＦＳに記憶されたロウアドレスＲＸＡＤＤは、半導体装置がリセットされると読み出され、それぞれ対応するラッチ回路セットＬＳにラッチされる。ラッチ回路セットＬＳは、ロウアドレスの各ビットに対応する複数のラッチ回路Ｌからなる。ラッチ回路セットＬＳに転送されたロウアドレスＲＸＡＤＤは、それぞれ対応する比較回路３１に供給される。
【００２１】
比較回路３１は、ラッチ回路セットＬＳから供給されるロウアドレスＲＸＡＤＤと、アクセスが要求されたロウアドレスＸＡＤＤとを比較する回路であり、両者が一致するとヒット信号ＨＩＴＸを活性化させる。回路構成の一例として、図５に示すように、ロウアドレスＲＸＡＤＤとロウアドレスＸＡＤＤの対応する各ビットを比較する排他的否論理和回路ＥＮＯＲを設け、これら排他的否論理和回路ＥＮＯＲの出力が全てハイレベル（つまり一致）を示した場合、ヒット信号ＨＩＴＸが活性化する回路を用いることができる。
【００２２】
ヒット信号ＨＩＴＸが活性化すると、ロウデコーダ１１内の対応する冗長ワードドライバＲＷＤによって冗長ワード線ＲＷＬが選択される。一方、いずれの比較回路３１も一致を検出しなかった場合、ロウデコーダ１１内においてロウアドレスＸＡＤＤに対応するワードドライバＷＤが活性化され、これによって対応するワード線ＷＬが選択される。図３に示すように、本実施形態では、対応するヒューズセットＦＳ、ラッチ回路セットＬＳ、比較回路３１及び冗長ワードドライバＲＷＤがＸ方向にほぼ一直線に並んでいる。このため、ロウアドレスＸＡＤＤが供給されてからヒット信号ＨＩＴＸが生成されるまでの時間は最短となる。
【００２３】
カラムヒューズ回路２２は、複数のヒューズ読み出し回路ＦＹと複数の切替回路ＭＵＸとを備えている。図３に示すように、切替回路ＭＵＸは、２つのヒューズ読み出し回路ＦＹに対して１個割り当てられている。切替回路ＭＵＸからは不良ビット線ＢＬのカラムアドレスＲＹＡＤＤが出力され、比較回路３２に供給される。図１に示すように、比較回路３２はメモリセルアレイ１０の長辺１０ａ側であって、短辺１０ｂの近傍に配置される。
【００２４】
図６は、ヒューズ読み出し回路ＦＹの回路図である。
【００２５】
図６に示すように、ヒューズ読み出し回路ＦＹは複数のビット出力回路ＲＹＢＩＴによって構成されている。ビット出力回路ＲＹＢＩＴは、カラムアドレスＲＹＡＤＤの各ビットを生成するための回路である。ビット出力回路ＲＹＢＩＴには、複数のヒューズ素子ＦからなるヒューズセットＦＳと、これらヒューズ素子Ｆのいずれかを選択するスイッチ回路ＳＷと、選択されたヒューズ素子Ｆのデータをラッチするラッチ回路ＬＹとを含んでいる。
【００２６】
ビット出力回路ＲＹＢＩＴに含まれる複数のヒューズ素子Ｆは、それぞれ対応するメモリブロックに含まれる不良ビット線ＢＬのアドレスの１ビットを不揮発的に記憶する。スイッチ回路ＳＷは、直列接続された２つのトランジスタからなるパスが複数設けられた構成を有しており、各トランジスタのゲート電極にはロウアドレスＸＡＤＤをプリデコードした信号ＸＡ，ＸＢが供給される。かかる構成により、プリチャージ信号ＰＲＥによってノードＮをＶＤＤレベルにプリチャージした後、ロウアドレスＸＡＤＤを入力すると、スイッチ回路ＳＷを構成するいずれかのパスが導通し、選択されたヒューズ素子ＦのデータがノードＮに現れる。具体的には、ヒューズ素子Ｆが未切断状態（未プログラム状態）であれば、対応するパスの導通によってノードＮのレベルが接地レベルまでディスチャージされ、逆に、ヒューズ素子Ｆが切断状態（プログラム状態）であれば、対応するパスが導通してもノードＮのレベルはプリチャージレベルを維持する。その後、ヒューズラッチ信号ＦＬを用いて、ノードＮに現れたデータをラッチ回路ＬＹにラッチすれば、カラムアドレスＲＹＡＤＤの当該ビットが読み出されることになる。
【００２７】
このように、ヒューズ読み出し回路ＦＹからは、ロウアドレスＸＡＤＤが供給される度に、これに対応するカラムアドレスＲＹＡＤＤが読み出される。読み出されたカラムアドレスＲＹＡＤＤは切替回路ＭＵＸに供給される。切替回路ＭＵＸは、図７に示すように、２つのヒューズ読み出し回路ＦＹから読み出されたカラムアドレスＲＹＡＤＤを選択信号ＳＥＬに基づいて選択する回路である。したがって、選択信号ＳＥＬがハイレベルであれば一方のヒューズ読み出し回路ＦＹから読み出されたカラムアドレスＲＹＡＤＤが出力され、選択信号ＳＥＬがローレベルであれば他方のヒューズ読み出し回路ＦＹから読み出されたカラムアドレスＲＹＡＤＤが出力されることになる。
【００２８】
切替回路ＭＵＸから出力されるカラムアドレスＲＹＡＤＤは、転送配線ＴＬを介して比較回路３２に転送される。切替回路ＭＵＸの出力は選択信号ＳＥＬによって切り替えられ、したがってカラムアドレスＲＹＡＤＤが転送配線ＴＬを介して時分割で転送されることになる。転送配線ＴＬの本数は、カラムアドレスＲＹＡＤＤのビット数×切替回路ＭＵＸの数である。したがって、ヒューズ読み出し回路ＦＹから読み出されるカラムアドレスＲＹＡＤＤを一度に比較回路３２に転送する場合と比べ、必要となる転送配線ＴＬの本数を半分に削減することが可能となる。
【００２９】
比較回路３２は、転送配線ＴＬを介して供給されるカラムアドレスＲＹＡＤＤと、アクセスが要求されたカラムアドレスＹＡＤＤとを比較する回路であり、両者が一致するとヒット信号ＨＩＴＹを活性化させる。図８に示すように、回路構成は基本的に図５に示した比較回路３１と同様の回路構成であるが、カラムアドレスＲＹＡＤＤが時分割で転送されるため、カラムアドレスＲＹＡＤＤの各ビットをラッチするラッチ回路ＬＡＴＡ又はＬＡＴＢが追加される。具体的には、ラッチ回路ＬＡＴＡを備える比較回路３２Ａとラッチ回路ＬＡＴＢを備える比較回路３２Ｂが、それぞれ切替回路ＭＵＸの数と同数だけ設けられる。ラッチ回路ＬＡＴＡはラッチ信号Ａに応答してラッチ動作を行う回路であり、ラッチ回路ＬＡＴＢはラッチ信号Ｂに応答してラッチ動作を行う回路である。
【００３０】
したがって、切替回路ＭＵＸに供給される選択信号ＳＥＬの切替に連動してラッチ信号Ａ，Ｂを順次活性化させれば、時分割で転送されるカラムアドレスＲＹＡＤＤが比較回路３２Ａ，３２Ｂにそれぞれラッチされることになる。そして、ラッチされたカラムアドレスＲＹＡＤＤとアクセスが要求されたカラムアドレスＹＡＤＤとを比較し、両者の各ビットが全て一致した場合、比較回路３２Ａ，３２Ｂはヒット信号ＨＩＴＹを活性化させる。
【００３１】
以上が本実施形態による半導体装置の構成である。このように、本実施形態においては、ロウヒューズ回路２１とカラムヒューズ回路２２の延在方向を一致させていることから、これらに含まれるヒューズ素子Ｆのトリミングに要する時間を短縮することができる。具体的には、ロウヒューズ回路２１及びカラムヒューズ回路２２内においてヒューズ素子ＦをＹ方向に配列すれば、レーザビームをＹ方向にスキャンすることによってトリミングを行うことが可能となる。しかも、Ｙ方向はメモリセルアレイ１０の長辺方向であることから、ロウヒューズ回路２１及びカラムヒューズ回路２２のＹ方向における長さを十分に確保することができ、高いトリミング効率を得ることが可能となる。さらに、メモリセルアレイ１０の長辺に沿ってヒューズ素子Ｆを効率的に配置していることから、チップ上におけるロウヒューズ回路２１及びカラムヒューズ回路２２の占有面積を縮小することも可能となる。
【００３２】
しかも、ロウデコーダ１１とロウヒューズ回路２１をＸ方向に並べて配列していることから、ロウデコーダ１１とロウヒューズ回路２１とを接続する配線を最短とすることができ、ロウアクセス時の遅延を最小とすることが可能となる。一方、カラムデコーダ１２とカラムヒューズ回路２２との距離はある程度離れるが、比較回路３２を図１に示す位置にレイアウトすることにより、カラムアドレス用のプリデコーダ３０と比較回路３２とを接続する配線の長さを短縮することが可能となる。尚、プリデコーダ３０とは、アクセスが要求されたカラムアドレスＹＡＤＤを部分的にデコードすることによってプリデコード信号を生成し、これをカラムデコーダ１２及び比較回路３２に供給する回路である。
【００３３】
また、カラムヒューズ回路２２から比較回路３２へカラムアドレスＲＹＡＤＤを時分割で転送していることから、カラムアドレスＲＹＡＤＤの転送に用いる転送配線ＴＬの本数を半分に削減することも可能となる。
【００３４】
図９は、本実施形態による半導体装置の動作を説明するためのタイミング図である。
【００３５】
図９に示す例では、時刻ｔ１にアクティブコマンドＡＣＴが発行され、時刻ｔ６にリードコマンドＲＥＡＤが発行されている。アクティブコマンドＡＣＴとは、ロウアクセスを行う際にメモリコントローラから発行されるコマンドであり、これに同期してロウアドレスＸＡＤＤが供給される。また、リードコマンドＲＥＡＤとは、カラムアクセスによってリード動作を行う際にメモリコントローラから発行されるコマンドであり、これに同期してカラムアドレスＹＡＤＤが供給される。
【００３６】
アクティブコマンドＡＣＴに同期してロウアドレスＸＡＤＤが入力されると、入力されたロウアドレスＸＡＤＤとロウヒューズ回路２１から読み出されたロウアドレスＲＸＡＤＤとの比較が比較回路３１によって行われる。その結果、入力されたロウアドレスＸＡＤＤがロウヒューズ回路２１から読み出されたロウアドレスＲＸＡＤＤと一致しない場合、ロウデコーダ１１は入力されたロウアドレスＸＡＤＤに基づいて複数のワード線ＷＬのいずれかを選択する。これに対し、入力されたロウアドレスＸＡＤＤがロウヒューズ回路２１から読み出されたロウアドレスＲＸＡＤＤのいずれかと一致した場合、ロウデコーダ１１はヒットしたロウアドレスＲＸＡＤＤに基づいて複数の冗長ワード線ＲＷＬのいずれかを選択する。
【００３７】
このようなロウアクセスを行っている間、カラムヒューズ回路２２においてはカラムアドレスＲＹＡＤＤの読み出しが実行される。既に説明したとおり、カラムヒューズ回路２２に記憶されたどのカラムアドレスＲＹＡＤＤを読み出すかは、供給されたロウアドレスＸＡＤＤによって選択される。そして、カラムアドレスＲＹＡＤＤが読み出されると、時刻ｔ２においてヒューズラッチ信号ＦＬが活性化し、ビット出力回路ＲＹＢＩＴに含まれる各ラッチ回路ＬＹにカラムアドレスＲＹＡＤＤの各ビットがラッチされる。これにより、複数のヒューズ読み出し回路ＦＹからそれぞれカラムアドレスＲＹＡＤＤが出力されることになる。図９においては、転送配線ＴＬを共有する２つのヒューズ読み出し回路ＦＹの一方をＦＹ（Ａ）、他方をＦＹ（Ｂ）と表記し、これらヒューズ読み出し回路ＦＹ（Ａ），ＦＹ（Ｂ）から読み出されるカラムアドレスＲＹＡＤＤをそれぞれＲＹＡＤＤ（Ａ），ＲＹＡＤＤ（Ｂ）と表記している。
【００３８】
ヒューズ読み出し回路ＦＹ（Ａ），ＦＹ（Ｂ）からそれぞれカラムアドレスＲＹＡＤＤ（Ａ），ＲＹＡＤＤ（Ｂ）が読み出されると、これらは対応する切替回路ＭＵＸに供給される。時刻ｔ２においては切替回路ＭＵＸに入力される選択信号ＳＥＬはローレベルであり、これに基づき一方のカラムアドレスＲＹＡＤＤ（Ａ）が選択される。選択されたカラムアドレスＲＹＡＤＤ（Ａ）は、転送配線ＴＬを介して比較回路３２に供給される。そして、時刻ｔ３においてラッチ信号Ａが活性化すると、比較回路３２に含まれるラッチ回路ＬＡＴＡにカラムアドレスＲＹＡＤＤ（Ａ）がロードされる。
【００３９】
次に、時刻ｔ４において選択信号ＳＥＬがハイレベルに変化し、これに基づいて他方のカラムアドレスＲＹＡＤＤ（Ｂ）が選択される。選択されたカラムアドレスＲＹＡＤＤ（Ｂ）は、転送配線ＴＬを介して比較回路３２に供給される。そして、時刻ｔ５においてラッチ信号Ｂが活性化すると、比較回路３２に含まれるラッチ回路ＬＡＴＢにカラムアドレスＲＹＡＤＤ（Ｂ）がロードされる。
【００４０】
その後、時刻ｔ６においてリードコマンドＲＥＡＤとともにカラムアドレスＹＡＤＤが入力されると、時刻ｔ７においてプリデコーダ３０から比較回路３２にプリデコードされたカラムアドレスＹＡＤＤが供給される。供給されたカラムアドレスＹＡＤＤは、比較回路３２にてロードされたカラムアドレスＲＹＡＤＤ（Ａ），ＲＹＡＤＤ（Ｂ）と比較され、いずれかのカラムアドレスＲＹＡＤＤ（Ａ），ＲＹＡＤＤ（Ｂ）と一致した場合、ヒット信号ＨＩＴＹが活性化する。そして、ヒット信号ＨＩＴＹが活性化しなかった場合、つまり、入力されたカラムアドレスＹＡＤＤがカラムヒューズ回路２２から読み出されたカラムアドレスＲＹＡＤＤと一致しない場合、カラムデコーダ１２は入力されたカラムアドレスＹＡＤＤに基づいて複数のビット線ＢＬのいずれかを選択する。これに対し、ヒット信号ＨＩＴＹが活性化した場合、つまり、入力されたカラムアドレスＹＡＤＤがカラムヒューズ回路２２から読み出されたカラムアドレスＲＹＡＤＤのいずれかと一致した場合、カラムデコーダ１２はヒットしたカラムアドレスＲＹＡＤＤに基づいて複数の冗長ビット線ＲＢＬのいずれかを選択する。
【００４１】
このようにしてカラムアクセスが完了すると、メモリセルアレイ１０からリードデータＤＱが読み出され、時刻ｔ８において外部に出力される。
【００４２】
このように、本実施形態ではカラムアドレスＲＹＡＤＤを２回に分けて時分割転送しているが、アクティブコマンドＡＣＴが発行されてから（時刻ｔ１）、比較回路３２にカラムアドレスＹＡＤＤが供給されるまで（時刻ｔ７）にはある程度の時間がある。このため、時分割で転送を行うことによってアクティブコマンドＡＣＴの発行からリードコマンドＲＥＡＤの発行までの期間ＴＲＣＤが長くなったり、リードコマンドＲＥＡＤの発行からリードデータＤＱの出力までの期間ＴＡＡが長くなったりすることはない。すなわち、アクセス遅延をもたらすことはない。
【００４３】
図１０は、第１の比較例による半導体装置のレイアウト図である。
【００４４】
図１０に示す例では、ロウデコーダ１１とロウヒューズ回路２１がメモリセルアレイ１０の長辺１０ａに沿って配置されるとともに、カラムデコーダ１２とカラムヒューズ回路２２がメモリセルアレイ１０の短辺１０ｂに沿って配置されている。また、比較回路３２についてもメモリセルアレイ１０の短辺１０ｂ側に配置されている。このレイアウトによれば、カラム側のパスが最短化されるが、そもそもロウアクセスが完了するまではカラムアクセスを開始できないため、アクセスの高速化には寄与しない可能性がある。むしろ、ロウヒューズ回路２１の長手方向（Ｙ方向）とカラムヒューズ回路２２の長手方向（Ｘ方向）とが９０°相違することから、トリミングに時間がかかるという問題を生じる。また、ヒューズ素子の位置が分散されるため、チップ上における占有面積を縮小することも困難である。
【００４５】
図１１は、第２の比較例による半導体装置のレイアウト図である。
【００４６】
図１１に示す例では、ロウデコーダ１１がメモリセルアレイ１０の長辺１０ａに沿って配置されるとともに、カラムデコーダ１２、ロウヒューズ回路２１及びカラムヒューズ回路２２がメモリセルアレイ１０の短辺１０ｂに沿って配置されている。また、比較回路３２についてもメモリセルアレイ１０の短辺１０ｂ側に配置されている。このレイアウトによれば、ロウヒューズ回路２１及びカラムヒューズ回路２２の長手方向（Ｘ方向）が一致するため、図１０に示したレイアウトにて生じる問題は解決されるが、ロウヒューズ回路２１からロウデコーダ１１までの距離が長くなる。このため、ロウアクセスに要する時間が増大し、上述した期間ＴＲＣＤを長く設計する必要が生じてしまう。また、ヒューズ素子の位置は集中するものの、メモリセルアレイ１０の短辺１０ｂに沿ってレイアウトされることから、チップ上における占有面積を十分に縮小することはできない。
【００４７】
図１２は、第３の比較例による半導体装置のレイアウト図である。
【００４８】
図１２に示す例では、ロウデコーダ１１、ロウヒューズ回路２１及びカラムヒューズ回路２２がメモリセルアレイ１０の長辺１０ａに沿って配置されるとともに、カラムデコーダ１２がメモリセルアレイ１０の短辺１０ｂに沿って配置されているが、本実施形態とは異なり、ロウヒューズ回路２１とカラムヒューズ回路２２が長辺方向（Ｙ方向）に配列されている。このレイアウトでは、ロウヒューズ回路２１に含まれるヒューズセットＦＳやラッチ回路セットＬＳのＹ座標と、ロウデコーダ１１に含まれる冗長ワードドライバＲＷＤのＹ座標とを一致させることができず、配線をＹ方向に引き回すことによって両者を接続する必要が生じる。このため、図１１に示すレイアウトほどではないにせよ、ロウアクセスに要する時間が増大する。
【００４９】
これらの比較例に対し、本実施形態による半導体装置ではこのような問題は生じず、トリミング時間の短縮とヒューズ素子による占有面積の縮小を達成しつつ、高速アクセスを実現することが可能となる。
【００５０】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【００５１】
例えば、上記実施形態では、カラムヒューズ回路２２から読み出されたカラムアドレスＲＹＡＤＤを時分割で転送しているが、本発明においてこれは必須ではない。また、時分割で転送を行う場合であっても、３以上のカラムアドレスＲＹＡＤＤを時分割で転送することも可能である。
【符号の説明】
【００５２】
１０ メモリセルアレイ
１０ａ 長辺
１０ｂ 短辺
１１ ロウデコーダ
１２ カラムデコーダ
２１ ロウヒューズ回路
２２ カラムヒューズ回路
３０ プリデコーダ
３１，３２ 比較回路
ＢＬ ビット線
Ｆ ヒューズ素子
ＦＳ ヒューズセット
ＦＹ ヒューズ読み出し回路
Ｌ，ＬＹ ラッチ回路
ＬＳ ラッチ回路セット
ＭＢ０〜ＭＢｎ メモリブロック
ＭＣ メモリセル
ＭＵＸ 切替回路
ＲＢＬ 冗長ビット線
ＲＷＤ 冗長ワードドライバ
ＲＷＬ 冗長ワード線
ＲＹＢＩＴ ビット出力回路
ＳＷ スイッチ回路
ＴＬ 転送配線
ＷＤ ワードドライバ
ＷＬ ワード線
【特許請求の範囲】
【請求項１】
ロウアドレス及びカラムアドレスをこの順に入力することによりアクセス可能な半導体装置であって、
複数のワード線、複数の冗長ワード線、複数のビット線、複数の冗長ビット線を有するメモリセルアレイと、
前記複数のワード線に含まれる複数の不良ワード線のアドレスを記憶するロウヒューズ回路と、
前記複数のビット線に含まれる複数の不良ビット線のアドレスを記憶するカラムヒューズ回路と、
前記ロウアドレスが前記ロウヒューズ回路から読み出されたアドレスと一致しない場合には前記ロウアドレスに基づいて前記複数のワード線のいずれかを選択し、前記ロウアドレスが前記ロウヒューズ回路から読み出されたアドレスのいずれかと一致した場合には前記複数の冗長ワード線のいずれかを選択するロウデコーダと、
前記カラムアドレスが前記カラムヒューズ回路から読み出されたアドレスと一致しない場合には前記カラムアドレスに基づいて前記複数のビット線のいずれかを選択し、前記カラムアドレスが前記カラムヒューズ回路から読み出されたアドレスのいずれかと一致した場合には前記複数の冗長ビット線のいずれかを選択するカラムデコーダと、を備え、
前記メモリセルアレイは、前記複数のワード線及び前記複数の冗長ワード線の延在方向を短辺とし、前記複数のビット線及び前記複数の冗長ビット線の延在方向を長辺とする矩形状であり、
前記ロウデコーダ、前記ロウヒューズ回路及び前記カラムヒューズ回路は、いずれも前記メモリセルアレイの前記長辺に沿って配置され、且つ、前記メモリセルアレイの前記短辺方向に配列され、
前記カラムデコーダは、前記メモリセルアレイの前記短辺に沿って配置されることを特徴とする半導体装置。
【請求項２】
前記カラムヒューズ回路は、前記複数の不良ビット線のアドレスの中から前記ロウアドレスに基づいて一部のアドレスを読み出すことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記ロウヒューズ回路は、前記複数の不良ワード線のアドレスを全て読み出すことを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記カラムヒューズ回路から読み出されたアドレスと前記カラムアドレスとを比較する比較回路をさらに備え、
前記カラムヒューズ回路は、読み出したアドレスを時分割で前記比較回路に転送する切替回路を含むことを特徴とする請求項１乃至３のいずれか一項に記載の半導体装置。
【請求項５】
前記比較回路は、前記メモリセルアレイの前記長辺側であって、前記カラムデコーダが配置された前記メモリセルアレイの前記短辺の近傍に配置されることを特徴とする請求項４に記載の半導体装置。
【請求項１】
ロウアドレス及びカラムアドレスをこの順に入力することによりアクセス可能な半導体装置であって、
複数のワード線、複数の冗長ワード線、複数のビット線、複数の冗長ビット線を有するメモリセルアレイと、
前記複数のワード線に含まれる複数の不良ワード線のアドレスを記憶するロウヒューズ回路と、
前記複数のビット線に含まれる複数の不良ビット線のアドレスを記憶するカラムヒューズ回路と、
前記ロウアドレスが前記ロウヒューズ回路から読み出されたアドレスと一致しない場合には前記ロウアドレスに基づいて前記複数のワード線のいずれかを選択し、前記ロウアドレスが前記ロウヒューズ回路から読み出されたアドレスのいずれかと一致した場合には前記複数の冗長ワード線のいずれかを選択するロウデコーダと、
前記カラムアドレスが前記カラムヒューズ回路から読み出されたアドレスと一致しない場合には前記カラムアドレスに基づいて前記複数のビット線のいずれかを選択し、前記カラムアドレスが前記カラムヒューズ回路から読み出されたアドレスのいずれかと一致した場合には前記複数の冗長ビット線のいずれかを選択するカラムデコーダと、を備え、
前記メモリセルアレイは、前記複数のワード線及び前記複数の冗長ワード線の延在方向を短辺とし、前記複数のビット線及び前記複数の冗長ビット線の延在方向を長辺とする矩形状であり、
前記ロウデコーダ、前記ロウヒューズ回路及び前記カラムヒューズ回路は、いずれも前記メモリセルアレイの前記長辺に沿って配置され、且つ、前記メモリセルアレイの前記短辺方向に配列され、
前記カラムデコーダは、前記メモリセルアレイの前記短辺に沿って配置されることを特徴とする半導体装置。
【請求項２】
前記カラムヒューズ回路は、前記複数の不良ビット線のアドレスの中から前記ロウアドレスに基づいて一部のアドレスを読み出すことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記ロウヒューズ回路は、前記複数の不良ワード線のアドレスを全て読み出すことを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記カラムヒューズ回路から読み出されたアドレスと前記カラムアドレスとを比較する比較回路をさらに備え、
前記カラムヒューズ回路は、読み出したアドレスを時分割で前記比較回路に転送する切替回路を含むことを特徴とする請求項１乃至３のいずれか一項に記載の半導体装置。
【請求項５】
前記比較回路は、前記メモリセルアレイの前記長辺側であって、前記カラムデコーダが配置された前記メモリセルアレイの前記短辺の近傍に配置されることを特徴とする請求項４に記載の半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【公開番号】特開２０１３−５１０１６（Ｐ２０１３−５１０１６Ａ）
【公開日】平成２５年３月１４日（２０１３．３．１４）
【国際特許分類】
【出願番号】特願２０１１−１８８８２５（Ｐ２０１１−１８８８２５）
【出願日】平成２３年８月３１日（２０１１．８．３１）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
【公開日】平成２５年３月１４日（２０１３．３．１４）
【国際特許分類】
【出願日】平成２３年８月３１日（２０１１．８．３１）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
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