【課題】不揮発性記憶回路の出力として「未破壊」を示す第１の論理レベルが期待される場面で、第１及び第２の不揮発性記憶素子の一方に干渉破壊が発生したとしても、第３の不揮発性記憶素子に干渉破壊が生じない限り、不揮発性記憶回路に正しく第１の論理レベルを出力させる。
【解決手段】半導体装置は、第１及び第２の不揮発性記憶素子３_１，３_２と、少なくとも１つの第３の不揮発性記憶素子３_３と、少なくとも１つの第３の不揮発性記憶素子３_３すべてと、第１及び第２の不揮発性記憶素子３_１，３_２のうちの少なくともいずれか一方とが未破壊状態である場合に、未破壊を示す第１の論理レベルを出力する論理演算回路２とを有する不揮発性記憶回路１を備える。 （もっと読む）

【課題】ヒューズ素子の列数増に伴うトリミング時間の伸長を抑制する。
【解決手段】ｘ方向に延伸する接地配線Ｇと、接地配線のｙ方向の一方側に設けられたヒューズ素子領域Ａにｘ方向に沿って３列に並べて配置され、かつそれぞれの一端が接地配線Ｇに共通に接続される複数のヒューズ素子と、ヒューズ素子領域Ａを挟んで接地配線Ｇの反対側に設けられ、ヒューズ素子領域Ａに配置された複数のヒューズ素子それぞれの他端と接続される救済回路とを備え、上記複数のヒューズ素子は、それぞれ1つの欠陥選択線を示すアドレス情報を記憶する複数のヒューズ素子グループに所定個ずつグループ化され、同一のヒューズ素子グループに属する所定個のヒューズ素子は、同一列に配置されることを特徴とする （もっと読む）

【課題】半導体チップのチップ面積の削減を図るとともに、半導体チップへの入力を記憶させる時間を短縮する。
【解決手段】本発明の半導体ウエハ１は、チップ領域１０に形成され、絶縁膜を有し、電圧の印加による絶縁膜の絶縁破壊により導通状態となる複数のアンチヒューズ１４を有するアンチヒューズ回路１２と、チップ領域１０を区画するダイシング領域２０に複数のアンチヒューズ１４の各々に対応して形成され、配線を有し、レーザー照射による配線の切断により非導通状態となる複数のレーザーヒューズ２４を有するレーザーヒューズ回路２２と、複数のアンチヒューズ１４のうち、半導体チップへの入力に応じて非導通状態とされたレーザーヒューズ２２に対応するアンチヒューズ１４の有する絶縁膜に、電源からの電圧を印加させて、そのアンチヒューズ１４を導通状態とする制御回路１３と、を有する。 （もっと読む）

【課題】トリミング時間の短縮とヒューズ素子による占有面積の縮小を達成しつつ、高速アクセスを実現する。
【解決手段】不良ワード線のアドレスを記憶するロウヒューズ回路２１と、不良ビット線のアドレスを記憶するカラムヒューズ回路２２と、ロウアドレスＸＡＤＤ又はロウヒューズ回路２１から読み出されたアドレスＲＸＡＤＤに基づいてワード線ＷＬ又は冗長ワード線ＲＷＬを選択するロウデコーダ１１と、カラムアドレスＹＡＤＤ又はカラムヒューズ回路２２から読み出されたアドレスＲＸＡＤＤに基づいてビット線ＢＬ又は冗長ビット線ＲＢＬを選択するカラムデコーダ１２とを備える。ロウデコーダ１１、ロウヒューズ回路２１及びカラムヒューズ回路２２はメモリセルアレイ１０の長辺１０ａに沿って配置され、カラムデコーダ１２はメモリセルアレイ１０の短辺１０ｂに沿って配置される。 （もっと読む）

【課題】不良チップの救済効率を向上させ歩留まりを向上させる。
【解決手段】第１半導体チップのメモリセルアレイは、ノーマルセルアレイとスペアセルアレイとを備える。第１不良アドレスデータ出力回路は、メモリセルアレイ中の不良メモリセルのアドレスを示す第１不良アドレスデータを出力する。第１比較回路は、アドレスデータと第１不良アドレスデータとを比較して第１の一致信号を出力する。第２不良アドレスデータ出力回路は、メモリセルアレイ中の不良メモリセルのアドレスを示す第２の不良アドレスデータを出力する。第２比較回路は、アドレスデータと第２の不良アドレスとを比較して第２の一致信号を出力する。 （もっと読む）

【課題】少ない情報で不良メモリセルを冗長メモリセルに切り替えることができるメモリ装置を提供することを課題とする。
【解決手段】メモリ装置は、複数のメモリセルと、冗長メモリセルと、複数のメモリセルの中の不良メモリセルを冗長メモリセルに切り替えるセレクタとを含む複数のメモリセルブロック（５０１〜５０３）と、複数のメモリセルブロックの各々が不良メモリセルを有するか否かの不良情報、及び不良メモリセルを有するメモリセルブロック内の不良メモリセルを特定するための特定情報に基づき、複数のメモリセルブロックのセレクタの制御信号を出力する制御回路（５２２）とを有し、制御回路は、複数のメモリセルブロックのセレクタの制御信号の各ビット線に対応して設けられ、特定情報をシリアルにシフトするための複数のフリップフロップ（ＦＦ０〜ＦＦ８）を有する。 （もっと読む）

【課題】不良選択線のアドレスを記憶するための回路からイネーブルヒューズ回路を除去する。
【解決手段】アクセスが要求されたアドレスと欠陥のある選択線のアドレスとを比較し、これらが一致したことに応答してヒット信号ＨＩＴ０を生成するヒット信号生成回路４０と、ヒット信号ＨＩＴ０の活性化に応答して選択される冗長選択線ＲＷＬ／ＲＢＬとを備える。ヒット信号生成回路４０は、欠陥のある選択線のアドレスが第１のアドレス範囲にある場合、比較の結果にかかわらずヒット信号ＨＩＴ０を非活性状態とする。これにより、アドレス記憶用のヒューズ回路の出力の一部を参照するだけで、ヒット信号生成回路４０が使用状態であるか否かを判定することができる。これにより、イネーブルヒューズ回路を排除しつつ、ヒット信号生成回路４０が使用状態であるか否かをより少ない回路素子を用いて判定することができる。 （もっと読む）

【課題】ヒューズセットを用いた冗長セル列の選択の簡易化を図る。
【解決手段】半導体記憶装置は、メモリセルブロック４０−１，・・・と、複数の冗長セル列４１−１１，・・・と、冗長判定信号をそれぞれ出力する複数のアドレス判定回路５０−１１，・・・と、前記冗長判定信号に基づき、アドレス信号をデコードして冗長セル列４１−１１，・・・及びメモリセルブロック内のメモリセル列を選択する複数のデコーダ６０−１１，・・・とを備えている。各アドレス判定回路は、不良メモリセルの位置を示す冗長位置情報を持つヒューズ５１ａ−１〜５１ａ−８と、メモリセルブロックを選択するためのブロック選択情報を持つヒューズ５１ａ−９と、を有するヒューズセット５１Ａを備え、前記冗長位置情報がアドレス信号と一致するか否かを判定し、この判定結果にブロック選択情報を付加した冗長判定信号を出力する。 （もっと読む）

【課題】階層化ビット線構成を有するメモリセルアレイにおいてプリチャージ回路を削減しつつ冗長判定に伴うアクセス速度の低下を防止し得る半導体装置を提供する。
【解決手段】階層化ビット線構成の通常領域であるメモリ領域ＳＭ（０）及び冗長領域を含むメモリ領域ＳＭ（ｍ）を有する。スタンバイ時にはグローバルビット線ＧＢＬ及びメモリ領域ＳＭ（ｍ）のローカルビット線ＬＢＬをプリチャージし、メモリ領域ＳＭ（０）のローカルビット線ＬＢＬはプリチャージしない。例えば、メモリ領域ＳＭ（０）のアクティブ動作時には直ちにメモリ領域ＳＭ（０）のローカルビット線ＬＢＬをプリチャージし、その後の冗長判定結果に応じて各メモリ領域ＳＭ（０）、ＳＭ（ｍ）の階層スイッチＳＷをそれぞれ維持または非活性状態に制御して通常メモリセルＭＣ又は冗長メモリセルＲＣをアクセスする。 （もっと読む）

【課題】高速アクセス時に初めて不良となるアドレスを救済する。
【解決手段】メモリセルアレイ１０１に含まれる不良メモリセルを置換するための冗長回路１０２，１０３と、不良メモリセルのアドレスを記憶する電気ヒューズ回路１４２と、メモリセルアレイ１０１から読み出されるテストデータの正誤判定を行うことによって判定信号を生成するデータ判定回路１０７ａと、第１の動作モードにおいては判定信号Ｐ／Ｆが活性化している場合に与えられたアドレス信号を電気ヒューズ回路１４２に供給し、第２の動作モードにおいては判定信号Ｐ／Ｆに関わらず外部から供給されるデータマスク信号ＤＭが活性化している場合に与えられたアドレス信号を電気ヒューズ回路１４２に供給する解析回路１４３と、を備える。本発明によれば、高速アクセス時に初めて不良となるアドレスについても正しく救済することが可能となる。 （もっと読む）

【課題】不良メモリセルのアドレスを解析するのに必要なメモリの記憶容量を削減する。
【解決手段】メモリセルアレイ１０１に含まれる不良サブワード線及び不良ビット線をそれぞれ置換するためのロウ冗長回路１０２及びカラム冗長回路１０３と、不良サブワード線及び不良ビット線のアドレスをそれぞれ記憶する電気ヒューズ回路１４２ａ，１４２ｂと、第１の動作モードにおいては、判定信号Ｐ／Ｆが活性化している場合に与えられたアドレス信号に基づいて電気ヒューズ回路１４２ａ，１４２ｂの一方を選択し、第２の動作モードにおいては、判定信号Ｐ／Ｆが活性化している場合に与えられたアドレス信号に基づいて電気ヒューズ回路１４２ａ，１４２ｂの他方を選択するヒューズ選択回路１４６を備える。本発明によれば、冗長ワード線を用いた置換と冗長ビット線を用いた置換をフレキシブルに切り替えることができる。 （もっと読む）

【課題】 省スペースによって従来よりも多くの論理回路及びヒューズブロックを設けることができる半導体記憶装置を提供する。
【解決手段】 ヒューズ露出窓を介して外部に露出して互いに並置された複数のヒューズ片を各々が含む複数のヒューズブロックがゲートアレイの近傍において縦列に配置され、電源配線と接地配線とが当該ヒューズ片の並置方向に沿って延在しており、ヒューズブロックの配置のために当該ゲートアレイの近傍のスペースを活用した半導体記憶装置。 （もっと読む）

【課題】半導体メモリ装置の冗長プログラム回路を提供する。
【解決手段】マスタヒューズを有し、該マスタヒューズのカッティングの有無を示す状態信号として動作イネーブル信号を生成するマスタヒューズ部と、マスタヒューズ部の動作イネーブル信号に応じて制御され、アドレス信号のビット数だけに対応する制御ヒューズを有し、欠陥セル情報に従い制御ヒューズのカッティングの有無をそれぞれ示す状態信号として第１−第Ｍ制御信号ペア（Ｍは前記アドレス信号ビットの数）を生成する制御ヒューズ部と、アドレス信号がデコーディングされたアドレスの信号ビットを第１−第Ｍ制御信号ペアの組合せ論理入力により対応的にデコーディングして、デコーディングアドレスの信号ビットのうち欠陥セル情報を有する論理状態がデコーディング出力端にそのまま伝達されるようにするデコーディング部と、を備える半導体メモリ装置での冗長プログラム回路を備える。 （もっと読む）

【課題】半導体記憶装置において、メインワード線の断線故障が起きた場合に、断線箇所から先がフローティング状態になることにより、正常なワード線の信号に影響を及ぼすことを防止する。
【解決手段】メインワード線の遠端にラッチ回路を設け、断線箇所から先に電位が、ハイ電位に固定されるようにし、正常なワード線に影響しないようにする。 （もっと読む）

【課題】対象アドレスと救済アドレスの一致時におけるアドレス置換の速度を向上させる。
【解決手段】アドレス判定回路１１６は、救済アドレスを保持し、救済アドレスとアクセス先のアドレスが一致するときヒット信号を発生させる。第１領域１４８と第２領域１５０の間にはエンコーダＥＸ、ＥＹが並ぶ。第２領域１５０側の列に属するエンコーダ回路ＥＸ４には、第１領域１４８のアドレス判定回路１１６と第２領域１５０のアドレス判定回路１１６それぞれからのヒット信号が共通に入力される。エンコーダＥＸ４を出力先とする第１領域１４８のアドレス判定回路１１６と第２領域１５０のアドレス判定回路１１６は、第１領域１４８および第２領域１５０それぞれの回路配置可能領域においてエンコーダＥＸ４にもっとも近い位置に配置される。 （もっと読む）

【課題】電気ヒューズ素子からなるヒューズ回路をウェハ状態である前工程における一次救済及びパッケージ後である後工程における二次救済の両方で有効に利用する。
【解決手段】複数のアンチヒューズセットＡＦＳＥＴを含むヒューズ回路５０と、ヒューズ回路５０に書き込むべきアドレスを電気的に保持するヒューズアドレスレジスタ７０と、ヒューズ回路５０にアドレスを書き込むプログラム回路４０とを備える。プログラム回路４０は、第１のテストコマンドが発行された場合には該第１のテストコマンドと共に外部から入力されたアドレスをヒューズ回路４０に書き込み、第２のテストコマンドが発行された場合には際にヒューズアドレスレジスタ７０に保持されたアドレスをヒューズ回路５０に書き込む。これにより、通常の後工程用のテスタを用いて不良メモリセルを冗長メモリセルに正しく置換することが可能となる。 （もっと読む）

【課題】不良メモリセルのアドレスを解析するのに必要なメモリの記憶容量を削減する。
【解決手段】
複数のメモリセルに対して順番にテストを行い、テストによって不良メモリセルを検出するたびに、複数の不良メモリセルの相対的な配置関係に基づいてエラーパターン情報を更新するとともに、複数の不良メモリセルの少なくとも一部のアドレスに基づいてエラーアドレス情報を更新する。本発明によれば、解析用メモリの記憶容量を大幅に削減することが可能となることから、解析用メモリ自体を半導体装置内に搭載することも可能となり、この場合には、外部テスタに解析用メモリを設ける必要がなくなる。 （もっと読む）

【課題】パッケージング後に生じた不良セルを冗長セルに効率よく置換する。
【解決手段】半導体装置１０は、複数のチップ１００と、チップ１００を制御するチップ２００と、チップ１００とチップ２００とを接続する内部配線４００とを備える。チップ１００は、光学ヒューズ１２０及びその情報を保持するラッチ回路１０１と、内部配線４００を介してチップ２００から供給された電気ヒューズ２２０の情報を保持するラッチ回路１０２と、ラッチ回路１０１，１０２のいずれか一方の情報を選択する選択回路１５１を含み、選択された情報から冗長判定信号ＨＩＴを生成する。本発明によれば、電気ヒューズの情報が内部配線を介してチップ２００からチップ１００に転送されることから、チップ１００に電気ヒューズを設ける必要がなくなるとともに、転送に外部端子を使用しないことから、起動時間が増大することもない。 （もっと読む）

【課題】ヒューズＲＯＭに書き込まれているデータが、書き込む期待値とした期待値データと一致しているか否かを検出する機能を有する半導体装置を供給する。
【解決手段】本発明は、ヒューズＲＯＭの書込状態を示す書込データがヒューズ回路５１A、５１B及び５１Cの各々から供給される比較部６００を有している。この比較部６００は、ヒューズＲＯＭに書き込むデータである期待値データも入力され、この期待値データとヒューズＲＯＭに実際に書き込まれている書込状態を示す書込データとを比較し、比較結果を出力する。そして、本発明によれば、出力回路６５が複数のヒューズＲＯＭのデータの判定結果を１つの出力パッドNC５０１から１ビットの判定データとして出力する。 （もっと読む）

【課題】不良メモリセルの救済効率の高い半導体装置を提供する。
【解決手段】複数のメモリセルブロック（ＭＢＡ、ＭＢＢ）と、冗長行メモリセルブロック（ＲＭＢＡ、ＲＭＢＢ）と、複数のメモリセルブロックに共通に設けられ、記憶した不良メモリセルのアドレスと外部から入力されるアドレスとが一致した場合、一致したことを示す結果を出力する冗長フューズブロック（ＲＦＢＬＫ５）と、冗長行メモリセルブロックの冗長救済単位を選択する冗長行選択信号（ＲＸＡ１〜４、ＲＸＢ１〜４）が入力されると冗長救済単位の一つを選択する冗長行ドライバ（ＲＥＤＸＤＡ１〜４、ＲＥＤＸＤＢ１〜４）と、一致したことを示す結果が入力されると、記憶する複数の冗長行ドライバのうちからいずれかの冗長行ドライバを選択するかの選択情報に基づいて冗長行選択信号を出力する冗長行ドライバ選択回路（ＸＲＳ）と、を備える。 （もっと読む）