半導体装置及びトリミング方法
【課題】ヒューズ素子の列数増に伴うトリミング時間の伸長を抑制する。
【解決手段】ｘ方向に延伸する接地配線Ｇと、接地配線のｙ方向の一方側に設けられたヒューズ素子領域Ａにｘ方向に沿って３列に並べて配置され、かつそれぞれの一端が接地配線Ｇに共通に接続される複数のヒューズ素子と、ヒューズ素子領域Ａを挟んで接地配線Ｇの反対側に設けられ、ヒューズ素子領域Ａに配置された複数のヒューズ素子それぞれの他端と接続される救済回路とを備え、上記複数のヒューズ素子は、それぞれ1つの欠陥選択線を示すアドレス情報を記憶する複数のヒューズ素子グループに所定個ずつグループ化され、同一のヒューズ素子グループに属する所定個のヒューズ素子は、同一列に配置されることを特徴とする
【解決手段】ｘ方向に延伸する接地配線Ｇと、接地配線のｙ方向の一方側に設けられたヒューズ素子領域Ａにｘ方向に沿って３列に並べて配置され、かつそれぞれの一端が接地配線Ｇに共通に接続される複数のヒューズ素子と、ヒューズ素子領域Ａを挟んで接地配線Ｇの反対側に設けられ、ヒューズ素子領域Ａに配置された複数のヒューズ素子それぞれの他端と接続される救済回路とを備え、上記複数のヒューズ素子は、それぞれ1つの欠陥選択線を示すアドレス情報を記憶する複数のヒューズ素子グループに所定個ずつグループ化され、同一のヒューズ素子グループに属する所定個のヒューズ素子は、同一列に配置されることを特徴とする
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置及びトリミング方法に関し、特に、多数のヒューズ素子を用いる半導体装置及びこれらのヒューズ素子のトリミング方法に関する。
【背景技術】
【０００２】
ＤＲＡＭ(Dynamic Random Access Memory)では、微細化の進展に伴って記憶容量が増大する一方で、１チップあたりの欠陥メモリセルの数も増大している。欠陥メモリセルを含むワード線及びビット線（以下、ワード線とビット線を「選択線」と総称し、欠陥メモリセルを含む選択線を「欠陥選択線」と称する。）は、ウェハ試験の段階で、予備選択線（冗長選択線）に置き換えられる。
【０００３】
欠陥選択線と冗長選択線との対応付けは、複数のヒューズ素子を含むヒューズ回路によって記憶される。ヒューズ素子は、導通／非導通によって１ビット分の情報を記憶する素子である。ヒューズ回路は冗長選択線ごとに設けられ、それぞれが、欠陥選択線を示すアドレス（ロウアドレス又はカラムアドレス）を記憶している。欠陥選択線に対してアクセスが要求された場合、その欠陥選択線を示すアドレスを記憶するヒューズ回路を検索することによって冗長選択線が特定され、特定された冗長選択線に対して代替アクセスが行われる。特許文献１，２には、このようなヒューズ回路を用いて欠陥メモリセルを救済する構成が開示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００８−２８８４１７号公報
【特許文献２】特開２００８−１８６８４７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ヒューズ素子は、初期状態では導通しており、レーザによって焼き切る（トリミングする）ことで非導通状態に遷移するよう構成される。したがって、ヒューズ素子を配置する際には、レーザの解像度を考慮し、隣接するヒューズ素子間に十分なスペースが設けられる。
【０００６】
ところで、近年、上述したようにＤＲＡＭの記憶容量が増大しており、それに伴って冗長選択線の必要数も増大している。その結果、ヒューズ素子の数も飛躍的に増大していることから、ヒューズ素子の集積度を高め、その回路面積を削減することが急務となっている。
【０００７】
そこで、本発明の発明者は、共通の接地配線に接続される複数のヒューズ素子を、その接地配線の両側それぞれに複数列に並べて配置することを提案している。このように並べれば、接地配線の両側それぞれに１列に並べる場合に比べてヒューズ素子を密に配置できるので、ヒューズ回路の面積を低減することが可能になる。
【０００８】
特許文献１，２にも、ヒューズ素子の集積度の向上を意図した構成が開示されている。具体的に説明すると、特許文献１では、ヒューズ素子を２列に配置することにより、ヒューズ素子の集積度を高めている。また、特許文献２では、ヒューズ素子の端部にレーザビームの拡散を阻害するスルーホール電極を設けることにより、ヒューズ素子の集積度を高めている。
【０００９】
しかしながら、ヒューズ素子を複数列に並べると、量産工程でのトリミング時間（ヒューズ素子のトリミング処理に要する時間）が、製造コストの観点から無視できないレベルにまで伸長してしまう場合があることが判明した。つまり、１度にトリミングできるヒューズ素子の数は、通常、１個（シングルビームトリマを用いる場合）又は２個（デュアルビームトリマを用いる場合）に限られる。したがって、トリミングの際には、一方の端部から他方の端部に向けて順次レーザスポットを移動しながらトリミングを行い、他方の端部に達したら改列して、さらにトリミングを続けるという処理が必要になる。レーザは、この改列に多大な時間を要するという特性を有しているため、複数列に並べることによって改列回数が増えたことにより、トリミング時間が伸長してしまうのである。
【００１０】
したがって、ヒューズ素子の列数増に伴うトリミング時間の伸長を抑制できる技術が求められている。
【課題を解決するための手段】
【００１１】
本発明による半導体装置は、第１の方向に延伸する接地配線と、前記接地配線の前記第１の方向と平面内で垂直な第２の方向の一方側に設けられた第１のヒューズ素子領域に、前記第１の方向に沿って複数列に並べて配置され、かつそれぞれの一端が前記接地配線に共通に接続される複数のヒューズ素子と、前記第１のヒューズ素子領域を挟んで前記接地配線の反対側に設けられ、前記第１のヒューズ素子領域に配置された前記複数のヒューズ素子それぞれの他端と接続される第１の救済回路とを備え、前記複数のヒューズ素子は、それぞれ1つの欠陥選択線を示すアドレス情報を記憶する複数のヒューズ素子グループに所定個ずつグループ化され、同一のヒューズ素子グループに属する前記所定個のヒューズ素子は、同一列に配置されることを特徴とする。
【００１２】
また、本発明の一側面による半導体装置は、それぞれ、第１の方向に延伸する接地配線と、前記接地配線の前記第１の方向と平面内で垂直な第２の方向の両側にそれぞれ前記第１の方向に沿って複数列に並べて配置された複数のヒューズ素子とを有する複数のヒューズ素子セットを備え、前記複数のヒューズ素子セットそれぞれに含まれる前記複数のヒューズ素子は、それぞれ1つの欠陥選択線を示すアドレス情報を記憶する複数のヒューズ素子グループに所定個ずつグループ化され、同一のヒューズ素子グループに属する前記所定個のヒューズ素子は、同一列に配置されることを特徴とする。
【００１３】
また、本発明によるトリミング方法は、それぞれ、第１の方向に延伸する接地配線と、前記接地配線の前記第１の方向と平面内で垂直な第２の方向の両側にそれぞれ前記第１の方向に沿って複数列に並べて配置された複数のヒューズ素子とを有する複数のヒューズ素子セットを備え、前記複数のヒューズ素子セットそれぞれに含まれる前記複数のヒューズ素子は、それぞれ1つの欠陥選択線を示すアドレス情報を記憶する複数のヒューズ素子グループに所定個ずつグループ化され、同一のヒューズ素子グループに属する前記所定個のヒューズ素子は、同一列に配置され、前記複数のヒューズ素子セットは、前記第１の方向と、前記第２の方向とに展開して配置される半導体装置において、前記複数のヒューズ素子をトリミングするトリミング方法であって、前記複数のヒューズ素子のうち、相対的に前記第２の方向の中央部に位置するものを優先してトリミングすることを特徴とする。
【発明の効果】
【００１４】
本発明によれば、同一のグループに属する所定個のヒューズ素子が同一列に配置されることから、１つのグループについてトリミング処理を行う際、改列を行う必要がない。したがって、特に欠陥メモリセルの数が減ってくる量産後期において、ヒューズ素子の列数増に伴うトリミング時間の伸長を抑制することが可能になる。
【図面の簡単な説明】
【００１５】
【図１】（ａ）は、本発明の第１の実施の形態による半導体装置の全体構成を示す略ブロック図であり、（ｂ）は、本発明の第１の実施の形態によるメモリセルアレイの冗長構成を示す図である。
【図２】本発明の第１の実施の形態によるロウデコーダの内部構成を示す略ブロック図である。
【図３】本発明の第１の実施の形態によるヒューズ回路及び比較回路並びにこれらの周辺の回路を示す図である。
【図４】（ａ）は、本発明の第１の実施の形態による切断判定回路及びアドレス比較回路の論理的な回路構成を示す図であり、（ｂ）は、本発明の第１の実施の形態によるヒット信号生成回路及び中継回路の論理的な回路構成を示す図である。
【図５】本発明の第１の実施の形態によるヒット信号生成回路の平面図である。
【図６】本発明の第１の実施の形態によるヒット信号生成回路及び中継回路の電気的な回路構成を示す図である。
【図７】（ａ）は、１２個のヒューズ素子を「３列構成」で配置した例を示す図であり、（ｂ）は、１２個のヒューズ素子を「１列構成」で配置した例を示す図である。
【図８】（ａ）は、より多くのヒューズ素子を「３列構成」で配置した半導体装置の平面図であり、（ｂ）は、より多くのヒューズ素子を「１列構成」で配置した半導体装置の平面図である。
【図９】（ａ）〜（ｃ）は、さらに多数のヒューズ素子を集積した例を示す図である。
【図１０】（ａ）は、「３列構成」を採用する場合のトリミングの順序の説明図であり、（ｂ）は、「従来型の３列構成」を採用する場合のトリミングの順序の説明図であり、（ｃ）は、「本発明による３列構成」を採用する場合のトリミングの順序の説明図である。
【図１１】（ａ）は、プロセスの習熟度とトリミングが必要なヒューズ素子の数（トリミング本数）との関係を示す図であり、（ｂ）は、トリミング本数の推移をモデル化したものである。
【図１２】トリミング率とトリミング時間の関係を示す図である。
【図１３】（ａ）は、本発明の好ましい背景技術による半導体装置において実際に見られるヒューズ素子セットの配置を示す図であり、（ｂ）は、（ａ）を拡大した図である。
【図１４】本発明の好ましい第２の実施の形態による半導体装置におけるヒューズ素子セットの配置を示す図である。
【図１５】図１３（ｂ）の例（８行一致）と、図１４の例（２４行一致）とのそれぞれについて、トリミング時間と歩留まりの関係を示す図である。
【図１６】（ａ）は、本発明の好ましい第３の実施の形態による半導体装置における、ヒューズ素子セットの配置例を示す図であり、（ｂ）は、（ａ）に示した配置に、シングルビームトリマの軌跡を重ねた図である。
【図１７】（ａ）は、本発明の好ましい第３の実施の形態による半導体装置における、ヒューズ素子セットの配置例を示す図であり、（ｂ）は、（ａ）に示した配置に、シングルビームトリマの軌跡を重ねた図である。
【図１８】（ａ）は、本発明の好ましい第３の実施の形態による半導体装置における、ヒューズ素子セットの配置例を示す図であり、（ｂ）は、（ａ）に示した配置に、シングルビームトリマの軌跡を重ねた図である。
【図１９】本発明の好ましい第３の実施の形態の変形例による半導体装置における、ヒューズ素子セットの配置例を示す図である。
【発明を実施するための形態】
【００１６】
以下、添付図面を参照しながら、本発明の好ましい第１の実施の形態について詳細に説明する。なお、以下の説明の中で、ヒューズ素子の配置に関して「ｎ列構成」という用語を用いる場合があるが、この「ｎ列構成」とは、接地配線の一方側に設けられたヒューズ素子領域に、該接地配線に共通に接続される複数のヒューズ素子をｎ列に配置する構成を意味する。なお、本実施の形態ではｎ＝３とする。
【００１７】
また、１つの半導体装置には複数のヒューズ素子が設けられるが、これらのヒューズ素子は所定個ずつのグループ（ヒューズ素子グループ）に分けられる。このグループは欠陥選択線を示すアドレス情報を記憶する単位であり、１つのヒューズ素子グループにつき１つのアドレス情報が記憶される。「ｎ列構成」のｎが複数である場合、これまでの技術では、同一のヒューズ素子グループに属する所定個のヒューズ素子は、ｎ列に分散して配置されていた。以下では、この構成を「従来型のｎ列構成」と称する。これに対し、本発明の特徴は、「ｎ列構成」のｎが複数である場合に、同一のヒューズ素子グループに属する所定個のヒューズ素子を同一列に配置する点にある。以下では、この構成を「本発明によるｎ列構成」と称する。
【００１８】
以下の説明では、まず初めに本実施の形態による半導体装置の全体構成について説明し、その中で、「本発明による３列構成」を実現する周辺回路の構成についても詳しく説明する。続いて、「従来型の３列構成」について、そのメリット（回路面積の削減）とデメリット（１列構成と比べた場合のトリミング時間の増大）を説明する。そして最後に、「本発明による３列構成」が、「従来型の３列構成」のメリットを維持しつつ、デメリットを解消できることについて、説明する。
【００１９】
図１（ａ）は、本実施の形態による半導体装置１の全体構成を示す略ブロック図である。同図に示すように、半導体装置１は、入出力インターフェイス回路１０、ロウデコーダ１２、Ｉ／Ｏ制御回路１４、カラムデコーダ１６、メモリセルアレイ２０、及び制御回路５０を備えている。
【００２０】
入出力インターフェイス回路１０は、半導体装置１の入出力インターフェイスとしての役割を果たす回路である。具体的に説明すると、入出力インターフェイス回路１０は、外部のコントローラから各種信号を受け付けてラッチし、半導体装置１の各種内部回路に供給する機能を有する。外部のコントローラから入力される各種信号には、図１（ａ）に示すように、アドレス信号、コマンド信号、及びライトデータが含まれる。また、入出力インターフェイス回路１０は、半導体装置１の各種内部回路から出力された各種信号を受け付けてバッファリングし、外部のコントローラに向けて出力する機能も有する。外部のコントローラに向けて出力される各種信号には、図１（ａ）に示すように、リードデータが含まれる。
【００２１】
コマンド信号は、ロウアドレスストローブ信号、カラムアドレスストローブ信号、ライトイネーブル信号、チップセレクト信号、及びオンダイターミネーション信号の総称である。入出力インターフェイス回路１０は、これらのコマンド信号の保持、デコード及びカウントなどを行うことによって各種内部コマンドを生成し、制御回路５０に供給する。各種内部コマンドには、リード時に活性化されるリードコマンド、ライト時に活性化されるライトコマンド、リードコマンド及びライトコマンドに先立って活性化されるアクトコマンドが含まれる。制御回路５０は、入出力インターフェイス回路１０から供給された内部コマンドにしたがって、半導体装置１内の各回路の動作を制御する。
【００２２】
アドレス信号は、通常、メモリセルアレイ２０内の１又は複数のメモリセルを特定する信号である。メモリセルアレイ２０においては、複数のワード線ＷＬと複数のビット線ＢＬが交差しており、その交点にはメモリセルＭＣが配置されている。なお、図１（ａ）では、１本のワード線ＷＬ、１本のビット線ＢＬ、及び１個のメモリセルＭＣのみを示している。メモリセルアレイ２０に隣接して配置されるＩ／Ｏ制御回路１４にはビット線ＢＬごとのセンスアンプ（不図示）が設けられており、複数のビット線ＢＬはそれぞれ、対応するセンスアンプに接続されている。
【００２３】
図１（ｂ）は、メモリセルアレイ２０の冗長構成を示す図である。同図に示すように、ワード線ＷＬ及びビット線ＢＬには、図１（ｂ）に示すように、それぞれ複数の予備線が設けられる。正常に読み書きできない欠陥メモリセルを含むワード線ＷＬ（欠陥ワード線ＷＬ）へのアクセスは、ロウデコーダ１２の制御により、予備ワード線ＷＬへのアクセスに置き換えられる。同様に、正常に読み書きできない欠陥メモリセルを含むビット線ＢＬ（欠陥ビット線ＢＬ）へのアクセスは、カラムデコーダ１６の制御により、予備ビット線ＢＬへのアクセスに置き換えられる。これらの置き換え制御についての詳細は後述する。
【００２４】
図１（ａ）に戻る。アドレス信号は、ワード線ＷＬを特定するロウアドレス（行アドレス）と、ビット線ＢＬ（センスアンプ）を特定するカラムアドレス（列アドレス）とを含んで構成される。入出力インターフェイス回路１０は、アクトコマンドに同期してロウデコーダ１２にロウアドレスを供給し、リードコマンド又はライトコマンドに同期してカラムデコーダ１６にカラムアドレスを供給する。
【００２５】
ロウデコーダ１２は、入出力インターフェイス回路１０から供給されたロウアドレスにより示されるワード線ＷＬを活性化することで、そのワード線ＷＬに接続されているメモリセル内のセルトランジスタをオンさせる回路である。供給されたロウアドレスが欠陥ワード線ＷＬを示している場合、ロウデコーダ１２は、その欠陥ワード線ＷＬに代えて、予備ワード線ＷＬを活性化させる。
【００２６】
具体的に説明すると、ロウデコーダ１２は、それぞれ１つのロウアドレスを記憶可能に構成された記憶回路（＝ヒューズ素子グループ）を予備ワード線ＷＬごとに有しており、入出力インターフェイス回路１０からロウアドレスが供給されると、そのロウアドレスを記憶している記憶回路を検索する。その結果、供給されたロウアドレスを記憶している記憶回路が見つからなかった場合には、供給されたロウアドレスによって示されるワード線ＷＬを活性化する。一方、供給されたロウアドレスを記憶している記憶回路が見つかった場合には、供給されたロウアドレスに対応するワード線ＷＬに代え、その記憶回路に対応する予備ワード線ＷＬを活性化する。
【００２７】
カラムデコーダ１６は、入出力インターフェイス回路１０から供給されたカラムアドレスにより示されるビット線ＢＬを、入出力インターフェイス回路１０に接続する回路である。供給されたカラムアドレスが欠陥ビット線ＢＬを示している場合、カラムデコーダ１６は、その欠陥ビット線ＢＬに代えて、予備ビット線ＢＬを入出力インターフェイス回路１０に接続する。
【００２８】
具体的に説明すると、カラムデコーダ１６は、それぞれ１つのカラムアドレスを記憶可能に構成された記憶回路（＝ヒューズ素子グループ）を予備ビット線ＢＬごとに有しており、入出力インターフェイス回路１０からカラムアドレスが供給されると、そのカラムアドレスを記憶している記憶回路を検索する。その結果、供給されたカラムアドレスを記憶している記憶回路が見つからなかった場合には、供給されたカラムアドレスによって示されるビット線ＢＬを入出力インターフェイス回路１０に接続する。一方、供給されたカラムアドレスを記憶している記憶回路が見つかった場合には、供給されたカラムアドレスに対応するビット線ＢＬに代え、その記憶回路に対応する予備ビット線ＢＬを入出力インターフェイス回路１０に接続する。
【００２９】
ロウデコーダ１２によって選択されたワード線ＷＬ（予備ワード線ＷＬを含む）と、カラムデコーダ１６によって選択されたビット線ＢＬ（予備ビット線ＢＬを含む）との交点に位置するメモリセルＭＣは、Ｉ／Ｏ制御回路１４を介して、入出力インターフェイス回路１０に接続される。これにより、このメモリセルＭＣへの書き込み（ライト時）、又は、このメモリセルＭＣが記憶しているデータの読み出し（リード時）が実現される。
【００３０】
図２は、ロウデコーダ１２の内部構成を示す略ブロック図である。以下、ロウアドレス及びロウデコーダ１２に着目して説明するが、カラムアドレス及びカラムデコーダ１６についても同様である。
【００３１】
図２に示すように、ロウデコーダ１２は、アドレスラッチ回路３０、ロウアドレス生成回路３１、ロウアドレスカウンタ３２、救済回路３３、ヒューズ回路３４、及びロウアドレスデコーダ３８を有して構成される。このうち救済回路３３は、比較回路３５、アドレス情報生成回路３６、及びロウアドレスプリデコーダ３７を含んで構成される。
【００３２】
アドレスラッチ回路３０は、入出力インターフェイス回路１０から供給されたロウアドレス（アドレス情報）の入力を受け付けるアドレス入力回路である。アドレスラッチ回路３０にラッチされたロウアドレスは、ロウアドレス生成回路３１を介して救済回路３３へ供給される。
【００３３】
ロウアドレス生成回路３１及びロウアドレスカウンタ３２は、メモリセルのリフレッシュ動作のために設けられている回路である。具体的に説明すると、半導体装置１がセルフリフレッシュ動作モードにエントリしている場合、又は、オートリフレッシュコマンドが外部から供給されたことに応じて、ロウアドレスカウンタ３２は、図示しないクロック信号に同期してカウント値をアップ又はダウンさせる。ロウアドレス生成回路３１は、こうして変化したロウアドレスカウンタ３２のカウント値に基づいてロウアドレスを生成し、救済回路３３に供給する。これにより、メモリセルアレイ２０（図１）内の各ワード線ＷＬが順次選択され、選択されたワード線ＷＬに接続される各メモリセルに対して、リフレッシュ動作が行われる。リフレッシュ動作が行われない場合のロウアドレス生成回路３１は、アドレスラッチ回路３０から供給されるロウアドレスを救済回路３３へ転送する。
【００３４】
ヒューズ回路３４は、複数のヒューズ素子によって構成される回路である。これらのヒューズ素子は、上述したように、所定数ずつヒューズ素子グループに分けられ、それぞれが１つのロウアドレス（欠陥ワード線ＷＬを示すロウアドレス）を記憶する。より具体的には、各ヒューズ素子グループは、１５個のヒューズ素子によって構成され、１４ビットのロウアドレスと、当該グループにロウアドレスが記憶されているか否かを示す１ビットのヒューズ素子イネーブル情報とを記憶する。各ヒューズ素子グループは、予備ワード線ＷＬと一対一に対応する。
【００３５】
救済回路３３内の比較回路３５は、ロウアドレス生成回路３１から供給されるロウアドレスと、ヒューズ回路３４内の各ヒューズ素子グループに記憶されるロウアドレスとを比較する回路である。比較処理は、制御回路５０からの指示に従い、ロウアドレス生成回路３１からロウアドレスが供給される都度行われる。比較回路３５はヒューズ素子グループごとのヒット信号を出力するように構成されており、ロウアドレス生成回路３１から供給されたロウアドレスを記憶しているヒューズ素子グループがあった場合、比較回路３５は、そのヒューズ素子グループに対応するヒット信号を活性化させる。
【００３６】
アドレス情報生成回路３６は、比較回路３５がヒット信号を活性化した記憶回路に対応する予備ワード線ＷＬを示すロウアドレスを生成し、ロウアドレスプリデコーダ３７に供給する回路である。
【００３７】
ロウアドレスプリデコーダ３７は、ロウアドレス生成回路３１からロウアドレスが供給されると、そのロウアドレスを構成する複数のビット（１４ビット）を複数のグループに分けてプリデコードし、その結果をロウアドレスデコーダ３８に出力するアドレス出力回路である。プリデコードを行うにあたり、ロウアドレスプリデコーダ３７は、対象のロウアドレスに対応してアドレス情報生成回路３６からアドレス情報が供給されるか否かを判定し、判定結果に基づくロウアドレスを出力する。この判定は比較回路３５の比較結果に基づいて行われ、判定の結果は、ロウアドレス生成回路３１から供給されたロウアドレスを記憶する記憶回路があった場合に肯定判定、なかった場合に否定判定となる。肯定判定を得た場合のロウアドレスプリデコーダ３７は、アドレス情報生成回路３６から供給されるロウアドレスを選択し、プリデコードしてロウアドレスデコーダ３８に出力する。一方、否定判定を得た場合のロウアドレスプリデコーダ３７は、ロウアドレス生成回路３１から供給されるロウアドレスを選択し、プリデコードしてロウアドレスデコーダ３８に供給する。
【００３８】
ロウアドレスデコーダ３８は、救済回路３３から供給されるロウアドレスによって示されるワード線ＷＬ（予備ワード線ＷＬを含む）を活性化することで、そのワード線ＷＬに接続されているメモリセル内のセルトランジスタをオンさせる回路である。これにより、ワード線ＷＬ（又は予備ワード線ＷＬ）の選択が実現される。
【００３９】
図３は、ヒューズ回路３４及び比較回路３５並びにこれらの周辺の回路を示す図である。同図には、ロウアドレス３つ分に対応するヒューズ回路３４及び比較回路３５を示している。
【００４０】
図３に示すように、半導体装置１は、ｘ方向に延伸する接地配線Ｇを備えている。ヒューズ回路３４を構成する各ヒューズ素子は、この接地配線Ｇの一方側（ｙ方向の一方側）に設けられたヒューズ素子領域Ａにｘ方向に沿って３列に並べて配置され、それぞれの一端が接地配線Ｇに共通に接続される。各ヒューズ素子の他端は、ヒューズ素子領域Ａを挟んで接地配線Ｇの反対側に設けられる比較回路３５に接続される。
【００４１】
図３の例では、ヒューズ回路３４は、４５個のヒューズ素子３４Ａ０〜３４Ａ１３，３４ＡＥ，３４Ｂ０〜３４Ｂ１３，３４ＢＥ，３４Ｃ０〜３４Ｃ１３，３４ＣＥを有しており、これらのヒューズ素子によって３つのヒューズ素子グループ３４Ａ〜３４Ｃが構成される。
【００４２】
１つ目のヒューズ素子グループ３４Ａは、ヒューズ素子３４Ａ０〜３４Ａ１３，３４ＡＥによって構成される。このうちヒューズ素子３４Ａ０〜３４Ａ１３は、１４ビットのロウアドレスを１つ記憶する。一方、ヒューズ素子３４ＡＥは、これら１４個のヒューズ素子３４Ａ０〜３４Ａ１３にロウアドレスが記憶されているか否かを示す１ビットのヒューズ素子イネーブル情報を記憶する。また、２つ目のヒューズ素子グループ３４Ｂは、ヒューズ素子３４Ｂ０〜３４Ｂ１３，３４ＢＥによって構成される。このうちヒューズ素子３４Ｂ０〜３４Ｂ１３はロウアドレスを１つ記憶し、ヒューズ素子３４ＢＥは、ヒューズ素子３４Ｂ０〜３４Ｂ１３にロウアドレスが記憶されているか否かを示すヒューズ素子イネーブル情報を記憶する。また、３つ目のヒューズ素子グループ３４Ｃは、ヒューズ素子３４Ｃ０〜３４Ｃ１３，３４ＣＥによって構成される。このうちヒューズ素子３４Ｃ０〜３４Ｃ１３はロウアドレスを１つ記憶し、ヒューズ素子３４ＣＥは、ヒューズ素子３４Ｃ０〜３４Ｃ１３にロウアドレスが記憶されているか否かを示すヒューズ素子イネーブル情報を記憶する。
【００４３】
ヒューズ素子領域Ａ内における各ヒューズ素子の具体的配置は、上述した「本発明による３列構成」に即して決定される。つまり、同一のヒューズ素子グループに属する１５個のヒューズ素子はすべて、同一列に配置される。ここでは、ヒューズ素子グループ３４Ａに属する１５個のヒューズ素子３４Ａ０〜３４Ａ１３，３４ＡＥは、いずれも接地配線Ｇに最も近い１列目に、ｘ方向の一端側からこの順で並べて配置される。また、ヒューズ素子グループ３４Ｂに属する１５個のヒューズ素子３４Ｂ０〜３４Ｂ１３，３４ＢＥは、いずれも接地配線Ｇに２番目に近い２列目に、ｘ方向の一端側からこの順で並べて配置される。ヒューズ素子グループ３４Ｃに属する１５個のヒューズ素子３４Ｃ０〜３４Ｃ１３，３４ＣＥは、いずれも接地配線Ｇに最も遠い３列目に、ｘ方向の一端側からこの順で並べて配置される。
【００４４】
各列内においては、各ヒューズ素子は、ヒューズ中心間距離で一定距離Ｌ１だけ離して配置される。また、２列目は１列目に対してｘ方向に距離Ｌ２だけずらして配置され、３列目は２列目に対してｘ方向に距離Ｌ２だけずらして配置される。ただし、Ｌ１＝３Ｌ２である。また、１列目と２列目の間には、ヒューズ中心間距離で距離Ｌ３の間隔が設けられる。同様に、２列目と３列目の間にも、ヒューズ中心間距離で距離Ｌ３の間隔が設けられる。距離Ｌ１〜Ｌ３の具体的な値は、距離Ｌ１が、隣接するヒューズ素子間でトリミング用レーザの相互干渉を防止できる最低離隔距離以上の距離となり、距離Ｌ２が、この最低離隔距離未満の距離となり、かつ互いに異なる列に配置され、かつ互いに隣接する２つのヒューズ素子が、上記最低離隔距離以上に離隔して配置されることとなるように設定される。距離Ｌ１〜Ｌ３をこのように設定するのは、ヒューズ素子間でトリミング用レーザの相互干渉が発生することを防止するためである。
【００４５】
比較回路３５は、それぞれヒューズ素子３４Ａ０〜３４Ａ１３，３４Ｂ０〜３４Ｂ１３，３４Ｃ０〜３４Ｃ１３に対応する切断判定回路６０Ａ０〜６０Ａ１３，６０Ｂ０〜６０Ｂ１３，６０Ｃ０〜６０Ｃ１３及びアドレス比較回路６２Ａ０〜６２Ａ１３，６２Ｂ０〜６２Ｂ１３，６２Ｃ０〜６２Ｃ１３と、それぞれヒューズ素子３４ＡＥ，３４ＢＥ，３４ＣＥに対応する切断判定回路６１Ａ，６１Ｂ，６１Ｃと、ヒット信号生成回路６３Ａ〜６３Ｃと、中継回路６４と、３本の中継配線ＰＲ＿ＭＩＳＳ＿ＡＡ，ＰＲ＿ＭＩＳＳ＿ＢＢ，ＰＲ＿ＭＩＳＳ＿ＣＣとを有している。
【００４６】
切断判定回路６０Ａ０〜６０Ｃ１３，６１Ａ〜６１Ｃはそれぞれ、対応するヒューズ素子が導通しているか否か（切断されていないか否か）を判定する回路である。切断判定回路６０Ａ０〜６０Ｃ１３は、判定結果を示すデータを生成し、対応するアドレス比較回路６２Ａ０〜６２Ｃ１３に供給する。一方、切断判定回路６１Ａ〜６１Ｃは、判定結果を示す１ビットのデータを生成し、中継回路６４に供給する。
【００４７】
アドレス比較回路６２Ａ０〜６２Ｃ１３には、ロウアドレス生成回路３１（図２）から供給されるロウアドレス（以下、「入力ロウアドレス」という）のうちの１ビットが入力される。具体的には、１４ビットからなる入力ロウアドレスの各ビットを入力ロウアドレスＡ０〜Ａ１３と言うことにすると、アドレス比較回路６２Ａｎ〜６２Ｃｎに入力ロウアドレスＡｎが入力される。ただし、ｎは０〜１３までの整数である。各アドレス比較回路６２Ａ０〜６２Ｃ１３は、こうして入力される１ビット分の入力ロウアドレスと、対応するヒューズ素子に記憶されている１ビットの情報とを比較する機能を有し、比較結果を示す１ビットのデータを、それぞれヒット信号生成回路６３Ａ〜６３Ｃのいずれかに供給する。
【００４８】
以下では、図３にも示すように、各アドレス比較回路６２Ａ０〜６２Ｃ１３及び各切断判定回路６１Ａ〜６１Ｃがそれぞれ出力する１ビットのデータを出力データＺＲＲＦＵＳＥ０＜ｍ＞と表す。なお、図３において「ＺＲＲＦＵＳＥ＜１３：０＞」と表記しているのは、ＺＲＲＦＵＳＥ０＜０＞〜ＺＲＲＦＵＳＥ０＜１３＞の意味である。他のデータ等についても同様である。
【００４９】
出力データＺＲＲＦＵＳＥ０＜ｍ＞の「ｍ」は０から４４までの整数である。このうち出力データＺＲＲＦＵＳＥ０＜４１：０＞はそれぞれ、アドレス比較回路６２Ａ０，６２Ｂ０，６２Ｃ０，６２Ａ１，６２Ｂ１，・・・＜途中略＞・・・，６２Ａ１３，６２Ｂ１３，６２Ｃ１３から出力されるデータである。図３に示すように、出力データＺＲＲＦＵＳＥ０＜１３：０＞はヒット信号生成回路６３Ａに、出力データＺＲＲＦＵＳＥ０＜２７：１４＞はヒット信号生成回路６３Ｂに、出力データＺＲＲＦＵＳＥ０＜４１：２８＞はヒット信号生成回路６３Ｃに、それぞれ供給される。一方、出力データＺＲＲＦＵＳＥ０＜４４：４２＞はそれぞれ、切断判定回路６１Ａ，６１Ｂ，６１Ｃから出力されるデータであり、いずれも中継回路６４に供給される。
【００５０】
図４（ａ）は、切断判定回路６０Ａ０及びアドレス比較回路６２Ａ０の論理的な回路構成を示す図である。同図には示していないが、他の切断判定回路及びアドレス比較回路についても同様である。
【００５１】
図４（ａ）に示すように、切断判定回路６０Ａ０及びアドレス比較回路６２Ａ０は、論理的にはＸＮＯＲ回路を構成する。ヒューズ素子３４Ａ０は、電源電圧ＶＤＤが供給される電源配線と接地配線（図３に示した接地配線Ｇ）との間に接続される。ヒューズ素子３４Ａ０と電源電圧ＶＤＤが供給される電源配線との間には、抵抗素子が挿入される。ＸＮＯＲ回路６０Ａ０，６２Ａ０は２つの入力端子を有し、一方の入力端子には入力ロウアドレスＡ０が入力され、他方の入力端子はヒューズ素子３４Ａ０の他端（電源電圧ＶＤＤ側の端部）に接続される。
【００５２】
このような構成により、ＸＮＯＲ回路６０Ａ０，６２Ａ０の他方の入力端子の論理レベルは、ヒューズ素子３４Ａ０が切断されている場合にハイ、ヒューズ素子３４Ａ０が導通している場合にロウとなる。したがって、ＸＮＯＲ回路６０Ａ０，６２Ａ０の出力信号である出力データＺＲＲＦＵＳＥ０＜０＞の論理レベルは、入力ロウアドレスＡ０の論理レベルがハイであり、かつヒューズ素子３４Ａ０が導通している場合、及び入力ロウアドレスＡ０の論理レベルがロウであり、かつヒューズ素子３４Ａ０が切断されている場合にロウとなり、それ以外の場合にはハイとなる。
【００５３】
図３に戻る。出力データＺＲＲＦＵＳＥ０＜４４：４２＞はそれぞれ、対応するヒューズ素子３４ＡＥ〜３４ＣＥが切断されているか否かを示すデータである。具体的には、対応するヒューズ素子が切断されている場合にロウ、導通している場合にハイとなるよう構成される。
【００５４】
詳しくは後述するが、出力データＺＲＲＦＵＳＥ０＜４１：０＞の論理レベルがロウであることは、対応するヒューズ素子に記憶される１ビットの情報と、対応する入力ロウアドレスとが一致したこと（ヒットしたこと）を示している。また、出力データＺＲＲＦＵＳＥ０＜４４：４２＞の論理レベルがロウであることは、対応するヒューズ素子が属するヒューズ素子グループに、ロウアドレスが記憶されていることを示している。つまり、あるヒューズ素子グループにロウアドレスが記憶されており、そのロウアドレスと入力ロウアドレスとが一致する場合、そのグループに対応する計１５個の出力データＺＲＲＦＵＳＥ０はすべてロウとなり、それ以外の場合には、この１５個の出力データＺＲＲＦＵＳＥ０のうちのいずれか少なくとも１つがハイとなることになる。
【００５５】
ヒット信号生成回路６３Ａは配線ＰＲ＿ＭＩＳＳ＜１４：０＞を有しており、これらはそれぞれ、３本の中継配線ＰＲ＿ＭＩＳＳ＿ＡＡ，ＰＲ＿ＭＩＳＳ＿ＢＢ，ＰＲ＿ＭＩＳＳ＿ＣＣのいずれかに接続される。具体的には、配線ＰＲ＿ＭＩＳＳ＜ｋ＞（ｋ＝０，１，４，７，１０，１３）が中継配線ＰＲ＿ＭＩＳＳ＿ＡＡに、配線ＰＲ＿ＭＩＳＳ＜ｋ＞（ｋ＝２，５，８，１１，１４）が中継配線ＰＲ＿ＭＩＳＳ＿ＢＢに、配線ＰＲ＿ＭＩＳＳ＜ｋ＞（ｋ＝３，６，９，１２）が中継配線ＰＲ＿ＭＩＳＳ＿ＣＣに、それぞれ接続される。
【００５６】
同様に、ヒット信号生成回路６３Ｂは配線ＰＲ＿ＭＩＳＳ＜２９：１５＞を有しており、これらはそれぞれ、３本の中継配線ＰＲ＿ＭＩＳＳ＿ＡＡ，ＰＲ＿ＭＩＳＳ＿ＢＢ，ＰＲ＿ＭＩＳＳ＿ＣＣのいずれかに接続される。具体的には、配線ＰＲ＿ＭＩＳＳ＜ｋ＞（ｋ＝１７，２０，２３，２６，２９）が中継配線ＰＲ＿ＭＩＳＳ＿ＡＡに、配線ＰＲ＿ＭＩＳＳ＜ｋ＞（ｋ＝１５，１８，２１，２４，２７）が中継配線ＰＲ＿ＭＩＳＳ＿ＢＢに、配線ＰＲ＿ＭＩＳＳ＜ｋ＞（ｋ＝１６，１９，２２，２５，２８）が中継配線ＰＲ＿ＭＩＳＳ＿ＣＣに、それぞれ接続される。
【００５７】
また、ヒット信号生成回路６３Ｃは配線ＰＲ＿ＭＩＳＳ＜４４：３０＞を有しており、これらはそれぞれ、３本の中継配線ＰＲ＿ＭＩＳＳ＿ＡＡ，ＰＲ＿ＭＩＳＳ＿ＢＢ，ＰＲ＿ＭＩＳＳ＿ＣＣのいずれかに接続される。具体的には、配線ＰＲ＿ＭＩＳＳ＜ｋ＞（ｋ＝３３，３６，３９，４２）が中継配線ＰＲ＿ＭＩＳＳ＿ＡＡに、配線ＰＲ＿ＭＩＳＳ＜ｋ＞（ｋ＝３１，３４，３７，４０，４３）が中継配線ＰＲ＿ＭＩＳＳ＿ＢＢに、配線ＰＲ＿ＭＩＳＳ＜ｋ＞（ｋ＝３０，３２，３５，３８，４１，４４）が中継配線ＰＲ＿ＭＩＳＳ＿ＣＣに、それぞれ接続される。
【００５８】
さらに、中継回路６４は配線ＰＲ＿ＭＩＳＳ＜４７：４５＞を有しており、このうち配線ＰＲ＿ＭＩＳＳ＜４５＞は中継配線ＰＲ＿ＭＩＳＳ＿ＡＡに、配線ＰＲ＿ＭＩＳＳ＜４６＞は中継配線ＰＲ＿ＭＩＳＳ＿ＢＢに、配線ＰＲ＿ＭＩＳＳ＜４７＞は中継配線ＰＲ＿ＭＩＳＳ＿ＣＣに、それぞれ接続される。
【００５９】
図５は、ヒット信号生成回路６３Ａ〜６３Ｃの平面図であり、配線ＰＲ＿ＭＩＳＳ＜４７：０＞と中継配線ＰＲ＿ＭＩＳＳ＿ＡＡ，ＰＲ＿ＭＩＳＳ＿ＢＢ，ＰＲ＿ＭＩＳＳ＿ＣＣとの接続構造を示している。同図に示すように、例えばヒット信号生成回路６３Ａの内部では、配線ＰＲ＿ＭＩＳＳ＜０＞，ＰＲ＿ＭＩＳＳ＜１＞，・・・，ＰＲ＿ＭＩＳＳ＜１４＞の順で、各配線がｘ方向に並べて配置される。中継配線ＰＲ＿ＭＩＳＳ＿ＡＡ，ＰＲ＿ＭＩＳＳ＿ＢＢ，ＰＲ＿ＭＩＳＳ＿ＣＣは、これらの配線と交差するようにｙ方向に延設され、対応する配線と図示したビアホールＶによって接続される。このように、ヒット信号生成回路６３Ａ〜６３Ｃ内の各配線と中継配線ＰＲ＿ＭＩＳＳ＿ＡＡ，ＰＲ＿ＭＩＳＳ＿ＢＢ，ＰＲ＿ＭＩＳＳ＿ＣＣとは、ビアホールＶによって接続される。
【００６０】
再び図３に戻る。配線ＰＲ＿ＭＩＳＳ＜１４：１＞はそれぞれ、図３に破線で示すように、出力データＺＲＲＦＵＳＥ０＜１３：０＞に対応している。同様に、配線ＰＲ＿ＭＩＳＳ＜２９：１６＞はそれぞれ出力データＺＲＲＦＵＳＥ０＜２７：１４＞に対応し、配線ＰＲ＿ＭＩＳＳ＜４４：３１＞はそれぞれ出力データＺＲＲＦＵＳＥ０＜４１：２８＞に対応し、配線ＰＲ＿ＭＩＳＳ＜４７：４５＞はそれぞれ出力データＺＲＲＦＵＳＥ０＜４４：４２＞に対応している。
【００６１】
以上の構成により、ヒューズ素子グループ３４Ａに関連する出力データＺＲＲＦＵＳＥ０は、すべて中継配線ＰＲ＿ＭＩＳＳ＿ＡＡに関連付けられる。同様に、ヒューズ素子グループ３４Ｂに関連する出力データＺＲＲＦＵＳＥ０はすべて中継配線ＰＲ＿ＭＩＳＳ＿ＢＢに関連付けられ、ヒューズ素子グループ３４Ｃに関連する出力データＺＲＲＦＵＳＥ０はすべて中継配線ＰＲ＿ＭＩＳＳ＿ＣＣに関連付けられる。
【００６２】
ヒット信号生成回路６３Ａ〜６３Ｃはそれぞれ、ヒット信号ＲＲＨＩＴＢ＿Ａ，ＲＲＨＩＴＢ＿Ｂ，ＲＲＨＩＴＢ＿Ｃを生成するよう構成される。具体的には、ヒット信号生成回路６３Ａは、ヒューズ素子グループ３４Ａにロウアドレスが記憶され、かつそのロウアドレスが入力ロウアドレスと一致する場合に、ヒット信号ＲＲＨＩＴＢ＿Ａを活性化するよう構成される。同様に、ヒット信号生成回路６３Ｂは、ヒューズ素子グループ３４Ｂにロウアドレスが記憶され、かつそのロウアドレスが入力ロウアドレスと一致する場合に、ヒット信号ＲＲＨＩＴＢ＿Ｂを活性化するよう構成される。ヒット信号生成回路６３Ｃは、ヒューズ素子グループ３４Ｃにロウアドレスが記憶され、かつそのロウアドレスが入力ロウアドレスと一致する場合に、ヒット信号ＲＲＨＩＴＢ＿Ｃを活性化するよう構成される。
【００６３】
中継配線ＰＲ＿ＭＩＳＳ＿ＡＡ，ＰＲ＿ＭＩＳＳ＿ＢＢ，ＰＲ＿ＭＩＳＳ＿ＣＣは、このようなヒット信号の生成を実現するために設けられているものである。すなわち、例えばヒューズ素子グループ３４Ａに関連する出力データＺＲＲＦＵＳＥ０＜ｋ＞は、ｋ＝０，３，６，９，１２，１５，１８，２１，２４，２７，３０，３３，３６，３９，４２のものであるが、このうちヒット信号生成回路６３Ａに直接入力されるのはｋ＝０，３，６，９，１２のものだけである。その他の出力データＺＲＲＦＵＳＥ０＜ｋ＞は、ヒット信号生成回路６３Ｂ，６３Ｃ及び中継回路６４から、中継配線ＰＲ＿ＭＩＳＳ＿ＡＡを介して、ヒット信号生成回路６３Ａに供給される。これにより、ヒット信号生成回路６３Ａは、ヒューズ素子グループ３４Ａに関連する出力データＺＲＲＦＵＳＥ０をすべて取得することが可能になるので、ヒット信号ＲＲＨＩＴＢ＿Ａを生成することができるようになる。
【００６４】
図４（ｂ）は、ヒット信号生成回路６３Ａ〜６３Ｃ及び中継回路６４の論理的な回路構成を示す図である。同図に示すように、ヒット信号生成回路６３Ａ〜６３Ｃはそれぞれ、ＮＡＮＤ回路６３Ａａ〜６３Ｃａを有して構成される。また、ヒット信号生成回路６３Ａ〜６３Ｃ及び中継回路６４には、出力データＺＲＲＦＵＳＥ０＜４４：０＞ごとのトランジスタが設けられる。各トランジスタは、対応する中継配線と接地配線の間に設けられ、その制御端子には、対応する出力データＺＲＲＦＵＳＥ０が供給される。
【００６５】
ＮＡＮＤ回路６３Ａａ〜６３Ｃａそれぞれの一方の入力端子には、ヒット信号生成イネーブル信号ＲＦＵＥＴが共通に供給される。ヒット信号生成イネーブル信号ＲＦＵＥＴは、ヒット信号の生成を行う際に活性化される信号であり、図２に示した制御回路５０によって生成される。また、ＮＡＮＤ回路６３Ａａ〜６３Ｃａの他方の入力端子は、それぞれ中継配線ＰＲ＿ＭＩＳＳ＿ＡＡ，ＰＲ＿ＭＩＳＳ＿ＢＢ，ＰＲ＿ＭＩＳＳ＿ＣＣに接続されるとともに、抵抗素子を介して、電源電圧ＶＤＤが供給される電源配線にも接続される。ＮＡＮＤ回路６３Ａａ〜６３Ｃａの出力信号は、それぞれヒット信号ＲＲＨＩＴＢ＿Ａ〜ＲＲＨＩＴＢ＿Ｃとなる。
【００６６】
以上の構成により、ヒット信号ＲＲＨＩＴＢ＿Ａ〜ＲＲＨＩＴＢ＿Ｃは、それぞれ対応する出力データＺＲＲＦＵＳＥ０がすべてロウである場合にロウとなり、そうでない場合にハイとなる。つまり、ヒット信号ＲＲＨＩＴＢ＿Ａ〜ＲＲＨＩＴＢ＿Ｃは、対応するヒューズ素子グループにロウアドレスが記憶されており、かつそのロウアドレスと入力ロウアドレスとが一致した場合（ヒットした場合）にロウに活性化される、ロウアクティブな信号である。
【００６７】
ここで、ヒット信号生成回路６３Ａ〜６３Ｃ及び中継回路６４に関し、図４（ｂ）に示した論理的な回路構成を実現するための電気的な回路構成について説明する。
【００６８】
図６は、ヒット信号生成回路６３Ａ〜６３Ｃ及び中継回路６４の電気的な回路構成を示す図である。ただし、同図にはヒューズ素子グループ３４Ａに関わる回路のみを示している。同図には示していないが、他のヒューズ素子グループに関わる回路についても同様である。
【００６９】
図６に示すように、ヒット信号生成回路６３Ａは、配線ＰＲ＿ＭＩＳＳ＜ｋ＞（ｋ＝０，１，４，７，１０，１３）と、ＮＯＴ回路７０と、Ｎ型チャネルＭＯＳトランジスタ７６−ｍ（ｍ＝０，３，６，９，１２）と、Ｐ型チャネルＭＯＳトランジスタ７３，７５と、ＮＡＮＤ回路７４とを有している。また、ヒット信号生成回路６３Ｂは、配線ＰＲ＿ＭＩＳＳ＜ｋ＞（ｋ＝１７，２０，２３，２６，２９）と、Ｎ型チャネルＭＯＳトランジスタ７６−ｍ（ｍ＝１５，１８，２１，２４，２７）とを有している。ヒット信号生成回路６３Ｃは、配線ＰＲ＿ＭＩＳＳ＜ｋ＞（ｋ＝３３，３６，３９，４２）と、Ｎ型チャネルＭＯＳトランジスタ７６−ｍ（ｍ＝３０，３３，３６，３９）とを有している。中継回路６４は、配線ＰＲ＿ＭＩＳＳ＜４５＞と、Ｎ型チャネルＭＯＳトランジスタ７７とを有している。
【００７０】
トランジスタ７６−ｍ（ｍ＝０，３，６，９，１２，１５，１８，２１，２４，２７，３０，３３，３６，３９）の各ドレインは、対応する配線ＰＲ＿ＭＩＳＳ＜ｋ＞を介して、中継配線ＰＲ＿ＭＩＳＳ＿ＡＡに共通に接続される。一方、トランジスタ７６−ｍ（ｍ＝０，３，６，９，１２，１５，１８，２１，２４，２７，３０，３３，３６，３９）の各ソースは、中継配線ＦＵＥＢに接続される。中継配線ＦＵＥＢの一端は、ＮＯＴ回路７０の出力端に接続される。
【００７１】
トランジスタ７６−ｍ（ｍ＝０，３，６，９，１２，１５，１８，２１，２４，２７，３０，３３，３６，３９）のゲートには、対応するアドレス比較回路から出力データＺＲＲＦＵＳＥ０＜ｍ＞が供給される。
【００７２】
ＮＡＮＤ回路７４は２つの入力端子を有しており、一方の入力端子には上述したヒット信号生成イネーブル信号ＲＦＵＥＴが供給され、他方の入力端子は、配線ＰＲ＿ＭＩＳＳ＜０＞を介して中継配線ＰＲ＿ＭＩＳＳ＿ＡＡに接続される。他方の入力端子は、トランジスタ７３，７５をそれぞれ介して、電源電圧ＶＤＤが供給される電源配線にも接続される。ＮＡＮＤ回路７４の出力端子からは、ヒット信号ＲＲＨＩＴＢ＿Ａが取り出される。ＮＡＮＤ回路７４の出力端子はまた、トランジスタ７５のゲートに接続される。
【００７３】
以上の構成により、仮にトランジスタ７６−ｍ（ｍ＝０，３，６，９，１２，１５，１８，２１，２４，２７，３０，３３，３６，３９），７７がすべてオフであったとすると、ヒット信号の生成を開始する前、すなわちヒット信号生成イネーブル信号ＲＦＵＥＴがロウレベルである場合には、トランジスタ７３がオンとなることから、中継配線ＰＲ＿ＭＩＳＳ＿ＡＡの電位はハイレベルに維持される。一方で、ＮＡＮＤ回路７４の一方の入力端子にはロウレベルが供給されることから、ＮＡＮＤ回路７４の出力であるヒット信号ＲＲＨＩＴＢ＿Ａはハイレベル（非活性状態）となる。その後、ヒット信号の生成を開始することになり、ヒット信号生成イネーブル信号ＲＦＵＥＴがハイレベルに活性化されると、ＮＡＮＤ回路７４の一方の入力端子にハイレベルが供給され始め、一方でＮＡＮＤ回路７４の他方の入力端子の電位はハイレベルに維持されることから、ＮＡＮＤ回路７４の出力であるヒット信号ＲＲＨＩＴＢ＿Ａはロウレベル（活性状態）となる。一旦ロウレベルになった後のヒット信号ＲＲＨＩＴＢ＿Ａの電位は、トランジスタ７５がオンとなることから、ヒット信号生成イネーブル信号ＲＦＵＥＴがハイレベルである間、ロウレベルに維持される。
【００７４】
以上はトランジスタ７６−ｍ（ｍ＝０，３，６，９，１２，１５，１８，２１，２４，２７，３０，３３，３６，３９），７７がすべてオフであったという仮定の下での話であるが、実際には、これらのいずれかひとつ以上がオンとなる場合がある。これは、ヒューズ素子３４Ａ０〜３４Ａ１３に記憶されるロウアドレスがロウアドレス生成回路３１（図２）から供給されたロウアドレスに一致しない場合、又はヒューズ素子３４ＡＥに記憶されるヒューズ素子イネーブル情報が、ヒューズ素子３４Ａ０〜３４Ａ１３にロウアドレスが記憶されていないことを示している場合に相当する。ヒット信号生成イネーブル信号ＲＦＵＥＴは、ＮＯＴ回路７０を介して中継配線ＦＵＥＢに供給されているので、ヒット信号生成イネーブル信号ＲＦＵＥＴがハイレベルに活性化されている場合、中継配線ＦＵＥＢの電位はロウレベルに維持される。したがって、トランジスタ７６−ｍ（ｍ＝０，３，６，９，１２，１５，１８，２１，２４，２７，３０，３３，３６，３９），７７のいずれかひとつ以上がオンになると、配線ＰＲ＿ＭＩＳＳ＜０＞及び中継配線ＰＲ＿ＭＩＳＳ＿ＡＡを介して、ＮＡＮＤ回路７４の他方の入力端子にロウレベルが供給されることになる。
【００７５】
ここで、トランジスタ７５，７６−ｍ，７７のオン抵抗をそれぞれＲ７５，Ｒ７６，Ｒ７７とし、ＮＯＴ回路７０のロウ出力をしているトランジスタ（不図示）のオン抵抗をＲ７０とすると、各トランジスタは、これらの間に次の関係が成立するよう調整されている。
Ｒ７５＞（Ｒ７６＋Ｒ７０）
Ｒ７５＞（Ｒ７７＋Ｒ７０）
【００７６】
こうすることで、ＮＡＮＤ回路７４は、トランジスタ７６−ｍ（ｍ＝０，３，６，９，１２，１５，１８，２１，２４，２７，３０，３３，３６，３９），７７のいずれかひとつ以上がオンになった場合に、他方の入力端子の電位がロウレベルになったと判定するようになる。したがって、ヒューズ素子３４Ａ０〜３４Ａ１３に記憶されるロウアドレスがロウアドレス生成回路３１（図２）から供給されたロウアドレスに一致しない場合、又はヒューズ素子３４ＡＥに記憶されるヒューズ素子イネーブル情報が、ヒューズ素子３４Ａ０〜３４Ａ１３にロウアドレスが記憶されていないことを示している場合、ヒット信号生成イネーブル信号ＲＦＵＥＴはハイレベルに変化する。これは、図６に示した回路構成により、図４（ｂ）に示したＮＡＮＤ回路６３Ａａから出力されるヒット信号ＲＲＨＩＴＢ＿Ａと同じ結果が得られることを意味している。
【００７７】
以上説明したように、本実施の形態による半導体装置１によれば、「本発明によるｎ列構成」を採用した場合に、ヒット信号を生成することが可能になる。つまり、「本発明によるｎ列構成」を有する半導体装置を実現することが可能になる。
【００７８】
次に、「従来型の３列構成」について、そのメリット（回路面積の削減）とデメリット（「１列構成」と比べた場合のトリミング時間の伸長）を説明する。以下の説明で用いる「ヒューズ素子３４ａ」という構成は、ヒューズ回路３４を構成する個々のヒューズ素子を指す。
【００７９】
図７（ａ）は、１２個のヒューズ素子３４ａを「３列構成」で配置した例を示す図であり、図７（ｂ）は、１２個のヒューズ素子３４ａを「１列構成」で配置した例を示す図である。図３を参照しながら説明したように、各列の配列方向（ｘ方向）に隣接するヒューズ素子３４ａの間は、相互干渉を防ぐため、一定距離Ｌ１だけ離す必要がある。例としてＬ１が図７に示すように３μｍであるとすると、図７（ａ）に示す「３列構成」では、ｘ方向の全体幅は１１μｍとなる。一方、図７（ｂ）に示す「１列構成」では、ｘ方向の全体幅は３３μｍとなる。
【００８０】
図８（ａ）は、より多くのヒューズ素子３４ａを「３列構成」で配置した半導体装置の平面図であり、図８（ｂ）は、より多くのヒューズ素子３４ａを「１列構成」で配置した半導体装置の平面図である。同図に示すように、実際の半導体装置では、接地配線Ｇの両側にヒューズ素子領域Ａが設けられ、各ヒューズ素子領域Ａ内に、複数のヒューズ素子３４ａが３列又は１列で配置される。これらヒューズ素子３４ａの一端は接地配線Ｇに接続され、他端は、ヒューズ素子領域Ａを挟んで接地配線Ｇの反対側に設けられる救済回路３３（比較回路３５）に接続される。なお、接地配線Ｇの両側にヒューズ素子領域Ａを設けるのは、接地配線Ｇを共通化でき、したがって、接地配線Ｇの総延長を短縮できるからである。
【００８１】
図９（ａ）〜（ｃ）は、さらに多数のヒューズ素子３４ａを集積した例を示す図である。
【００８２】
図９（ａ）（ｂ）に示すヒューズ素子セット９０は、多数のヒューズ素子３４ａからなるヒューズ素子の集合体であり、図８（ｂ）と同様の構成を有している。すなわち、ヒューズ素子セット９０では、１本の接地配線Ｇの両側に、それぞれ７９２個のヒューズ素子３４ａが「１列構成」で配置されている。一方、図９（ｃ）に示すヒューズ素子セット９１は、図８（ａ）と同様の構成を有している。すなわち、ヒューズ素子セット９１では、１本の接地配線Ｇの両側に、それぞれ７９２個のヒューズ素子３４ａが「３列構成」で配置されている。
【００８３】
図９（ａ）では、３８０１６ビット分に相当する２４個のヒューズ素子セット９０が、６×４のマトリクス状に配置される。また、図９（ｂ）では、２４個のヒューズ素子セット９０が、２×１２のマトリクス状に配置される。一方、図９（ｃ）では、２４個のヒューズ素子セット９１が、図９（ａ）の例と同じ６×４のマトリクス状に配置される。
【００８４】
ヒューズ素子セット９０，９１のｘ方向の長さをそれぞれｗ１，ｗ３とすると、ｗ１は、ｗ３の３倍（ｗ３×３）にほぼ等しくなる。その結果、図９（ａ）の例におけるｘ方向の全体長Ｌ１は、図９（ｃ）の例におけるｘ方向の全体長Ｌ３の３倍（Ｌ３×３）にほぼ等しくなる。これに対し、図９（ｂ）の例におけるｘ方向の全体長Ｌ２は、Ｌ３にほぼ等しい値となる。
【００８５】
一方、図９（ａ）の例におけるｙ方向の全体長Ｈ１及び図９（ｂ）の例におけるｙ方向の全体長Ｈ２は、図９（ｃ）の例におけるｙ方向の全体長Ｈ３に対し、それぞれ実測値でＨ３×０．８１，Ｈ３×２．４３となる。それぞれＨ３，Ｈ３×３とならないのは、「３列構成」であるヒューズ素子セット９１のｙ方向の長さが、「１列構成」であるヒューズ素子セット９０のｙ方向の長さに比べて長くなるためである。
【００８６】
以上の結果より、図９（ａ）〜（ｃ）それぞれにおけるヒューズ回路３４の回路面積の比は、３×０．８１：１×２．４３：１×１＝２．４３：２．４３：１となる。つまり、「３列構成」を採用した図９（ｃ）の例では、「１列構成」を採用した図９（ａ）（ｂ）の例に比べ、ヒューズ回路３４が占有する回路面積を１／２．４３に削減することが実現されている。これが、「従来型の３列構成」のメリットである。
【００８７】
しかしながら、このようなメリットの一方で、「従来型の３列構成」には、「１列構成」の場合と比べて量産工程でのトリミングに時間がかかるというデメリットがある。この傾向は、特に欠陥メモリセルの数が減ってくる量産後期において顕著である。以下、詳しく説明する。
【００８８】
初めに、図１０（ａ）は、「３列構成」を採用する場合のトリミングの順序の説明図である。これは、「従来型の３列構成」と「本発明による３列構成」に共通である。なお、同図に示した矢印は、シングルビームトリマの軌跡を示している。また、同図のヒューズ素子３４ａ内に示す数字は、トリミングの順番を示している。
【００８９】
図１０（ａ）に示すように、シングルビームトリマを用いる場合、まず一端側から他端側に向かって１列目をトリミングし、他端側に至ったら改列して、他端側から一端側に向かって２列目をトリミングする。２列目の端部に至ったら再度改列し、一端側から他端側に向かって３列目をトリミングする。このように、２度の改列を経て、３列分すべてのヒューズ素子３４ａのトリミングが終了する。
【００９０】
次に、図１０（ｂ）は、「従来型の３列構成」を採用する場合のトリミングの順序の説明図である。同図のヒューズ素子３４ａ内に示す符号Ａ０〜Ａ１３，ＡＥは、当該ヒューズ素子３４ａが単一のヒューズ素子グループに属することを示しており、さらに、符号Ａ０〜Ａ１３は、当該ヒューズ素子３４ａがロウアドレスの対応するビットを記憶するものであることを示し、符号ＡＥは、当該ヒューズ素子３４ａがヒューズ素子イネーブル情報を記憶していることを示している。
【００９１】
図１０（ｂ）に示すように、「従来型の３列構成」では、１つのヒューズ素子グループに属するヒューズ素子が３列に跨って配置される。したがって、１つのヒューズ素子グループに関してトリミングする必要のある列の数は「３」となる。これにより、１つのヒューズ素子グループについてのトリミング処理には、２回の改列が必ず必要となる。
【００９２】
このように、「従来型の３列構成」では１本の欠陥ワード線ＷＬに関するトリミング処理に２回の改列が必ず必要となるのに対し、「１列構成」の場合には、単一のヒューズ素子グループに属するヒューズ素子が１列に並ぶことから、１つのヒューズ素子グループについてトリミング処理を行う際、改列を行う必要がない。このことは、傾向として、「従来型の３列構成」を採用した場合の改列回数が「１列構成」を採用した場合の改列回数に比べて多くなる結果を生み、「従来型の３列構成」でのトリミングに時間がかかる原因となっていた。また、このような改列回数の差は、特に欠陥ワード線ＷＬが少ない場合に大きくなることから、「従来型の３列構成」におけるトリミング時間の伸長傾向は、特に欠陥メモリセルの数が減ってくる量産後期において顕著であった。
【００９３】
本実施の形態による半導体装置１によれば、「本発明による３列構成」を採用していることから、回路面積削減という「従来型の３列構成」のメリットを維持できる一方、トリミング時間の長期化というデメリットを解消できる。以下、詳しく説明する。
【００９４】
図１０（ｃ）は、「本発明による３列構成」を採用する場合のトリミングの順序の説明図である。同図のヒューズ素子３４ａ内に示す符号の意味は、図１０（ｂ）と同様である。図１０（ｃ）に示すように、「本発明による３列構成」では、１つのヒューズ素子グループに属するヒューズ素子がすべて同一列内に配置される。したがって、１つのヒューズ素子グループに関してトリミングする必要のある列の数は「１」となることから、１つのヒューズ素子グループについてトリミング処理を行う際に、改列を行う必要がなくなっている。
【００９５】
このように、「本発明による３列構成」では、１つのヒューズ素子グループについてトリミング処理を行う際に改列が必要とされないことから、「１列構成」と同程度の時間でトリミング処理を終えることが可能になっている。つまり、「従来型の３列構成」に比べて短い時間でトリミング処理を終えることが可能になっており、「従来型の３列構成」のデメリットが解消されている。
【００９６】
次に、プロセスの習熟度と、トリミング時間との関係について説明する。
【００９７】
図１１（ａ）は、プロセスの習熟度とトリミングが必要なヒューズ素子の数（トリミング本数）との関係を示す図である。同図の横軸は年月であり、縦軸はウェハ１枚あたりのトリミング本数である。また、同図には、２種類のＤＲＡＭ製品Ｐ１，Ｐ２のそれぞれについて、ウェハ試験工程を経たウェハ１枚あたりのトリミング本数の月ごとの平均値を示している。
【００９８】
図１１（ａ）に示すように、量産工程が開始された直後のトリミング本数は、比較的少ない値となっている。これは、詳しくは後述するが、量産工程の開始直後にはウェハ上に形成される半導体装置の歩留まり（１枚のウェハ上に形成される全半導体装置のうち、ウェハ試験工程で破棄しなかった半導体装置の割合）が悪く、トリミングに至る前に破棄されてしまうものが多数存在するからである。その後、プロセスの習熟に伴って歩留まりが改善してくると、トリミング本数が増加する。そして、概ね数か月以内にピークを迎えた後、漸減していく。
【００９９】
図１１（ｂ）は、トリミング本数の推移をモデル化したものである。同図の横軸は時間であり、縦軸は、１枚のウェハ内に用意された全ヒューズ素子のうち、ウェハ試験の結果トリミング対象となったヒューズ素子の割合（トリミング率）である。なお、「トリミング対象となったヒューズ素子」とは、ロウアドレスを記憶させることとなったヒューズ素子グループに属するヒューズ素子という意味であり、レーザで切断されるヒューズ素子という意味ではない。トリミング率が高いほど、ウェハのトリミング処理に要する時間がかかり、製造コストが高くなる。
【０１００】
トリミング率は、半導体装置の歩留まりと予備選択線の使用率の積で表すことができる。なお、予備選択線の使用率とは、破棄しなかった半導体装置内に予め用意された予備選択線のうち、実際に使用されることとなった予備選択線の割合である。
【０１０１】
量産前期では、プロセスがなかなか安定しないため、歩留まりが６０％、予備選択線の使用率が８０％と、ともに比較的悪い値をとり、図１１（ｂ）に示すように、トリミング率は４８％（＝６０％×８０％）と算出される。一方、量産中期に入ると、歩留まりが９０％と改善する一方で、予備選択線の使用率は８０％と高いまま維持される。したがって、トリミング率は７２％（＝９０％×８０％）に増加する。量産後期には、歩留まりが９０％と高い値を維持しつつ、予備選択線の使用率が３０％に改善する。したがって、トリミング率は２７％（＝９０％×３０％）に低下する。
【０１０２】
図１２は、トリミング率とトリミング時間の関係を示す図である。同図では、横軸をトリミング率、縦軸をトリミング時間としている。また、同図に示す「Ｒ１」は量産中期のトリミング率（７２％）を示し、「Ｒ２」は量産後期のトリミング率（２７％）を示している。
【０１０３】
図１２に示すグラフＧ１は「本発明による３列構成」を採用した本実施の形態による半導体装置１の量産工程におけるトリミング時間、グラフＧ２は「従来型の３列構成」を採用した半導体装置の量産工程におけるトリミング時間、をそれぞれ示している。同図に示されるように、量産中期から量産後期にかけてトリミング率が減少していくに伴い、トリミング時間も一定の割合で低下していくが、「本発明による３列構成」を採用した場合には、グラフＧ１に示されるように、トリミング率が６７％と３３％のときにトリミング時間が大きく低下する。これに対し、「従来型の３列構成」を採用した場合には、グラフＧ２に示されるように、このような段階的なトリミング時間の低下は見られない。その結果、トリミング率が６７％を下回る状況（量産中期以降）になると、「従来型の３列構成」でのトリミング時間は、「本発明による３列構成」でのトリミング時間を大きく上回ることになる。
【０１０４】
以上説明したように、本実施の形態による半導体装置１によれば、同一のヒューズ素子グループに属する所定個のヒューズ素子が同一列に配置されることから、そうでない場合に比べ、トリミング処理の際の改列回数を減らせる。したがって、トリミング率が低下してくる量産後期において特に、ヒューズ素子の列数増に伴うトリミング時間の伸長を抑制することが可能になる。
【０１０５】
次に、本発明の好ましい第２の実施の形態について詳細に説明する。本実施の形態による半導体装置は、ｘ方向に隣り合って配置される２つのヒューズ素子セットを、一方のヒューズ素子セットに含まれるヒューズ素子列と、他方のヒューズ素子セットに含まれるヒューズ素子列とで、ｙ方向の位置が一致するよう配置する点に特徴を有する。これにより、本実施の形態による半導体装置は、量産前期を含む量産工程全体を通じて、トリミング時間の伸長を抑制できるという効果を奏する。以下、詳しく説明する。
【０１０６】
図１３（ａ）は、ある半導体装置において実際に見られるヒューズ素子セットの配置を示す図である。同図に示すように、この半導体装置は、１２個のヒューズ素子セット９２と、８個のヒューズ素子セット９３とを有しており、ヒューズ素子セット９２が２×６のマトリクス状に配置され、そのマトリクスのｘ方向の両側に、ヒューズ素子セット９３が４個ずつｙ方向に１列に並べて配置された構成を有している。なお、ヒューズ素子セット９２，９３はともに「３列構成」を適用されている。また、ヒューズ素子セット９２は１１５２個のヒューズ素子３４ａを含み、ヒューズ素子セット９３は４４８個のヒューズ素子３４ａを含んでいる。
【０１０７】
図１３（ｂ）は、図１３（ａ）を拡大した図である。同図では、１つの丸印が１つのヒューズ素子を示し、点線がシングルビームトリマの軌跡ＴＬを示している。同図に示す例では、ヒューズ素子セット９２に関して３６列、ヒューズ素子セット９３に関して２４列のヒューズ素子が配置されており、このうちｙ方向の位置が一致している列は８列ある（８列一致）。したがって、軌跡ＴＬの列数（以下、「トリミング列数」という）は（３６−８）＋（２４−８）＋８＝５２となる。これは、トリミングの際に最大で５１回の改列を行わなければならないことを意味している。
【０１０８】
一方、図１４は、本実施の形態による半導体装置におけるヒューズ素子セット９２，９３の配置を示す図である。同図に示すように、本実施の形態に半導体装置では、図１３（ｂ）に示したヒューズ素子セット９２，９３の位置をｙ方向に調整し、より多くの列で、ヒューズ素子セット９２を構成するヒューズ素子の列のｙ方向の位置と、ヒューズ素子セット９３を構成するヒューズ素子の列のｙ方向の位置とが一致するようにしている。より具体的には、ヒューズ素子セット９３が有する２４列分のヒューズ素子すべてについて、ヒューズ素子セット９２に設けられるヒューズ素子とｙ方向の位置が一致するようにしている（２４列一致）。
【０１０９】
このような配置を採用したことにより、本実施の形態に半導体装置では、トリミング列数が（３６−２４）＋（２４−２４）＋２４＝３６本となっている。これは、トリミングの際に必要となる改列の回数が、最大でも３５回で済むことを意味する。したがって、５１回の改列を行わなければならない図１３の例に比べ、トリミング時間の伸長が抑制されていると言える。
【０１１０】
図１５は、図１３（ｂ）の例（８行一致）と、図１４の例（２４行一致）とのそれぞれについて、トリミング時間と歩留まりの関係を示す図である。ただし、この図では、予備選択線の使用率は一定であるとしている。同図に示すように、少なくとも歩留まりが６０％から１００％の範囲においては、歩留まりによらず、２４行一致を採用することにより、８列一致の場合に比べて短いトリミング時間が実現されている。半導体装置の歩留まりは、図１１（ｂ）を参照しながら説明したように、量産前期には概ね６０％、量産中後期には概ね９０％であることを考慮すると、図１５に示した結果から、本実施の形態による半導体装置によれば、量産前期を含む量産工程全体を通じて、トリミング時間の伸長が抑制されていると言える。
【０１１１】
以上説明したように、本実施の形態による半導体装置によれば、量産前期を含む量産工程全体を通じて、トリミング時間の伸長が抑制される。
【０１１２】
次に、本発明の好ましい第３の実施の形態について詳細に説明する。第３の実施の形態は、第２の実施の形態にしたがって配置されたヒューズ素子のトリミング方法に関するもので、ｘ方向とｙ方向とに展開して配置される複数のヒューズ素子セットそれぞれに含まれる複数のヒューズ素子を、相対的にｙ方向の中央部に位置するものから優先してトリミングするようにする。これにより、予備ワード線用のヒューズ素子セットと、予備ビット線用のヒューズ素子セットとが同一平面内に混在して配置される場合など、複数種類のヒューズ素子セットが混在する場合にも、トリミング時間の伸長を抑制できるようになる。以下、詳しく説明する。
【０１１３】
図１６（ａ）、図１７（ａ）、図１８（ａ）はそれぞれ、互いに同数のヒューズ素子を有し、それぞれ「本発明による３列構成」が適用された複数のヒューズ素子セット９４の配置例を示す図である。これらの図に示す配置は、ロウデコーダ１２又はカラムデコーダ１６など他の回路の配置や、それらの回路までの配線距離などによって決められているものであり、トリミング時間を考慮して決められているものではない。また、各図において、ヒューズ素子セット９４を表す四角形の中に「ＲＯＷ」と記載しているのは予備ワード線用ヒューズ素子セットであり、「ＣＯＬ」と記載しているのは予備ビット線用ヒューズ素子セットである。
【０１１４】
図１６（ａ）の例では、１６個のヒューズ素子セット９４が４×４のマトリクス状に配置され、ｙ方向の一端側に位置する８個が予備ワード線用、ｙ方向の他端側に位置する８個が予備ビット線用となる。また、図１７（ａ）の例では、１６個のヒューズ素子セット９４が４×４のマトリクス状に配置され、ｘ方向の中央に位置する２列分計８個が予備ビット線用、その他の８個が予備ワード線用となる。さらに、図１８（ａ）の例では、１６個のヒューズ素子セット９４が２×８のマトリクス状に配置され、ｙ方向の一端側に位置する８個が予備ビット線用、ｙ方向の他端側に位置する８個が予備ワード線用となる。
【０１１５】
ここで、予備選択線の使用率が小さくなる量産後期においては、一般に、予備ワード線が予備ビット線に優先して用いられる。したがって、予備ワード線用のヒューズ素子は、予備ビット線用のヒューズ素子に比べて多くトリミングされることになるので、以下ではこれを前提にして説明を進める。
【０１１６】
本実施の形態によるトリミング方法では、マトリクスのｙ方向の中央部に近いヒューズ素子ほどトリミングの優先順位を高く、遠いヒューズ素子ほどトリミングの優先順位を低くする。図１６（ｂ）は、図１６（ａ）に示した配置を有する半導体装置においてこのようなトリミング方法を行う場合のシングルビームトリマの軌跡ＴＬの例を、図１６（ａ）に重ねて描いた図である。ただし、この例では、予備ワード線用のヒューズ素子が、ヒューズ素子セット９４の個数で５と１／３個分、予備ビット線用のヒューズ素子が、ヒューズ素子セット９４の個数で１と１／３個分、それぞれトリミング対象となったとしている。なお、同図及び後掲の各図において、各辺を実線で描いたヒューズ素子セット９４は、その内部のすべてのヒューズ素子がトリミング対象となっていることを表し、各辺を破線で描いたヒューズ素子セット９４は、その内部にあるヒューズ素子の１／３がトリミング対象となっていることを表し、各辺を点線で描いたヒューズ素子セット９４は、その内部にあるヒューズ素子がトリミング対象となっていないことを表している。
【０１１７】
図１６（ｂ）の例では、同図から明らかなように、本実施の形態によるトリミング方法でトリミング対象となった列はいずれも列全体がトリミング対象となっており、トリミング対象とならなかった列はいずれも列全体がトリミング対象となっていない。これは、改列回数が最小限に抑えられていることを意味する。したがって、図１６（ａ）の配置に本実施の形態によるトリミング方法を適用したことで、トリミング時間の伸長が抑制されていると言える。
【０１１８】
図１７（ｂ）は、図１７（ａ）に示した配置を有する半導体装置において本実施の形態によるトリミング方法を行う場合のシングルビームトリマの軌跡ＴＬの例を、図１７（ａ）に重ねて描いた図である。同図においてトリミング対象となったヒューズ素子の数は、図１６（ｂ）の場合と同じである。
【０１１９】
図１７（ｂ）の例では、同図に示されるように、一部の列において、予備ワード線用のヒューズ素子のみがトリミング対象となり、予備ビット線用のヒューズ素子はトリミング対象となっていない。しかしながら、上述したように、ヒューズ素子セットの配置はトリミング時間を考慮して決められるものではなく、かつ、図１７（ｂ）の例において予備ワード線用のヒューズ素子のみに着目すれば、図１６（ｂ）の例と同様、改列回数が最小限に抑えられていると言える。予備ビット線用のヒューズ素子のみに着目する場合も同様である。したがって、図１７（ａ）の配置に本実施の形態によるトリミング方法を適用した場合にもやはり、トリミング時間の伸長が抑制されていると言える。
【０１２０】
図１８（ｂ）は、図１８（ａ）に示した配置を有する半導体装置において本実施の形態によるトリミング方法を行う場合のシングルビームトリマの軌跡ＴＬの例を、図１８（ａ）に示した配置に重ねて描いた図である。ただし、この例では、予備ワード線用のヒューズ素子が、ヒューズ素子セット９４の個数で６と２／３個分、予備ビット線用のヒューズ素子が、ヒューズ素子セット９４の個数で４と２／３個分、それぞれトリミング対象となったとしている。
【０１２１】
図１８（ｂ）の例では、図１６（ｂ）の場合と同様、本実施の形態によるトリミング方法でトリミング対象となった列はいずれも列全体がトリミング対象となっており、トリミング対象とならなかった列はいずれも列全体がトリミング対象となっていない。これは、改列回数が最小限に抑えられていることを意味する。したがって、図１８（ａ）の配置に本実施の形態によるトリミング方法を適用したことで、トリミング時間の伸長が抑制されていると言える。
【０１２２】
以上説明したように、本実施の形態によるトリミング方法によれば、複数種類のヒューズ素子セットが混在する場合にも、トリミング時間の伸長が抑制される。
【０１２３】
次に、本発明の好ましい第４の実施の形態について詳細に説明する。第４の実施の形態は、量産工程ではトリミング対象とならないテスト回路用のヒューズ素子を有する半導体装置に関するものであって、このような半導体装置において、各ヒューズ素子が第２の実施の形態に即して配置され、かつ第３の実施の形態によるトリミング方法によってトリミングされる場合に、トリミング時間の伸長を抑制できるようにする。以下、詳しく説明する。
【０１２４】
図１９は、本実施の形態による半導体装置における、ヒューズ素子セット９４の配置例を示す図である。同図に示した半導体装置は、予備ワード線用及び予備ビット線用以外のヒューズ素子の他に、テスト回路用のヒューズ素子も有している。同図の例では、８個のヒューズ素子セット９４が２×４のマトリクス状に配置され、そのうちｙ方向の一端側に位置する４個を予備ワード線用、ｙ方向の他端側に位置する４個のうちの３個を予備ビット線用、ｙ方向の他端側の最端部に位置する１個をテスト回路用（同図では、ヒューズ素子セット９４を表す四角形の中に「ｅｔｃ．」と記載している）としている。
【０１２５】
テスト回路用のヒューズ素子は半導体装置の開発時に用いるものであるため、上述したように、量産工程ではトリミング対象とはならない。したがって、図１９に示したように、第３の実施の形態によるトリミング方法で優先順位が最も低くなる位置にテスト回路用のヒューズ素子を配置することで、特に量産後期のようにトリミング対象とならないヒューズ素子が多数存在する場合に、トリミング時間の伸長を抑制することが可能になる。
【０１２６】
なお、第４の実施の形態では、量産工程でトリミング対象とならないヒューズ素子を対象としたが、半導体装置には、例えば電圧回路用のヒューズ素子など、逆に量産工程で必ずトリミング対象となるヒューズ素子が含まれる場合もある。この場合には、そのようなヒューズ素子を含むヒューズ素子セットを、優先順位が最も高くなるマトリクスの中央部に配置することで、結果的にトリミング時間の伸長を抑制することが可能になる。
【０１２７】
以上、本発明の好ましい実施の形態について説明したが、本発明は、上記の実施の形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【０１２８】
例えば、上記各実施の形態ではトリマの軌跡が直線であることを前提として説明したが、実際には直線でない場合もあり得る。これは、トリミング対象のヒューズ素子であっても必ずしも切断されるわけではないことから、トリマ制御プログラムの仕様によっては、そのような切断対象でないヒューズ素子を回避して他のヒューズ素子を優先して切断する結果、トリマが直線的でない動きをする場合があるからである。しかし、このようなトリマを用いる場合であっても、「本発明によるｎ列構成」を採用することで、ヒューズ素子の列数増に伴うトリミング時間の伸長を抑制することは可能である。
【符号の説明】
【０１２９】
１ 半導体装置
１０ 入出力インターフェイス回路
１２ ロウデコーダ
１４ Ｉ／Ｏ制御回路
１６ カラムデコーダ
２０ メモリセルアレイ
３０ アドレスラッチ回路
３１ ロウアドレス生成回路
３２ ロウアドレスカウンタ
３３ 救済回路
３４ ヒューズ回路
３４Ａ〜３４Ｃ ヒューズ素子グループ
３４Ａ０〜３４Ａ１３，３４ＡＥ，３４Ｂ０〜３４Ｂ１３，３４ＢＥ，３４Ｃ０〜３４Ｃ１３，３４ＣＥ ヒューズ素子
３５ 比較回路
３６ アドレス情報生成回路
３７ ロウアドレスプリデコーダ
３８ ロウアドレスデコーダ
５０ 制御回路
６０Ａ０〜６０Ａ１３，６０Ｂ０〜６０Ｂ１３，６０Ｃ０〜６０Ｃ１３，６１Ａ〜６１Ｃ 切断判定回路
６２Ａ０〜６２Ａ１３，６２Ｂ０〜６２Ｂ１３，６２Ｃ０〜６２Ｃ１３ アドレス比較回路
６３Ａ〜６３Ｃ ヒット信号生成回路
６３Ａａ〜６３Ｃａ ＮＡＮＤ回路
６４ 中継回路
７０，８５，８６ ＮＯＴ回路
７６−０，７６−３，７６−６，７６−９，７６−１２，７６−１５，７６−１８，７６−２１，７６−２４，７６−２７，７６−３０，７６−３３，７６−３６，７６−３９，７７，８０，８１ Ｎ型チャネルＭＯＳトランジスタ
７３，７５，８２〜８４ Ｐ型チャネルＭＯＳトランジスタ
７４ ＮＡＮＤ回路
８７ トランスファーゲート
９０〜９４ ヒューズ素子セット
Ａ ヒューズ素子領域
ＢＬ ビット線
Ｇ 接地配線
ＭＣ メモリセル
Ｖ ビアホール
ＷＬ ワード線
【技術分野】
【０００１】
本発明は半導体装置及びトリミング方法に関し、特に、多数のヒューズ素子を用いる半導体装置及びこれらのヒューズ素子のトリミング方法に関する。
【背景技術】
【０００２】
ＤＲＡＭ(Dynamic Random Access Memory)では、微細化の進展に伴って記憶容量が増大する一方で、１チップあたりの欠陥メモリセルの数も増大している。欠陥メモリセルを含むワード線及びビット線（以下、ワード線とビット線を「選択線」と総称し、欠陥メモリセルを含む選択線を「欠陥選択線」と称する。）は、ウェハ試験の段階で、予備選択線（冗長選択線）に置き換えられる。
【０００３】
欠陥選択線と冗長選択線との対応付けは、複数のヒューズ素子を含むヒューズ回路によって記憶される。ヒューズ素子は、導通／非導通によって１ビット分の情報を記憶する素子である。ヒューズ回路は冗長選択線ごとに設けられ、それぞれが、欠陥選択線を示すアドレス（ロウアドレス又はカラムアドレス）を記憶している。欠陥選択線に対してアクセスが要求された場合、その欠陥選択線を示すアドレスを記憶するヒューズ回路を検索することによって冗長選択線が特定され、特定された冗長選択線に対して代替アクセスが行われる。特許文献１，２には、このようなヒューズ回路を用いて欠陥メモリセルを救済する構成が開示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００８−２８８４１７号公報
【特許文献２】特開２００８−１８６８４７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ヒューズ素子は、初期状態では導通しており、レーザによって焼き切る（トリミングする）ことで非導通状態に遷移するよう構成される。したがって、ヒューズ素子を配置する際には、レーザの解像度を考慮し、隣接するヒューズ素子間に十分なスペースが設けられる。
【０００６】
ところで、近年、上述したようにＤＲＡＭの記憶容量が増大しており、それに伴って冗長選択線の必要数も増大している。その結果、ヒューズ素子の数も飛躍的に増大していることから、ヒューズ素子の集積度を高め、その回路面積を削減することが急務となっている。
【０００７】
そこで、本発明の発明者は、共通の接地配線に接続される複数のヒューズ素子を、その接地配線の両側それぞれに複数列に並べて配置することを提案している。このように並べれば、接地配線の両側それぞれに１列に並べる場合に比べてヒューズ素子を密に配置できるので、ヒューズ回路の面積を低減することが可能になる。
【０００８】
特許文献１，２にも、ヒューズ素子の集積度の向上を意図した構成が開示されている。具体的に説明すると、特許文献１では、ヒューズ素子を２列に配置することにより、ヒューズ素子の集積度を高めている。また、特許文献２では、ヒューズ素子の端部にレーザビームの拡散を阻害するスルーホール電極を設けることにより、ヒューズ素子の集積度を高めている。
【０００９】
しかしながら、ヒューズ素子を複数列に並べると、量産工程でのトリミング時間（ヒューズ素子のトリミング処理に要する時間）が、製造コストの観点から無視できないレベルにまで伸長してしまう場合があることが判明した。つまり、１度にトリミングできるヒューズ素子の数は、通常、１個（シングルビームトリマを用いる場合）又は２個（デュアルビームトリマを用いる場合）に限られる。したがって、トリミングの際には、一方の端部から他方の端部に向けて順次レーザスポットを移動しながらトリミングを行い、他方の端部に達したら改列して、さらにトリミングを続けるという処理が必要になる。レーザは、この改列に多大な時間を要するという特性を有しているため、複数列に並べることによって改列回数が増えたことにより、トリミング時間が伸長してしまうのである。
【００１０】
したがって、ヒューズ素子の列数増に伴うトリミング時間の伸長を抑制できる技術が求められている。
【課題を解決するための手段】
【００１１】
本発明による半導体装置は、第１の方向に延伸する接地配線と、前記接地配線の前記第１の方向と平面内で垂直な第２の方向の一方側に設けられた第１のヒューズ素子領域に、前記第１の方向に沿って複数列に並べて配置され、かつそれぞれの一端が前記接地配線に共通に接続される複数のヒューズ素子と、前記第１のヒューズ素子領域を挟んで前記接地配線の反対側に設けられ、前記第１のヒューズ素子領域に配置された前記複数のヒューズ素子それぞれの他端と接続される第１の救済回路とを備え、前記複数のヒューズ素子は、それぞれ1つの欠陥選択線を示すアドレス情報を記憶する複数のヒューズ素子グループに所定個ずつグループ化され、同一のヒューズ素子グループに属する前記所定個のヒューズ素子は、同一列に配置されることを特徴とする。
【００１２】
また、本発明の一側面による半導体装置は、それぞれ、第１の方向に延伸する接地配線と、前記接地配線の前記第１の方向と平面内で垂直な第２の方向の両側にそれぞれ前記第１の方向に沿って複数列に並べて配置された複数のヒューズ素子とを有する複数のヒューズ素子セットを備え、前記複数のヒューズ素子セットそれぞれに含まれる前記複数のヒューズ素子は、それぞれ1つの欠陥選択線を示すアドレス情報を記憶する複数のヒューズ素子グループに所定個ずつグループ化され、同一のヒューズ素子グループに属する前記所定個のヒューズ素子は、同一列に配置されることを特徴とする。
【００１３】
また、本発明によるトリミング方法は、それぞれ、第１の方向に延伸する接地配線と、前記接地配線の前記第１の方向と平面内で垂直な第２の方向の両側にそれぞれ前記第１の方向に沿って複数列に並べて配置された複数のヒューズ素子とを有する複数のヒューズ素子セットを備え、前記複数のヒューズ素子セットそれぞれに含まれる前記複数のヒューズ素子は、それぞれ1つの欠陥選択線を示すアドレス情報を記憶する複数のヒューズ素子グループに所定個ずつグループ化され、同一のヒューズ素子グループに属する前記所定個のヒューズ素子は、同一列に配置され、前記複数のヒューズ素子セットは、前記第１の方向と、前記第２の方向とに展開して配置される半導体装置において、前記複数のヒューズ素子をトリミングするトリミング方法であって、前記複数のヒューズ素子のうち、相対的に前記第２の方向の中央部に位置するものを優先してトリミングすることを特徴とする。
【発明の効果】
【００１４】
本発明によれば、同一のグループに属する所定個のヒューズ素子が同一列に配置されることから、１つのグループについてトリミング処理を行う際、改列を行う必要がない。したがって、特に欠陥メモリセルの数が減ってくる量産後期において、ヒューズ素子の列数増に伴うトリミング時間の伸長を抑制することが可能になる。
【図面の簡単な説明】
【００１５】
【図１】（ａ）は、本発明の第１の実施の形態による半導体装置の全体構成を示す略ブロック図であり、（ｂ）は、本発明の第１の実施の形態によるメモリセルアレイの冗長構成を示す図である。
【図２】本発明の第１の実施の形態によるロウデコーダの内部構成を示す略ブロック図である。
【図３】本発明の第１の実施の形態によるヒューズ回路及び比較回路並びにこれらの周辺の回路を示す図である。
【図４】（ａ）は、本発明の第１の実施の形態による切断判定回路及びアドレス比較回路の論理的な回路構成を示す図であり、（ｂ）は、本発明の第１の実施の形態によるヒット信号生成回路及び中継回路の論理的な回路構成を示す図である。
【図５】本発明の第１の実施の形態によるヒット信号生成回路の平面図である。
【図６】本発明の第１の実施の形態によるヒット信号生成回路及び中継回路の電気的な回路構成を示す図である。
【図７】（ａ）は、１２個のヒューズ素子を「３列構成」で配置した例を示す図であり、（ｂ）は、１２個のヒューズ素子を「１列構成」で配置した例を示す図である。
【図８】（ａ）は、より多くのヒューズ素子を「３列構成」で配置した半導体装置の平面図であり、（ｂ）は、より多くのヒューズ素子を「１列構成」で配置した半導体装置の平面図である。
【図９】（ａ）〜（ｃ）は、さらに多数のヒューズ素子を集積した例を示す図である。
【図１０】（ａ）は、「３列構成」を採用する場合のトリミングの順序の説明図であり、（ｂ）は、「従来型の３列構成」を採用する場合のトリミングの順序の説明図であり、（ｃ）は、「本発明による３列構成」を採用する場合のトリミングの順序の説明図である。
【図１１】（ａ）は、プロセスの習熟度とトリミングが必要なヒューズ素子の数（トリミング本数）との関係を示す図であり、（ｂ）は、トリミング本数の推移をモデル化したものである。
【図１２】トリミング率とトリミング時間の関係を示す図である。
【図１３】（ａ）は、本発明の好ましい背景技術による半導体装置において実際に見られるヒューズ素子セットの配置を示す図であり、（ｂ）は、（ａ）を拡大した図である。
【図１４】本発明の好ましい第２の実施の形態による半導体装置におけるヒューズ素子セットの配置を示す図である。
【図１５】図１３（ｂ）の例（８行一致）と、図１４の例（２４行一致）とのそれぞれについて、トリミング時間と歩留まりの関係を示す図である。
【図１６】（ａ）は、本発明の好ましい第３の実施の形態による半導体装置における、ヒューズ素子セットの配置例を示す図であり、（ｂ）は、（ａ）に示した配置に、シングルビームトリマの軌跡を重ねた図である。
【図１７】（ａ）は、本発明の好ましい第３の実施の形態による半導体装置における、ヒューズ素子セットの配置例を示す図であり、（ｂ）は、（ａ）に示した配置に、シングルビームトリマの軌跡を重ねた図である。
【図１８】（ａ）は、本発明の好ましい第３の実施の形態による半導体装置における、ヒューズ素子セットの配置例を示す図であり、（ｂ）は、（ａ）に示した配置に、シングルビームトリマの軌跡を重ねた図である。
【図１９】本発明の好ましい第３の実施の形態の変形例による半導体装置における、ヒューズ素子セットの配置例を示す図である。
【発明を実施するための形態】
【００１６】
以下、添付図面を参照しながら、本発明の好ましい第１の実施の形態について詳細に説明する。なお、以下の説明の中で、ヒューズ素子の配置に関して「ｎ列構成」という用語を用いる場合があるが、この「ｎ列構成」とは、接地配線の一方側に設けられたヒューズ素子領域に、該接地配線に共通に接続される複数のヒューズ素子をｎ列に配置する構成を意味する。なお、本実施の形態ではｎ＝３とする。
【００１７】
また、１つの半導体装置には複数のヒューズ素子が設けられるが、これらのヒューズ素子は所定個ずつのグループ（ヒューズ素子グループ）に分けられる。このグループは欠陥選択線を示すアドレス情報を記憶する単位であり、１つのヒューズ素子グループにつき１つのアドレス情報が記憶される。「ｎ列構成」のｎが複数である場合、これまでの技術では、同一のヒューズ素子グループに属する所定個のヒューズ素子は、ｎ列に分散して配置されていた。以下では、この構成を「従来型のｎ列構成」と称する。これに対し、本発明の特徴は、「ｎ列構成」のｎが複数である場合に、同一のヒューズ素子グループに属する所定個のヒューズ素子を同一列に配置する点にある。以下では、この構成を「本発明によるｎ列構成」と称する。
【００１８】
以下の説明では、まず初めに本実施の形態による半導体装置の全体構成について説明し、その中で、「本発明による３列構成」を実現する周辺回路の構成についても詳しく説明する。続いて、「従来型の３列構成」について、そのメリット（回路面積の削減）とデメリット（１列構成と比べた場合のトリミング時間の増大）を説明する。そして最後に、「本発明による３列構成」が、「従来型の３列構成」のメリットを維持しつつ、デメリットを解消できることについて、説明する。
【００１９】
図１（ａ）は、本実施の形態による半導体装置１の全体構成を示す略ブロック図である。同図に示すように、半導体装置１は、入出力インターフェイス回路１０、ロウデコーダ１２、Ｉ／Ｏ制御回路１４、カラムデコーダ１６、メモリセルアレイ２０、及び制御回路５０を備えている。
【００２０】
入出力インターフェイス回路１０は、半導体装置１の入出力インターフェイスとしての役割を果たす回路である。具体的に説明すると、入出力インターフェイス回路１０は、外部のコントローラから各種信号を受け付けてラッチし、半導体装置１の各種内部回路に供給する機能を有する。外部のコントローラから入力される各種信号には、図１（ａ）に示すように、アドレス信号、コマンド信号、及びライトデータが含まれる。また、入出力インターフェイス回路１０は、半導体装置１の各種内部回路から出力された各種信号を受け付けてバッファリングし、外部のコントローラに向けて出力する機能も有する。外部のコントローラに向けて出力される各種信号には、図１（ａ）に示すように、リードデータが含まれる。
【００２１】
コマンド信号は、ロウアドレスストローブ信号、カラムアドレスストローブ信号、ライトイネーブル信号、チップセレクト信号、及びオンダイターミネーション信号の総称である。入出力インターフェイス回路１０は、これらのコマンド信号の保持、デコード及びカウントなどを行うことによって各種内部コマンドを生成し、制御回路５０に供給する。各種内部コマンドには、リード時に活性化されるリードコマンド、ライト時に活性化されるライトコマンド、リードコマンド及びライトコマンドに先立って活性化されるアクトコマンドが含まれる。制御回路５０は、入出力インターフェイス回路１０から供給された内部コマンドにしたがって、半導体装置１内の各回路の動作を制御する。
【００２２】
アドレス信号は、通常、メモリセルアレイ２０内の１又は複数のメモリセルを特定する信号である。メモリセルアレイ２０においては、複数のワード線ＷＬと複数のビット線ＢＬが交差しており、その交点にはメモリセルＭＣが配置されている。なお、図１（ａ）では、１本のワード線ＷＬ、１本のビット線ＢＬ、及び１個のメモリセルＭＣのみを示している。メモリセルアレイ２０に隣接して配置されるＩ／Ｏ制御回路１４にはビット線ＢＬごとのセンスアンプ（不図示）が設けられており、複数のビット線ＢＬはそれぞれ、対応するセンスアンプに接続されている。
【００２３】
図１（ｂ）は、メモリセルアレイ２０の冗長構成を示す図である。同図に示すように、ワード線ＷＬ及びビット線ＢＬには、図１（ｂ）に示すように、それぞれ複数の予備線が設けられる。正常に読み書きできない欠陥メモリセルを含むワード線ＷＬ（欠陥ワード線ＷＬ）へのアクセスは、ロウデコーダ１２の制御により、予備ワード線ＷＬへのアクセスに置き換えられる。同様に、正常に読み書きできない欠陥メモリセルを含むビット線ＢＬ（欠陥ビット線ＢＬ）へのアクセスは、カラムデコーダ１６の制御により、予備ビット線ＢＬへのアクセスに置き換えられる。これらの置き換え制御についての詳細は後述する。
【００２４】
図１（ａ）に戻る。アドレス信号は、ワード線ＷＬを特定するロウアドレス（行アドレス）と、ビット線ＢＬ（センスアンプ）を特定するカラムアドレス（列アドレス）とを含んで構成される。入出力インターフェイス回路１０は、アクトコマンドに同期してロウデコーダ１２にロウアドレスを供給し、リードコマンド又はライトコマンドに同期してカラムデコーダ１６にカラムアドレスを供給する。
【００２５】
ロウデコーダ１２は、入出力インターフェイス回路１０から供給されたロウアドレスにより示されるワード線ＷＬを活性化することで、そのワード線ＷＬに接続されているメモリセル内のセルトランジスタをオンさせる回路である。供給されたロウアドレスが欠陥ワード線ＷＬを示している場合、ロウデコーダ１２は、その欠陥ワード線ＷＬに代えて、予備ワード線ＷＬを活性化させる。
【００２６】
具体的に説明すると、ロウデコーダ１２は、それぞれ１つのロウアドレスを記憶可能に構成された記憶回路（＝ヒューズ素子グループ）を予備ワード線ＷＬごとに有しており、入出力インターフェイス回路１０からロウアドレスが供給されると、そのロウアドレスを記憶している記憶回路を検索する。その結果、供給されたロウアドレスを記憶している記憶回路が見つからなかった場合には、供給されたロウアドレスによって示されるワード線ＷＬを活性化する。一方、供給されたロウアドレスを記憶している記憶回路が見つかった場合には、供給されたロウアドレスに対応するワード線ＷＬに代え、その記憶回路に対応する予備ワード線ＷＬを活性化する。
【００２７】
カラムデコーダ１６は、入出力インターフェイス回路１０から供給されたカラムアドレスにより示されるビット線ＢＬを、入出力インターフェイス回路１０に接続する回路である。供給されたカラムアドレスが欠陥ビット線ＢＬを示している場合、カラムデコーダ１６は、その欠陥ビット線ＢＬに代えて、予備ビット線ＢＬを入出力インターフェイス回路１０に接続する。
【００２８】
具体的に説明すると、カラムデコーダ１６は、それぞれ１つのカラムアドレスを記憶可能に構成された記憶回路（＝ヒューズ素子グループ）を予備ビット線ＢＬごとに有しており、入出力インターフェイス回路１０からカラムアドレスが供給されると、そのカラムアドレスを記憶している記憶回路を検索する。その結果、供給されたカラムアドレスを記憶している記憶回路が見つからなかった場合には、供給されたカラムアドレスによって示されるビット線ＢＬを入出力インターフェイス回路１０に接続する。一方、供給されたカラムアドレスを記憶している記憶回路が見つかった場合には、供給されたカラムアドレスに対応するビット線ＢＬに代え、その記憶回路に対応する予備ビット線ＢＬを入出力インターフェイス回路１０に接続する。
【００２９】
ロウデコーダ１２によって選択されたワード線ＷＬ（予備ワード線ＷＬを含む）と、カラムデコーダ１６によって選択されたビット線ＢＬ（予備ビット線ＢＬを含む）との交点に位置するメモリセルＭＣは、Ｉ／Ｏ制御回路１４を介して、入出力インターフェイス回路１０に接続される。これにより、このメモリセルＭＣへの書き込み（ライト時）、又は、このメモリセルＭＣが記憶しているデータの読み出し（リード時）が実現される。
【００３０】
図２は、ロウデコーダ１２の内部構成を示す略ブロック図である。以下、ロウアドレス及びロウデコーダ１２に着目して説明するが、カラムアドレス及びカラムデコーダ１６についても同様である。
【００３１】
図２に示すように、ロウデコーダ１２は、アドレスラッチ回路３０、ロウアドレス生成回路３１、ロウアドレスカウンタ３２、救済回路３３、ヒューズ回路３４、及びロウアドレスデコーダ３８を有して構成される。このうち救済回路３３は、比較回路３５、アドレス情報生成回路３６、及びロウアドレスプリデコーダ３７を含んで構成される。
【００３２】
アドレスラッチ回路３０は、入出力インターフェイス回路１０から供給されたロウアドレス（アドレス情報）の入力を受け付けるアドレス入力回路である。アドレスラッチ回路３０にラッチされたロウアドレスは、ロウアドレス生成回路３１を介して救済回路３３へ供給される。
【００３３】
ロウアドレス生成回路３１及びロウアドレスカウンタ３２は、メモリセルのリフレッシュ動作のために設けられている回路である。具体的に説明すると、半導体装置１がセルフリフレッシュ動作モードにエントリしている場合、又は、オートリフレッシュコマンドが外部から供給されたことに応じて、ロウアドレスカウンタ３２は、図示しないクロック信号に同期してカウント値をアップ又はダウンさせる。ロウアドレス生成回路３１は、こうして変化したロウアドレスカウンタ３２のカウント値に基づいてロウアドレスを生成し、救済回路３３に供給する。これにより、メモリセルアレイ２０（図１）内の各ワード線ＷＬが順次選択され、選択されたワード線ＷＬに接続される各メモリセルに対して、リフレッシュ動作が行われる。リフレッシュ動作が行われない場合のロウアドレス生成回路３１は、アドレスラッチ回路３０から供給されるロウアドレスを救済回路３３へ転送する。
【００３４】
ヒューズ回路３４は、複数のヒューズ素子によって構成される回路である。これらのヒューズ素子は、上述したように、所定数ずつヒューズ素子グループに分けられ、それぞれが１つのロウアドレス（欠陥ワード線ＷＬを示すロウアドレス）を記憶する。より具体的には、各ヒューズ素子グループは、１５個のヒューズ素子によって構成され、１４ビットのロウアドレスと、当該グループにロウアドレスが記憶されているか否かを示す１ビットのヒューズ素子イネーブル情報とを記憶する。各ヒューズ素子グループは、予備ワード線ＷＬと一対一に対応する。
【００３５】
救済回路３３内の比較回路３５は、ロウアドレス生成回路３１から供給されるロウアドレスと、ヒューズ回路３４内の各ヒューズ素子グループに記憶されるロウアドレスとを比較する回路である。比較処理は、制御回路５０からの指示に従い、ロウアドレス生成回路３１からロウアドレスが供給される都度行われる。比較回路３５はヒューズ素子グループごとのヒット信号を出力するように構成されており、ロウアドレス生成回路３１から供給されたロウアドレスを記憶しているヒューズ素子グループがあった場合、比較回路３５は、そのヒューズ素子グループに対応するヒット信号を活性化させる。
【００３６】
アドレス情報生成回路３６は、比較回路３５がヒット信号を活性化した記憶回路に対応する予備ワード線ＷＬを示すロウアドレスを生成し、ロウアドレスプリデコーダ３７に供給する回路である。
【００３７】
ロウアドレスプリデコーダ３７は、ロウアドレス生成回路３１からロウアドレスが供給されると、そのロウアドレスを構成する複数のビット（１４ビット）を複数のグループに分けてプリデコードし、その結果をロウアドレスデコーダ３８に出力するアドレス出力回路である。プリデコードを行うにあたり、ロウアドレスプリデコーダ３７は、対象のロウアドレスに対応してアドレス情報生成回路３６からアドレス情報が供給されるか否かを判定し、判定結果に基づくロウアドレスを出力する。この判定は比較回路３５の比較結果に基づいて行われ、判定の結果は、ロウアドレス生成回路３１から供給されたロウアドレスを記憶する記憶回路があった場合に肯定判定、なかった場合に否定判定となる。肯定判定を得た場合のロウアドレスプリデコーダ３７は、アドレス情報生成回路３６から供給されるロウアドレスを選択し、プリデコードしてロウアドレスデコーダ３８に出力する。一方、否定判定を得た場合のロウアドレスプリデコーダ３７は、ロウアドレス生成回路３１から供給されるロウアドレスを選択し、プリデコードしてロウアドレスデコーダ３８に供給する。
【００３８】
ロウアドレスデコーダ３８は、救済回路３３から供給されるロウアドレスによって示されるワード線ＷＬ（予備ワード線ＷＬを含む）を活性化することで、そのワード線ＷＬに接続されているメモリセル内のセルトランジスタをオンさせる回路である。これにより、ワード線ＷＬ（又は予備ワード線ＷＬ）の選択が実現される。
【００３９】
図３は、ヒューズ回路３４及び比較回路３５並びにこれらの周辺の回路を示す図である。同図には、ロウアドレス３つ分に対応するヒューズ回路３４及び比較回路３５を示している。
【００４０】
図３に示すように、半導体装置１は、ｘ方向に延伸する接地配線Ｇを備えている。ヒューズ回路３４を構成する各ヒューズ素子は、この接地配線Ｇの一方側（ｙ方向の一方側）に設けられたヒューズ素子領域Ａにｘ方向に沿って３列に並べて配置され、それぞれの一端が接地配線Ｇに共通に接続される。各ヒューズ素子の他端は、ヒューズ素子領域Ａを挟んで接地配線Ｇの反対側に設けられる比較回路３５に接続される。
【００４１】
図３の例では、ヒューズ回路３４は、４５個のヒューズ素子３４Ａ０〜３４Ａ１３，３４ＡＥ，３４Ｂ０〜３４Ｂ１３，３４ＢＥ，３４Ｃ０〜３４Ｃ１３，３４ＣＥを有しており、これらのヒューズ素子によって３つのヒューズ素子グループ３４Ａ〜３４Ｃが構成される。
【００４２】
１つ目のヒューズ素子グループ３４Ａは、ヒューズ素子３４Ａ０〜３４Ａ１３，３４ＡＥによって構成される。このうちヒューズ素子３４Ａ０〜３４Ａ１３は、１４ビットのロウアドレスを１つ記憶する。一方、ヒューズ素子３４ＡＥは、これら１４個のヒューズ素子３４Ａ０〜３４Ａ１３にロウアドレスが記憶されているか否かを示す１ビットのヒューズ素子イネーブル情報を記憶する。また、２つ目のヒューズ素子グループ３４Ｂは、ヒューズ素子３４Ｂ０〜３４Ｂ１３，３４ＢＥによって構成される。このうちヒューズ素子３４Ｂ０〜３４Ｂ１３はロウアドレスを１つ記憶し、ヒューズ素子３４ＢＥは、ヒューズ素子３４Ｂ０〜３４Ｂ１３にロウアドレスが記憶されているか否かを示すヒューズ素子イネーブル情報を記憶する。また、３つ目のヒューズ素子グループ３４Ｃは、ヒューズ素子３４Ｃ０〜３４Ｃ１３，３４ＣＥによって構成される。このうちヒューズ素子３４Ｃ０〜３４Ｃ１３はロウアドレスを１つ記憶し、ヒューズ素子３４ＣＥは、ヒューズ素子３４Ｃ０〜３４Ｃ１３にロウアドレスが記憶されているか否かを示すヒューズ素子イネーブル情報を記憶する。
【００４３】
ヒューズ素子領域Ａ内における各ヒューズ素子の具体的配置は、上述した「本発明による３列構成」に即して決定される。つまり、同一のヒューズ素子グループに属する１５個のヒューズ素子はすべて、同一列に配置される。ここでは、ヒューズ素子グループ３４Ａに属する１５個のヒューズ素子３４Ａ０〜３４Ａ１３，３４ＡＥは、いずれも接地配線Ｇに最も近い１列目に、ｘ方向の一端側からこの順で並べて配置される。また、ヒューズ素子グループ３４Ｂに属する１５個のヒューズ素子３４Ｂ０〜３４Ｂ１３，３４ＢＥは、いずれも接地配線Ｇに２番目に近い２列目に、ｘ方向の一端側からこの順で並べて配置される。ヒューズ素子グループ３４Ｃに属する１５個のヒューズ素子３４Ｃ０〜３４Ｃ１３，３４ＣＥは、いずれも接地配線Ｇに最も遠い３列目に、ｘ方向の一端側からこの順で並べて配置される。
【００４４】
各列内においては、各ヒューズ素子は、ヒューズ中心間距離で一定距離Ｌ１だけ離して配置される。また、２列目は１列目に対してｘ方向に距離Ｌ２だけずらして配置され、３列目は２列目に対してｘ方向に距離Ｌ２だけずらして配置される。ただし、Ｌ１＝３Ｌ２である。また、１列目と２列目の間には、ヒューズ中心間距離で距離Ｌ３の間隔が設けられる。同様に、２列目と３列目の間にも、ヒューズ中心間距離で距離Ｌ３の間隔が設けられる。距離Ｌ１〜Ｌ３の具体的な値は、距離Ｌ１が、隣接するヒューズ素子間でトリミング用レーザの相互干渉を防止できる最低離隔距離以上の距離となり、距離Ｌ２が、この最低離隔距離未満の距離となり、かつ互いに異なる列に配置され、かつ互いに隣接する２つのヒューズ素子が、上記最低離隔距離以上に離隔して配置されることとなるように設定される。距離Ｌ１〜Ｌ３をこのように設定するのは、ヒューズ素子間でトリミング用レーザの相互干渉が発生することを防止するためである。
【００４５】
比較回路３５は、それぞれヒューズ素子３４Ａ０〜３４Ａ１３，３４Ｂ０〜３４Ｂ１３，３４Ｃ０〜３４Ｃ１３に対応する切断判定回路６０Ａ０〜６０Ａ１３，６０Ｂ０〜６０Ｂ１３，６０Ｃ０〜６０Ｃ１３及びアドレス比較回路６２Ａ０〜６２Ａ１３，６２Ｂ０〜６２Ｂ１３，６２Ｃ０〜６２Ｃ１３と、それぞれヒューズ素子３４ＡＥ，３４ＢＥ，３４ＣＥに対応する切断判定回路６１Ａ，６１Ｂ，６１Ｃと、ヒット信号生成回路６３Ａ〜６３Ｃと、中継回路６４と、３本の中継配線ＰＲ＿ＭＩＳＳ＿ＡＡ，ＰＲ＿ＭＩＳＳ＿ＢＢ，ＰＲ＿ＭＩＳＳ＿ＣＣとを有している。
【００４６】
切断判定回路６０Ａ０〜６０Ｃ１３，６１Ａ〜６１Ｃはそれぞれ、対応するヒューズ素子が導通しているか否か（切断されていないか否か）を判定する回路である。切断判定回路６０Ａ０〜６０Ｃ１３は、判定結果を示すデータを生成し、対応するアドレス比較回路６２Ａ０〜６２Ｃ１３に供給する。一方、切断判定回路６１Ａ〜６１Ｃは、判定結果を示す１ビットのデータを生成し、中継回路６４に供給する。
【００４７】
アドレス比較回路６２Ａ０〜６２Ｃ１３には、ロウアドレス生成回路３１（図２）から供給されるロウアドレス（以下、「入力ロウアドレス」という）のうちの１ビットが入力される。具体的には、１４ビットからなる入力ロウアドレスの各ビットを入力ロウアドレスＡ０〜Ａ１３と言うことにすると、アドレス比較回路６２Ａｎ〜６２Ｃｎに入力ロウアドレスＡｎが入力される。ただし、ｎは０〜１３までの整数である。各アドレス比較回路６２Ａ０〜６２Ｃ１３は、こうして入力される１ビット分の入力ロウアドレスと、対応するヒューズ素子に記憶されている１ビットの情報とを比較する機能を有し、比較結果を示す１ビットのデータを、それぞれヒット信号生成回路６３Ａ〜６３Ｃのいずれかに供給する。
【００４８】
以下では、図３にも示すように、各アドレス比較回路６２Ａ０〜６２Ｃ１３及び各切断判定回路６１Ａ〜６１Ｃがそれぞれ出力する１ビットのデータを出力データＺＲＲＦＵＳＥ０＜ｍ＞と表す。なお、図３において「ＺＲＲＦＵＳＥ＜１３：０＞」と表記しているのは、ＺＲＲＦＵＳＥ０＜０＞〜ＺＲＲＦＵＳＥ０＜１３＞の意味である。他のデータ等についても同様である。
【００４９】
出力データＺＲＲＦＵＳＥ０＜ｍ＞の「ｍ」は０から４４までの整数である。このうち出力データＺＲＲＦＵＳＥ０＜４１：０＞はそれぞれ、アドレス比較回路６２Ａ０，６２Ｂ０，６２Ｃ０，６２Ａ１，６２Ｂ１，・・・＜途中略＞・・・，６２Ａ１３，６２Ｂ１３，６２Ｃ１３から出力されるデータである。図３に示すように、出力データＺＲＲＦＵＳＥ０＜１３：０＞はヒット信号生成回路６３Ａに、出力データＺＲＲＦＵＳＥ０＜２７：１４＞はヒット信号生成回路６３Ｂに、出力データＺＲＲＦＵＳＥ０＜４１：２８＞はヒット信号生成回路６３Ｃに、それぞれ供給される。一方、出力データＺＲＲＦＵＳＥ０＜４４：４２＞はそれぞれ、切断判定回路６１Ａ，６１Ｂ，６１Ｃから出力されるデータであり、いずれも中継回路６４に供給される。
【００５０】
図４（ａ）は、切断判定回路６０Ａ０及びアドレス比較回路６２Ａ０の論理的な回路構成を示す図である。同図には示していないが、他の切断判定回路及びアドレス比較回路についても同様である。
【００５１】
図４（ａ）に示すように、切断判定回路６０Ａ０及びアドレス比較回路６２Ａ０は、論理的にはＸＮＯＲ回路を構成する。ヒューズ素子３４Ａ０は、電源電圧ＶＤＤが供給される電源配線と接地配線（図３に示した接地配線Ｇ）との間に接続される。ヒューズ素子３４Ａ０と電源電圧ＶＤＤが供給される電源配線との間には、抵抗素子が挿入される。ＸＮＯＲ回路６０Ａ０，６２Ａ０は２つの入力端子を有し、一方の入力端子には入力ロウアドレスＡ０が入力され、他方の入力端子はヒューズ素子３４Ａ０の他端（電源電圧ＶＤＤ側の端部）に接続される。
【００５２】
このような構成により、ＸＮＯＲ回路６０Ａ０，６２Ａ０の他方の入力端子の論理レベルは、ヒューズ素子３４Ａ０が切断されている場合にハイ、ヒューズ素子３４Ａ０が導通している場合にロウとなる。したがって、ＸＮＯＲ回路６０Ａ０，６２Ａ０の出力信号である出力データＺＲＲＦＵＳＥ０＜０＞の論理レベルは、入力ロウアドレスＡ０の論理レベルがハイであり、かつヒューズ素子３４Ａ０が導通している場合、及び入力ロウアドレスＡ０の論理レベルがロウであり、かつヒューズ素子３４Ａ０が切断されている場合にロウとなり、それ以外の場合にはハイとなる。
【００５３】
図３に戻る。出力データＺＲＲＦＵＳＥ０＜４４：４２＞はそれぞれ、対応するヒューズ素子３４ＡＥ〜３４ＣＥが切断されているか否かを示すデータである。具体的には、対応するヒューズ素子が切断されている場合にロウ、導通している場合にハイとなるよう構成される。
【００５４】
詳しくは後述するが、出力データＺＲＲＦＵＳＥ０＜４１：０＞の論理レベルがロウであることは、対応するヒューズ素子に記憶される１ビットの情報と、対応する入力ロウアドレスとが一致したこと（ヒットしたこと）を示している。また、出力データＺＲＲＦＵＳＥ０＜４４：４２＞の論理レベルがロウであることは、対応するヒューズ素子が属するヒューズ素子グループに、ロウアドレスが記憶されていることを示している。つまり、あるヒューズ素子グループにロウアドレスが記憶されており、そのロウアドレスと入力ロウアドレスとが一致する場合、そのグループに対応する計１５個の出力データＺＲＲＦＵＳＥ０はすべてロウとなり、それ以外の場合には、この１５個の出力データＺＲＲＦＵＳＥ０のうちのいずれか少なくとも１つがハイとなることになる。
【００５５】
ヒット信号生成回路６３Ａは配線ＰＲ＿ＭＩＳＳ＜１４：０＞を有しており、これらはそれぞれ、３本の中継配線ＰＲ＿ＭＩＳＳ＿ＡＡ，ＰＲ＿ＭＩＳＳ＿ＢＢ，ＰＲ＿ＭＩＳＳ＿ＣＣのいずれかに接続される。具体的には、配線ＰＲ＿ＭＩＳＳ＜ｋ＞（ｋ＝０，１，４，７，１０，１３）が中継配線ＰＲ＿ＭＩＳＳ＿ＡＡに、配線ＰＲ＿ＭＩＳＳ＜ｋ＞（ｋ＝２，５，８，１１，１４）が中継配線ＰＲ＿ＭＩＳＳ＿ＢＢに、配線ＰＲ＿ＭＩＳＳ＜ｋ＞（ｋ＝３，６，９，１２）が中継配線ＰＲ＿ＭＩＳＳ＿ＣＣに、それぞれ接続される。
【００５６】
同様に、ヒット信号生成回路６３Ｂは配線ＰＲ＿ＭＩＳＳ＜２９：１５＞を有しており、これらはそれぞれ、３本の中継配線ＰＲ＿ＭＩＳＳ＿ＡＡ，ＰＲ＿ＭＩＳＳ＿ＢＢ，ＰＲ＿ＭＩＳＳ＿ＣＣのいずれかに接続される。具体的には、配線ＰＲ＿ＭＩＳＳ＜ｋ＞（ｋ＝１７，２０，２３，２６，２９）が中継配線ＰＲ＿ＭＩＳＳ＿ＡＡに、配線ＰＲ＿ＭＩＳＳ＜ｋ＞（ｋ＝１５，１８，２１，２４，２７）が中継配線ＰＲ＿ＭＩＳＳ＿ＢＢに、配線ＰＲ＿ＭＩＳＳ＜ｋ＞（ｋ＝１６，１９，２２，２５，２８）が中継配線ＰＲ＿ＭＩＳＳ＿ＣＣに、それぞれ接続される。
【００５７】
また、ヒット信号生成回路６３Ｃは配線ＰＲ＿ＭＩＳＳ＜４４：３０＞を有しており、これらはそれぞれ、３本の中継配線ＰＲ＿ＭＩＳＳ＿ＡＡ，ＰＲ＿ＭＩＳＳ＿ＢＢ，ＰＲ＿ＭＩＳＳ＿ＣＣのいずれかに接続される。具体的には、配線ＰＲ＿ＭＩＳＳ＜ｋ＞（ｋ＝３３，３６，３９，４２）が中継配線ＰＲ＿ＭＩＳＳ＿ＡＡに、配線ＰＲ＿ＭＩＳＳ＜ｋ＞（ｋ＝３１，３４，３７，４０，４３）が中継配線ＰＲ＿ＭＩＳＳ＿ＢＢに、配線ＰＲ＿ＭＩＳＳ＜ｋ＞（ｋ＝３０，３２，３５，３８，４１，４４）が中継配線ＰＲ＿ＭＩＳＳ＿ＣＣに、それぞれ接続される。
【００５８】
さらに、中継回路６４は配線ＰＲ＿ＭＩＳＳ＜４７：４５＞を有しており、このうち配線ＰＲ＿ＭＩＳＳ＜４５＞は中継配線ＰＲ＿ＭＩＳＳ＿ＡＡに、配線ＰＲ＿ＭＩＳＳ＜４６＞は中継配線ＰＲ＿ＭＩＳＳ＿ＢＢに、配線ＰＲ＿ＭＩＳＳ＜４７＞は中継配線ＰＲ＿ＭＩＳＳ＿ＣＣに、それぞれ接続される。
【００５９】
図５は、ヒット信号生成回路６３Ａ〜６３Ｃの平面図であり、配線ＰＲ＿ＭＩＳＳ＜４７：０＞と中継配線ＰＲ＿ＭＩＳＳ＿ＡＡ，ＰＲ＿ＭＩＳＳ＿ＢＢ，ＰＲ＿ＭＩＳＳ＿ＣＣとの接続構造を示している。同図に示すように、例えばヒット信号生成回路６３Ａの内部では、配線ＰＲ＿ＭＩＳＳ＜０＞，ＰＲ＿ＭＩＳＳ＜１＞，・・・，ＰＲ＿ＭＩＳＳ＜１４＞の順で、各配線がｘ方向に並べて配置される。中継配線ＰＲ＿ＭＩＳＳ＿ＡＡ，ＰＲ＿ＭＩＳＳ＿ＢＢ，ＰＲ＿ＭＩＳＳ＿ＣＣは、これらの配線と交差するようにｙ方向に延設され、対応する配線と図示したビアホールＶによって接続される。このように、ヒット信号生成回路６３Ａ〜６３Ｃ内の各配線と中継配線ＰＲ＿ＭＩＳＳ＿ＡＡ，ＰＲ＿ＭＩＳＳ＿ＢＢ，ＰＲ＿ＭＩＳＳ＿ＣＣとは、ビアホールＶによって接続される。
【００６０】
再び図３に戻る。配線ＰＲ＿ＭＩＳＳ＜１４：１＞はそれぞれ、図３に破線で示すように、出力データＺＲＲＦＵＳＥ０＜１３：０＞に対応している。同様に、配線ＰＲ＿ＭＩＳＳ＜２９：１６＞はそれぞれ出力データＺＲＲＦＵＳＥ０＜２７：１４＞に対応し、配線ＰＲ＿ＭＩＳＳ＜４４：３１＞はそれぞれ出力データＺＲＲＦＵＳＥ０＜４１：２８＞に対応し、配線ＰＲ＿ＭＩＳＳ＜４７：４５＞はそれぞれ出力データＺＲＲＦＵＳＥ０＜４４：４２＞に対応している。
【００６１】
以上の構成により、ヒューズ素子グループ３４Ａに関連する出力データＺＲＲＦＵＳＥ０は、すべて中継配線ＰＲ＿ＭＩＳＳ＿ＡＡに関連付けられる。同様に、ヒューズ素子グループ３４Ｂに関連する出力データＺＲＲＦＵＳＥ０はすべて中継配線ＰＲ＿ＭＩＳＳ＿ＢＢに関連付けられ、ヒューズ素子グループ３４Ｃに関連する出力データＺＲＲＦＵＳＥ０はすべて中継配線ＰＲ＿ＭＩＳＳ＿ＣＣに関連付けられる。
【００６２】
ヒット信号生成回路６３Ａ〜６３Ｃはそれぞれ、ヒット信号ＲＲＨＩＴＢ＿Ａ，ＲＲＨＩＴＢ＿Ｂ，ＲＲＨＩＴＢ＿Ｃを生成するよう構成される。具体的には、ヒット信号生成回路６３Ａは、ヒューズ素子グループ３４Ａにロウアドレスが記憶され、かつそのロウアドレスが入力ロウアドレスと一致する場合に、ヒット信号ＲＲＨＩＴＢ＿Ａを活性化するよう構成される。同様に、ヒット信号生成回路６３Ｂは、ヒューズ素子グループ３４Ｂにロウアドレスが記憶され、かつそのロウアドレスが入力ロウアドレスと一致する場合に、ヒット信号ＲＲＨＩＴＢ＿Ｂを活性化するよう構成される。ヒット信号生成回路６３Ｃは、ヒューズ素子グループ３４Ｃにロウアドレスが記憶され、かつそのロウアドレスが入力ロウアドレスと一致する場合に、ヒット信号ＲＲＨＩＴＢ＿Ｃを活性化するよう構成される。
【００６３】
中継配線ＰＲ＿ＭＩＳＳ＿ＡＡ，ＰＲ＿ＭＩＳＳ＿ＢＢ，ＰＲ＿ＭＩＳＳ＿ＣＣは、このようなヒット信号の生成を実現するために設けられているものである。すなわち、例えばヒューズ素子グループ３４Ａに関連する出力データＺＲＲＦＵＳＥ０＜ｋ＞は、ｋ＝０，３，６，９，１２，１５，１８，２１，２４，２７，３０，３３，３６，３９，４２のものであるが、このうちヒット信号生成回路６３Ａに直接入力されるのはｋ＝０，３，６，９，１２のものだけである。その他の出力データＺＲＲＦＵＳＥ０＜ｋ＞は、ヒット信号生成回路６３Ｂ，６３Ｃ及び中継回路６４から、中継配線ＰＲ＿ＭＩＳＳ＿ＡＡを介して、ヒット信号生成回路６３Ａに供給される。これにより、ヒット信号生成回路６３Ａは、ヒューズ素子グループ３４Ａに関連する出力データＺＲＲＦＵＳＥ０をすべて取得することが可能になるので、ヒット信号ＲＲＨＩＴＢ＿Ａを生成することができるようになる。
【００６４】
図４（ｂ）は、ヒット信号生成回路６３Ａ〜６３Ｃ及び中継回路６４の論理的な回路構成を示す図である。同図に示すように、ヒット信号生成回路６３Ａ〜６３Ｃはそれぞれ、ＮＡＮＤ回路６３Ａａ〜６３Ｃａを有して構成される。また、ヒット信号生成回路６３Ａ〜６３Ｃ及び中継回路６４には、出力データＺＲＲＦＵＳＥ０＜４４：０＞ごとのトランジスタが設けられる。各トランジスタは、対応する中継配線と接地配線の間に設けられ、その制御端子には、対応する出力データＺＲＲＦＵＳＥ０が供給される。
【００６５】
ＮＡＮＤ回路６３Ａａ〜６３Ｃａそれぞれの一方の入力端子には、ヒット信号生成イネーブル信号ＲＦＵＥＴが共通に供給される。ヒット信号生成イネーブル信号ＲＦＵＥＴは、ヒット信号の生成を行う際に活性化される信号であり、図２に示した制御回路５０によって生成される。また、ＮＡＮＤ回路６３Ａａ〜６３Ｃａの他方の入力端子は、それぞれ中継配線ＰＲ＿ＭＩＳＳ＿ＡＡ，ＰＲ＿ＭＩＳＳ＿ＢＢ，ＰＲ＿ＭＩＳＳ＿ＣＣに接続されるとともに、抵抗素子を介して、電源電圧ＶＤＤが供給される電源配線にも接続される。ＮＡＮＤ回路６３Ａａ〜６３Ｃａの出力信号は、それぞれヒット信号ＲＲＨＩＴＢ＿Ａ〜ＲＲＨＩＴＢ＿Ｃとなる。
【００６６】
以上の構成により、ヒット信号ＲＲＨＩＴＢ＿Ａ〜ＲＲＨＩＴＢ＿Ｃは、それぞれ対応する出力データＺＲＲＦＵＳＥ０がすべてロウである場合にロウとなり、そうでない場合にハイとなる。つまり、ヒット信号ＲＲＨＩＴＢ＿Ａ〜ＲＲＨＩＴＢ＿Ｃは、対応するヒューズ素子グループにロウアドレスが記憶されており、かつそのロウアドレスと入力ロウアドレスとが一致した場合（ヒットした場合）にロウに活性化される、ロウアクティブな信号である。
【００６７】
ここで、ヒット信号生成回路６３Ａ〜６３Ｃ及び中継回路６４に関し、図４（ｂ）に示した論理的な回路構成を実現するための電気的な回路構成について説明する。
【００６８】
図６は、ヒット信号生成回路６３Ａ〜６３Ｃ及び中継回路６４の電気的な回路構成を示す図である。ただし、同図にはヒューズ素子グループ３４Ａに関わる回路のみを示している。同図には示していないが、他のヒューズ素子グループに関わる回路についても同様である。
【００６９】
図６に示すように、ヒット信号生成回路６３Ａは、配線ＰＲ＿ＭＩＳＳ＜ｋ＞（ｋ＝０，１，４，７，１０，１３）と、ＮＯＴ回路７０と、Ｎ型チャネルＭＯＳトランジスタ７６−ｍ（ｍ＝０，３，６，９，１２）と、Ｐ型チャネルＭＯＳトランジスタ７３，７５と、ＮＡＮＤ回路７４とを有している。また、ヒット信号生成回路６３Ｂは、配線ＰＲ＿ＭＩＳＳ＜ｋ＞（ｋ＝１７，２０，２３，２６，２９）と、Ｎ型チャネルＭＯＳトランジスタ７６−ｍ（ｍ＝１５，１８，２１，２４，２７）とを有している。ヒット信号生成回路６３Ｃは、配線ＰＲ＿ＭＩＳＳ＜ｋ＞（ｋ＝３３，３６，３９，４２）と、Ｎ型チャネルＭＯＳトランジスタ７６−ｍ（ｍ＝３０，３３，３６，３９）とを有している。中継回路６４は、配線ＰＲ＿ＭＩＳＳ＜４５＞と、Ｎ型チャネルＭＯＳトランジスタ７７とを有している。
【００７０】
トランジスタ７６−ｍ（ｍ＝０，３，６，９，１２，１５，１８，２１，２４，２７，３０，３３，３６，３９）の各ドレインは、対応する配線ＰＲ＿ＭＩＳＳ＜ｋ＞を介して、中継配線ＰＲ＿ＭＩＳＳ＿ＡＡに共通に接続される。一方、トランジスタ７６−ｍ（ｍ＝０，３，６，９，１２，１５，１８，２１，２４，２７，３０，３３，３６，３９）の各ソースは、中継配線ＦＵＥＢに接続される。中継配線ＦＵＥＢの一端は、ＮＯＴ回路７０の出力端に接続される。
【００７１】
トランジスタ７６−ｍ（ｍ＝０，３，６，９，１２，１５，１８，２１，２４，２７，３０，３３，３６，３９）のゲートには、対応するアドレス比較回路から出力データＺＲＲＦＵＳＥ０＜ｍ＞が供給される。
【００７２】
ＮＡＮＤ回路７４は２つの入力端子を有しており、一方の入力端子には上述したヒット信号生成イネーブル信号ＲＦＵＥＴが供給され、他方の入力端子は、配線ＰＲ＿ＭＩＳＳ＜０＞を介して中継配線ＰＲ＿ＭＩＳＳ＿ＡＡに接続される。他方の入力端子は、トランジスタ７３，７５をそれぞれ介して、電源電圧ＶＤＤが供給される電源配線にも接続される。ＮＡＮＤ回路７４の出力端子からは、ヒット信号ＲＲＨＩＴＢ＿Ａが取り出される。ＮＡＮＤ回路７４の出力端子はまた、トランジスタ７５のゲートに接続される。
【００７３】
以上の構成により、仮にトランジスタ７６−ｍ（ｍ＝０，３，６，９，１２，１５，１８，２１，２４，２７，３０，３３，３６，３９），７７がすべてオフであったとすると、ヒット信号の生成を開始する前、すなわちヒット信号生成イネーブル信号ＲＦＵＥＴがロウレベルである場合には、トランジスタ７３がオンとなることから、中継配線ＰＲ＿ＭＩＳＳ＿ＡＡの電位はハイレベルに維持される。一方で、ＮＡＮＤ回路７４の一方の入力端子にはロウレベルが供給されることから、ＮＡＮＤ回路７４の出力であるヒット信号ＲＲＨＩＴＢ＿Ａはハイレベル（非活性状態）となる。その後、ヒット信号の生成を開始することになり、ヒット信号生成イネーブル信号ＲＦＵＥＴがハイレベルに活性化されると、ＮＡＮＤ回路７４の一方の入力端子にハイレベルが供給され始め、一方でＮＡＮＤ回路７４の他方の入力端子の電位はハイレベルに維持されることから、ＮＡＮＤ回路７４の出力であるヒット信号ＲＲＨＩＴＢ＿Ａはロウレベル（活性状態）となる。一旦ロウレベルになった後のヒット信号ＲＲＨＩＴＢ＿Ａの電位は、トランジスタ７５がオンとなることから、ヒット信号生成イネーブル信号ＲＦＵＥＴがハイレベルである間、ロウレベルに維持される。
【００７４】
以上はトランジスタ７６−ｍ（ｍ＝０，３，６，９，１２，１５，１８，２１，２４，２７，３０，３３，３６，３９），７７がすべてオフであったという仮定の下での話であるが、実際には、これらのいずれかひとつ以上がオンとなる場合がある。これは、ヒューズ素子３４Ａ０〜３４Ａ１３に記憶されるロウアドレスがロウアドレス生成回路３１（図２）から供給されたロウアドレスに一致しない場合、又はヒューズ素子３４ＡＥに記憶されるヒューズ素子イネーブル情報が、ヒューズ素子３４Ａ０〜３４Ａ１３にロウアドレスが記憶されていないことを示している場合に相当する。ヒット信号生成イネーブル信号ＲＦＵＥＴは、ＮＯＴ回路７０を介して中継配線ＦＵＥＢに供給されているので、ヒット信号生成イネーブル信号ＲＦＵＥＴがハイレベルに活性化されている場合、中継配線ＦＵＥＢの電位はロウレベルに維持される。したがって、トランジスタ７６−ｍ（ｍ＝０，３，６，９，１２，１５，１８，２１，２４，２７，３０，３３，３６，３９），７７のいずれかひとつ以上がオンになると、配線ＰＲ＿ＭＩＳＳ＜０＞及び中継配線ＰＲ＿ＭＩＳＳ＿ＡＡを介して、ＮＡＮＤ回路７４の他方の入力端子にロウレベルが供給されることになる。
【００７５】
ここで、トランジスタ７５，７６−ｍ，７７のオン抵抗をそれぞれＲ７５，Ｒ７６，Ｒ７７とし、ＮＯＴ回路７０のロウ出力をしているトランジスタ（不図示）のオン抵抗をＲ７０とすると、各トランジスタは、これらの間に次の関係が成立するよう調整されている。
Ｒ７５＞（Ｒ７６＋Ｒ７０）
Ｒ７５＞（Ｒ７７＋Ｒ７０）
【００７６】
こうすることで、ＮＡＮＤ回路７４は、トランジスタ７６−ｍ（ｍ＝０，３，６，９，１２，１５，１８，２１，２４，２７，３０，３３，３６，３９），７７のいずれかひとつ以上がオンになった場合に、他方の入力端子の電位がロウレベルになったと判定するようになる。したがって、ヒューズ素子３４Ａ０〜３４Ａ１３に記憶されるロウアドレスがロウアドレス生成回路３１（図２）から供給されたロウアドレスに一致しない場合、又はヒューズ素子３４ＡＥに記憶されるヒューズ素子イネーブル情報が、ヒューズ素子３４Ａ０〜３４Ａ１３にロウアドレスが記憶されていないことを示している場合、ヒット信号生成イネーブル信号ＲＦＵＥＴはハイレベルに変化する。これは、図６に示した回路構成により、図４（ｂ）に示したＮＡＮＤ回路６３Ａａから出力されるヒット信号ＲＲＨＩＴＢ＿Ａと同じ結果が得られることを意味している。
【００７７】
以上説明したように、本実施の形態による半導体装置１によれば、「本発明によるｎ列構成」を採用した場合に、ヒット信号を生成することが可能になる。つまり、「本発明によるｎ列構成」を有する半導体装置を実現することが可能になる。
【００７８】
次に、「従来型の３列構成」について、そのメリット（回路面積の削減）とデメリット（「１列構成」と比べた場合のトリミング時間の伸長）を説明する。以下の説明で用いる「ヒューズ素子３４ａ」という構成は、ヒューズ回路３４を構成する個々のヒューズ素子を指す。
【００７９】
図７（ａ）は、１２個のヒューズ素子３４ａを「３列構成」で配置した例を示す図であり、図７（ｂ）は、１２個のヒューズ素子３４ａを「１列構成」で配置した例を示す図である。図３を参照しながら説明したように、各列の配列方向（ｘ方向）に隣接するヒューズ素子３４ａの間は、相互干渉を防ぐため、一定距離Ｌ１だけ離す必要がある。例としてＬ１が図７に示すように３μｍであるとすると、図７（ａ）に示す「３列構成」では、ｘ方向の全体幅は１１μｍとなる。一方、図７（ｂ）に示す「１列構成」では、ｘ方向の全体幅は３３μｍとなる。
【００８０】
図８（ａ）は、より多くのヒューズ素子３４ａを「３列構成」で配置した半導体装置の平面図であり、図８（ｂ）は、より多くのヒューズ素子３４ａを「１列構成」で配置した半導体装置の平面図である。同図に示すように、実際の半導体装置では、接地配線Ｇの両側にヒューズ素子領域Ａが設けられ、各ヒューズ素子領域Ａ内に、複数のヒューズ素子３４ａが３列又は１列で配置される。これらヒューズ素子３４ａの一端は接地配線Ｇに接続され、他端は、ヒューズ素子領域Ａを挟んで接地配線Ｇの反対側に設けられる救済回路３３（比較回路３５）に接続される。なお、接地配線Ｇの両側にヒューズ素子領域Ａを設けるのは、接地配線Ｇを共通化でき、したがって、接地配線Ｇの総延長を短縮できるからである。
【００８１】
図９（ａ）〜（ｃ）は、さらに多数のヒューズ素子３４ａを集積した例を示す図である。
【００８２】
図９（ａ）（ｂ）に示すヒューズ素子セット９０は、多数のヒューズ素子３４ａからなるヒューズ素子の集合体であり、図８（ｂ）と同様の構成を有している。すなわち、ヒューズ素子セット９０では、１本の接地配線Ｇの両側に、それぞれ７９２個のヒューズ素子３４ａが「１列構成」で配置されている。一方、図９（ｃ）に示すヒューズ素子セット９１は、図８（ａ）と同様の構成を有している。すなわち、ヒューズ素子セット９１では、１本の接地配線Ｇの両側に、それぞれ７９２個のヒューズ素子３４ａが「３列構成」で配置されている。
【００８３】
図９（ａ）では、３８０１６ビット分に相当する２４個のヒューズ素子セット９０が、６×４のマトリクス状に配置される。また、図９（ｂ）では、２４個のヒューズ素子セット９０が、２×１２のマトリクス状に配置される。一方、図９（ｃ）では、２４個のヒューズ素子セット９１が、図９（ａ）の例と同じ６×４のマトリクス状に配置される。
【００８４】
ヒューズ素子セット９０，９１のｘ方向の長さをそれぞれｗ１，ｗ３とすると、ｗ１は、ｗ３の３倍（ｗ３×３）にほぼ等しくなる。その結果、図９（ａ）の例におけるｘ方向の全体長Ｌ１は、図９（ｃ）の例におけるｘ方向の全体長Ｌ３の３倍（Ｌ３×３）にほぼ等しくなる。これに対し、図９（ｂ）の例におけるｘ方向の全体長Ｌ２は、Ｌ３にほぼ等しい値となる。
【００８５】
一方、図９（ａ）の例におけるｙ方向の全体長Ｈ１及び図９（ｂ）の例におけるｙ方向の全体長Ｈ２は、図９（ｃ）の例におけるｙ方向の全体長Ｈ３に対し、それぞれ実測値でＨ３×０．８１，Ｈ３×２．４３となる。それぞれＨ３，Ｈ３×３とならないのは、「３列構成」であるヒューズ素子セット９１のｙ方向の長さが、「１列構成」であるヒューズ素子セット９０のｙ方向の長さに比べて長くなるためである。
【００８６】
以上の結果より、図９（ａ）〜（ｃ）それぞれにおけるヒューズ回路３４の回路面積の比は、３×０．８１：１×２．４３：１×１＝２．４３：２．４３：１となる。つまり、「３列構成」を採用した図９（ｃ）の例では、「１列構成」を採用した図９（ａ）（ｂ）の例に比べ、ヒューズ回路３４が占有する回路面積を１／２．４３に削減することが実現されている。これが、「従来型の３列構成」のメリットである。
【００８７】
しかしながら、このようなメリットの一方で、「従来型の３列構成」には、「１列構成」の場合と比べて量産工程でのトリミングに時間がかかるというデメリットがある。この傾向は、特に欠陥メモリセルの数が減ってくる量産後期において顕著である。以下、詳しく説明する。
【００８８】
初めに、図１０（ａ）は、「３列構成」を採用する場合のトリミングの順序の説明図である。これは、「従来型の３列構成」と「本発明による３列構成」に共通である。なお、同図に示した矢印は、シングルビームトリマの軌跡を示している。また、同図のヒューズ素子３４ａ内に示す数字は、トリミングの順番を示している。
【００８９】
図１０（ａ）に示すように、シングルビームトリマを用いる場合、まず一端側から他端側に向かって１列目をトリミングし、他端側に至ったら改列して、他端側から一端側に向かって２列目をトリミングする。２列目の端部に至ったら再度改列し、一端側から他端側に向かって３列目をトリミングする。このように、２度の改列を経て、３列分すべてのヒューズ素子３４ａのトリミングが終了する。
【００９０】
次に、図１０（ｂ）は、「従来型の３列構成」を採用する場合のトリミングの順序の説明図である。同図のヒューズ素子３４ａ内に示す符号Ａ０〜Ａ１３，ＡＥは、当該ヒューズ素子３４ａが単一のヒューズ素子グループに属することを示しており、さらに、符号Ａ０〜Ａ１３は、当該ヒューズ素子３４ａがロウアドレスの対応するビットを記憶するものであることを示し、符号ＡＥは、当該ヒューズ素子３４ａがヒューズ素子イネーブル情報を記憶していることを示している。
【００９１】
図１０（ｂ）に示すように、「従来型の３列構成」では、１つのヒューズ素子グループに属するヒューズ素子が３列に跨って配置される。したがって、１つのヒューズ素子グループに関してトリミングする必要のある列の数は「３」となる。これにより、１つのヒューズ素子グループについてのトリミング処理には、２回の改列が必ず必要となる。
【００９２】
このように、「従来型の３列構成」では１本の欠陥ワード線ＷＬに関するトリミング処理に２回の改列が必ず必要となるのに対し、「１列構成」の場合には、単一のヒューズ素子グループに属するヒューズ素子が１列に並ぶことから、１つのヒューズ素子グループについてトリミング処理を行う際、改列を行う必要がない。このことは、傾向として、「従来型の３列構成」を採用した場合の改列回数が「１列構成」を採用した場合の改列回数に比べて多くなる結果を生み、「従来型の３列構成」でのトリミングに時間がかかる原因となっていた。また、このような改列回数の差は、特に欠陥ワード線ＷＬが少ない場合に大きくなることから、「従来型の３列構成」におけるトリミング時間の伸長傾向は、特に欠陥メモリセルの数が減ってくる量産後期において顕著であった。
【００９３】
本実施の形態による半導体装置１によれば、「本発明による３列構成」を採用していることから、回路面積削減という「従来型の３列構成」のメリットを維持できる一方、トリミング時間の長期化というデメリットを解消できる。以下、詳しく説明する。
【００９４】
図１０（ｃ）は、「本発明による３列構成」を採用する場合のトリミングの順序の説明図である。同図のヒューズ素子３４ａ内に示す符号の意味は、図１０（ｂ）と同様である。図１０（ｃ）に示すように、「本発明による３列構成」では、１つのヒューズ素子グループに属するヒューズ素子がすべて同一列内に配置される。したがって、１つのヒューズ素子グループに関してトリミングする必要のある列の数は「１」となることから、１つのヒューズ素子グループについてトリミング処理を行う際に、改列を行う必要がなくなっている。
【００９５】
このように、「本発明による３列構成」では、１つのヒューズ素子グループについてトリミング処理を行う際に改列が必要とされないことから、「１列構成」と同程度の時間でトリミング処理を終えることが可能になっている。つまり、「従来型の３列構成」に比べて短い時間でトリミング処理を終えることが可能になっており、「従来型の３列構成」のデメリットが解消されている。
【００９６】
次に、プロセスの習熟度と、トリミング時間との関係について説明する。
【００９７】
図１１（ａ）は、プロセスの習熟度とトリミングが必要なヒューズ素子の数（トリミング本数）との関係を示す図である。同図の横軸は年月であり、縦軸はウェハ１枚あたりのトリミング本数である。また、同図には、２種類のＤＲＡＭ製品Ｐ１，Ｐ２のそれぞれについて、ウェハ試験工程を経たウェハ１枚あたりのトリミング本数の月ごとの平均値を示している。
【００９８】
図１１（ａ）に示すように、量産工程が開始された直後のトリミング本数は、比較的少ない値となっている。これは、詳しくは後述するが、量産工程の開始直後にはウェハ上に形成される半導体装置の歩留まり（１枚のウェハ上に形成される全半導体装置のうち、ウェハ試験工程で破棄しなかった半導体装置の割合）が悪く、トリミングに至る前に破棄されてしまうものが多数存在するからである。その後、プロセスの習熟に伴って歩留まりが改善してくると、トリミング本数が増加する。そして、概ね数か月以内にピークを迎えた後、漸減していく。
【００９９】
図１１（ｂ）は、トリミング本数の推移をモデル化したものである。同図の横軸は時間であり、縦軸は、１枚のウェハ内に用意された全ヒューズ素子のうち、ウェハ試験の結果トリミング対象となったヒューズ素子の割合（トリミング率）である。なお、「トリミング対象となったヒューズ素子」とは、ロウアドレスを記憶させることとなったヒューズ素子グループに属するヒューズ素子という意味であり、レーザで切断されるヒューズ素子という意味ではない。トリミング率が高いほど、ウェハのトリミング処理に要する時間がかかり、製造コストが高くなる。
【０１００】
トリミング率は、半導体装置の歩留まりと予備選択線の使用率の積で表すことができる。なお、予備選択線の使用率とは、破棄しなかった半導体装置内に予め用意された予備選択線のうち、実際に使用されることとなった予備選択線の割合である。
【０１０１】
量産前期では、プロセスがなかなか安定しないため、歩留まりが６０％、予備選択線の使用率が８０％と、ともに比較的悪い値をとり、図１１（ｂ）に示すように、トリミング率は４８％（＝６０％×８０％）と算出される。一方、量産中期に入ると、歩留まりが９０％と改善する一方で、予備選択線の使用率は８０％と高いまま維持される。したがって、トリミング率は７２％（＝９０％×８０％）に増加する。量産後期には、歩留まりが９０％と高い値を維持しつつ、予備選択線の使用率が３０％に改善する。したがって、トリミング率は２７％（＝９０％×３０％）に低下する。
【０１０２】
図１２は、トリミング率とトリミング時間の関係を示す図である。同図では、横軸をトリミング率、縦軸をトリミング時間としている。また、同図に示す「Ｒ１」は量産中期のトリミング率（７２％）を示し、「Ｒ２」は量産後期のトリミング率（２７％）を示している。
【０１０３】
図１２に示すグラフＧ１は「本発明による３列構成」を採用した本実施の形態による半導体装置１の量産工程におけるトリミング時間、グラフＧ２は「従来型の３列構成」を採用した半導体装置の量産工程におけるトリミング時間、をそれぞれ示している。同図に示されるように、量産中期から量産後期にかけてトリミング率が減少していくに伴い、トリミング時間も一定の割合で低下していくが、「本発明による３列構成」を採用した場合には、グラフＧ１に示されるように、トリミング率が６７％と３３％のときにトリミング時間が大きく低下する。これに対し、「従来型の３列構成」を採用した場合には、グラフＧ２に示されるように、このような段階的なトリミング時間の低下は見られない。その結果、トリミング率が６７％を下回る状況（量産中期以降）になると、「従来型の３列構成」でのトリミング時間は、「本発明による３列構成」でのトリミング時間を大きく上回ることになる。
【０１０４】
以上説明したように、本実施の形態による半導体装置１によれば、同一のヒューズ素子グループに属する所定個のヒューズ素子が同一列に配置されることから、そうでない場合に比べ、トリミング処理の際の改列回数を減らせる。したがって、トリミング率が低下してくる量産後期において特に、ヒューズ素子の列数増に伴うトリミング時間の伸長を抑制することが可能になる。
【０１０５】
次に、本発明の好ましい第２の実施の形態について詳細に説明する。本実施の形態による半導体装置は、ｘ方向に隣り合って配置される２つのヒューズ素子セットを、一方のヒューズ素子セットに含まれるヒューズ素子列と、他方のヒューズ素子セットに含まれるヒューズ素子列とで、ｙ方向の位置が一致するよう配置する点に特徴を有する。これにより、本実施の形態による半導体装置は、量産前期を含む量産工程全体を通じて、トリミング時間の伸長を抑制できるという効果を奏する。以下、詳しく説明する。
【０１０６】
図１３（ａ）は、ある半導体装置において実際に見られるヒューズ素子セットの配置を示す図である。同図に示すように、この半導体装置は、１２個のヒューズ素子セット９２と、８個のヒューズ素子セット９３とを有しており、ヒューズ素子セット９２が２×６のマトリクス状に配置され、そのマトリクスのｘ方向の両側に、ヒューズ素子セット９３が４個ずつｙ方向に１列に並べて配置された構成を有している。なお、ヒューズ素子セット９２，９３はともに「３列構成」を適用されている。また、ヒューズ素子セット９２は１１５２個のヒューズ素子３４ａを含み、ヒューズ素子セット９３は４４８個のヒューズ素子３４ａを含んでいる。
【０１０７】
図１３（ｂ）は、図１３（ａ）を拡大した図である。同図では、１つの丸印が１つのヒューズ素子を示し、点線がシングルビームトリマの軌跡ＴＬを示している。同図に示す例では、ヒューズ素子セット９２に関して３６列、ヒューズ素子セット９３に関して２４列のヒューズ素子が配置されており、このうちｙ方向の位置が一致している列は８列ある（８列一致）。したがって、軌跡ＴＬの列数（以下、「トリミング列数」という）は（３６−８）＋（２４−８）＋８＝５２となる。これは、トリミングの際に最大で５１回の改列を行わなければならないことを意味している。
【０１０８】
一方、図１４は、本実施の形態による半導体装置におけるヒューズ素子セット９２，９３の配置を示す図である。同図に示すように、本実施の形態に半導体装置では、図１３（ｂ）に示したヒューズ素子セット９２，９３の位置をｙ方向に調整し、より多くの列で、ヒューズ素子セット９２を構成するヒューズ素子の列のｙ方向の位置と、ヒューズ素子セット９３を構成するヒューズ素子の列のｙ方向の位置とが一致するようにしている。より具体的には、ヒューズ素子セット９３が有する２４列分のヒューズ素子すべてについて、ヒューズ素子セット９２に設けられるヒューズ素子とｙ方向の位置が一致するようにしている（２４列一致）。
【０１０９】
このような配置を採用したことにより、本実施の形態に半導体装置では、トリミング列数が（３６−２４）＋（２４−２４）＋２４＝３６本となっている。これは、トリミングの際に必要となる改列の回数が、最大でも３５回で済むことを意味する。したがって、５１回の改列を行わなければならない図１３の例に比べ、トリミング時間の伸長が抑制されていると言える。
【０１１０】
図１５は、図１３（ｂ）の例（８行一致）と、図１４の例（２４行一致）とのそれぞれについて、トリミング時間と歩留まりの関係を示す図である。ただし、この図では、予備選択線の使用率は一定であるとしている。同図に示すように、少なくとも歩留まりが６０％から１００％の範囲においては、歩留まりによらず、２４行一致を採用することにより、８列一致の場合に比べて短いトリミング時間が実現されている。半導体装置の歩留まりは、図１１（ｂ）を参照しながら説明したように、量産前期には概ね６０％、量産中後期には概ね９０％であることを考慮すると、図１５に示した結果から、本実施の形態による半導体装置によれば、量産前期を含む量産工程全体を通じて、トリミング時間の伸長が抑制されていると言える。
【０１１１】
以上説明したように、本実施の形態による半導体装置によれば、量産前期を含む量産工程全体を通じて、トリミング時間の伸長が抑制される。
【０１１２】
次に、本発明の好ましい第３の実施の形態について詳細に説明する。第３の実施の形態は、第２の実施の形態にしたがって配置されたヒューズ素子のトリミング方法に関するもので、ｘ方向とｙ方向とに展開して配置される複数のヒューズ素子セットそれぞれに含まれる複数のヒューズ素子を、相対的にｙ方向の中央部に位置するものから優先してトリミングするようにする。これにより、予備ワード線用のヒューズ素子セットと、予備ビット線用のヒューズ素子セットとが同一平面内に混在して配置される場合など、複数種類のヒューズ素子セットが混在する場合にも、トリミング時間の伸長を抑制できるようになる。以下、詳しく説明する。
【０１１３】
図１６（ａ）、図１７（ａ）、図１８（ａ）はそれぞれ、互いに同数のヒューズ素子を有し、それぞれ「本発明による３列構成」が適用された複数のヒューズ素子セット９４の配置例を示す図である。これらの図に示す配置は、ロウデコーダ１２又はカラムデコーダ１６など他の回路の配置や、それらの回路までの配線距離などによって決められているものであり、トリミング時間を考慮して決められているものではない。また、各図において、ヒューズ素子セット９４を表す四角形の中に「ＲＯＷ」と記載しているのは予備ワード線用ヒューズ素子セットであり、「ＣＯＬ」と記載しているのは予備ビット線用ヒューズ素子セットである。
【０１１４】
図１６（ａ）の例では、１６個のヒューズ素子セット９４が４×４のマトリクス状に配置され、ｙ方向の一端側に位置する８個が予備ワード線用、ｙ方向の他端側に位置する８個が予備ビット線用となる。また、図１７（ａ）の例では、１６個のヒューズ素子セット９４が４×４のマトリクス状に配置され、ｘ方向の中央に位置する２列分計８個が予備ビット線用、その他の８個が予備ワード線用となる。さらに、図１８（ａ）の例では、１６個のヒューズ素子セット９４が２×８のマトリクス状に配置され、ｙ方向の一端側に位置する８個が予備ビット線用、ｙ方向の他端側に位置する８個が予備ワード線用となる。
【０１１５】
ここで、予備選択線の使用率が小さくなる量産後期においては、一般に、予備ワード線が予備ビット線に優先して用いられる。したがって、予備ワード線用のヒューズ素子は、予備ビット線用のヒューズ素子に比べて多くトリミングされることになるので、以下ではこれを前提にして説明を進める。
【０１１６】
本実施の形態によるトリミング方法では、マトリクスのｙ方向の中央部に近いヒューズ素子ほどトリミングの優先順位を高く、遠いヒューズ素子ほどトリミングの優先順位を低くする。図１６（ｂ）は、図１６（ａ）に示した配置を有する半導体装置においてこのようなトリミング方法を行う場合のシングルビームトリマの軌跡ＴＬの例を、図１６（ａ）に重ねて描いた図である。ただし、この例では、予備ワード線用のヒューズ素子が、ヒューズ素子セット９４の個数で５と１／３個分、予備ビット線用のヒューズ素子が、ヒューズ素子セット９４の個数で１と１／３個分、それぞれトリミング対象となったとしている。なお、同図及び後掲の各図において、各辺を実線で描いたヒューズ素子セット９４は、その内部のすべてのヒューズ素子がトリミング対象となっていることを表し、各辺を破線で描いたヒューズ素子セット９４は、その内部にあるヒューズ素子の１／３がトリミング対象となっていることを表し、各辺を点線で描いたヒューズ素子セット９４は、その内部にあるヒューズ素子がトリミング対象となっていないことを表している。
【０１１７】
図１６（ｂ）の例では、同図から明らかなように、本実施の形態によるトリミング方法でトリミング対象となった列はいずれも列全体がトリミング対象となっており、トリミング対象とならなかった列はいずれも列全体がトリミング対象となっていない。これは、改列回数が最小限に抑えられていることを意味する。したがって、図１６（ａ）の配置に本実施の形態によるトリミング方法を適用したことで、トリミング時間の伸長が抑制されていると言える。
【０１１８】
図１７（ｂ）は、図１７（ａ）に示した配置を有する半導体装置において本実施の形態によるトリミング方法を行う場合のシングルビームトリマの軌跡ＴＬの例を、図１７（ａ）に重ねて描いた図である。同図においてトリミング対象となったヒューズ素子の数は、図１６（ｂ）の場合と同じである。
【０１１９】
図１７（ｂ）の例では、同図に示されるように、一部の列において、予備ワード線用のヒューズ素子のみがトリミング対象となり、予備ビット線用のヒューズ素子はトリミング対象となっていない。しかしながら、上述したように、ヒューズ素子セットの配置はトリミング時間を考慮して決められるものではなく、かつ、図１７（ｂ）の例において予備ワード線用のヒューズ素子のみに着目すれば、図１６（ｂ）の例と同様、改列回数が最小限に抑えられていると言える。予備ビット線用のヒューズ素子のみに着目する場合も同様である。したがって、図１７（ａ）の配置に本実施の形態によるトリミング方法を適用した場合にもやはり、トリミング時間の伸長が抑制されていると言える。
【０１２０】
図１８（ｂ）は、図１８（ａ）に示した配置を有する半導体装置において本実施の形態によるトリミング方法を行う場合のシングルビームトリマの軌跡ＴＬの例を、図１８（ａ）に示した配置に重ねて描いた図である。ただし、この例では、予備ワード線用のヒューズ素子が、ヒューズ素子セット９４の個数で６と２／３個分、予備ビット線用のヒューズ素子が、ヒューズ素子セット９４の個数で４と２／３個分、それぞれトリミング対象となったとしている。
【０１２１】
図１８（ｂ）の例では、図１６（ｂ）の場合と同様、本実施の形態によるトリミング方法でトリミング対象となった列はいずれも列全体がトリミング対象となっており、トリミング対象とならなかった列はいずれも列全体がトリミング対象となっていない。これは、改列回数が最小限に抑えられていることを意味する。したがって、図１８（ａ）の配置に本実施の形態によるトリミング方法を適用したことで、トリミング時間の伸長が抑制されていると言える。
【０１２２】
以上説明したように、本実施の形態によるトリミング方法によれば、複数種類のヒューズ素子セットが混在する場合にも、トリミング時間の伸長が抑制される。
【０１２３】
次に、本発明の好ましい第４の実施の形態について詳細に説明する。第４の実施の形態は、量産工程ではトリミング対象とならないテスト回路用のヒューズ素子を有する半導体装置に関するものであって、このような半導体装置において、各ヒューズ素子が第２の実施の形態に即して配置され、かつ第３の実施の形態によるトリミング方法によってトリミングされる場合に、トリミング時間の伸長を抑制できるようにする。以下、詳しく説明する。
【０１２４】
図１９は、本実施の形態による半導体装置における、ヒューズ素子セット９４の配置例を示す図である。同図に示した半導体装置は、予備ワード線用及び予備ビット線用以外のヒューズ素子の他に、テスト回路用のヒューズ素子も有している。同図の例では、８個のヒューズ素子セット９４が２×４のマトリクス状に配置され、そのうちｙ方向の一端側に位置する４個を予備ワード線用、ｙ方向の他端側に位置する４個のうちの３個を予備ビット線用、ｙ方向の他端側の最端部に位置する１個をテスト回路用（同図では、ヒューズ素子セット９４を表す四角形の中に「ｅｔｃ．」と記載している）としている。
【０１２５】
テスト回路用のヒューズ素子は半導体装置の開発時に用いるものであるため、上述したように、量産工程ではトリミング対象とはならない。したがって、図１９に示したように、第３の実施の形態によるトリミング方法で優先順位が最も低くなる位置にテスト回路用のヒューズ素子を配置することで、特に量産後期のようにトリミング対象とならないヒューズ素子が多数存在する場合に、トリミング時間の伸長を抑制することが可能になる。
【０１２６】
なお、第４の実施の形態では、量産工程でトリミング対象とならないヒューズ素子を対象としたが、半導体装置には、例えば電圧回路用のヒューズ素子など、逆に量産工程で必ずトリミング対象となるヒューズ素子が含まれる場合もある。この場合には、そのようなヒューズ素子を含むヒューズ素子セットを、優先順位が最も高くなるマトリクスの中央部に配置することで、結果的にトリミング時間の伸長を抑制することが可能になる。
【０１２７】
以上、本発明の好ましい実施の形態について説明したが、本発明は、上記の実施の形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【０１２８】
例えば、上記各実施の形態ではトリマの軌跡が直線であることを前提として説明したが、実際には直線でない場合もあり得る。これは、トリミング対象のヒューズ素子であっても必ずしも切断されるわけではないことから、トリマ制御プログラムの仕様によっては、そのような切断対象でないヒューズ素子を回避して他のヒューズ素子を優先して切断する結果、トリマが直線的でない動きをする場合があるからである。しかし、このようなトリマを用いる場合であっても、「本発明によるｎ列構成」を採用することで、ヒューズ素子の列数増に伴うトリミング時間の伸長を抑制することは可能である。
【符号の説明】
【０１２９】
１ 半導体装置
１０ 入出力インターフェイス回路
１２ ロウデコーダ
１４ Ｉ／Ｏ制御回路
１６ カラムデコーダ
２０ メモリセルアレイ
３０ アドレスラッチ回路
３１ ロウアドレス生成回路
３２ ロウアドレスカウンタ
３３ 救済回路
３４ ヒューズ回路
３４Ａ〜３４Ｃ ヒューズ素子グループ
３４Ａ０〜３４Ａ１３，３４ＡＥ，３４Ｂ０〜３４Ｂ１３，３４ＢＥ，３４Ｃ０〜３４Ｃ１３，３４ＣＥ ヒューズ素子
３５ 比較回路
３６ アドレス情報生成回路
３７ ロウアドレスプリデコーダ
３８ ロウアドレスデコーダ
５０ 制御回路
６０Ａ０〜６０Ａ１３，６０Ｂ０〜６０Ｂ１３，６０Ｃ０〜６０Ｃ１３，６１Ａ〜６１Ｃ 切断判定回路
６２Ａ０〜６２Ａ１３，６２Ｂ０〜６２Ｂ１３，６２Ｃ０〜６２Ｃ１３ アドレス比較回路
６３Ａ〜６３Ｃ ヒット信号生成回路
６３Ａａ〜６３Ｃａ ＮＡＮＤ回路
６４ 中継回路
７０，８５，８６ ＮＯＴ回路
７６−０，７６−３，７６−６，７６−９，７６−１２，７６−１５，７６−１８，７６−２１，７６−２４，７６−２７，７６−３０，７６−３３，７６−３６，７６−３９，７７，８０，８１ Ｎ型チャネルＭＯＳトランジスタ
７３，７５，８２〜８４ Ｐ型チャネルＭＯＳトランジスタ
７４ ＮＡＮＤ回路
８７ トランスファーゲート
９０〜９４ ヒューズ素子セット
Ａ ヒューズ素子領域
ＢＬ ビット線
Ｇ 接地配線
ＭＣ メモリセル
Ｖ ビアホール
ＷＬ ワード線
【特許請求の範囲】
【請求項１】
第１の方向に延伸する接地配線と、
前記接地配線の前記第１の方向と平面内で垂直な第２の方向の一方側に設けられた第１のヒューズ素子領域に、前記第１の方向に沿って複数列に並べて配置され、かつそれぞれの一端が前記接地配線に共通に接続される複数のヒューズ素子と、
前記第１のヒューズ素子領域を挟んで前記接地配線の反対側に設けられ、前記第１のヒューズ素子領域に配置された前記複数のヒューズ素子それぞれの他端と接続される第１の救済回路とを備え、
前記複数のヒューズ素子は、それぞれ1つの欠陥選択線を示すアドレス情報を記憶する複数のヒューズ素子グループに所定個ずつグループ化され、
同一のヒューズ素子グループに属する前記所定個のヒューズ素子は、同一列に配置される
ことを特徴とする半導体装置。
【請求項２】
前記複数のヒューズ素子は、前記接地配線の前記第２の方向の他方側に設けられた第２のヒューズ素子領域にも、前記第１の方向に沿って複数列に並べて配置され、
前記第２のヒューズ素子領域を挟んで前記接地配線の反対側に設けられ、前記第２のヒューズ素子領域に配置された前記複数の第２のヒューズ素子それぞれの他端と接続される第２の救済回路をさらに備える
ことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記複数のヒューズ素子は、前記第１のヒューズ素子領域に３列に並べて配置される
ことを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記複数のヒューズ素子は、前記第２のヒューズ素子領域に３列に並べて配置される
ことを特徴とする請求項２に記載の半導体装置。
【請求項５】
互いに異なる列に配置され、かつ互いに隣接する２つの前記ヒューズ素子間の前記第１の方向の離隔距離は、トリミング用レーザの相互干渉を防止できる最低離隔距離よりも短い
ことを特徴とする請求項１乃至４のいずれか一項に記載の半導体装置。
【請求項６】
互いに異なる列に配置され、かつ互いに隣接する２つの前記ヒューズ素子は、前記最低離隔距離以上に離隔して配置される
ことを特徴とする請求項５に記載の半導体装置。
【請求項７】
アドレス情報の入力を受け付けるアドレス入力回路をさらに備え、
前記複数のヒューズ素子グループは予備選択線ごとに設けられ、
前記第１の救済回路は、
前記複数のヒューズ素子グループそれぞれが記憶しているアドレス情報と、前記アドレス入力回路が受け付けた前記アドレス情報とを比較する比較回路と、
前記比較回路の比較結果に基づき、前記アドレス入力回路が受け付けた前記アドレス情報を記憶する前記ヒューズ素子グループがあった場合には、該ヒューズ素子グループに対応する予備選択線を示すアドレス情報を出力し、前記アドレス入力回路が受け付けた前記アドレス情報を記憶する前記ヒューズ素子グループがなかった場合には、前記アドレス入力回路が受け付けた前記アドレス情報を出力するアドレス出力回路と
を有することを特徴とする請求項１乃至６のいずれか一項に記載の半導体装置。
【請求項８】
それぞれ、第１の方向に延伸する接地配線と、前記接地配線の前記第１の方向と平面内で垂直な第２の方向の両側にそれぞれ前記第１の方向に沿って複数列に並べて配置された複数のヒューズ素子とを有する複数のヒューズ素子セットを備え、
前記複数のヒューズ素子セットそれぞれに含まれる前記複数のヒューズ素子は、それぞれ1つの欠陥選択線を示すアドレス情報を記憶する複数のヒューズ素子グループに所定個ずつグループ化され、
同一のヒューズ素子グループに属する前記所定個のヒューズ素子は、同一列に配置される
ことを特徴とする半導体装置。
【請求項９】
前記複数のヒューズ素子セットは、少なくとも前記第１の方向に隣り合って配置された第１及び第２のヒューズ素子セットを含み、
前記第１及び第２のヒューズ素子セットは、前記第１のヒューズ素子セットに含まれるヒューズ素子列と、前記第２のヒューズ素子セットに含まれるヒューズ素子列とで、前記第２の方向の位置が一致するよう配置される
ことを特徴とする請求項８に記載の半導体装置。
【請求項１０】
それぞれ、第１の方向に延伸する接地配線と、前記接地配線の前記第１の方向と平面内で垂直な第２の方向の両側にそれぞれ前記第１の方向に沿って複数列に並べて配置された複数のヒューズ素子とを有する複数のヒューズ素子セットを備え、
前記複数のヒューズ素子セットそれぞれに含まれる前記複数のヒューズ素子は、それぞれ1つの欠陥選択線を示すアドレス情報を記憶する複数のヒューズ素子グループに所定個ずつグループ化され、
同一のヒューズ素子グループに属する前記所定個のヒューズ素子は、同一列に配置され、
前記複数のヒューズ素子セットは、前記第１の方向と、前記第２の方向とに展開して配置される半導体装置において、前記複数のヒューズ素子をトリミングするトリミング方法であって、
前記複数のヒューズ素子のうち、相対的に前記第２の方向の中央部に位置するものを優先してトリミングする
ことを特徴とするトリミング方法。
【請求項１】
第１の方向に延伸する接地配線と、
前記接地配線の前記第１の方向と平面内で垂直な第２の方向の一方側に設けられた第１のヒューズ素子領域に、前記第１の方向に沿って複数列に並べて配置され、かつそれぞれの一端が前記接地配線に共通に接続される複数のヒューズ素子と、
前記第１のヒューズ素子領域を挟んで前記接地配線の反対側に設けられ、前記第１のヒューズ素子領域に配置された前記複数のヒューズ素子それぞれの他端と接続される第１の救済回路とを備え、
前記複数のヒューズ素子は、それぞれ1つの欠陥選択線を示すアドレス情報を記憶する複数のヒューズ素子グループに所定個ずつグループ化され、
同一のヒューズ素子グループに属する前記所定個のヒューズ素子は、同一列に配置される
ことを特徴とする半導体装置。
【請求項２】
前記複数のヒューズ素子は、前記接地配線の前記第２の方向の他方側に設けられた第２のヒューズ素子領域にも、前記第１の方向に沿って複数列に並べて配置され、
前記第２のヒューズ素子領域を挟んで前記接地配線の反対側に設けられ、前記第２のヒューズ素子領域に配置された前記複数の第２のヒューズ素子それぞれの他端と接続される第２の救済回路をさらに備える
ことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記複数のヒューズ素子は、前記第１のヒューズ素子領域に３列に並べて配置される
ことを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記複数のヒューズ素子は、前記第２のヒューズ素子領域に３列に並べて配置される
ことを特徴とする請求項２に記載の半導体装置。
【請求項５】
互いに異なる列に配置され、かつ互いに隣接する２つの前記ヒューズ素子間の前記第１の方向の離隔距離は、トリミング用レーザの相互干渉を防止できる最低離隔距離よりも短い
ことを特徴とする請求項１乃至４のいずれか一項に記載の半導体装置。
【請求項６】
互いに異なる列に配置され、かつ互いに隣接する２つの前記ヒューズ素子は、前記最低離隔距離以上に離隔して配置される
ことを特徴とする請求項５に記載の半導体装置。
【請求項７】
アドレス情報の入力を受け付けるアドレス入力回路をさらに備え、
前記複数のヒューズ素子グループは予備選択線ごとに設けられ、
前記第１の救済回路は、
前記複数のヒューズ素子グループそれぞれが記憶しているアドレス情報と、前記アドレス入力回路が受け付けた前記アドレス情報とを比較する比較回路と、
前記比較回路の比較結果に基づき、前記アドレス入力回路が受け付けた前記アドレス情報を記憶する前記ヒューズ素子グループがあった場合には、該ヒューズ素子グループに対応する予備選択線を示すアドレス情報を出力し、前記アドレス入力回路が受け付けた前記アドレス情報を記憶する前記ヒューズ素子グループがなかった場合には、前記アドレス入力回路が受け付けた前記アドレス情報を出力するアドレス出力回路と
を有することを特徴とする請求項１乃至６のいずれか一項に記載の半導体装置。
【請求項８】
それぞれ、第１の方向に延伸する接地配線と、前記接地配線の前記第１の方向と平面内で垂直な第２の方向の両側にそれぞれ前記第１の方向に沿って複数列に並べて配置された複数のヒューズ素子とを有する複数のヒューズ素子セットを備え、
前記複数のヒューズ素子セットそれぞれに含まれる前記複数のヒューズ素子は、それぞれ1つの欠陥選択線を示すアドレス情報を記憶する複数のヒューズ素子グループに所定個ずつグループ化され、
同一のヒューズ素子グループに属する前記所定個のヒューズ素子は、同一列に配置される
ことを特徴とする半導体装置。
【請求項９】
前記複数のヒューズ素子セットは、少なくとも前記第１の方向に隣り合って配置された第１及び第２のヒューズ素子セットを含み、
前記第１及び第２のヒューズ素子セットは、前記第１のヒューズ素子セットに含まれるヒューズ素子列と、前記第２のヒューズ素子セットに含まれるヒューズ素子列とで、前記第２の方向の位置が一致するよう配置される
ことを特徴とする請求項８に記載の半導体装置。
【請求項１０】
それぞれ、第１の方向に延伸する接地配線と、前記接地配線の前記第１の方向と平面内で垂直な第２の方向の両側にそれぞれ前記第１の方向に沿って複数列に並べて配置された複数のヒューズ素子とを有する複数のヒューズ素子セットを備え、
前記複数のヒューズ素子セットそれぞれに含まれる前記複数のヒューズ素子は、それぞれ1つの欠陥選択線を示すアドレス情報を記憶する複数のヒューズ素子グループに所定個ずつグループ化され、
同一のヒューズ素子グループに属する前記所定個のヒューズ素子は、同一列に配置され、
前記複数のヒューズ素子セットは、前記第１の方向と、前記第２の方向とに展開して配置される半導体装置において、前記複数のヒューズ素子をトリミングするトリミング方法であって、
前記複数のヒューズ素子のうち、相対的に前記第２の方向の中央部に位置するものを優先してトリミングする
ことを特徴とするトリミング方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【公開番号】特開２０１３−１０２０１４（Ｐ２０１３−１０２０１４Ａ）
【公開日】平成２５年５月２３日（２０１３．５．２３）
【国際特許分類】
【出願番号】特願２０１１−２４４１９９（Ｐ２０１１−２４４１９９）
【出願日】平成２３年１１月８日（２０１１．１１．８）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
【公開日】平成２５年５月２３日（２０１３．５．２３）
【国際特許分類】
【出願日】平成２３年１１月８日（２０１１．１１．８）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
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