半導体メモリ
【課題】 本発明の実施形態によれば、信頼性の高い半導体メモリを提供することができる。
【解決手段】 半導体メモリは、半導体基板のチャネル領域上に形成されたトンネル絶縁膜と、トンネル絶縁膜上に形成された電荷蓄積膜と、前記電荷蓄積膜上に形成されたブロック絶縁膜と、ブロック絶縁膜上に形成されたゲート電極とを備え、トンネル絶縁膜内にはクーロンブロッケイド条件を満たす導電性微粒子を含む微粒子層がある。
【解決手段】 半導体メモリは、半導体基板のチャネル領域上に形成されたトンネル絶縁膜と、トンネル絶縁膜上に形成された電荷蓄積膜と、前記電荷蓄積膜上に形成されたブロック絶縁膜と、ブロック絶縁膜上に形成されたゲート電極とを備え、トンネル絶縁膜内にはクーロンブロッケイド条件を満たす導電性微粒子を含む微粒子層がある。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体メモリに関する。
【背景技術】
【０００２】
ＭＯＮＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｎｉｔｒｉｄｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型の半導体メモリの発展型として、トンネル絶縁膜中にＳｉ微結晶等の導電性微粒子を含む微粒子層を挿入した構造の半導体メモリが開発されている。この半導体メモリは、クーロンブロッケイド条件を満たすＳｉ微結晶をトンネル絶縁膜で挟んだ二重トンネル接合を用いて、Ｓｉ表面とＳｉ窒化膜（電荷蓄積膜）中のトラップ準位との間でトンネル電流により電荷の出し入れが可能な構造となっている。
【０００３】
この半導体メモリの高信頼化を図るには、電荷保持状態で電荷蓄積膜に蓄積された電荷ができるだけ放出されないようにする必要がある。この半導体メモリでは、Ｓｉ微結晶でのクーロンブロッケイド効果と量子閉じ込めによるエネルギ−障壁ΔＥを利用することで、記憶保持を良くしているが、より記憶保持を良くするには、Ｓｉ微結晶粒径を小さくしてエネルギーバリアΔＥを高くする必要があり、粒径を微小にしようとすればするほど粒径ばらつき制御が困難になるという問題がある。またこの半導体メモリでは、Ｓｉ微結晶でのエネルギー障壁ΔＥを利用することで、記憶保持と高速書込消去の両立に有利にしているが、さらに両者の両立を有利にして低電圧化による高信頼性化を実現するためには、トンネル電界上昇に対するトンネル電流上昇をさらに向上させる必要がある。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００３−７８０５０号公報
【特許文献２】特開２００３−３１８２９３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
そこで本発明の実施形態は、信頼性の高い半導体メモリを提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明の一態様に係る半導体メモリは、半導体基板のチャネル領域上に形成された第１のトンネル絶縁膜と、前記第１のトンネル絶縁膜上に形成されクーロンブロッケイド条件を満たす第１の導電性微粒子を含む第１の微粒子層と、前記第１の微粒子層上に形成された第２のトンネル絶縁膜と、前記第２のトンネル絶縁膜上に形成されクーロンブロッケイド条件を満たし、前記第１の導電性微粒子の平均粒径よりも大きな平均粒径を有する第２の導電性微粒子を含む第２の微粒子層と、前記第２の微粒子層上に形成された第３のトンネル絶縁膜と、前記第３のトンネル絶縁膜上に形成されクーロンブロッケイド条件を満たし、前記第２の導電性微粒子の平均粒径よりも小さな平均粒径を有する第３の導電性微粒子を含む第３の微粒子層と、前記第３の微粒子層上に形成された第４のトンネル絶縁膜と、前記第４のトンネル絶縁膜上に形成された電荷蓄積膜と、前記電荷蓄積膜上に形成されたブロック絶縁膜と、前記ブロック絶縁膜上に形成されたゲート電極と、を備える。
【図面の簡単な説明】
【０００７】
【図１（Ａ）】半導体メモリを示す図。
【図１（Ｂ）】半導体メモリの動作原理を説明するための図。
【図１（Ｃ）】半導体メモリの動作原理を説明するための図。
【図１（Ｄ）】半導体メモリの動作原理を説明するための図。
【図２（Ａ）】第１の実施形態に係る半導体メモリを示す図。
【図２（Ｂ）】第１の実施形態に係る半導体メモリを示す図。
【図２（Ｃ）】第１の実施形態に係る半導体メモリを示す図。
【図３（Ａ）】第１の実施形態に係る半導体メモリの動作原理を説明するための図。
【図３（Ｂ）】第１の実施形態に係る半導体メモリの動作原理を説明するための図。
【図３（Ｃ）】第１の実施形態に係る半導体メモリの動作原理を説明するための図。
【図３（Ｄ）】第１の実施形態に係る半導体メモリの動作原理を説明するための図。
【図４】第１の実施形態に係る半導体メモリの動作原理を説明するための図。
【図５】第１の実施形態に係る半導体メモリを示す図。
【図６（Ａ）】第１の実施形態に係る半導体メモリの動作原理を説明するための図。
【図６（Ｂ）】第１の実施形態に係る半導体メモリの動作原理を説明するための図。
【図７】第１の実施形態に係る半導体メモリの動作原理を説明するための図。
【図８】第２の実施形態に係る半導体メモリを示す図。
【図９（Ａ）】第２の実施形態に係る半導体メモリの動作原理を説明するための図。
【図９（Ｂ）】第２の実施形態に係る半導体メモリの動作原理を説明するための図。
【図９（Ｃ）】第２の実施形態に係る半導体メモリの動作原理を説明するための図。
【図９（Ｄ）】第２の実施形態に係る半導体メモリの動作原理を説明するための図。
【図１０】第２の実施形態に係る半導体メモリの動作原理を説明するための図。
【図１１】第２の実施形態に係る半導体メモリを示す図。
【図１２】第２の実施形態に係る半導体メモリを示す図。
【図１３（Ａ）】第２の実施形態に係る半導体メモリの動作原理を説明するための図。
【図１３（Ｂ）】第２の実施形態に係る半導体メモリの動作原理を説明するための図。
【図１４】第３の実施形態に係る半導体メモリを示す図。
【図１５（Ａ）】第３の実施形態に係る半導体メモリの動作原理を説明するための図。
【図１５（Ｂ）】第３の実施形態に係る半導体メモリの動作原理を説明するための図。
【図１５（Ｃ）】第３の実施形態に係る半導体メモリの動作原理を説明するための図。
【図１５（Ｄ）】第３の実施形態に係る半導体メモリの動作原理を説明するための図。
【図１６】第４の実施形態に係る半導体メモリを示す図。
【発明を実施するための形態】
【０００８】
以下図面を参照して、本発明の各実施形態を説明する。同じ符号が付されているものは同様のものを示す。なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比係数などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比係数が異なって表される場合もある。
【０００９】
はじめにクーロンブロッケイド効果と量子閉じ込めによるエネルギー障壁ΔＥを利用した半導体メモリについて説明する。
【００１０】
図１（Ａ）は、半導体メモリ１００を示す図である。
【００１１】
半導体メモリ１００は、半導体基板１０中に形成されたソース・ドレイン領域２０と、半導体基板１０の表面に形成されたトンネル絶縁膜３０と、トンネル絶縁膜３０上に形成されたシリコン層４５と、シリコン層４５上に形成されたトンネル絶縁膜５０と、トンネル絶縁膜５０上に形成された電荷蓄積膜６０と、電荷蓄積膜６０上に形成されたブロック絶縁膜７０と、ブロック絶膜膜７０上に形成されたゲート電極８０を備える。
【００１２】
半導体基板１０は、Ｐ型のシリコン基板からなる。また、半導体基板は１０、半導体層であってもよい。このときＰ型のシリコン層からなる。
【００１３】
トンネル絶縁膜３０は、半導体基板１０の基板表面を熱酸化することで形成されている。トンネル絶縁膜３０の膜厚は約１ｎｍである。
【００１４】
シリコン層４５は、導電性微粒子４０を含む。シリコン層４５は、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｕｒ Ｄｅｐｏｓｉｔｉｏｎ）等を用いることで形成される。シリコン層４５の膜厚は約１．５ｎｍである。導電性微粒子４０は、例えばＳｉ微結晶である。
【００１５】
トンネル絶縁膜５０の膜厚は約１ｎｍである。
【００１６】
電荷蓄積膜６０はシリコン窒化膜（Ｓｉ３Ｎ４）からなる。電荷蓄積膜６０の膜厚は約５ｎｍである。電荷蓄積膜６０には、ポリシリコンのような浮遊ゲート電極も用いることができる。
【００１７】
ブロック絶縁膜７０の膜厚は約６ｎｍである。
【００１８】
ゲート電極８０は、ｎ＋ポリシリコンからなる。
【００１９】
半導体メモリ１００は、トンネル絶縁膜３０、５０中にクーロンブロッケイド条件を満たす導電性微粒子４０を含むシリコン層４５を挟んだ二重トンネル接合を用いている。二重トンネル接合によって、半導体基板１０の表面と電荷蓄積膜６０中のトラップ準位との間でトンネル現象により電子の出し入れができる。クーロンブロッケイト条件とは、電子１個の充電エネルギーが熱揺らぎよりも大きいことをいう。
【００２０】
電荷蓄積膜６０中のトラップ準位に電子を入れるには、ゲート電極８０に正の電圧を印加する。ゲート電極８０に正の電圧を印加すると、半導体基板１０にキャリア電子の反転層が形成される。このキャリア電子は、シリコン層４５を挟んだトンネル絶縁膜３０、５０を介してトンネル電流により電荷蓄積膜６０中のトラップ準位に注入される。
【００２１】
情報を読み出すには、電荷蓄積膜６０に捉えられた電荷が形成するゲート電極８０から反転層への電界の遮蔽によるドレイン電流の減少を測定する。電荷蓄積膜６０の電子を放出するには、ゲート電極８０に負の電圧を印加する。ゲート電極８０に負の電圧を印加すると、電荷蓄積膜８０に捉えたれた電子はトンネル絶縁膜３０、５０を通過して半導体基板１０に流れる。
【００２２】
図１（Ｂ）は、電荷が保持された状態における半導体メモリ１００のエネルギーバンド図を示す。図１（Ｂ）に示すように、導電性微結晶４０のクーロンブロッケイド効果と量子閉じ込めによるエネルギー障壁ΔＥが、電荷蓄積膜６０に保持された電荷が通過するのを遮る。よって、電荷保持特性を指数関数ｅｘｐ（ΔＥ／ｋＢＴ）に従って改善できる。ｋｂはボルツマン定数、Ｔは絶対温度（Ｋ）である。Ｔは、半導体メモリ（ＮＡＮＤフラッシュ）の動作温度を考慮すると２３３Ｋ以上３５３Ｋ以下である。一般的に、Ｔは室温の３００Ｋで考えられることが多い。より記憶保持を良くするには、Ｓｉ微結晶粒径を小さくしてエネルギーバリアΔＥを高くする必要があり、粒径を微小にしようとすればするほど高度な粒径ばらつき制御が必要である。
【００２３】
図１（Ｃ）は、情報を書き込み・消去する場合の半導体メモリ１００のエネルギーバンド図を示す。図１（Ｃ）に示すように、適当な書き込み・消去電圧をゲート電極８０に印加することで、エネルギー障壁ΔＥの影響を小さくすることができる。よって、情報の担い手となる電子がトンネルできるので高速な書き込み・消去ができる。半導体メモリ１００には、トンネル電界Ｆが印加されている。トンネル電界Ｆが印加されたときのトンネル電流密度は、（トンネル絶縁膜３０のトンネル抵抗）−１・ｅｘｐ［−（ΔＥ−ｑ・Ｔｏｘ・Ｆ）／ｋｂＴ］となる。これは、図１（Ｃ）に示すように実効エネルギー障壁がΔＥ−ｑＴｏｘＦとなるからである。Ｔｏｘはトンネル絶縁膜３０の膜厚を示し、Ｆはトンネル電界を示し、ΔＥはエネルギー障壁を示し、ｑは素電荷を示す。上記から、トンネル電流密度は、トンネル電界Ｆの変化に応じて、定数×ｅｘｐ［（ｑ・Ｔｏｘ／ｋｂＴ）・Ｆ］に従って指数関数的に上昇することがわかる。記憶保持と高速書込消去の両立に有利にするためには、記憶保持に有利になるよう低電界でよりトンネル電流密度が低く、尚且つ、書込消去に有利になるよう高電界でより電流密度が大きいことが求められる。よって定数×ｅｘｐ［（ｑ・Ｔｏｘ ／ｋＢＴ）・Ｆ］からさらに電界Ｆ上昇に対して電流上昇の良いものが望ましい。
【００２４】
図１（Ｄ）は、トンネル電界Ｆを図１（Ｃ）の状態よりも大きくした場合の半導体メモリ１００のエネルギーバンド図を示す。図１（Ｄ）に示すように、トンネル電界Ｆをさらに大きくすれば、エネルギー障壁ΔＥの影響が小さくなる。よって、さらに高速な書き込み・消去ができる。
【００２５】
導電性微粒子４０の粒径を小さくするほど、クーロンブロッケイド効果と量子閉じ込めによるエネルギー障壁ΔＥは大きくなる。よって、高速な書き込み・消去を維持しながら電荷保持特性を向上させることができる。導電性微粒子４０の粒径を小さくすることで、エネルギー障壁ΔＥは大きくなり、電荷保持時間が指数関数的に改善される。さらに、書き込み・消去の速さは、トンネル絶縁膜が１ｎｍのＳｉ酸化膜の場合と同様の速さを維持できる。粒径微小化に頼らずにエネルギー障壁ΔＥを高くして保持改善できれば、困難な粒径ばらつき制御が回避できてより望ましい。またトンネル電界上昇に対するトンネル電流上昇がさらに良くなれば、より低電圧での高速書き込み消去が可能になりより望ましい。
（第１の実施形態）
【００２６】
図２（Ａ）は、半導体メモリ２００を示す図である。半導体メモリ２００は、半導体基板２１０と、半導体基板２１０に形成されたソース・ドレイン領域２２０と、ソース・ドレイン領域２２０の間のチャネル領域上に形成された第１のトンネル絶縁膜２３０と、第１のトンネル絶縁膜２３０上に形成された第１の微粒子層２４０と、第１の微粒子層２４０上に形成された第２のトンネル絶縁膜２５０と、第２のトンネル絶縁膜２５０上に形成された第２の微粒子層２６０と、第２の微粒子層２６０上に形成された第３のトンネル絶縁膜２７０と、第３のトンネル絶縁膜２７０上に形成された第３の微粒子層２８０と、第３の微粒子層２８０上に形成された第４のトンネル絶縁膜２９０と、第４のトンネル絶縁膜２９０上に形成された電荷蓄積膜３００と、電荷蓄積膜３００上に形成されたブロック絶縁膜３１０とブロック絶縁膜３１０上に形成されたゲート電極３２０とを備える。
【００２７】
半導体基板２１０には、Ｓｉ基板を用いることができる。
【００２８】
第１のトンネル絶縁膜２３０、第２のトンネル絶縁膜２５０、第３のトンネル絶縁膜２７０、第４のトンネル絶縁膜２９０、及びブロック絶縁膜３１０には、酸化シリコンを用いることができる。また、第１のトンネル絶縁膜２３０、第２のトンネル絶縁膜２５０、第３のトンネル絶縁膜２７０、第４のトンネル絶縁膜２９０の膜厚は均一でもよい。
【００２９】
第１の微粒子層２４０は、クーロンブロッケイド条件を満たす第１の導電性微粒子２４５を含む。第１の微粒子層２４０には、アモルファスシリコン（ａ−Ｓｉ）を加熱して結晶化したものを用いることができる。第１の導電性微粒子２４０には、Ｓｉナノ微結晶を用いることができる。
【００３０】
第２の微粒子層２６０は、クーロンブロッケイド条件を満たす第２の導電性微粒子２６５を含む。第２の微粒子層２６０には、ａ−Ｓｉを加熱して結晶化したものを用いることができる。第２の導電性微粒子２６５には、Ｓｉナノ微結晶を用いることができる。
【００３１】
第３の微粒子層２８０は、クーロンブロッケイド条件を満たす第３の導電性微粒子２８５を含む。第３の微粒子層２８９には、ａ−Ｓｉを用いることができる。第３の導電性微粒子２８５には、Ｓｉナノ微結晶を加熱して結晶化したものを用いることができる。
【００３２】
第２の導電性微粒子２６５の平均粒径は、第１の導電性微粒子２４５及び第３の導電性微粒子２８５の平均粒径よりも大きい。第１の導電性微粒子２４５、第２の導電性微粒子２６５、及び第３の導電性微粒子２８５の粒径はそれぞれ均一でもよい。
【００３３】
電荷蓄積膜３００には、ポリシリコン又はシリコン窒化膜を用いることができる。シリコン窒化膜を用いた場合には、その膜厚は約５ｎｍである。
【００３４】
ゲート電極３２０には、ｎ＋ポリシリコンを用いることができる。
【００３５】
図２（Ｂ）、図２（Ｃ）を用いて半導体メモリ２００の製造方法を説明する。
【００３６】
Ｓｉ基板２１０上に、膜厚（Ｔｏｘ）が１ｎｍの熱Ｓｉ酸化膜２３０を形成する。熱Ｓｉ酸化膜２３０上にＣＶＤ装置を用いてａ−Ｓｉ層を１．５ｎｍ堆積する。次に、熱酸化を行うことでａ−Ｓｉ層の表面に膜厚が１ｎｍのＳｉ酸化膜２５０を形成する。これにより、ａ−Ｓｉ層の膜厚は１ｎｍとなり、ａ−Ｓｉ層の上下は膜厚が１ｎｍのＳｉ酸化膜に挟まれる。次に、９５０℃の高温アニールを窒素雰囲気中で行うことで、ａ−Ｓｉ層をａ−Ｓｉ層の膜厚と同程度の厚さのシリコン微結晶２４５群からなるシリコン層２４０にする。シリコン層２４０の上にＣＶＤ装置を用いてａ−Ｓｉ層を２．５ｎｍ堆積する。次に、熱酸化を行うことでａ−Ｓｉ層の表面に１ｎｍのＳｉ酸化膜２５０を形成する。これにより、ａ−Ｓｉ層の膜厚は２ｎｍとなり、ａ−Ｓｉ層の上下は膜厚が１ｎｍのＳｉ酸化膜に挟まれる。次に、９５０℃の高温アニールを窒素雰囲気中で行うことで、ａ−Ｓｉ層をａ−Ｓｉ層の膜厚と同程度の厚さのシリコン微結晶２６５群からなるシリコン層２６０にする（図２（Ｂ））。
【００３７】
シリコン層２６０上にＣＶＤ装置を用いてａ−Ｓｉ層を２ｎｍ堆積する。次に熱酸化を行うことでａ−Ｓｉ層の表面に１ｎｍのＳｉ酸化膜２７０を形成する。これによりａ−Ｓｉ層の膜厚は１．５ｎｍとなり、ａ−Ｓｉ層の上下は膜厚が１ｎｍのＳｉ酸化膜に挟まれる。次に、９５０℃の高温アニールを窒素雰囲気中で行うことで、ａ−Ｓｉ層をａ−Ｓｉ層の膜厚と同程度の厚さのシリコン微結晶２８５群からなるシリコン層２８０にする。なお、シリコン微結晶２４５、２６５、２８５の粒径は、窒素雰囲気中でのアニール条件を調整することで膜厚程度の粒径に制御できる。この理由は、２つある。１つ目は、ａ−Ｓｉ層の膜厚は薄いために横方向の結晶成長が起こりにくいからである。２つ目は、シリコン微結晶は表面エネルギーが最小になる結晶状態を維持しようとする傾向があるからである。
【００３８】
次に、シリコン層２８０上にＬＰＣＶＤを用いて膜厚が１０ｎｍのポリシリコン膜３００（電荷蓄積膜）を形成する（図２Ｃ）。
【００３９】
ポリシリコン膜３００上に膜厚が１０ｎｍのＳｉ酸化膜３１０をＬＰＣＶＤを用いて形成する。Ｓｉ酸化膜３１０上には膜厚が２００ｎｍのｎ＋ポリシリコン層３２０（ゲート電極）を形成する。次に、レジストパターンをマスクとして用いることで、ｎ＋ポリシリコン層３２０をゲート電極の形にする。次に、リンをドーズ量１×１０１５ｃｍ−２、入射エネルギー５ＫｅＶで注入し、更に１０００℃で１０秒間のアニールをすることでソース・ドレイン領域となるｎ＋層２２０を形成する（図２Ａ）。
【００４０】
半導体メモリ２００の動作原理について説明する。
【００４１】
図３は半導体メモリ２００の動作原理を説明するための図である。
【００４２】
導電性微粒子のクーロンブロッケイド効果及び量子閉じ込めによるエネルギー障壁ΔＥは、導電性微粒子の粒径が小さいと大きくなる。よって、第１の導電性微粒子２４５のΔＥは、第２の導電性微粒子２６５のΔＥ１及び第３の導電性微粒子２８５のΔＥ２よりも大きい。第２の導電性微粒子２６５のΔＥ１は、第１の導電性微粒子２４５のΔＥ及び第３の導電性微粒子２８５のΔＥ２よりも小さい。第３の導電性微粒子２８５のΔＥ２は、第１の導電性微粒子のΔＥと第２の導電性微粒子のΔＥ１の間の大きさである（図３（Ａ））。
【００４３】
このように、第２の微粒子層２６０が一番低いエネルギー障壁を有するので、書き込み・消去後に第２の微粒子層２６０に電子が残留する。書き込み・消去においては、各微粒子層を通り抜けて電子の出し入れが行われる。このため、書き込み又は消去の直後には、微粒子層に存在する電子はより低いエネルギー状態を求めて抜けていく。第１の微粒子層２４０に存在する電子は、すぐにチャネル領域又は第２の微粒子層２６０に抜ける。第３の微粒子層２８０に存在する電子は、電荷蓄積膜３００又は中央の第２の微粒子層２６０に抜ける。ところが、第２の微粒子層２６０に存在する電子は、エネルギーが両側よりも低い状態である。このため、電子が長期に渡って第２の微粒子層２６０に存在する。
【００４４】
その結果、図３（Ｂ）に示すように、第２の微粒子層２６０の電位が上昇する。よって、電荷が保持されているときのエネルギー障壁の高さが実効的に上昇する。よって、導電性微粒子の粒径の微小化に拠らずに指数関数的に電荷保持特性が向上する。
【００４５】
半導体メモリ２００は、トンネル電界上昇に対して大きなトンネル電流を流すこともできる。書き込み方向に対して、トンネル電界Ｆを印加していくと、トンネル電界ＦがＦｃｗ＝（ΔＥ２−ΔＥ１）／（ｑ・Ｔｏｘ３）を満たす付近で第２の微粒子層２６０よりも第３の微粒子層２８０の方がエネルギー的に低くなる（図３（Ｃ））。ここで、Ｆｃｗは電界を示し、ｑは素電荷を示し、Ｔｏｘ３は、第３のトンネル絶縁膜２７０の膜厚を示す。トンネル電界ＦがＦｃｗを超えると、第２の微粒子層２６０に存在する電子は、より低エネルギーの第３の微粒子層２８０に抜け、さらにより低エネルギーの電荷蓄積膜３００に抜ける。その結果、第２の微粒子層２６０の電位が下がり、書き込みの実効的なエネルギー障壁の高さが、電界Ｆｃｗを境に低くなる（図３（Ｄ））。よって、トンネル電流が指数関数的に上昇する（図４）。図４は、トンネル電流密度とトンネル電界Ｆの関係を示している。破線は、図１で示した半導体メモリ１００のトンネル電流密度とトンネル電界Ｆとの関係を示す。実線は本実施形態のトンネル電流密度とトンネル電界Ｆの関係を示す。
【００４６】
半導体メモリ２００は、微粒子層の導電性微粒子の粒径をを小さくしなくても、情報の記録保持改善ができる。さらに、トンネル電界上昇に対するトンネル電流上昇を大きくすることができる。
【００４７】
第１のトンネル絶縁膜２３０、第２のトンネル絶縁膜２５０、第３のトンネル絶縁膜２７０、及び第４のトンネル絶縁膜２９０の膜厚は、１ｎｍと説明した。しかしながら、これらのトンネル絶縁膜の膜厚は、シリコン酸化膜２ｎｍ以下の直接トンネル現象が生じる範囲内であれば、酸化膜自身のトンネル抵抗が低いので、高速書込・消去を維持しての記憶保持改善効果が期待できる。また、これらのトンネル絶縁膜の膜厚が１．５ｎｍ以下であれば、さらに酸化膜自身のトンネル抵抗が低いので、さらなる効果が期待できる。
【００４８】
第４のトンネル絶縁膜２９０は、２ｎｍ以下の酸化膜を用いなくても効果が期待できる。例として、第４のトンネル絶縁膜２９０の膜厚が厚い例を図５に示す。このときの第４のトンネル絶縁膜２９０の膜厚は４ｎｍである。このような厚いトンネル絶縁膜２９０は、例えばＬＰＣＶＤで第４のトンネル絶縁膜２９０を積層することで形成できる。このような場合でも、第２の微粒子層２６０に書き込み・消去後に電子が残留する。よって、電荷が保持されているときの実効エネルギー障壁が高くなるのは、図３で説明した場合と同様である。また、書き込み方向に電界Ｆを印加すると、電界ＦがＦｃｗ＝（ΔＥ２−ΔＥ１）／（ｑ・Ｔｏｘ３）となる付近で第２の微粒子層２６０よりも第３の微粒子層２８０の方がエネルギー的に低くなるのは図３で説明した場合と同様である（図６（Ａ）を参照）。よって、第２の微粒子層２６０の電位が下がる（図６（Ｂ））。この理由は２つある。１つ目は、第２の微粒子層２６０に残っている電子が第３の微粒子層２８０に抜けるからである。２つ目は、第２の微粒子層２６０に残っている電子がより低エネルギーの電荷蓄積膜３００に抜けていく分があるからである。従って、書き込みの実効エネルギーがＦｃｗを境に下がり、トンネル電流が図４に示すようにＦｃｗを境に上昇する。
【００４９】
次に、半導体メモリ２００における残留電子の制御方法について説明する。
【００５０】
消去動作により、電子を電荷蓄積膜３００からチャネル領域側にトンネルさせる場合、第１の微粒子層２４０が最も大きなエネルギー障壁を有する。よって、図７に示すように適当な消去電界を半導体メモリ２００に印加することで第２の微粒子層２６０と第１の微粒子層２４０との間にエネルギー障壁を形成することができる。よって、消去電圧と消去時間を調整することで、第２の微粒子層２６０に残留する電子を制御することができる。
【００５１】
また、例えば中央Ｓｉ微結晶層への残留電子注入主目的のものと、電荷蓄積部消去主目的のもの、とで２段階に分けて消去電圧を印加すれば、消去動作後の残留電子をさらに制御することができる。
【００５２】
また、書き込み動作後に残留電子を制御するには、書込電圧と書込時間である程度調整可能と考えられるが、その場合図７のようなエネルギーバリアが書込時に形成しにくいため、残留電子制御がより困難になる可能性がある。必要ならば、例えば書込主目的の電圧印加直後に、図７に示す残留し易い消去方向電圧を中央Ｓｉ微結晶層への残留電子注入目的に少しかける段階を追加する等の、複数段階もって書込完了とすれば、書込後の残留電子制御がさらに制御可能である。
【００５３】
なお、第１の微粒子層２４０と第３の微粒子層２８０が入れ替わってたような構成でも、電圧値と電圧を印加する時間を調整することで第２の微粒子層２６０の残留電子を調整することができる。
【００５４】
半導体メモリ２００では、図７に示すようにチャネル領域側に高いエネルギー障壁を有するので、書き込み方向においてトンネル電界に対するトンネル電流上昇を大きくするのに適している。これは、消去動作後の残留電子を図７に示すように制御しやすいからである。
【００５５】
一方で、電荷蓄積膜３００側に高いエネルギー障壁を有する場合には、消去方向においてトンネル電界に対するトンネル電流上昇を大きくするのに適している。
（第２の実施形態）
【００５６】
図８は第２の実施形態に係る半導体メモリ４００を示す。半導体メモリ４００は、第１の微粒子層２４０と第３の微粒子層２８０の位置が入れ替わっている点が半導体メモリ２００と異なる。半導体メモリ４００は、ＭＯＮＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｎｉｔｒｉｄｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）を想定している。
【００５７】
半導体メモリ４００の製造方法について説明する。
【００５８】
Ｓｉ基板２１０上に膜厚が１ｎｍ（Ｔｏｘ＝１ｎｍ）の熱Ｓｉ酸化膜２３０を形成する。熱Ｓｉ酸化膜２３０上にＣＶＤ装置を用いてａ−Ｓｉ層を２ｎｍ堆積する。次に、熱酸化を行うことでａ−Ｓｉ層の表面に膜厚が１ｎｍの熱Ｓｉ酸化膜２５０を形成する。これにより、ａ−Ｓｉ層の膜厚は１．５ｎｍとなり、ａ−Ｓｉ層は上下を膜厚が１ｎｍのＳｉ酸化膜で挟まれている。
【００５９】
次に、９５０℃の高温アニールを窒素雰囲気中で行うと、ａ−Ｓｉ層は、ａ−Ｓｉ層の膜厚程度の厚さのシリコン微小結晶群からなるシリコン層２８０となる。熱Ｓｉ酸化膜２５０上にＣＶＤ装置を用いてａ−Ｓｉ層を２．５ｎｍ堆積する。次に熱酸化を行うことでａ−Ｓｉ層の表面に１ｎｍのＳｉ酸化膜２７０を形成する。これによりａ−Ｓｉ層の膜厚は２ｎｍであり、ａ−Ｓｉ層は上下を膜厚が１ｎｍのＳｉ酸化膜で挟まれている。
【００６０】
次に、９５０℃の高温アニールを窒素雰囲気中で行うと、ａ−Ｓｉ層は、ａ−Ｓｉ層の膜厚が２ｎｍ程度の厚さのシリコン微結晶群からなるシリコン層２６０となる。シリコン層２６０上にＣＶＤ装置を用いてａ−Ｓｉ層を１．５ｎｍ堆積する。次に、熱酸化を行うことでａ−Ｓｉ層の表面に１ｎｍのＳｉ酸化膜２９０を形成する。これにより一番上のａ−Ｓｉ層の膜厚は１ｎｍとなり、上下を膜厚が１ｎｍのＳｉ酸化膜で挟まれている。
【００６１】
次に、９５０℃の高温アニールを窒素雰囲気中で行うと、一番上のａ−Ｓｉ層は、ａ−Ｓｉ層の膜厚が１．５ｎｍ程度の厚さのシリコン微結晶群からなるシリコン層２４０となる。なお、シリコン微結晶２４５、２６５、２８５の粒径は、窒素雰囲気中でのアニール条件を調整することで膜厚程度の粒径に制御できる。この理由は２つある。１つ目は、ａ−Ｓｉ層の膜厚は薄いために横方向の結晶成長が起こりにくいからである。２つ目は、シリコン微結晶は表面エネルギーが最小になる結晶状態を維持しようとする傾向があるからである。
【００６２】
次に、Ｓｉ酸化膜２９０上にＬＰＣＶＤを用いて膜厚が５ｎｍの電荷蓄積層となるシリコン窒化膜３００を形成する。次に、膜厚が１０ｎｍのＳｉ酸化膜３１０をＬＰＣＶＤを用いて形成する。Ｓｉ酸化膜３１０上に厚さが２００ｎｍのゲート電極となるｎ＋ポリシリコン層３２０をＣＶＤを用いて堆積する。次に、レジストパターンをマスクとして用いることで、ｎ＋ポリシリコン層３２０をゲート電極の形にする。次に、リンをドーズ量１×１０１５ｃｍ−２、入射エネルギー５ＫｅＶで注入し、更に１０００℃で１０秒間のアニールをすることでソース・ドレイン領域となるｎ＋層２２０を形成する（図８）。
【００６３】
半導体メモリ４００の動作原理について説明する。
【００６４】
図９は、半導体メモリ４００の動作原理を説明するための図である。
【００６５】
導電性微粒子のクーロンブロッケイド効果及び量子閉じ込めによるエネルギー障壁ΔＥは、導電性微粒子の粒径が小さいと大きくなる。よって、第３の導電性微粒子２４５のΔＥ２が一番大きい。続いて、第１の導電性微粒子２８５のΔＥ、第２の導電性微粒子２６５のΔＥ１の順に小さくなる（図９（Ａ））。このように、第２の微粒子層２６０が一番低いエネルギーなので、書き込み・消去動作後に第２の微粒子層２６０に電子が残留する。書き込み・消去動作においては、各微粒子層を電子が通り抜けて電子の出し入れが行われる。このため一般的には、書き込み又は消去動作の直後には、微粒子層に存在する電子は、より低いエネルギー状態を求めて抜けていく。例えば、第３の微粒子層２４０に存在する電子は、電荷蓄積膜３００又は第２の微粒子層２６０に抜ける。
【００６６】
ところが、図９（Ａ）の状態では、第２の微粒子層２６０に存在する電子は、エネルギーが両側よりも低い状態である。このため、電子が長期に渡って第２の微粒子層２６０に存在することになる。
【００６７】
その結果、図９（Ｂ）に示すように、第２の微粒子層２６０の電位が上昇する。よって、電荷が保持されているときのエネルギー障壁の高さが実効的に上昇する。よって、導電性微粒子の粒径の微小化に拠らずに指数関数的に電荷保持特性が向上する。
【００６８】
また、トンネル電界上昇に対して、より大きなトンネル電流上昇を実現することができる。消去方向にトンネル電界Ｆを印加していくと、電界ＦがＦｃｅ＝（ΔＥ−ΔＥ１）／（ｑ・Ｔｏｘ２）を満たす付近で第２の微粒子層２６０よりも第１の微粒子層２８０の方がエネルギー的に低くなる（図９（Ｃ））。ここで、ｑは素電荷、Ｔｏｘ２は第２のトンネル絶縁膜２５０の膜厚である。
【００６９】
電界がＦｃｅを超えると、第２の微粒子層２６０の残留電子はより低エネルギーの第１の微粒子層２８０に抜け、更により低エネルギーのチャネル領域側に抜ける。その結果、第２の微粒子層２６０の電位が下がり、消去時の実効エネルギー障壁の高さが低くなる（図９（Ｄ））。
【００７０】
従って、図１０に示すように消去電界Ｆに対してトンネル電流が指数関数的に上昇する。半導体メモリ４００では、第１の実施形態での半導体メモリ２００とは逆に図９（Ａ）に示すように電荷蓄積部側に高いエネルギー障壁を有するので、消去方向においてトンネル電界上昇に対するトンネル電流上昇を大きくするのに適している。これは、半導体メモリ２００とは逆に、書込動作後の残留電子を制御しやすいからである。
【００７１】
以上のように、半導体メモリ４００は、トンネル絶縁膜中の導電性微結晶を微小化しなくても電荷保持特性を改善できる。また、半導体メモリ４００は、トンネル電界上昇に対してより大きなトンネル電流上昇を実現するのに有利である。特に、ＭＯＮＯＳ構造における、消去が遅いことによって生じる消去飽和を解決しやすい。これは、消去方向のトンネル電流を改善させやすいからである。
【００７２】
第２の実施形態では、第１のトンネル絶縁膜２３０、第２のトンネル絶縁膜２５０、第３のトンネル絶縁膜２７０、及び第４のトンネル絶縁膜２９０の膜厚は１ｎｍとして説明した。しかしながら、これらのトンネル絶縁膜は２ｎｍ以下の直接トンネル現象が生じる範囲内であれば効果が期待できる。
【００７３】
図１１は、第１のトンネル絶縁膜２３０の膜厚が厚い場合の例を示す図である。例えば、第１のトンネル絶縁膜２３０の膜厚は３ｎｍである。このような膜厚は、例えば第１のトンネル絶縁膜２３０がＳｉ酸化膜の場合には、熱酸化を行うことで第１のトンネル絶縁膜２３０の膜厚を厚くすれば形成可能である。このような場合でも、書き込み・消去動作後において第２の微粒子層２６０に電子が残留する。よって、電界ＦがＦｃｅ＝（ΔＥ−ΔＥ１）／（ｑ・Ｔｏｘ２）を境に消去の実効エネルギーが下がる。
【００７４】
なお、電荷蓄積膜３００には、図１２に示すようにポリシリコンを用いた浮遊ゲート型の半導体メモリでもよい。
【００７５】
また、半導体メモリ４００でも、消去後に図９（Ｂ）に示すように第２の微粒子層２６０に残留電子があれば、図１３（Ａ）に示すように書き込み方向の電界がＦｃｗ＝（ΔＥ２−ΔＥ１／（ｑ・Ｔｏｘ３）になったところで残留電子が第３の微粒子層２８０を抜けて更に電荷蓄積膜３００へと抜ける。よって、図１３（Ｂ）に示すように第２の微粒子層２６０の電位が下がり、書き込み時の実効エネルギー障壁が下がる。従って、半導体メモリ４００でも、消去後の第２の微粒子層２６０での残留電子の制御を行えば、図４に示すようにＦｃｗを境に書き込み方向のトンネル電流の上昇可能である。消去動作後に残留電子を制御するには、第１の実施形態での書き込み後残留電子制御同様、電圧値と印加時間、必要ならば複数段階の電圧印加をもって消去書込完了とすれば制御可能である。
【００７６】
このように半導体メモリ４００は、トンネル絶縁膜中の導電性微結晶を微小化しなくても電荷保持特性を改善でき、かつトンネル電界上昇に対してより大きなトンネル電流上昇を実現できる。これは、書き込み・消去動作後に最も大きな粒径の導電性微粒子を有する第２の微粒子層２６０に電子が残留可能だからである。
（第３の実施形態）
【００７７】
図１４は、第３の実施形態に係る半導体メモリ５００を示す。半導体メモリ５００は、第１の微粒子層２８０と第３の微粒子層５１０とで粒径が等しい点が半導体メモリ２００と異なる。第３の微粒子層５１０は、第１の導電性微粒子２８５を含む。つまり、第２の微粒子層２６０は、粒径の等しい導電性微粒子２８５を有する２つの層で挟まれている。
【００７８】
この場合、チャネル領域側と電荷蓄積膜３００側で同じ高さのエネルギー障壁が形成され、第２の微粒子層２６０には、低いエネルギー障壁が存在する（図１５（Ａ））。書き込み・消去動作後に第２の微粒子層２６０には電子が残留することが可能なので第２の微粒子層２６０の電位が上昇する。これにより、電荷保持特性を指数関数的に改善できる（図１５（Ｂ））。
【００７９】
また、書き込み電界Ｆｃｗを境に書き込み電流が増大することも（図１５（Ｃ）、図１５（Ｄ））、Ｆｃｅを境に消去電流が増大することも第１の実施形態及び第２の実施形態と同様である。残留電子の制御についても、書込／消去電圧値と印加時間により制御可能であることも、必要ならば複数段階とすることでさらに制御可能であることも同様である。
（条件の説明）
【００８０】
上記した実施形態に係る半導体メモリは、トンネル絶縁膜中の導電性微小粒子がもたらすキャリアの閉じ込め効果によって形成されるエネルギー準位を用いている。導電性微粒子とは、例えばＳｉナノ微結晶である。
【００８１】
つまり、導電性微粒子が有するエネルギー障壁ΔＥの範囲内には、量子力学的な状態が存在しない。従って、例えば電荷保持状態の場合、電荷はΔＥのエネルギー障壁を超える以外に通り抜ける選択肢がない。上記した実施形態に係る半導体メモリはこの原理を利用している。
【００８２】
このことは、導電性微粒子が有するエネルギー障壁ΔＥが熱揺らぎｋＢＴ（ｋＢはボルツマン定数、Ｔは絶対温度で、室温ではｋＢＴは２６ｍｅＶ程度）よりも大きければ有効に発現可能である。導電性微粒子が金属材料の場合、ΔＥはクーロンブロッケイドエネルギーに依存する。また、導電性微粒子が半導体の場合、ΔＥはクーロンブロッケイドエネルギーと量子閉じ込めエネルギーに依存する。
【００８３】
主要因の一つクーロンブロッケイドエネルギーは、導電性微粒子の形状が球形又は球に近い形状であれば、ほぼｑ／（２πεｄ）で与えられる。ここで、ｄは導電性微粒子の粒径（直径）であり、ｑは素電荷であり、εはトンネル絶縁膜材料の誘電率である。これを用いて導電性微粒子の粒径ｄの望ましい範囲を見積もることができる。上記した実施形態で用いられる導電性微粒子の粒径ｄはｑ／（２πεｄ）＞ｋＢＴ、つまりｄ＜ｄｍａｘ＝ｑ／（２πεｋＢＴ）を満たすことが望ましい。トンネル絶縁膜がＳｉ酸化膜の場合には、ｄｍａｘ＝３０ｎｍである。
【００８４】
次に、第２の微粒子層２６０が有するエネルギーΔＥ１の上限又は第２の微粒子層２６０に含まれる第２の導電性微粒子２６５の粒径ｄ１の下限について説明する。
【００８５】
ΔＥ１がチャネル領域側の導電性微粒子のエネルギーΔＥ及び電荷蓄積膜側のエネルギーΔＥ２よりも低い。これは、第２の微粒子層２６０に含まれる導電性微粒子の粒径が最も大きいからである。このようにすることで、電荷保持特性及びトンネル電流特性を改善している。
【００８６】
ｍｉｎ（ΔＥ、ΔＥ２）−ΔＥ１＞ｋＢＴの関係を満たせば、低いエネルギー順位として有効に機能する。ここで、ｍｉｎ（ΔＥ、ΔＥ２）はΔＥとΔＥ２の小さい方を示す。
【００８７】
第１の導電性微粒子２４５の粒径をｄ、第３の導電性微粒子２８５の粒径をｄ２、第２の導電性微粒子２６５の粒径をｄ１とすると、ｑ／（２πεｄ）―ｑ／（２πεｄ１）＞ｋＢＴとｑ／（２πεｄ２）―ｑ／（２πεｄ１）＞ｋＢＴとなる。第２の導電性微粒子２６５の粒径ｄ１は、ｄ１＞ｍａｘ（ｄ、ｄ２）／（１−ｋＢＴ／［ｑ／｛２πε・ｍａｘ（ｄ、ｄ２）｝］］＝ｍａｘ（ｄ、ｄ２）／（１−ｍａｘ（ｄ、ｄ２）／ｄｍａｘ）となる。ここでｍａｘ（ｄ、ｄ２）は、ｄとｄ２の大きい方を示す。トンネル絶縁膜がＳｉ酸化膜の場合、ｄｍａｘ＝ｑ／（２πεｋＢＴ）＝３０ｎｍより、ｄ１＞ｍａｘ（ｄ、ｄ２）／［１−ｍａｘ（ｄ、ｄ２）／（３０ｎｍ）］となる。
【００８８】
上記した実施形態の効果が得られるのは、第２の微粒子層２６０の第２の導電性微粒子２６５の粒径が最も大きいからである。つまり、第２の微粒子層２６０に残留電子が滞在するからである。しかし、ｍｉｎ（ΔＥ、ΔＥ２）―ΔＥ１が熱揺らぎｋＢＴ＝２６ｍｅＶと同等では残留電子が安定に滞在しにくい。つまり、残留電子が安定に滞在するには、第２の微粒子層２６０が電荷蓄積部の情報電荷量によらずエネルギー的に低いほうがよい。
【００８９】
残留電子の滞在には、記憶保持時でも第２の微粒子層２６０がエネルギー的に低いことが望ましいが、情報電荷による電荷蓄積膜の電位上昇により、電荷保持時でも電界が１［ＭＶ／ｃｍ］のオーダーでトンネル絶縁膜にかかることがある。例えば、１［ＭＶ／ｃｍ］の電界が、膜厚が１ｎｍのＳｉ酸化膜に印加されたときのエネルギー差は０．１ｅＶである。よって、０．１ｅＶよりも小さな２６ｍｅＶでは電荷保持時でも第２の微粒子層２６０がエネルギー的に低いために不十分である。従って、ｍｉｎ（ΔＥ、ΔＥ２）とΔＥ１とのエネルギー差は、０．１ｅＶ以上であることがより望ましい。
【００９０】
つまり、ΔＥ１≦ｍｉｎ（ΔＥ、ΔＥ２）−０．１ｅＶとなる。また、粒径ｄ１については、ｄ１＞ｍａｘ（ｄ、ｄ２）／［１−０．１ｅＶ／｛ｑ／（２πε・ｍａｘ（ｄ、ｄ２））｝］となる。例えば、トンネル絶縁膜がＳｉ酸化膜の場合には、ｄ１＞ｍａｘ（ｄ、ｄ２）／［１−ｍａｘ（ｄ、ｄ２）／（８．５ｎｍ）］となる。
【００９１】
ｍｉｎ（ΔＥ、ΔＥ２）とΔＥ１とのエネルギー差が０．２ｅＶ以上であれば、電荷保持時でも第２の微粒子層２６０がエネルギー的にさらに安定となる。つまり、ΔＥ１≦ｍｉｎ（ΔＥ、ΔＥ２）−０．２ｅＶとなる。粒径ｄ１については、ｄ１＞ｍａｘ（ｄ、ｄ２）／［１−０．２ｅＶ／｛ｑ／（２πε・ｍａｘ（ｄ、ｄ２））｝］となる。例えば、トンネル絶縁膜がＳｉ酸化膜の場合には、ｄ１＞ｍａｘ（ｄ、ｄ２）／［１−ｍａｘ（ｄ、ｄ２）／４ｎｍ］となる。
【００９２】
次に、第２の微粒子層２６０が有するエネルギーΔＥ１の下限又は第２の微粒子層２６０に含まれる第２の導電性微粒子２６５の粒径ｄ１の上限について説明する。第２の導電性微粒子２６５のエネルギーΔＥ１が、低すぎると十分な効果が出ない場合がある。つまり。第２の導電性微粒子２６５の粒径が際限なく大きいと、第２の微粒子層２６０自身が電荷を蓄積する浮遊ゲートとなってしまう。すなわち、第２の微粒子層２６０内に電荷蓄積膜として十分な機能するような熱揺らぎエネルギー２６ｍｅＶ以下にエネルギー状態が存在しないことが必要となる。つまり、エネルギーΔＥ１は、ΔＥ１＞２６ｍｅＶの関係を満たし、粒径ｄ１はｄ１＜ｄｍａｘの関係を満たす必要がある。
【００９３】
また、電荷が保持された状態でも１［ＭＶ／ｃｍ］オーダーの電界がかかる。例えば、１［ＭＶ／ｃｍ］の電界が、膜厚が１ｎｍのＳｉ酸化膜にかかった時のエネルギー差は０．１ｅＶである。よってΔＥ１が２６ｍｅＶでは、第２の微粒子層２６０内に電荷蓄積膜として機能するような熱揺らぎエネルギー２６ｍｅＶ以下のエネルギー状態が存在してしまう。従って、ΔＥ１＞０．１ｅＶ、ｄ１＜ｑ／［２πε・（０．１ｅＶ）］となり、トンネル絶縁膜が例えばＳｉ酸化膜の場合には、ｄ１＜８．５ｎｍとなる。さらに望ましくは、ΔＥ１＞０．２ｅＶ、ｄ１＜ｑ／［２πε・（０．２ｅＶ）］となり、トンネル絶縁膜が例えばＳｉ酸化膜の場合には、ｄ１＜４ｎｍとなる。
【００９４】
トンネル絶縁膜の膜厚はできるだけ薄いことが好ましい。これは、高速に書き込み・消去動作を行えるからである。さらに、上記した実施形態では、導電性微粒子の大きさを小さくすればエネルギー障壁は高くなる。このため、十分な電荷保持改善を行うことができる。トンネル絶縁膜の膜厚は２ｎｍ以下であれば、酸化膜自身の抵抗が低いので、上記した実施形態の効果は得られる。また、トンネル絶縁膜の膜厚は１．５ｎｍ以下であれば、より低抵抗となり望ましい。トンネル絶縁膜の膜厚の下限は、原子間距離である０．３ｎｍ又は大気中の自然酸化膜の膜厚である０．７ｎｍとすることができる。なお、図５に示すように第３のトンネル絶縁膜２９０の膜厚を厚くしても書き込み時のトンネル電流を増大させることができる。さらに、図１１に示すように第１のトンネル絶縁膜２３０の膜厚を厚くしても消去時のトンネル電流を増大させることができる。
【００９５】
微粒子層は、複数の導電性微粒子を有している。このために、エネルギー障壁ΔＥ、ΔＥ１、ΔＥ２、粒径ｄ、ｄ１、ｄ２はバラツキ分布を生じる。よって、ΔＥ、ΔＥ１、ΔＥ２、ｄ、ｄ１、及びｄ２は平均値として考える。
【００９６】
導電性微粒子の形状は球又は球に近い形状として、ｄ、ｄ１、及びｄ２を直径として考えている。しかしながら、導電性微粒子の形状は厳密な球形に近いとは限らない。導電性微粒子の形状が球形の場合は、粒径ｄに対し自己容量がＣｓｅｌｆ＝πεｄとなる。よって。クーロンブロッケイドエネルギーはほぼｑ／（２Ｃｓｅｌｆ）＝ｑ／（２πεｄ）で与えられる。導電性微粒子の形状が球に近くない場合は、その形状に応じて決まる自己容量Ｃｓｅｌｆに対し、ｄ＝Ｃｓｅｌｆ／（πε）により実効的な粒径ｄを特定することができる。
【００９７】
上記した実施形態では、ａ−Ｓｉを加熱して得られるＳｉ微結晶層を用いている。しかしながら、高温でのＬＰＣＶＤで直接Ｓｉ微結晶層を形成してもよい。トンネル絶縁膜中のＳｉナノ微粒子層のＳｉ微結晶面密度が小さすぎると、十分な効果が発現しない。Ｓｉの静電遮蔽長は１０ｎｍ程度である。よって、チャネル領域上の面密度が２０ｎｍ四方に一個（２．５×１０１１ｃｍ−２）以上であれば、チャネル領域のほぼ全面が静電遮蔽で遮られることなくＳｉナノ微結晶積層構造の影響を受ける。従って、効果が期待できる。
【００９８】
電荷蓄積膜として、シリコン窒化膜のようなトラップ膜、又はポリシリコンのような浮遊ゲートを例として説明した。しかしながら、電荷蓄積膜もＳｉナノ微結晶とすることができる。この場合、電荷蓄積膜のＳｉナノ微結晶の粒径の大きさは、トンネル絶縁膜中のどのＳｉナノ微結晶の粒径よりも大きいことが好ましい。電荷蓄積膜中のＳｉナノ微結晶層のＳｉ微結晶面密度が小さすぎると十分な効果が発現しない。Ｓｉの静電遮蔽長は１０ｎｍ程度ある。よって、チャネル領域上の面密度が２０ｎｍ四方に一個（２．５×１０１１ｃｍ−２）以上であれば、チャネル領域のほぼ全面が、静電遮蔽で遮られることなくＳｉナノ微結晶積層構造の影響を受ける。従って、効果が期待できる。
【００９９】
図４を用いて説明したように、上記した実施形態に係る半導体メモリは、Ｆｃｗを境に、書込トンネル電流が増大する。これに関連して、ΔＥ２とΔＥ１の差の範囲について説明する。ＮＡＮＤフラッシュメモリでは、書き込み・読み出し動作時に、非選択ワードライン上の半導体メモリセルでも、ビットラインを導通させる。このため、書き込み電圧より低いプラスのゲート電圧を印加してトタンスファー状態にする。そのトランスファー時の電界までは電荷保持に有利なようにトンネル電流は低いことが望ましく、なおかつ、トランスファー時の電界以上では書き込みに有利なようにトンネル電流が高いことが望ましい。
【０１００】
つまり、図４に示すＦｃｗを、トランスファー時の電界と同程度、またはそれ以上とすれば、トランスファー時の電界までの電荷保持は保たれ、且つ書き込み時の電流を大きくすることができる。トランスファー時のストレスゲート電界は６［ＭＶ／ｃｍ］〜７［ＭＶ／ｃｍ］程度である。よって、６［ＭＶ／ｃｍ］≦Ｆｃｗ≦７［ＭＶ／ｃｍ］、又は６［ＭＶ／ｃｍ］≦Ｆｃｗであることが望ましい。さらに、ストレスゲート電界は５［ＭＶ／ｃｍ］〜８［ＭＶ／ｃｍ］程度もありえるので、５［ＭＶ／ｃｍ］≦Ｆｃｗ≦８［ＭＶ／ｃｍ］、又は５［ＭＶ／ｃｍ］≦Ｆｃｗであることが望ましい。ＦｃｗやＦｃｅの値は、実際の半導体メモリで書き込み・消去動作時の特性変化を測定することで特定できる。
（第４の実施形態）
【０１０１】
図１６は、第４の実施形態に係る半導体メモリ６００である。
【０１０２】
半導体メモリ６００は、第４のトンネル絶縁膜２９０上に第４の微粒子層６１０、第５のトンネル絶縁膜６２０、第５の微粒子層６３０、第７のトンネル絶縁膜６４０が順に形成されている点が半導体メモリ２００と異なる。第４の微粒子層６１０は、第４の導電性微粒子６１５を含む。第５の微粒子層６３０は、第５の導電性微粒子６３５を含む。具体的には、第４のトンネル絶縁膜２９０上に粒径２ｎｍのＳｉ微結晶層６１０、膜厚が１ｎｍのＳｉ酸化膜６２０、粒径が１ｎｍのＳｉ微結晶層６３０、膜厚が１ｎｍのＳｉ酸化膜６４０を形成する。
【０１０３】
第４の微粒子層６１０に含まれる第４の導電性微粒子６１５は、第３の微粒子層２８０に含まれる第３の導電性微粒子層２８５及び第５の微粒子層６３０に含まれる第５の導電性微粒子６３５の粒径よりも大きい。また、第３の導電性微粒子２８５の粒径は、第５の導電性微粒子６３５の粒径よりも大きい。
【０１０４】
半導体メモリ６００は、第１の微粒子層２４０と第３の微粒子層２８０との間では、第２の微粒子層２６０の第２の導電性微粒子２６５の粒径が最も大きい。また、第３の微粒子層２８０と第５の微粒子層６３０との間では、第４の微粒子層６１０の第４の導電性微粒子６１５の粒径が最も大きい。
【０１０５】
従って、第２の微粒子層２６０及び第４の微粒子層６１０には電子が残留するので電荷保持特性が改善される。また、書き込み時には第２の微粒子層２６０から電荷蓄積膜３００側へ残留電子が遠ざかるので書き込み電流を増やすことができる。一方で消去時には、第４の微粒子層６１０からチャネル領域側へ残留電子が遠ざかるので消去電流を増やすことができる。
【０１０６】
このように、３層の微粒子層のうち、真ん中の微粒子層の導電性微粒子の粒径が最も大きければ、本実施形態の効果を得ることができる。
上記した実施形態では、半導体基板としてシリコンを用いているが、他の半導体を用いても良い。上記した実施形態では、トンネル絶縁膜にＳｉ酸化膜を用いているが、他の絶縁材料でも同等の効果を有する。上記した実施形態では、電荷蓄積部にシリコン窒化膜又はｎ＋ポリシリコンを用いているが、他のキャリアトラップを多く含むトラップ層材料又は他の電極材料を用いても良い。但し、電荷蓄積部は、トンネル絶縁膜中の何れの微粒子層よりもエネルギー的に低い順位であることが望ましい。電荷蓄積部のエネルギー準位が微粒子層よりも高いと、相対的エネルギー差が変化し電荷保持に不利になるために十分な効果が得られない。上記した実施形態では、ブロック絶縁膜にＳｉ酸化膜を用いているが他の絶縁膜材料を用いてもよい。
【０１０７】
また、上記した実施形態では、Ｓｉナノ微結晶を含むトンネル絶縁膜を例として説明しているが、導電性微粒子（導電性ナノ粒子ともいう）であれば、他の材料でも、積層構造とその粒径の違いを設計することで本実施形態の効果を得ることができる。また、微粒子層に含まれる導電性微粒子間にトンネル絶縁膜が染込んでいてもよい。
【０１０８】
また、上記した実施形態では、情報電荷供給源は全てチャネル領域であるとして説明したが、ゲート電極を情報電荷供給源としてもよい。この場合、トンネル絶縁膜を電荷蓄積膜のゲート側に形成し、ブロック絶縁膜を電荷蓄積膜のチャネル側に形成する。
【０１０９】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１１０】
１０ … 半導体基板、２０ … ソース・ドレイン領域、３０ … トンネル絶縁膜、４０ … 導電性微粒子、４５ … シリコン層、５０ … トンネル絶縁膜、６０ … 電荷蓄積膜、７０ … ブロック絶縁膜、８０ … ゲート電極、１００ … 半導体メモリ、２００ … 半導体メモリ、２１０ … 半導体基板、２２０ … ソース・ドレイン領域、２３０ … 第１のトンネル絶縁膜、２４０ … 第１の微粒子層、２４５ … 第１の導電性微粒子、２５０ … 第２のトンネル絶縁膜、２６０ … 第２の微粒子層、２６５ … 第２の導電性微粒子、２７０ … 第３のトンネル絶縁膜、２８０ … 第３の微粒子層、２８５ … 第３の導電性微粒子、２９０ … 第４のトンネル絶縁膜、３００ … 電荷蓄積膜、３１０ … ブロック絶縁膜、３２０ … ゲート電極、４００ … 半導体メモリ、５００ … 半導体メモリ、５１０ … 第４の微粒子層、６００ … 半導体メモリ、６１０ … 第５の微粒子層、６２０ … 第５のトンネル絶縁膜、６３０ … 第６の微粒子層、６４０ … 第７のトンネル絶縁膜
【技術分野】
【０００１】
本発明の実施形態は、半導体メモリに関する。
【背景技術】
【０００２】
ＭＯＮＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｎｉｔｒｉｄｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型の半導体メモリの発展型として、トンネル絶縁膜中にＳｉ微結晶等の導電性微粒子を含む微粒子層を挿入した構造の半導体メモリが開発されている。この半導体メモリは、クーロンブロッケイド条件を満たすＳｉ微結晶をトンネル絶縁膜で挟んだ二重トンネル接合を用いて、Ｓｉ表面とＳｉ窒化膜（電荷蓄積膜）中のトラップ準位との間でトンネル電流により電荷の出し入れが可能な構造となっている。
【０００３】
この半導体メモリの高信頼化を図るには、電荷保持状態で電荷蓄積膜に蓄積された電荷ができるだけ放出されないようにする必要がある。この半導体メモリでは、Ｓｉ微結晶でのクーロンブロッケイド効果と量子閉じ込めによるエネルギ−障壁ΔＥを利用することで、記憶保持を良くしているが、より記憶保持を良くするには、Ｓｉ微結晶粒径を小さくしてエネルギーバリアΔＥを高くする必要があり、粒径を微小にしようとすればするほど粒径ばらつき制御が困難になるという問題がある。またこの半導体メモリでは、Ｓｉ微結晶でのエネルギー障壁ΔＥを利用することで、記憶保持と高速書込消去の両立に有利にしているが、さらに両者の両立を有利にして低電圧化による高信頼性化を実現するためには、トンネル電界上昇に対するトンネル電流上昇をさらに向上させる必要がある。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００３−７８０５０号公報
【特許文献２】特開２００３−３１８２９３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
そこで本発明の実施形態は、信頼性の高い半導体メモリを提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明の一態様に係る半導体メモリは、半導体基板のチャネル領域上に形成された第１のトンネル絶縁膜と、前記第１のトンネル絶縁膜上に形成されクーロンブロッケイド条件を満たす第１の導電性微粒子を含む第１の微粒子層と、前記第１の微粒子層上に形成された第２のトンネル絶縁膜と、前記第２のトンネル絶縁膜上に形成されクーロンブロッケイド条件を満たし、前記第１の導電性微粒子の平均粒径よりも大きな平均粒径を有する第２の導電性微粒子を含む第２の微粒子層と、前記第２の微粒子層上に形成された第３のトンネル絶縁膜と、前記第３のトンネル絶縁膜上に形成されクーロンブロッケイド条件を満たし、前記第２の導電性微粒子の平均粒径よりも小さな平均粒径を有する第３の導電性微粒子を含む第３の微粒子層と、前記第３の微粒子層上に形成された第４のトンネル絶縁膜と、前記第４のトンネル絶縁膜上に形成された電荷蓄積膜と、前記電荷蓄積膜上に形成されたブロック絶縁膜と、前記ブロック絶縁膜上に形成されたゲート電極と、を備える。
【図面の簡単な説明】
【０００７】
【図１（Ａ）】半導体メモリを示す図。
【図１（Ｂ）】半導体メモリの動作原理を説明するための図。
【図１（Ｃ）】半導体メモリの動作原理を説明するための図。
【図１（Ｄ）】半導体メモリの動作原理を説明するための図。
【図２（Ａ）】第１の実施形態に係る半導体メモリを示す図。
【図２（Ｂ）】第１の実施形態に係る半導体メモリを示す図。
【図２（Ｃ）】第１の実施形態に係る半導体メモリを示す図。
【図３（Ａ）】第１の実施形態に係る半導体メモリの動作原理を説明するための図。
【図３（Ｂ）】第１の実施形態に係る半導体メモリの動作原理を説明するための図。
【図３（Ｃ）】第１の実施形態に係る半導体メモリの動作原理を説明するための図。
【図３（Ｄ）】第１の実施形態に係る半導体メモリの動作原理を説明するための図。
【図４】第１の実施形態に係る半導体メモリの動作原理を説明するための図。
【図５】第１の実施形態に係る半導体メモリを示す図。
【図６（Ａ）】第１の実施形態に係る半導体メモリの動作原理を説明するための図。
【図６（Ｂ）】第１の実施形態に係る半導体メモリの動作原理を説明するための図。
【図７】第１の実施形態に係る半導体メモリの動作原理を説明するための図。
【図８】第２の実施形態に係る半導体メモリを示す図。
【図９（Ａ）】第２の実施形態に係る半導体メモリの動作原理を説明するための図。
【図９（Ｂ）】第２の実施形態に係る半導体メモリの動作原理を説明するための図。
【図９（Ｃ）】第２の実施形態に係る半導体メモリの動作原理を説明するための図。
【図９（Ｄ）】第２の実施形態に係る半導体メモリの動作原理を説明するための図。
【図１０】第２の実施形態に係る半導体メモリの動作原理を説明するための図。
【図１１】第２の実施形態に係る半導体メモリを示す図。
【図１２】第２の実施形態に係る半導体メモリを示す図。
【図１３（Ａ）】第２の実施形態に係る半導体メモリの動作原理を説明するための図。
【図１３（Ｂ）】第２の実施形態に係る半導体メモリの動作原理を説明するための図。
【図１４】第３の実施形態に係る半導体メモリを示す図。
【図１５（Ａ）】第３の実施形態に係る半導体メモリの動作原理を説明するための図。
【図１５（Ｂ）】第３の実施形態に係る半導体メモリの動作原理を説明するための図。
【図１５（Ｃ）】第３の実施形態に係る半導体メモリの動作原理を説明するための図。
【図１５（Ｄ）】第３の実施形態に係る半導体メモリの動作原理を説明するための図。
【図１６】第４の実施形態に係る半導体メモリを示す図。
【発明を実施するための形態】
【０００８】
以下図面を参照して、本発明の各実施形態を説明する。同じ符号が付されているものは同様のものを示す。なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比係数などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比係数が異なって表される場合もある。
【０００９】
はじめにクーロンブロッケイド効果と量子閉じ込めによるエネルギー障壁ΔＥを利用した半導体メモリについて説明する。
【００１０】
図１（Ａ）は、半導体メモリ１００を示す図である。
【００１１】
半導体メモリ１００は、半導体基板１０中に形成されたソース・ドレイン領域２０と、半導体基板１０の表面に形成されたトンネル絶縁膜３０と、トンネル絶縁膜３０上に形成されたシリコン層４５と、シリコン層４５上に形成されたトンネル絶縁膜５０と、トンネル絶縁膜５０上に形成された電荷蓄積膜６０と、電荷蓄積膜６０上に形成されたブロック絶縁膜７０と、ブロック絶膜膜７０上に形成されたゲート電極８０を備える。
【００１２】
半導体基板１０は、Ｐ型のシリコン基板からなる。また、半導体基板は１０、半導体層であってもよい。このときＰ型のシリコン層からなる。
【００１３】
トンネル絶縁膜３０は、半導体基板１０の基板表面を熱酸化することで形成されている。トンネル絶縁膜３０の膜厚は約１ｎｍである。
【００１４】
シリコン層４５は、導電性微粒子４０を含む。シリコン層４５は、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｕｒ Ｄｅｐｏｓｉｔｉｏｎ）等を用いることで形成される。シリコン層４５の膜厚は約１．５ｎｍである。導電性微粒子４０は、例えばＳｉ微結晶である。
【００１５】
トンネル絶縁膜５０の膜厚は約１ｎｍである。
【００１６】
電荷蓄積膜６０はシリコン窒化膜（Ｓｉ３Ｎ４）からなる。電荷蓄積膜６０の膜厚は約５ｎｍである。電荷蓄積膜６０には、ポリシリコンのような浮遊ゲート電極も用いることができる。
【００１７】
ブロック絶縁膜７０の膜厚は約６ｎｍである。
【００１８】
ゲート電極８０は、ｎ＋ポリシリコンからなる。
【００１９】
半導体メモリ１００は、トンネル絶縁膜３０、５０中にクーロンブロッケイド条件を満たす導電性微粒子４０を含むシリコン層４５を挟んだ二重トンネル接合を用いている。二重トンネル接合によって、半導体基板１０の表面と電荷蓄積膜６０中のトラップ準位との間でトンネル現象により電子の出し入れができる。クーロンブロッケイト条件とは、電子１個の充電エネルギーが熱揺らぎよりも大きいことをいう。
【００２０】
電荷蓄積膜６０中のトラップ準位に電子を入れるには、ゲート電極８０に正の電圧を印加する。ゲート電極８０に正の電圧を印加すると、半導体基板１０にキャリア電子の反転層が形成される。このキャリア電子は、シリコン層４５を挟んだトンネル絶縁膜３０、５０を介してトンネル電流により電荷蓄積膜６０中のトラップ準位に注入される。
【００２１】
情報を読み出すには、電荷蓄積膜６０に捉えられた電荷が形成するゲート電極８０から反転層への電界の遮蔽によるドレイン電流の減少を測定する。電荷蓄積膜６０の電子を放出するには、ゲート電極８０に負の電圧を印加する。ゲート電極８０に負の電圧を印加すると、電荷蓄積膜８０に捉えたれた電子はトンネル絶縁膜３０、５０を通過して半導体基板１０に流れる。
【００２２】
図１（Ｂ）は、電荷が保持された状態における半導体メモリ１００のエネルギーバンド図を示す。図１（Ｂ）に示すように、導電性微結晶４０のクーロンブロッケイド効果と量子閉じ込めによるエネルギー障壁ΔＥが、電荷蓄積膜６０に保持された電荷が通過するのを遮る。よって、電荷保持特性を指数関数ｅｘｐ（ΔＥ／ｋＢＴ）に従って改善できる。ｋｂはボルツマン定数、Ｔは絶対温度（Ｋ）である。Ｔは、半導体メモリ（ＮＡＮＤフラッシュ）の動作温度を考慮すると２３３Ｋ以上３５３Ｋ以下である。一般的に、Ｔは室温の３００Ｋで考えられることが多い。より記憶保持を良くするには、Ｓｉ微結晶粒径を小さくしてエネルギーバリアΔＥを高くする必要があり、粒径を微小にしようとすればするほど高度な粒径ばらつき制御が必要である。
【００２３】
図１（Ｃ）は、情報を書き込み・消去する場合の半導体メモリ１００のエネルギーバンド図を示す。図１（Ｃ）に示すように、適当な書き込み・消去電圧をゲート電極８０に印加することで、エネルギー障壁ΔＥの影響を小さくすることができる。よって、情報の担い手となる電子がトンネルできるので高速な書き込み・消去ができる。半導体メモリ１００には、トンネル電界Ｆが印加されている。トンネル電界Ｆが印加されたときのトンネル電流密度は、（トンネル絶縁膜３０のトンネル抵抗）−１・ｅｘｐ［−（ΔＥ−ｑ・Ｔｏｘ・Ｆ）／ｋｂＴ］となる。これは、図１（Ｃ）に示すように実効エネルギー障壁がΔＥ−ｑＴｏｘＦとなるからである。Ｔｏｘはトンネル絶縁膜３０の膜厚を示し、Ｆはトンネル電界を示し、ΔＥはエネルギー障壁を示し、ｑは素電荷を示す。上記から、トンネル電流密度は、トンネル電界Ｆの変化に応じて、定数×ｅｘｐ［（ｑ・Ｔｏｘ／ｋｂＴ）・Ｆ］に従って指数関数的に上昇することがわかる。記憶保持と高速書込消去の両立に有利にするためには、記憶保持に有利になるよう低電界でよりトンネル電流密度が低く、尚且つ、書込消去に有利になるよう高電界でより電流密度が大きいことが求められる。よって定数×ｅｘｐ［（ｑ・Ｔｏｘ ／ｋＢＴ）・Ｆ］からさらに電界Ｆ上昇に対して電流上昇の良いものが望ましい。
【００２４】
図１（Ｄ）は、トンネル電界Ｆを図１（Ｃ）の状態よりも大きくした場合の半導体メモリ１００のエネルギーバンド図を示す。図１（Ｄ）に示すように、トンネル電界Ｆをさらに大きくすれば、エネルギー障壁ΔＥの影響が小さくなる。よって、さらに高速な書き込み・消去ができる。
【００２５】
導電性微粒子４０の粒径を小さくするほど、クーロンブロッケイド効果と量子閉じ込めによるエネルギー障壁ΔＥは大きくなる。よって、高速な書き込み・消去を維持しながら電荷保持特性を向上させることができる。導電性微粒子４０の粒径を小さくすることで、エネルギー障壁ΔＥは大きくなり、電荷保持時間が指数関数的に改善される。さらに、書き込み・消去の速さは、トンネル絶縁膜が１ｎｍのＳｉ酸化膜の場合と同様の速さを維持できる。粒径微小化に頼らずにエネルギー障壁ΔＥを高くして保持改善できれば、困難な粒径ばらつき制御が回避できてより望ましい。またトンネル電界上昇に対するトンネル電流上昇がさらに良くなれば、より低電圧での高速書き込み消去が可能になりより望ましい。
（第１の実施形態）
【００２６】
図２（Ａ）は、半導体メモリ２００を示す図である。半導体メモリ２００は、半導体基板２１０と、半導体基板２１０に形成されたソース・ドレイン領域２２０と、ソース・ドレイン領域２２０の間のチャネル領域上に形成された第１のトンネル絶縁膜２３０と、第１のトンネル絶縁膜２３０上に形成された第１の微粒子層２４０と、第１の微粒子層２４０上に形成された第２のトンネル絶縁膜２５０と、第２のトンネル絶縁膜２５０上に形成された第２の微粒子層２６０と、第２の微粒子層２６０上に形成された第３のトンネル絶縁膜２７０と、第３のトンネル絶縁膜２７０上に形成された第３の微粒子層２８０と、第３の微粒子層２８０上に形成された第４のトンネル絶縁膜２９０と、第４のトンネル絶縁膜２９０上に形成された電荷蓄積膜３００と、電荷蓄積膜３００上に形成されたブロック絶縁膜３１０とブロック絶縁膜３１０上に形成されたゲート電極３２０とを備える。
【００２７】
半導体基板２１０には、Ｓｉ基板を用いることができる。
【００２８】
第１のトンネル絶縁膜２３０、第２のトンネル絶縁膜２５０、第３のトンネル絶縁膜２７０、第４のトンネル絶縁膜２９０、及びブロック絶縁膜３１０には、酸化シリコンを用いることができる。また、第１のトンネル絶縁膜２３０、第２のトンネル絶縁膜２５０、第３のトンネル絶縁膜２７０、第４のトンネル絶縁膜２９０の膜厚は均一でもよい。
【００２９】
第１の微粒子層２４０は、クーロンブロッケイド条件を満たす第１の導電性微粒子２４５を含む。第１の微粒子層２４０には、アモルファスシリコン（ａ−Ｓｉ）を加熱して結晶化したものを用いることができる。第１の導電性微粒子２４０には、Ｓｉナノ微結晶を用いることができる。
【００３０】
第２の微粒子層２６０は、クーロンブロッケイド条件を満たす第２の導電性微粒子２６５を含む。第２の微粒子層２６０には、ａ−Ｓｉを加熱して結晶化したものを用いることができる。第２の導電性微粒子２６５には、Ｓｉナノ微結晶を用いることができる。
【００３１】
第３の微粒子層２８０は、クーロンブロッケイド条件を満たす第３の導電性微粒子２８５を含む。第３の微粒子層２８９には、ａ−Ｓｉを用いることができる。第３の導電性微粒子２８５には、Ｓｉナノ微結晶を加熱して結晶化したものを用いることができる。
【００３２】
第２の導電性微粒子２６５の平均粒径は、第１の導電性微粒子２４５及び第３の導電性微粒子２８５の平均粒径よりも大きい。第１の導電性微粒子２４５、第２の導電性微粒子２６５、及び第３の導電性微粒子２８５の粒径はそれぞれ均一でもよい。
【００３３】
電荷蓄積膜３００には、ポリシリコン又はシリコン窒化膜を用いることができる。シリコン窒化膜を用いた場合には、その膜厚は約５ｎｍである。
【００３４】
ゲート電極３２０には、ｎ＋ポリシリコンを用いることができる。
【００３５】
図２（Ｂ）、図２（Ｃ）を用いて半導体メモリ２００の製造方法を説明する。
【００３６】
Ｓｉ基板２１０上に、膜厚（Ｔｏｘ）が１ｎｍの熱Ｓｉ酸化膜２３０を形成する。熱Ｓｉ酸化膜２３０上にＣＶＤ装置を用いてａ−Ｓｉ層を１．５ｎｍ堆積する。次に、熱酸化を行うことでａ−Ｓｉ層の表面に膜厚が１ｎｍのＳｉ酸化膜２５０を形成する。これにより、ａ−Ｓｉ層の膜厚は１ｎｍとなり、ａ−Ｓｉ層の上下は膜厚が１ｎｍのＳｉ酸化膜に挟まれる。次に、９５０℃の高温アニールを窒素雰囲気中で行うことで、ａ−Ｓｉ層をａ−Ｓｉ層の膜厚と同程度の厚さのシリコン微結晶２４５群からなるシリコン層２４０にする。シリコン層２４０の上にＣＶＤ装置を用いてａ−Ｓｉ層を２．５ｎｍ堆積する。次に、熱酸化を行うことでａ−Ｓｉ層の表面に１ｎｍのＳｉ酸化膜２５０を形成する。これにより、ａ−Ｓｉ層の膜厚は２ｎｍとなり、ａ−Ｓｉ層の上下は膜厚が１ｎｍのＳｉ酸化膜に挟まれる。次に、９５０℃の高温アニールを窒素雰囲気中で行うことで、ａ−Ｓｉ層をａ−Ｓｉ層の膜厚と同程度の厚さのシリコン微結晶２６５群からなるシリコン層２６０にする（図２（Ｂ））。
【００３７】
シリコン層２６０上にＣＶＤ装置を用いてａ−Ｓｉ層を２ｎｍ堆積する。次に熱酸化を行うことでａ−Ｓｉ層の表面に１ｎｍのＳｉ酸化膜２７０を形成する。これによりａ−Ｓｉ層の膜厚は１．５ｎｍとなり、ａ−Ｓｉ層の上下は膜厚が１ｎｍのＳｉ酸化膜に挟まれる。次に、９５０℃の高温アニールを窒素雰囲気中で行うことで、ａ−Ｓｉ層をａ−Ｓｉ層の膜厚と同程度の厚さのシリコン微結晶２８５群からなるシリコン層２８０にする。なお、シリコン微結晶２４５、２６５、２８５の粒径は、窒素雰囲気中でのアニール条件を調整することで膜厚程度の粒径に制御できる。この理由は、２つある。１つ目は、ａ−Ｓｉ層の膜厚は薄いために横方向の結晶成長が起こりにくいからである。２つ目は、シリコン微結晶は表面エネルギーが最小になる結晶状態を維持しようとする傾向があるからである。
【００３８】
次に、シリコン層２８０上にＬＰＣＶＤを用いて膜厚が１０ｎｍのポリシリコン膜３００（電荷蓄積膜）を形成する（図２Ｃ）。
【００３９】
ポリシリコン膜３００上に膜厚が１０ｎｍのＳｉ酸化膜３１０をＬＰＣＶＤを用いて形成する。Ｓｉ酸化膜３１０上には膜厚が２００ｎｍのｎ＋ポリシリコン層３２０（ゲート電極）を形成する。次に、レジストパターンをマスクとして用いることで、ｎ＋ポリシリコン層３２０をゲート電極の形にする。次に、リンをドーズ量１×１０１５ｃｍ−２、入射エネルギー５ＫｅＶで注入し、更に１０００℃で１０秒間のアニールをすることでソース・ドレイン領域となるｎ＋層２２０を形成する（図２Ａ）。
【００４０】
半導体メモリ２００の動作原理について説明する。
【００４１】
図３は半導体メモリ２００の動作原理を説明するための図である。
【００４２】
導電性微粒子のクーロンブロッケイド効果及び量子閉じ込めによるエネルギー障壁ΔＥは、導電性微粒子の粒径が小さいと大きくなる。よって、第１の導電性微粒子２４５のΔＥは、第２の導電性微粒子２６５のΔＥ１及び第３の導電性微粒子２８５のΔＥ２よりも大きい。第２の導電性微粒子２６５のΔＥ１は、第１の導電性微粒子２４５のΔＥ及び第３の導電性微粒子２８５のΔＥ２よりも小さい。第３の導電性微粒子２８５のΔＥ２は、第１の導電性微粒子のΔＥと第２の導電性微粒子のΔＥ１の間の大きさである（図３（Ａ））。
【００４３】
このように、第２の微粒子層２６０が一番低いエネルギー障壁を有するので、書き込み・消去後に第２の微粒子層２６０に電子が残留する。書き込み・消去においては、各微粒子層を通り抜けて電子の出し入れが行われる。このため、書き込み又は消去の直後には、微粒子層に存在する電子はより低いエネルギー状態を求めて抜けていく。第１の微粒子層２４０に存在する電子は、すぐにチャネル領域又は第２の微粒子層２６０に抜ける。第３の微粒子層２８０に存在する電子は、電荷蓄積膜３００又は中央の第２の微粒子層２６０に抜ける。ところが、第２の微粒子層２６０に存在する電子は、エネルギーが両側よりも低い状態である。このため、電子が長期に渡って第２の微粒子層２６０に存在する。
【００４４】
その結果、図３（Ｂ）に示すように、第２の微粒子層２６０の電位が上昇する。よって、電荷が保持されているときのエネルギー障壁の高さが実効的に上昇する。よって、導電性微粒子の粒径の微小化に拠らずに指数関数的に電荷保持特性が向上する。
【００４５】
半導体メモリ２００は、トンネル電界上昇に対して大きなトンネル電流を流すこともできる。書き込み方向に対して、トンネル電界Ｆを印加していくと、トンネル電界ＦがＦｃｗ＝（ΔＥ２−ΔＥ１）／（ｑ・Ｔｏｘ３）を満たす付近で第２の微粒子層２６０よりも第３の微粒子層２８０の方がエネルギー的に低くなる（図３（Ｃ））。ここで、Ｆｃｗは電界を示し、ｑは素電荷を示し、Ｔｏｘ３は、第３のトンネル絶縁膜２７０の膜厚を示す。トンネル電界ＦがＦｃｗを超えると、第２の微粒子層２６０に存在する電子は、より低エネルギーの第３の微粒子層２８０に抜け、さらにより低エネルギーの電荷蓄積膜３００に抜ける。その結果、第２の微粒子層２６０の電位が下がり、書き込みの実効的なエネルギー障壁の高さが、電界Ｆｃｗを境に低くなる（図３（Ｄ））。よって、トンネル電流が指数関数的に上昇する（図４）。図４は、トンネル電流密度とトンネル電界Ｆの関係を示している。破線は、図１で示した半導体メモリ１００のトンネル電流密度とトンネル電界Ｆとの関係を示す。実線は本実施形態のトンネル電流密度とトンネル電界Ｆの関係を示す。
【００４６】
半導体メモリ２００は、微粒子層の導電性微粒子の粒径をを小さくしなくても、情報の記録保持改善ができる。さらに、トンネル電界上昇に対するトンネル電流上昇を大きくすることができる。
【００４７】
第１のトンネル絶縁膜２３０、第２のトンネル絶縁膜２５０、第３のトンネル絶縁膜２７０、及び第４のトンネル絶縁膜２９０の膜厚は、１ｎｍと説明した。しかしながら、これらのトンネル絶縁膜の膜厚は、シリコン酸化膜２ｎｍ以下の直接トンネル現象が生じる範囲内であれば、酸化膜自身のトンネル抵抗が低いので、高速書込・消去を維持しての記憶保持改善効果が期待できる。また、これらのトンネル絶縁膜の膜厚が１．５ｎｍ以下であれば、さらに酸化膜自身のトンネル抵抗が低いので、さらなる効果が期待できる。
【００４８】
第４のトンネル絶縁膜２９０は、２ｎｍ以下の酸化膜を用いなくても効果が期待できる。例として、第４のトンネル絶縁膜２９０の膜厚が厚い例を図５に示す。このときの第４のトンネル絶縁膜２９０の膜厚は４ｎｍである。このような厚いトンネル絶縁膜２９０は、例えばＬＰＣＶＤで第４のトンネル絶縁膜２９０を積層することで形成できる。このような場合でも、第２の微粒子層２６０に書き込み・消去後に電子が残留する。よって、電荷が保持されているときの実効エネルギー障壁が高くなるのは、図３で説明した場合と同様である。また、書き込み方向に電界Ｆを印加すると、電界ＦがＦｃｗ＝（ΔＥ２−ΔＥ１）／（ｑ・Ｔｏｘ３）となる付近で第２の微粒子層２６０よりも第３の微粒子層２８０の方がエネルギー的に低くなるのは図３で説明した場合と同様である（図６（Ａ）を参照）。よって、第２の微粒子層２６０の電位が下がる（図６（Ｂ））。この理由は２つある。１つ目は、第２の微粒子層２６０に残っている電子が第３の微粒子層２８０に抜けるからである。２つ目は、第２の微粒子層２６０に残っている電子がより低エネルギーの電荷蓄積膜３００に抜けていく分があるからである。従って、書き込みの実効エネルギーがＦｃｗを境に下がり、トンネル電流が図４に示すようにＦｃｗを境に上昇する。
【００４９】
次に、半導体メモリ２００における残留電子の制御方法について説明する。
【００５０】
消去動作により、電子を電荷蓄積膜３００からチャネル領域側にトンネルさせる場合、第１の微粒子層２４０が最も大きなエネルギー障壁を有する。よって、図７に示すように適当な消去電界を半導体メモリ２００に印加することで第２の微粒子層２６０と第１の微粒子層２４０との間にエネルギー障壁を形成することができる。よって、消去電圧と消去時間を調整することで、第２の微粒子層２６０に残留する電子を制御することができる。
【００５１】
また、例えば中央Ｓｉ微結晶層への残留電子注入主目的のものと、電荷蓄積部消去主目的のもの、とで２段階に分けて消去電圧を印加すれば、消去動作後の残留電子をさらに制御することができる。
【００５２】
また、書き込み動作後に残留電子を制御するには、書込電圧と書込時間である程度調整可能と考えられるが、その場合図７のようなエネルギーバリアが書込時に形成しにくいため、残留電子制御がより困難になる可能性がある。必要ならば、例えば書込主目的の電圧印加直後に、図７に示す残留し易い消去方向電圧を中央Ｓｉ微結晶層への残留電子注入目的に少しかける段階を追加する等の、複数段階もって書込完了とすれば、書込後の残留電子制御がさらに制御可能である。
【００５３】
なお、第１の微粒子層２４０と第３の微粒子層２８０が入れ替わってたような構成でも、電圧値と電圧を印加する時間を調整することで第２の微粒子層２６０の残留電子を調整することができる。
【００５４】
半導体メモリ２００では、図７に示すようにチャネル領域側に高いエネルギー障壁を有するので、書き込み方向においてトンネル電界に対するトンネル電流上昇を大きくするのに適している。これは、消去動作後の残留電子を図７に示すように制御しやすいからである。
【００５５】
一方で、電荷蓄積膜３００側に高いエネルギー障壁を有する場合には、消去方向においてトンネル電界に対するトンネル電流上昇を大きくするのに適している。
（第２の実施形態）
【００５６】
図８は第２の実施形態に係る半導体メモリ４００を示す。半導体メモリ４００は、第１の微粒子層２４０と第３の微粒子層２８０の位置が入れ替わっている点が半導体メモリ２００と異なる。半導体メモリ４００は、ＭＯＮＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｎｉｔｒｉｄｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）を想定している。
【００５７】
半導体メモリ４００の製造方法について説明する。
【００５８】
Ｓｉ基板２１０上に膜厚が１ｎｍ（Ｔｏｘ＝１ｎｍ）の熱Ｓｉ酸化膜２３０を形成する。熱Ｓｉ酸化膜２３０上にＣＶＤ装置を用いてａ−Ｓｉ層を２ｎｍ堆積する。次に、熱酸化を行うことでａ−Ｓｉ層の表面に膜厚が１ｎｍの熱Ｓｉ酸化膜２５０を形成する。これにより、ａ−Ｓｉ層の膜厚は１．５ｎｍとなり、ａ−Ｓｉ層は上下を膜厚が１ｎｍのＳｉ酸化膜で挟まれている。
【００５９】
次に、９５０℃の高温アニールを窒素雰囲気中で行うと、ａ−Ｓｉ層は、ａ−Ｓｉ層の膜厚程度の厚さのシリコン微小結晶群からなるシリコン層２８０となる。熱Ｓｉ酸化膜２５０上にＣＶＤ装置を用いてａ−Ｓｉ層を２．５ｎｍ堆積する。次に熱酸化を行うことでａ−Ｓｉ層の表面に１ｎｍのＳｉ酸化膜２７０を形成する。これによりａ−Ｓｉ層の膜厚は２ｎｍであり、ａ−Ｓｉ層は上下を膜厚が１ｎｍのＳｉ酸化膜で挟まれている。
【００６０】
次に、９５０℃の高温アニールを窒素雰囲気中で行うと、ａ−Ｓｉ層は、ａ−Ｓｉ層の膜厚が２ｎｍ程度の厚さのシリコン微結晶群からなるシリコン層２６０となる。シリコン層２６０上にＣＶＤ装置を用いてａ−Ｓｉ層を１．５ｎｍ堆積する。次に、熱酸化を行うことでａ−Ｓｉ層の表面に１ｎｍのＳｉ酸化膜２９０を形成する。これにより一番上のａ−Ｓｉ層の膜厚は１ｎｍとなり、上下を膜厚が１ｎｍのＳｉ酸化膜で挟まれている。
【００６１】
次に、９５０℃の高温アニールを窒素雰囲気中で行うと、一番上のａ−Ｓｉ層は、ａ−Ｓｉ層の膜厚が１．５ｎｍ程度の厚さのシリコン微結晶群からなるシリコン層２４０となる。なお、シリコン微結晶２４５、２６５、２８５の粒径は、窒素雰囲気中でのアニール条件を調整することで膜厚程度の粒径に制御できる。この理由は２つある。１つ目は、ａ−Ｓｉ層の膜厚は薄いために横方向の結晶成長が起こりにくいからである。２つ目は、シリコン微結晶は表面エネルギーが最小になる結晶状態を維持しようとする傾向があるからである。
【００６２】
次に、Ｓｉ酸化膜２９０上にＬＰＣＶＤを用いて膜厚が５ｎｍの電荷蓄積層となるシリコン窒化膜３００を形成する。次に、膜厚が１０ｎｍのＳｉ酸化膜３１０をＬＰＣＶＤを用いて形成する。Ｓｉ酸化膜３１０上に厚さが２００ｎｍのゲート電極となるｎ＋ポリシリコン層３２０をＣＶＤを用いて堆積する。次に、レジストパターンをマスクとして用いることで、ｎ＋ポリシリコン層３２０をゲート電極の形にする。次に、リンをドーズ量１×１０１５ｃｍ−２、入射エネルギー５ＫｅＶで注入し、更に１０００℃で１０秒間のアニールをすることでソース・ドレイン領域となるｎ＋層２２０を形成する（図８）。
【００６３】
半導体メモリ４００の動作原理について説明する。
【００６４】
図９は、半導体メモリ４００の動作原理を説明するための図である。
【００６５】
導電性微粒子のクーロンブロッケイド効果及び量子閉じ込めによるエネルギー障壁ΔＥは、導電性微粒子の粒径が小さいと大きくなる。よって、第３の導電性微粒子２４５のΔＥ２が一番大きい。続いて、第１の導電性微粒子２８５のΔＥ、第２の導電性微粒子２６５のΔＥ１の順に小さくなる（図９（Ａ））。このように、第２の微粒子層２６０が一番低いエネルギーなので、書き込み・消去動作後に第２の微粒子層２６０に電子が残留する。書き込み・消去動作においては、各微粒子層を電子が通り抜けて電子の出し入れが行われる。このため一般的には、書き込み又は消去動作の直後には、微粒子層に存在する電子は、より低いエネルギー状態を求めて抜けていく。例えば、第３の微粒子層２４０に存在する電子は、電荷蓄積膜３００又は第２の微粒子層２６０に抜ける。
【００６６】
ところが、図９（Ａ）の状態では、第２の微粒子層２６０に存在する電子は、エネルギーが両側よりも低い状態である。このため、電子が長期に渡って第２の微粒子層２６０に存在することになる。
【００６７】
その結果、図９（Ｂ）に示すように、第２の微粒子層２６０の電位が上昇する。よって、電荷が保持されているときのエネルギー障壁の高さが実効的に上昇する。よって、導電性微粒子の粒径の微小化に拠らずに指数関数的に電荷保持特性が向上する。
【００６８】
また、トンネル電界上昇に対して、より大きなトンネル電流上昇を実現することができる。消去方向にトンネル電界Ｆを印加していくと、電界ＦがＦｃｅ＝（ΔＥ−ΔＥ１）／（ｑ・Ｔｏｘ２）を満たす付近で第２の微粒子層２６０よりも第１の微粒子層２８０の方がエネルギー的に低くなる（図９（Ｃ））。ここで、ｑは素電荷、Ｔｏｘ２は第２のトンネル絶縁膜２５０の膜厚である。
【００６９】
電界がＦｃｅを超えると、第２の微粒子層２６０の残留電子はより低エネルギーの第１の微粒子層２８０に抜け、更により低エネルギーのチャネル領域側に抜ける。その結果、第２の微粒子層２６０の電位が下がり、消去時の実効エネルギー障壁の高さが低くなる（図９（Ｄ））。
【００７０】
従って、図１０に示すように消去電界Ｆに対してトンネル電流が指数関数的に上昇する。半導体メモリ４００では、第１の実施形態での半導体メモリ２００とは逆に図９（Ａ）に示すように電荷蓄積部側に高いエネルギー障壁を有するので、消去方向においてトンネル電界上昇に対するトンネル電流上昇を大きくするのに適している。これは、半導体メモリ２００とは逆に、書込動作後の残留電子を制御しやすいからである。
【００７１】
以上のように、半導体メモリ４００は、トンネル絶縁膜中の導電性微結晶を微小化しなくても電荷保持特性を改善できる。また、半導体メモリ４００は、トンネル電界上昇に対してより大きなトンネル電流上昇を実現するのに有利である。特に、ＭＯＮＯＳ構造における、消去が遅いことによって生じる消去飽和を解決しやすい。これは、消去方向のトンネル電流を改善させやすいからである。
【００７２】
第２の実施形態では、第１のトンネル絶縁膜２３０、第２のトンネル絶縁膜２５０、第３のトンネル絶縁膜２７０、及び第４のトンネル絶縁膜２９０の膜厚は１ｎｍとして説明した。しかしながら、これらのトンネル絶縁膜は２ｎｍ以下の直接トンネル現象が生じる範囲内であれば効果が期待できる。
【００７３】
図１１は、第１のトンネル絶縁膜２３０の膜厚が厚い場合の例を示す図である。例えば、第１のトンネル絶縁膜２３０の膜厚は３ｎｍである。このような膜厚は、例えば第１のトンネル絶縁膜２３０がＳｉ酸化膜の場合には、熱酸化を行うことで第１のトンネル絶縁膜２３０の膜厚を厚くすれば形成可能である。このような場合でも、書き込み・消去動作後において第２の微粒子層２６０に電子が残留する。よって、電界ＦがＦｃｅ＝（ΔＥ−ΔＥ１）／（ｑ・Ｔｏｘ２）を境に消去の実効エネルギーが下がる。
【００７４】
なお、電荷蓄積膜３００には、図１２に示すようにポリシリコンを用いた浮遊ゲート型の半導体メモリでもよい。
【００７５】
また、半導体メモリ４００でも、消去後に図９（Ｂ）に示すように第２の微粒子層２６０に残留電子があれば、図１３（Ａ）に示すように書き込み方向の電界がＦｃｗ＝（ΔＥ２−ΔＥ１／（ｑ・Ｔｏｘ３）になったところで残留電子が第３の微粒子層２８０を抜けて更に電荷蓄積膜３００へと抜ける。よって、図１３（Ｂ）に示すように第２の微粒子層２６０の電位が下がり、書き込み時の実効エネルギー障壁が下がる。従って、半導体メモリ４００でも、消去後の第２の微粒子層２６０での残留電子の制御を行えば、図４に示すようにＦｃｗを境に書き込み方向のトンネル電流の上昇可能である。消去動作後に残留電子を制御するには、第１の実施形態での書き込み後残留電子制御同様、電圧値と印加時間、必要ならば複数段階の電圧印加をもって消去書込完了とすれば制御可能である。
【００７６】
このように半導体メモリ４００は、トンネル絶縁膜中の導電性微結晶を微小化しなくても電荷保持特性を改善でき、かつトンネル電界上昇に対してより大きなトンネル電流上昇を実現できる。これは、書き込み・消去動作後に最も大きな粒径の導電性微粒子を有する第２の微粒子層２６０に電子が残留可能だからである。
（第３の実施形態）
【００７７】
図１４は、第３の実施形態に係る半導体メモリ５００を示す。半導体メモリ５００は、第１の微粒子層２８０と第３の微粒子層５１０とで粒径が等しい点が半導体メモリ２００と異なる。第３の微粒子層５１０は、第１の導電性微粒子２８５を含む。つまり、第２の微粒子層２６０は、粒径の等しい導電性微粒子２８５を有する２つの層で挟まれている。
【００７８】
この場合、チャネル領域側と電荷蓄積膜３００側で同じ高さのエネルギー障壁が形成され、第２の微粒子層２６０には、低いエネルギー障壁が存在する（図１５（Ａ））。書き込み・消去動作後に第２の微粒子層２６０には電子が残留することが可能なので第２の微粒子層２６０の電位が上昇する。これにより、電荷保持特性を指数関数的に改善できる（図１５（Ｂ））。
【００７９】
また、書き込み電界Ｆｃｗを境に書き込み電流が増大することも（図１５（Ｃ）、図１５（Ｄ））、Ｆｃｅを境に消去電流が増大することも第１の実施形態及び第２の実施形態と同様である。残留電子の制御についても、書込／消去電圧値と印加時間により制御可能であることも、必要ならば複数段階とすることでさらに制御可能であることも同様である。
（条件の説明）
【００８０】
上記した実施形態に係る半導体メモリは、トンネル絶縁膜中の導電性微小粒子がもたらすキャリアの閉じ込め効果によって形成されるエネルギー準位を用いている。導電性微粒子とは、例えばＳｉナノ微結晶である。
【００８１】
つまり、導電性微粒子が有するエネルギー障壁ΔＥの範囲内には、量子力学的な状態が存在しない。従って、例えば電荷保持状態の場合、電荷はΔＥのエネルギー障壁を超える以外に通り抜ける選択肢がない。上記した実施形態に係る半導体メモリはこの原理を利用している。
【００８２】
このことは、導電性微粒子が有するエネルギー障壁ΔＥが熱揺らぎｋＢＴ（ｋＢはボルツマン定数、Ｔは絶対温度で、室温ではｋＢＴは２６ｍｅＶ程度）よりも大きければ有効に発現可能である。導電性微粒子が金属材料の場合、ΔＥはクーロンブロッケイドエネルギーに依存する。また、導電性微粒子が半導体の場合、ΔＥはクーロンブロッケイドエネルギーと量子閉じ込めエネルギーに依存する。
【００８３】
主要因の一つクーロンブロッケイドエネルギーは、導電性微粒子の形状が球形又は球に近い形状であれば、ほぼｑ／（２πεｄ）で与えられる。ここで、ｄは導電性微粒子の粒径（直径）であり、ｑは素電荷であり、εはトンネル絶縁膜材料の誘電率である。これを用いて導電性微粒子の粒径ｄの望ましい範囲を見積もることができる。上記した実施形態で用いられる導電性微粒子の粒径ｄはｑ／（２πεｄ）＞ｋＢＴ、つまりｄ＜ｄｍａｘ＝ｑ／（２πεｋＢＴ）を満たすことが望ましい。トンネル絶縁膜がＳｉ酸化膜の場合には、ｄｍａｘ＝３０ｎｍである。
【００８４】
次に、第２の微粒子層２６０が有するエネルギーΔＥ１の上限又は第２の微粒子層２６０に含まれる第２の導電性微粒子２６５の粒径ｄ１の下限について説明する。
【００８５】
ΔＥ１がチャネル領域側の導電性微粒子のエネルギーΔＥ及び電荷蓄積膜側のエネルギーΔＥ２よりも低い。これは、第２の微粒子層２６０に含まれる導電性微粒子の粒径が最も大きいからである。このようにすることで、電荷保持特性及びトンネル電流特性を改善している。
【００８６】
ｍｉｎ（ΔＥ、ΔＥ２）−ΔＥ１＞ｋＢＴの関係を満たせば、低いエネルギー順位として有効に機能する。ここで、ｍｉｎ（ΔＥ、ΔＥ２）はΔＥとΔＥ２の小さい方を示す。
【００８７】
第１の導電性微粒子２４５の粒径をｄ、第３の導電性微粒子２８５の粒径をｄ２、第２の導電性微粒子２６５の粒径をｄ１とすると、ｑ／（２πεｄ）―ｑ／（２πεｄ１）＞ｋＢＴとｑ／（２πεｄ２）―ｑ／（２πεｄ１）＞ｋＢＴとなる。第２の導電性微粒子２６５の粒径ｄ１は、ｄ１＞ｍａｘ（ｄ、ｄ２）／（１−ｋＢＴ／［ｑ／｛２πε・ｍａｘ（ｄ、ｄ２）｝］］＝ｍａｘ（ｄ、ｄ２）／（１−ｍａｘ（ｄ、ｄ２）／ｄｍａｘ）となる。ここでｍａｘ（ｄ、ｄ２）は、ｄとｄ２の大きい方を示す。トンネル絶縁膜がＳｉ酸化膜の場合、ｄｍａｘ＝ｑ／（２πεｋＢＴ）＝３０ｎｍより、ｄ１＞ｍａｘ（ｄ、ｄ２）／［１−ｍａｘ（ｄ、ｄ２）／（３０ｎｍ）］となる。
【００８８】
上記した実施形態の効果が得られるのは、第２の微粒子層２６０の第２の導電性微粒子２６５の粒径が最も大きいからである。つまり、第２の微粒子層２６０に残留電子が滞在するからである。しかし、ｍｉｎ（ΔＥ、ΔＥ２）―ΔＥ１が熱揺らぎｋＢＴ＝２６ｍｅＶと同等では残留電子が安定に滞在しにくい。つまり、残留電子が安定に滞在するには、第２の微粒子層２６０が電荷蓄積部の情報電荷量によらずエネルギー的に低いほうがよい。
【００８９】
残留電子の滞在には、記憶保持時でも第２の微粒子層２６０がエネルギー的に低いことが望ましいが、情報電荷による電荷蓄積膜の電位上昇により、電荷保持時でも電界が１［ＭＶ／ｃｍ］のオーダーでトンネル絶縁膜にかかることがある。例えば、１［ＭＶ／ｃｍ］の電界が、膜厚が１ｎｍのＳｉ酸化膜に印加されたときのエネルギー差は０．１ｅＶである。よって、０．１ｅＶよりも小さな２６ｍｅＶでは電荷保持時でも第２の微粒子層２６０がエネルギー的に低いために不十分である。従って、ｍｉｎ（ΔＥ、ΔＥ２）とΔＥ１とのエネルギー差は、０．１ｅＶ以上であることがより望ましい。
【００９０】
つまり、ΔＥ１≦ｍｉｎ（ΔＥ、ΔＥ２）−０．１ｅＶとなる。また、粒径ｄ１については、ｄ１＞ｍａｘ（ｄ、ｄ２）／［１−０．１ｅＶ／｛ｑ／（２πε・ｍａｘ（ｄ、ｄ２））｝］となる。例えば、トンネル絶縁膜がＳｉ酸化膜の場合には、ｄ１＞ｍａｘ（ｄ、ｄ２）／［１−ｍａｘ（ｄ、ｄ２）／（８．５ｎｍ）］となる。
【００９１】
ｍｉｎ（ΔＥ、ΔＥ２）とΔＥ１とのエネルギー差が０．２ｅＶ以上であれば、電荷保持時でも第２の微粒子層２６０がエネルギー的にさらに安定となる。つまり、ΔＥ１≦ｍｉｎ（ΔＥ、ΔＥ２）−０．２ｅＶとなる。粒径ｄ１については、ｄ１＞ｍａｘ（ｄ、ｄ２）／［１−０．２ｅＶ／｛ｑ／（２πε・ｍａｘ（ｄ、ｄ２））｝］となる。例えば、トンネル絶縁膜がＳｉ酸化膜の場合には、ｄ１＞ｍａｘ（ｄ、ｄ２）／［１−ｍａｘ（ｄ、ｄ２）／４ｎｍ］となる。
【００９２】
次に、第２の微粒子層２６０が有するエネルギーΔＥ１の下限又は第２の微粒子層２６０に含まれる第２の導電性微粒子２６５の粒径ｄ１の上限について説明する。第２の導電性微粒子２６５のエネルギーΔＥ１が、低すぎると十分な効果が出ない場合がある。つまり。第２の導電性微粒子２６５の粒径が際限なく大きいと、第２の微粒子層２６０自身が電荷を蓄積する浮遊ゲートとなってしまう。すなわち、第２の微粒子層２６０内に電荷蓄積膜として十分な機能するような熱揺らぎエネルギー２６ｍｅＶ以下にエネルギー状態が存在しないことが必要となる。つまり、エネルギーΔＥ１は、ΔＥ１＞２６ｍｅＶの関係を満たし、粒径ｄ１はｄ１＜ｄｍａｘの関係を満たす必要がある。
【００９３】
また、電荷が保持された状態でも１［ＭＶ／ｃｍ］オーダーの電界がかかる。例えば、１［ＭＶ／ｃｍ］の電界が、膜厚が１ｎｍのＳｉ酸化膜にかかった時のエネルギー差は０．１ｅＶである。よってΔＥ１が２６ｍｅＶでは、第２の微粒子層２６０内に電荷蓄積膜として機能するような熱揺らぎエネルギー２６ｍｅＶ以下のエネルギー状態が存在してしまう。従って、ΔＥ１＞０．１ｅＶ、ｄ１＜ｑ／［２πε・（０．１ｅＶ）］となり、トンネル絶縁膜が例えばＳｉ酸化膜の場合には、ｄ１＜８．５ｎｍとなる。さらに望ましくは、ΔＥ１＞０．２ｅＶ、ｄ１＜ｑ／［２πε・（０．２ｅＶ）］となり、トンネル絶縁膜が例えばＳｉ酸化膜の場合には、ｄ１＜４ｎｍとなる。
【００９４】
トンネル絶縁膜の膜厚はできるだけ薄いことが好ましい。これは、高速に書き込み・消去動作を行えるからである。さらに、上記した実施形態では、導電性微粒子の大きさを小さくすればエネルギー障壁は高くなる。このため、十分な電荷保持改善を行うことができる。トンネル絶縁膜の膜厚は２ｎｍ以下であれば、酸化膜自身の抵抗が低いので、上記した実施形態の効果は得られる。また、トンネル絶縁膜の膜厚は１．５ｎｍ以下であれば、より低抵抗となり望ましい。トンネル絶縁膜の膜厚の下限は、原子間距離である０．３ｎｍ又は大気中の自然酸化膜の膜厚である０．７ｎｍとすることができる。なお、図５に示すように第３のトンネル絶縁膜２９０の膜厚を厚くしても書き込み時のトンネル電流を増大させることができる。さらに、図１１に示すように第１のトンネル絶縁膜２３０の膜厚を厚くしても消去時のトンネル電流を増大させることができる。
【００９５】
微粒子層は、複数の導電性微粒子を有している。このために、エネルギー障壁ΔＥ、ΔＥ１、ΔＥ２、粒径ｄ、ｄ１、ｄ２はバラツキ分布を生じる。よって、ΔＥ、ΔＥ１、ΔＥ２、ｄ、ｄ１、及びｄ２は平均値として考える。
【００９６】
導電性微粒子の形状は球又は球に近い形状として、ｄ、ｄ１、及びｄ２を直径として考えている。しかしながら、導電性微粒子の形状は厳密な球形に近いとは限らない。導電性微粒子の形状が球形の場合は、粒径ｄに対し自己容量がＣｓｅｌｆ＝πεｄとなる。よって。クーロンブロッケイドエネルギーはほぼｑ／（２Ｃｓｅｌｆ）＝ｑ／（２πεｄ）で与えられる。導電性微粒子の形状が球に近くない場合は、その形状に応じて決まる自己容量Ｃｓｅｌｆに対し、ｄ＝Ｃｓｅｌｆ／（πε）により実効的な粒径ｄを特定することができる。
【００９７】
上記した実施形態では、ａ−Ｓｉを加熱して得られるＳｉ微結晶層を用いている。しかしながら、高温でのＬＰＣＶＤで直接Ｓｉ微結晶層を形成してもよい。トンネル絶縁膜中のＳｉナノ微粒子層のＳｉ微結晶面密度が小さすぎると、十分な効果が発現しない。Ｓｉの静電遮蔽長は１０ｎｍ程度である。よって、チャネル領域上の面密度が２０ｎｍ四方に一個（２．５×１０１１ｃｍ−２）以上であれば、チャネル領域のほぼ全面が静電遮蔽で遮られることなくＳｉナノ微結晶積層構造の影響を受ける。従って、効果が期待できる。
【００９８】
電荷蓄積膜として、シリコン窒化膜のようなトラップ膜、又はポリシリコンのような浮遊ゲートを例として説明した。しかしながら、電荷蓄積膜もＳｉナノ微結晶とすることができる。この場合、電荷蓄積膜のＳｉナノ微結晶の粒径の大きさは、トンネル絶縁膜中のどのＳｉナノ微結晶の粒径よりも大きいことが好ましい。電荷蓄積膜中のＳｉナノ微結晶層のＳｉ微結晶面密度が小さすぎると十分な効果が発現しない。Ｓｉの静電遮蔽長は１０ｎｍ程度ある。よって、チャネル領域上の面密度が２０ｎｍ四方に一個（２．５×１０１１ｃｍ−２）以上であれば、チャネル領域のほぼ全面が、静電遮蔽で遮られることなくＳｉナノ微結晶積層構造の影響を受ける。従って、効果が期待できる。
【００９９】
図４を用いて説明したように、上記した実施形態に係る半導体メモリは、Ｆｃｗを境に、書込トンネル電流が増大する。これに関連して、ΔＥ２とΔＥ１の差の範囲について説明する。ＮＡＮＤフラッシュメモリでは、書き込み・読み出し動作時に、非選択ワードライン上の半導体メモリセルでも、ビットラインを導通させる。このため、書き込み電圧より低いプラスのゲート電圧を印加してトタンスファー状態にする。そのトランスファー時の電界までは電荷保持に有利なようにトンネル電流は低いことが望ましく、なおかつ、トランスファー時の電界以上では書き込みに有利なようにトンネル電流が高いことが望ましい。
【０１００】
つまり、図４に示すＦｃｗを、トランスファー時の電界と同程度、またはそれ以上とすれば、トランスファー時の電界までの電荷保持は保たれ、且つ書き込み時の電流を大きくすることができる。トランスファー時のストレスゲート電界は６［ＭＶ／ｃｍ］〜７［ＭＶ／ｃｍ］程度である。よって、６［ＭＶ／ｃｍ］≦Ｆｃｗ≦７［ＭＶ／ｃｍ］、又は６［ＭＶ／ｃｍ］≦Ｆｃｗであることが望ましい。さらに、ストレスゲート電界は５［ＭＶ／ｃｍ］〜８［ＭＶ／ｃｍ］程度もありえるので、５［ＭＶ／ｃｍ］≦Ｆｃｗ≦８［ＭＶ／ｃｍ］、又は５［ＭＶ／ｃｍ］≦Ｆｃｗであることが望ましい。ＦｃｗやＦｃｅの値は、実際の半導体メモリで書き込み・消去動作時の特性変化を測定することで特定できる。
（第４の実施形態）
【０１０１】
図１６は、第４の実施形態に係る半導体メモリ６００である。
【０１０２】
半導体メモリ６００は、第４のトンネル絶縁膜２９０上に第４の微粒子層６１０、第５のトンネル絶縁膜６２０、第５の微粒子層６３０、第７のトンネル絶縁膜６４０が順に形成されている点が半導体メモリ２００と異なる。第４の微粒子層６１０は、第４の導電性微粒子６１５を含む。第５の微粒子層６３０は、第５の導電性微粒子６３５を含む。具体的には、第４のトンネル絶縁膜２９０上に粒径２ｎｍのＳｉ微結晶層６１０、膜厚が１ｎｍのＳｉ酸化膜６２０、粒径が１ｎｍのＳｉ微結晶層６３０、膜厚が１ｎｍのＳｉ酸化膜６４０を形成する。
【０１０３】
第４の微粒子層６１０に含まれる第４の導電性微粒子６１５は、第３の微粒子層２８０に含まれる第３の導電性微粒子層２８５及び第５の微粒子層６３０に含まれる第５の導電性微粒子６３５の粒径よりも大きい。また、第３の導電性微粒子２８５の粒径は、第５の導電性微粒子６３５の粒径よりも大きい。
【０１０４】
半導体メモリ６００は、第１の微粒子層２４０と第３の微粒子層２８０との間では、第２の微粒子層２６０の第２の導電性微粒子２６５の粒径が最も大きい。また、第３の微粒子層２８０と第５の微粒子層６３０との間では、第４の微粒子層６１０の第４の導電性微粒子６１５の粒径が最も大きい。
【０１０５】
従って、第２の微粒子層２６０及び第４の微粒子層６１０には電子が残留するので電荷保持特性が改善される。また、書き込み時には第２の微粒子層２６０から電荷蓄積膜３００側へ残留電子が遠ざかるので書き込み電流を増やすことができる。一方で消去時には、第４の微粒子層６１０からチャネル領域側へ残留電子が遠ざかるので消去電流を増やすことができる。
【０１０６】
このように、３層の微粒子層のうち、真ん中の微粒子層の導電性微粒子の粒径が最も大きければ、本実施形態の効果を得ることができる。
上記した実施形態では、半導体基板としてシリコンを用いているが、他の半導体を用いても良い。上記した実施形態では、トンネル絶縁膜にＳｉ酸化膜を用いているが、他の絶縁材料でも同等の効果を有する。上記した実施形態では、電荷蓄積部にシリコン窒化膜又はｎ＋ポリシリコンを用いているが、他のキャリアトラップを多く含むトラップ層材料又は他の電極材料を用いても良い。但し、電荷蓄積部は、トンネル絶縁膜中の何れの微粒子層よりもエネルギー的に低い順位であることが望ましい。電荷蓄積部のエネルギー準位が微粒子層よりも高いと、相対的エネルギー差が変化し電荷保持に不利になるために十分な効果が得られない。上記した実施形態では、ブロック絶縁膜にＳｉ酸化膜を用いているが他の絶縁膜材料を用いてもよい。
【０１０７】
また、上記した実施形態では、Ｓｉナノ微結晶を含むトンネル絶縁膜を例として説明しているが、導電性微粒子（導電性ナノ粒子ともいう）であれば、他の材料でも、積層構造とその粒径の違いを設計することで本実施形態の効果を得ることができる。また、微粒子層に含まれる導電性微粒子間にトンネル絶縁膜が染込んでいてもよい。
【０１０８】
また、上記した実施形態では、情報電荷供給源は全てチャネル領域であるとして説明したが、ゲート電極を情報電荷供給源としてもよい。この場合、トンネル絶縁膜を電荷蓄積膜のゲート側に形成し、ブロック絶縁膜を電荷蓄積膜のチャネル側に形成する。
【０１０９】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１１０】
１０ … 半導体基板、２０ … ソース・ドレイン領域、３０ … トンネル絶縁膜、４０ … 導電性微粒子、４５ … シリコン層、５０ … トンネル絶縁膜、６０ … 電荷蓄積膜、７０ … ブロック絶縁膜、８０ … ゲート電極、１００ … 半導体メモリ、２００ … 半導体メモリ、２１０ … 半導体基板、２２０ … ソース・ドレイン領域、２３０ … 第１のトンネル絶縁膜、２４０ … 第１の微粒子層、２４５ … 第１の導電性微粒子、２５０ … 第２のトンネル絶縁膜、２６０ … 第２の微粒子層、２６５ … 第２の導電性微粒子、２７０ … 第３のトンネル絶縁膜、２８０ … 第３の微粒子層、２８５ … 第３の導電性微粒子、２９０ … 第４のトンネル絶縁膜、３００ … 電荷蓄積膜、３１０ … ブロック絶縁膜、３２０ … ゲート電極、４００ … 半導体メモリ、５００ … 半導体メモリ、５１０ … 第４の微粒子層、６００ … 半導体メモリ、６１０ … 第５の微粒子層、６２０ … 第５のトンネル絶縁膜、６３０ … 第６の微粒子層、６４０ … 第７のトンネル絶縁膜
【特許請求の範囲】
【請求項１】
半導体基板のチャネル領域上に形成された第１のトンネル絶縁膜と、
前記第１のトンネル絶縁膜上に形成されクーロンブロッケイド条件を満たす第１の導電性微粒子を含む第１の微粒子層と、
前記第１の微粒子層上に形成された第２のトンネル絶縁膜と、
前記第２のトンネル絶縁膜上に形成されクーロンブロッケイド条件を満たし、前記第１の導電性微粒子の平均粒径よりも大きな平均粒径を有する第２の導電性微粒子を含む第２の微粒子層と、
前記第２の微粒子層上に形成された第３のトンネル絶縁膜と、
前記第３のトンネル絶縁膜上に形成されクーロンブロッケイド条件を満たし、前記第２の導電性微粒子の平均粒径よりも小さな平均粒径を有する第３の導電性微粒子を含む第３の微粒子層と、
前記第３の微粒子層上に形成された第４のトンネル絶縁膜と、
前記第４のトンネル絶縁膜上に形成された電荷蓄積膜と、
前記電荷蓄積膜上に形成されたブロック絶縁膜と、
前記ブロック絶縁膜上に形成されたゲート電極と、
を備える半導体メモリ。
【請求項２】
前記第２のトンネル絶縁膜又は前記第３のトンネル絶縁膜は、膜厚が２ｎｍのＳｉ酸化膜よりもトンネル抵抗が低くなる厚さに形成されている請求項１に記載の半導体メモリ。
【請求項３】
前記第１の導電性微粒子、前記第２の導電性微粒子、及び前記第３の導電性微粒子がＳｉナノ微結晶からなる請求項１又は請求項２に記載の半導体メモリ。
【請求項４】
前記第１乃至前記第４のトンネル絶縁膜がＳｉ酸化膜からなる請求項１乃至請求項３のいずれか１項に記載の半導体メモリ。
【請求項５】
前記第２の微粒子層で電子１個の帯電に必要な平均エネルギーをΔＥ１、前記第１の微粒子層で電子１個の帯電に必要な平均エネルギーをΔＥ、前記第３の微粒子層で電子１個の帯電に必要な平均エネルギーをΔＥ２、ボルツマン定数をｋＢ、温度をＴ（Ｋ）として、
ｍｉｎ（ΔＥ、ΔＥ２）−ΔＥ１＞ｋＢＴ
を満たす請求項１乃至請求項４の何れか１項に記載の半導体メモリ。
【請求項６】
前記第２の微粒子層で電子１個の帯電に必要な平均エネルギーをΔＥ１、前記第１の微粒子層で電子１個の帯電に必要な平均エネルギーをΔＥ、前記第３の微粒子層で電子１個の帯電に必要な平均エネルギーをΔＥ２として、
ｍｉｎ（ΔＥ、ΔＥ２）−ΔＥ１＞０．１ｅＶ、又はｍｉｎ（ΔＥ、ΔＥ２）−ΔＥ１＞０．２ｅＶ
を満たす請求項１乃至請求項４の何れか１項に記載の半導体メモリ。
【請求項７】
前記第２の導電性微粒子の平均粒径ｄ１［ｎｍ］、前記第１の導電性微粒子の平均粒径ｄ［ｎｍ］、及び前記第３の導電性微粒子の平均粒径ｄ２［ｎｍ］が、ボルツマン定数をｋＢ、温度をＴ（Ｋ）、素電荷をｑとして、
ｄ１＞ｍａｘ（ｄ、ｄ２）／（１−ｋＢＴ／［ｑ／｛２πε・ｍａｘ（ｄ、ｄ２）｝］）
の関係を満たす請求項１乃至請求項４の何れか１項に記載の半導体メモリ。
【請求項８】
前記第２の導電性微粒子の平均粒径ｄ１［ｎｍ］、前記第１の導電性微粒子の平均粒径ｄ［ｎｍ］、及び前記第３の導電性微粒子の平均粒径ｄ２［ｎｍ］が、素電荷をｑとして、
ｄ１＞ｍａｘ（ｄ、ｄ２）／（１−０．１ｅＶ／［ｑ／｛２πε・ｍａｘ（ｄ、ｄ２）｝］）又はｄ１＞ｍａｘ（ｄ、ｄ２）／（１−０．２ｅＶ／［ｑ／｛２πε・ｍａｘ（ｄ、ｄ２）｝］）
の関係を満たす請求項１乃至請求項４の何れか１項に記載の半導体メモリ。
【請求項９】
前記第２の微粒子層で電子１個の帯電に必要な平均エネルギーをΔＥ１、及び前記第３の微粒子層で電子１個の帯電に必要な平均エネルギーをΔＥ２が、素電荷をｑ、前記第３のトンネル絶縁膜の膜厚をＴｏｘ３［ｎｍ］として、
５［ＭＶ／ｃｍ］≦（ΔＥ２−ΔＥ１）／（ｑ・Ｔｏｘ３）≦８［ＭＶ／ｃｍ］
を満たすことを特徴とする請求項１乃至請求項４の何れか１項に記載の半導体メモリ。
【請求項１０】
前記第２の微粒子層で電子１個の帯電に必要な平均エネルギーをΔＥ１、及び前記第３の微粒子層で電子１個の帯電に必要な平均エネルギーをΔＥ２が、素電荷をｑ、前記第３のトンネル絶縁膜の膜厚をＴｏｘ３［ｎｍ］として、
５［ＭＶ／ｃｍ］≦（ΔＥ２−ΔＥ１）／（ｑ・Ｔｏｘ３）
を満たす請求項１乃至請求項４の何れか１項に記載の半導体メモリ。
【請求項１１】
前記第１乃至前記第４のトンネル絶縁膜の膜厚、及び前記第１乃至前記第３の導電性微粒子の粒径はそれぞれ均一である請求項１乃至請求項１０に記載の半導体メモリ。
【請求項１】
半導体基板のチャネル領域上に形成された第１のトンネル絶縁膜と、
前記第１のトンネル絶縁膜上に形成されクーロンブロッケイド条件を満たす第１の導電性微粒子を含む第１の微粒子層と、
前記第１の微粒子層上に形成された第２のトンネル絶縁膜と、
前記第２のトンネル絶縁膜上に形成されクーロンブロッケイド条件を満たし、前記第１の導電性微粒子の平均粒径よりも大きな平均粒径を有する第２の導電性微粒子を含む第２の微粒子層と、
前記第２の微粒子層上に形成された第３のトンネル絶縁膜と、
前記第３のトンネル絶縁膜上に形成されクーロンブロッケイド条件を満たし、前記第２の導電性微粒子の平均粒径よりも小さな平均粒径を有する第３の導電性微粒子を含む第３の微粒子層と、
前記第３の微粒子層上に形成された第４のトンネル絶縁膜と、
前記第４のトンネル絶縁膜上に形成された電荷蓄積膜と、
前記電荷蓄積膜上に形成されたブロック絶縁膜と、
前記ブロック絶縁膜上に形成されたゲート電極と、
を備える半導体メモリ。
【請求項２】
前記第２のトンネル絶縁膜又は前記第３のトンネル絶縁膜は、膜厚が２ｎｍのＳｉ酸化膜よりもトンネル抵抗が低くなる厚さに形成されている請求項１に記載の半導体メモリ。
【請求項３】
前記第１の導電性微粒子、前記第２の導電性微粒子、及び前記第３の導電性微粒子がＳｉナノ微結晶からなる請求項１又は請求項２に記載の半導体メモリ。
【請求項４】
前記第１乃至前記第４のトンネル絶縁膜がＳｉ酸化膜からなる請求項１乃至請求項３のいずれか１項に記載の半導体メモリ。
【請求項５】
前記第２の微粒子層で電子１個の帯電に必要な平均エネルギーをΔＥ１、前記第１の微粒子層で電子１個の帯電に必要な平均エネルギーをΔＥ、前記第３の微粒子層で電子１個の帯電に必要な平均エネルギーをΔＥ２、ボルツマン定数をｋＢ、温度をＴ（Ｋ）として、
ｍｉｎ（ΔＥ、ΔＥ２）−ΔＥ１＞ｋＢＴ
を満たす請求項１乃至請求項４の何れか１項に記載の半導体メモリ。
【請求項６】
前記第２の微粒子層で電子１個の帯電に必要な平均エネルギーをΔＥ１、前記第１の微粒子層で電子１個の帯電に必要な平均エネルギーをΔＥ、前記第３の微粒子層で電子１個の帯電に必要な平均エネルギーをΔＥ２として、
ｍｉｎ（ΔＥ、ΔＥ２）−ΔＥ１＞０．１ｅＶ、又はｍｉｎ（ΔＥ、ΔＥ２）−ΔＥ１＞０．２ｅＶ
を満たす請求項１乃至請求項４の何れか１項に記載の半導体メモリ。
【請求項７】
前記第２の導電性微粒子の平均粒径ｄ１［ｎｍ］、前記第１の導電性微粒子の平均粒径ｄ［ｎｍ］、及び前記第３の導電性微粒子の平均粒径ｄ２［ｎｍ］が、ボルツマン定数をｋＢ、温度をＴ（Ｋ）、素電荷をｑとして、
ｄ１＞ｍａｘ（ｄ、ｄ２）／（１−ｋＢＴ／［ｑ／｛２πε・ｍａｘ（ｄ、ｄ２）｝］）
の関係を満たす請求項１乃至請求項４の何れか１項に記載の半導体メモリ。
【請求項８】
前記第２の導電性微粒子の平均粒径ｄ１［ｎｍ］、前記第１の導電性微粒子の平均粒径ｄ［ｎｍ］、及び前記第３の導電性微粒子の平均粒径ｄ２［ｎｍ］が、素電荷をｑとして、
ｄ１＞ｍａｘ（ｄ、ｄ２）／（１−０．１ｅＶ／［ｑ／｛２πε・ｍａｘ（ｄ、ｄ２）｝］）又はｄ１＞ｍａｘ（ｄ、ｄ２）／（１−０．２ｅＶ／［ｑ／｛２πε・ｍａｘ（ｄ、ｄ２）｝］）
の関係を満たす請求項１乃至請求項４の何れか１項に記載の半導体メモリ。
【請求項９】
前記第２の微粒子層で電子１個の帯電に必要な平均エネルギーをΔＥ１、及び前記第３の微粒子層で電子１個の帯電に必要な平均エネルギーをΔＥ２が、素電荷をｑ、前記第３のトンネル絶縁膜の膜厚をＴｏｘ３［ｎｍ］として、
５［ＭＶ／ｃｍ］≦（ΔＥ２−ΔＥ１）／（ｑ・Ｔｏｘ３）≦８［ＭＶ／ｃｍ］
を満たすことを特徴とする請求項１乃至請求項４の何れか１項に記載の半導体メモリ。
【請求項１０】
前記第２の微粒子層で電子１個の帯電に必要な平均エネルギーをΔＥ１、及び前記第３の微粒子層で電子１個の帯電に必要な平均エネルギーをΔＥ２が、素電荷をｑ、前記第３のトンネル絶縁膜の膜厚をＴｏｘ３［ｎｍ］として、
５［ＭＶ／ｃｍ］≦（ΔＥ２−ΔＥ１）／（ｑ・Ｔｏｘ３）
を満たす請求項１乃至請求項４の何れか１項に記載の半導体メモリ。
【請求項１１】
前記第１乃至前記第４のトンネル絶縁膜の膜厚、及び前記第１乃至前記第３の導電性微粒子の粒径はそれぞれ均一である請求項１乃至請求項１０に記載の半導体メモリ。
【図１（Ａ）】
【図１（Ｂ）】
【図１（Ｃ）】
【図１（Ｄ）】
【図２（Ａ）】
【図２（Ｂ）】
【図２（Ｃ）】
【図３（Ａ）】
【図３（Ｂ）】
【図３（Ｃ）】
【図３（Ｄ）】
【図４】
【図５】
【図６（Ａ）】
【図６（Ｂ）】
【図７】
【図８】
【図９（Ａ）】
【図９（Ｂ）】
【図９（Ｃ）】
【図９（Ｄ）】
【図１０】
【図１１】
【図１２】
【図１３（Ａ）】
【図１３（Ｂ）】
【図１４】
【図１５（Ａ）】
【図１５（Ｂ）】
【図１５（Ｃ）】
【図１５（Ｄ）】
【図１６】
【図１（Ｂ）】
【図１（Ｃ）】
【図１（Ｄ）】
【図２（Ａ）】
【図２（Ｂ）】
【図２（Ｃ）】
【図３（Ａ）】
【図３（Ｂ）】
【図３（Ｃ）】
【図３（Ｄ）】
【図４】
【図５】
【図６（Ａ）】
【図６（Ｂ）】
【図７】
【図８】
【図９（Ａ）】
【図９（Ｂ）】
【図９（Ｃ）】
【図９（Ｄ）】
【図１０】
【図１１】
【図１２】
【図１３（Ａ）】
【図１３（Ｂ）】
【図１４】
【図１５（Ａ）】
【図１５（Ｂ）】
【図１５（Ｃ）】
【図１５（Ｄ）】
【図１６】
【公開番号】特開２０１２−１９５４５１（Ｐ２０１２−１９５４５１Ａ）
【公開日】平成２４年１０月１１日（２０１２．１０．１１）
【国際特許分類】
【出願番号】特願２０１１−５８３１６（Ｐ２０１１−５８３１６）
【出願日】平成２３年３月１６日（２０１１．３．１６）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２４年１０月１１日（２０１２．１０．１１）
【国際特許分類】
【出願日】平成２３年３月１６日（２０１１．３．１６）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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