不揮発性半導体記憶装置
【課題】消去動作の実行単位を小さくすると共に正確な読出動作を実現可能な不揮発性半導体記憶装置を提供する。
【解決手段】一態様に係る不揮発性半導体記憶装置は、複数のメモリストリング、複数のメモリブロック、複数のソース線、及び制御回路を有する。複数のメモリストリングは、積層された複数のメモリトランジスタを含む。複数のメモリブロックは、複数のメモリストリングを含む。複数のソース線は、複数のメモリストリングそれぞれに接続される。制御回路は、複数のソース線に供給する信号を制御する。複数のメモリストリングは、各々、半導体層、電荷蓄積層、及び導電層を有する。制御回路は、メモリトランジスタに対する動作の種類に基づいて、複数のソース線を電気的に共通接続するか否かを切り替える。
【解決手段】一態様に係る不揮発性半導体記憶装置は、複数のメモリストリング、複数のメモリブロック、複数のソース線、及び制御回路を有する。複数のメモリストリングは、積層された複数のメモリトランジスタを含む。複数のメモリブロックは、複数のメモリストリングを含む。複数のソース線は、複数のメモリストリングそれぞれに接続される。制御回路は、複数のソース線に供給する信号を制御する。複数のメモリストリングは、各々、半導体層、電荷蓄積層、及び導電層を有する。制御回路は、メモリトランジスタに対する動作の種類に基づいて、複数のソース線を電気的に共通接続するか否かを切り替える。
【発明の詳細な説明】
【技術分野】
【０００１】
本明細書に記載の実施の形態は、電気的にデータの書き換えが可能な不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
ＮＡＮＤ型フラッシュメモリ等の不揮発性半導体記憶装置のビット密度向上にあっては、微細化技術が限界に近づいてきたことから、メモリセルの積層化が期待されている。その一つとして縦型トランジスタを用いてメモリトランジスタを構成した積層型ＮＡＮＤ型フラッシュメモリが提案されている。積層型ＮＡＮＤ型フラッシュメモリは、積層方向に直列接続された複数のメモリトランジスタからなるメモリストリングと、そのメモリストリングの両端に設けられた選択トランジスタとを有する。そして、一方の選択トランジスタのソースにはソース線が接続され、他方の選択トランジスタのドレインにはビット線が接続されている。
【０００３】
上記の積層型ＮＡＮＤ型フラッシュメモリにおいて、消去動作は、ドライバによってソース線の電圧を制御して、１本のソース線に共通接続されたメモリストリング毎（メモリブロック毎）に選択的に実行できる。したがって、１本のソース線につながるメモリストリングの数を少なくすれば、消去動作の実行単位も小さくすることができる。しかしながら、１本のソース線につながるメモリストリングの数を少なくすると、各ソース線の線幅が小さくなり、ソース線の配線抵抗が増大する。読出動作は、ビット線からソース線へと流れる電流を検知することにより実行される。したがって、ソース線の配線抵抗が増大すると、ソース線の電圧が本来あるべき電圧よりも上昇してしまい、その結果、読出動作が不正確となるおそれがある。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００７−２６６１４３号公報
【特許文献２】特開２０１０−２１２８６１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明は、消去動作の実行単位を小さくすると共に正確な読出動作を実現可能な不揮発性半導体記憶装置を提供する。
【課題を解決するための手段】
【０００６】
一態様に係る不揮発性半導体記憶装置は、複数のメモリストリング、複数のメモリブロック、複数のソース線、及び制御回路を有する。複数のメモリストリングは、積層された複数のメモリトランジスタを含む。複数のメモリブロックは、複数のメモリストリングを含む。複数のソース線は、複数のメモリストリングそれぞれに接続される。制御回路は、複数のソース線に供給する信号を制御する。複数のメモリストリングは、各々、半導体層、電荷蓄積層、及び導電層を有する。半導体層は、基板に対して垂直方向に延びる柱状部を含み、メモリトランジスタのボディとして機能する。電荷蓄積層は、柱状部の側面を取り囲む。導電層は、電荷蓄積層の側面を取り囲み、且つ、メモリトランジスタのゲートとして機能する。制御回路は、メモリトランジスタに対する動作の種類に基づいて、複数のソース線を電気的に共通接続するか否かを切り替える。
【図面の簡単な説明】
【０００７】
【図１】第１の実施の形態に係る不揮発性半導体記憶装置のメモリセルアレイＭＡ、及び制御回路ＣＣを示す図である。
【図２】第１の実施の形態に係るメモリセルアレイＭＡの積層構造を示す斜視図である。
【図３】第１の実施の形態に係るメモリセルアレイＭＡの積層構造を示す断面図である。
【図４】第１の実施の形態おけるワード線導電層４１ａを示す上面図である。
【図５】第１の実施の形態におけるソース線ＳＬ（１）〜ＳＬ（６）と制御回路ＣＣとの間の接続関係を説明する図である。
【図６】図８のＡ−Ａ’断面図である。
【図７】図８のＢ−Ｂ’断面図である。
【図８】第１の実施の形態に係る読出動作を説明する図である。
【図９】第１の実施の形態に係る書込動作を説明する図である。
【図１０】第１の実施の形態に係る消去動作を説明する図である。
【図１１】第２の実施の形態におけるソース線ＳＬ（１）〜ＳＬ（６）と制御回路ＣＣとの間の接続関係を説明する図である。
【図１２】第３の実施の形態におけるソース線ＳＬ（１）〜ＳＬ（６）と制御回路ＣＣとの間の接続関係を説明する図である。
【図１３】図１２のＡ−Ａ’断面図である。
【図１４】第４の実施の形態におけるソース線ＳＬ（１）〜ＳＬ（６）と制御回路ＣＣとの間の接続関係を説明する図である。
【図１５】図１４のＡ−Ａ’断面図である。
【図１６】第５の実施の形態におけるソース線ＳＬ（１）〜ＳＬ（６）と制御回路ＣＣとの間の接続関係を説明する図である。
【図１７】第５の実施の形態におけるゲート制御回路ＧＣ（１）を示す回路図である。
【図１８】他の実施の形態に係るメモリセルアレイＭＡの積層構造を示す斜視図である。
【発明を実施するための形態】
【０００８】
以下、図面を参照して、不揮発性半導体記憶装置の実施の形態について説明する。
【０００９】
［第１の実施の形態］
［概略構成］
先ず、図１を参照して、第１の実施の形態に係る不揮発性半導体記憶装置の概略構成について説明する。第１の実施の形態に係る不揮発性半導体記憶装置は、図１に示すように、メモリセルアレイＭＡ、及び制御回路ＣＣを備える。制御回路ＣＣは、メモリセルアレイ１に供給する信号を制御する。
【００１０】
メモリセルアレイＭＡは、図１に示すように、ｍ個のメモリブロックＭＢ（１）、…ＭＢ（ｍ）を有する。なお、以下において、全てのメモリブロックＭＢ（１）、…ＭＢ（ｍ）を総称する場合には、メモリブロックＭＢと記載する場合もある。
【００１１】
各メモリブロックＭＢは、ｎ行、１２列のマトリクス状に配置されたメモリユニットＭＵ（１、１）〜ＭＵ（１２、ｎ）を有する。ｎ行、１２列は、あくまで一例であり、これに限定されるものではない。なお、以下において、全てのメモリユニットＭＵ（１、１）〜ＭＵ（１２、ｎ）を総称する場合には、メモリユニットＭＵと記載する場合もある。
【００１２】
メモリユニットＭＵは、メモリストリングＭＳ、ソース側選択トランジスタＳＳＴｒ、及びドレイン側選択トランジスタＳＤＴｒを有する。
【００１３】
メモリストリングＭＳは、図１に示すように、直列接続されたメモリトランジスタＭＴｒ１〜ＭＴｒ８、及びバックゲートトランジスタＢＴｒにて構成される。メモリトランジスタＭＴｒ１〜ＭＴｒ４、ＭＴｒ５〜ＭＴｒ８は、各々、直列接続される。バックゲートトランジスタＢＴｒは、メモリトランジスタＭＴｒ４とメモリトランジスタＭＴｒ５との間に接続される。
【００１４】
メモリトランジスタＭＴｒ１〜ＭＴｒ８は、その電荷蓄積層に電荷を蓄積することによって、その閾値電圧を変化させ、この閾値電圧に応じてデータを保持する。バックゲートトランジスタＢＴｒは、少なくともメモリストリングＭＳを動作の対象として選択した場合に導通状態とされる。
【００１５】
メモリブロックＭＢ（１）〜ＭＢ（ｍ）のそれぞれにおいて、ｎ行１２列に配置されたメモリトランジスタＭＴｒ１〜ＭＴｒ８のゲートには、各々、ワード線ＷＬ１〜ＷＬ８が共通に接続される。ｎ行１２列に配列されたバックゲートトランジスタＢＴｒのゲートには、バックゲート線ＢＧが共通に接続される。
【００１６】
ソース側選択トランジスタＳＳＴｒのドレインは、メモリトランジスタＭＴｒ１のソースに接続される。メモリブロックＭＢ内の１列目、２列目に位置するソース側選択トランジスタＳＳＴｒのソースには、ソース線ＳＬ（１）が共通接続される。３列目以降も同様であり、例えば、メモリブロックＭＢ内の１１列目、１２列目に位置するソース側選択トランジスタＳＳＴｒのソースには、ソース線ＳＬ（６）が共通接続される。以下において、全てのソース線ＳＬ（１）〜ＳＬ（６）を総称する場合には、ソース線ＳＬと記載する場合もある。
【００１７】
ここで、第１の実施の形態の制御回路ＣＣは、各種動作（書込動作、読出動作、消去動作）に応じて、ソース線ＳＬ（１）〜ＳＬ（６）を共通接続する制御を実行する。その構成、及び制御についての詳細は後述する。
【００１８】
また、メモリブロックＭＢの１列目に位置するソース側選択トランジスタＳＳＴｒのゲートには、ソース側選択ゲート線ＳＧＳ（１）が接続される。２列目以降も同様であり、例えば、メモリブロックＭＢ内の１２列目に位置するソース側選択トランジスタＳＳＴｒのゲートには、ソース側選択ゲート線ＳＧＳ（１２）が接続される。以下において、全てのソース側選択ゲート線ＳＧＳ（１）〜ＳＧＳ（１２）を総称する場合には、ソース側選択ゲート線ＳＧＳと記載する場合もある。
【００１９】
ドレイン側選択トランジスタＳＤＴｒのソースは、メモリトランジスタＭＴｒ８のドレインに接続される。メモリブロックＭＢ内の１行目に位置するドレイン側選択トランジスタＳＤＴｒのドレインには、ビット線ＢＬ（１）が接続される。２行目以降も同様であり、例えば、メモリブロックＭＢのｎ行目に位置するドレイン側選択トランジスタＳＤＴｒのドレインには、ビット線ＢＬ（ｎ）が接続される。ビット線ＢＬ（１）〜ＢＬ（ｎ）は、複数のメモリブロックＭＢを跨ぐように形成される。以下において、全てのビット線ＢＬ（１）〜ＢＬ（ｎ）を総称する場合には、ビット線ＢＬと記載する場合もある。
【００２０】
また、メモリブロックＭＢの１列目に位置するドレイン側選択トランジスタＳＤＴｒのゲートには、ドレイン側選択ゲート線ＳＧＤ（１）が接続される。２列目以降も同様であり、例えば、メモリブロックＭＢ内の１２列目に位置するドレイン側選択トランジスタＳＤＴｒのゲートには、ドレイン側選択ゲート線ＳＧＤ（１２）が接続される。以下において、全てのドレイン側選択ゲート線ＳＧＤ（１）〜ＳＧＤ（１２）を総称する場合には、ドレイン側選択ゲート線ＳＧＤと記載する場合もある。
【００２１】
［メモリブロックＭＢの積層構造］
次に、図２及び図３を参照して、第１の実施の形態に係るメモリブロックＭＢの積層構造について説明する。図２は、メモリブロックＭＢを示す斜視図である。図３は、メモリブロックＭＢを示す断面図である。なお、図２はメモリブロックＭＢの一部を代表的に図示したものであり、メモリブロックＭＢ全体は図２に示す構造をカラム方向及びロウ方向に繰り返し形成したものとなる。
【００２２】
メモリブロックＭＢは、図２及び図３に示すように、基板２０上に順次積層されたバックゲート層３０、メモリ層４０、選択トランジスタ層５０、及び配線層６０を有する。バックゲート層３０は、バックゲートトランジスタＢＴｒとして機能する。メモリ層４０は、メモリトランジスタＭＴｒ１〜ＭＴｒ８として機能する。選択トランジスタ層５０は、ドレイン側選択トランジスタＳＤＴｒ、及びソース側選択トランジスタＳＳＴｒとして機能する。配線層６０は、ソース線ＳＬ、及びビット線ＢＬとして機能する。
【００２３】
バックゲート層３０は、図２及び図３に示すように、バックゲート導電層３１を有する。バックゲート導電層３１は、バックゲート線ＢＧ、及びバックゲートトランジスタＢＴｒのゲートとして機能する。バックゲート導電層３１は、基板２０と平行なロウ方向及びカラム方向に２次元的に、板状に広がるように形成される。バックゲート導電層３１は、例えば、ポリシリコン（ｐｏｌｙ−Ｓｉ）の材料を用いる。
【００２４】
バックゲート層３０は、図３に示すように、メモリゲート絶縁層４３、及び連結半導体層４４Ｂを有する。メモリゲート絶縁層４３は、連結半導体層４４Ｂとバックゲート導電層３１との間に設けられている。連結半導体層４４Ｂは、バックゲートトランジスタＢＴｒのボディ（チャネル）として機能する。連結半導体層４４Ｂは、バックゲート導電層３１を掘り込むように形成される。連結半導体層４４Ｂは、上面からみてカラム方向を長手方向とする略矩形状に形成される。連結半導体層４４Ｂは、１つのメモリブロックＭＢ中でロウ方向及びカラム方向にマトリクス状に形成される。連結半導体層４４Ｂは、例えば、ポリシリコン（ｐｏｌｙ−Ｓｉ）の材料を用いる。
【００２５】
メモリ層４０は、図２及び図３に示すように、バックゲート層３０の上層に形成される。メモリ層４０は、４層のワード線導電層４１ａ〜４１ｄを有する。ワード線導電層４１ａは、ワード線ＷＬ４、及びメモリトランジスタＭＴｒ４のゲートとして機能する。また、ワード線導電層４１ａは、ワード線ＷＬ５、及びメモリトランジスタＭＴｒ５のゲートとしても機能する。同様に、ワード線導電層４１ｂ〜４１ｄは、各々、ワード線ＷＬ１〜ＷＬ３、及びメモリトランジスタＭＴｒ１〜ＭＴｒ３のゲートとして機能する。また、ワード線導電層４１ｂ〜４１ｄは、各々、ワード線ＷＬ６〜ＷＬ８、及びメモリトランジスタＭＴｒ６〜ＭＴｒ８のゲートとしても機能する。
【００２６】
ワード線導電層４１ａ〜４１ｄは、その上下間に層間絶縁層（図示略）を挟んで積層される。ワード線導電層４１ａ〜４１ｄは、カラム方向にピッチをもってロウ方向（図３の紙面垂直方向）を長手方向として延びるように形成される。ワード線導電層４１ａ〜４１ｄは、例えば、ポリシリコン（ｐｏｌｙ−Ｓｉ）の材料を用いる。
【００２７】
メモリ層４０は、図３に示すように、メモリゲート絶縁層４３、及び柱状半導体層４４Ａを有する。メモリゲート絶縁層４３は、柱状半導体層４４Ａとワード線導電層４１ａ〜４１ｄとの間に設けられる。柱状半導体層４４Ａは、メモリトランジスタＭＴｒ１〜ＭＴｒ８のボディ（チャネル）として機能する。
【００２８】
メモリゲート絶縁層４３は、ワード線導電層４１ａ〜４１ｄの側面側からメモリ柱状半導体層４４側へと、ブロック絶縁層４３ａ、電荷蓄積層４３ｂ、及びトンネル絶縁層４３ｃを有する。電荷蓄積層４３ｂは、電荷を蓄積可能に構成される。
【００２９】
ブロック絶縁層４３ａは、ワード線導電層４１ａ〜４１ｄの側壁に所定の厚みをもって形成される。電荷蓄積層４３ｂは、ブロック絶縁層４３ａの側壁に所定の厚みをもって形成される。トンネル絶縁層４３ｃは、電荷蓄積層４３ｂの側壁に所定の厚みをもって形成される。ブロック絶縁層４３ａ、及びトンネル絶縁層４３ｃは、酸化シリコン（ＳｉＯ２）の材料を用いる。電荷蓄積層４３ｂは、窒化シリコン（ＳｉＮ）の材料を用いる。
【００３０】
柱状半導体層４４Ａは、ワード線導電層４１ａ〜４１ｄ、及び層間絶縁層（図示略）を貫通するように形成される。柱状半導体層４４Ａは、基板２０に対して垂直方向に延びる。一対の柱状半導体層４４Ａは、連結半導体層４４Ｂのカラム方向の端部近傍に整合するように形成される。柱状半導体層４４Ａは、例えば、ポリシリコン（ｐｏｌｙ−Ｓｉ）の材料を用いる。
【００３１】
上記バックゲート層３０及びメモリ層４０において、一対の柱状半導体層４４Ａ、及びその下端を連結する連結半導体層４４Ｂは、メモリストリングＭＳのボディ（チャネル）として機能するメモリ半導体層４４を構成する。メモリ半導体層４４は、ロウ方向からみてＵ字状に形成される。
【００３２】
上記バックゲート層３０の構成を換言すると、バックゲート導電層３１は、メモリゲート絶縁層４３を介して連結半導体層４４Ｂの側面及び下面を取り囲むように形成される。また、上記メモリ層４０の構成を換言すると、ワード線導電層４１ａ〜４１ｄは、メモリゲート絶縁層４３を介して柱状半導体層４４Ａの側面を取り囲むように形成される。
【００３３】
選択トランジスタ層５０は、図２及び図３に示すように、ソース側導電層５１ａ、及びドレイン側導電層５１ｂを有する。ソース側導電層５１ａは、ソース側選択ゲート線ＳＧＳ、及びソース側選択トランジスタＳＳＴｒのゲートとして機能する。ドレイン側導電層５１ｂは、ドレイン側選択ゲート線ＳＧＤ、及びドレイン側選択トランジスタＳＤＴｒのゲートとして機能する。
【００３４】
ソース側導電層５１ａは、メモリ半導体層４４を構成する一方の柱状半導体層４４Ａの上層に形成される。ドレイン側導電層５１ｂは、ソース側導電層５１ａと同層であって、メモリ半導体層４４を構成する他方の柱状半導体層４４Ａの上層に形成される。ソース側導電層５１ａ、及びドレイン側導電層５１ｂは、カラム方向に所定ピッチをもってロウ方向に延びるように形成される。ソース側導電層５１ａ、及びドレイン側導電層５１ｂは、例えば、ポリシリコン（ｐｏｌｙ−Ｓｉ）の材料を用いる。
【００３５】
選択トランジスタ層５０は、図３に示すように、ソース側ゲート絶縁層５３ａ、ソース側柱状半導体層５４ａ、ドレイン側ゲート絶縁層５３ｂ、及びドレイン側柱状半導体層５４ｂを有する。ソース側柱状半導体層５４ａは、ソース側選択トランジスタＳＳＴｒのボディ（チャネル）として機能する。ドレイン側柱状半導体層５４ｂは、ドレイン側選択トランジスタＳＤＴｒのボディ（チャネル）として機能する。
【００３６】
ソース側ゲート絶縁層５３ａは、ソース側導電層５１ａとソース側柱状半導体層５４ａとの間に設けられている。ソース側柱状半導体層５４ａは、ソース側導電層５１ａを貫通するように形成される。ソース側柱状半導体層５４ａは、ソース側ゲート絶縁層５３ａの側面及び一対の柱状半導体層４４Ａの一方の上面に接続され、基板２０に対して垂直方向に延びるように柱状に形成される。ソース側柱状半導体層５４ａは、例えば、ポリシリコン（ｐｏｌｙ−Ｓｉ）の材料を用いる。
【００３７】
ドレイン側ゲート絶縁層５３ｂは、ドレイン側導電層５１ｂとドレイン側柱状半導体層５４ｂとの間に設けられている。ドレイン側柱状半導体層５４ｂは、ドレイン側導電層５１ｂを貫通するように形成される。ドレイン側柱状半導体層５４ｂは、ドレイン側ゲート絶縁層５３ｂの側面及び一対の柱状半導体層４４Ａの他方の上面に接続され、基板２０に対して垂直方向に延びるように柱状に形成される。ドレイン側柱状半導体層５４ｂは、例えば、ポリシリコン（ｐｏｌｙ−Ｓｉ）の材料を用いる。
【００３８】
配線層６０は、図２及び図３に示すように、ソース線層６１、ビット線層６２、及びプラグ層６３を有する。ソース線層６１は、ソース線ＳＬとして機能する。ビット線層６２は、ビット線ＢＬとして機能する。
【００３９】
ソース線層６１は、ソース側柱状半導体層５４ａの上面に接し、ロウ方向に延びるように形成される。ビット線層６２は、プラグ層６３を介してドレイン側柱状半導体層５４ｂの上面に接し、カラム方向に延びるように形成される。ソース線層６１、ビット線層６２、及びプラグ層６３は、例えば、タングステン等の金属の材料を用いる。
【００４０】
次に、図４を参照して、ワード線導電層４１ａの形状について詳しく説明する。なお、ワード線導電層４１ｂ〜４１ｄは、ワード線導電層４１ａと同様の形状であるため、それらの説明は省略する。
【００４１】
ワード線導電層４１ａは、図４に示すように、１つのメモリブロックＭＢに一対設けられている。一対のワード線導電層４１ａは、上面からみて、櫛歯条に左右から噛み合うように配置される。
【００４２】
［ソース線ＳＬの接続関係］
次に、図５を参照して、ソース線ＳＬ（１）〜ＳＬ（６）と制御回路ＣＣとの間の接続関係を説明する。図５におけるメモリセルアレイＭＡは、一例として、７つのメモリブロックＭＢ（１）〜ＭＢ（７）を有している。図５に示すように、メモリセルアレイＭＡは、メモリブロックＭＢ（１）〜ＭＢ（７）毎に、６本のソース線ＳＬ（１）〜ＳＬ（６）を有する。さらに、メモリセルアレイＭＡは、６本の第１共通配線ＣＬ１（１）〜ＣＬ１（６）、及び６本の第２共通配線ＣＬ２（１）〜ＣＬ２（６）を有する。
【００４３】
第１共通配線ＣＬ１（１）〜ＣＬ１（６）は、各々、各メモリブロックＭＢ内のソース線ＳＬ（１）〜ＳＬ（６）に接続される。第２共通配線ＣＬ２（１）〜ＣＬ２（６）は、各々、第１共通配線ＣＬ１（１）〜ＣＬ１（６）に接続される。なお、詳細は後述するが、第１共通配線ＣＬ１（１）〜ＣＬ１（６）はソース線ＳＬ（１）〜ＳＬ（６）の上層に設けられ、第２共通配線ＣＬ２（１）〜ＣＬ２（６）は第１共通配線ＣＬ１（１）〜ＣＬ１（６）の上層に設けられている。
【００４４】
制御回路ＣＣは、図５に示すように、６つのドライバＤＲ（１）〜ＤＲ（６）、トランジスタＴｒ１（１）〜Ｔｒ１（５）、Ｔｒ２（１）〜Ｔｒ２（５）、ゲート線ＧＬ、及びゲート制御回路ＧＣを有する。ドライバＤＲ（１）〜ＤＲ（６）は、各々、第２共通配線ＣＬ２（１）〜ＣＬ２（６）の一端に接続され、その電圧を制御する。以下において、全てのトランジスタＴｒ１（１）〜Ｔｒ１（５）、Ｔｒ２（１）〜Ｔｒ２（５）を総称する場合には、トランジスタＴｒ１、Ｔｒ２と記載する場合もある。
【００４５】
トランジスタＴｒ１、Ｔｒ２は、ソース側選択トランジスタＳＳＴｒ（ドレイン側選択トランジスタＳＤＴｒ）よりも厚いゲート酸化膜を有し、高耐圧に設計される。トランジスタＴｒ１は、トランジスタＴｒ２よりもドライバＤＲ（１）〜ＤＲ（６）の近くに形成される。トランジスタＴｒ１は、第２共通配線ＣＬ２（１）〜ＣＬ２（６）の一端側に設けられ、トランジスタＴｒ２は、第２共通配線ＣＬ２（１）〜ＣＬ２（６）の他端側に設けられている。
【００４６】
トランジスタＴｒ１（１）、Ｔｒ２（１）は、第２共通配線ＣＬ２（１）と第２共通配線ＣＬ２（２）との間に設けられている。トランジスタＴｒ１（２）、Ｔｒ２（２）は、第２共通配線ＣＬ２（２）と第２共通配線ＣＬ２（３）との間に設けられている。トランジスタＴｒ１（３）、Ｔｒ２（３）は、第２共通配線ＣＬ２（３）と第２共通配線ＣＬ２（４）との間に設けられている。トランジスタＴｒ１（４）、Ｔｒ２（４）は、第２共通配線ＣＬ２（４）と第２共通配線ＣＬ２（５）との間に設けられている。トランジスタＴｒ１（５）、Ｔｒ２（５）は、第２共通配線ＣＬ２（５）と第２共通配線ＣＬ２（６）との間に設けられている。
【００４７】
また、トランジスタＴｒ１、Ｔｒ２のゲートは、ゲート線ＧＬを介してゲート制御回路ＧＣから共通に信号ＳＬ＿ＭＥＲＧＥを供給され、その信号に応じて導通状態又は非導通状態となる。信号ＳＬ＿ＭＥＲＧＥは、ドライバＤＲ（１）〜ＤＲ（６）を駆動して且つ消去動作を実行する際に“Ｌ”とされ、それ以外は“Ｈ”とされる。よって、トランジスタＴｒ１、Ｔｒ２は、消去動作時に非導通状態となり、それ以外の読出動作時及び書込動作時においては導通状態となる。
【００４８】
上記のトランジスタＴｒ１、Ｔｒ２を非導通状態とする制御によって、消去動作時にソース線ＳＬ（１）〜ＳＬ（６）は各々共通接続されない。すなわち、ソース線ＳＬ（１）〜ＳＬ（６）に印加する電圧を独立して制御できる。これにより、消去動作時にソース線ＳＬ（１）〜ＳＬ（６）は各々異なる電圧を設定可能である。したがって、第１の実施の形態は、消去動作時に、各ソース線ＳＬ（１）〜ＳＬ（６）に接続されたメモリユニットＭＵ（メモリストリングＭＳ）毎に消去動作を実行することができる。すなわち、第１の実施の形態は、消去動作の実行単位をメモリブロックＭＢよりも小さいメモリユニットＭＵにすることができる。
【００４９】
また、上記のトランジスタＴｒ１、Ｔｒ２を導通状態とする制御によって、読出動作時に全てのソース線ＳＬ（１）〜ＳＬ（６）は共通接続される。ここで、後述するように、読出動作時にソース線ＳＬ（１）〜ＳＬ（６）は全て同一の電圧を印加されるので、ソース線ＳＬ（１）〜ＳＬ（６）を共通接続しても読出動作に問題は生じない。したがって、第１の実施の形態は、読出動作時に、共通接続されたソース線ＳＬ（１）〜ＳＬ（６）によりその配線抵抗を削減し、読出動作を正確に実行することができる。また、これにより、ドライバの駆動能力の強化は必要なく、ソース線の幅を大きくする必要もない。よって、第１の実施の形態は、不揮発性半導体記憶装置の占有面積の増大を抑制することができる。
【００５０】
また、上記のトランジスタＴｒ１、Ｔｒ２を導通状態とする制御によって、書込動作時にソース線ＳＬ（１）〜ＳＬ（６）は共通接続される。ここで、後述するように書込動作時にソース線ＳＬ（１）〜ＳＬ（６）は全て同一の電圧を印加されるので、ソース線ＳＬ（１）〜ＳＬ（６）を共通接続しても書込動作に問題は生じない。したがって、第１の実施の形態は、書込動作時に、共通接続されたソース線ＳＬ（１）〜ＳＬ（６）によりその配線抵抗を削減することができる。
【００５１】
次に、ゲート制御回路ＧＣの構成について説明する。ゲート制御回路ＧＣは、図５に示すように、ＮＡＮＤ回路７１、及びレベルシフタ７２を有する。ＮＡＮＤ回路７１は、一端の入力端子から信号ＳＬ＿ＤＲＶ＿ＯＮを供給され、他方の入力端子から信号ＳＬ＿ＥＲＡＳＥ＿ＭＯＤＥを供給される。ＮＡＮＤ回路７１は、供給された信号に基づきレベルシフタ７２を介して、出力信号ＳＬ−ＭＥＲＧＥを出力する。
【００５２】
信号ＳＬ＿ＤＲＶ＿ＯＮは、ドライバＤＲ（１）〜ＤＲ（６）の駆動時に“Ｈ”とされ、それ以外において“Ｌ”とされる。信号ＳＬ＿ＥＲＡＳＥ＿ＭＯＤＥは、消去動作時に“Ｈ”とされ、それ以外において“Ｌ”とされる。なお、ＮＡＮＤ回路７１、及びレベルシフタ７２を構成するトランジスタは、トランジスタＴｒ１、Ｔｒ２よりも低耐圧をもつように設計してもよい。
【００５３】
次に、図６及び図７を参照して、上述したソース線ＳＬ（１）〜ＳＬ（６）、第１共通配線ＣＬ１（１）〜ＣＬ１（６）、第２共通配線ＣＬ２（１）〜ＣＬ２（６）、ゲート線ＧＬ、及びトランジスタＴｒ１、Ｔｒ２を実現する積層構造について説明する。図６は、図５のＡ−Ａ’断面図であり、図７は、図５のＢ−Ｂ’断面図である。
【００５４】
図６に示すように、上述したソース線ＳＬとして機能するソース線層６１（図３参照）の上層には、層間絶縁層（図示略）を介して第１共通配線層８１ａ、第２共通配線層８２ａ、８２ｂ、及びゲート導電層８３が積層される。第１共通配線層８１ａは、第１共通配線ＣＬ１（１）として機能する。第２共通配線層８２ａ、８２ｂは、各々、第２共通配線ＣＬ２（１）、ＣＬ２（２）として機能する。ゲート導電層８３は、ゲート線ＧＬとして機能する。
【００５５】
第１共通配線層８１は、ソース線層６１よりも上層に設けられ、カラム方向に延びるように形成される。第２共通配線層８２ａ、８２ｂ、及びゲート導電層８３は、第１共通配線層８１ａよりも上層に設けられ、ロウ方向（図９の紙面垂直方向）に延びるように形成される。ゲート導電層８３は、第２共通配線層８２ａ、８２ｂと同層に位置する。
【００５６】
ソース線層６１の上面は、積層方向に延びるプラグ層８４ａを介して第１共通配線層８１ａの下面に接続される。第１共通配線層８１ａの上面は、積層方向に延びるプラグ層８４ｂを介して第２共通配線層８２ａの下面に接続される。
【００５７】
図７に示すように、トランジスタＴｒ１（１）は、基板２０の表面にソース／ドレインを有する。トランジスタＴｒ１（１）は、拡散層９１ａ、９１ｂ、ゲート絶縁層９２、及びゲート電極層９３により構成される。
【００５８】
拡散層９１ａ、９１ｂは、トランジスタＴｒ１（１）のソース、ドレインとして機能する。拡散層９１ａ、９１ｂは、基板２０の表面に所定ピッチをもって形成される。ゲート絶縁層９２は、拡散層９１ａと拡散層９１ｂの間の基板２０の表面に所定の厚みをもって形成される。ゲート電極層９３は、トランジスタＴｒ１のゲートとして機能する。ゲート電極層９３は、ゲート絶縁層９２の上面に形成される。
【００５９】
拡散層９１ａ、９１ｂは、各々、プラグ層８５ａ、８５ｂ、電極層８６ａ、８６ｂ、プラグ層８７ａ、８７ｂ、電極層８８ａ、８８ｂ、プラグ層８９ａ、８９ｂを介して第２共通配線層８２ａ、８２ｂに接続される。ゲート電極層９３は、プラグ層８５ｃ、電極層８６ｃ、プラグ層８７ｃ、電極層８８ｃ、プラグ層８９ｃを介してゲート導電層８３に接続される。電極層８６ａ〜８６ｃは、ソース線層６１と同層に位置する。電極層８８ａ〜８８ｃは、第１共通配線層８１ａと同層に形成される。
【００６０】
上記第２共通配線層８２ａ、８２ｂは、その下層の第１共通配線層８１ａ、ソース線層６１よりも大きいピッチをもって配置される。よって、第２共通配線層８２ａ、８２ｂを互いに接続するトランジスタＴｒ１（１）は、第１共通配線層８１ａ（又はソース線層６１）を互いに接続するトランジスタよりも容易に基板２０上に形成することができる。
【００６１】
［読出動作］
次に、図８を参照して第１の実施の形態に係る読出動作について説明する。図８に示す読出動作は、選択メモリブロックｓ−ＭＢ内の選択メモリユニットｓ−ＭＵに含まれるメモリトランジスタＭＴｒ３を対象とする。読出動作においては、図８に示すように、メモリブロックＭＢ（１）内のソース線ＳＬ（１）〜ＳＬ（６）は全て同じ電圧に設定される。なお、読出動作は、ベリファイ動作を含むものとする。
【００６２】
図８に示すように、読出動作時、ビット線ＢＬは、電圧ＶＤＤを印加される。
【００６３】
読出動作時、選択メモリブロックｓ−ＭＢにおいて、ソース線ＳＬは、接地（ＧＮＤ）される。ワード線ＷＬ１、ＷＬ２、ＷＬ４〜ＷＬ８、バックゲート線ＢＧは読出電圧Ｖｒｅａｄを印加され、ワード線ＷＬ３は電圧ＶＣＧＲＶを印加される。読出電圧Ｖｒｅａｄは、メモリトランジスタＭＴｒが保持するデータによらず、メモリトランジスタＭＴｒを導通させることができる電圧である。電圧ＶＣＧＲＶは、メモリトランジスタＭＴｒが有し得る２つの閾値電圧分布の間の電圧である。
【００６４】
また、読出動作時、選択メモリブロックｓ−ＭＢにおいて、ソース側選択ゲート線ＳＧＳ（１）及びドレイン側選択ゲート線ＳＧＤ（１）は電圧Ｖｓｇを印加され、ソース側選択ゲート線ＳＧＳ（２）〜ＳＧＳ（１２）及びドレイン側選択ゲート線ＳＧＤ（２）〜ＳＧＤ（１２）は接地（ＧＮＤ）を印加される。これにより、選択メモリユニットｓ−ＭＵ内のソース側選択トランジスタＳＳＴｒ及びドレイン側選択トランジスタＳＤＴｒにみが導通状態となる。
【００６５】
上記の電圧制御により、メモリトランジスタＭＴｒ３の保持するデータに応じて、ビット線ＢＬからソース線ＳＬ（１）に電流が流れる。この電流を検知することにより、メモリトランジスタＭＴｒ３のデータが読み出される。
【００６６】
以上の読出動作において、第１の実施の形態は、図５に示したトランジスタＴｒ１、Ｔｒ２によりソース線ＳＬ（１）〜ＳＬ（６）を共通接続する。これにより、第１の実施の形態は、読出動作時、ソース線ＳＬの配線抵抗を低減させ、読出動作を正確に実行することができる。
【００６７】
［書込動作］
次に、図９を参照して第１の実施の形態に係る書込動作について説明する。図９に示す書込動作は、選択メモリブロックｓ−ＭＢ内の選択メモリユニットｓ−ＭＵに含まれるメモリトランジスタＭＴｒ３を対象とする。書込動作においては、図９に示すように、選択メモリブロックｓ−ＭＢ内のソース線ＳＬ（１）〜ＳＬ（６）は全て同じ電圧に設定される。
【００６８】
図９に示すように、書込動作時、ビット線ＢＬは、書き込むデータに応じて、接地（ＧＮＤ）、或いは電圧ＶＤＤを印加される。
【００６９】
書込動作時、選択メモリブロックｓ−ＭＢにおいて、ソース線ＳＬは、電圧ＶＳＬを印加される。ワード線ＷＬ１、ＷＬ２、ＷＬ４〜ＷＬ８、バックゲート線ＢＧはパス電圧Ｖｐａｓｓを印加され、ワード線ＷＬ３はプログラム電圧Ｖｐｇｍを印加される。パス電圧Ｖｐａｓｓは、メモリトランジスタＭＴｒが保持するデータによらず、メモリトランジスタＭＴｒを導通させることができる電圧である。プログラム電圧Ｖｐｇｍは、メモリトランジスタＭＴｒの電荷蓄積層に電荷を注入するための間の電圧である。
【００７０】
また、書込動作時、選択メモリブロックｓ−ＭＢにおいて、ソース側選択ゲート線ＳＧＳ（１）及びドレイン側選択ゲート線ＳＧＤ（１）は電圧Ｖｓｇを印加され、ソース側選択ゲート線ＳＧＳ（２）〜ＳＧＳ（１２）及びドレイン側選択ゲート線ＳＧＤ（１）〜ＳＧＳ（１２）は接地（ＧＮＤ）される。これにより、選択メモリユニットｓ−ＭＵ内のソース側選択トランジスタＳＳＴｒ及びドレイン側選択トランジスタＳＳＴｒが導通状態となる。
【００７１】
上記の電圧制御により、選択メモリユニットｓ−ＭＵ内のメモリトランジスタＭＴｒ３の電荷蓄積層に高電圧が印加され、これにより、その電荷蓄積層に電荷が注入される。すなわち、選択メモリユニットｓ−ＭＵ内のメモリトランジスタＭＴｒ３に対して書込動作が実行される。
【００７２】
以上の書込動作において、第１の実施の形態は、図５に示したトランジスタＴｒ１、Ｔｒ２によりソース線ＳＬ（１）〜ＳＬ（６）を共通接続する。これにより、第１の実施の形態は、書込動作時、ソース線ＳＬの配線抵抗を低減させることができる。
【００７３】
［消去動作］
次に、図１０を参照して第１の実施の形態に係る消去動作について説明する。図１０に示す消去動作は、選択メモリブロックｓ−ＭＢ内の選択メモリユニットｓ−ＭＵを対象とする。図１０に示す例では、選択メモリユニットｓ−ＭＵは、ソース線ＳＬ（１）に接続されている。図１０に示すように、消去動作時、選択メモリブロックｓ−ＭＢにおいて、ソース線ＳＬ（１）とソース線ＳＬ（２）〜ＳＬ（６）とは異なる電圧に設定される。
【００７４】
図１０に示すように、消去動作時、ビット線ＢＬは、電圧Ｖｍｉｄを印加される。
【００７５】
消去動作時、選択メモリブロックｓ−ＭＢにおいて、ソース線ＳＬ（１）は電圧Ｖｅｒａを印加され、ソース線ＳＬ（２）〜ＳＬ（６）は、電圧Ｖｍｉｄを印加される。ワード線ＷＬ１〜ＷＬ８、バックゲート線ＢＧは接地（ＧＮＤ）される。
【００７６】
また、消去動作時、選択メモリブロックｓ−ＭＢにおいて、ソース側選択ゲート線ＳＧＳ（１）、ＳＧＳ（２）は電圧Ｖｅｒａ−Δを印加され、ソース側選択ゲート線ＳＧＳ（２）〜ＳＧＳ（１２）及びドレイン側選択ゲート線ＳＧＤ（２）〜ＳＧＤ（１２）は電圧Ｖｍｉｄを印加される。
【００７７】
上記の電圧制御により、選択メモリユニットｓ−ＭＵに含まれるソース側選択トランジスタＳＳＴｒのゲート近傍においてＧＩＤＬ電流が生じる。その結果、選択メモリユニットｓ−ＭＵに含まれるメモリトランジスタＭＴｒ１〜ＭＴｒ８のボディの電圧は上昇し、それらの電荷蓄積層に高電圧がかかる。これにより、選択メモリユニットｓ−ＭＵに含まれるメモリトランジスタＭＴｒ１〜ＭＴｒ８に対して消去動作が実行される。
【００７８】
以上の消去動作において、第１の実施の形態は、図５に示したトランジスタＴｒ１、Ｔｒ２によりソース線ＳＬ（１）〜ＳＬ（６）を各々非接続とする。これにより、第１の実施の形態は、消去動作時、ソース線ＳＬ（１）〜ＳＬ（６）を各々独立に制御して、選択的にメモリトランジスタＭＴｒ１〜ＭＴｒ８を消去することができる。
【００７９】
［第２の実施の形態］
［ソース線ＳＬの接続関係］
次に、第２の実施の形態に係る不揮発性半導体記憶装置について説明する。第２の実施の形態に係る不揮発性半導体記憶装置は、第１の実施の形態と同様のメモリセルアレイＭＡを有する。第２の実施の形態は、図１１に示すようにソース線ＳＬ（１）〜ＳＬ（６）と制御回路ＣＣとの間の接続関係において第１の実施の形態と異なる。なお、第２の実施の形態において、第１の実施の形態と同様の構成については同一符号を付し、その説明を省略する。
【００８０】
第２の実施の形態は、図１１に示すように、トランジスタＴｒ２を有していない点において第１の実施の形態と異なる。すなわち、第２の実施の形態は、第２共通配線ＣＬ２（１）〜ＣＬ２（６）の一端側のみに、トランジスタＴｒ１（１）〜Ｔｒ１（５）を有する。第２の実施の形態は、第１の実施の形態と同様に、トランジスタＴｒ１により、書込み動作時及び読出動作時にソース線ＳＬ（１）〜ＳＬ（６）を共通接続して制御する一方、消去動作時にソース線ＳＬ（１）〜ＳＬ（６）を各々独立に制御する。これにより、第２の実施の形態は、第１の実施の形態と同様の効果を奏し得る。第２の実施の形態は、第１の実施の形態と比較して、トランジスタＴｒ２を削減できる。その結果、第１の実施の形態に比べて、回路面積を縮小できる。
【００８１】
［第３の実施の形態］
［ソース線ＳＬの接続関係］
次に、第３の実施の形態に係る不揮発性半導体記憶装置について説明する。第３の実施の形態に係る不揮発性半導体記憶装置は、第１の実施の形態と同様のメモリセルアレイＭＡを有する。第３の実施の形態は、図１２に示すようにソース線ＳＬ（１）〜ＳＬ（６）と制御回路ＣＣとの間の接続関係において第１の実施の形態と異なる。なお、第３の実施の形態において、第１の実施の形態と同様の構成については同一符号を付し、その説明を省略する。
【００８２】
第３の実施の形態は、第１共通配線層ＣＬ１（１）〜ＣＬ１（６）を共通接続することにより、ソース線ＳＬ（１）〜ＳＬ（６）を共通接続し、この点で第１及び第２の実施の形態と異なる。第３の実施の形態は、図１２に示すように、第１の実施の形態のトランジスタＴｒ１、Ｔｒ２の代わりにトランジスタＴｒ３（１）〜Ｔｒ３（５）を有する。以下において、全てのトランジスタＴｒ３（１）〜Ｔｒ３（５）を総称する場合には、トランジスタＴｒ３と記載する場合もある。
【００８３】
トランジスタＴｒ３は、ソース側選択トランジスタＳＳＴｒ（ドレイン側選択トランジスタＳＤＴｒ）よりも厚いゲート酸化膜を有し、高耐圧に設計されている。トランジスタＴｒ３は、第１共通配線ＣＬ１（１）〜ＣＬ１（６）の一端側に設けられている。
【００８４】
トランジスタＴｒ３（１）は、第１共通配線ＣＬ１（１）と第１共通配線ＣＬ１（２）との間に設けられている。トランジスタＴｒ３（２）は、第１共通配線ＣＬ１（２）と第１共通配線ＣＬ１（３）との間に設けられている。トランジスタＴｒ３（３）は、第１共通配線ＣＬ１（３）と第１共通配線ＣＬ１（４）との間に設けられている。トランジスタＴｒ３（４）は、第１共通配線ＣＬ１（４）と第１共通配線ＣＬ１（５）との間に設けられている。トランジスタＴｒ３（５）は、第１共通配線ＣＬ１（５）と第１共通配線ＣＬ１（６）との間に設けられている。
【００８５】
また、トランジスタＴｒ３のゲートは、ゲート線ＧＬを介してゲート制御回路ＧＣから共通に信号ＳＬ＿ＭＥＲＧＥを供給され、その信号に応じて書込動作時及び読出動作時に導通状態となり、消去動作時に非導通状態となる。したがって、第３の実施の形態は、書込み動作時及び読出動作時にソース線ＳＬ（１）〜ＳＬ（６）を共通接続して制御する一方、消去動作時にソース線ＳＬ（１）〜ＳＬ（６）を各々独立に制御できる。これにより、第３の実施の形態は、第１の実施の形態と同様の効果を奏する。
【００８６】
次に、図１３を参照して、上述したトランジスタＴｒ３を実現する積層構造について説明する。図１３は、図１２のＡ−Ａ’断面図である。
【００８７】
図１３に示すように、トランジスタＴｒ３（１）は、基板２０の表面にソース／ドレインを有する。トランジスタＴｒ３（１）は、拡散層９１ａ’、９１ｂ’、ゲート絶縁層９２’、及びゲート電極層９３’により構成される。
【００８８】
拡散層９１ａ’、９１ｂ’は、トランジスタＴｒ３（１）のソース、ドレインとして機能する。拡散層９１ａ’、９１ｂ’は、基板２０の表面に所定ピッチをもって形成される。ゲート絶縁層９２’は、拡散層９１ａ’と拡散層９１ｂの間の基板２０の表面に所定の厚みをもって形成される。ゲート電極層９３’は、トランジスタＴｒ３（１）のゲートとして機能する。ゲート電極層９３’は、ゲート絶縁層９２’の上面に形成される。
【００８９】
拡散層９１ａ’、９１ｂ’は、各々、プラグ層８５ａ’８５ｂ’、電極層８６ａ’、８６ｂ’、プラグ層８７ａ’８７ｂ’を介して第１共通配線層８１ａ、８１ｂ（第１共通配線ＣＬ１（１）、ＣＬ１（２））に接続される。ゲート電極層９３’は、プラグ層８５ｃ’、電極層８６ｃ’、プラグ層８７ｃ’、電極層８８ｃ’、プラグ層８９ｃ’を介してゲート導電層８３（ゲート線ＧＬ）に接続される。電極層８６ａ’〜８６ｃ’は、ソース線層６１と同層に位置する。電極層８８ｃ’は、第１共通配線層８１ａ、８１ｂと同層に形成される。
【００９０】
上記第１共通配線層８１ａ、８１ｂは、ソース線層６１よりも大きいピッチをもって配置される。よって、第１共通配線層８１ａ、８１ｂを互いに接続するトランジスタＴｒ３（１）は、ソース線層６１を互いに接続するトランジスタよりも容易に基板２０上に形成することができる。
【００９１】
［第４の実施の形態］
［ソース線ＳＬの接続関係］
次に、第４の実施の形態に係る不揮発性半導体記憶装置について説明する。第４の実施の形態に係る不揮発性半導体記憶装置は、第１の実施の形態と同様のメモリセルアレイＭＡを有する。第４の実施の形態は、図１４に示すようにソース線ＳＬ（１）〜ＳＬ（６）と制御回路ＣＣとの間の接続関係において第１の実施の形態と異なる。なお、第４の実施の形態において、第１の実施の形態と同様の構成については同一符号を付し、その説明を省略する。
【００９２】
第４の実施の形態は、ソース線ＳＬ（１）〜ＳＬ（６）自体を共通接続し、この点で第１及び第２の実施の形態と異なる。第４の実施の形態は、図１４に示すように、第１の実施の形態のトランジスタＴｒ１、Ｔｒ２の代わりにトランジスタＴｒ４（１）〜Ｔｒ４（５）を有する。以下において、全てのトランジスタＴｒ４（１）〜Ｔｒ４（５）を総称する場合には、トランジスタＴｒ４と記載する場合もある。
【００９３】
トランジスタＴｒ４は、ソース側選択トランジスタＳＳＴｒ（ドレイン側選択トランジスタＳＤＴｒ）よりも厚いゲート酸化膜を有し、高耐圧に設計されている。トランジスタＴｒ４は、メモリセルアレイＭＡが設けられた領域に形成される。
【００９４】
トランジスタＴｒ４（１）は、ソース線ＳＬ（１）とソース線ＳＬ（２）との間に設けられている。トランジスタＴｒ４（２）は、ソース線ＳＬ（２）とソース線ＳＬ（３）との間に設けられている。トランジスタＴｒ４（３）は、ソース線ＳＬ（３）とソース線ＳＬ（４）との間に設けられている。トランジスタＴｒ４（４）は、ソース線ＳＬ（４）とソース線ＳＬ（５）との間に設けられている。トランジスタＴｒ４（５）は、ソース線ＳＬ（５）とソース線ＳＬ（６）との間に設けられている。
【００９５】
また、トランジスタＴｒ４のゲートは、ゲート線ＧＬを介してゲート制御回路ＧＣから共通に信号ＳＬ＿ＭＥＲＧＥを供給され、その信号に応じて書込動作時及び読出動作時に導通状態となり、消去動作時に非導通状態となる。したがって、第４の実施の形態は、書込み動作時及び読出動作時にソース線ＳＬ（１）〜ＳＬ（６）を共通接続して制御する一方、消去動作時にソース線ＳＬ（１）〜ＳＬ（６）を各々独立に制御できる。これにより、第４の実施の形態は、第１の実施の形態と同様の効果を奏する。
【００９６】
次に、図１５を参照して、上述したトランジスタＴｒ４を実現する積層構造について説明する。図１５は、図１４のＡ−Ａ’断面図である。
【００９７】
図１５に示すように、トランジスタＴｒ４は、基板２０のソース／ドレインを有する。トランジスタＴｒ４は、拡散層９１”、ゲート絶縁層９２”、及びゲート電極層９３”により構成される。
【００９８】
拡散層９１”は、トランジスタＴｒ４のソース、ドレインとして機能する。拡散層９１”は、隣接するトランジスタＴｒ４により共有されている。拡散層９１”は、基板２０の表面に所定ピッチをもって形成される。ゲート絶縁層９２”は、拡散層９１”の間の基板２０の表面に所定の厚みをもって形成される。ゲート電極層９３”は、トランジスタＴｒ４のゲートとして機能する。ゲート電極層９３”は、ゲート絶縁層９２”の上面に形成される。
【００９９】
拡散層９１”は、プラグ層８５”、電極層８６”、プラグ層８７”、電極層８８”、プラグ層８９”を介してゲート導電層８３（ゲート線ＧＬ）に接続される。電極層８６”は、ソース線層６１と同層に位置する。電極層８８”は、第１共通配線層８１ａ、８１ｂと同層に位置する。
【０１００】
［第５の実施の形態］
［ソース線ＳＬの接続関係］
次に、第５の実施の形態に係る不揮発性半導体記憶装置について説明する。第５の実施の形態に係る不揮発性半導体記憶装置は、第１の実施の形態と同様のメモリセルアレイＭＡを有する。第５の実施の形態は、図１６に示すようにソース線ＳＬ（１）〜ＳＬ（６）と制御回路ＣＣとの間の接続関係において第１の実施の形態と異なる。なお、第５の実施の形態において、第１の実施の形態と同様の構成については同一符号を付し、その説明を省略する。
【０１０１】
第５の実施の形態は、第２共通配線ＣＬ２（１）〜ＣＬ２（６）を互いに接続することにより、ソース線ＳＬ（１）〜ＳＬ（６）を接続し、この点において第２の実施の形態と共通する。
【０１０２】
一方、上記図１０に示したようにソース線ＳＬ（１）のみに接続された選択メモリユニットｓ−ＭＵに対して選択的に消去動作を実行する場合、第５の実施の形態は、ソース線ＳＬ（２）〜ＳＬ（６）のみを互いに共通接続し、ソース線ＳＬ（１）をソース線ＳＬ（２）〜ＳＬ（６）と非接続とする。すなわち、第５の実施の形態は、消去動作時、選択したソース線ＳＬ（１）以外の非選択のソース線ＳＬ（２）〜ＳＬ（６）のみを共通接続する。この点で第５の実施の形態は、第２の実施の形態と異なる。これにより、第５の実施の形態は、消去動作時においても、ソース線ＳＬ（２）〜ＳＬ（６）の配線抵抗を削減することができる。すなわち、第５の実施の形態は、消去動作時、第２の実施の形態よりもソース線ＳＬの配線抵抗を削減することができる。
【０１０３】
上記のような制御を可能とするため、第５の実施の形態は、第１の実施の形態のトランジスタＴｒ１（１）〜Ｔｒ１（５）に加えて、第２共通配線ＣＬ２（６）と第２共通配線ＣＬ２（１）との間に設けられたトランジスタＴｒ１（６）を有する。さらに、第５の実施の形態において、トランジスタＴｒ１（１）〜Ｔｒ１（６）のゲートは、各々異なるゲート線ＧＬａ（１）〜ＧＬａ（６）を介して、ゲート制御回路ＧＣ（１）〜ＧＣ（６）に接続される。ゲート制御回路ＧＣ（１）〜ＧＣ（６）は、各々、異なる信号ＳＬ＿ＭＥＲＧＥ（１）〜ＳＬ＿ＭＥＲＧＥ（６）をトランジスタＴｒ１（１）〜Ｔｒ１（６）のゲートに供給する。これにより、トランジスタＴｒ１（１）〜Ｔｒ１（６）は各々独立に制御され得る。
【０１０４】
信号ＳＬ＿ＭＥＲＧＥ（１）〜ＳＬ＿ＭＥＲＧＥ（６）は、各々、ドライバＤＲ（１）〜ＤＲ（６）を駆動し且つ消去動作を実行される場合であって、さらにソース線ＳＬ（１）〜ＳＬ（６）が選択された際に、“Ｌ”とされ、それ以外は“Ｈ”とされる。したがって、トランジスタＴｒ１（１）〜Ｔｒ１（６）は、消去動作時であって、各々ソース線ＳＬ（１）〜ＳＬ（６）が選択された場合に非導通状態となり、それ以外においては導通状態となる。すなわち、消去動作時、選択されたソース線ＳＬに接続されたトランジスタトランジスタＴｒ１（１）〜Ｔｒ１（６）のみが非導通状態とされ、非選択とされたソース線ＳＬに接続されたトランジスタＴｒ１（１）〜Ｔｒ１（６）は導通状態となる。
【０１０５】
次に、図１７を参照して、ゲート制御回路ＧＣ（１）の構成について説明する。ゲート制御回路ＧＣ（１）は、図１７に示すように、ＮＯＲ回路７１ａ、インバータ７２ａ、ＮＡＮＤ回路７３ａ、レベルシフタ７４ａを有する。
【０１０６】
ＮＯＲ回路７１ａは、一端の入力端子から信号ＳＬ（１）＿ＳＥＬを供給され、他方の入力端子から信号ＳＬ（２）＿ＳＥＬを供給される。ＮＯＲ回路７１ａは、供給された信号に基づく出力信号をインバータ７２ａを介してＮＡＤＮ回路７３ａの第１の入力端子に供給する。信号ＳＬ（１）＿ＳＥＬ、ＳＬ（２）＿ＳＥＬは、各々、ソース線ＳＬ（１）、ＳＬ（２）を選択する場合に“Ｈ”となり、それ以外は“Ｌ”となる。
【０１０７】
ＮＡＮＤ回路７３ａは、第２の入力端子から信号ＳＬ＿ＤＲＶ＿ＯＮを供給され、第３の入力端子から信号ＳＬ＿ＥＲＡＳＥ＿ＭＯＤＥを供給される。ＮＡＮＤ回路７３ａは、供給された信号に基づきレベルシフタ７４ａを介して、出力信号ＳＬ−ＭＥＲＧＥ（１）を出力する。なお、ＮＯＲ回路７１ａ、インバータ７２ａ、ＮＡＮＤ回路７３ａ、レベルシフタ７４ａを構成するトランジスタは、トランジスタＴｒ１よりも低耐圧をもつように設計してもよい。
【０１０８】
ゲート制御回路ＧＣ（２）〜ＧＣ（６）は、図１７に示したゲート制御回路ＧＣ（１）と略同様の構成を有するため、その説明を省略する。ただし、図１６に示すように、ゲート制御回路ＧＣ（２）〜ＧＣ（６）は、信号ＳＬ（２）＿ＳＥＬ〜信号ＳＬ（６）＿ＳＥＬを供給され、これら信号に基づき、信号ＳＬ＿ＭＥＲＧＥ（１）〜（６）を出力する。信号ＳＬ（３）＿ＳＥＬ、〜ＳＬ（６）＿ＳＥＬは、各々、ソース線ＳＬ（３）〜ＳＬ（６）を選択する場合に“Ｈ”となり、それ以外は“Ｌ”となる。
【０１０９】
以上のような構成により、第５の実施の形態は、消去動作時、選択したソース線ＳＬ以外の非選択のソース線ＳＬを共通接続することができる。すなわち、第５の実施の形態は、消去動作時、第２の実施の形態よりもソース線ＳＬの配線抵抗を削減することができる。
【０１１０】
［その他の実施の形態］
本発明のいくつかの実施の形態を説明したが、これらの実施の形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施の形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施の形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【０１１１】
例えば、第５の実施の形態の構成は、第１〜第４の実施の形態に適用可能である。例えば、上記の実施の形態において、メモリストリングＭＳのボディとして機能するメモリ半導体層４４は、ロウ方向からみてＵ字状に形成される。しかしながら、メモリ半導体層４４は、図１８に示すように、ロウ方向からみてＩ字状に形成されたものであってもよい。
【符号の説明】
【０１１２】
ＭＡ…メモリセルアレイ、 ＣＣ…制御回路、 ＭＢ…メモリブロック、 ＭＵ…メモリユニット、 ＭＳ…メモリストリング、 ＭＴｒ１〜ＭＴｒ８…メモリトランジスタ、 ＳＳＴｒ…ソース側選択トランジスタ、 ＳＤＴｒ…ドレイン側選択トランジスタ、 ＢＴｒ…バックゲートトランジスタ。
【技術分野】
【０００１】
本明細書に記載の実施の形態は、電気的にデータの書き換えが可能な不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
ＮＡＮＤ型フラッシュメモリ等の不揮発性半導体記憶装置のビット密度向上にあっては、微細化技術が限界に近づいてきたことから、メモリセルの積層化が期待されている。その一つとして縦型トランジスタを用いてメモリトランジスタを構成した積層型ＮＡＮＤ型フラッシュメモリが提案されている。積層型ＮＡＮＤ型フラッシュメモリは、積層方向に直列接続された複数のメモリトランジスタからなるメモリストリングと、そのメモリストリングの両端に設けられた選択トランジスタとを有する。そして、一方の選択トランジスタのソースにはソース線が接続され、他方の選択トランジスタのドレインにはビット線が接続されている。
【０００３】
上記の積層型ＮＡＮＤ型フラッシュメモリにおいて、消去動作は、ドライバによってソース線の電圧を制御して、１本のソース線に共通接続されたメモリストリング毎（メモリブロック毎）に選択的に実行できる。したがって、１本のソース線につながるメモリストリングの数を少なくすれば、消去動作の実行単位も小さくすることができる。しかしながら、１本のソース線につながるメモリストリングの数を少なくすると、各ソース線の線幅が小さくなり、ソース線の配線抵抗が増大する。読出動作は、ビット線からソース線へと流れる電流を検知することにより実行される。したがって、ソース線の配線抵抗が増大すると、ソース線の電圧が本来あるべき電圧よりも上昇してしまい、その結果、読出動作が不正確となるおそれがある。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００７−２６６１４３号公報
【特許文献２】特開２０１０−２１２８６１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明は、消去動作の実行単位を小さくすると共に正確な読出動作を実現可能な不揮発性半導体記憶装置を提供する。
【課題を解決するための手段】
【０００６】
一態様に係る不揮発性半導体記憶装置は、複数のメモリストリング、複数のメモリブロック、複数のソース線、及び制御回路を有する。複数のメモリストリングは、積層された複数のメモリトランジスタを含む。複数のメモリブロックは、複数のメモリストリングを含む。複数のソース線は、複数のメモリストリングそれぞれに接続される。制御回路は、複数のソース線に供給する信号を制御する。複数のメモリストリングは、各々、半導体層、電荷蓄積層、及び導電層を有する。半導体層は、基板に対して垂直方向に延びる柱状部を含み、メモリトランジスタのボディとして機能する。電荷蓄積層は、柱状部の側面を取り囲む。導電層は、電荷蓄積層の側面を取り囲み、且つ、メモリトランジスタのゲートとして機能する。制御回路は、メモリトランジスタに対する動作の種類に基づいて、複数のソース線を電気的に共通接続するか否かを切り替える。
【図面の簡単な説明】
【０００７】
【図１】第１の実施の形態に係る不揮発性半導体記憶装置のメモリセルアレイＭＡ、及び制御回路ＣＣを示す図である。
【図２】第１の実施の形態に係るメモリセルアレイＭＡの積層構造を示す斜視図である。
【図３】第１の実施の形態に係るメモリセルアレイＭＡの積層構造を示す断面図である。
【図４】第１の実施の形態おけるワード線導電層４１ａを示す上面図である。
【図５】第１の実施の形態におけるソース線ＳＬ（１）〜ＳＬ（６）と制御回路ＣＣとの間の接続関係を説明する図である。
【図６】図８のＡ−Ａ’断面図である。
【図７】図８のＢ−Ｂ’断面図である。
【図８】第１の実施の形態に係る読出動作を説明する図である。
【図９】第１の実施の形態に係る書込動作を説明する図である。
【図１０】第１の実施の形態に係る消去動作を説明する図である。
【図１１】第２の実施の形態におけるソース線ＳＬ（１）〜ＳＬ（６）と制御回路ＣＣとの間の接続関係を説明する図である。
【図１２】第３の実施の形態におけるソース線ＳＬ（１）〜ＳＬ（６）と制御回路ＣＣとの間の接続関係を説明する図である。
【図１３】図１２のＡ−Ａ’断面図である。
【図１４】第４の実施の形態におけるソース線ＳＬ（１）〜ＳＬ（６）と制御回路ＣＣとの間の接続関係を説明する図である。
【図１５】図１４のＡ−Ａ’断面図である。
【図１６】第５の実施の形態におけるソース線ＳＬ（１）〜ＳＬ（６）と制御回路ＣＣとの間の接続関係を説明する図である。
【図１７】第５の実施の形態におけるゲート制御回路ＧＣ（１）を示す回路図である。
【図１８】他の実施の形態に係るメモリセルアレイＭＡの積層構造を示す斜視図である。
【発明を実施するための形態】
【０００８】
以下、図面を参照して、不揮発性半導体記憶装置の実施の形態について説明する。
【０００９】
［第１の実施の形態］
［概略構成］
先ず、図１を参照して、第１の実施の形態に係る不揮発性半導体記憶装置の概略構成について説明する。第１の実施の形態に係る不揮発性半導体記憶装置は、図１に示すように、メモリセルアレイＭＡ、及び制御回路ＣＣを備える。制御回路ＣＣは、メモリセルアレイ１に供給する信号を制御する。
【００１０】
メモリセルアレイＭＡは、図１に示すように、ｍ個のメモリブロックＭＢ（１）、…ＭＢ（ｍ）を有する。なお、以下において、全てのメモリブロックＭＢ（１）、…ＭＢ（ｍ）を総称する場合には、メモリブロックＭＢと記載する場合もある。
【００１１】
各メモリブロックＭＢは、ｎ行、１２列のマトリクス状に配置されたメモリユニットＭＵ（１、１）〜ＭＵ（１２、ｎ）を有する。ｎ行、１２列は、あくまで一例であり、これに限定されるものではない。なお、以下において、全てのメモリユニットＭＵ（１、１）〜ＭＵ（１２、ｎ）を総称する場合には、メモリユニットＭＵと記載する場合もある。
【００１２】
メモリユニットＭＵは、メモリストリングＭＳ、ソース側選択トランジスタＳＳＴｒ、及びドレイン側選択トランジスタＳＤＴｒを有する。
【００１３】
メモリストリングＭＳは、図１に示すように、直列接続されたメモリトランジスタＭＴｒ１〜ＭＴｒ８、及びバックゲートトランジスタＢＴｒにて構成される。メモリトランジスタＭＴｒ１〜ＭＴｒ４、ＭＴｒ５〜ＭＴｒ８は、各々、直列接続される。バックゲートトランジスタＢＴｒは、メモリトランジスタＭＴｒ４とメモリトランジスタＭＴｒ５との間に接続される。
【００１４】
メモリトランジスタＭＴｒ１〜ＭＴｒ８は、その電荷蓄積層に電荷を蓄積することによって、その閾値電圧を変化させ、この閾値電圧に応じてデータを保持する。バックゲートトランジスタＢＴｒは、少なくともメモリストリングＭＳを動作の対象として選択した場合に導通状態とされる。
【００１５】
メモリブロックＭＢ（１）〜ＭＢ（ｍ）のそれぞれにおいて、ｎ行１２列に配置されたメモリトランジスタＭＴｒ１〜ＭＴｒ８のゲートには、各々、ワード線ＷＬ１〜ＷＬ８が共通に接続される。ｎ行１２列に配列されたバックゲートトランジスタＢＴｒのゲートには、バックゲート線ＢＧが共通に接続される。
【００１６】
ソース側選択トランジスタＳＳＴｒのドレインは、メモリトランジスタＭＴｒ１のソースに接続される。メモリブロックＭＢ内の１列目、２列目に位置するソース側選択トランジスタＳＳＴｒのソースには、ソース線ＳＬ（１）が共通接続される。３列目以降も同様であり、例えば、メモリブロックＭＢ内の１１列目、１２列目に位置するソース側選択トランジスタＳＳＴｒのソースには、ソース線ＳＬ（６）が共通接続される。以下において、全てのソース線ＳＬ（１）〜ＳＬ（６）を総称する場合には、ソース線ＳＬと記載する場合もある。
【００１７】
ここで、第１の実施の形態の制御回路ＣＣは、各種動作（書込動作、読出動作、消去動作）に応じて、ソース線ＳＬ（１）〜ＳＬ（６）を共通接続する制御を実行する。その構成、及び制御についての詳細は後述する。
【００１８】
また、メモリブロックＭＢの１列目に位置するソース側選択トランジスタＳＳＴｒのゲートには、ソース側選択ゲート線ＳＧＳ（１）が接続される。２列目以降も同様であり、例えば、メモリブロックＭＢ内の１２列目に位置するソース側選択トランジスタＳＳＴｒのゲートには、ソース側選択ゲート線ＳＧＳ（１２）が接続される。以下において、全てのソース側選択ゲート線ＳＧＳ（１）〜ＳＧＳ（１２）を総称する場合には、ソース側選択ゲート線ＳＧＳと記載する場合もある。
【００１９】
ドレイン側選択トランジスタＳＤＴｒのソースは、メモリトランジスタＭＴｒ８のドレインに接続される。メモリブロックＭＢ内の１行目に位置するドレイン側選択トランジスタＳＤＴｒのドレインには、ビット線ＢＬ（１）が接続される。２行目以降も同様であり、例えば、メモリブロックＭＢのｎ行目に位置するドレイン側選択トランジスタＳＤＴｒのドレインには、ビット線ＢＬ（ｎ）が接続される。ビット線ＢＬ（１）〜ＢＬ（ｎ）は、複数のメモリブロックＭＢを跨ぐように形成される。以下において、全てのビット線ＢＬ（１）〜ＢＬ（ｎ）を総称する場合には、ビット線ＢＬと記載する場合もある。
【００２０】
また、メモリブロックＭＢの１列目に位置するドレイン側選択トランジスタＳＤＴｒのゲートには、ドレイン側選択ゲート線ＳＧＤ（１）が接続される。２列目以降も同様であり、例えば、メモリブロックＭＢ内の１２列目に位置するドレイン側選択トランジスタＳＤＴｒのゲートには、ドレイン側選択ゲート線ＳＧＤ（１２）が接続される。以下において、全てのドレイン側選択ゲート線ＳＧＤ（１）〜ＳＧＤ（１２）を総称する場合には、ドレイン側選択ゲート線ＳＧＤと記載する場合もある。
【００２１】
［メモリブロックＭＢの積層構造］
次に、図２及び図３を参照して、第１の実施の形態に係るメモリブロックＭＢの積層構造について説明する。図２は、メモリブロックＭＢを示す斜視図である。図３は、メモリブロックＭＢを示す断面図である。なお、図２はメモリブロックＭＢの一部を代表的に図示したものであり、メモリブロックＭＢ全体は図２に示す構造をカラム方向及びロウ方向に繰り返し形成したものとなる。
【００２２】
メモリブロックＭＢは、図２及び図３に示すように、基板２０上に順次積層されたバックゲート層３０、メモリ層４０、選択トランジスタ層５０、及び配線層６０を有する。バックゲート層３０は、バックゲートトランジスタＢＴｒとして機能する。メモリ層４０は、メモリトランジスタＭＴｒ１〜ＭＴｒ８として機能する。選択トランジスタ層５０は、ドレイン側選択トランジスタＳＤＴｒ、及びソース側選択トランジスタＳＳＴｒとして機能する。配線層６０は、ソース線ＳＬ、及びビット線ＢＬとして機能する。
【００２３】
バックゲート層３０は、図２及び図３に示すように、バックゲート導電層３１を有する。バックゲート導電層３１は、バックゲート線ＢＧ、及びバックゲートトランジスタＢＴｒのゲートとして機能する。バックゲート導電層３１は、基板２０と平行なロウ方向及びカラム方向に２次元的に、板状に広がるように形成される。バックゲート導電層３１は、例えば、ポリシリコン（ｐｏｌｙ−Ｓｉ）の材料を用いる。
【００２４】
バックゲート層３０は、図３に示すように、メモリゲート絶縁層４３、及び連結半導体層４４Ｂを有する。メモリゲート絶縁層４３は、連結半導体層４４Ｂとバックゲート導電層３１との間に設けられている。連結半導体層４４Ｂは、バックゲートトランジスタＢＴｒのボディ（チャネル）として機能する。連結半導体層４４Ｂは、バックゲート導電層３１を掘り込むように形成される。連結半導体層４４Ｂは、上面からみてカラム方向を長手方向とする略矩形状に形成される。連結半導体層４４Ｂは、１つのメモリブロックＭＢ中でロウ方向及びカラム方向にマトリクス状に形成される。連結半導体層４４Ｂは、例えば、ポリシリコン（ｐｏｌｙ−Ｓｉ）の材料を用いる。
【００２５】
メモリ層４０は、図２及び図３に示すように、バックゲート層３０の上層に形成される。メモリ層４０は、４層のワード線導電層４１ａ〜４１ｄを有する。ワード線導電層４１ａは、ワード線ＷＬ４、及びメモリトランジスタＭＴｒ４のゲートとして機能する。また、ワード線導電層４１ａは、ワード線ＷＬ５、及びメモリトランジスタＭＴｒ５のゲートとしても機能する。同様に、ワード線導電層４１ｂ〜４１ｄは、各々、ワード線ＷＬ１〜ＷＬ３、及びメモリトランジスタＭＴｒ１〜ＭＴｒ３のゲートとして機能する。また、ワード線導電層４１ｂ〜４１ｄは、各々、ワード線ＷＬ６〜ＷＬ８、及びメモリトランジスタＭＴｒ６〜ＭＴｒ８のゲートとしても機能する。
【００２６】
ワード線導電層４１ａ〜４１ｄは、その上下間に層間絶縁層（図示略）を挟んで積層される。ワード線導電層４１ａ〜４１ｄは、カラム方向にピッチをもってロウ方向（図３の紙面垂直方向）を長手方向として延びるように形成される。ワード線導電層４１ａ〜４１ｄは、例えば、ポリシリコン（ｐｏｌｙ−Ｓｉ）の材料を用いる。
【００２７】
メモリ層４０は、図３に示すように、メモリゲート絶縁層４３、及び柱状半導体層４４Ａを有する。メモリゲート絶縁層４３は、柱状半導体層４４Ａとワード線導電層４１ａ〜４１ｄとの間に設けられる。柱状半導体層４４Ａは、メモリトランジスタＭＴｒ１〜ＭＴｒ８のボディ（チャネル）として機能する。
【００２８】
メモリゲート絶縁層４３は、ワード線導電層４１ａ〜４１ｄの側面側からメモリ柱状半導体層４４側へと、ブロック絶縁層４３ａ、電荷蓄積層４３ｂ、及びトンネル絶縁層４３ｃを有する。電荷蓄積層４３ｂは、電荷を蓄積可能に構成される。
【００２９】
ブロック絶縁層４３ａは、ワード線導電層４１ａ〜４１ｄの側壁に所定の厚みをもって形成される。電荷蓄積層４３ｂは、ブロック絶縁層４３ａの側壁に所定の厚みをもって形成される。トンネル絶縁層４３ｃは、電荷蓄積層４３ｂの側壁に所定の厚みをもって形成される。ブロック絶縁層４３ａ、及びトンネル絶縁層４３ｃは、酸化シリコン（ＳｉＯ２）の材料を用いる。電荷蓄積層４３ｂは、窒化シリコン（ＳｉＮ）の材料を用いる。
【００３０】
柱状半導体層４４Ａは、ワード線導電層４１ａ〜４１ｄ、及び層間絶縁層（図示略）を貫通するように形成される。柱状半導体層４４Ａは、基板２０に対して垂直方向に延びる。一対の柱状半導体層４４Ａは、連結半導体層４４Ｂのカラム方向の端部近傍に整合するように形成される。柱状半導体層４４Ａは、例えば、ポリシリコン（ｐｏｌｙ−Ｓｉ）の材料を用いる。
【００３１】
上記バックゲート層３０及びメモリ層４０において、一対の柱状半導体層４４Ａ、及びその下端を連結する連結半導体層４４Ｂは、メモリストリングＭＳのボディ（チャネル）として機能するメモリ半導体層４４を構成する。メモリ半導体層４４は、ロウ方向からみてＵ字状に形成される。
【００３２】
上記バックゲート層３０の構成を換言すると、バックゲート導電層３１は、メモリゲート絶縁層４３を介して連結半導体層４４Ｂの側面及び下面を取り囲むように形成される。また、上記メモリ層４０の構成を換言すると、ワード線導電層４１ａ〜４１ｄは、メモリゲート絶縁層４３を介して柱状半導体層４４Ａの側面を取り囲むように形成される。
【００３３】
選択トランジスタ層５０は、図２及び図３に示すように、ソース側導電層５１ａ、及びドレイン側導電層５１ｂを有する。ソース側導電層５１ａは、ソース側選択ゲート線ＳＧＳ、及びソース側選択トランジスタＳＳＴｒのゲートとして機能する。ドレイン側導電層５１ｂは、ドレイン側選択ゲート線ＳＧＤ、及びドレイン側選択トランジスタＳＤＴｒのゲートとして機能する。
【００３４】
ソース側導電層５１ａは、メモリ半導体層４４を構成する一方の柱状半導体層４４Ａの上層に形成される。ドレイン側導電層５１ｂは、ソース側導電層５１ａと同層であって、メモリ半導体層４４を構成する他方の柱状半導体層４４Ａの上層に形成される。ソース側導電層５１ａ、及びドレイン側導電層５１ｂは、カラム方向に所定ピッチをもってロウ方向に延びるように形成される。ソース側導電層５１ａ、及びドレイン側導電層５１ｂは、例えば、ポリシリコン（ｐｏｌｙ−Ｓｉ）の材料を用いる。
【００３５】
選択トランジスタ層５０は、図３に示すように、ソース側ゲート絶縁層５３ａ、ソース側柱状半導体層５４ａ、ドレイン側ゲート絶縁層５３ｂ、及びドレイン側柱状半導体層５４ｂを有する。ソース側柱状半導体層５４ａは、ソース側選択トランジスタＳＳＴｒのボディ（チャネル）として機能する。ドレイン側柱状半導体層５４ｂは、ドレイン側選択トランジスタＳＤＴｒのボディ（チャネル）として機能する。
【００３６】
ソース側ゲート絶縁層５３ａは、ソース側導電層５１ａとソース側柱状半導体層５４ａとの間に設けられている。ソース側柱状半導体層５４ａは、ソース側導電層５１ａを貫通するように形成される。ソース側柱状半導体層５４ａは、ソース側ゲート絶縁層５３ａの側面及び一対の柱状半導体層４４Ａの一方の上面に接続され、基板２０に対して垂直方向に延びるように柱状に形成される。ソース側柱状半導体層５４ａは、例えば、ポリシリコン（ｐｏｌｙ−Ｓｉ）の材料を用いる。
【００３７】
ドレイン側ゲート絶縁層５３ｂは、ドレイン側導電層５１ｂとドレイン側柱状半導体層５４ｂとの間に設けられている。ドレイン側柱状半導体層５４ｂは、ドレイン側導電層５１ｂを貫通するように形成される。ドレイン側柱状半導体層５４ｂは、ドレイン側ゲート絶縁層５３ｂの側面及び一対の柱状半導体層４４Ａの他方の上面に接続され、基板２０に対して垂直方向に延びるように柱状に形成される。ドレイン側柱状半導体層５４ｂは、例えば、ポリシリコン（ｐｏｌｙ−Ｓｉ）の材料を用いる。
【００３８】
配線層６０は、図２及び図３に示すように、ソース線層６１、ビット線層６２、及びプラグ層６３を有する。ソース線層６１は、ソース線ＳＬとして機能する。ビット線層６２は、ビット線ＢＬとして機能する。
【００３９】
ソース線層６１は、ソース側柱状半導体層５４ａの上面に接し、ロウ方向に延びるように形成される。ビット線層６２は、プラグ層６３を介してドレイン側柱状半導体層５４ｂの上面に接し、カラム方向に延びるように形成される。ソース線層６１、ビット線層６２、及びプラグ層６３は、例えば、タングステン等の金属の材料を用いる。
【００４０】
次に、図４を参照して、ワード線導電層４１ａの形状について詳しく説明する。なお、ワード線導電層４１ｂ〜４１ｄは、ワード線導電層４１ａと同様の形状であるため、それらの説明は省略する。
【００４１】
ワード線導電層４１ａは、図４に示すように、１つのメモリブロックＭＢに一対設けられている。一対のワード線導電層４１ａは、上面からみて、櫛歯条に左右から噛み合うように配置される。
【００４２】
［ソース線ＳＬの接続関係］
次に、図５を参照して、ソース線ＳＬ（１）〜ＳＬ（６）と制御回路ＣＣとの間の接続関係を説明する。図５におけるメモリセルアレイＭＡは、一例として、７つのメモリブロックＭＢ（１）〜ＭＢ（７）を有している。図５に示すように、メモリセルアレイＭＡは、メモリブロックＭＢ（１）〜ＭＢ（７）毎に、６本のソース線ＳＬ（１）〜ＳＬ（６）を有する。さらに、メモリセルアレイＭＡは、６本の第１共通配線ＣＬ１（１）〜ＣＬ１（６）、及び６本の第２共通配線ＣＬ２（１）〜ＣＬ２（６）を有する。
【００４３】
第１共通配線ＣＬ１（１）〜ＣＬ１（６）は、各々、各メモリブロックＭＢ内のソース線ＳＬ（１）〜ＳＬ（６）に接続される。第２共通配線ＣＬ２（１）〜ＣＬ２（６）は、各々、第１共通配線ＣＬ１（１）〜ＣＬ１（６）に接続される。なお、詳細は後述するが、第１共通配線ＣＬ１（１）〜ＣＬ１（６）はソース線ＳＬ（１）〜ＳＬ（６）の上層に設けられ、第２共通配線ＣＬ２（１）〜ＣＬ２（６）は第１共通配線ＣＬ１（１）〜ＣＬ１（６）の上層に設けられている。
【００４４】
制御回路ＣＣは、図５に示すように、６つのドライバＤＲ（１）〜ＤＲ（６）、トランジスタＴｒ１（１）〜Ｔｒ１（５）、Ｔｒ２（１）〜Ｔｒ２（５）、ゲート線ＧＬ、及びゲート制御回路ＧＣを有する。ドライバＤＲ（１）〜ＤＲ（６）は、各々、第２共通配線ＣＬ２（１）〜ＣＬ２（６）の一端に接続され、その電圧を制御する。以下において、全てのトランジスタＴｒ１（１）〜Ｔｒ１（５）、Ｔｒ２（１）〜Ｔｒ２（５）を総称する場合には、トランジスタＴｒ１、Ｔｒ２と記載する場合もある。
【００４５】
トランジスタＴｒ１、Ｔｒ２は、ソース側選択トランジスタＳＳＴｒ（ドレイン側選択トランジスタＳＤＴｒ）よりも厚いゲート酸化膜を有し、高耐圧に設計される。トランジスタＴｒ１は、トランジスタＴｒ２よりもドライバＤＲ（１）〜ＤＲ（６）の近くに形成される。トランジスタＴｒ１は、第２共通配線ＣＬ２（１）〜ＣＬ２（６）の一端側に設けられ、トランジスタＴｒ２は、第２共通配線ＣＬ２（１）〜ＣＬ２（６）の他端側に設けられている。
【００４６】
トランジスタＴｒ１（１）、Ｔｒ２（１）は、第２共通配線ＣＬ２（１）と第２共通配線ＣＬ２（２）との間に設けられている。トランジスタＴｒ１（２）、Ｔｒ２（２）は、第２共通配線ＣＬ２（２）と第２共通配線ＣＬ２（３）との間に設けられている。トランジスタＴｒ１（３）、Ｔｒ２（３）は、第２共通配線ＣＬ２（３）と第２共通配線ＣＬ２（４）との間に設けられている。トランジスタＴｒ１（４）、Ｔｒ２（４）は、第２共通配線ＣＬ２（４）と第２共通配線ＣＬ２（５）との間に設けられている。トランジスタＴｒ１（５）、Ｔｒ２（５）は、第２共通配線ＣＬ２（５）と第２共通配線ＣＬ２（６）との間に設けられている。
【００４７】
また、トランジスタＴｒ１、Ｔｒ２のゲートは、ゲート線ＧＬを介してゲート制御回路ＧＣから共通に信号ＳＬ＿ＭＥＲＧＥを供給され、その信号に応じて導通状態又は非導通状態となる。信号ＳＬ＿ＭＥＲＧＥは、ドライバＤＲ（１）〜ＤＲ（６）を駆動して且つ消去動作を実行する際に“Ｌ”とされ、それ以外は“Ｈ”とされる。よって、トランジスタＴｒ１、Ｔｒ２は、消去動作時に非導通状態となり、それ以外の読出動作時及び書込動作時においては導通状態となる。
【００４８】
上記のトランジスタＴｒ１、Ｔｒ２を非導通状態とする制御によって、消去動作時にソース線ＳＬ（１）〜ＳＬ（６）は各々共通接続されない。すなわち、ソース線ＳＬ（１）〜ＳＬ（６）に印加する電圧を独立して制御できる。これにより、消去動作時にソース線ＳＬ（１）〜ＳＬ（６）は各々異なる電圧を設定可能である。したがって、第１の実施の形態は、消去動作時に、各ソース線ＳＬ（１）〜ＳＬ（６）に接続されたメモリユニットＭＵ（メモリストリングＭＳ）毎に消去動作を実行することができる。すなわち、第１の実施の形態は、消去動作の実行単位をメモリブロックＭＢよりも小さいメモリユニットＭＵにすることができる。
【００４９】
また、上記のトランジスタＴｒ１、Ｔｒ２を導通状態とする制御によって、読出動作時に全てのソース線ＳＬ（１）〜ＳＬ（６）は共通接続される。ここで、後述するように、読出動作時にソース線ＳＬ（１）〜ＳＬ（６）は全て同一の電圧を印加されるので、ソース線ＳＬ（１）〜ＳＬ（６）を共通接続しても読出動作に問題は生じない。したがって、第１の実施の形態は、読出動作時に、共通接続されたソース線ＳＬ（１）〜ＳＬ（６）によりその配線抵抗を削減し、読出動作を正確に実行することができる。また、これにより、ドライバの駆動能力の強化は必要なく、ソース線の幅を大きくする必要もない。よって、第１の実施の形態は、不揮発性半導体記憶装置の占有面積の増大を抑制することができる。
【００５０】
また、上記のトランジスタＴｒ１、Ｔｒ２を導通状態とする制御によって、書込動作時にソース線ＳＬ（１）〜ＳＬ（６）は共通接続される。ここで、後述するように書込動作時にソース線ＳＬ（１）〜ＳＬ（６）は全て同一の電圧を印加されるので、ソース線ＳＬ（１）〜ＳＬ（６）を共通接続しても書込動作に問題は生じない。したがって、第１の実施の形態は、書込動作時に、共通接続されたソース線ＳＬ（１）〜ＳＬ（６）によりその配線抵抗を削減することができる。
【００５１】
次に、ゲート制御回路ＧＣの構成について説明する。ゲート制御回路ＧＣは、図５に示すように、ＮＡＮＤ回路７１、及びレベルシフタ７２を有する。ＮＡＮＤ回路７１は、一端の入力端子から信号ＳＬ＿ＤＲＶ＿ＯＮを供給され、他方の入力端子から信号ＳＬ＿ＥＲＡＳＥ＿ＭＯＤＥを供給される。ＮＡＮＤ回路７１は、供給された信号に基づきレベルシフタ７２を介して、出力信号ＳＬ−ＭＥＲＧＥを出力する。
【００５２】
信号ＳＬ＿ＤＲＶ＿ＯＮは、ドライバＤＲ（１）〜ＤＲ（６）の駆動時に“Ｈ”とされ、それ以外において“Ｌ”とされる。信号ＳＬ＿ＥＲＡＳＥ＿ＭＯＤＥは、消去動作時に“Ｈ”とされ、それ以外において“Ｌ”とされる。なお、ＮＡＮＤ回路７１、及びレベルシフタ７２を構成するトランジスタは、トランジスタＴｒ１、Ｔｒ２よりも低耐圧をもつように設計してもよい。
【００５３】
次に、図６及び図７を参照して、上述したソース線ＳＬ（１）〜ＳＬ（６）、第１共通配線ＣＬ１（１）〜ＣＬ１（６）、第２共通配線ＣＬ２（１）〜ＣＬ２（６）、ゲート線ＧＬ、及びトランジスタＴｒ１、Ｔｒ２を実現する積層構造について説明する。図６は、図５のＡ−Ａ’断面図であり、図７は、図５のＢ−Ｂ’断面図である。
【００５４】
図６に示すように、上述したソース線ＳＬとして機能するソース線層６１（図３参照）の上層には、層間絶縁層（図示略）を介して第１共通配線層８１ａ、第２共通配線層８２ａ、８２ｂ、及びゲート導電層８３が積層される。第１共通配線層８１ａは、第１共通配線ＣＬ１（１）として機能する。第２共通配線層８２ａ、８２ｂは、各々、第２共通配線ＣＬ２（１）、ＣＬ２（２）として機能する。ゲート導電層８３は、ゲート線ＧＬとして機能する。
【００５５】
第１共通配線層８１は、ソース線層６１よりも上層に設けられ、カラム方向に延びるように形成される。第２共通配線層８２ａ、８２ｂ、及びゲート導電層８３は、第１共通配線層８１ａよりも上層に設けられ、ロウ方向（図９の紙面垂直方向）に延びるように形成される。ゲート導電層８３は、第２共通配線層８２ａ、８２ｂと同層に位置する。
【００５６】
ソース線層６１の上面は、積層方向に延びるプラグ層８４ａを介して第１共通配線層８１ａの下面に接続される。第１共通配線層８１ａの上面は、積層方向に延びるプラグ層８４ｂを介して第２共通配線層８２ａの下面に接続される。
【００５７】
図７に示すように、トランジスタＴｒ１（１）は、基板２０の表面にソース／ドレインを有する。トランジスタＴｒ１（１）は、拡散層９１ａ、９１ｂ、ゲート絶縁層９２、及びゲート電極層９３により構成される。
【００５８】
拡散層９１ａ、９１ｂは、トランジスタＴｒ１（１）のソース、ドレインとして機能する。拡散層９１ａ、９１ｂは、基板２０の表面に所定ピッチをもって形成される。ゲート絶縁層９２は、拡散層９１ａと拡散層９１ｂの間の基板２０の表面に所定の厚みをもって形成される。ゲート電極層９３は、トランジスタＴｒ１のゲートとして機能する。ゲート電極層９３は、ゲート絶縁層９２の上面に形成される。
【００５９】
拡散層９１ａ、９１ｂは、各々、プラグ層８５ａ、８５ｂ、電極層８６ａ、８６ｂ、プラグ層８７ａ、８７ｂ、電極層８８ａ、８８ｂ、プラグ層８９ａ、８９ｂを介して第２共通配線層８２ａ、８２ｂに接続される。ゲート電極層９３は、プラグ層８５ｃ、電極層８６ｃ、プラグ層８７ｃ、電極層８８ｃ、プラグ層８９ｃを介してゲート導電層８３に接続される。電極層８６ａ〜８６ｃは、ソース線層６１と同層に位置する。電極層８８ａ〜８８ｃは、第１共通配線層８１ａと同層に形成される。
【００６０】
上記第２共通配線層８２ａ、８２ｂは、その下層の第１共通配線層８１ａ、ソース線層６１よりも大きいピッチをもって配置される。よって、第２共通配線層８２ａ、８２ｂを互いに接続するトランジスタＴｒ１（１）は、第１共通配線層８１ａ（又はソース線層６１）を互いに接続するトランジスタよりも容易に基板２０上に形成することができる。
【００６１】
［読出動作］
次に、図８を参照して第１の実施の形態に係る読出動作について説明する。図８に示す読出動作は、選択メモリブロックｓ−ＭＢ内の選択メモリユニットｓ−ＭＵに含まれるメモリトランジスタＭＴｒ３を対象とする。読出動作においては、図８に示すように、メモリブロックＭＢ（１）内のソース線ＳＬ（１）〜ＳＬ（６）は全て同じ電圧に設定される。なお、読出動作は、ベリファイ動作を含むものとする。
【００６２】
図８に示すように、読出動作時、ビット線ＢＬは、電圧ＶＤＤを印加される。
【００６３】
読出動作時、選択メモリブロックｓ−ＭＢにおいて、ソース線ＳＬは、接地（ＧＮＤ）される。ワード線ＷＬ１、ＷＬ２、ＷＬ４〜ＷＬ８、バックゲート線ＢＧは読出電圧Ｖｒｅａｄを印加され、ワード線ＷＬ３は電圧ＶＣＧＲＶを印加される。読出電圧Ｖｒｅａｄは、メモリトランジスタＭＴｒが保持するデータによらず、メモリトランジスタＭＴｒを導通させることができる電圧である。電圧ＶＣＧＲＶは、メモリトランジスタＭＴｒが有し得る２つの閾値電圧分布の間の電圧である。
【００６４】
また、読出動作時、選択メモリブロックｓ−ＭＢにおいて、ソース側選択ゲート線ＳＧＳ（１）及びドレイン側選択ゲート線ＳＧＤ（１）は電圧Ｖｓｇを印加され、ソース側選択ゲート線ＳＧＳ（２）〜ＳＧＳ（１２）及びドレイン側選択ゲート線ＳＧＤ（２）〜ＳＧＤ（１２）は接地（ＧＮＤ）を印加される。これにより、選択メモリユニットｓ−ＭＵ内のソース側選択トランジスタＳＳＴｒ及びドレイン側選択トランジスタＳＤＴｒにみが導通状態となる。
【００６５】
上記の電圧制御により、メモリトランジスタＭＴｒ３の保持するデータに応じて、ビット線ＢＬからソース線ＳＬ（１）に電流が流れる。この電流を検知することにより、メモリトランジスタＭＴｒ３のデータが読み出される。
【００６６】
以上の読出動作において、第１の実施の形態は、図５に示したトランジスタＴｒ１、Ｔｒ２によりソース線ＳＬ（１）〜ＳＬ（６）を共通接続する。これにより、第１の実施の形態は、読出動作時、ソース線ＳＬの配線抵抗を低減させ、読出動作を正確に実行することができる。
【００６７】
［書込動作］
次に、図９を参照して第１の実施の形態に係る書込動作について説明する。図９に示す書込動作は、選択メモリブロックｓ−ＭＢ内の選択メモリユニットｓ−ＭＵに含まれるメモリトランジスタＭＴｒ３を対象とする。書込動作においては、図９に示すように、選択メモリブロックｓ−ＭＢ内のソース線ＳＬ（１）〜ＳＬ（６）は全て同じ電圧に設定される。
【００６８】
図９に示すように、書込動作時、ビット線ＢＬは、書き込むデータに応じて、接地（ＧＮＤ）、或いは電圧ＶＤＤを印加される。
【００６９】
書込動作時、選択メモリブロックｓ−ＭＢにおいて、ソース線ＳＬは、電圧ＶＳＬを印加される。ワード線ＷＬ１、ＷＬ２、ＷＬ４〜ＷＬ８、バックゲート線ＢＧはパス電圧Ｖｐａｓｓを印加され、ワード線ＷＬ３はプログラム電圧Ｖｐｇｍを印加される。パス電圧Ｖｐａｓｓは、メモリトランジスタＭＴｒが保持するデータによらず、メモリトランジスタＭＴｒを導通させることができる電圧である。プログラム電圧Ｖｐｇｍは、メモリトランジスタＭＴｒの電荷蓄積層に電荷を注入するための間の電圧である。
【００７０】
また、書込動作時、選択メモリブロックｓ−ＭＢにおいて、ソース側選択ゲート線ＳＧＳ（１）及びドレイン側選択ゲート線ＳＧＤ（１）は電圧Ｖｓｇを印加され、ソース側選択ゲート線ＳＧＳ（２）〜ＳＧＳ（１２）及びドレイン側選択ゲート線ＳＧＤ（１）〜ＳＧＳ（１２）は接地（ＧＮＤ）される。これにより、選択メモリユニットｓ−ＭＵ内のソース側選択トランジスタＳＳＴｒ及びドレイン側選択トランジスタＳＳＴｒが導通状態となる。
【００７１】
上記の電圧制御により、選択メモリユニットｓ−ＭＵ内のメモリトランジスタＭＴｒ３の電荷蓄積層に高電圧が印加され、これにより、その電荷蓄積層に電荷が注入される。すなわち、選択メモリユニットｓ−ＭＵ内のメモリトランジスタＭＴｒ３に対して書込動作が実行される。
【００７２】
以上の書込動作において、第１の実施の形態は、図５に示したトランジスタＴｒ１、Ｔｒ２によりソース線ＳＬ（１）〜ＳＬ（６）を共通接続する。これにより、第１の実施の形態は、書込動作時、ソース線ＳＬの配線抵抗を低減させることができる。
【００７３】
［消去動作］
次に、図１０を参照して第１の実施の形態に係る消去動作について説明する。図１０に示す消去動作は、選択メモリブロックｓ−ＭＢ内の選択メモリユニットｓ−ＭＵを対象とする。図１０に示す例では、選択メモリユニットｓ−ＭＵは、ソース線ＳＬ（１）に接続されている。図１０に示すように、消去動作時、選択メモリブロックｓ−ＭＢにおいて、ソース線ＳＬ（１）とソース線ＳＬ（２）〜ＳＬ（６）とは異なる電圧に設定される。
【００７４】
図１０に示すように、消去動作時、ビット線ＢＬは、電圧Ｖｍｉｄを印加される。
【００７５】
消去動作時、選択メモリブロックｓ−ＭＢにおいて、ソース線ＳＬ（１）は電圧Ｖｅｒａを印加され、ソース線ＳＬ（２）〜ＳＬ（６）は、電圧Ｖｍｉｄを印加される。ワード線ＷＬ１〜ＷＬ８、バックゲート線ＢＧは接地（ＧＮＤ）される。
【００７６】
また、消去動作時、選択メモリブロックｓ−ＭＢにおいて、ソース側選択ゲート線ＳＧＳ（１）、ＳＧＳ（２）は電圧Ｖｅｒａ−Δを印加され、ソース側選択ゲート線ＳＧＳ（２）〜ＳＧＳ（１２）及びドレイン側選択ゲート線ＳＧＤ（２）〜ＳＧＤ（１２）は電圧Ｖｍｉｄを印加される。
【００７７】
上記の電圧制御により、選択メモリユニットｓ−ＭＵに含まれるソース側選択トランジスタＳＳＴｒのゲート近傍においてＧＩＤＬ電流が生じる。その結果、選択メモリユニットｓ−ＭＵに含まれるメモリトランジスタＭＴｒ１〜ＭＴｒ８のボディの電圧は上昇し、それらの電荷蓄積層に高電圧がかかる。これにより、選択メモリユニットｓ−ＭＵに含まれるメモリトランジスタＭＴｒ１〜ＭＴｒ８に対して消去動作が実行される。
【００７８】
以上の消去動作において、第１の実施の形態は、図５に示したトランジスタＴｒ１、Ｔｒ２によりソース線ＳＬ（１）〜ＳＬ（６）を各々非接続とする。これにより、第１の実施の形態は、消去動作時、ソース線ＳＬ（１）〜ＳＬ（６）を各々独立に制御して、選択的にメモリトランジスタＭＴｒ１〜ＭＴｒ８を消去することができる。
【００７９】
［第２の実施の形態］
［ソース線ＳＬの接続関係］
次に、第２の実施の形態に係る不揮発性半導体記憶装置について説明する。第２の実施の形態に係る不揮発性半導体記憶装置は、第１の実施の形態と同様のメモリセルアレイＭＡを有する。第２の実施の形態は、図１１に示すようにソース線ＳＬ（１）〜ＳＬ（６）と制御回路ＣＣとの間の接続関係において第１の実施の形態と異なる。なお、第２の実施の形態において、第１の実施の形態と同様の構成については同一符号を付し、その説明を省略する。
【００８０】
第２の実施の形態は、図１１に示すように、トランジスタＴｒ２を有していない点において第１の実施の形態と異なる。すなわち、第２の実施の形態は、第２共通配線ＣＬ２（１）〜ＣＬ２（６）の一端側のみに、トランジスタＴｒ１（１）〜Ｔｒ１（５）を有する。第２の実施の形態は、第１の実施の形態と同様に、トランジスタＴｒ１により、書込み動作時及び読出動作時にソース線ＳＬ（１）〜ＳＬ（６）を共通接続して制御する一方、消去動作時にソース線ＳＬ（１）〜ＳＬ（６）を各々独立に制御する。これにより、第２の実施の形態は、第１の実施の形態と同様の効果を奏し得る。第２の実施の形態は、第１の実施の形態と比較して、トランジスタＴｒ２を削減できる。その結果、第１の実施の形態に比べて、回路面積を縮小できる。
【００８１】
［第３の実施の形態］
［ソース線ＳＬの接続関係］
次に、第３の実施の形態に係る不揮発性半導体記憶装置について説明する。第３の実施の形態に係る不揮発性半導体記憶装置は、第１の実施の形態と同様のメモリセルアレイＭＡを有する。第３の実施の形態は、図１２に示すようにソース線ＳＬ（１）〜ＳＬ（６）と制御回路ＣＣとの間の接続関係において第１の実施の形態と異なる。なお、第３の実施の形態において、第１の実施の形態と同様の構成については同一符号を付し、その説明を省略する。
【００８２】
第３の実施の形態は、第１共通配線層ＣＬ１（１）〜ＣＬ１（６）を共通接続することにより、ソース線ＳＬ（１）〜ＳＬ（６）を共通接続し、この点で第１及び第２の実施の形態と異なる。第３の実施の形態は、図１２に示すように、第１の実施の形態のトランジスタＴｒ１、Ｔｒ２の代わりにトランジスタＴｒ３（１）〜Ｔｒ３（５）を有する。以下において、全てのトランジスタＴｒ３（１）〜Ｔｒ３（５）を総称する場合には、トランジスタＴｒ３と記載する場合もある。
【００８３】
トランジスタＴｒ３は、ソース側選択トランジスタＳＳＴｒ（ドレイン側選択トランジスタＳＤＴｒ）よりも厚いゲート酸化膜を有し、高耐圧に設計されている。トランジスタＴｒ３は、第１共通配線ＣＬ１（１）〜ＣＬ１（６）の一端側に設けられている。
【００８４】
トランジスタＴｒ３（１）は、第１共通配線ＣＬ１（１）と第１共通配線ＣＬ１（２）との間に設けられている。トランジスタＴｒ３（２）は、第１共通配線ＣＬ１（２）と第１共通配線ＣＬ１（３）との間に設けられている。トランジスタＴｒ３（３）は、第１共通配線ＣＬ１（３）と第１共通配線ＣＬ１（４）との間に設けられている。トランジスタＴｒ３（４）は、第１共通配線ＣＬ１（４）と第１共通配線ＣＬ１（５）との間に設けられている。トランジスタＴｒ３（５）は、第１共通配線ＣＬ１（５）と第１共通配線ＣＬ１（６）との間に設けられている。
【００８５】
また、トランジスタＴｒ３のゲートは、ゲート線ＧＬを介してゲート制御回路ＧＣから共通に信号ＳＬ＿ＭＥＲＧＥを供給され、その信号に応じて書込動作時及び読出動作時に導通状態となり、消去動作時に非導通状態となる。したがって、第３の実施の形態は、書込み動作時及び読出動作時にソース線ＳＬ（１）〜ＳＬ（６）を共通接続して制御する一方、消去動作時にソース線ＳＬ（１）〜ＳＬ（６）を各々独立に制御できる。これにより、第３の実施の形態は、第１の実施の形態と同様の効果を奏する。
【００８６】
次に、図１３を参照して、上述したトランジスタＴｒ３を実現する積層構造について説明する。図１３は、図１２のＡ−Ａ’断面図である。
【００８７】
図１３に示すように、トランジスタＴｒ３（１）は、基板２０の表面にソース／ドレインを有する。トランジスタＴｒ３（１）は、拡散層９１ａ’、９１ｂ’、ゲート絶縁層９２’、及びゲート電極層９３’により構成される。
【００８８】
拡散層９１ａ’、９１ｂ’は、トランジスタＴｒ３（１）のソース、ドレインとして機能する。拡散層９１ａ’、９１ｂ’は、基板２０の表面に所定ピッチをもって形成される。ゲート絶縁層９２’は、拡散層９１ａ’と拡散層９１ｂの間の基板２０の表面に所定の厚みをもって形成される。ゲート電極層９３’は、トランジスタＴｒ３（１）のゲートとして機能する。ゲート電極層９３’は、ゲート絶縁層９２’の上面に形成される。
【００８９】
拡散層９１ａ’、９１ｂ’は、各々、プラグ層８５ａ’８５ｂ’、電極層８６ａ’、８６ｂ’、プラグ層８７ａ’８７ｂ’を介して第１共通配線層８１ａ、８１ｂ（第１共通配線ＣＬ１（１）、ＣＬ１（２））に接続される。ゲート電極層９３’は、プラグ層８５ｃ’、電極層８６ｃ’、プラグ層８７ｃ’、電極層８８ｃ’、プラグ層８９ｃ’を介してゲート導電層８３（ゲート線ＧＬ）に接続される。電極層８６ａ’〜８６ｃ’は、ソース線層６１と同層に位置する。電極層８８ｃ’は、第１共通配線層８１ａ、８１ｂと同層に形成される。
【００９０】
上記第１共通配線層８１ａ、８１ｂは、ソース線層６１よりも大きいピッチをもって配置される。よって、第１共通配線層８１ａ、８１ｂを互いに接続するトランジスタＴｒ３（１）は、ソース線層６１を互いに接続するトランジスタよりも容易に基板２０上に形成することができる。
【００９１】
［第４の実施の形態］
［ソース線ＳＬの接続関係］
次に、第４の実施の形態に係る不揮発性半導体記憶装置について説明する。第４の実施の形態に係る不揮発性半導体記憶装置は、第１の実施の形態と同様のメモリセルアレイＭＡを有する。第４の実施の形態は、図１４に示すようにソース線ＳＬ（１）〜ＳＬ（６）と制御回路ＣＣとの間の接続関係において第１の実施の形態と異なる。なお、第４の実施の形態において、第１の実施の形態と同様の構成については同一符号を付し、その説明を省略する。
【００９２】
第４の実施の形態は、ソース線ＳＬ（１）〜ＳＬ（６）自体を共通接続し、この点で第１及び第２の実施の形態と異なる。第４の実施の形態は、図１４に示すように、第１の実施の形態のトランジスタＴｒ１、Ｔｒ２の代わりにトランジスタＴｒ４（１）〜Ｔｒ４（５）を有する。以下において、全てのトランジスタＴｒ４（１）〜Ｔｒ４（５）を総称する場合には、トランジスタＴｒ４と記載する場合もある。
【００９３】
トランジスタＴｒ４は、ソース側選択トランジスタＳＳＴｒ（ドレイン側選択トランジスタＳＤＴｒ）よりも厚いゲート酸化膜を有し、高耐圧に設計されている。トランジスタＴｒ４は、メモリセルアレイＭＡが設けられた領域に形成される。
【００９４】
トランジスタＴｒ４（１）は、ソース線ＳＬ（１）とソース線ＳＬ（２）との間に設けられている。トランジスタＴｒ４（２）は、ソース線ＳＬ（２）とソース線ＳＬ（３）との間に設けられている。トランジスタＴｒ４（３）は、ソース線ＳＬ（３）とソース線ＳＬ（４）との間に設けられている。トランジスタＴｒ４（４）は、ソース線ＳＬ（４）とソース線ＳＬ（５）との間に設けられている。トランジスタＴｒ４（５）は、ソース線ＳＬ（５）とソース線ＳＬ（６）との間に設けられている。
【００９５】
また、トランジスタＴｒ４のゲートは、ゲート線ＧＬを介してゲート制御回路ＧＣから共通に信号ＳＬ＿ＭＥＲＧＥを供給され、その信号に応じて書込動作時及び読出動作時に導通状態となり、消去動作時に非導通状態となる。したがって、第４の実施の形態は、書込み動作時及び読出動作時にソース線ＳＬ（１）〜ＳＬ（６）を共通接続して制御する一方、消去動作時にソース線ＳＬ（１）〜ＳＬ（６）を各々独立に制御できる。これにより、第４の実施の形態は、第１の実施の形態と同様の効果を奏する。
【００９６】
次に、図１５を参照して、上述したトランジスタＴｒ４を実現する積層構造について説明する。図１５は、図１４のＡ−Ａ’断面図である。
【００９７】
図１５に示すように、トランジスタＴｒ４は、基板２０のソース／ドレインを有する。トランジスタＴｒ４は、拡散層９１”、ゲート絶縁層９２”、及びゲート電極層９３”により構成される。
【００９８】
拡散層９１”は、トランジスタＴｒ４のソース、ドレインとして機能する。拡散層９１”は、隣接するトランジスタＴｒ４により共有されている。拡散層９１”は、基板２０の表面に所定ピッチをもって形成される。ゲート絶縁層９２”は、拡散層９１”の間の基板２０の表面に所定の厚みをもって形成される。ゲート電極層９３”は、トランジスタＴｒ４のゲートとして機能する。ゲート電極層９３”は、ゲート絶縁層９２”の上面に形成される。
【００９９】
拡散層９１”は、プラグ層８５”、電極層８６”、プラグ層８７”、電極層８８”、プラグ層８９”を介してゲート導電層８３（ゲート線ＧＬ）に接続される。電極層８６”は、ソース線層６１と同層に位置する。電極層８８”は、第１共通配線層８１ａ、８１ｂと同層に位置する。
【０１００】
［第５の実施の形態］
［ソース線ＳＬの接続関係］
次に、第５の実施の形態に係る不揮発性半導体記憶装置について説明する。第５の実施の形態に係る不揮発性半導体記憶装置は、第１の実施の形態と同様のメモリセルアレイＭＡを有する。第５の実施の形態は、図１６に示すようにソース線ＳＬ（１）〜ＳＬ（６）と制御回路ＣＣとの間の接続関係において第１の実施の形態と異なる。なお、第５の実施の形態において、第１の実施の形態と同様の構成については同一符号を付し、その説明を省略する。
【０１０１】
第５の実施の形態は、第２共通配線ＣＬ２（１）〜ＣＬ２（６）を互いに接続することにより、ソース線ＳＬ（１）〜ＳＬ（６）を接続し、この点において第２の実施の形態と共通する。
【０１０２】
一方、上記図１０に示したようにソース線ＳＬ（１）のみに接続された選択メモリユニットｓ−ＭＵに対して選択的に消去動作を実行する場合、第５の実施の形態は、ソース線ＳＬ（２）〜ＳＬ（６）のみを互いに共通接続し、ソース線ＳＬ（１）をソース線ＳＬ（２）〜ＳＬ（６）と非接続とする。すなわち、第５の実施の形態は、消去動作時、選択したソース線ＳＬ（１）以外の非選択のソース線ＳＬ（２）〜ＳＬ（６）のみを共通接続する。この点で第５の実施の形態は、第２の実施の形態と異なる。これにより、第５の実施の形態は、消去動作時においても、ソース線ＳＬ（２）〜ＳＬ（６）の配線抵抗を削減することができる。すなわち、第５の実施の形態は、消去動作時、第２の実施の形態よりもソース線ＳＬの配線抵抗を削減することができる。
【０１０３】
上記のような制御を可能とするため、第５の実施の形態は、第１の実施の形態のトランジスタＴｒ１（１）〜Ｔｒ１（５）に加えて、第２共通配線ＣＬ２（６）と第２共通配線ＣＬ２（１）との間に設けられたトランジスタＴｒ１（６）を有する。さらに、第５の実施の形態において、トランジスタＴｒ１（１）〜Ｔｒ１（６）のゲートは、各々異なるゲート線ＧＬａ（１）〜ＧＬａ（６）を介して、ゲート制御回路ＧＣ（１）〜ＧＣ（６）に接続される。ゲート制御回路ＧＣ（１）〜ＧＣ（６）は、各々、異なる信号ＳＬ＿ＭＥＲＧＥ（１）〜ＳＬ＿ＭＥＲＧＥ（６）をトランジスタＴｒ１（１）〜Ｔｒ１（６）のゲートに供給する。これにより、トランジスタＴｒ１（１）〜Ｔｒ１（６）は各々独立に制御され得る。
【０１０４】
信号ＳＬ＿ＭＥＲＧＥ（１）〜ＳＬ＿ＭＥＲＧＥ（６）は、各々、ドライバＤＲ（１）〜ＤＲ（６）を駆動し且つ消去動作を実行される場合であって、さらにソース線ＳＬ（１）〜ＳＬ（６）が選択された際に、“Ｌ”とされ、それ以外は“Ｈ”とされる。したがって、トランジスタＴｒ１（１）〜Ｔｒ１（６）は、消去動作時であって、各々ソース線ＳＬ（１）〜ＳＬ（６）が選択された場合に非導通状態となり、それ以外においては導通状態となる。すなわち、消去動作時、選択されたソース線ＳＬに接続されたトランジスタトランジスタＴｒ１（１）〜Ｔｒ１（６）のみが非導通状態とされ、非選択とされたソース線ＳＬに接続されたトランジスタＴｒ１（１）〜Ｔｒ１（６）は導通状態となる。
【０１０５】
次に、図１７を参照して、ゲート制御回路ＧＣ（１）の構成について説明する。ゲート制御回路ＧＣ（１）は、図１７に示すように、ＮＯＲ回路７１ａ、インバータ７２ａ、ＮＡＮＤ回路７３ａ、レベルシフタ７４ａを有する。
【０１０６】
ＮＯＲ回路７１ａは、一端の入力端子から信号ＳＬ（１）＿ＳＥＬを供給され、他方の入力端子から信号ＳＬ（２）＿ＳＥＬを供給される。ＮＯＲ回路７１ａは、供給された信号に基づく出力信号をインバータ７２ａを介してＮＡＤＮ回路７３ａの第１の入力端子に供給する。信号ＳＬ（１）＿ＳＥＬ、ＳＬ（２）＿ＳＥＬは、各々、ソース線ＳＬ（１）、ＳＬ（２）を選択する場合に“Ｈ”となり、それ以外は“Ｌ”となる。
【０１０７】
ＮＡＮＤ回路７３ａは、第２の入力端子から信号ＳＬ＿ＤＲＶ＿ＯＮを供給され、第３の入力端子から信号ＳＬ＿ＥＲＡＳＥ＿ＭＯＤＥを供給される。ＮＡＮＤ回路７３ａは、供給された信号に基づきレベルシフタ７４ａを介して、出力信号ＳＬ−ＭＥＲＧＥ（１）を出力する。なお、ＮＯＲ回路７１ａ、インバータ７２ａ、ＮＡＮＤ回路７３ａ、レベルシフタ７４ａを構成するトランジスタは、トランジスタＴｒ１よりも低耐圧をもつように設計してもよい。
【０１０８】
ゲート制御回路ＧＣ（２）〜ＧＣ（６）は、図１７に示したゲート制御回路ＧＣ（１）と略同様の構成を有するため、その説明を省略する。ただし、図１６に示すように、ゲート制御回路ＧＣ（２）〜ＧＣ（６）は、信号ＳＬ（２）＿ＳＥＬ〜信号ＳＬ（６）＿ＳＥＬを供給され、これら信号に基づき、信号ＳＬ＿ＭＥＲＧＥ（１）〜（６）を出力する。信号ＳＬ（３）＿ＳＥＬ、〜ＳＬ（６）＿ＳＥＬは、各々、ソース線ＳＬ（３）〜ＳＬ（６）を選択する場合に“Ｈ”となり、それ以外は“Ｌ”となる。
【０１０９】
以上のような構成により、第５の実施の形態は、消去動作時、選択したソース線ＳＬ以外の非選択のソース線ＳＬを共通接続することができる。すなわち、第５の実施の形態は、消去動作時、第２の実施の形態よりもソース線ＳＬの配線抵抗を削減することができる。
【０１１０】
［その他の実施の形態］
本発明のいくつかの実施の形態を説明したが、これらの実施の形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施の形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施の形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【０１１１】
例えば、第５の実施の形態の構成は、第１〜第４の実施の形態に適用可能である。例えば、上記の実施の形態において、メモリストリングＭＳのボディとして機能するメモリ半導体層４４は、ロウ方向からみてＵ字状に形成される。しかしながら、メモリ半導体層４４は、図１８に示すように、ロウ方向からみてＩ字状に形成されたものであってもよい。
【符号の説明】
【０１１２】
ＭＡ…メモリセルアレイ、 ＣＣ…制御回路、 ＭＢ…メモリブロック、 ＭＵ…メモリユニット、 ＭＳ…メモリストリング、 ＭＴｒ１〜ＭＴｒ８…メモリトランジスタ、 ＳＳＴｒ…ソース側選択トランジスタ、 ＳＤＴｒ…ドレイン側選択トランジスタ、 ＢＴｒ…バックゲートトランジスタ。
【特許請求の範囲】
【請求項１】
積層された複数のメモリトランジスタを含む複数のメモリストリングと、
複数の前記メモリストリングを含む複数のメモリブロックと、
複数の前記メモリストリングそれぞれに接続された複数のソース線と、
複数の前記ソース線に供給する信号を制御する制御回路とを備え、
複数の前記メモリストリングは、各々、
基板に対して垂直方向に延びる柱状部を含み、前記メモリトランジスタのボディとして機能する半導体層と、
前記柱状部の側面を取り囲む電荷蓄積層と、
前記電荷蓄積層の側面を取り囲み、且つ、前記メモリトランジスタのゲートとして機能する導電層とを備え、
前記制御回路は、前記メモリトランジスタに対する動作の種類に基づいて、複数の前記ソース線を電気的に共通接続するか否かを切り替える
ことを特徴とする不揮発性半導体記憶装置。
【請求項２】
複数の前記ソース線を複数の前記メモリブロック間で共通接続する複数の共通配線を備え、
前記制御回路は、複数の前記共通配線の間、及び複数の前記ソース線の間の少なくともいずれかに設けられた複数のトランジスタとを備え、
複数の前記トランジスタは、前記メモリトランジスタに対する動作の種類に応じて選択的に導通状態とされる
ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
前記メモリトランジスタに対する読出動作時及び書込動作時に、前記トランジスタは導通状態とされ、
前記メモリトランジスタに対する消去動作時に、前記トランジスタは非導通状態とされる
ことを特徴とする請求項１又は請求項２記載の不揮発性半導体記憶装置。
【請求項４】
前記メモリトランジスタに対する読出動作時及び書込動作時に、前記トランジスタは導通状態とされ、
前記メモリトランジスタに対する消去動作時に、選択した前記トランジスタのみが非導通状態とされ、その他の非選択とされた前記トランジスタは導通状態とされる
ことを特徴とする請求項１又は請求項２項記載の不揮発性半導体記憶装置。
【請求項５】
前記制御回路は、複数の前記共通配線を介して複数の前記ソース線に電圧を供給するドライバを備え、
前記共通配線は、
複数の前記ソース線を複数の前記メモリブロック間で共通接続する複数の第１共通配線と、
各々の前記第１共通配線と各々の前記ドライバを接続する複数の第２共通配線とを備え、
前記ソース線は、前記半導体層の上層に設けられ且つ前記基板と平行な第１方向に延び、
前記第１共通配線は、前記ソース線の上層に設けられ且つ前記基板に平行な第２方向に延び、
前記第２共通配線は、前記第１配線の上層に設けられ且つ前記第１方向に延びる
ことを特徴とする請求項１乃至請求項４のいずれか１項記載の不揮発性半導体記憶装置。
【請求項１】
積層された複数のメモリトランジスタを含む複数のメモリストリングと、
複数の前記メモリストリングを含む複数のメモリブロックと、
複数の前記メモリストリングそれぞれに接続された複数のソース線と、
複数の前記ソース線に供給する信号を制御する制御回路とを備え、
複数の前記メモリストリングは、各々、
基板に対して垂直方向に延びる柱状部を含み、前記メモリトランジスタのボディとして機能する半導体層と、
前記柱状部の側面を取り囲む電荷蓄積層と、
前記電荷蓄積層の側面を取り囲み、且つ、前記メモリトランジスタのゲートとして機能する導電層とを備え、
前記制御回路は、前記メモリトランジスタに対する動作の種類に基づいて、複数の前記ソース線を電気的に共通接続するか否かを切り替える
ことを特徴とする不揮発性半導体記憶装置。
【請求項２】
複数の前記ソース線を複数の前記メモリブロック間で共通接続する複数の共通配線を備え、
前記制御回路は、複数の前記共通配線の間、及び複数の前記ソース線の間の少なくともいずれかに設けられた複数のトランジスタとを備え、
複数の前記トランジスタは、前記メモリトランジスタに対する動作の種類に応じて選択的に導通状態とされる
ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
前記メモリトランジスタに対する読出動作時及び書込動作時に、前記トランジスタは導通状態とされ、
前記メモリトランジスタに対する消去動作時に、前記トランジスタは非導通状態とされる
ことを特徴とする請求項１又は請求項２記載の不揮発性半導体記憶装置。
【請求項４】
前記メモリトランジスタに対する読出動作時及び書込動作時に、前記トランジスタは導通状態とされ、
前記メモリトランジスタに対する消去動作時に、選択した前記トランジスタのみが非導通状態とされ、その他の非選択とされた前記トランジスタは導通状態とされる
ことを特徴とする請求項１又は請求項２項記載の不揮発性半導体記憶装置。
【請求項５】
前記制御回路は、複数の前記共通配線を介して複数の前記ソース線に電圧を供給するドライバを備え、
前記共通配線は、
複数の前記ソース線を複数の前記メモリブロック間で共通接続する複数の第１共通配線と、
各々の前記第１共通配線と各々の前記ドライバを接続する複数の第２共通配線とを備え、
前記ソース線は、前記半導体層の上層に設けられ且つ前記基板と平行な第１方向に延び、
前記第１共通配線は、前記ソース線の上層に設けられ且つ前記基板に平行な第２方向に延び、
前記第２共通配線は、前記第１配線の上層に設けられ且つ前記第１方向に延びる
ことを特徴とする請求項１乃至請求項４のいずれか１項記載の不揮発性半導体記憶装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【公開番号】特開２０１３−４１２８（Ｐ２０１３−４１２８Ａ）
【公開日】平成２５年１月７日（２０１３．１．７）
【国際特許分類】
【出願番号】特願２０１１−１３２４２８（Ｐ２０１１−１３２４２８）
【出願日】平成２３年６月１４日（２０１１．６．１４）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２５年１月７日（２０１３．１．７）
【国際特許分類】
【出願日】平成２３年６月１４日（２０１１．６．１４）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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