【課題】データ読み出しの処理時間を短縮する共にデータの信頼性を向上させた不揮発性半導体記憶装置を提供する。
【解決手段】実施形態に係る不揮発性半導体記憶装置は、複数のＮＡＮＤストリングを有するメモリセルアレイと、複数のメモリセルのうちデータ読み出し対象となる着目メモリセルからデータを読み出す読み出しシーケンスにおいて、複数のワード線のうち着目メモリセルに接続された選択ワード線に隣接する隣接ワード線に一定の読み出しパス電圧を供給し、その間に、ビット線に現れる着目メモリセルの状況に応じた複数の電気的物理量を検知する主読み出し動作を実行する読み出し回路とを備える。 （もっと読む）

【課題】ピーク電流を低減する。
【解決手段】不揮発性半導体記憶装置１０は、不揮発性メモリ１１と、電圧発生回路２４と、検知回路２５とを含む。電圧発生回路２４は、チャージポンプ３０と、チャージポンプ３０を動作させるクロックを生成するオシレータ３２とを有し、かつ不揮発性メモリ１１に電圧を供給する。検知回路２５は、外部からの電源電圧を監視し、電源電圧が特定のレベルより低くなったことを検知する。電圧発生回路２４は、電源電圧が特定のレベルより低くなった場合に、クロックの周波数を低くする。 （もっと読む）

【課題】消去閾値電圧分布圧縮時間を減少し、総合消去処理時間を改善するためのシステムおよび方法を提供する。
【解決手段】不揮発性メモリのメモリブロックを消去する方法が、消去パルスのパルス幅(PW)を初期幅に設定するステップ、メモリブロックが消去メトリックを満たすまで、または最大数の消去パルスが印加されるまで、メモリブロックに消去パルスを繰り返し印加するステップ(517)、消去パルスのパルス電圧の大きさを初期パルス電圧レベルから最大パルス電圧レベル(PMAX)に徐々に調整するステップ(519)、パルス電圧の大きさが初期パルス電圧レベルと最大パルス電圧レベルとの間の中間電圧レベルに達したとき、消去パルスの幅を初期幅より狭くなるように減少するステップ(525)を含む。狭いパルスはより高い電圧レベルで印加されて、メモリブロックの過剰消去の量が減少される。 （もっと読む）

【課題】データバイトをＮＯＲフラッシュメモリに書き込む方法を提供する。
【解決手段】
本発明が提供するデータバイトをＮＯＲフラッシュメモリに書き込む方法は、ソフトウェアスイッチを設け、消去停止/再開装置の動作を制御することに用い、組み込んだ書き込みデータバイトの大きさの閾値により、該書き込み前の消去プロセスを停止するかを判断することに用い、ジャーナリングファイルシステムデータを読み取るステップを優先的に行うことを許可し、又は、データバイトを書き込むプロセスの完了を待って、ジャーナリングファイルシステムデータの読み取りを再開する。 （もっと読む）

【課題】フラッシュ及びＳＲＡＭのアクセス時間を改善し、ＡＳＩＣを使用する移動電話機のパワー消費を低減する。
【解決手段】改善されたアクセス時間を備えるフラッシュ及びＳＲＡＭメモリを特定用途集積回路（ＡＳＩＣ）の中に埋込む。フラッシュメモリシステムは、個々のフラッシュマクロの組及びフラッシュマクロにアクセスするためのフラッシュメモリコントローラ１３２を備えるように構成されたフラッシュメモリ列１３０を含む。フラッシュメモリコントローラは、フラッシュマクロの一つへ、同時にフラッシュマクロの他の一つから読出している間に、書込むための読出し間書込みユニット１４４，１４６を含む。フラッシュメモリコントローラは、また、プログラム可能な待機状態レジスタ１３８及びフラッシュメモリ列の異なる部分のための別々のパスワードを提供するパスワードレジスタ１４０を含む。 （もっと読む）

【課題】データリテンションの特性を向上しつつ消去動作や書き込み動作に要する時間を短縮する。
【解決手段】
不揮発性半導体記憶装置は、第１書き込み領域と第２書き込み領域を有し、複数のメモリセルを含むメモリセルアレイを備える。制御回路は、複数のメモリセルに対して印加する電圧を制御する。制御回路は、複数のメモリセルに対し消去動作を実行する場合に、第２書き込み領域のメモリセルに隣接する第１書き込み領域のメモリセルを除いた第１書き込み領域のメモリセルに第１閾値電圧を与える一方、第２書き込み領域のメモリセル及び第２書き込み領域のメモリセルに隣接する第１書き込み領域のメモリセルに第１閾値電圧より電圧値が大きい消去状態を示す正の第２閾値電圧を与えるよう制御する。 （もっと読む）

【課題】データ保持特性を向上することが可能な不揮発性半導体記憶装置を提供する。
【解決手段】不揮発性半導体記憶装置は、複数のメモリセルをそれぞれ含む複数のブロックを有し、前記複数のブロックのうちの通常ブロックに、通常のデータが記憶され、前記複数のブロックのうちのタイムコードブロックに、前記通常ブロック毎に設定され且つ前記通常ブロックの最後の書き込み動作を実行した時間に対応する時間データを含むタイムコードが記憶されたメモリセルアレイを備える。前記不揮発性半導体記憶装置は、前記タイムコードブロックから前記タイムコードを読み出し、現在の時間を取得し、読み出された前記タイムコードの時間データの時間と前記現在の時間との時間差が規定値よりも大きくなる選定された前記通常ブロックに対して、データを読み出し、消去し、且つ、読み出されたデータを書き込み、前記現在の時間の時間データに対応する新たなタイムコードを、選定された前記通常ブロックに対応させて、前記タイムコードブロックに書き込む。 （もっと読む）

【課題】
不揮発性メモリブロックをソフトプログラムする方法を提供する。
【解決手段】
方法は、ビットを消去し、消去によって過消去されたビットを識別するステップを含む。過消去された第１サブセットのビットがソフトプログラムされる。この第１サブセットのビットのソフトプログラムの結果が測定される。この第１サブセットのビットのソフトプログラムの結果に基づいて複数の可能電圧条件から初期電圧条件を選択する。第２サブセットのビットのソフトプログラムの結果が測定される。ソフトプログラムが初期電圧条件を第２サブセットのビットに適用する。第２サブセットは、選択するステップの時に依然として過消去されているビットを含む。この結果、全てのビットを所望消去条件内に移行するのに必要なソフトプログラムを速やかに達成するように、第２サブセットにおけるソフトプログラムはより最良な点で始め得る。 （もっと読む）

【課題】２以上のシーケンシャルなプログラミングパス時にメモリセルのプログラミングが行われるプログラミング方式において、メモリセルのうちの少なくともいくつかのメモリセルを第２のパス中にプログラムするのに不十分なホストデータしか存在しないとき、誤ったプログラミングが生じない方式を提供する。
【解決手段】プログラミング方式を変更することによって、誤ったプログラミングの防止が可能となる。第２のプログラミングパス中、誤ったしきい値電圧に合わせたプログラミングをこのメモリセルに行わせないようにするコード構成を選択することにより、エラーを含む状態に合わせたプログラミングをこのセルに行わせないようにする代替データに基づいてこのメモリセルのプログラミングを行う。 （もっと読む）

ゲート電極が共通ストレージノードに接続される複数の全ＮＭＯＳ−４トランジスタＮＶＭセルを含むＮＶＭセルアレイプログラム方法。第１ＮＭＯＳプログラム、第２ＮＭＯＳ読出、第３ＮＭＯＳ消去、第４ＮＭＯＳ制御トランジスタのドレイン、バルク領域、ソース、ゲート電極が正基準電圧にし、プログラム用に選択されるセル毎に、読出トランジスタのソース、ドレイン、バルク領域電極に禁止電圧を印加し、プログラムトランジスタのソース、ドレイン電極を正基準電圧に、バルク領域電極を正基準電圧又は禁止電圧に維持する。選択されないセル毎に、読出及びプログラムトランジスタのソース、ドレイン、バルク領域電極を禁止電圧にし、プログラムするセルに、プログラム時間中、制御トランジスタのソース、ドレイン、バルク領域電極を正基準電圧から所定の負制御電圧に、消去トランジスタのソース、ドレイン、バルク領域電極を正電源電圧から所定の負消去電圧に傾斜減少させる。プログラムするセル毎に、この時間の終わりに、制御トランジスタのソース、ドレイン、バルク領域電極を所定の負制御電圧から電源電圧に、消去トランジスタのソース、ドレイン、バルク領域電極を所定の負消去電圧から正基準電圧に傾斜増加させる。ＮＶＭセル毎に、プログラム、消去、制御トランジスタのソース、ドレイン、バルク領域電極を正基準電圧に戻し、読出トランジスタのソース、ドレイン、バルク領域電極を禁止電圧にする。

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【課題】ベリファイ時間の増大を抑えることが可能な半導体記憶装置を提供する。
【解決手段】第１のデータ記憶回路が第１論理レベルである場合で、第２のデータ記憶回路が前記第１論理レベルの場合、メモリセルの閾値電圧を上げる第１動作を行い、前記第２のデータ記憶回路が第２論理レベルの場合、前記第１動作より前記メモリセルの閾閾値電圧の変動が少ない第２動作を行い、前記第１のデータ記憶回路が第２論理レベルである場合、ベリファイ動作において、前記メモリセルのゲートに第１の電圧を加え、前記メモリセルの一端の電圧が第１の検知レベル以上の場合、前記第２のデータ記憶回路の論理レベルを第２論理レベルに変更し、前記メモリセルの一端の電圧が第２の検知レベル以上の場合、前記第１のデータ記憶回路の論理レベルを第２論理レベルに変更する制御回路とを具備し、前記第１の検知レベルは、ページ、又はブロック毎に異なる値を有する。 （もっと読む）

【課題】不揮発性メモリシステムを、プログラム妨害を低減又は防止するようにプログラムする。
【解決手段】１つの不揮発性メモリシステムに、複数のプログラム禁止スキームを採用している。プログラム禁止スキームは、プログラミング中のワードラインに基づいて選択される。特定のプログラム禁止スキームは、選択ワードラインにおいてプログラム妨害を好適に最小化又は排除する。プログラミング動作の前と最中に、メモリシステムの温度を検出する。プログラム禁止スキームは、システムの温度に基づいて選択できる。 （もっと読む）

【課題】 不揮発性半導体装置で過書き込みされたメモリセルに対し修正された再書き込み条件を決定する。
【解決手段】 各メモリセルトランジスタに第1の書き込み条件による書き込み動作を行い、第1のしきい値検証電圧および第１より大きい第2のしきい値検証電圧より大きいしきい値を有するメモリセルトランジスタを判別し、第１のしきい値検証電圧より大きいしきい値のメモリセルトランジスタのデータを消去し、第1のしきい値検証電圧より大きくかつ第2のしきい値検証電圧より小さいしきい値のメモリセルトランジスタに対して、第1条件より初期電圧が低い第2の書き込み条件によって書き込み動作を行い、第2のしきい値検証電圧より大きいしきい値のメモリセルトランジスタに対して、前記第2の条件より初期電圧が低い第3の書き込み条件によって書き込み動作を行う。 （もっと読む）

【課題】データ消去するワード線に隣接するワード線のメモリセルへの影響を防止しかつ短時間で少なくとも１本のワード線のメモリセルのデータを同時に消去することができるＮＡＮＤ型フラッシュメモリの消去方法を提供する。
【解決手段】消去対象ワード線である１本又は互いに隣接する複数本のワード線に接続された各メモリセルのデータを消去するための電圧を消去対象ワード線に印加するときに、消去対象ワード線に隣接するワード線に接続された各メモリセルが、完全な消去状態のしきい値電圧分布よりも高く、かつ、完全な消去状態のしきい値電圧分布よりも高い所定の書き込みデータのしきい値電圧分布の最大しきい値電圧よりも低い最大しきい値電圧を有する半消去状態のしきい値電圧分布を有するように、隣接するワード線に所定の半消去電圧を印加する。 （もっと読む）

本明細書では、高いプログラム／消去サイクル耐性を実現するメモリアレイをプログラムする技術を開示する。一部の態様では、選択されたワード線（ＷＬ）のみが、プログラムされていない状態にある他のＷＬとともにプログラムされる。例として、偶数ワード線のみが、プログラムされていない状態にある奇数ＷＬとともにプログラムされる。偶数ワード線のすべてがプログラムされた後でデータブロックが新しいデータでプログラムされる必要があるときに、ブロックは消去される。その後、奇数ワード線のみがプログラムされる。データは、消去に先立って、メモリセル当たり複数ビットを保存するブロックに転送されてもよい。一態様では、データは、一部のメモリセルがプログラムされ、その他のメモリセルはプログラムされないチェッカーボードパターンでプログラムされる。その後、データを消去した後に、チェッカーボードパターンの以前にプログラムされていない部分が、プログラムされていない残りのセルとともにプログラムされる。
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【課題】書き換え耐久性の高いチャージトラップ型メモリ装置を提供する。
【解決手段】シリコン基板上に、トンネル酸化膜、チャージトラップ膜、ブロッキング絶縁膜、ゲート電極が順次積層形成されており、前記ゲート電極に一方の極の電圧を印加することにより、前記シリコン基板より供給された電荷を、前記チャージトラップ膜にトラップし、情報の書き込みを行い、前記ゲート電極に他方の極の電圧を印加することにより、前記チャージトラップ膜にトラップされている電荷を引抜き、情報の消去を行うチャージトラップ型メモリ装置であって、前記トンネル酸化膜の膜厚は、３ｎｍ以下であることを特徴とするチャージトラップ型メモリ装置を提供することにより上記課題を解決する。 （もっと読む）

【課題】消去時間の短縮を行なうとともにデータアクセスを効率的に実行することのできる不揮発性メモリ機能を有する半導体装置を提供する。
【解決手段】コマンドレジスタ／制御回路（２４）の制御のもとに、メモリセル境界領域に配置される埋込消去ゲート配線（４）に対して消去電圧を印加し、フローティングゲート（ＦＧ）と埋込消去ゲートＥＧの間で電荷を移動させて消去動作を行なうとき、消去電圧印加中にメモリゲート線（ＭＧＬ）およびアシストゲート線（ＡＧＬ）に読出選択電圧を印加してデータの読出を実行する。 （もっと読む）

不揮発性記憶素子の消去シーケンスは、ソフトプログラミング動作（９３０）が後に続く消去動作（９１０）を有する。消去動作は、消去レベルが満たされる（９２４）まで、例えば基板を介して、１つ又は複数の消去パルスを記憶素子に印加する（９２０）。消去パルスの数は、記憶素子が経験したプログラミング−消去サイクルの数の指標として、追跡調査され、記録される（９２６）。ソフトプログラミング動作（９３０）は、ソフトプログラミング検証レベルが満たされる（９５０）まで、ソフトプログラミングパルス（９４４）を記憶素子に印加する。消去パルスの数に基づいて、ソフトプログラミング動作時間は、消去パルス数の関数である特定数の初期ソフトプログラミングパルスに対する検証動作をスキップする（９４６）ことによって短縮される。また、開始振幅、ステップサイズ、又はパルス期間等のソフトプログラミング動作の特徴も最適化できる。
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【課題】メモリセルの閾値電圧の散布を改善し、メモリセルの耐久性を増加させることができるメモリ装置を提供する。
【解決手段】本発明のメモリ装置は、メモリセルアレイ、制御部、及びプログラミング部を備える。メモリセルアレイは、第１メモリセル及び第２メモリセルを有する。制御部は、第１メモリセルが消去された回数、第１メモリセルが消去された後に経過した時間、第２メモリセルが消去された回数、及び第２メモリセルが消去された後に経過した時間に基づいて第１メモリセル及び第２メモリセルのうちのいずれか１つを選択する。プログラミング部は、選択されたメモリセルにデータをプログラムする。 （もっと読む）

【課題】不揮発性半導体記憶装置において、消去電圧印加ステップを繰り返し実行する際のビット線への印加電圧のばらつきを抑制し、消去後のＶｔばらつきを低減する。
【解決手段】メモリアレイは、アレイ状に配置されたメモリセル１０１と、複数のワード線１０２と、複数のビット線１０３とを有しており、ビット線方向において、データ記憶のために用いる使用領域と、使用領域同士を分離するための分離領域とに区分けされている。使用領域１０５の消去動作において、ビット線に消去電圧を印加する消去電圧印加ステップを、ビット線を切り替えながら複数回実行する。そして、使用領域１０５に隣り合う分離領域１０６に係るビット線の少なくとも一部は、消去電圧を印加可能に構成されている。 （もっと読む）