不揮発性メモリのプログラミング禁止スキームの選択的な使用
【課題】不揮発性メモリシステムを、プログラム妨害を低減又は防止するようにプログラムする。
【解決手段】1つの不揮発性メモリシステムに、複数のプログラム禁止スキームを採用している。プログラム禁止スキームは、プログラミング中のワードラインに基づいて選択される。特定のプログラム禁止スキームは、選択ワードラインにおいてプログラム妨害を好適に最小化又は排除する。プログラミング動作の前と最中に、メモリシステムの温度を検出する。プログラム禁止スキームは、システムの温度に基づいて選択できる。
【解決手段】1つの不揮発性メモリシステムに、複数のプログラム禁止スキームを採用している。プログラム禁止スキームは、プログラミング中のワードラインに基づいて選択される。特定のプログラム禁止スキームは、選択ワードラインにおいてプログラム妨害を好適に最小化又は排除する。プログラミング動作の前と最中に、メモリシステムの温度を検出する。プログラム禁止スキームは、システムの温度に基づいて選択できる。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、概して不揮発性メモリ装置のプログラミング技術に関する。
【背景技術】
【0002】
半導体メモリ装置は、様々な電子装置に使用されてポピュラーになっている。例えば、不揮発性半導体メモリは、携帯電話、デジタルカメラ、パーソナルデジタルアシスタント、モバイルコンピュータ、非モバイルコンピュータ、及びその他の装置に使用されている。その中でも最も普及している不揮発性半導体メモリは、フラッシュEEPROMを含む電気的消去プログラミングが可能な読み取り専用メモリ(EEPROM)と、電子的プログラミングが可能な読み取り専用メモリ(EPROM)である。
【0003】
フラッシュメモリシステムの一例は、2個の選択ゲートの間に直列配置された複数のトランジスタを内蔵したNAND構造を使用する。直列したトランジスタと選択ゲートはNANDストリングと呼ばれる。図1は、1個のNANDストリングを示す平面図である。図2はその等価回路である。図1、図2に示すNANDストリングは、第1選択ゲート120と第2選択ゲート122の間に直列配置された4個のトランジスタ100、102、104、106を備えている。選択ゲート120は、ビットライン末端126を介してNANDストリングをビットラインに接続する。選択ゲート122は、ソースライン末端128を介してNANDストリングをソースラインに接続する。選択ゲート120は、選択ゲート120の制御ゲート120CGに適切な電圧が印加されることによって制御される。選択ゲート122は、選択ゲート122の制御ゲート122CGに適切な電圧を印加することで制御される。トランジスタ100、102、104、106のそれぞれは、制御ゲート及びフローティングゲートを備えている。例えば、トランジスタ100は、制御ゲート100CGとフローティングゲート100FGを備えている。トランジスタ102は、制御ゲート102CGとフローティングゲート102FGを備えている。トランジスタ104は、制御ゲート104CGとフローティングゲート104FGを備えている。トランジスタ106は、制御ゲート106CGとフローティングゲート106FGを備えている。制御ゲート100CGはワードラインWL3に接続しており、制御ゲート102CGはワードラインWL2に接続しており、制御ゲート104CGはワードラインWL1に接続しており、制御ゲート106CGはワードラインWL0に接続している。
【0004】
図3は、上述したNANDストリングの断面図である。図3に示すように、NANDストリングのトランジスタ(セル又はメモリセルとも呼ばれる)は、pウェル領域140内に形成されている。各トランジスタは、制御ゲート(100CG,102CG,104CG、106CG)とフローティングゲート(100FG,102FG,104FG,106FG)で構成された積層ゲート構造を備えている。フローティングゲートは、pウェルの表面上の酸化膜あるいは他の誘電性複合膜の頂部に形成されている。制御ゲートは、フローティングゲートの上に設けられている。制御ゲートとフローティングゲートの間には、両者を分離させるための酸化膜、又は他の隔離誘電層が設けられている。図3では、トランジスタ120、122の制御ゲートとフローティングゲートも示されていることに留意する。しかし、トランジスタ120、122の場合、制御ゲートとフローティングゲートは電気的に接続している。メモリセル(100、102、104、106)の制御ゲートはワードラインを形成している。隣接した複数のセルが、N+ドープした層130、132、134、136、138を共用しているので、これらのセルがお互い連続接続してNANDストリングを形成している。N+ドープした層は、各セルのソース及びドレインを形成している。例えば、N+ドープした層130は、トランジスタ122のドレイン、トランジスタ106のソースとして機能し、N+ドープした層132は、トランジスタ106のドレイン、トランジスタ104のソースとして機能し、又、N+ドープした領域134は、トランジスタ104のドレイン、トランジスタ102のソースとして機能し、N+ドープした領域136はトランジスタ102のドレイン、トランジスタ100のソースとして機能し、N+ドープした層138はトランジスタ100のドレイン、トランジスタ120のソースとして機能する。N+ドープした層126はNANDストリングのためのビットラインに接続し、一方、N+ドープした層128は複数のNANDストリングの共通のソースラインに接続する。
【0005】
図1〜3はNANDストリング内の4個のメモリセルを示すが、この4個のトランジスタの使用は単に一例として提供されたものであることに留意する。NANDストリングに設けるメモリセルの数は4個より少なくても、4個より多くてもよい。例えば、NANDストリングによっては、8個、16個、32個、その他の個数のメモリセルを設けている。ここでの説明は、NANDストリング内の特定のメモリセル数に限定されるものではない。
【0006】
NAND構造を使用した一般的なフラッシュメモリシステムの構造は、複数のNANDストリングを備えている。例えば、図4は、メモリアレイの3つのNANDストリング202、204、206を示しており、これらはより多数のNANDストリングを備えている。図4のそれぞれのNANDストリングは、2個の選択トランジスタと4個のメモリセルを備えている。例えば、NANDストリング202は、選択トランジスタ220、230と、メモリセル222、224、226、228を備えている。NANDストリング204は、選択トランジスタ240、250と、メモリセル242、244、246、248を備えている。各ストリングは、その選択トランジスタ(例えば、選択トランジスタ230、250)によってソースラインに接続している。選択ラインSGSは、ソース側の選択ゲートを制御するために使用される。様々なNANDストリングが、選択ラインSGDにより制御される選択トランジスタ220、240等によって、それぞれ対応するビットラインに接続している。別の実施形態では、選択ラインは必ずしも共用されなくてもよい。ワードラインWL3は、メモリセル222、242の制御ゲートに接続している。ワードラインWL2は、メモリセル224、244の制御ゲートに接続している。ワードラインWL1は、メモリセル226、246の制御ゲートに接続している。ワードラインWL0は、メモリセル228、248の制御ゲートに接続している。同図からわかるように、各ビットラインと、これに対応するNANDストリングはメモリセルのアレイの列群を備えている。ワードライン(WL3,WL2,WL1,WL0)はアレイの行群を備えている。各ワードラインは、この行群内の各メモリセルの制御ゲートに接続している。例えば、ワードラインWL2はメモリセル224、244、252の制御ゲートに接続している。
【0007】
各メモリセルはデータ(アナログ又はデジタル)を記憶できる。1ビットのデジタルデータを記憶する場合、使用可能なメモリセルの閾電圧の範囲が2つの範囲に分割され、それぞれ論理データ「1」,「0」が指定される。NAND型フラッシュメモリの一例では、メモリセルの消去後に閾電圧は負になり、論理「1」と定義される。プログラムオペレーション後の閾電圧は正になり、論理「0」と定義される。閾電圧が負で、制御ゲートに0ボルトを印加して読み出しが試みられた場合、メモリセルがターンオンされて、論理1が記憶されていることを示す。閾電圧が正で、制御ゲートに0ボルトを印加することによって読み出し動作が試みられた場合にはメモリセルがターンオンされず、これは、論理ゼロが記憶されていることを示す。メモリセルは、例えば複数ビットのデジタルデータのような複数レベルの情報を記憶することもできる。データの複数レベル数を記憶するケースでは、使用可能な閾電圧の範囲が多数のデータレベルに分割される。例えば、4つのレベルの情報が記憶されると、データ値「11」,「10」,「01」,「00」に指定された4つの閾電圧範囲が存在することになる。NAND型メモリの一例では、消去オペレーション後の閾電圧は負であり、「11」と定義される。状態「10」,「01」,「00」に正閾電圧を使用している。
【0008】
NAND型フラッシュメモリ及びそのオペレーションの関連例が、以下の米国特許/特許出願から得ることができる。米国特許第5,570,315号、第5,774,397号、第6,046,935号、第6,456,528号、米国特許出願番号第09/893,277号(公開公報第US2003/0002348号)。これら出願の全体は本願明細書中に組み込まれる。
【発明の開示】
【発明が解決しようとする課題】
【0009】
フラッシュメモリセルをプログラミングする場合、制御ゲートにプログラム電圧を印加し、ビットラインをグラウンドする。pウェルからの電子がフローティングゲートに注入される。電子がフローティングゲート内に蓄積すると、フローティングゲートが負に帯電し、セルの閾電圧が上昇する。プログラム電圧を適切なワードラインに印加することにより、このプログラム電圧をプログラミング中のセルの制御ゲートに印加する。上述したように、このワードラインは、同じワードラインを利用する他のNANDストリングのそれぞれに含まれた1個のセルにも接続している。例えば、図4のセル224をプログラミングする場合には、セル244の制御ゲートにもプログラム電圧が印加される。これは、両方のセルが同じワードラインを共用しているためである。同じワードラインに接続している他のセルをプログラミングすることなく、ワードライン上の1個のセルをプログラミングすることが望ましい場合に問題が生じる。例えば、セル244はプログラミングせずにセル224をプログラミングすることが望ましい場合に問題が生じる。1本のワードラインに接続している全てのセルにプログラム電圧を印加するので、ワードラインに接続している未選択のセル(プログラミングされないセル)、特に、プログラミングされるべく選択されたセルに隣接しているセルも誤ってプログラミングされてしまう。例えば、セル244はセル224に隣接している。セル224をプログラミングする場合、予定外にセル244もプログラミングされてしまう虞がある。選択されたワードライン上の未選択セルの予定外のプログラミングは「プログラム妨害」と呼ばれる。
【0010】
プログラム妨害を防止するためにいくつかの技術を採用することができる。「セルフブースティング」として知られた1つの方法では、プログラミング中において、未選択のビットラインを電気的に分離するとともに、未選択のワードラインにパス電圧(例えば10ボルト)を印加する。未選択のワードラインは、未選択のビットラインに対応したNANDストリングのチャネル、ソース/ドレイン領域に結合して、未選択ビットラインのチャネル及びソース/ドレイン領域内に電圧(例えば8ボルト)を生じさせることでプログラム妨害を防止する。セルフブーストによってチャネル内の電圧がブースト(上昇)し、これによりトンネル酸化膜の電圧が降下してプログラム妨害が防止される。
【0011】
ローカルセルフブースティング(「LSB」)と消去範囲セルフブースティング(「EASB」)はいずれも、先にプログラミングされたセルのチャネルを、禁止対象のセルのチャネルから分離するよう試みる。これにより、ブーストされているチャネル内に高い電圧を維持する。例えば、図4のセル224がプログラミング中である場合、LSBとEASBが、セル244のチャネルを先にプログラミングされたセル(246、248)から分離することによって、セル244内でのプログラミングを禁止しようと試みる。こうしたブースティング技術の応用例の採用も可能である。
【0012】
不揮発性メモリのプログラミングにこれらの技術のうち1つを使用しても、プログラム妨害は依然として発生する。したがって、プログラム妨害を防止できるより優れた技術が必要である。
【課題を解決するための手段】
【0013】
不揮発性メモリシステムは、プログラム妨害を低減又は回避するようにプログラミングされる。一つの実施形態では、1個の不揮発性メモリシステムに複数のプログラミング禁止スキームを採用している。プログラミング禁止スキームは、プログラミング中のワードラインに基づいて選択される。特定のプログラミング禁止スキームは、選択ワードラインにおいて、プログラム妨害をより良く最小化又は排除することが分かっている。一つの実施形態では、プログラミング禁止を選択する工程は、プログラム電圧パルスの勾配速度を選択する工程を有している。異なる勾配速度を選択ワードラインに印加すると、プログラム妨害をより良く最小化できることが分かっている。別の実施形態では、プログラムオペレーション以前又は最中にメモリシステムの温度を検出する。このシステムの温度に基づいてプログラミング禁止スキームを選択することができる。
【0014】
一つの実施形態では、不揮発性記憶をプログラミングする方法を提供する。この方法は、複数のワードラインのどれが、プログラミング用のプログラム電圧信号を受信するかを決定する工程を備えている。選択されたワードラインは、不揮発性記憶要素の第1グループの第1不揮発性記憶要素と、不揮発性記憶要素の第2グループの第2不揮発性記憶要素とに結合している。第1不揮発性記憶要素はプログラミングを禁止され、第2不揮発性記憶要素はプログラミングされる。プログラミング禁止スキームは、プログラム電圧信号を受信するワードラインに基づいて選択される。この選択されたプログラミング禁止スキームを使用して、第1グループのチャネルの電位がブーストされる。第1グループのチャネルをブーストした後に、第2グループの不揮発性記憶要素のプログラミングが可能となる。
【0015】
別の実施形態は、不揮発性記憶の温度を決定する工程を備えた、不揮発性記憶をプログラミングする方法を提供する。不揮発性記憶は、プログラミングを禁止される不揮発性記憶要素の第1グループと、プログラミング可能となる不揮発性記憶要素の第2グループとを含んでいる。プログラミング禁止スキームは温度に基づいて選択される。こうして選択されたプログラミング禁止スキームを使用して第1グループの不揮発性記憶要素のチャネルがブーストされると、第2グループの不揮発性記憶要素のプログラミングが可能となる。
【0016】
さらに別の実施形態では、複数のワードラインと、プログラミングを禁止される第1不揮発性記憶要素を有する不揮発性記憶要素の第1グループと、プログラミングされる第2不揮発性記憶要素を有する不揮発性記憶要素の第2グループとを備えている不揮発性メモリシステムを提供する。複数のワードラインと、不揮発性記憶要素の第1及び第2グループと通信する管理回路要素が設けられている。この管理回路要素は、複数のワードラインのうちのどれがさらに第2不揮発性記憶要素にも結合しているかを決定することによって、第2不揮発性記憶要素をプログラミングする。このワードラインは、第1不揮発性記憶要素に結合した第1ワードラインである。管理回路要素は、プログラミング用に選択した第1ワードラインに基づいて、プログラミング禁止スキームを選択する。選択したプログラミング禁止スキームを使用して、第1グループの不揮発性記憶要素のチャネルの電位をブーストすると、第2グループの不揮発性記憶要素がプログラミング可能となる。
【0017】
別の実施形態では、第1ワードラインに結合した1つ又は複数の不揮発性記憶要素をプログラミングする工程を備えた、不揮発性記憶のプログラミング方法を提供する。第1ワードラインをプログラミングする工程は、プログラミングを禁止された第1不揮発性記憶要素を有する不揮発性記憶要素の第1グループのチャネルの電位をブーストする工程を有している。第1不揮発性記憶要素は第1ワードラインに結合している。第1プログラミング禁止スキームに従ってブースティングが達成されると、プログラミング対象である第2不揮発性記憶要素を含んでいる不揮発性記憶要素の第2グループのプログラミングが可能となる。第2不揮発性記憶要素は第1ワードラインに結合されている。この方法はさらに、プログラミング禁止対象である第3不揮発性記憶要素を含んでいる不揮発性記憶要素の第1グループのチャネルの電位をブースティングすることで、第2ワードラインに結合している1つ又は複数の不揮発性記憶要素をプログラミングする工程を備えている。第3不揮発性記憶要素は第2ワードラインに結合している。第2プログラミング禁止スキームに従ってブースティングを達成することで、プログラミング対象である第4不揮発性記憶要素を有する第2グループの不揮発性記憶要素のプログラミングが可能となる。第4不揮発性記憶要素は第2ワードラインに結合している。
【0018】
本発明のこれ以外の特徴、態様、目的は、明細書、図面、特許請求の範囲を考察することで得られる。
【図面の簡単な説明】
【0019】
【図1】NANDストリングの平面図である。
【図2】図1に示したNANDストリングの等価回路の線図である。
【図3】図1のNANDストリングの断面図である。
【図4】3個のNANDストリングを示す回路線図である。
【図5】本発明の様々な局面を実現できる一実施形態の不揮発性メモリシステムのブロック線図である。
【図6】例示的なメモリアレイ構成を示す。
【図7】本発明の実施形態に従って、選択ワードラインに印加できる例示的なプログラム/検証電圧信号を示す。
【図8】一つの実施形態に従ってプログラミング動作を実行する例示的なフローチャートである。
【図9】2つの状態にプログラミングされたメモリセルのグループの例示的な閾分布を示す。
【図10】4つの状態にプログラミングされたメモリセルのグループの例示的な閾分布を示す。
【図11】メモリセルのグループの例示的な閾分布と、マルチ状態メモリセルをプログラミングする例示的なプロセスを示す。
【図12】例示的なNANDストリングとセルフブースティングプログラミング禁止スキームの断面図である。
【図13】例示的なNANDストリングと消去範囲セルフブースティングプログラミング禁止スキームの断面図を示す。
【図14】例示的なNANDストリングと修正消去範囲セルフブースティングプログラミング禁止スキームの断面図を示す。
【図15】例示的なNANDストリングとローカルセルフブースティングプログラミング禁止スキームの断面図を示す。
【図16】一つの実施形態による、異なるプログラミング禁止スキームを利用する例示的な方法を示す表である。
【図17】一つの実施形態による、様々なプログラム電圧パルスの傾斜を示すグラフである。
【図18】一つの実施形態による、異なるプログラム電圧パルス勾配速度を利用する例示的的な方法を示す表である。
【図19】プログラミング中のワードラインに基づいて異なるプログラミング禁止スキームを利用するための、一つの実施形態によるフローチャートである。
【図20】メモリシステムの温度に基づいて異なるプログラミング禁止スキームを利用するための一つの実施形態によるフローチャートである。
【発明を実施するための形態】
【0020】
図5は、本発明を実施するために使用可能なフラッシュメモリシステムの一実施形態のブロック線図である。メモリセルアレイ302は、列群制御回路304と、行群制御回路306と、cソース制御回路310と、pウェル制御回路308によって制御される。列群制御回路304は、メモリセルに記憶されたデータを読み出し、プログラムオペレーション中におけるメモリセルの状態を決定し、ビットラインの電位レベルを制御するためにメモリセルアレイ302のビットラインに接続している。上記ビットラインの電位レベルの制御によって、プログラミング及び消去の促進又は禁止が行われる。行群制御回路306は、ワードラインから1つを選択するために、読み出し電圧を印加するために、列群制御回路304によって制御されたビットライン電位レベルと組み合わせたプログラム電圧を印加するために、消去電圧を印加するためにワードラインに接続している。Cソース制御回路310は、メモリセルに接続した共有ソースライン(図6中に「Cソース」として示す)を制御する。pウェル制御回路308は、pウェル電圧を制御する。
【0021】
メモリセルに記憶されたデータが列群制御回路304によって読み出され、データ入力/出力バッファ312を介して外部I/Oラインへ出力される。メモリセルに記憶するプログラムデータが外部I/Oラインを介してデータ入力/出力バッファ312に入力され、列群制御回路304へ転送される。外部I/Oラインは制御装置318に接続している。
【0022】
フラッシュメモリ装置を制御する命令データが制御装置318に入力される。この命令データが、要求されたオペレーションをフラッシュメモリに通知する。入力されたこの命令は、列群制御回路304、行群制御回路306、cソース制御310、pウェル制御回路308、データ入力/出力バッファ312を制御する状態マシン316に転送される。状態マシン316はさらに、READY/BUSY、又はPASS/FAILのようなフラッシュメモリの状態データを出力することができる。
【0023】
制御装置318は、パーソナルコンピュータ、デジタルカメラ、パーソナルデジタルアシスタント等のようなホストシステムに接続しているか、又は接続可能である。制御装置318は、メモリアレイ302にデータを記憶せよ、又はメモリアレイ302からデータを読み出せといった命令を開始するホストと通信し、こうしたデータの提供又は受信を行う。制御装置318はこうした命令を命令信号に変換する。この命令信号は、状態マシン316と通信している命令回路314が解釈及び実行することができる信号である。一般に、制御装置318は、メモリアレイに書き込み中、又はこれから読み出し中であるユーザデータのためのバッファメモリを含んでいる。
【0024】
1つの例示的なメモリシステムは、制御装置318とそれぞれがメモリアレイと関連する制御とを含んでいる1つ又は複数の集積回路チップとを実装した1つの集積回路と、入力/出力と、状態マシン回路とを備えている。1つ又は複数の集積回路チップ上でシステムのメモリアレイと制御回路を統合するトレンドがある。メモリシステムはホストシステムの部分として組み込むか、又は、ホストシステム内に取り外し可能に挿入されるメモリカード(若しくは他のパッケージ)内に内蔵することができる。このようなカードにはメモリシステム全体(例えば、制御装置を含む)、又は関連する周辺回路を装備したメモリアレイ(一又は複数)(ホスト内に制御装置又は制御機能が組み込まれたもの)のみが実装されていてよい。したがって、制御装置をホスト内に組み込むか、取り外し可能なメモリシステム内に実装することが可能である。
【0025】
図6には、メモリセルアレイ302の構造の一例が示されている。一例として、1024個のブロックに区分されたNANDフラッシュEEPROMについて説明する。各ブロックに記憶されたデータが同時に消去される。一つの実施形態では、ブロックは同時に消去されるセルの最小単位である。この例では、各ブロック内に偶数の列群と奇数の列群に分割された8512個の列群が存在する。ビットラインも偶数ビットライン(BLe)と奇数ビットライン(BLo)に分割されている。図6は、直列接続してNANDストリングを形成している4個のメモリセルを示している。各NANDストリングに4個のセルが含まれた状態で示しているが、使用するセルの個数は4個よりも多くても少なくてもよい(例えば16個、32個、その他)。NANDストリングの1つの末端は、第1選択トランジスタSGDを介してこれに対応したビットラインに接続し、又、他の末端は第2選択トランジスタSGSを介してcソースに接続している。
【0026】
一つの実施形態では、読み出し及びプログラミングオペレーション中に、4256個のメモリセルが同時に選択される。これらの選択されたメモリセルは、同一のワードライン(例えばWL2−i)と、同種のビットライン(例えば偶数ビットライン)を有する。したがって、532バイトのデータの読み出し及びプログラミングを同時に行うことができる。同時に読み出されるとともにプログラミングされるこれら532バイトのデータは、論理ページを形成する。したがって、この例においては、1つのブロックが少なくとも8ページを記憶できる。各メモリセルが2ビットのデータ(例えばマルチレベルセル)を記憶する場合、1つのブロックが16ページを記憶する。
【0027】
実施形態に従って別のアーキテクチャも使用できる。一つの実施形態では、全てのビットラインアーキテクチャを利用することで、ビットラインが偶数と奇数の列群に分割されないようにすることができる。こうした実施形態では、読み出し及びプログラミングオペレーション中に、ブロック内の各ビットラインが同時に選択される。共通のワードラインに沿っており、任意のビットラインに接続しているメモリセルは、同時にプログラミングされる。
【0028】
奇数/偶数ビットラインプログラミングを使用するアーキテクチャの例は、米国特許出願6,522,580号、6,643,188号に見ることができ、これら両方の出願の全体は参照することにより本願明細書に組み込まれる。全てのビットラインプログラミングを使用するアーキテクチャに関するさらなる情報は、参照することにより本願明細書にその全体が組み込まれる次の米国特許出願文書に見ることができる:米国特許出願公報US2004/0057283号;米国特許出願公報US2004/0060031号;米国特許出願公報US2004/0057285号;米国特許出願公報US2004/0057287号;米国特許出出願願公報US2004/0057318号、米国特許出願公報US2003/0161182号;米国特許出願公報US2004/0047182号。これに加え、2005年4月5日に出願の米国特許出願11/099,133号、「COMPENSATING FOR FLOATING GATE COUPLING DURING READ OPERATIONS」は、本願明細書に参照することにより全体が組み込まれ、全ビットライン及び奇数/偶数ビットライン両方のプログラミングアーキテクチャのためのフルシーケンス及びツーパス・プログラミングの例を説明している。
【0029】
一つの実施形態では、ソース及びビットラインの浮遊中に、pウェルを消去電圧(例えば20ボルト)にまで上昇させ、選択したブロックのワードラインをグラウンドすることによって、メモリセルの消去を行う。静電結合によって、未選択のワードライン(例えば、未選択で消去されないブロック内のもの)、ビットライン、選択ライン、cソースも高い正電位(例えば20V)にまで上昇する。これにより、選択されたブロックのメモリセルのトンネル酸化膜層に強い電界が加わり、フローティングゲートの電子が基板に向けて放出され、選択されたメモリセルのデータが消去される。フローティングゲートからpウェル領域へ十分な電子が放出すると、選択されたセルの閾電圧が負になる。メモリアレイ全体、アレイの複数のブロック、あるいは別のユニットのセルに対して消去を実行することができる。
【0030】
読み出し及び検証オペレーションでは、選択されたブロックの選択ゲート(SGD、SGS)が1つ又は複数の選択電圧にまで上昇され、一方、選択されたブロックの未選択のワードライン(例えばWL0,WL1,WL3)は、トランジスタをパスゲートとして動作させるために、読み出しパス電圧(例えば4.5ボルト)にまで上昇される。選択されたブロックの選択ワードライン(例えばWL2)は基準電圧に接続している。この基準電圧のレベルは、懸案のメモリセルの閾電圧がこのようなレベルよりも高いか低いかを決定できるように、各読み出し及び検証オペレーションに指定されている。例えば、1ビットのメモリセルの読み出しオペレーションでは、閾電圧が0Vよりも高いかどうかを決定できるように、選択ワードラインWL2はグラウンドされる。1ビットメモリセルの検証オペレーションでは、プログラミングが進行にするにつれて閾電圧が0.8Vに達したか否かが検証されるように、選択ワードラインWL2が例えば0.8Vに接続している。ソースとpウェルは、読み出し及び検証の最中はゼロボルトにある。選択されたビットライン(BLe)は、例えば0.7Vのレベルにプレチャージされる。閾電圧が読み出し又は検証レベルよりも高い場合は、関連するメモリセルが非伝導性を示すために、懸案のビットライン(BLe)の電位レベルが高レベルに維持される。これに対し、閾電圧が読み出し又は検証レベルよりも低い場合には、関連するメモリセルが伝導性を示すために、懸案のビットライン(BLe)の電位レベルが例えば0.5V未満といった低レベルにまで低下する。メモリセルの状態は感知増幅器によって検出される。この感知増幅器はビットラインに接続しており、発生したビットライン電圧を感知する。メモリセルがプログラムされたか消去されたかの違いは、フローティングゲートに負の電荷が記憶されているか否かによって決まる。例えば、負の電荷がフローティングゲートに記憶されていれば、閾電圧はより高くなり、トランジスタは拡張オペレーションモードにあり得る。
【0031】
上述した消去、読み出し、検証オペレーションは、技術上知られた技術に従って実行される。したがって、その詳細の多くは当業者によって変更が可能である。
【0032】
メモリセルをプログラミングする一例では、ドレインとpウェルに0ボルトが印加されるとともに、制御ゲートが上昇する一連のプログラミングパルスを受信する。一実施形態では、一連のパルスの高さは15から25ボルトである。別の実施形態では、一連のパルスの範囲は異なっていてよく、例えば12ボルトの開始レベルを持ったものであってもよい。メモリセルのプログラミング中、プログラミングパルスどうしの間の期間内に検証オペレーションが実行される。即ち、並列プログラミング過程にある1グループのセル内の各セルのプログラミングレベルが各プログラミングパルスの間に読み出され、プログラミングレベルがプログラムされた検証レベルに達したか、又は超えたか否かが決定される。プログラミングを検証する1つの手段に、特定の比較点において伝導性を検査するものがある。例えばNANDセルにおいてプログラムの完了が検証されたセルは、後の全てのプログラミングパルスについてビットライン電圧を0からVdd(例えば2.5ボルト)に上昇させてこれらのセルのプログラミング工程を終了することで、ロックアウトされる。いくつかのケースではパルスの個数が限定される(例えば20個)。又、所与のメモリセルが最後のパルスによって完全にプログラムされなかった場合にはエラーの可能性がある。いくつかの実施例では、メモリセルはプログラミングの前に(ブロック単位又はその他の単位で)消去される。
【0033】
図7は、一実施形態によるプログラム電圧信号を示す。この信号は、上昇するパルスの集合を有する。パルスの高さは、各パルスと共に所定のステップサイズだけ上昇する。複数ビットのデータを記憶するメモリセルを含む1つの実施形態では、例えばステップサイズが0.2ボルトである。各プログラムパルスの間には検証パルスが存在する。図7の信号は4つの状態のメモリセルを仮定しているため、3つの検証パルスが含まれる。例えば、プログラミングパルス330、332の間には3つの連続した検証パルスが存在する。第1検証パルス334はゼロボルトの検証電圧レベルである。第1検証パルスの後には、第2検証電圧レベルにおける第2検証パルス336が続く。第2検証パルス336の後には、第3検証電圧レベルにおける第3検証パルス338が続く。マルチ状態メモリセルはデータを8個の状態に記憶することができる。このマルチ状態メモリセルは、7個の比較点について検証オペレーションを実行する必要がある。そのため、2つの連続プログラミングパルスの間で7個の検証オペレーションを7個の検証レベルで実行するために、7個の検証パルスが連続的に付加される。本システムは、7個の検証オペレーションに基づいてメモリセルの状態を決定することができる。検証に要する時間的負担を軽減する1つの手段は、より効率的な検証工程を利用するものである。これは例えば、2002年12月5日出願の米国特許出願第10/314,055号の「Smart Verify for Multi−State Memories」に開示されおり、これら全ては本願明細書中に参照することにより組み込まれる。
【0034】
図8は、不揮発性メモリシステムのプログラミング方法を説明するフローチャートである。当業者には明白なように、本開示の範囲及び精神の範疇に留めながら、様々なステップを特定のアプリケーション又は実施に応じて変更、追加、削除することができる。様々な実施において、メモリセルはプログラミング前に(ブロック又は他の単位にて)消去される。図8の(及び図5を参照)ステップ350では、制御装置318から発行されたデータロード命令が命令回路314に入力することで、データがデータ入力/出力バッファ312に入力できるようになる。この入力データは命令として認識され、図示にはない命令ラッチ信号を介し状態マシン316によりラッチされ、命令回路314に入力される。ステップ352では、ページアドレスを表すアドレスデータが制御装置318から行群制御装置306に入力される。この入力データはページアドレスとして認識され、状態マシン316を介してラッチされ、その後、命令回路314に入力されたアドレスラッチ信号によって実行される。ステップ354で、データ入力/出力バッファ312に532バイトのプログラムデータが入力される。この532バイトのプログラムデータは、ここで説明した特定の実現に特化したものであって、これ以外の実現にはそれぞれ多様なサイズのプログラムデータが必要であり、利用されることが留意されるべきである。このデータは、レジスタ内で、選択されたビットラインについてラッチされる。いくつかの実施形態では、データはさらに、第2レジスタ内で、検証オペレーションで使用するために選択されたビットラインについてラッチされる。ステップ356では、制御装置318がプログラム命令を発行し、これがデータ入力/出力バッファ312に入力される。この命令は、命令回路314に入力された命令ラッチ信号を介し、状態マシン316によってラッチされる。
【0035】
ステップ358では、Vpgm、選択ワードラインに印加されたプログラムパルス電圧レベルが開始パルス(例えば15ボルト)に初期化され、状態マシン316によって維持されたプログラムカウンタPCが0に初期化される。ステップ360で、選択ワードライン、例えば図4のWL2にプログラム電圧(Vpgm)パルスが印加される。プログラミング対象のメモリセルを含んでいるビットラインはグラウンドされてプログラミング可能となり、一方、これ以外のビットラインはVddに接続され、プログラミングパルスのアプリケーション中のプログラミングが禁止される。ステップ360に含まれる様々なブーティング及びプログラミング禁止システム/技術の更なる詳細は、以下で述べる。
【0036】
ステップ362では、選択したメモリセルの状態を検証する。選択したセルのターゲット閾電圧が適切なレベル(例えば、論理0のプログラムレベル、又はマルチ状態セルの特定の状態)に達したことが検出されると、選択されたセルが、ターゲット状態にプログラミングされたと検証される。閾電圧が適切なレベルに達していないと検出されると、選択されたセルは、ターゲット状態にプログラミングされたと検証されない。ステップ362にて、ターゲット状態にプログラミングされた検証されたセルは、これ以上のプログラミングから除外される。ステップ364で、プログラミング対象である全てのセルが、適切なデータ記憶レジスタをチェックすることによって、関連する状態にプログラムされるように検証されたかどうかが決定される。このデータ記憶レジスタは、こうした状態を検出し、その旨を発信するように設計されている。このように検証されたら、選択された全てのメモリセルはそのターゲット状態にプログラミング及び検証されているため、プログラミング工程は無事終了である。ステップ366にて合格状態が報告される。ステップ364にて、全てのメモリセルが検証されなかったと決定された場合、プログラミング工程は継続する。ステップ368にて、プログラムカウンタPCがプログラム限度値に対してチェックされる。プログラム限度値の一例は20である。プログラムカウンタPCが20未満でない場合には、ステップ369にて、プログラミングが無事に完了していないメモリセルの数が所定数と等しいか、あるいはこれ未満であるかが決定される。プログラミングが無事完了していないメモリセルの数が所定数と等しい又はこれ未満である場合には、ステップ371にてこのプログラミング工程に合格のフラグが付けられ、その旨が報告される。プログラミングが無事完了していないメモリセルは、読み出し工程中にエラー修正を使用して修正することができる。これに対して、プログラミングが無事完了していないメモリセルの数が所定数よりも多い場合には、ステップ370にて、プログラミング工程に失敗のフラグが付けられ、その旨が報告される。プログラムカウンタPCが20未満である場合には、ステップ372にてVpgmレベルがステップサイズによって上昇され、プログラムカウンタPCが増加される。ステップ372の後、工程はステップ360へ戻り、次のVpgmパルスの印加を行う。
【0037】
図8のフローチャートは、2進数記憶に適用できるシングルパス・プログラミング方法を示す。例えば、マルチレベル記憶に適用でき、以降で説明しているツーパス・プログラミング方法では、複数のプログラミングステップ又は検証ステップをフローチャート一巡において利用することができる。プログラミングオペレーションの各パスにステップ360〜372を実行できる。第1パスでは、1又は複数のプログラムパルスを適用でき、その結果が検証されて、セルが適切な中間状態にあるか否かが決定される。第2パスでは、1又は複数のプログラムパルスを適用でき、その結果が検証されて、セルが適切な最終状態にあるか否かが決定される。
【0038】
成功したプログラム工程の最後では、メモリセルの閾電圧は、プログラムされたメモリセルの1つ又は複数の閾電圧分布内、あるいは消去されたメモリセルの閾電圧分布内にあるはずである。図9は、各メモリセルが1ビットのデータを記憶する場合の、メモリセルアレイの閾電圧分布を示す。図9は、消去されたメモリセルの閾電圧の第1分布380と、プログラムされたメモリセルの閾電圧の第2分布382を示す。一つの実施形態では、第1分布の閾電圧レベルは負であり、第2分布の閾電圧レベルは正である。
【0039】
図10は、各メモリセルが2ビットのデータを4個の物理状態に記憶する場合における、メモリセルアレイの例証的な閾電圧分布を示す。分布384は負の閾電圧レベルを有し、消去状態(「11」を記憶する)にあるセルの閾電圧の分布を示す。分布386は、第1プログラム状態にあり、「10」を記憶するセルの閾電圧分布を示す。分布388は、第2プログラム状態にあり、「00」を記憶するセルの閾電圧分布を示す。分布390は、第3プログラム状態にあり、「01」を記憶するセルの閾電圧分布を示す。この例では、シングルメモリセルに記憶された2ビットの各ビットが異なる論理ページを形成している。即ち、各メモリセルに記憶された2ビットの各ビットに、異なる論理ページアドレスが含まれている。四角形で示したビットは、より低いページに関連している。円形で示したビットは、より高いページに関連している。一実施形態では、グレーコードシーケンスを利用して、連続したメモリセルの物理状態に論理状態が指定されているため、フローティングゲートの閾電圧が誤って最も近接している閾電圧状態範囲にシフトした場合でも、影響を受けるのは1ビットだけである。信頼性を改善するためには、各分布を縮小化(分布を狭める)ことが好ましい。これは、分布が縮小すると読み出しマージン(隣接し合った状態閾値分布間の距離)が拡大するためである。
【0040】
図11は、4状態NANDメモリセル、例えば閾電圧分布が図10に示すもののようなアレイを含んだメモリセルをプログラミングするツーパス技術の一例を示す。第1プログラミングパスでは、セルの閾電圧レベルは、より低い論理ページにプログラミングするビットに従って設定される。このビットが論理「1」である場合には、先の消去によって適切な状態となったため閾電圧は変化しない。しかし、プログラミング対象のビットが論理「0」である場合には、セルの閾値レベルを、矢印394で示すように、閾電圧分布386内に入るよう上昇させる。これで第1プログラミングパスは終了である。
【0041】
第2プログラミングパスでは、セルの閾電圧レベルが、第1プログラミングパスによって確立された既存の論理レベルと共に、上方論理ページにプログラミングされているビットに従って設定される。上方論理ページビットが論理「1」を記憶する場合には、セルは、閾電圧分布384、386に関連した物理状態のうちの1つにあるため、プログラミングは行われない。どの物理状態にあるかは、より低いページビットのプログラミングに応じて判断され、又、閾電圧分布は両方共「1」の上方ページビットを含んでいる。しかし、上方ページビットが論理「0」となる場合には、セルに2度目のプログラミングが実行される。セル内での第1パスが閾分布384に関連した消去状態にある場合には、このセルは第2段階において、閾電圧が、矢印398で示すとおり閾分布390内に入るように上昇するようプログラミングされる。第1プログラミングパスの結果、セルが閾分布386に関連した状態にプログラムされた場合には、メモリセルは第2パスにおいて、矢印396で示すように閾電圧が閾電圧分布388内に入るまで上昇するようにさらにプログラミングされる。第2パスの結果、第1プログラミングパスの論理状態を変更することなく、セルが、上方ページについて論理「0」を記憶する状態にプログラミングされる。
【0042】
無論、メモリを4個よりも多い物理状態で動作させた場合には、定義されたメモリセルの電圧閾値ウインドウ内に、状態の数と同数の閾電圧分布が存在することになる。さらに、各分布又は各物理状態に特定のビットパターンが割り当てられているが、異なるビットパターンを同様に割り当てることも可能であり、この場合には、図9〜図11に図示した状態と異なる状態がプログラミングどうしの間に生じる。
【0043】
通常、ワードラインに沿って1つおきのセルが平行プログラミングされる。例えば、図4は、1本のワードラインWL2に沿って並んだ多数のセルのうちの3つのメモリセル224、244、252を図示している。セル224、252を含む1つおきのセルの1組は論理ページ0、1(「偶数ページ又は偶数列群」)からのビットを記憶し、一方で、セル244を含んだ1つおきのセルの別の組は論理ページ2、3(「奇数ページ又は奇数列群」)からのビットを記憶する。
【0044】
上述したように、図8のステップ360における反復のそれぞれは、パルス(Vpgm)のようなプログラミング電圧の印加を備えている。プログラム電圧を適切なワードラインに印加すると、プログラミングするために選択されたメモリセルの制御ゲートにプログラム電圧が印加される。先述したように、共通のワードラインアーキテクチャが電位を生成すると、誤って未選択のメモリセルがプログラミングされたり、あるいはプログラミング中にプログラム妨害が生じる。例えば、図4のメモリセル224をプログラミングする場合、WL2にはメモリセル244が接続しているので、メモリセル244にもプログラム電圧が印加される。プログラム妨害を所定レベル未満にするためには、プログラミングするために選択されたワードラインに接続しているが、プログラミングの対象ではないメモリセル(アドレス指定されているが、未選択のメモリセル)を含むNANDストリングのチャネルは、一般的に最小レベルよりも高いレベルにブースト(上昇)されなければならない。
【0045】
様々なブースティング又はプログラム禁止スキームを使用して、プログラム妨害を排除あるいは最小化することができる。実施形態によれば、1つの不揮発性記憶システムに複数のプログラム禁止スキームを使用して、プログラム妨害の発生を最小化できる。特定のプログラム禁止スキームは、特定のワードラインにおいて、他のプログラム禁止スキームよりも好適に機能することがわかっている。このため、一つの実施形態は、プログラミング中のワードラインに基づいて、プログラム禁止スキームを選択する工程を備えている。特定のスキームの使用に分類される様々な個数のプログラミング禁止スキーム及びワードラインの分割が使用される。
【0046】
一般的なプログラム禁止スキームの1つは、セルフブーストと呼ばれる。図12は、プログラミング工程中にプログラム禁止対象となるメモリセルを含んだNANDストリング400の印加を示している。図12では、他のNANDストリングのワードラインWL31に接続した選択メモリセルがプログラミングされている。したがって、WL31にVpgmが印加されており、NANDストリング400内でWL31に結合したメモリセルがプログラミングを禁止された状態にある。セルフブーストの原理は、プログラム妨害を低減又は排除するために、ブーストされたチャネル及びソース/ドレイン領域に依存するというものである。NANDストリング内の未選択のワードラインのそれぞれに電圧Vpassが印加される。同時に、プログラミングを禁止するために、NANDストリング400のビットラインがVddで駆動される。Vpass電圧(例えば7〜10ボルト)が未選択のビットラインに対応したNANDストリングのチャネル及びソース/ドレイン領域に結合する。これにより、WL31のメモリセルのチャネル領域、並びにNANDストリングのソース/ドレイン領域402、404、407、408、409などにブースト電圧が印加される。チャネルのブースト電圧は、メモリセル424のトンネル酸化膜にかかる電界を低下させ、誤ったプログラミングを行う可能性を減少させる。
【0047】
上述したように、メモリセルのブロックは、典型的にはソース側からドレイン側へ、例えばWL0からWL31へ連続してプログラミングされる。典型的なプログラミングシーケンスは、第1ワードラインの1つ又は複数のページをプログラミングする工程と、次に、ドレイン側に隣接したワードラインの1つ又は複数のページをプログラミングする工程と、その他を行い、これを各ワードラインのメモリセルがプログラミングされるまで継続することを備えている。プログラミング工程が、NANDストリングの最後(又は最後に近い)ワードラインのメモリセルのプログラミングを行う準備ができ、既にプログラミングされてそれ以上のプログラミングが禁止されているストリング上のセル(例えば、メモリセル412、414、420、422、及び図示にないこれ以外のもの)の全部又は多くがプログラムされている場合には、既にプログラミングされたこれらのセルのフローティングゲート内に負の電荷が存在している。このフローティングゲートの負の電荷のために、ブースト電位が十分高くなることができず、最後の(又は最後に近い)ワードラインにプログラム妨害を生じさせる可能性がある。これにより、NANDストリング400のチャネルにおけるブーストレベルが制限されて、メモリセル424にプログラム妨害が発生し得る。
【0048】
別のセルフブースト技術は、消去範囲セルフブースティング(EASB)である。消去範囲セルフブースティング(EASB)は、既にプログラミングされたセルのチャネルを、プログラミングが禁止されているセルのチャネルから隔離しようとする。図13は、例示的なEASBを使用したNANDストリングの印加を示している。ソース側に隣接したワードライン、この例ではワードラインWL30が低電圧(例えば0V)に設定され、一方、これ以外の未選択のワードライン(WL0〜WL29)はVpassに設定される。一つの実施形態では、Vpassは7〜10ボルトである。Vpassの値は、ブースティングと妨害を考慮して制約される。チャネル内でのブースティングがプログラム妨害を十分防止できるように、この値を十分に大きく選択するべきである。しかしながら、未選択のワードラインが誤ってプログラミングされることのないよう(行群外での妨害)、十分に低い値を選択するべきでもある。
【0049】
EASBは、ソース側に隣接したセルのプログラミング状態に依存した問題を備えている。ソース側に隣接したメモリセルがプログラミングされると、負電荷がこのセルに存在する。制御ゲートに0ボルトを印加すると、負電荷を帯びたゲートの下に逆方向の高いバイアス接合が生じ、ゲート誘起ドレイン漏洩(GIDL)を引き起こす可能性がある。GIDLは、ブーストされたチャネル内に電子を漏洩させてしまう。又、ソース側に隣接したセルがプログラミングされ、ドレイン接合がブーストされる場合に限り、GIDLは、接合内の大きな印加、低い又は負のゲート電圧と共に生じる。GIDLは、ブースト電圧を早期に漏洩させることでプログラミングエラーを生じさせる可能性がある。GIDLは、セル寸法に要求される突然及び高度にドープした接合の測定時にはさらに深刻である。漏洩電流が十分な高さを有する場合には、チャネル領域内のブースティング電位が下がり、プログラミング妨害が生じる可能性がある。
【0050】
ソース側に隣接したメモリセルが消去されていると、フローティングゲートに正電荷が生じ、トランジスタの閾電圧が負となる。ワードラインにゼロボルトが印加された場合でも、トランジスタはターンオフされない可能性がある(又は、より低いワードラインの下にあるチャネルが十分にブーストされている場合には、後にターンオフされる可能性がある)。メモリセルがオンになっていると、NANDストリングはEASBモードで動作しない。このストリングはセルフブーストモードで動作するが、セルフブーストモードには上述した問題が伴う。
【0051】
消去範囲セルフブースティングに関連した問題は、より高い(より遅くにプログラミングされる)ワードラインをプログラミングする場合にさらに強調されることがわかっている。ブーストしたチャネル内でのGIDLの増加は、より高いワードラインのプログラミング時に見られる。より高いワードラインにおいてGIDLが増加するけれども、EASBはより高いワードラインにおいて従来のセルフブースティングスキームよりも効率的なプログラム禁止機能を実証することができる。
【0052】
修正された消去範囲セルフブースティング(REASB)では、ソース側にすぐ隣接するワードラインに0Vを印加するのではなく、ブースト中において、0ボルトへと徐々に降下する電圧をソース側のワードラインに印加する。REASBは、実行対象のワードラインが高いほど、プログラム妨害を防止するべく好適に機能することがわかっている。しかし、低いワードラインでは同じ様に上手く機能しないこともわかっている。図14は、プログラミング禁止対象のメモリセルをワードラインWL2に設けたNANDストリングを示している。WL2にVpgmが印加される。これのソース側にすぐ隣接するワードラインWL1にVn−1が印加される。Vn−1には様々な値を使用できる。Vn−1はVpgm又はVpassよりも低いが、0Vよりも高いため、0Vへと徐々に降下してゆく。一つの実施形態では、Vn−1はVddと等しい。1つよりも多いステップダウン電圧、例えばVn−1を使用できる。例えば、Vn−1を、すぐ隣のソース側414に印加し、Vn−2(Vn−1よりも低い)をその次の隣のソース側412に印加することができる。図14の実施形態では、WL0に0Vを印加することで、WL2周囲の領域を隔離する。
【0053】
ローカルセルフブースト(LSB)は、禁止スキームの場合にソース及びドレイン側に隣接するそれぞれが0Vに設定される点を除いてEASBと類似している。図15は、LSBスキームを使用したNANDストリングの印加を示している。図に示すように、WL2のメモリセルがプログラミングされている。WL2にVpgmが供給される一方で、ソース側に隣接するラインWL1と、ドレイン側に隣接するラインWL3に0Vが供給される。隣接するワードラインのそれぞれに0Vを印加することによって、メモリセル416を包囲している領域がさらに隔離される。しかし、ドレイン側のワードラインにも0Vを印加することによって、ブーストされたチャネルの電圧が降下する可能性がある。ブーストレベルを上げるためには、REASBのものと類似する、修正したローカルセルフブースト(RLSB)技術を使用することができる。ドレイン/ソース側にすぐ隣接するワードライン(例えばラインWL1、WL3)に中間電圧Vn−1が供給される。一つの実施形態では、この中間電圧はVddであってよい。次のドレイン/ソース側隣のラインに0Vが供給され、これ以外の未選択のワードラインにはVpassが供給される。
【0054】
こうした様々なプログラム禁止スキームの恩典と欠点を認識した上で、プログラム禁止スキームを、プログラミング中の特定のワードラインに基づいて選択的に選ぶことを提案する。SBは、高いワードラインにおいてよりも低いワードラインにおいて上手く示されている。これに対し、EASB、REASBは低いワードラインにおいてよりも高いワードラインにおいて上手く示されており、さらにREASBは、説明したさらなる改善を実証している。
【0055】
図16は、非限定的な例示であるが、選択プログラム禁止スキームを適用する様々なオプションの表を示している。選択プログラム禁止スキームは、プログラミング中のワードラインに基づいている。これらのオプションは、32個のメモリセルNANDストリングを用いて説明されているが、実施形態はこれに限定されるものではないことが理解されるだろう。第1の方法では、ワードラインは2つの領域に分割される。WL0からWLn−1までの第1領域内では、選択したワードラインをプログラミングする場合、禁止されたメモリセルのNANDストリングに第1プログラム禁止スキームを適用する。WLnからWL31までの第2領域内では、第2プログラム禁止スキームを適用する。一つの実施形態では、第1プログラム禁止スキームPIS1はセルフブースティングスキームであり、第2プログラム禁止スキームPIS2は消去範囲セルフブースティングスキームか、修正された消去範囲セルフブースティングスキームである。WL0からWLn−1までのワードラインにセルフブースティングを利用することで、高いワードラインでのセルフブースティングにおいて確認された問題を最小化できる。同様に、ワードラインWLn+1からWL31にREASBを利用することで、低いワードラインにおいて確認されたREASBの問題を最小化できる。一つの実施形態では、PIS1スキームを使用してプログラミングされたワードライン(例えばSB)の数は4個、PIS2スキームを使用してプログラミングされたワードラインの数は28個である。別の実施形態では、これ以外のワードライン範囲の使用が可能である。
【0056】
図16の第2方法で説明しているように、ワードラインに基づいて使用できる異なるプログラム禁止スキームの数は2個に限定されない。この第2の方法では、ワードラインは3つの領域に分割される。WL0からWLn−1までの第1領域内では、第1プログラム禁止スキームPIS1が適用される。WLnからWLm−1までの第2領域内では、第2プログラム禁止スキームPIS2が適用される。WLmからWL31までの第3領域内では、第3プログラム禁止スキームPIS3が適用される。一つの実施形態では、PIS1はセルフブースティングスキームであり、PIS2は消去範囲又は修正消去範囲セルフブースティングスキーム、PIS3は修正消去範囲セルフブースティングスキームである。一つの実施形態では、PIS1スキームを使用してプログラミングされるワードラインの数は4個、PIS2スキームを使用してプログラミングされる数は8個、PIS3スキームを使用してプログラミングされる数は20個である。第1方法と同様に、多様な範囲のワードラインの使用が可能である。
【0057】
図16の第3方法は、プログラミングされているワードラインに応じて、任意数のプログラム禁止スキームを適用できることを説明している。この第3方法では、NANDストリングの各ワードラインに多様なプログラム禁止スキームを利用している。
【0058】
プログラム電圧パルスの増加速度を操作することで、プログラミング中のワードラインに結合した未選択のメモリセルに対するプログラム妨害を最小化できることもわかっている。図7に示すように、プログラミング中には、選択ワードラインに印加されるプログラム電圧パルスがいくらか傾斜する。プログラム妨害とプログラム電圧パルスの傾斜との相関関係が分かっている。さらに、傾斜によるプログラム妨害の影響は、早くにプログラミングされる低いワードラインにおいてより大きいこともわかっている。
【0059】
したがって、プログラム電圧パルス傾斜又は勾配速度を、プログラミング中のワードラインに基づいて選択することを提案する。図17は、2個のプログラム電圧パルス信号を示す。信号502は、図7に示したものと同じ1パルスの信号を示す。パルス502では、比較的急あるいは高速のプログラム電圧パルス勾配速度が見られる。信号504は、勾配速度がこれよりも緩やか又は遅速の勾配速度の別のパルスを表している。勾配速度が遅いプログラム電圧パルスを低いワードラインに印加することで、プログラム妨害量が減少する。低いワードラインのみに遅い速度を選ぶことで性能が向上する。より高いワードラインは、プログラム電圧勾配速度に起因する妨害の量が少ないことが分かっている。遅速勾配速度信号の印加先として様々なワードライン範囲を選択できる。これに加え、多数多様な勾配速度信号を使用できる。
【0060】
図18は、プログラミング中のワードラインに基づいてプログラム電圧勾配速度を選択するために使用される3つの様々なオプションを含んでいる。第1の方法では、ワードラインは2つの範囲に分割され、第1範囲(WL0〜WLn−1)内でワードラインのプログラミング中に、第1プログラム電圧パルス勾配速度PPR1が適用される。一方、第2領域(WLn〜WL31)内でワードラインのプログラミング中に、第2プログラム電圧パルス勾配速度PPR2が適用される。PPR1はPPR2よりも遅い勾配速度を含むことができるため、第1範囲における低いワードライン上でのメモリセルのプログラム妨害が最小化される。
【0061】
方法2、方法3は、2つよりも多い勾配速度の使用が可能であることを説明している。方法2では、ワードラインWL0〜WLn−1に第1勾配速度PPR1を使用し、ワードラインWLn〜WLm−1に第2勾配速度を使用し、ワードラインWLm〜WL31に第3勾配速度を使用している。PPR1はPPR2よりも遅く、PPR2はPPR3よりも遅くてよい。こうしたスキームは、メモリシステムの性能を維持しながら、プログラム妨害を最小化することができる。方法3では、各ワードラインに別々の勾配速度を使用できる。一つの実施形態では、勾配速度は高いワードラインのそれぞれと共に上昇する。
【0062】
多様なプログラム電圧パルス勾配速度の使用を、様々なプログラム禁止スキームの使用と組み合わせることができる。例えば、図16の方法1と図18の方法1を組み合わせることで、プログラム禁止スキームに、選択プログラム電圧パルス勾配速度の適用が含まれるようにすることができる。これらの方法を組み合わせれば、ワードラインWL0〜WLn−1のプログラミング時に、遅速勾配速度PPR1をPIS1(例えばセルフブースティング)と共に使用できるようになる。又、ワードラインWLn〜WL31のプログラミング時に、高速勾配速度PPR2をPIS2(例えばREASB)と共に使用することができる。図16、図18に示す方法の多様な組み合わせと応用は、実施形態に従って使用できる。
【0063】
図19は、1ブロックのメモリセルをプログラミングする一実施形態によるフローチャートである。一実施形態では、図19に示す方法を図8のステップ360で実行している。プログラム電圧パルスを印加する度に、図19の方法を実行して、未選択のNANDストリング内のチャネル電位をブーストさせ、プログラム妨害の発生を最小化することができる。
【0064】
図19は、ステップ550にて開始する。ステップ550では、選択メモリブロックのワードラインのどの範囲に、プログラム電圧信号を印加する選択ワードラインが含まれているかを決定する。例えば、図16を参照すると、ステップ550は、選択ワードラインが、WL0〜WLn−1、又はWLn−WL31のどちらの範囲内であるかを決定することができる。他の実施形態では、これよりも多くの範囲が使用される(例えば図16の方法2)。この場合、ステップ550は、複数の範囲のどこに、選択ワードラインが含まれているかを決定する。一つの実施形態では、各ワードラインが自己の範囲となっている場合、各ワードラインにそれぞれ異なるスキームを適用することができる。
【0065】
ワードラインの範囲が決定すると、これに対応するプログラム禁止スキームを選択することができる。図16の方法1では、ワードラインがWL0〜WLn−1にある場合にはスキームPIS1を選択し、ワードラインがWLn〜WL31にある場合にはスキームPIS2を選択する。これよりも多くの範囲を使用する場合には、より多くのスキームを使用することができ、又、より多数のスキームから選択を行うことになる。一つの実施形態では、独立したワードラインのそれぞれについて選択スキームが選択される。プログラム禁止スキームの選択に、プログラム電圧パルス勾配速度の選択を含めることが可能である。一つの実施形態では、勾配速度は、プログラム禁止スキームの特定の印加条件に加えて選択される。
【0066】
ステップ554では、禁止対象のメモリセルを含んでいるストリングのプログラミングが禁止される。プログラミングを禁止するためには、例えば、これらストリングのビットラインをVddにまで上昇させる。ステップ556では、次のパルス中にプログラミングされるメモリセルを含んだ各NANDストリングのビットラインを0Vに設定し、プログラミング可能にする。ステップ558では、選択されたプログラム禁止スキームの印加条件(ステップ552)が付加される。例えば、EASBを使用している場合には、ソース側に隣接するワードラインに0Vが印加され、これ以外の未選択のワードラインにはVpassが印加される。一つの実施形態では、ステップ558での印加条件の設定を、ステップ554及び/又はステップ556により同時に実行している。ステップ560にて、使用可能となったビットラインのメモリセルをプログラミングするために、選択ワードラインにプログラム電圧信号Vpgmが印加される。いくつかの実施形態では、ステップ560にて、ステップ552で選択された勾配速度を有するプログラム電圧パルスを印加する。
【0067】
プログラム禁止スキームの有効性において温度も役割を果たすことがわかっている。又、いくつかのスキームは高温にて好適に機能し、その他のスキームは低温で好適に機能することがわかっている。一つの実施形態では、不揮発性記憶システムの温度を使用して、プログラミング中に適切なプログラム禁止スキームを選択している。温度センサ317は不揮発性メモリシステム(図5)を設けられており、プログラミング動作の前又は最中に温度を検知することができる。状態マシン316は、センサ317から温度データを受信して、選択したメモリブロックに、関連するプログラム禁止スキームを適用することができる。
【0068】
図20は、温度を使用して特定のプログラム禁止スキームを選択する一つの実施形態によるフローチャートである。図19と同様に、図8のステップ360にてプログラム電圧パルスの印加中に図20の方法を使用することができる。ステップ570にて、温度センサが記憶システムの温度を検知する。ステップ572で、少なくとも検知された温度の一部に基づいて、プログラム禁止スキームが選択される。例えば、セルフブースティングは高温でよく機能し、一方、消去範囲のセルフブースティングと修正消去範囲セルフブースティングは低温でよく機能することがわかっている。そのため、一つの実施形態では区切り点温度が提供される。検知した温度が区切り点よりも高い場合、ステップ572でセルフブースティングが選択される。検知した温度が区切り点よりも低い場合には、修正消去範囲セルフブースティングが選択される。これ以外の応用形も使用できる。これらの応用形には、2つよりも多いスキーム、従って2つよりも多い区切り点レベルの使用が含まれるが、しかしこれに限定されるものではない。SB、REASB以外のスキームの使用も可能である。
【0069】
ステップ574で、禁止対象であるメモリセルを含んだNANDストリングが、これらストリングのビットライン電圧を上昇させることにより、それ以上のプログラミングを禁止される。ステップ576で、プログラミング対象であるメモリセルを含んだNANDストリングのプログラミングが、これらのビットラインに0ボルトを印加することにより可能となる。ステップ578にて、選択された禁止スキームの印加条件が付加される。一つの実施形態では、ステップ574、576が同時に実行される。一つの実施形態では、これらのステップはステップ578の一部として実行される。印加条件が付与された後に、ステップ580にて、選択ワードラインにプログラム電圧パルスが印加される。
【0070】
上述した例は、NANDタイプのフラッシュメモリに関連して提供されたものである。しかし、本発明の原理は、ブースティングを利用する別タイプの不揮発性メモリにも適用され、このブースティングには、既存のものと、開発中の新規技術を使用するためにこれから考案されるものとが含まれる。
【0071】
ここまで、本発明の詳細な説明を例証及び説明の目的で提示してきた。本発明は、ここで開示した厳密な形式に徹底又は限定されるものではない。上述の示唆に関連して多くの修正及び応用が可能である。説明された実施形態は、本発明及びその実用的な使用の原理を最良に説明し、これにより等業者が本発明を、考案された特定の使用に合うように様々な実施形態において、又、様々な修正を加えて最良な形で利用できるように選択されたものである。本発明の範囲は添付の請求項によって定義されるものとする。
【技術分野】
【0001】
本発明は、概して不揮発性メモリ装置のプログラミング技術に関する。
【背景技術】
【0002】
半導体メモリ装置は、様々な電子装置に使用されてポピュラーになっている。例えば、不揮発性半導体メモリは、携帯電話、デジタルカメラ、パーソナルデジタルアシスタント、モバイルコンピュータ、非モバイルコンピュータ、及びその他の装置に使用されている。その中でも最も普及している不揮発性半導体メモリは、フラッシュEEPROMを含む電気的消去プログラミングが可能な読み取り専用メモリ(EEPROM)と、電子的プログラミングが可能な読み取り専用メモリ(EPROM)である。
【0003】
フラッシュメモリシステムの一例は、2個の選択ゲートの間に直列配置された複数のトランジスタを内蔵したNAND構造を使用する。直列したトランジスタと選択ゲートはNANDストリングと呼ばれる。図1は、1個のNANDストリングを示す平面図である。図2はその等価回路である。図1、図2に示すNANDストリングは、第1選択ゲート120と第2選択ゲート122の間に直列配置された4個のトランジスタ100、102、104、106を備えている。選択ゲート120は、ビットライン末端126を介してNANDストリングをビットラインに接続する。選択ゲート122は、ソースライン末端128を介してNANDストリングをソースラインに接続する。選択ゲート120は、選択ゲート120の制御ゲート120CGに適切な電圧が印加されることによって制御される。選択ゲート122は、選択ゲート122の制御ゲート122CGに適切な電圧を印加することで制御される。トランジスタ100、102、104、106のそれぞれは、制御ゲート及びフローティングゲートを備えている。例えば、トランジスタ100は、制御ゲート100CGとフローティングゲート100FGを備えている。トランジスタ102は、制御ゲート102CGとフローティングゲート102FGを備えている。トランジスタ104は、制御ゲート104CGとフローティングゲート104FGを備えている。トランジスタ106は、制御ゲート106CGとフローティングゲート106FGを備えている。制御ゲート100CGはワードラインWL3に接続しており、制御ゲート102CGはワードラインWL2に接続しており、制御ゲート104CGはワードラインWL1に接続しており、制御ゲート106CGはワードラインWL0に接続している。
【0004】
図3は、上述したNANDストリングの断面図である。図3に示すように、NANDストリングのトランジスタ(セル又はメモリセルとも呼ばれる)は、pウェル領域140内に形成されている。各トランジスタは、制御ゲート(100CG,102CG,104CG、106CG)とフローティングゲート(100FG,102FG,104FG,106FG)で構成された積層ゲート構造を備えている。フローティングゲートは、pウェルの表面上の酸化膜あるいは他の誘電性複合膜の頂部に形成されている。制御ゲートは、フローティングゲートの上に設けられている。制御ゲートとフローティングゲートの間には、両者を分離させるための酸化膜、又は他の隔離誘電層が設けられている。図3では、トランジスタ120、122の制御ゲートとフローティングゲートも示されていることに留意する。しかし、トランジスタ120、122の場合、制御ゲートとフローティングゲートは電気的に接続している。メモリセル(100、102、104、106)の制御ゲートはワードラインを形成している。隣接した複数のセルが、N+ドープした層130、132、134、136、138を共用しているので、これらのセルがお互い連続接続してNANDストリングを形成している。N+ドープした層は、各セルのソース及びドレインを形成している。例えば、N+ドープした層130は、トランジスタ122のドレイン、トランジスタ106のソースとして機能し、N+ドープした層132は、トランジスタ106のドレイン、トランジスタ104のソースとして機能し、又、N+ドープした領域134は、トランジスタ104のドレイン、トランジスタ102のソースとして機能し、N+ドープした領域136はトランジスタ102のドレイン、トランジスタ100のソースとして機能し、N+ドープした層138はトランジスタ100のドレイン、トランジスタ120のソースとして機能する。N+ドープした層126はNANDストリングのためのビットラインに接続し、一方、N+ドープした層128は複数のNANDストリングの共通のソースラインに接続する。
【0005】
図1〜3はNANDストリング内の4個のメモリセルを示すが、この4個のトランジスタの使用は単に一例として提供されたものであることに留意する。NANDストリングに設けるメモリセルの数は4個より少なくても、4個より多くてもよい。例えば、NANDストリングによっては、8個、16個、32個、その他の個数のメモリセルを設けている。ここでの説明は、NANDストリング内の特定のメモリセル数に限定されるものではない。
【0006】
NAND構造を使用した一般的なフラッシュメモリシステムの構造は、複数のNANDストリングを備えている。例えば、図4は、メモリアレイの3つのNANDストリング202、204、206を示しており、これらはより多数のNANDストリングを備えている。図4のそれぞれのNANDストリングは、2個の選択トランジスタと4個のメモリセルを備えている。例えば、NANDストリング202は、選択トランジスタ220、230と、メモリセル222、224、226、228を備えている。NANDストリング204は、選択トランジスタ240、250と、メモリセル242、244、246、248を備えている。各ストリングは、その選択トランジスタ(例えば、選択トランジスタ230、250)によってソースラインに接続している。選択ラインSGSは、ソース側の選択ゲートを制御するために使用される。様々なNANDストリングが、選択ラインSGDにより制御される選択トランジスタ220、240等によって、それぞれ対応するビットラインに接続している。別の実施形態では、選択ラインは必ずしも共用されなくてもよい。ワードラインWL3は、メモリセル222、242の制御ゲートに接続している。ワードラインWL2は、メモリセル224、244の制御ゲートに接続している。ワードラインWL1は、メモリセル226、246の制御ゲートに接続している。ワードラインWL0は、メモリセル228、248の制御ゲートに接続している。同図からわかるように、各ビットラインと、これに対応するNANDストリングはメモリセルのアレイの列群を備えている。ワードライン(WL3,WL2,WL1,WL0)はアレイの行群を備えている。各ワードラインは、この行群内の各メモリセルの制御ゲートに接続している。例えば、ワードラインWL2はメモリセル224、244、252の制御ゲートに接続している。
【0007】
各メモリセルはデータ(アナログ又はデジタル)を記憶できる。1ビットのデジタルデータを記憶する場合、使用可能なメモリセルの閾電圧の範囲が2つの範囲に分割され、それぞれ論理データ「1」,「0」が指定される。NAND型フラッシュメモリの一例では、メモリセルの消去後に閾電圧は負になり、論理「1」と定義される。プログラムオペレーション後の閾電圧は正になり、論理「0」と定義される。閾電圧が負で、制御ゲートに0ボルトを印加して読み出しが試みられた場合、メモリセルがターンオンされて、論理1が記憶されていることを示す。閾電圧が正で、制御ゲートに0ボルトを印加することによって読み出し動作が試みられた場合にはメモリセルがターンオンされず、これは、論理ゼロが記憶されていることを示す。メモリセルは、例えば複数ビットのデジタルデータのような複数レベルの情報を記憶することもできる。データの複数レベル数を記憶するケースでは、使用可能な閾電圧の範囲が多数のデータレベルに分割される。例えば、4つのレベルの情報が記憶されると、データ値「11」,「10」,「01」,「00」に指定された4つの閾電圧範囲が存在することになる。NAND型メモリの一例では、消去オペレーション後の閾電圧は負であり、「11」と定義される。状態「10」,「01」,「00」に正閾電圧を使用している。
【0008】
NAND型フラッシュメモリ及びそのオペレーションの関連例が、以下の米国特許/特許出願から得ることができる。米国特許第5,570,315号、第5,774,397号、第6,046,935号、第6,456,528号、米国特許出願番号第09/893,277号(公開公報第US2003/0002348号)。これら出願の全体は本願明細書中に組み込まれる。
【発明の開示】
【発明が解決しようとする課題】
【0009】
フラッシュメモリセルをプログラミングする場合、制御ゲートにプログラム電圧を印加し、ビットラインをグラウンドする。pウェルからの電子がフローティングゲートに注入される。電子がフローティングゲート内に蓄積すると、フローティングゲートが負に帯電し、セルの閾電圧が上昇する。プログラム電圧を適切なワードラインに印加することにより、このプログラム電圧をプログラミング中のセルの制御ゲートに印加する。上述したように、このワードラインは、同じワードラインを利用する他のNANDストリングのそれぞれに含まれた1個のセルにも接続している。例えば、図4のセル224をプログラミングする場合には、セル244の制御ゲートにもプログラム電圧が印加される。これは、両方のセルが同じワードラインを共用しているためである。同じワードラインに接続している他のセルをプログラミングすることなく、ワードライン上の1個のセルをプログラミングすることが望ましい場合に問題が生じる。例えば、セル244はプログラミングせずにセル224をプログラミングすることが望ましい場合に問題が生じる。1本のワードラインに接続している全てのセルにプログラム電圧を印加するので、ワードラインに接続している未選択のセル(プログラミングされないセル)、特に、プログラミングされるべく選択されたセルに隣接しているセルも誤ってプログラミングされてしまう。例えば、セル244はセル224に隣接している。セル224をプログラミングする場合、予定外にセル244もプログラミングされてしまう虞がある。選択されたワードライン上の未選択セルの予定外のプログラミングは「プログラム妨害」と呼ばれる。
【0010】
プログラム妨害を防止するためにいくつかの技術を採用することができる。「セルフブースティング」として知られた1つの方法では、プログラミング中において、未選択のビットラインを電気的に分離するとともに、未選択のワードラインにパス電圧(例えば10ボルト)を印加する。未選択のワードラインは、未選択のビットラインに対応したNANDストリングのチャネル、ソース/ドレイン領域に結合して、未選択ビットラインのチャネル及びソース/ドレイン領域内に電圧(例えば8ボルト)を生じさせることでプログラム妨害を防止する。セルフブーストによってチャネル内の電圧がブースト(上昇)し、これによりトンネル酸化膜の電圧が降下してプログラム妨害が防止される。
【0011】
ローカルセルフブースティング(「LSB」)と消去範囲セルフブースティング(「EASB」)はいずれも、先にプログラミングされたセルのチャネルを、禁止対象のセルのチャネルから分離するよう試みる。これにより、ブーストされているチャネル内に高い電圧を維持する。例えば、図4のセル224がプログラミング中である場合、LSBとEASBが、セル244のチャネルを先にプログラミングされたセル(246、248)から分離することによって、セル244内でのプログラミングを禁止しようと試みる。こうしたブースティング技術の応用例の採用も可能である。
【0012】
不揮発性メモリのプログラミングにこれらの技術のうち1つを使用しても、プログラム妨害は依然として発生する。したがって、プログラム妨害を防止できるより優れた技術が必要である。
【課題を解決するための手段】
【0013】
不揮発性メモリシステムは、プログラム妨害を低減又は回避するようにプログラミングされる。一つの実施形態では、1個の不揮発性メモリシステムに複数のプログラミング禁止スキームを採用している。プログラミング禁止スキームは、プログラミング中のワードラインに基づいて選択される。特定のプログラミング禁止スキームは、選択ワードラインにおいて、プログラム妨害をより良く最小化又は排除することが分かっている。一つの実施形態では、プログラミング禁止を選択する工程は、プログラム電圧パルスの勾配速度を選択する工程を有している。異なる勾配速度を選択ワードラインに印加すると、プログラム妨害をより良く最小化できることが分かっている。別の実施形態では、プログラムオペレーション以前又は最中にメモリシステムの温度を検出する。このシステムの温度に基づいてプログラミング禁止スキームを選択することができる。
【0014】
一つの実施形態では、不揮発性記憶をプログラミングする方法を提供する。この方法は、複数のワードラインのどれが、プログラミング用のプログラム電圧信号を受信するかを決定する工程を備えている。選択されたワードラインは、不揮発性記憶要素の第1グループの第1不揮発性記憶要素と、不揮発性記憶要素の第2グループの第2不揮発性記憶要素とに結合している。第1不揮発性記憶要素はプログラミングを禁止され、第2不揮発性記憶要素はプログラミングされる。プログラミング禁止スキームは、プログラム電圧信号を受信するワードラインに基づいて選択される。この選択されたプログラミング禁止スキームを使用して、第1グループのチャネルの電位がブーストされる。第1グループのチャネルをブーストした後に、第2グループの不揮発性記憶要素のプログラミングが可能となる。
【0015】
別の実施形態は、不揮発性記憶の温度を決定する工程を備えた、不揮発性記憶をプログラミングする方法を提供する。不揮発性記憶は、プログラミングを禁止される不揮発性記憶要素の第1グループと、プログラミング可能となる不揮発性記憶要素の第2グループとを含んでいる。プログラミング禁止スキームは温度に基づいて選択される。こうして選択されたプログラミング禁止スキームを使用して第1グループの不揮発性記憶要素のチャネルがブーストされると、第2グループの不揮発性記憶要素のプログラミングが可能となる。
【0016】
さらに別の実施形態では、複数のワードラインと、プログラミングを禁止される第1不揮発性記憶要素を有する不揮発性記憶要素の第1グループと、プログラミングされる第2不揮発性記憶要素を有する不揮発性記憶要素の第2グループとを備えている不揮発性メモリシステムを提供する。複数のワードラインと、不揮発性記憶要素の第1及び第2グループと通信する管理回路要素が設けられている。この管理回路要素は、複数のワードラインのうちのどれがさらに第2不揮発性記憶要素にも結合しているかを決定することによって、第2不揮発性記憶要素をプログラミングする。このワードラインは、第1不揮発性記憶要素に結合した第1ワードラインである。管理回路要素は、プログラミング用に選択した第1ワードラインに基づいて、プログラミング禁止スキームを選択する。選択したプログラミング禁止スキームを使用して、第1グループの不揮発性記憶要素のチャネルの電位をブーストすると、第2グループの不揮発性記憶要素がプログラミング可能となる。
【0017】
別の実施形態では、第1ワードラインに結合した1つ又は複数の不揮発性記憶要素をプログラミングする工程を備えた、不揮発性記憶のプログラミング方法を提供する。第1ワードラインをプログラミングする工程は、プログラミングを禁止された第1不揮発性記憶要素を有する不揮発性記憶要素の第1グループのチャネルの電位をブーストする工程を有している。第1不揮発性記憶要素は第1ワードラインに結合している。第1プログラミング禁止スキームに従ってブースティングが達成されると、プログラミング対象である第2不揮発性記憶要素を含んでいる不揮発性記憶要素の第2グループのプログラミングが可能となる。第2不揮発性記憶要素は第1ワードラインに結合されている。この方法はさらに、プログラミング禁止対象である第3不揮発性記憶要素を含んでいる不揮発性記憶要素の第1グループのチャネルの電位をブースティングすることで、第2ワードラインに結合している1つ又は複数の不揮発性記憶要素をプログラミングする工程を備えている。第3不揮発性記憶要素は第2ワードラインに結合している。第2プログラミング禁止スキームに従ってブースティングを達成することで、プログラミング対象である第4不揮発性記憶要素を有する第2グループの不揮発性記憶要素のプログラミングが可能となる。第4不揮発性記憶要素は第2ワードラインに結合している。
【0018】
本発明のこれ以外の特徴、態様、目的は、明細書、図面、特許請求の範囲を考察することで得られる。
【図面の簡単な説明】
【0019】
【図1】NANDストリングの平面図である。
【図2】図1に示したNANDストリングの等価回路の線図である。
【図3】図1のNANDストリングの断面図である。
【図4】3個のNANDストリングを示す回路線図である。
【図5】本発明の様々な局面を実現できる一実施形態の不揮発性メモリシステムのブロック線図である。
【図6】例示的なメモリアレイ構成を示す。
【図7】本発明の実施形態に従って、選択ワードラインに印加できる例示的なプログラム/検証電圧信号を示す。
【図8】一つの実施形態に従ってプログラミング動作を実行する例示的なフローチャートである。
【図9】2つの状態にプログラミングされたメモリセルのグループの例示的な閾分布を示す。
【図10】4つの状態にプログラミングされたメモリセルのグループの例示的な閾分布を示す。
【図11】メモリセルのグループの例示的な閾分布と、マルチ状態メモリセルをプログラミングする例示的なプロセスを示す。
【図12】例示的なNANDストリングとセルフブースティングプログラミング禁止スキームの断面図である。
【図13】例示的なNANDストリングと消去範囲セルフブースティングプログラミング禁止スキームの断面図を示す。
【図14】例示的なNANDストリングと修正消去範囲セルフブースティングプログラミング禁止スキームの断面図を示す。
【図15】例示的なNANDストリングとローカルセルフブースティングプログラミング禁止スキームの断面図を示す。
【図16】一つの実施形態による、異なるプログラミング禁止スキームを利用する例示的な方法を示す表である。
【図17】一つの実施形態による、様々なプログラム電圧パルスの傾斜を示すグラフである。
【図18】一つの実施形態による、異なるプログラム電圧パルス勾配速度を利用する例示的的な方法を示す表である。
【図19】プログラミング中のワードラインに基づいて異なるプログラミング禁止スキームを利用するための、一つの実施形態によるフローチャートである。
【図20】メモリシステムの温度に基づいて異なるプログラミング禁止スキームを利用するための一つの実施形態によるフローチャートである。
【発明を実施するための形態】
【0020】
図5は、本発明を実施するために使用可能なフラッシュメモリシステムの一実施形態のブロック線図である。メモリセルアレイ302は、列群制御回路304と、行群制御回路306と、cソース制御回路310と、pウェル制御回路308によって制御される。列群制御回路304は、メモリセルに記憶されたデータを読み出し、プログラムオペレーション中におけるメモリセルの状態を決定し、ビットラインの電位レベルを制御するためにメモリセルアレイ302のビットラインに接続している。上記ビットラインの電位レベルの制御によって、プログラミング及び消去の促進又は禁止が行われる。行群制御回路306は、ワードラインから1つを選択するために、読み出し電圧を印加するために、列群制御回路304によって制御されたビットライン電位レベルと組み合わせたプログラム電圧を印加するために、消去電圧を印加するためにワードラインに接続している。Cソース制御回路310は、メモリセルに接続した共有ソースライン(図6中に「Cソース」として示す)を制御する。pウェル制御回路308は、pウェル電圧を制御する。
【0021】
メモリセルに記憶されたデータが列群制御回路304によって読み出され、データ入力/出力バッファ312を介して外部I/Oラインへ出力される。メモリセルに記憶するプログラムデータが外部I/Oラインを介してデータ入力/出力バッファ312に入力され、列群制御回路304へ転送される。外部I/Oラインは制御装置318に接続している。
【0022】
フラッシュメモリ装置を制御する命令データが制御装置318に入力される。この命令データが、要求されたオペレーションをフラッシュメモリに通知する。入力されたこの命令は、列群制御回路304、行群制御回路306、cソース制御310、pウェル制御回路308、データ入力/出力バッファ312を制御する状態マシン316に転送される。状態マシン316はさらに、READY/BUSY、又はPASS/FAILのようなフラッシュメモリの状態データを出力することができる。
【0023】
制御装置318は、パーソナルコンピュータ、デジタルカメラ、パーソナルデジタルアシスタント等のようなホストシステムに接続しているか、又は接続可能である。制御装置318は、メモリアレイ302にデータを記憶せよ、又はメモリアレイ302からデータを読み出せといった命令を開始するホストと通信し、こうしたデータの提供又は受信を行う。制御装置318はこうした命令を命令信号に変換する。この命令信号は、状態マシン316と通信している命令回路314が解釈及び実行することができる信号である。一般に、制御装置318は、メモリアレイに書き込み中、又はこれから読み出し中であるユーザデータのためのバッファメモリを含んでいる。
【0024】
1つの例示的なメモリシステムは、制御装置318とそれぞれがメモリアレイと関連する制御とを含んでいる1つ又は複数の集積回路チップとを実装した1つの集積回路と、入力/出力と、状態マシン回路とを備えている。1つ又は複数の集積回路チップ上でシステムのメモリアレイと制御回路を統合するトレンドがある。メモリシステムはホストシステムの部分として組み込むか、又は、ホストシステム内に取り外し可能に挿入されるメモリカード(若しくは他のパッケージ)内に内蔵することができる。このようなカードにはメモリシステム全体(例えば、制御装置を含む)、又は関連する周辺回路を装備したメモリアレイ(一又は複数)(ホスト内に制御装置又は制御機能が組み込まれたもの)のみが実装されていてよい。したがって、制御装置をホスト内に組み込むか、取り外し可能なメモリシステム内に実装することが可能である。
【0025】
図6には、メモリセルアレイ302の構造の一例が示されている。一例として、1024個のブロックに区分されたNANDフラッシュEEPROMについて説明する。各ブロックに記憶されたデータが同時に消去される。一つの実施形態では、ブロックは同時に消去されるセルの最小単位である。この例では、各ブロック内に偶数の列群と奇数の列群に分割された8512個の列群が存在する。ビットラインも偶数ビットライン(BLe)と奇数ビットライン(BLo)に分割されている。図6は、直列接続してNANDストリングを形成している4個のメモリセルを示している。各NANDストリングに4個のセルが含まれた状態で示しているが、使用するセルの個数は4個よりも多くても少なくてもよい(例えば16個、32個、その他)。NANDストリングの1つの末端は、第1選択トランジスタSGDを介してこれに対応したビットラインに接続し、又、他の末端は第2選択トランジスタSGSを介してcソースに接続している。
【0026】
一つの実施形態では、読み出し及びプログラミングオペレーション中に、4256個のメモリセルが同時に選択される。これらの選択されたメモリセルは、同一のワードライン(例えばWL2−i)と、同種のビットライン(例えば偶数ビットライン)を有する。したがって、532バイトのデータの読み出し及びプログラミングを同時に行うことができる。同時に読み出されるとともにプログラミングされるこれら532バイトのデータは、論理ページを形成する。したがって、この例においては、1つのブロックが少なくとも8ページを記憶できる。各メモリセルが2ビットのデータ(例えばマルチレベルセル)を記憶する場合、1つのブロックが16ページを記憶する。
【0027】
実施形態に従って別のアーキテクチャも使用できる。一つの実施形態では、全てのビットラインアーキテクチャを利用することで、ビットラインが偶数と奇数の列群に分割されないようにすることができる。こうした実施形態では、読み出し及びプログラミングオペレーション中に、ブロック内の各ビットラインが同時に選択される。共通のワードラインに沿っており、任意のビットラインに接続しているメモリセルは、同時にプログラミングされる。
【0028】
奇数/偶数ビットラインプログラミングを使用するアーキテクチャの例は、米国特許出願6,522,580号、6,643,188号に見ることができ、これら両方の出願の全体は参照することにより本願明細書に組み込まれる。全てのビットラインプログラミングを使用するアーキテクチャに関するさらなる情報は、参照することにより本願明細書にその全体が組み込まれる次の米国特許出願文書に見ることができる:米国特許出願公報US2004/0057283号;米国特許出願公報US2004/0060031号;米国特許出願公報US2004/0057285号;米国特許出願公報US2004/0057287号;米国特許出出願願公報US2004/0057318号、米国特許出願公報US2003/0161182号;米国特許出願公報US2004/0047182号。これに加え、2005年4月5日に出願の米国特許出願11/099,133号、「COMPENSATING FOR FLOATING GATE COUPLING DURING READ OPERATIONS」は、本願明細書に参照することにより全体が組み込まれ、全ビットライン及び奇数/偶数ビットライン両方のプログラミングアーキテクチャのためのフルシーケンス及びツーパス・プログラミングの例を説明している。
【0029】
一つの実施形態では、ソース及びビットラインの浮遊中に、pウェルを消去電圧(例えば20ボルト)にまで上昇させ、選択したブロックのワードラインをグラウンドすることによって、メモリセルの消去を行う。静電結合によって、未選択のワードライン(例えば、未選択で消去されないブロック内のもの)、ビットライン、選択ライン、cソースも高い正電位(例えば20V)にまで上昇する。これにより、選択されたブロックのメモリセルのトンネル酸化膜層に強い電界が加わり、フローティングゲートの電子が基板に向けて放出され、選択されたメモリセルのデータが消去される。フローティングゲートからpウェル領域へ十分な電子が放出すると、選択されたセルの閾電圧が負になる。メモリアレイ全体、アレイの複数のブロック、あるいは別のユニットのセルに対して消去を実行することができる。
【0030】
読み出し及び検証オペレーションでは、選択されたブロックの選択ゲート(SGD、SGS)が1つ又は複数の選択電圧にまで上昇され、一方、選択されたブロックの未選択のワードライン(例えばWL0,WL1,WL3)は、トランジスタをパスゲートとして動作させるために、読み出しパス電圧(例えば4.5ボルト)にまで上昇される。選択されたブロックの選択ワードライン(例えばWL2)は基準電圧に接続している。この基準電圧のレベルは、懸案のメモリセルの閾電圧がこのようなレベルよりも高いか低いかを決定できるように、各読み出し及び検証オペレーションに指定されている。例えば、1ビットのメモリセルの読み出しオペレーションでは、閾電圧が0Vよりも高いかどうかを決定できるように、選択ワードラインWL2はグラウンドされる。1ビットメモリセルの検証オペレーションでは、プログラミングが進行にするにつれて閾電圧が0.8Vに達したか否かが検証されるように、選択ワードラインWL2が例えば0.8Vに接続している。ソースとpウェルは、読み出し及び検証の最中はゼロボルトにある。選択されたビットライン(BLe)は、例えば0.7Vのレベルにプレチャージされる。閾電圧が読み出し又は検証レベルよりも高い場合は、関連するメモリセルが非伝導性を示すために、懸案のビットライン(BLe)の電位レベルが高レベルに維持される。これに対し、閾電圧が読み出し又は検証レベルよりも低い場合には、関連するメモリセルが伝導性を示すために、懸案のビットライン(BLe)の電位レベルが例えば0.5V未満といった低レベルにまで低下する。メモリセルの状態は感知増幅器によって検出される。この感知増幅器はビットラインに接続しており、発生したビットライン電圧を感知する。メモリセルがプログラムされたか消去されたかの違いは、フローティングゲートに負の電荷が記憶されているか否かによって決まる。例えば、負の電荷がフローティングゲートに記憶されていれば、閾電圧はより高くなり、トランジスタは拡張オペレーションモードにあり得る。
【0031】
上述した消去、読み出し、検証オペレーションは、技術上知られた技術に従って実行される。したがって、その詳細の多くは当業者によって変更が可能である。
【0032】
メモリセルをプログラミングする一例では、ドレインとpウェルに0ボルトが印加されるとともに、制御ゲートが上昇する一連のプログラミングパルスを受信する。一実施形態では、一連のパルスの高さは15から25ボルトである。別の実施形態では、一連のパルスの範囲は異なっていてよく、例えば12ボルトの開始レベルを持ったものであってもよい。メモリセルのプログラミング中、プログラミングパルスどうしの間の期間内に検証オペレーションが実行される。即ち、並列プログラミング過程にある1グループのセル内の各セルのプログラミングレベルが各プログラミングパルスの間に読み出され、プログラミングレベルがプログラムされた検証レベルに達したか、又は超えたか否かが決定される。プログラミングを検証する1つの手段に、特定の比較点において伝導性を検査するものがある。例えばNANDセルにおいてプログラムの完了が検証されたセルは、後の全てのプログラミングパルスについてビットライン電圧を0からVdd(例えば2.5ボルト)に上昇させてこれらのセルのプログラミング工程を終了することで、ロックアウトされる。いくつかのケースではパルスの個数が限定される(例えば20個)。又、所与のメモリセルが最後のパルスによって完全にプログラムされなかった場合にはエラーの可能性がある。いくつかの実施例では、メモリセルはプログラミングの前に(ブロック単位又はその他の単位で)消去される。
【0033】
図7は、一実施形態によるプログラム電圧信号を示す。この信号は、上昇するパルスの集合を有する。パルスの高さは、各パルスと共に所定のステップサイズだけ上昇する。複数ビットのデータを記憶するメモリセルを含む1つの実施形態では、例えばステップサイズが0.2ボルトである。各プログラムパルスの間には検証パルスが存在する。図7の信号は4つの状態のメモリセルを仮定しているため、3つの検証パルスが含まれる。例えば、プログラミングパルス330、332の間には3つの連続した検証パルスが存在する。第1検証パルス334はゼロボルトの検証電圧レベルである。第1検証パルスの後には、第2検証電圧レベルにおける第2検証パルス336が続く。第2検証パルス336の後には、第3検証電圧レベルにおける第3検証パルス338が続く。マルチ状態メモリセルはデータを8個の状態に記憶することができる。このマルチ状態メモリセルは、7個の比較点について検証オペレーションを実行する必要がある。そのため、2つの連続プログラミングパルスの間で7個の検証オペレーションを7個の検証レベルで実行するために、7個の検証パルスが連続的に付加される。本システムは、7個の検証オペレーションに基づいてメモリセルの状態を決定することができる。検証に要する時間的負担を軽減する1つの手段は、より効率的な検証工程を利用するものである。これは例えば、2002年12月5日出願の米国特許出願第10/314,055号の「Smart Verify for Multi−State Memories」に開示されおり、これら全ては本願明細書中に参照することにより組み込まれる。
【0034】
図8は、不揮発性メモリシステムのプログラミング方法を説明するフローチャートである。当業者には明白なように、本開示の範囲及び精神の範疇に留めながら、様々なステップを特定のアプリケーション又は実施に応じて変更、追加、削除することができる。様々な実施において、メモリセルはプログラミング前に(ブロック又は他の単位にて)消去される。図8の(及び図5を参照)ステップ350では、制御装置318から発行されたデータロード命令が命令回路314に入力することで、データがデータ入力/出力バッファ312に入力できるようになる。この入力データは命令として認識され、図示にはない命令ラッチ信号を介し状態マシン316によりラッチされ、命令回路314に入力される。ステップ352では、ページアドレスを表すアドレスデータが制御装置318から行群制御装置306に入力される。この入力データはページアドレスとして認識され、状態マシン316を介してラッチされ、その後、命令回路314に入力されたアドレスラッチ信号によって実行される。ステップ354で、データ入力/出力バッファ312に532バイトのプログラムデータが入力される。この532バイトのプログラムデータは、ここで説明した特定の実現に特化したものであって、これ以外の実現にはそれぞれ多様なサイズのプログラムデータが必要であり、利用されることが留意されるべきである。このデータは、レジスタ内で、選択されたビットラインについてラッチされる。いくつかの実施形態では、データはさらに、第2レジスタ内で、検証オペレーションで使用するために選択されたビットラインについてラッチされる。ステップ356では、制御装置318がプログラム命令を発行し、これがデータ入力/出力バッファ312に入力される。この命令は、命令回路314に入力された命令ラッチ信号を介し、状態マシン316によってラッチされる。
【0035】
ステップ358では、Vpgm、選択ワードラインに印加されたプログラムパルス電圧レベルが開始パルス(例えば15ボルト)に初期化され、状態マシン316によって維持されたプログラムカウンタPCが0に初期化される。ステップ360で、選択ワードライン、例えば図4のWL2にプログラム電圧(Vpgm)パルスが印加される。プログラミング対象のメモリセルを含んでいるビットラインはグラウンドされてプログラミング可能となり、一方、これ以外のビットラインはVddに接続され、プログラミングパルスのアプリケーション中のプログラミングが禁止される。ステップ360に含まれる様々なブーティング及びプログラミング禁止システム/技術の更なる詳細は、以下で述べる。
【0036】
ステップ362では、選択したメモリセルの状態を検証する。選択したセルのターゲット閾電圧が適切なレベル(例えば、論理0のプログラムレベル、又はマルチ状態セルの特定の状態)に達したことが検出されると、選択されたセルが、ターゲット状態にプログラミングされたと検証される。閾電圧が適切なレベルに達していないと検出されると、選択されたセルは、ターゲット状態にプログラミングされたと検証されない。ステップ362にて、ターゲット状態にプログラミングされた検証されたセルは、これ以上のプログラミングから除外される。ステップ364で、プログラミング対象である全てのセルが、適切なデータ記憶レジスタをチェックすることによって、関連する状態にプログラムされるように検証されたかどうかが決定される。このデータ記憶レジスタは、こうした状態を検出し、その旨を発信するように設計されている。このように検証されたら、選択された全てのメモリセルはそのターゲット状態にプログラミング及び検証されているため、プログラミング工程は無事終了である。ステップ366にて合格状態が報告される。ステップ364にて、全てのメモリセルが検証されなかったと決定された場合、プログラミング工程は継続する。ステップ368にて、プログラムカウンタPCがプログラム限度値に対してチェックされる。プログラム限度値の一例は20である。プログラムカウンタPCが20未満でない場合には、ステップ369にて、プログラミングが無事に完了していないメモリセルの数が所定数と等しいか、あるいはこれ未満であるかが決定される。プログラミングが無事完了していないメモリセルの数が所定数と等しい又はこれ未満である場合には、ステップ371にてこのプログラミング工程に合格のフラグが付けられ、その旨が報告される。プログラミングが無事完了していないメモリセルは、読み出し工程中にエラー修正を使用して修正することができる。これに対して、プログラミングが無事完了していないメモリセルの数が所定数よりも多い場合には、ステップ370にて、プログラミング工程に失敗のフラグが付けられ、その旨が報告される。プログラムカウンタPCが20未満である場合には、ステップ372にてVpgmレベルがステップサイズによって上昇され、プログラムカウンタPCが増加される。ステップ372の後、工程はステップ360へ戻り、次のVpgmパルスの印加を行う。
【0037】
図8のフローチャートは、2進数記憶に適用できるシングルパス・プログラミング方法を示す。例えば、マルチレベル記憶に適用でき、以降で説明しているツーパス・プログラミング方法では、複数のプログラミングステップ又は検証ステップをフローチャート一巡において利用することができる。プログラミングオペレーションの各パスにステップ360〜372を実行できる。第1パスでは、1又は複数のプログラムパルスを適用でき、その結果が検証されて、セルが適切な中間状態にあるか否かが決定される。第2パスでは、1又は複数のプログラムパルスを適用でき、その結果が検証されて、セルが適切な最終状態にあるか否かが決定される。
【0038】
成功したプログラム工程の最後では、メモリセルの閾電圧は、プログラムされたメモリセルの1つ又は複数の閾電圧分布内、あるいは消去されたメモリセルの閾電圧分布内にあるはずである。図9は、各メモリセルが1ビットのデータを記憶する場合の、メモリセルアレイの閾電圧分布を示す。図9は、消去されたメモリセルの閾電圧の第1分布380と、プログラムされたメモリセルの閾電圧の第2分布382を示す。一つの実施形態では、第1分布の閾電圧レベルは負であり、第2分布の閾電圧レベルは正である。
【0039】
図10は、各メモリセルが2ビットのデータを4個の物理状態に記憶する場合における、メモリセルアレイの例証的な閾電圧分布を示す。分布384は負の閾電圧レベルを有し、消去状態(「11」を記憶する)にあるセルの閾電圧の分布を示す。分布386は、第1プログラム状態にあり、「10」を記憶するセルの閾電圧分布を示す。分布388は、第2プログラム状態にあり、「00」を記憶するセルの閾電圧分布を示す。分布390は、第3プログラム状態にあり、「01」を記憶するセルの閾電圧分布を示す。この例では、シングルメモリセルに記憶された2ビットの各ビットが異なる論理ページを形成している。即ち、各メモリセルに記憶された2ビットの各ビットに、異なる論理ページアドレスが含まれている。四角形で示したビットは、より低いページに関連している。円形で示したビットは、より高いページに関連している。一実施形態では、グレーコードシーケンスを利用して、連続したメモリセルの物理状態に論理状態が指定されているため、フローティングゲートの閾電圧が誤って最も近接している閾電圧状態範囲にシフトした場合でも、影響を受けるのは1ビットだけである。信頼性を改善するためには、各分布を縮小化(分布を狭める)ことが好ましい。これは、分布が縮小すると読み出しマージン(隣接し合った状態閾値分布間の距離)が拡大するためである。
【0040】
図11は、4状態NANDメモリセル、例えば閾電圧分布が図10に示すもののようなアレイを含んだメモリセルをプログラミングするツーパス技術の一例を示す。第1プログラミングパスでは、セルの閾電圧レベルは、より低い論理ページにプログラミングするビットに従って設定される。このビットが論理「1」である場合には、先の消去によって適切な状態となったため閾電圧は変化しない。しかし、プログラミング対象のビットが論理「0」である場合には、セルの閾値レベルを、矢印394で示すように、閾電圧分布386内に入るよう上昇させる。これで第1プログラミングパスは終了である。
【0041】
第2プログラミングパスでは、セルの閾電圧レベルが、第1プログラミングパスによって確立された既存の論理レベルと共に、上方論理ページにプログラミングされているビットに従って設定される。上方論理ページビットが論理「1」を記憶する場合には、セルは、閾電圧分布384、386に関連した物理状態のうちの1つにあるため、プログラミングは行われない。どの物理状態にあるかは、より低いページビットのプログラミングに応じて判断され、又、閾電圧分布は両方共「1」の上方ページビットを含んでいる。しかし、上方ページビットが論理「0」となる場合には、セルに2度目のプログラミングが実行される。セル内での第1パスが閾分布384に関連した消去状態にある場合には、このセルは第2段階において、閾電圧が、矢印398で示すとおり閾分布390内に入るように上昇するようプログラミングされる。第1プログラミングパスの結果、セルが閾分布386に関連した状態にプログラムされた場合には、メモリセルは第2パスにおいて、矢印396で示すように閾電圧が閾電圧分布388内に入るまで上昇するようにさらにプログラミングされる。第2パスの結果、第1プログラミングパスの論理状態を変更することなく、セルが、上方ページについて論理「0」を記憶する状態にプログラミングされる。
【0042】
無論、メモリを4個よりも多い物理状態で動作させた場合には、定義されたメモリセルの電圧閾値ウインドウ内に、状態の数と同数の閾電圧分布が存在することになる。さらに、各分布又は各物理状態に特定のビットパターンが割り当てられているが、異なるビットパターンを同様に割り当てることも可能であり、この場合には、図9〜図11に図示した状態と異なる状態がプログラミングどうしの間に生じる。
【0043】
通常、ワードラインに沿って1つおきのセルが平行プログラミングされる。例えば、図4は、1本のワードラインWL2に沿って並んだ多数のセルのうちの3つのメモリセル224、244、252を図示している。セル224、252を含む1つおきのセルの1組は論理ページ0、1(「偶数ページ又は偶数列群」)からのビットを記憶し、一方で、セル244を含んだ1つおきのセルの別の組は論理ページ2、3(「奇数ページ又は奇数列群」)からのビットを記憶する。
【0044】
上述したように、図8のステップ360における反復のそれぞれは、パルス(Vpgm)のようなプログラミング電圧の印加を備えている。プログラム電圧を適切なワードラインに印加すると、プログラミングするために選択されたメモリセルの制御ゲートにプログラム電圧が印加される。先述したように、共通のワードラインアーキテクチャが電位を生成すると、誤って未選択のメモリセルがプログラミングされたり、あるいはプログラミング中にプログラム妨害が生じる。例えば、図4のメモリセル224をプログラミングする場合、WL2にはメモリセル244が接続しているので、メモリセル244にもプログラム電圧が印加される。プログラム妨害を所定レベル未満にするためには、プログラミングするために選択されたワードラインに接続しているが、プログラミングの対象ではないメモリセル(アドレス指定されているが、未選択のメモリセル)を含むNANDストリングのチャネルは、一般的に最小レベルよりも高いレベルにブースト(上昇)されなければならない。
【0045】
様々なブースティング又はプログラム禁止スキームを使用して、プログラム妨害を排除あるいは最小化することができる。実施形態によれば、1つの不揮発性記憶システムに複数のプログラム禁止スキームを使用して、プログラム妨害の発生を最小化できる。特定のプログラム禁止スキームは、特定のワードラインにおいて、他のプログラム禁止スキームよりも好適に機能することがわかっている。このため、一つの実施形態は、プログラミング中のワードラインに基づいて、プログラム禁止スキームを選択する工程を備えている。特定のスキームの使用に分類される様々な個数のプログラミング禁止スキーム及びワードラインの分割が使用される。
【0046】
一般的なプログラム禁止スキームの1つは、セルフブーストと呼ばれる。図12は、プログラミング工程中にプログラム禁止対象となるメモリセルを含んだNANDストリング400の印加を示している。図12では、他のNANDストリングのワードラインWL31に接続した選択メモリセルがプログラミングされている。したがって、WL31にVpgmが印加されており、NANDストリング400内でWL31に結合したメモリセルがプログラミングを禁止された状態にある。セルフブーストの原理は、プログラム妨害を低減又は排除するために、ブーストされたチャネル及びソース/ドレイン領域に依存するというものである。NANDストリング内の未選択のワードラインのそれぞれに電圧Vpassが印加される。同時に、プログラミングを禁止するために、NANDストリング400のビットラインがVddで駆動される。Vpass電圧(例えば7〜10ボルト)が未選択のビットラインに対応したNANDストリングのチャネル及びソース/ドレイン領域に結合する。これにより、WL31のメモリセルのチャネル領域、並びにNANDストリングのソース/ドレイン領域402、404、407、408、409などにブースト電圧が印加される。チャネルのブースト電圧は、メモリセル424のトンネル酸化膜にかかる電界を低下させ、誤ったプログラミングを行う可能性を減少させる。
【0047】
上述したように、メモリセルのブロックは、典型的にはソース側からドレイン側へ、例えばWL0からWL31へ連続してプログラミングされる。典型的なプログラミングシーケンスは、第1ワードラインの1つ又は複数のページをプログラミングする工程と、次に、ドレイン側に隣接したワードラインの1つ又は複数のページをプログラミングする工程と、その他を行い、これを各ワードラインのメモリセルがプログラミングされるまで継続することを備えている。プログラミング工程が、NANDストリングの最後(又は最後に近い)ワードラインのメモリセルのプログラミングを行う準備ができ、既にプログラミングされてそれ以上のプログラミングが禁止されているストリング上のセル(例えば、メモリセル412、414、420、422、及び図示にないこれ以外のもの)の全部又は多くがプログラムされている場合には、既にプログラミングされたこれらのセルのフローティングゲート内に負の電荷が存在している。このフローティングゲートの負の電荷のために、ブースト電位が十分高くなることができず、最後の(又は最後に近い)ワードラインにプログラム妨害を生じさせる可能性がある。これにより、NANDストリング400のチャネルにおけるブーストレベルが制限されて、メモリセル424にプログラム妨害が発生し得る。
【0048】
別のセルフブースト技術は、消去範囲セルフブースティング(EASB)である。消去範囲セルフブースティング(EASB)は、既にプログラミングされたセルのチャネルを、プログラミングが禁止されているセルのチャネルから隔離しようとする。図13は、例示的なEASBを使用したNANDストリングの印加を示している。ソース側に隣接したワードライン、この例ではワードラインWL30が低電圧(例えば0V)に設定され、一方、これ以外の未選択のワードライン(WL0〜WL29)はVpassに設定される。一つの実施形態では、Vpassは7〜10ボルトである。Vpassの値は、ブースティングと妨害を考慮して制約される。チャネル内でのブースティングがプログラム妨害を十分防止できるように、この値を十分に大きく選択するべきである。しかしながら、未選択のワードラインが誤ってプログラミングされることのないよう(行群外での妨害)、十分に低い値を選択するべきでもある。
【0049】
EASBは、ソース側に隣接したセルのプログラミング状態に依存した問題を備えている。ソース側に隣接したメモリセルがプログラミングされると、負電荷がこのセルに存在する。制御ゲートに0ボルトを印加すると、負電荷を帯びたゲートの下に逆方向の高いバイアス接合が生じ、ゲート誘起ドレイン漏洩(GIDL)を引き起こす可能性がある。GIDLは、ブーストされたチャネル内に電子を漏洩させてしまう。又、ソース側に隣接したセルがプログラミングされ、ドレイン接合がブーストされる場合に限り、GIDLは、接合内の大きな印加、低い又は負のゲート電圧と共に生じる。GIDLは、ブースト電圧を早期に漏洩させることでプログラミングエラーを生じさせる可能性がある。GIDLは、セル寸法に要求される突然及び高度にドープした接合の測定時にはさらに深刻である。漏洩電流が十分な高さを有する場合には、チャネル領域内のブースティング電位が下がり、プログラミング妨害が生じる可能性がある。
【0050】
ソース側に隣接したメモリセルが消去されていると、フローティングゲートに正電荷が生じ、トランジスタの閾電圧が負となる。ワードラインにゼロボルトが印加された場合でも、トランジスタはターンオフされない可能性がある(又は、より低いワードラインの下にあるチャネルが十分にブーストされている場合には、後にターンオフされる可能性がある)。メモリセルがオンになっていると、NANDストリングはEASBモードで動作しない。このストリングはセルフブーストモードで動作するが、セルフブーストモードには上述した問題が伴う。
【0051】
消去範囲セルフブースティングに関連した問題は、より高い(より遅くにプログラミングされる)ワードラインをプログラミングする場合にさらに強調されることがわかっている。ブーストしたチャネル内でのGIDLの増加は、より高いワードラインのプログラミング時に見られる。より高いワードラインにおいてGIDLが増加するけれども、EASBはより高いワードラインにおいて従来のセルフブースティングスキームよりも効率的なプログラム禁止機能を実証することができる。
【0052】
修正された消去範囲セルフブースティング(REASB)では、ソース側にすぐ隣接するワードラインに0Vを印加するのではなく、ブースト中において、0ボルトへと徐々に降下する電圧をソース側のワードラインに印加する。REASBは、実行対象のワードラインが高いほど、プログラム妨害を防止するべく好適に機能することがわかっている。しかし、低いワードラインでは同じ様に上手く機能しないこともわかっている。図14は、プログラミング禁止対象のメモリセルをワードラインWL2に設けたNANDストリングを示している。WL2にVpgmが印加される。これのソース側にすぐ隣接するワードラインWL1にVn−1が印加される。Vn−1には様々な値を使用できる。Vn−1はVpgm又はVpassよりも低いが、0Vよりも高いため、0Vへと徐々に降下してゆく。一つの実施形態では、Vn−1はVddと等しい。1つよりも多いステップダウン電圧、例えばVn−1を使用できる。例えば、Vn−1を、すぐ隣のソース側414に印加し、Vn−2(Vn−1よりも低い)をその次の隣のソース側412に印加することができる。図14の実施形態では、WL0に0Vを印加することで、WL2周囲の領域を隔離する。
【0053】
ローカルセルフブースト(LSB)は、禁止スキームの場合にソース及びドレイン側に隣接するそれぞれが0Vに設定される点を除いてEASBと類似している。図15は、LSBスキームを使用したNANDストリングの印加を示している。図に示すように、WL2のメモリセルがプログラミングされている。WL2にVpgmが供給される一方で、ソース側に隣接するラインWL1と、ドレイン側に隣接するラインWL3に0Vが供給される。隣接するワードラインのそれぞれに0Vを印加することによって、メモリセル416を包囲している領域がさらに隔離される。しかし、ドレイン側のワードラインにも0Vを印加することによって、ブーストされたチャネルの電圧が降下する可能性がある。ブーストレベルを上げるためには、REASBのものと類似する、修正したローカルセルフブースト(RLSB)技術を使用することができる。ドレイン/ソース側にすぐ隣接するワードライン(例えばラインWL1、WL3)に中間電圧Vn−1が供給される。一つの実施形態では、この中間電圧はVddであってよい。次のドレイン/ソース側隣のラインに0Vが供給され、これ以外の未選択のワードラインにはVpassが供給される。
【0054】
こうした様々なプログラム禁止スキームの恩典と欠点を認識した上で、プログラム禁止スキームを、プログラミング中の特定のワードラインに基づいて選択的に選ぶことを提案する。SBは、高いワードラインにおいてよりも低いワードラインにおいて上手く示されている。これに対し、EASB、REASBは低いワードラインにおいてよりも高いワードラインにおいて上手く示されており、さらにREASBは、説明したさらなる改善を実証している。
【0055】
図16は、非限定的な例示であるが、選択プログラム禁止スキームを適用する様々なオプションの表を示している。選択プログラム禁止スキームは、プログラミング中のワードラインに基づいている。これらのオプションは、32個のメモリセルNANDストリングを用いて説明されているが、実施形態はこれに限定されるものではないことが理解されるだろう。第1の方法では、ワードラインは2つの領域に分割される。WL0からWLn−1までの第1領域内では、選択したワードラインをプログラミングする場合、禁止されたメモリセルのNANDストリングに第1プログラム禁止スキームを適用する。WLnからWL31までの第2領域内では、第2プログラム禁止スキームを適用する。一つの実施形態では、第1プログラム禁止スキームPIS1はセルフブースティングスキームであり、第2プログラム禁止スキームPIS2は消去範囲セルフブースティングスキームか、修正された消去範囲セルフブースティングスキームである。WL0からWLn−1までのワードラインにセルフブースティングを利用することで、高いワードラインでのセルフブースティングにおいて確認された問題を最小化できる。同様に、ワードラインWLn+1からWL31にREASBを利用することで、低いワードラインにおいて確認されたREASBの問題を最小化できる。一つの実施形態では、PIS1スキームを使用してプログラミングされたワードライン(例えばSB)の数は4個、PIS2スキームを使用してプログラミングされたワードラインの数は28個である。別の実施形態では、これ以外のワードライン範囲の使用が可能である。
【0056】
図16の第2方法で説明しているように、ワードラインに基づいて使用できる異なるプログラム禁止スキームの数は2個に限定されない。この第2の方法では、ワードラインは3つの領域に分割される。WL0からWLn−1までの第1領域内では、第1プログラム禁止スキームPIS1が適用される。WLnからWLm−1までの第2領域内では、第2プログラム禁止スキームPIS2が適用される。WLmからWL31までの第3領域内では、第3プログラム禁止スキームPIS3が適用される。一つの実施形態では、PIS1はセルフブースティングスキームであり、PIS2は消去範囲又は修正消去範囲セルフブースティングスキーム、PIS3は修正消去範囲セルフブースティングスキームである。一つの実施形態では、PIS1スキームを使用してプログラミングされるワードラインの数は4個、PIS2スキームを使用してプログラミングされる数は8個、PIS3スキームを使用してプログラミングされる数は20個である。第1方法と同様に、多様な範囲のワードラインの使用が可能である。
【0057】
図16の第3方法は、プログラミングされているワードラインに応じて、任意数のプログラム禁止スキームを適用できることを説明している。この第3方法では、NANDストリングの各ワードラインに多様なプログラム禁止スキームを利用している。
【0058】
プログラム電圧パルスの増加速度を操作することで、プログラミング中のワードラインに結合した未選択のメモリセルに対するプログラム妨害を最小化できることもわかっている。図7に示すように、プログラミング中には、選択ワードラインに印加されるプログラム電圧パルスがいくらか傾斜する。プログラム妨害とプログラム電圧パルスの傾斜との相関関係が分かっている。さらに、傾斜によるプログラム妨害の影響は、早くにプログラミングされる低いワードラインにおいてより大きいこともわかっている。
【0059】
したがって、プログラム電圧パルス傾斜又は勾配速度を、プログラミング中のワードラインに基づいて選択することを提案する。図17は、2個のプログラム電圧パルス信号を示す。信号502は、図7に示したものと同じ1パルスの信号を示す。パルス502では、比較的急あるいは高速のプログラム電圧パルス勾配速度が見られる。信号504は、勾配速度がこれよりも緩やか又は遅速の勾配速度の別のパルスを表している。勾配速度が遅いプログラム電圧パルスを低いワードラインに印加することで、プログラム妨害量が減少する。低いワードラインのみに遅い速度を選ぶことで性能が向上する。より高いワードラインは、プログラム電圧勾配速度に起因する妨害の量が少ないことが分かっている。遅速勾配速度信号の印加先として様々なワードライン範囲を選択できる。これに加え、多数多様な勾配速度信号を使用できる。
【0060】
図18は、プログラミング中のワードラインに基づいてプログラム電圧勾配速度を選択するために使用される3つの様々なオプションを含んでいる。第1の方法では、ワードラインは2つの範囲に分割され、第1範囲(WL0〜WLn−1)内でワードラインのプログラミング中に、第1プログラム電圧パルス勾配速度PPR1が適用される。一方、第2領域(WLn〜WL31)内でワードラインのプログラミング中に、第2プログラム電圧パルス勾配速度PPR2が適用される。PPR1はPPR2よりも遅い勾配速度を含むことができるため、第1範囲における低いワードライン上でのメモリセルのプログラム妨害が最小化される。
【0061】
方法2、方法3は、2つよりも多い勾配速度の使用が可能であることを説明している。方法2では、ワードラインWL0〜WLn−1に第1勾配速度PPR1を使用し、ワードラインWLn〜WLm−1に第2勾配速度を使用し、ワードラインWLm〜WL31に第3勾配速度を使用している。PPR1はPPR2よりも遅く、PPR2はPPR3よりも遅くてよい。こうしたスキームは、メモリシステムの性能を維持しながら、プログラム妨害を最小化することができる。方法3では、各ワードラインに別々の勾配速度を使用できる。一つの実施形態では、勾配速度は高いワードラインのそれぞれと共に上昇する。
【0062】
多様なプログラム電圧パルス勾配速度の使用を、様々なプログラム禁止スキームの使用と組み合わせることができる。例えば、図16の方法1と図18の方法1を組み合わせることで、プログラム禁止スキームに、選択プログラム電圧パルス勾配速度の適用が含まれるようにすることができる。これらの方法を組み合わせれば、ワードラインWL0〜WLn−1のプログラミング時に、遅速勾配速度PPR1をPIS1(例えばセルフブースティング)と共に使用できるようになる。又、ワードラインWLn〜WL31のプログラミング時に、高速勾配速度PPR2をPIS2(例えばREASB)と共に使用することができる。図16、図18に示す方法の多様な組み合わせと応用は、実施形態に従って使用できる。
【0063】
図19は、1ブロックのメモリセルをプログラミングする一実施形態によるフローチャートである。一実施形態では、図19に示す方法を図8のステップ360で実行している。プログラム電圧パルスを印加する度に、図19の方法を実行して、未選択のNANDストリング内のチャネル電位をブーストさせ、プログラム妨害の発生を最小化することができる。
【0064】
図19は、ステップ550にて開始する。ステップ550では、選択メモリブロックのワードラインのどの範囲に、プログラム電圧信号を印加する選択ワードラインが含まれているかを決定する。例えば、図16を参照すると、ステップ550は、選択ワードラインが、WL0〜WLn−1、又はWLn−WL31のどちらの範囲内であるかを決定することができる。他の実施形態では、これよりも多くの範囲が使用される(例えば図16の方法2)。この場合、ステップ550は、複数の範囲のどこに、選択ワードラインが含まれているかを決定する。一つの実施形態では、各ワードラインが自己の範囲となっている場合、各ワードラインにそれぞれ異なるスキームを適用することができる。
【0065】
ワードラインの範囲が決定すると、これに対応するプログラム禁止スキームを選択することができる。図16の方法1では、ワードラインがWL0〜WLn−1にある場合にはスキームPIS1を選択し、ワードラインがWLn〜WL31にある場合にはスキームPIS2を選択する。これよりも多くの範囲を使用する場合には、より多くのスキームを使用することができ、又、より多数のスキームから選択を行うことになる。一つの実施形態では、独立したワードラインのそれぞれについて選択スキームが選択される。プログラム禁止スキームの選択に、プログラム電圧パルス勾配速度の選択を含めることが可能である。一つの実施形態では、勾配速度は、プログラム禁止スキームの特定の印加条件に加えて選択される。
【0066】
ステップ554では、禁止対象のメモリセルを含んでいるストリングのプログラミングが禁止される。プログラミングを禁止するためには、例えば、これらストリングのビットラインをVddにまで上昇させる。ステップ556では、次のパルス中にプログラミングされるメモリセルを含んだ各NANDストリングのビットラインを0Vに設定し、プログラミング可能にする。ステップ558では、選択されたプログラム禁止スキームの印加条件(ステップ552)が付加される。例えば、EASBを使用している場合には、ソース側に隣接するワードラインに0Vが印加され、これ以外の未選択のワードラインにはVpassが印加される。一つの実施形態では、ステップ558での印加条件の設定を、ステップ554及び/又はステップ556により同時に実行している。ステップ560にて、使用可能となったビットラインのメモリセルをプログラミングするために、選択ワードラインにプログラム電圧信号Vpgmが印加される。いくつかの実施形態では、ステップ560にて、ステップ552で選択された勾配速度を有するプログラム電圧パルスを印加する。
【0067】
プログラム禁止スキームの有効性において温度も役割を果たすことがわかっている。又、いくつかのスキームは高温にて好適に機能し、その他のスキームは低温で好適に機能することがわかっている。一つの実施形態では、不揮発性記憶システムの温度を使用して、プログラミング中に適切なプログラム禁止スキームを選択している。温度センサ317は不揮発性メモリシステム(図5)を設けられており、プログラミング動作の前又は最中に温度を検知することができる。状態マシン316は、センサ317から温度データを受信して、選択したメモリブロックに、関連するプログラム禁止スキームを適用することができる。
【0068】
図20は、温度を使用して特定のプログラム禁止スキームを選択する一つの実施形態によるフローチャートである。図19と同様に、図8のステップ360にてプログラム電圧パルスの印加中に図20の方法を使用することができる。ステップ570にて、温度センサが記憶システムの温度を検知する。ステップ572で、少なくとも検知された温度の一部に基づいて、プログラム禁止スキームが選択される。例えば、セルフブースティングは高温でよく機能し、一方、消去範囲のセルフブースティングと修正消去範囲セルフブースティングは低温でよく機能することがわかっている。そのため、一つの実施形態では区切り点温度が提供される。検知した温度が区切り点よりも高い場合、ステップ572でセルフブースティングが選択される。検知した温度が区切り点よりも低い場合には、修正消去範囲セルフブースティングが選択される。これ以外の応用形も使用できる。これらの応用形には、2つよりも多いスキーム、従って2つよりも多い区切り点レベルの使用が含まれるが、しかしこれに限定されるものではない。SB、REASB以外のスキームの使用も可能である。
【0069】
ステップ574で、禁止対象であるメモリセルを含んだNANDストリングが、これらストリングのビットライン電圧を上昇させることにより、それ以上のプログラミングを禁止される。ステップ576で、プログラミング対象であるメモリセルを含んだNANDストリングのプログラミングが、これらのビットラインに0ボルトを印加することにより可能となる。ステップ578にて、選択された禁止スキームの印加条件が付加される。一つの実施形態では、ステップ574、576が同時に実行される。一つの実施形態では、これらのステップはステップ578の一部として実行される。印加条件が付与された後に、ステップ580にて、選択ワードラインにプログラム電圧パルスが印加される。
【0070】
上述した例は、NANDタイプのフラッシュメモリに関連して提供されたものである。しかし、本発明の原理は、ブースティングを利用する別タイプの不揮発性メモリにも適用され、このブースティングには、既存のものと、開発中の新規技術を使用するためにこれから考案されるものとが含まれる。
【0071】
ここまで、本発明の詳細な説明を例証及び説明の目的で提示してきた。本発明は、ここで開示した厳密な形式に徹底又は限定されるものではない。上述の示唆に関連して多くの修正及び応用が可能である。説明された実施形態は、本発明及びその実用的な使用の原理を最良に説明し、これにより等業者が本発明を、考案された特定の使用に合うように様々な実施形態において、又、様々な修正を加えて最良な形で利用できるように選択されたものである。本発明の範囲は添付の請求項によって定義されるものとする。
【特許請求の範囲】
【請求項1】
不揮発性記憶をプログラミングする方法であって、
複数のワードラインのうちのどのワードラインがプログラミングのためのプログラム電圧信号を受信するかを決定する工程であって、前記ワードラインは、不揮発性記憶要素の第1グループの第1不揮発性記憶要素と不揮発性記憶要素の第2グループの第2不揮発性記憶要素に結合しており、前記第1不揮発性記憶要素はプログラミング禁止対象であり、前記第2不揮発性記憶要素はプログラミングの対象である工程と、
前記プログラム電圧信号を受信する前記ワードラインに基づいて、プログラム禁止スキームを選択する工程と、
前記選択されたプログラム禁止スキームを使用して不揮発性記憶要素の前記第1グループのチャネルの電位をブーストする工程と、
不揮発性記憶要素の前記第2グループのプログラミングを可能にする工程と、を備える方法。
【請求項2】
前記プログラム禁止スキームを選択する工程は、
前記複数のワードラインのプログラミングする順序に基づいて、前記プログラム禁止スキームを選択する工程を有している請求項1に記載の方法。
【請求項3】
前記プログラミングする順序に基づいて前記プログラム禁止スキームを選択する工程は、
前記プログラム電圧信号を受信する前記ワードラインが前記複数のワードラインの第1範囲内又は第2範囲内のどちらにあるかを決定する工程と、
前記ワードラインが前記第1範囲内にある場合には第1プログラム禁止スキームを選択し、前記ワードラインが前記第2範囲内にある場合には第2プログラム禁止スキームを選択する工程と、を有しており、
前記第1範囲は前記第2範囲よりも前にプログラミングされる請求項2に記載の方法。
【請求項4】
前記第1プログラム禁止スキームは、セルフブースティングプログラム禁止スキームであり、
前記第2プログラム禁止スキームは、消去範囲セルフブースティングスキームである請求項3に記載の方法。
【請求項5】
前記ワードラインは前記第1範囲内にあり、
前記セルフブースティングプログラム禁止スキームを使用して前記チャネルの前記電位をブーストする工程は、
前記プログラム電圧信号を受信する前記ワードラインに前記プログラム電圧信号を印加する工程と、
前記複数のワードラインの未選択のワードラインのそれぞれにパス電圧を印加する工程と、を有している請求項4に記載の方法。
【請求項6】
前記ワードラインは前記第2範囲内にあり、
前記複数のワードラインは、ソース側方向にて前記ワードラインに隣接する隣接ワードラインを有しており、
前記第2プログラム禁止スキームを使用して前記第1グループの前記チャネルの前記電位をブーストする工程は、
前記プログラム電圧信号を受信する前記ワードラインに前記プログラム電圧を印加する工程と、
前記ソース側にて隣接したワードラインにゼロボルトを印加する工程と、
前記複数のワードラインのうち残りの未選択のワードラインのそれぞれにパス電圧を印加する工程と、を有している請求項3に記載の方法。
【請求項7】
前記ワードラインは前記第2範囲内にあり、
前記複数のワードラインは、ソース側方向にて前記ワードラインに隣接したワードラインと、ドレイン側方向にて前記ワードラインに隣接したワードラインとを有しており、
前記第2プログラム禁止スキームを使用して前記第1グループの前記チャネルの前記電位をブーストする工程は、
前記プログラム電圧信号を受信する前記ワードラインに前記プログラム電圧を印加する工程と、
前記ソース側にて隣接したワードラインにゼロボルトを印加する工程と、
前記ドレイン側にて隣接したワードラインにゼロボルトを印加する工程と、
前記複数のワードラインのうち残りの未選択のワードラインのそれぞれにパス電圧を印加する工程と、を有している請求項3に記載の方法。
【請求項8】
前記ワードラインは前記第2範囲内にあり、
前記複数のワードラインは、ソース側方向にて前記ワードラインに隣接した第2ワードラインを有しており、
前記複数のワードラインは、前記ソース側方向にて前記第2ワードラインに隣接した第3ワードラインを有しており、
前記第2プログラム禁止スキームを使用して前記第1グループの前記チャネルの前記電位をブーストする工程は、
前記プログラム電圧信号を受信する前記ワードラインに前記プログラム電圧を印加する工程と、
前記第2ワードラインに第1電圧を印加する工程と、
前記第3ワードラインにゼロボルトを印加する工程と、
前記複数のワードラインのうち残りの未選択のワードラインのそれぞれにパス電圧を印加する工程と、を有しており
前記第1電圧はゼロボルトよりも大きい請求項3に記載の方法。
【請求項9】
前記プログラム電圧信号を受信する前記ワードラインに基づいてプログラム禁止スキームを選択する工程は、前記プログラム電圧信号のパルスに勾配速度を選択する工程を有している請求項1に記載の方法。
【請求項10】
前記プログラム禁止スキームを選択する工程は、
前記ワードラインが前記複数のワードラインの第1範囲内にあるときに前記プログラム電圧信号の前記パルスに第1勾配速度を選択する工程、又は前記ワードラインが前記複数のワードラインの第2範囲内にあるときに前記プログラム電圧信号の前記パルスに第2勾配速度を選択する工程を有している請求項9に記載の方法。
【請求項11】
前記第1範囲は前記第2範囲よりも前にプログラミングされており、
前記第1勾配速度は前記第2勾配速度よりも遅い請求項10に記載の方法。
【請求項12】
前記第1グループと前記第2グループは、不揮発性記憶要素の1アレイの一部であり、
前記アレイはホストシステムと通信しており、
前記アレイは前記ホストシステムから取り外し可能である請求項1に記載の方法。
【請求項13】
前記第1グループと前記第2グループは、不揮発性記憶要素の1アレイの一部であり、
前記アレイはホストシステムと通信しており、
前記アレイは前記ホストシステムに組み込まれている請求項1に記載の方法。
【請求項14】
不揮発性記憶要素の前記第1グループと不揮発性記憶要素の前記第2グループは、マルチ状態不揮発性記憶要素のグループである請求項1に記載の方法。
【請求項15】
不揮発性記憶要素の前記第1グループと不揮発性記憶要素の前記第2グループは、バイナリ不揮発性記憶要素のグループである請求項1に記載の方法。
【請求項16】
不揮発性記憶要素の前記第1グループは、第1NANDストリングであり、
不揮発性記憶要素の前記第2グループは、第2NANDストリングである請求項1に記載の方法。
【請求項17】
不揮発性メモリシステムであって、
複数のワードラインと、
プログラミング禁止対象である第1不揮発性記憶要素を有する不揮発性要素の第1グループと、
プログラミング対象である第2不揮発性記憶要素を有する不揮発性記憶要素の第2グループと、
温度センサと、
前記複数のワードラインと不揮発性記憶要素の前記第1及び第2グループと前記温度センサと通信する管理回路要素と、を備えており、
前記第1不揮発性記憶要素は第1ワードラインに結合しており、
前記第2不揮発性記憶要素は前記第1ワードラインに結合しており、
前記管理回路要素は、
前記温度センサから前記不揮発性メモリシステムの温度を決定する工程と、
前記温度に基づいてプログラム禁止スキームを選択する工程と、
前記選択したプログラム禁止スキームを使用して前記第1グループの不揮発性記憶要素のチャネルの電位をブーストする工程と、
不揮発性記憶要素の前記第2グループのプログラミングを可能にする工程と、を実行することによって第2不揮発性記憶要素をプログラムする不揮発性メモリシステム。
【請求項18】
前記プログラム禁止スキームを選択する工程は、
前記温度が区切り点レベルよりも高いかどうかを決定する工程と、
前記温度が前記区切り点レベルよりも高い場合に、第1プログラム禁止スキームを選択する工程と、
前記温度が前記区切り点レベルよりも低い場合に、第2プログラム禁止スキームを選択する工程と、を有している請求項17に記載の不揮発性メモリシステム。
【請求項19】
前記第1プログラム禁止スキームは、セルフブースティングプログラム禁止スキームであり、
前記第2プログラム禁止スキームは、修正消去範囲セルフブースティングスキームである請求項18に記載の不揮発性メモリシステム。
【請求項20】
前記第1プログラム禁止スキームを使用して前記チャネル領域の前記電位をブーストする工程は、
前記第1ワードラインに前記プログラム電圧信号を印加する工程と、
前記複数のワードラインのうちの未選択のワードラインのそれぞれにパス電圧を印加する工程と、を有している請求項18に記載の不揮発性メモリシステム。
【請求項21】
前記複数のワードラインは、ソース側方向にて前記第1ワードラインに隣接した第2ワードラインと、ソース側方向にて前記第2ワードラインに隣接した第3ワードラインとを有しており、
前記第2プログラム禁止スキームを使用して前記チャネル領域の前記電位をブーストする工程は、
前記第1ワードラインに前記プログラム電圧を印加する工程と、
前記第2ワードラインに第1電圧を印加する工程と、
前記第3ワードラインにゼロボルトを印加する工程と、
前記複数のワードラインのうちの残りの未選択ワードラインのそれぞれにパス電圧を印加する工程と、を有しており、
前記第1電圧はゼロボルトよりも大きい請求項18に記載の不揮発性メモリシステム。
【請求項22】
前記第1グループ及び前記第2グループは、不揮発性記憶要素の1アレイの一部であり、
前記アレイはホストシステムと通信しており、
前記アレイは前記ホストシステムから取り外し可能である請求項17に記載の不揮発性メモリシステム。
【請求項23】
不揮発性記憶要素の前記第1グループと不揮発性記憶要素の前記第2グループは、マルチ状態不揮発性記憶要素のグループである請求項17に記載の不揮発性メモリシステム。
【請求項24】
不揮発性記憶要素の前記第1グループは、第1NANDストリングであり、
不揮発性記憶要素の前記第2グループは、第2NANDストリングである請求項17に記載の不揮発性メモリシステム。
【請求項25】
前記管理回路要素は、プロセッサ、制御装置、状態マシンのうち少なくとも1つを有している請求項17に記載の不揮発性メモリシステム。
【請求項1】
不揮発性記憶をプログラミングする方法であって、
複数のワードラインのうちのどのワードラインがプログラミングのためのプログラム電圧信号を受信するかを決定する工程であって、前記ワードラインは、不揮発性記憶要素の第1グループの第1不揮発性記憶要素と不揮発性記憶要素の第2グループの第2不揮発性記憶要素に結合しており、前記第1不揮発性記憶要素はプログラミング禁止対象であり、前記第2不揮発性記憶要素はプログラミングの対象である工程と、
前記プログラム電圧信号を受信する前記ワードラインに基づいて、プログラム禁止スキームを選択する工程と、
前記選択されたプログラム禁止スキームを使用して不揮発性記憶要素の前記第1グループのチャネルの電位をブーストする工程と、
不揮発性記憶要素の前記第2グループのプログラミングを可能にする工程と、を備える方法。
【請求項2】
前記プログラム禁止スキームを選択する工程は、
前記複数のワードラインのプログラミングする順序に基づいて、前記プログラム禁止スキームを選択する工程を有している請求項1に記載の方法。
【請求項3】
前記プログラミングする順序に基づいて前記プログラム禁止スキームを選択する工程は、
前記プログラム電圧信号を受信する前記ワードラインが前記複数のワードラインの第1範囲内又は第2範囲内のどちらにあるかを決定する工程と、
前記ワードラインが前記第1範囲内にある場合には第1プログラム禁止スキームを選択し、前記ワードラインが前記第2範囲内にある場合には第2プログラム禁止スキームを選択する工程と、を有しており、
前記第1範囲は前記第2範囲よりも前にプログラミングされる請求項2に記載の方法。
【請求項4】
前記第1プログラム禁止スキームは、セルフブースティングプログラム禁止スキームであり、
前記第2プログラム禁止スキームは、消去範囲セルフブースティングスキームである請求項3に記載の方法。
【請求項5】
前記ワードラインは前記第1範囲内にあり、
前記セルフブースティングプログラム禁止スキームを使用して前記チャネルの前記電位をブーストする工程は、
前記プログラム電圧信号を受信する前記ワードラインに前記プログラム電圧信号を印加する工程と、
前記複数のワードラインの未選択のワードラインのそれぞれにパス電圧を印加する工程と、を有している請求項4に記載の方法。
【請求項6】
前記ワードラインは前記第2範囲内にあり、
前記複数のワードラインは、ソース側方向にて前記ワードラインに隣接する隣接ワードラインを有しており、
前記第2プログラム禁止スキームを使用して前記第1グループの前記チャネルの前記電位をブーストする工程は、
前記プログラム電圧信号を受信する前記ワードラインに前記プログラム電圧を印加する工程と、
前記ソース側にて隣接したワードラインにゼロボルトを印加する工程と、
前記複数のワードラインのうち残りの未選択のワードラインのそれぞれにパス電圧を印加する工程と、を有している請求項3に記載の方法。
【請求項7】
前記ワードラインは前記第2範囲内にあり、
前記複数のワードラインは、ソース側方向にて前記ワードラインに隣接したワードラインと、ドレイン側方向にて前記ワードラインに隣接したワードラインとを有しており、
前記第2プログラム禁止スキームを使用して前記第1グループの前記チャネルの前記電位をブーストする工程は、
前記プログラム電圧信号を受信する前記ワードラインに前記プログラム電圧を印加する工程と、
前記ソース側にて隣接したワードラインにゼロボルトを印加する工程と、
前記ドレイン側にて隣接したワードラインにゼロボルトを印加する工程と、
前記複数のワードラインのうち残りの未選択のワードラインのそれぞれにパス電圧を印加する工程と、を有している請求項3に記載の方法。
【請求項8】
前記ワードラインは前記第2範囲内にあり、
前記複数のワードラインは、ソース側方向にて前記ワードラインに隣接した第2ワードラインを有しており、
前記複数のワードラインは、前記ソース側方向にて前記第2ワードラインに隣接した第3ワードラインを有しており、
前記第2プログラム禁止スキームを使用して前記第1グループの前記チャネルの前記電位をブーストする工程は、
前記プログラム電圧信号を受信する前記ワードラインに前記プログラム電圧を印加する工程と、
前記第2ワードラインに第1電圧を印加する工程と、
前記第3ワードラインにゼロボルトを印加する工程と、
前記複数のワードラインのうち残りの未選択のワードラインのそれぞれにパス電圧を印加する工程と、を有しており
前記第1電圧はゼロボルトよりも大きい請求項3に記載の方法。
【請求項9】
前記プログラム電圧信号を受信する前記ワードラインに基づいてプログラム禁止スキームを選択する工程は、前記プログラム電圧信号のパルスに勾配速度を選択する工程を有している請求項1に記載の方法。
【請求項10】
前記プログラム禁止スキームを選択する工程は、
前記ワードラインが前記複数のワードラインの第1範囲内にあるときに前記プログラム電圧信号の前記パルスに第1勾配速度を選択する工程、又は前記ワードラインが前記複数のワードラインの第2範囲内にあるときに前記プログラム電圧信号の前記パルスに第2勾配速度を選択する工程を有している請求項9に記載の方法。
【請求項11】
前記第1範囲は前記第2範囲よりも前にプログラミングされており、
前記第1勾配速度は前記第2勾配速度よりも遅い請求項10に記載の方法。
【請求項12】
前記第1グループと前記第2グループは、不揮発性記憶要素の1アレイの一部であり、
前記アレイはホストシステムと通信しており、
前記アレイは前記ホストシステムから取り外し可能である請求項1に記載の方法。
【請求項13】
前記第1グループと前記第2グループは、不揮発性記憶要素の1アレイの一部であり、
前記アレイはホストシステムと通信しており、
前記アレイは前記ホストシステムに組み込まれている請求項1に記載の方法。
【請求項14】
不揮発性記憶要素の前記第1グループと不揮発性記憶要素の前記第2グループは、マルチ状態不揮発性記憶要素のグループである請求項1に記載の方法。
【請求項15】
不揮発性記憶要素の前記第1グループと不揮発性記憶要素の前記第2グループは、バイナリ不揮発性記憶要素のグループである請求項1に記載の方法。
【請求項16】
不揮発性記憶要素の前記第1グループは、第1NANDストリングであり、
不揮発性記憶要素の前記第2グループは、第2NANDストリングである請求項1に記載の方法。
【請求項17】
不揮発性メモリシステムであって、
複数のワードラインと、
プログラミング禁止対象である第1不揮発性記憶要素を有する不揮発性要素の第1グループと、
プログラミング対象である第2不揮発性記憶要素を有する不揮発性記憶要素の第2グループと、
温度センサと、
前記複数のワードラインと不揮発性記憶要素の前記第1及び第2グループと前記温度センサと通信する管理回路要素と、を備えており、
前記第1不揮発性記憶要素は第1ワードラインに結合しており、
前記第2不揮発性記憶要素は前記第1ワードラインに結合しており、
前記管理回路要素は、
前記温度センサから前記不揮発性メモリシステムの温度を決定する工程と、
前記温度に基づいてプログラム禁止スキームを選択する工程と、
前記選択したプログラム禁止スキームを使用して前記第1グループの不揮発性記憶要素のチャネルの電位をブーストする工程と、
不揮発性記憶要素の前記第2グループのプログラミングを可能にする工程と、を実行することによって第2不揮発性記憶要素をプログラムする不揮発性メモリシステム。
【請求項18】
前記プログラム禁止スキームを選択する工程は、
前記温度が区切り点レベルよりも高いかどうかを決定する工程と、
前記温度が前記区切り点レベルよりも高い場合に、第1プログラム禁止スキームを選択する工程と、
前記温度が前記区切り点レベルよりも低い場合に、第2プログラム禁止スキームを選択する工程と、を有している請求項17に記載の不揮発性メモリシステム。
【請求項19】
前記第1プログラム禁止スキームは、セルフブースティングプログラム禁止スキームであり、
前記第2プログラム禁止スキームは、修正消去範囲セルフブースティングスキームである請求項18に記載の不揮発性メモリシステム。
【請求項20】
前記第1プログラム禁止スキームを使用して前記チャネル領域の前記電位をブーストする工程は、
前記第1ワードラインに前記プログラム電圧信号を印加する工程と、
前記複数のワードラインのうちの未選択のワードラインのそれぞれにパス電圧を印加する工程と、を有している請求項18に記載の不揮発性メモリシステム。
【請求項21】
前記複数のワードラインは、ソース側方向にて前記第1ワードラインに隣接した第2ワードラインと、ソース側方向にて前記第2ワードラインに隣接した第3ワードラインとを有しており、
前記第2プログラム禁止スキームを使用して前記チャネル領域の前記電位をブーストする工程は、
前記第1ワードラインに前記プログラム電圧を印加する工程と、
前記第2ワードラインに第1電圧を印加する工程と、
前記第3ワードラインにゼロボルトを印加する工程と、
前記複数のワードラインのうちの残りの未選択ワードラインのそれぞれにパス電圧を印加する工程と、を有しており、
前記第1電圧はゼロボルトよりも大きい請求項18に記載の不揮発性メモリシステム。
【請求項22】
前記第1グループ及び前記第2グループは、不揮発性記憶要素の1アレイの一部であり、
前記アレイはホストシステムと通信しており、
前記アレイは前記ホストシステムから取り外し可能である請求項17に記載の不揮発性メモリシステム。
【請求項23】
不揮発性記憶要素の前記第1グループと不揮発性記憶要素の前記第2グループは、マルチ状態不揮発性記憶要素のグループである請求項17に記載の不揮発性メモリシステム。
【請求項24】
不揮発性記憶要素の前記第1グループは、第1NANDストリングであり、
不揮発性記憶要素の前記第2グループは、第2NANDストリングである請求項17に記載の不揮発性メモリシステム。
【請求項25】
前記管理回路要素は、プロセッサ、制御装置、状態マシンのうち少なくとも1つを有している請求項17に記載の不揮発性メモリシステム。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【公開番号】特開2011−100540(P2011−100540A)
【公開日】平成23年5月19日(2011.5.19)
【国際特許分類】
【外国語出願】
【出願番号】特願2010−284516(P2010−284516)
【出願日】平成22年12月21日(2010.12.21)
【分割の表示】特願2008−511368(P2008−511368)の分割
【原出願日】平成18年5月11日(2006.5.11)
【出願人】(592012513)サンディスク コーポレイション (173)
【氏名又は名称原語表記】SanDisk Corporation
【Fターム(参考)】
【公開日】平成23年5月19日(2011.5.19)
【国際特許分類】
【出願番号】特願2010−284516(P2010−284516)
【出願日】平成22年12月21日(2010.12.21)
【分割の表示】特願2008−511368(P2008−511368)の分割
【原出願日】平成18年5月11日(2006.5.11)
【出願人】(592012513)サンディスク コーポレイション (173)
【氏名又は名称原語表記】SanDisk Corporation
【Fターム(参考)】
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