【課題】不揮発性半導体記憶装置においてリーク電流を抑制し読み出し動作を正確に実行する。
【解決手段】この不揮発性半導体記憶装置は、１導電型の半導体層と、第１方向に並ぶように前記第１半導体層上に形成される複数の第２導電型のウエルを有する。この複数のウエルの各々に、メモリブロックが配列される。複数のメモリブロックは、それぞれ複数のメモリセル及び選択トランジスタを直列接続してなる複数のＮＡＮＤセルユニットを配列してなる。複数のワード線が、１つのメモリブロック中の複数のＮＡＮＤセルユニットに共通に接続される。複数のビット線は、第１方向に延びて複数のメモリブロックに存在するＮＡＮＤセルユニットの一端に接続される。ソース線は、ＮＡＮＤセルユニットの他端に接続される。ウエルドライバは、第１電圧、又は第１電圧よりも大きい第２電圧を選択的に複数の前記ウエルの各々に与える制御を行う。 （もっと読む）

【課題】選択メモリセルに与える影響を緩和し、正確にデータを書き込むことのできる不揮発性半導体記憶装置を提供する。
【解決手段】一の実施の形態に係る不揮発性半導体記憶装置は、メモリセルアレイと、選択メモリセルに書き込みパルス電圧を印加するとともに非選択メモリセルに中間電圧を印加する書き込み動作、書き込みベリファイ動作及び書き込みパルス電圧を第１のステップアップ値だけ上昇させるステップアップ動作を繰り返す制御を実行する制御部とを備える。制御部は、書き込みパルス電圧の印加回数が第１の回数より少ない第１期間では中間電圧を一定の値に保ち、書き込みパルス電圧の印加回数が第１の回数以上である第２期間では中間電圧を第２のステップアップ値だけ上昇させるようにステップアップ動作を制御し、且つ、第２のステップアップ値に基づき第１のステップアップ値を決定する。 （もっと読む）

【課題】メモリセルの過消去を防止し、データの誤書き込みを低減した不揮発性半導体記憶装置を提供することを目的とする。
【解決手段】実施形態に係る不揮発性半導体記憶装置は、メモリストリングに隣接するダミーに接続された第１配線、並びに、メモリセル毎に接続された第２配線を有するセルアレイを備え、ダミーセルに隣接する前記メモリセルを第１対象メモリセル、第１対象メモリセルに隣接する前記メモリセルを第２対象メモリセルとし、第１配線に印加される電圧を隣接第１配線電圧とし、第１対象メモリセルに接続された第２配線に印加される電圧を第２配線電圧とし、第２対象メモリセルに接続された第２配線に印加される電圧を第３配線電圧とした場合、駆動回路は、消去動作時において、第１配線電圧よりも第３配線電圧が小さい場合、第１配線電圧と第３配線電圧の差を第１配線電圧と第２配線電圧の差よりも小さくする。 （もっと読む）

【課題】書き込み／消去の繰り返しによる信頼性の低下を抑制することが可能な半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、ウェル上にトンネル絶縁膜を介して形成された浮遊ゲートに蓄積する電荷量を制御することにより電気的にデータを書き換え可能な複数のメモリセルを備える。半導体記憶装置は、前記ウェル、及び前記浮遊ゲート上に絶縁膜を介して形成された制御ゲートに、電圧を印加する制御回路を備える。
前記メモリセルの消去動作において、前記制御回路は、第１の消去電圧が階段状に上昇する第１のパルス波を、前記ウェルに印加し、その後、第２の消去電圧の第２のパルス波を、前記ウェルに印加する。 （もっと読む）

【課題】向上された信頼性を有する不揮発性メモリ装置、不揮発性メモリ装置の消去方法、不揮発性メモリ装置の動作方法、不揮発性メモリ装置を含むメモリシステム、及びメモリシステムの動作方法が提供される。
【解決手段】本発明の消去方法は複数のメモリセルに消去電圧を供給する段階、複数のメモリセルのワードラインに読出し電圧に読出し動作を遂行する段階、及び複数のメモリセルのワードラインの少なくとも１つのワードラインに消去検証電圧を利用して消去検証動作を遂行する段階を含む。消去検証電圧は読出し電圧より低い。 （もっと読む）

【課題】消費電力および消費電流を低減することが可能な不揮発性半導体メモリを提供する。
【解決手段】複数のメモリセルを含むメモリセルアレイと、入出力パッドと、メモリセルから読み出したデータを、入出力パッドを介して外部に出力し、且つ、外部から書き込みデータおよびコマンドを、入出力パッドを介して入力するためのＩ／Ｏ回路と、メモリセルの、書き込み、読み出し、又は消去動作に必要な第１の電源電圧が印加される第１の電源電圧パッドと、第１の電源電圧よりも低く且つＩ／Ｏ回路に供給するための第２の電源電圧が印加される第２の電源電圧パッドと、第１の電源電圧を降圧し、第２の電源電圧よりも高い第１の降圧電圧を出力する第１の降圧回路と、第２の電源電圧を降圧し、第１の降圧電圧よりも低い第２の降圧電圧を出力する第２の降圧回路と、第１の降圧電圧が供給される第１の内部回路と、第２の降圧電圧が供給される第２の内部回路を備える。 （もっと読む）

【課題】プログラム動作の時にトンネル絶縁膜にトラップされた電子を短時間で容易に除去すること。
【解決手段】メモリセルのコントロールゲートにはプログラム電圧を印加し、半導体基板内に形成されたウェルにはデートラップ電圧を印加して前記メモリセルをプログラムする段階と、前記メモリセルを検証する前に、前記デートラップ電圧が前記ウェルに印加される間に前記コントロールゲートに前記デートラップ電圧より低い電圧を印加して、前記メモリセルのトンネル絶縁膜にトラップされた電子を除去する段階と、を含むことを特徴とする半導体装置の動作方法。 （もっと読む）

【課題】データ書き替えの繰り返しによってメモリセルの閾値電圧が下がりくくなることを防止する。
【解決手段】半導体装置１の各メモリセルＭＣは、共通の浮遊ゲートＦＧを有する第１のトランジスタ（読出用）ＴＲＡと第２のトランジスタ（書込用）とを含む。制御回路１１は、一方のトランジスタに通電したときにメモリセルに流れる電流と、両方のトランジスタに通電したときにメモリセルに流れる電流とを比較することによって、第１および第２のトランジスタにそれぞれ接続されるサブビット線ＳＢＬ＿Ｒ，ＳＢＬ＿Ｐ間のショートを検出する。 （もっと読む）

【課題】消去動作及びソフトプログラム動作の際のメモリセルの劣化の影響を抑制することのできる不揮発性半導体記憶装置を提供する。
【解決手段】一の実施の形態に係る不揮発性半導体記憶装置は、制御部を備える。制御部は、データ消去のため所定範囲のメモリセルに対し消去電圧を印加する消去動作、データ消去が完了したか否かを確認する消去ベリファイ動作、及びデータ消去が完了しなかった場合に消去電圧を所定のステップアップ値だけ上昇させるステップアップ動作を繰り返す制御を司る。制御部は、一連の消去動作時に消去電圧を印加した回数が第１の回数より大きく、第２の回数（第１の回数＜第２の回数）未満の場合、所定範囲のメモリセルを過消去状態から第１の閾値電圧分布状態に設定するソフトプログラム動作を実行し、消去電圧を印加した回数が第１の回数以下、又は第２の回数以上の場合、ソフトプログラム動作を実行しないように構成されている。 （もっと読む）

【課題】メモリセルから正確にデータを読み出すことのできる不揮発性半導体記憶装置を提供する。
【解決手段】一の実施の形態に係る不揮発性半導体記憶装置は、複数のメモリセルを備えたメモリセルアレイと、選択メモリセルに読み出し電圧を印加するとともに、非選択メモリセルに読み出しパス電圧を印加して読み出し動作を実行する制御回路とを備える。制御回路は、選択メモリセルの制御ゲート電極とソースとの間の電圧を第１の値に設定して選択メモリセルの閾値電圧を読み出す第１の読み出し動作と、選択メモリセルの制御ゲート電極とソースとの間の電圧を第１の値より小さい第２の値に設定して選択メモリセルの閾値電圧を読み出す第２の読み出し動作とを実行可能に構成される。制御回路は、第２の読み出し動作を実行する場合、選択メモリセルの制御ゲート電極の電圧を０又は正の値に保ちながら制御ゲート電極とソースとの間の電圧を第２の値に設定する。 （もっと読む）

【課題】フェイルビット数を高速に検知する。
【解決手段】実施形態に係わる不揮発性半導体メモリは、第１の単位のデータをｚ個の第２の単位のデータに分け、各第２の単位のデータについてフェイルビットを累積するアキュムレータ１２と、書き込み後にフェイルビットを検知する動作を制御する制御回路１０とを備える。制御回路１０は、各第２の単位のデータについて、そのうちの第３の単位のデータをセンスアンプＳＡ０に記憶させ、センスアンプＳＡ０から、各第２の単位のデータを１ビットずつ、合計ｚビットずつパラレルに読み出し、検知回路ＤＴＣＴ０を用いてｚビットからフェイルビットを検知し、ｚビットをアキュムレータ１２に転送することにより、各第２の単位のデータについてフェイルビットを累積する。 （もっと読む）

【課題】ピーク電流を低減する。
【解決手段】不揮発性半導体記憶装置１０は、不揮発性メモリ１１と、電圧発生回路２４と、検知回路２５とを含む。電圧発生回路２４は、チャージポンプ３０と、チャージポンプ３０を動作させるクロックを生成するオシレータ３２とを有し、かつ不揮発性メモリ１１に電圧を供給する。検知回路２５は、外部からの電源電圧を監視し、電源電圧が特定のレベルより低くなったことを検知する。電圧発生回路２４は、電源電圧が特定のレベルより低くなった場合に、クロックの周波数を低くする。 （もっと読む）

【課題】メモリ容量を容易に調整することが可能な不揮発性半導体記憶装置を提供する。
【解決手段】このフラッシュメモリでは、Ｙ方向に配列された４つのＰ型ウェルＰＷのうちの端の１つのＰ型ウェルＰＷに複数のメモリブロックＭＢ０〜ＭＢ３を設け、残りの３つのＰ型ウェルＰＷにそれぞれ３つのメモリブロックＭＢ１０〜ＭＢ１２を設ける。また、それぞれメモリブロックＭＢ０〜ＭＢ３，ＭＢ１０〜ＭＢ１２のＸ方向に隣接してロウデコーダＲＤ０〜ＲＤ３，ＲＤ１０〜ＲＤ１２を設ける。メモリブロックＭＢ１０〜ＭＢ１２を削除してメモリ容量を減らす場合でも、周辺回路の再レイアウトが不要となる。 （もっと読む）

【課題】消去時間を短縮する。
【解決手段】不揮発性半導体記憶装置１０は、共通の半導体領域に設けられた複数のページを有し、複数のページの各々は電気的に書き換え可能な複数のメモリセルを有する、メモリセルアレイ１１と、選択ページに対して消去動作を行う制御回路２３と、消去動作後に、メモリセルアレイ１１に対して消去し過ぎたメモリセルが存在するか否かを判定するベリファイ回路１８とを含む。ベリファイ回路１８は、選択ページの全メモリセルが閾値ＯＥＶ１以上であるか否かを判定し、非選択ページのうち消去状態のメモリセルが閾値ＯＥＶ１より低い閾値ＯＥＶ２以上であるか否かを判定する。 （もっと読む）

【課題】メモリセルの劣化がある程度進行している状態と、要求仕様を満たさなくなるまで劣化が進行した状態とを外部で認識できるようにする。
【解決手段】半導体装置１において、メモリセルＭＣは、閾値電圧の相違を利用してデータを不揮発的に記憶する。制御回路１１は、データ消去時、メモリセルの閾値電圧が第１ベリファイ電圧以下でない場合にはメモリセルに閾値電圧を小さくするための消去電圧を印加する。制御回路は、消去電圧の印加時間が第１の判定値を超えると第１の劣化状態を表わす信号を出力し、消去電圧の印加時間が第１の判定値より大きい第２の判定値を超えると第２の劣化状態を表わす信号を出力する。 （もっと読む）

【課題】 １つをメモリブロックの書き込み動作中に、別のメモリブロックの読み出し動作を実行することで、アクセス効率を向上する。
【解決手段】 半導体メモリは、複数ビットの書き込みデータおよび書き込みデータのパリティデータをビット毎に保持する複数のメモリ領域を有する複数のメモリブロックを有している。書き込みコマンドに応答して、メモリブロックの１つである書き込みメモリブロックのメモリ領域に、書き込みデータおよびパリティデータが順に書き込まれる。読み出しコマンドに応答して、書き込みメモリブロックを除くメモリブロックの１つにおいて、書き込みデータおよびパリティデータが供給されていないデータ線に対応するメモリ領域からデータが読み出され、書き込み動作により読み出させないデータが再生される。これにより、書き込み動作と並行して読み出し動作を実行できる。 （もっと読む）

【課題】 本発明は、プログラム電流クランプを有する不揮発性メモリ素子及び関連する方法を提供する。
【解決手段】 選択トランジスタとメモリ・トランジスタとを有する不揮発性メモリ・セルをプログラミングする方法が提供される。当該方法は：前記メモリ・セルの第１の入力に予め設定された制限電流を印加する段階；前記メモリ・セルの第２の入力に電気的に接続された電流制限回路に制限電圧を印加する段階；前記メモリ・セルの電圧降下を安定化させるために制限電圧を印加する段階；前記電流制限回路により決定された予め設定された制限された電流で前記メモリ・セルをプログラミングするために、前記メモリ・セルに傾斜したゲート電圧を印加する段階；を有する。 （もっと読む）

【課題】メモリセルごとの消去回数を低減することで、フラッシュメモリの寿命を延ばす。
【解決手段】不揮発性半導体記憶装置３は、複数の半導体領域２０２の各々に設けられ、かつ直列に接続されたメモリトランジスタ及び選択トランジスタを有する複数の不揮発性メモリセルがマトリクス状に配置されたメモリセルブロックと、同一行にあるメモリトランジスタを共通接続するようにして、複数のメモリトランジスタのコントロールゲートに接続された複数のワード線ＷＬと、同一行にある選択トランジスタを共通接続するようにして、複数の選択トランジスタのゲートに接続された複数の選択ゲート線ＳＧとを含む。ロウデコーダ２０は、消去動作時に、半導体領域に消去電圧を印加した状態で、データが消去される選択ワード線に負の第１の電圧を印加し、データが消去されない非選択ワード線に正の第２の電圧を印加する。 （もっと読む）

【課題】 プリチャージ動作を不要にすることで、読み出しアクセス時間を短縮する。
【解決手段】 メモリセルは、第１電圧線と第２電圧線の間に接続ノードを介して直列に接続され、相補の論理を記憶する一対のセルトランジスタを有する。第１制御回路は、読み出し動作時に、一対のセルトランジスタのコントロールゲートを活性化レベルに設定する。第２制御回路は、読み出し動作時に、第１電圧線を第１電圧に設定し、第２電圧線を第１電圧より高い第２電圧に設定する。読み出し回路は、読み出し動作時に、接続ノードに生成される電圧に応じて、メモリセルに保持されている論理を判定する。これにより、読み出し動作において、メモリセルに保持されている論理に応じて、接続ノードを第１電圧または第２電圧に設定できる。 （もっと読む）

【課題】消去閾値電圧分布圧縮時間を減少し、総合消去処理時間を改善するためのシステムおよび方法を提供する。
【解決手段】不揮発性メモリのメモリブロックを消去する方法が、消去パルスのパルス幅(PW)を初期幅に設定するステップ、メモリブロックが消去メトリックを満たすまで、または最大数の消去パルスが印加されるまで、メモリブロックに消去パルスを繰り返し印加するステップ(517)、消去パルスのパルス電圧の大きさを初期パルス電圧レベルから最大パルス電圧レベル(PMAX)に徐々に調整するステップ(519)、パルス電圧の大きさが初期パルス電圧レベルと最大パルス電圧レベルとの間の中間電圧レベルに達したとき、消去パルスの幅を初期幅より狭くなるように減少するステップ(525)を含む。狭いパルスはより高い電圧レベルで印加されて、メモリブロックの過剰消去の量が減少される。 （もっと読む）