不揮発性半導体記憶装置
【課題】メモリ容量を容易に調整することが可能な不揮発性半導体記憶装置を提供する。
【解決手段】このフラッシュメモリでは、Y方向に配列された4つのP型ウェルPWのうちの端の1つのP型ウェルPWに複数のメモリブロックMB0〜MB3を設け、残りの3つのP型ウェルPWにそれぞれ3つのメモリブロックMB10〜MB12を設ける。また、それぞれメモリブロックMB0〜MB3,MB10〜MB12のX方向に隣接してロウデコーダRD0〜RD3,RD10〜RD12を設ける。メモリブロックMB10〜MB12を削除してメモリ容量を減らす場合でも、周辺回路の再レイアウトが不要となる。
【解決手段】このフラッシュメモリでは、Y方向に配列された4つのP型ウェルPWのうちの端の1つのP型ウェルPWに複数のメモリブロックMB0〜MB3を設け、残りの3つのP型ウェルPWにそれぞれ3つのメモリブロックMB10〜MB12を設ける。また、それぞれメモリブロックMB0〜MB3,MB10〜MB12のX方向に隣接してロウデコーダRD0〜RD3,RD10〜RD12を設ける。メモリブロックMB10〜MB12を削除してメモリ容量を減らす場合でも、周辺回路の再レイアウトが不要となる。
【発明の詳細な説明】
【技術分野】
【0001】
この発明は不揮発性半導体記憶装置に関し、特に、1つのウェルに形成された複数のメモリブロックのうちの消去対象のメモリブロックのデータを一括消去することが可能な不揮発性半導体記憶装置に関する。
【背景技術】
【0002】
従来より、フラッシュメモリでは、メモリアレイが複数のメモリブロックに分割され、1メモリブロック単位でデータを消去することが可能になっている。第1のフラッシュメモリでは、各メモリブロックが独立のウェルの表面に形成されており、消去対象のメモリブロックのウェルと各ワード線の間に所定の消去電圧が印加されてデータの消去が行なわれる。このとき、消去非対象のメモリブロックのウェルと各ワード線には0Vが印加され、メモリセルのしきい値電圧の変化が防止される(たとえば特許文献1参照)。
【0003】
また、第2のフラッシュメモリでは、複数のメモリブロックが1つのウェルの表面に形成されており、消去対象のメモリブロックのウェルと各ワード線の間に所定の消去電圧が印加されてデータの消去が行なわれる。このとき、消去非対象のメモリブロックの各ワード線にはウェルと同じ電圧が印加され、メモリセルのしきい値電圧の変化が防止される(たとえば特許文献2参照)。
【先行技術文献】
【特許文献】
【0004】
【特許文献1】特開2001−210808号公報
【特許文献2】特開2003−31704号公報
【発明の概要】
【発明が解決しようとする課題】
【0005】
しかし、第1のフラッシュメモリでは、各メモリブロックを独立のウェルの表面に形成するので、ウェル間を分離するための分離領域が必要となり、その分だけレイアウト面積が大きくなるという問題があった。
【0006】
また、第2のフラッシュメモリでは、複数のメモリブロックを1つのウェルの表面に形成するので、ウェル間を分離するための分離領域が不要となるので、その分だけレイアウト面積の縮小化を図ることができる。しかし、このフラッシュメモリでは、ワード線とウェルに独立の電源から電圧を与えていたので、ウェルよりも容量が小さなワード線の電圧がウェルよりも先に上昇し、ワード線とウェルの間に電圧が発生し、メモリセルのしきい値電圧が変化するという問題があった。
【0007】
また、第1および第2のフラッシュメモリの両方を搭載したマイクロコンピュータでは、用途によって必要なメモリ容量が異なるため、いくつかのメモリブロックを削除してメモリ容量を小さくする場合がある。その場合、周辺回路の再レイアウトが必要となり、メモリ容量の調整が容易でなかった。
【0008】
それゆえに、この発明の主たる目的は、メモリ容量を容易に調整することが可能な不揮発性半導体記憶装置を提供することである。
【課題を解決するための手段】
【0009】
この発明の一実施の形態による不揮発性半導体記憶装置は、複数の第1のメモリブロックと、第1のロウデコーダと、複数の第2のメモリブロックと、第2のロウデコーダとを備える。複数の第1のメモリブロックは1つの第1のウェルの表面に形成され、各第1のメモリブロックは、複数行複数列に配置された複数のメモリセルと、各行に対応して設けられ、対応の各メモリセルのゲートに接続されたワード線とを含む。第1のロウデコーダは、各第1のメモリブロックに対応して設けられ、対応の第1のメモリブロックが消去対象である場合は、第1のウェルに印加されている第1の電圧と異なる第2の電圧を対応の各ワード線に印加し、対応の第1のメモリブロックが消去非対象であるが他の第1のメモリブロックが消去対象である場合は、対応の各ワード線に第1の電圧を印加する。複数の第2のメモリブロックはそれぞれ複数の第2のウェルの表面に形成され、各第2のメモリブロックは、複数行複数列に配置された複数のメモリセルと、各行に対応して設けられ、対応の各メモリセルのゲートに接続されたワード線とを含む。第2のロウデコーダは、各第2のメモリブロックに対応して設けられ、対応の第2のメモリブロックが消去対象である場合は、対応の第2のウェルに印加されている第3の電圧と異なる第4の電圧を対応の各ワード線に印加し、対応の第2のメモリブロックが消去非対象である場合は、対応の各ワード線に第3の電圧を印加する。ここで、複数の第1のメモリブロックおよび複数の第2のメモリブロックは、ワード線が延在する第1の方向と直交する第2の方向に順に配列され、複数の第1のロウデコーダおよび複数の第2のロウデコーダは、複数の第1のメモリブロックおよび複数の第2のメモリブロックの第1の方向に隣接して、第2の方向に順に配列されている。
【発明の効果】
【0010】
この発明の一実施の形態による不揮発性半導体記憶装置では、複数の第1のメモリブロックおよび複数の第2のメモリブロックは、ワード線の延在方向と直交する方向に順に配列されている。したがって、第2のメモリブロックを削除してメモリ容量を減らす場合でも、周辺回路の再レイアウトが不要となり、メモリ容量の調整を容易に行なうことができる。
【図面の簡単な説明】
【0011】
【図1】この発明の実施の形態1によるフラッシュメモリのメモリセルの構成および動作を示す図である。
【図2】図1に示したメモリセルを用いたフラッシュメモリの全体構成を示すブロック図である。
【図3】図2に示したメモリアレイおよび周辺回路の構成を示す回路ブロック図である。
【図4】図3のIV−IV線断面図である。
【図5】図3のV−V線断面図である。
【図6】図3に示したロウデコーダの構成を示す回路ブロック図である。
【図7】図3に示したソース線・P型ウェルドライバの構成および消去動作時の電圧値を示す回路ブロック図である。
【図8】図3に示したソース線・P型ウェルドライバの構成および消去前書込動作時の電圧値を示す回路ブロック図である。
【図9】図1〜図7に示したフラッシュメモリの消去動作時および消去前書込動作時のそれぞれにおいてメモリセルに印加する電圧を示す図である。
【図10】図1〜図7に示したフラッシュメモリの消去動作時にメモリセルに印加する電圧を示すタイムチャートである。
【図11】実施の形態1のフラッシュメモリを含むフラッシュモジュールの問題点を説明するためのブロック図である。
【図12】この発明の実施の形態2によるフラッシュモジュールのレイアウトを示すブロック図である。
【図13】実施の形態2の変更例を示すブロック図である。
【発明を実施するための形態】
【0012】
[実施の形態1]
図1(a)〜(h)は、この発明の実施の形態1によるフラッシュメモリのメモリセルの構成および動作を示す図である。図1(a)〜(h)において、メモリセルMCは、P型ウェルPWの表面上に絶縁層(図示せず)を介してフローティングゲートFGを形成し、さらにその上に絶縁層(図示せず)を介してコントロールゲートCGを形成し、ゲートFG,CGの両側にN型の不純物を注入してソースSおよびドレインDを形成したものである。コントロールゲートCGはワード線WLに接続され、ソースSはソース線SLに接続され、ドレインDはビット線BLに接続される。
【0013】
このメモリセルMCは、フローティングゲートFGに電子が蓄積されているか否かによって、データ“0”または“1”を記憶する。ここでは、図1(a)に示すように、フローティングゲートFGに電子が蓄積されていない状態を消去状態(あるいは低しきい値状態)と呼び、図1(f)に示すように、フローティングゲートFGに電子が蓄積された状態を書込状態(あるいは高しきい値状態)と呼ぶものとする。
【0014】
メモリセルMCに保持されたデータの読出は、図1(c)(h)に示すように、コントロールゲートCGに読出ワード線電圧(5V程度)を印加し、ドレインDに読出ビット線電圧(1V程度)を印加し、ソースSを接地することにより行なわれる。図1(b)(c)に示すように、消去状態ではメモリセルMCのしきい値電圧が低いので、メモリセルMCがオンしてメモリセル電流が流れる。また図1(g)(h)に示すように、書込状態ではメモリセルMCのしきい値電圧が高いので、メモリセルMCがオンせず、メモリセル電流がほとんど流れない。したがって、データの読出は、読出電圧印加時のメモリセル電流を検知することにより、メモリセルMCに保持されたデータを読み出すことができる。
【0015】
また、消去状態のメモリセルMCを書込状態に変化させる場合は、図1(d)に示すように、コントロールゲートCGに書込ワード線電圧(8V)を印加し、ドレインDに書込ビット線電圧(4V)を印加し、ソースSおよびP型ウェルPWを接地させる。これにより、チャネルホットエレクトロンがフローティングゲートFGに注入されて、メモリセルMCが消去状態から書込状態に遷移する。逆に、書込状態のメモリセルMCを消去状態に変化させる場合は、図1(e)示すように、コントロールゲートCGに消去ワード線電圧(−8V)を印加し、ドレインDをハイ・インピーダンス状態(フローティング状態)にし、ソースSおよびP型ウェルPWに消去ウェル電圧(8V)を印加する。これにより、Fauler−NordheimトンネリングによってフローティングゲートFGの電子がソースSに引き抜かれ、メモリセルMCが書込状態から消去状態に遷移する。
【0016】
また、図1(a)〜(h)には示していないが、一般にメモリセルMCを消去状態にする際には、消去対象メモリセルMCのワード線WL、ソース線SL、およびP型ウェルPWにそれぞれ−8V、8V、および8Vを印加する前に、一旦消去対象メモリセルMCを全て高しきい値状態に書き上げる消去前書き込み動作を行なう。これは、消去対象のメモリセルMCに高しきい値状態のメモリセルMCと低しきい値状態のメモリセルMCが混在した場合、そのままの状態で元々高しきい値状態だったメモリセルMCが低しきい値状態にシフトするまで消去電圧ストレスを印加すると、元々低しきい値状態だったメモリセルMCのしきい値電圧の分布が低くなり過ぎるからである。メモリセルMCのしきい値電圧が低くなり過ぎると、読出ワード線電圧(ゲート電圧)が0Vでもオンする恐れがあるので、消去ストレス電圧印加前のメモリセルMCのしきい値状態をある程度揃える必要がある。
【0017】
消去前書込を行なう方法としては、消去ストレス電圧と電圧極性を逆転させて、メモリセルMCのワード線WL、ソース線SL、およびP型ウェルPWにそれぞれ8V、−8V、および−8Vを印加してFauler−Nordheimトンネリングを起こし、メモリセルMCを高しきい値状態に遷移させる方法がある。
【0018】
図2は、図1(a)〜(h)に示したメモリセルMCを含むフラッシュメモリの全体構成を示すブロック図である。図2において、フラッシュメモリは、メモリアレイMA、内部電圧発生回路1、ディストリビュータ2、アドレスバッファ3、Xデコーダ4、Yデコーダ5、コラム選択回路6、センスアンプ7、入出力バッファ8、および制御回路9を備える。
【0019】
メモリアレイMAは、複数行複数列に配置された複数のメモリセルMCを含む。各メモリセルMCは、図1(a)〜(h)で示したように、1ビットのデータを記憶する。各メモリセルMCには、固有のアドレスが割り当てられている。内部電圧発生回路1は、図1(a)〜(h)で示した種々の内部電圧(8V,−8V,約5V,4V,約1Vなど)を発生する。ディストリビュータ2は、消去、書込、読出などの動作モードに応じて、内部電圧発生回路1で生成された種々の内部電圧をXデコーダ4、コラム選択回路6、センスアンプ7などに分配する。
【0020】
アドレスバッファ3は、外部から与えられたアドレス信号ADDに含まれるXアドレス信号およびYアドレス信号をそれぞれXデコーダ4およびYデコーダ5に与える。Xデコーダ4は、アドレスバッファ3から与えられたXアドレス信号に従って、メモリアレイMAのワード線WL、ソース線SL、P型ウェルPWなどに、ディストリビュータ2から与えられた内部電圧を与える。Yデコーダ5は、アドレスバッファ3から与えられたYアドレス信号に従って、メモリアレイMAの複数列のうちのいずれかの列を指定する。
【0021】
コラム選択回路6は、Yデコーダ5によって指定された列のビット線BLとセンスアンプ7とを接続する。センスアンプ7は、コラム選択回路6およびビット線BLを介してメモリセルMCのデータの書込および読出を行なう。入出力バッファ8は、外部とセンスアンプ7との間で、書込データ信号DIおよび読出データ信号DOの授受を行なうとともに、外部から与えられた制御信号CNTを制御回路9に与える。制御回路9は、制御信号CNTに従って、フラッシュメモリ全体を制御する。
【0022】
図3は、図2に示したメモリアレイMAおよびその周辺回路の構成を示す回路ブロック図である。図3において、メモリアレイMAは、複数行複数列に配置された複数のメモリセルMCと、それぞれ複数行に対応して設けられた複数のワード線WLと、それぞれ複数行に対応して設けられた複数のソース線SLと、それぞれ複数列に対応して設けられた複数のビット線BLと、各ビット線BLに対応して設けられた選択ゲート(NチャネルMOSトランジスタ)SGと、各隣接する2本のビット線BLに対応して設けられた主ビット線MBLとを含む。各ワード線WLは、対応の行の各メモリセルMCのコントロールゲートCGに接続される。各ソース線SLは、対応の行の各メモリセルMCのソースに接続される。各ビット線BLは、対応の列の各メモリセルMCのドレインに接続される。各選択ゲートSGは、対応のビット線BLの一方端と対応の主ビット線MBLとの間に接続される。メモリアレイMAは、1つのP型ウェルPWの表面に形成され、P型ウェルPWは分離用N型ウェルNWの表面に形成されている。
【0023】
メモリアレイMAは、それぞれが複数のメモリセル行を有する複数(図では4つ)のメモリブロックMB0〜MB3に分割されている。4つのメモリブロックMB0〜MB3に対応してそれぞれ4つのロウデコーダRD0〜RD3が設けられる。ロウデコーダRD0〜RD3の各々は、対応のメモリブロックMBの複数のワード線WLのうちの選択したワード線WLに、消去、書込、読出などの動作モードに応じた電圧を与える。
【0024】
全ソース線SLおよびP型ウェルPWは、ソース線・P型ウェルドライバ10に接続される。ドライバ10は、全ソース線SLおよびP型ウェルPWに、消去、書込、読出などの動作モードに応じた電圧を与える。分離用N型ウェルNWは、分離用N型ウェルドライバ11に接続される。ドライバ11は、分離用N型ウェルNWに、消去、書込、読出などの動作モードに応じた電圧を与える。
【0025】
各選択ゲートSGのゲートは、ビット線選択回路12に接続される。ビット線選択回路12は、奇数番のビット線BLに対応する選択ゲートSGと、偶数番のビット線BLに対応する選択ゲートSGとのうちのいずれか一方の選択ゲートSGを導通させる。コラム選択回路6は、Yデコーダ5によって指定された主ビット線MBLをセンスアンプ7に接続する。ロウデコーダRD0〜RD3、ドライバ10,11およびビット線選択回路12は、図2のXデコーダ4に含まれる。
【0026】
図4は図3のIV−IV線断面図であり、図5は図3のV−V線断面図である。図中の電圧値は、メモリブロックMB0が消去対象であり、他のメモリブロックMB1〜MB3が消去非対象である場合に消去動作時に印加される電圧値である。図4および図5において、P型基板PSの表面に分離用N型ウェルNWが形成され、分離用N型ウェルNWの表面にP型ウェルPWが形成され、P型ウェルPWの表面に複数のメモリセルMCが形成される。
【0027】
一般的にウェハとしてP型基板PSを用い、かつその電圧を0Vとするので、P型ウェルPWとP型基板PSが直接接触すると電気的に短絡し、P型ウェルPWに0V以外の電圧を印加することができない。そこで、P型ウェルPWとP型基板PSの間にN型ウェルNWを設けてP型ウェルPWとP型基板PSを電気的に分離している。N型ウェルNWにはP型ウェルPWとP型基板PSの双方の電位以上の電位を印加して逆バイアス状態とする。
【0028】
各メモリセルMCは、P型ウェルPWの表面上に順次形成されたフローティングゲートFGおよびコントロールゲートCGと、ゲートFG,CGの両側に形成されたソースSおよびドレインDとを含む。図5に示すように、同じ2つのメモリセルMCは、分離領域SAで分離されている。各メモリセル列の上方にビット線BLが形成され、図4に示すように、ビット線BLは対応の各メモリセルMCのドレインに接続される。ビット線BLの上方に主ビット線MBLが形成され、主ビット線MBLは対応の選択ゲート(NチャネルMOSトランジスタ)SGを介して対応のビット線BLに接続されるとともに、コラム選択回路6に含まれるNチャネルMOSトランジスタ13に接続される。トランジスタ13は、メモリアレイMA用のP型ウェルPWとは独立したP型ウェルPWの表面に形成されている。
【0029】
また、図5に示すように、同じメモリセル行の複数のメモリセルMCのコントロールゲートCGは一体的に形成されており、ビット線BLと主ビット線MBLの間にワード線WLが形成されている。ワード線WLは、対応のメモリセル行のコントロールゲートCGに複数箇所で接続されるとともに、ロウデコーダRD0に含まれるNチャネルMOSトランジスタ14およびPチャネルMOSトランジスタ15に接続される。トランジスタ14,15は、メモリアレイMA用のP型ウェルPWとは独立したウェルPW,NWの表面にそれぞれ形成されている。
【0030】
図6は、図3に示したロウデコーダRD0,RD1の構成を示す回路ブロック図である。図6において、ロウデコーダRD0は、正電圧セレクト回路20と、負電圧セレクト回路21と、対応のメモリブロックMB0の各ワード線WLに対応して設けられたワード線デコーダ22およびドライバ23を含む。
【0031】
正電圧セレクト回路20は、複数の切換端子20aと1つの共通端子20bとを含む。複数の切換端子20aには、それぞれ内部電圧発生回路1で生成された正電圧8V,5V,…と、0Vと、ソース線・P型ウェルドライバ10から出力されたP型ウェル電圧VPWが与えられる。正電圧セレクト回路20は、制御回路9などによって制御され、消去、書込、読出などの動作モードに応じて、複数の切換端子20aのうちのいずれかの切換端子20aと共通端子20bとを接続する。書込動作時は8Vが共通端子20bに与えられ、読出動作時は5Vが共通端子20bに与えられ、スタンバイ時は0Vが共通端子20bに与えられ、消去動作時はP型ウェル電圧VPWが共通端子20bに与えられる。
【0032】
負電圧セレクト回路21は、複数の切換端子21aと1つの共通端子21bとを含む。複数の切換端子21aには、それぞれ内部電圧発生回路1で生成された負電圧−8V,…と、0Vなどが与えられる。負電圧セレクト回路21は、制御回路9によって制御され、消去、書込、読出などの動作モードに応じて、複数の切換端子21aのうちのいずれかの切換端子21aと共通端子21bとを接続する。書込、読出およびスタンバイ時は0Vが共通端子21bに与えられ、消去動作時は−8Vが共通端子21bに与えられる。
【0033】
ワード線デコーダ22は、書込および読出動作時には、アドレスバッファ3から与えられたXアドレス信号が対応のワード線WLに予め割り当てられたXアドレス信号に一致した場合は「L」レベルの信号を出力し、一致しない場合は「H」レベルの信号を出力する。また、ワード線デコーダ22は、消去動作時には、アドレスバッファ3から与えられたXアドレス信号に含まれるブロック選択信号が対応のメモリブロックMBに予め割り当てられたブロック選択信号に一致した場合は「H」レベルの信号を出力し、一致しない場合は「L」レベルの信号を出力する。また、ワード線デコーダ22は、スタンバイ時には、「H」レベルの信号を出力する。
【0034】
ドライバ23は、PチャネルMOSトランジスタ24およびNチャネルMOSトランジスタ25を含む。PチャネルMOSトランジスタ24は、正電圧セレクト回路20の共通端子20bと対応のワード線WLとの間に接続され、そのゲートは対応のワード線デコーダ22の出力信号を受ける。NチャネルMOSトランジスタ25は、対応のワード線WLと負電圧セレクト回路21の共通端子21bとの間に接続され、そのゲートは対応のワード線デコーダ22の出力信号を受ける。
【0035】
対応のワード線デコーダ22の出力信号が「H」レベルの場合は、NチャネルMOSトランジスタ25が導通し、負電圧セレクト回路21の共通端子21bと対応のワード線WLとが接続される。対応のワード線デコーダ22の出力信号が「L」レベルの場合は、PチャネルMOSトランジスタ24が導通し、正電圧セレクト回路20の共通端子20bと対応のワード線WLとが接続される。
【0036】
他のロウデコーダRD1〜RD3の各々もロウデコーダRD0と同じ構成である。図6では、メモリブロックMB0が消去対象であり、他のメモリブロックMB1〜MB3が消去対象外である場合のセレクト回路20,21の状態が示されている。
【0037】
図7は、図3に示したソース線・P型ウェルドライバ10の構成を示す回路ブロック図である。図中の電圧値は、消去動作時の電圧値を示している。図7において、ソース線・P型ウェルドライバ10は、P型ウェルドライバ30とソース線ドライバ40を備える。
【0038】
P型ウェルドライバ30は、入力ノードN1と出力ノードN2との間に直列接続されたレベルシフタ31およびインバータ32,35を含む。レベルシフタ31は、入力ノードN1に「H」レベル(1.5V)の信号が与えられた場合は、電源ノードN3の電圧(8V)を出力し、入力ノードN1に「L」レベル(0V)の信号が与えられた場合は、電源ノードN4の電圧(0V)を出力する。インバータ33は、電源ノードN3,N4間に直列接続されたPチャネルMOSトランジスタ33およびNチャネルMOSトランジスタ34を含み、トランジスタ33,34のゲートはレベルシフタ31の出力信号を受ける。インバータ33は、レベルシフタ31から「H」レベル(8V)の信号が出力された場合は電源ノードN4の電圧(0V)を出力し、レベルシフタ31から「L」レベル(0V)の信号が出力された場合は電源ノードN3の電圧(8V)を出力する。
【0039】
インバータ35は、電源ノードN5と接地電圧GND(0V)のラインとの間に直列接続されたPチャネルMOSトランジスタ36およびNチャネルMOSトランジスタ37を含み、トランジスタ36,37のゲートは前段のインバータ32の出力信号を受ける。また、インバータ35は、電源ノードN5と接地電圧GND(0V)のラインとの間に直列接続されたNチャネルMOSトランジスタ38およびPチャネルMOSトランジスタ39とを含み、トランジスタ38,39のゲートはレベルシフタ31の出力信号を受ける。インバータ35は、前段のインバータ32から「L」レベル(0V)の信号が出力された場合は電源ノードN5の電圧(8V)を出力し、前段のインバータ32から「H」レベル(8V)の信号が出力された場合は接地電圧(0V)を出力する。
【0040】
ソースドライバ40は、入力ノードN6と出力ノードN7との間に直列接続されたレベルシフタ41およびインバータ42,45を含む。レベルシフタ41は、入力ノードN6に「H」レベル(1.5V)の信号が与えられた場合は、電源ノードN8の電圧(8V)を出力し、入力ノードN6に「L」レベル(0V)の信号が与えられた場合は、電源ノードN9の電圧(0V)を出力する。インバータ42は、電源ノードN8,N9間に直列接続されたPチャネルMOSトランジスタ43およびNチャネルMOSトランジスタ44を含み、トランジスタ43,44のゲートはレベルシフタ41の出力信号を受ける。インバータ42は、レベルシフタ41から「H」レベル(8V)の信号が出力された場合は電源ノードN9の電圧(0V)を出力し、レベルシフタ41から「L」レベル(0V)の信号が出力された場合は電源ノードN8の電圧(8V)を出力する。
【0041】
インバータ45は、P型ウェルドライバ40の出力ノードN2と接地電圧GND(0V)のラインとの間に直列接続されたPチャネルMOSトランジスタ46およびNチャネルMOSトランジスタ47を含み、トランジスタ46,47のゲートは前段のインバータ42の出力信号を受ける。また、インバータ45は、P型ウェルドライバ40の出力ノードN2と接地電圧GND(0V)のラインとの間に直列接続されたNチャネルMOSトランジスタ48およびPチャネルMOSトランジスタ49とを含み、トランジスタ48,49のゲートはレベルシフタ41の出力信号を受ける。インバータ45は、前段のインバータ42から「L」レベル(0V)の信号が出力された場合はP型ウェル電圧VPW(8V)を出力し、前段のインバータ42から「H」レベル(8V)の信号が出力された場合は接地電圧(0V)を出力する。
【0042】
したがって、消去動作時は、入力ノードN1,N6に「H」レベル(1.5V)の信号が与えられ、電源ノードN3,N5,N8に8Vが与えられ、電源ノードN4,N9に0Vが与えられ、P型ウェル電圧VPWおよびソース線電圧VSLは8Vとなる。
【0043】
また、消去前書込動作時は図8に示すように、入力ノードN1,N6に「H」レベル(1.5V)の信号が与えられ、電源ノードN3,N8に0Vが与えられ、電源ノードN4,N5,N9に−8Vが与えられ、P型ウェル電圧VPWおよびソース線電圧VSLは−8Vとなる。
【0044】
次に、図1〜図8に示したフラッシュメモリの動作について説明する。図9は、このフラッシュメモリの消去動作時および消去前書込時のそれぞれにおいて、消去対象ブロックおよび消去非対象ブロックのそれぞれのメモリセルMCに印加される電圧を示す図である。また、図10は、消去動作時におけるソース線電圧VSL、P型ウェル電圧VPW、N型ウェル電圧VNW、消去非対象ブロック(ここではMB1〜MB3とする)のワード線電圧VWL、および消去対象ブロック(ここではMB0とする)のワード線電圧VWLの時刻変化を示すタイムチャートである。
【0045】
図10を参照して、スタンバイ時には、ソース線電圧VSL、P型ウェル電圧VPW、N型ウェル電圧VNW、および全メモリブロックMB0〜MB3のワード線電圧VWLは0Vに固定されている。次に時刻t1において、ソース線電圧VSL、P型ウェル電圧VPW、N型ウェル電圧VNW、および消去非対象のメモリブロックMB1〜MB3のワード線電圧VWLが0Vから8Vに立ち上げられる。このとき、図6および図7で示したように、P型ウェル電圧VPWがソース線SLとワード線WLに与えられるので、電圧VPW,VSL,VWLが同じ上昇速度で8Vに上昇する。したがって、ワード線WLとP型ウェルPWおよびソース線SLとの間に電位差が生じて消去非対象のメモリセルMCのしきい値電圧がシフトすることを防止することができる。なお、メモリセルMCのドレインは、P型ウェル電圧VPW(8V)よりもPN接合のビルトインポテンシャル(0.6V)だけ低い電圧(7.4V)になる。
【0046】
次いで時刻t2において、消去対象のメモリブロックMB0の全ワード線WLの電圧が0Vから−8Vに立ち下げられる。これにより、図1(e)で示したように、メモリブロックMB0の各メモリセルMCのフローティングゲートFGからソースSに電子が引き抜かれ、各メモリセルMCのしきい値電圧が低下する。
【0047】
次に時刻t3において、メモリブロックMB0のワード線電圧VWLが−8Vから0Vに立ち上げられる。次いで時刻t4において、ソース線電圧VSL、P型ウェル電圧VPW、N型ウェル電圧VNW、および消去非対象のメモリブロックMB1〜MB3のワード線電圧VWLが8Vから0Vに立ち下げられて、消去対象のメモリブロックMB0のデータの消去が終了する。
【0048】
消去前書込動作時は、まず、ソース線電圧VSL、P型ウェル電圧VPW、ビット線電圧VBL、および消去非対象のメモリブロックMB1〜MB3のワード線電圧VWLが0Vから−8Vに立ち下げられる。次に、消去対象のメモリブロックMB0の全ワード線WLの電圧が0Vから8Vに立ち上げられる。これにより、メモリブロックMB0の各メモリセルMCのフローティングゲートFGに電子が注入され、各メモリセルMCのしきい値電圧が上昇する。
【0049】
次いで、メモリブロックMB0のワード線電圧VWLが8Vから0Vに立ち下げられる。次に、ソース線電圧VSL、P型ウェル電圧VPW、および消去非対象のメモリブロックMB1〜MB3のワード線電圧VWLが−8Vから0Vに立ち上げられて、消去対象のメモリブロックMB0の消去前書込が終了する。なお、消去前書込動作時は、N型ウェル電圧VNWはP型ウェル電圧VPWよりも高ければよいので、必ずしもVNW=VPWとする必要はなく、たとえば0V以上の電圧をN型ウェルNWに印加しておいてもよい。通常の書込および読出動作は、図1(a)〜(h)で示したので、その説明は繰り返さない。
【0050】
[実施の形態2]
各メモリブロックMBが独立のP型ウェルPW内に形成されたフラッシュメモリでは、消去対象のメモリブロックMB用のロウデコーダRDは対応の各ワード線WLを0Vから−8Vに立ち下げる必要があるが、消去非対象のメモリブロックMB用のロウデコーダRDは対応の各ワード線WLを0Vに維持すればよい。
【0051】
しかし、複数のメモリブロックMB0〜MB3が1つのP型ウェルPWの表面に形成された実施の形態1のフラッシュメモリでは、消去対象のメモリブロックMB0用のロウデコーダRD0は対応の各ワード線WLを0Vから−8Vに立ち下げる必要があることに加え、消去非対象のメモリブロックMB1〜MB3用のロウデコーダRD1〜RD3は対応の各ワード線WLを0Vから8Vに立ち上げる必要がある。
【0052】
したがって、実施の形態1の各ロウデコーダRDは、対応のメモリブロックMBが消去対象となったことを検知する必要があるとともに、他のメモリブロックMBが消去対象となったことも検知する必要がある。したがって、実施の形態1のフラッシュメモリのロウデコーダRDは、各メモリブロックMBが独立のP型ウェルPW内に形成されたフラッシュメモリのロウデコーダRDよりも大型になる。
【0053】
フラッシュメモリ混載マイコンに搭載されるフラッシュメモリモジュールでは、図11に示すように、複数のメモリブロックMB0〜MB3を1つのP型ウェルPW内に形成し、他の複数のメモリブロックMB10〜MB12の各々を独立のP型ウェルPW内に形成する場合がある。図11では、メモリブロックMB10,MB0〜MB3,MB11,MB12が図中Y方向(ビット線BLの延在方向)に順次配列され、それらの図中X方向(ワード線WLの延在方向)に隣接してメモリブロックMB10,MB0〜MB3,MB11,MB12用のロウデコーダRD10,RD0〜RD3,RD11,RD12がそれぞれ配置され、さらにX方向に隣接して内部電圧発生回路1が配置されている。また、メモリブロックMB12、ロウデコーダRD12および内部電圧発生回路1の図中Y方向に隣接してセンスアンプ帯50、周辺回路51、および制御回路9がそれぞれ配置されている。センスアンプ帯50にはセンスアンプ7などが配置され、周辺回路51には入出力バッファ8などが含まれる。
【0054】
上述のように、メモリブロックMB0〜MB3用のロウデコーダRD0〜RD3は、メモリブロックMB10〜MB12用のロウデコーダRD10〜RD12よりも大きいので、ロウデコーダRD0〜RD3の幅がロウデコーダRD10〜RD12よりも大きくなって内部電圧発生回路1の領域内にはみ出てしまう。
【0055】
一方、フラッシュメモリ混載マイコンに搭載されるフラッシュモジュールは、搭載されるマイコンの用途によって必要メモリ容量が異なるため、1つまたは2以上のメモリブロックMBを削除してメモリ容量をカットダウンし、小容量化展開を行なうことがよくある。
【0056】
その場合、図11に示したようにメモリブロックMB0〜MB3がメモリブロックMB10〜MB11の間に配置されていると、メモリブロックMB11,MB12およびロウデコーダRD11,RD12を削除してメモリブロックMB10,MB0〜MB3およびロウデコーダRD0〜RD3をセンスアンプ帯50側に移動させるためには、ロウデコーダRD0〜RD3のはみ出し部分も移動させる必要がある。したがって、内部電圧発生回路1の再レイアウトが必要となり、小容量化展開の容易性が損なわれる。
【0057】
そこで、この実施の形態2では、図12に示すように、メモリブロックMB10〜MB12,MB0〜MB3およびセンスアンプ帯50の順に配置し、メモリブロックMB10〜MB12,MB0〜MB3に隣接してロウデコーダRD10〜RD12,RD0〜RD3を配置する。このように配置すれば、メモリブロックMB10〜MB12およびロウデコーダRD10〜RD12を削除しても内部電圧発生回路1の再レイアウトを行なう必要がないので、小容量化展開を容易に行なうことができる。
【0058】
また、図13は、この実施の形態2の変更例を示すブロック図である。図13において、この変更例では、メモリブロックMB0〜MB3,MB10〜MB12およびセンスアンプ帯50の順に配置し、メモリブロックMB0〜MB3,MB10〜MB12に隣接してロウデコーダRD0〜RD3,RD10〜RD12を配置する。また、ロウデコーダRD0〜RD3,RD10〜RD12を同じ幅でレイアウトし、ロウデコーダRD0〜RD3の一部を図中Y方向にはみ出させる。このように配置すれば、メモリブロックMB10〜MB12およびロウデコーダRD10〜RD12を削除しても、メモリブロックMB0〜MB3およびロウデコーダRD0〜RD3をセンスアンプ帯50側に移動させればよく、内部電圧発生回路1の再レイアウトを行なう必要がない。したがって、小容量化展開を容易に行なうことができる。
【0059】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【符号の説明】
【0060】
MC メモリセル、PW P型ウェル、S ソース、D ドレイン、FG フローティングゲート、 CG コントロールゲート、WL ワード線、BL ビット線、SL ソース線、MA メモリアレイ、1 内部電圧発生回路、2 ディストリビュータ、3 アドレスバッファ、4 Xデコーダ、5 Yデコーダ、6 コラム選択回路、7 センスアンプ、8 入出力バッファ、9 制御回路、MB メモリブロック、SG 選択ゲート、MBL 主ビット線、NW 分離用N型ウェル、RD ロウデコーダ、10 ソース線・P型ウェルドライバ、11 分離用N型ウェルドライバ、12 ビット線選択回路、13,14,25,34,37,38,44,47,48 NチャネルMOSトランジスタ、15,24,33,36,39,43,46,49 PチャネルMOSトランジスタ、20 正電圧セレクタ回路、20a 切換端子、20b 共通端子、21 負電圧セレクタ回路、21a 切換端子、21b 共通端子、22 ワード線デコーダ、23 ドライバ、30 P型ウェルドライバ、31,41 レベルシフタ、32,35,42,45 インバータ、50 センスアンプ帯、51 周辺回路。
【技術分野】
【0001】
この発明は不揮発性半導体記憶装置に関し、特に、1つのウェルに形成された複数のメモリブロックのうちの消去対象のメモリブロックのデータを一括消去することが可能な不揮発性半導体記憶装置に関する。
【背景技術】
【0002】
従来より、フラッシュメモリでは、メモリアレイが複数のメモリブロックに分割され、1メモリブロック単位でデータを消去することが可能になっている。第1のフラッシュメモリでは、各メモリブロックが独立のウェルの表面に形成されており、消去対象のメモリブロックのウェルと各ワード線の間に所定の消去電圧が印加されてデータの消去が行なわれる。このとき、消去非対象のメモリブロックのウェルと各ワード線には0Vが印加され、メモリセルのしきい値電圧の変化が防止される(たとえば特許文献1参照)。
【0003】
また、第2のフラッシュメモリでは、複数のメモリブロックが1つのウェルの表面に形成されており、消去対象のメモリブロックのウェルと各ワード線の間に所定の消去電圧が印加されてデータの消去が行なわれる。このとき、消去非対象のメモリブロックの各ワード線にはウェルと同じ電圧が印加され、メモリセルのしきい値電圧の変化が防止される(たとえば特許文献2参照)。
【先行技術文献】
【特許文献】
【0004】
【特許文献1】特開2001−210808号公報
【特許文献2】特開2003−31704号公報
【発明の概要】
【発明が解決しようとする課題】
【0005】
しかし、第1のフラッシュメモリでは、各メモリブロックを独立のウェルの表面に形成するので、ウェル間を分離するための分離領域が必要となり、その分だけレイアウト面積が大きくなるという問題があった。
【0006】
また、第2のフラッシュメモリでは、複数のメモリブロックを1つのウェルの表面に形成するので、ウェル間を分離するための分離領域が不要となるので、その分だけレイアウト面積の縮小化を図ることができる。しかし、このフラッシュメモリでは、ワード線とウェルに独立の電源から電圧を与えていたので、ウェルよりも容量が小さなワード線の電圧がウェルよりも先に上昇し、ワード線とウェルの間に電圧が発生し、メモリセルのしきい値電圧が変化するという問題があった。
【0007】
また、第1および第2のフラッシュメモリの両方を搭載したマイクロコンピュータでは、用途によって必要なメモリ容量が異なるため、いくつかのメモリブロックを削除してメモリ容量を小さくする場合がある。その場合、周辺回路の再レイアウトが必要となり、メモリ容量の調整が容易でなかった。
【0008】
それゆえに、この発明の主たる目的は、メモリ容量を容易に調整することが可能な不揮発性半導体記憶装置を提供することである。
【課題を解決するための手段】
【0009】
この発明の一実施の形態による不揮発性半導体記憶装置は、複数の第1のメモリブロックと、第1のロウデコーダと、複数の第2のメモリブロックと、第2のロウデコーダとを備える。複数の第1のメモリブロックは1つの第1のウェルの表面に形成され、各第1のメモリブロックは、複数行複数列に配置された複数のメモリセルと、各行に対応して設けられ、対応の各メモリセルのゲートに接続されたワード線とを含む。第1のロウデコーダは、各第1のメモリブロックに対応して設けられ、対応の第1のメモリブロックが消去対象である場合は、第1のウェルに印加されている第1の電圧と異なる第2の電圧を対応の各ワード線に印加し、対応の第1のメモリブロックが消去非対象であるが他の第1のメモリブロックが消去対象である場合は、対応の各ワード線に第1の電圧を印加する。複数の第2のメモリブロックはそれぞれ複数の第2のウェルの表面に形成され、各第2のメモリブロックは、複数行複数列に配置された複数のメモリセルと、各行に対応して設けられ、対応の各メモリセルのゲートに接続されたワード線とを含む。第2のロウデコーダは、各第2のメモリブロックに対応して設けられ、対応の第2のメモリブロックが消去対象である場合は、対応の第2のウェルに印加されている第3の電圧と異なる第4の電圧を対応の各ワード線に印加し、対応の第2のメモリブロックが消去非対象である場合は、対応の各ワード線に第3の電圧を印加する。ここで、複数の第1のメモリブロックおよび複数の第2のメモリブロックは、ワード線が延在する第1の方向と直交する第2の方向に順に配列され、複数の第1のロウデコーダおよび複数の第2のロウデコーダは、複数の第1のメモリブロックおよび複数の第2のメモリブロックの第1の方向に隣接して、第2の方向に順に配列されている。
【発明の効果】
【0010】
この発明の一実施の形態による不揮発性半導体記憶装置では、複数の第1のメモリブロックおよび複数の第2のメモリブロックは、ワード線の延在方向と直交する方向に順に配列されている。したがって、第2のメモリブロックを削除してメモリ容量を減らす場合でも、周辺回路の再レイアウトが不要となり、メモリ容量の調整を容易に行なうことができる。
【図面の簡単な説明】
【0011】
【図1】この発明の実施の形態1によるフラッシュメモリのメモリセルの構成および動作を示す図である。
【図2】図1に示したメモリセルを用いたフラッシュメモリの全体構成を示すブロック図である。
【図3】図2に示したメモリアレイおよび周辺回路の構成を示す回路ブロック図である。
【図4】図3のIV−IV線断面図である。
【図5】図3のV−V線断面図である。
【図6】図3に示したロウデコーダの構成を示す回路ブロック図である。
【図7】図3に示したソース線・P型ウェルドライバの構成および消去動作時の電圧値を示す回路ブロック図である。
【図8】図3に示したソース線・P型ウェルドライバの構成および消去前書込動作時の電圧値を示す回路ブロック図である。
【図9】図1〜図7に示したフラッシュメモリの消去動作時および消去前書込動作時のそれぞれにおいてメモリセルに印加する電圧を示す図である。
【図10】図1〜図7に示したフラッシュメモリの消去動作時にメモリセルに印加する電圧を示すタイムチャートである。
【図11】実施の形態1のフラッシュメモリを含むフラッシュモジュールの問題点を説明するためのブロック図である。
【図12】この発明の実施の形態2によるフラッシュモジュールのレイアウトを示すブロック図である。
【図13】実施の形態2の変更例を示すブロック図である。
【発明を実施するための形態】
【0012】
[実施の形態1]
図1(a)〜(h)は、この発明の実施の形態1によるフラッシュメモリのメモリセルの構成および動作を示す図である。図1(a)〜(h)において、メモリセルMCは、P型ウェルPWの表面上に絶縁層(図示せず)を介してフローティングゲートFGを形成し、さらにその上に絶縁層(図示せず)を介してコントロールゲートCGを形成し、ゲートFG,CGの両側にN型の不純物を注入してソースSおよびドレインDを形成したものである。コントロールゲートCGはワード線WLに接続され、ソースSはソース線SLに接続され、ドレインDはビット線BLに接続される。
【0013】
このメモリセルMCは、フローティングゲートFGに電子が蓄積されているか否かによって、データ“0”または“1”を記憶する。ここでは、図1(a)に示すように、フローティングゲートFGに電子が蓄積されていない状態を消去状態(あるいは低しきい値状態)と呼び、図1(f)に示すように、フローティングゲートFGに電子が蓄積された状態を書込状態(あるいは高しきい値状態)と呼ぶものとする。
【0014】
メモリセルMCに保持されたデータの読出は、図1(c)(h)に示すように、コントロールゲートCGに読出ワード線電圧(5V程度)を印加し、ドレインDに読出ビット線電圧(1V程度)を印加し、ソースSを接地することにより行なわれる。図1(b)(c)に示すように、消去状態ではメモリセルMCのしきい値電圧が低いので、メモリセルMCがオンしてメモリセル電流が流れる。また図1(g)(h)に示すように、書込状態ではメモリセルMCのしきい値電圧が高いので、メモリセルMCがオンせず、メモリセル電流がほとんど流れない。したがって、データの読出は、読出電圧印加時のメモリセル電流を検知することにより、メモリセルMCに保持されたデータを読み出すことができる。
【0015】
また、消去状態のメモリセルMCを書込状態に変化させる場合は、図1(d)に示すように、コントロールゲートCGに書込ワード線電圧(8V)を印加し、ドレインDに書込ビット線電圧(4V)を印加し、ソースSおよびP型ウェルPWを接地させる。これにより、チャネルホットエレクトロンがフローティングゲートFGに注入されて、メモリセルMCが消去状態から書込状態に遷移する。逆に、書込状態のメモリセルMCを消去状態に変化させる場合は、図1(e)示すように、コントロールゲートCGに消去ワード線電圧(−8V)を印加し、ドレインDをハイ・インピーダンス状態(フローティング状態)にし、ソースSおよびP型ウェルPWに消去ウェル電圧(8V)を印加する。これにより、Fauler−NordheimトンネリングによってフローティングゲートFGの電子がソースSに引き抜かれ、メモリセルMCが書込状態から消去状態に遷移する。
【0016】
また、図1(a)〜(h)には示していないが、一般にメモリセルMCを消去状態にする際には、消去対象メモリセルMCのワード線WL、ソース線SL、およびP型ウェルPWにそれぞれ−8V、8V、および8Vを印加する前に、一旦消去対象メモリセルMCを全て高しきい値状態に書き上げる消去前書き込み動作を行なう。これは、消去対象のメモリセルMCに高しきい値状態のメモリセルMCと低しきい値状態のメモリセルMCが混在した場合、そのままの状態で元々高しきい値状態だったメモリセルMCが低しきい値状態にシフトするまで消去電圧ストレスを印加すると、元々低しきい値状態だったメモリセルMCのしきい値電圧の分布が低くなり過ぎるからである。メモリセルMCのしきい値電圧が低くなり過ぎると、読出ワード線電圧(ゲート電圧)が0Vでもオンする恐れがあるので、消去ストレス電圧印加前のメモリセルMCのしきい値状態をある程度揃える必要がある。
【0017】
消去前書込を行なう方法としては、消去ストレス電圧と電圧極性を逆転させて、メモリセルMCのワード線WL、ソース線SL、およびP型ウェルPWにそれぞれ8V、−8V、および−8Vを印加してFauler−Nordheimトンネリングを起こし、メモリセルMCを高しきい値状態に遷移させる方法がある。
【0018】
図2は、図1(a)〜(h)に示したメモリセルMCを含むフラッシュメモリの全体構成を示すブロック図である。図2において、フラッシュメモリは、メモリアレイMA、内部電圧発生回路1、ディストリビュータ2、アドレスバッファ3、Xデコーダ4、Yデコーダ5、コラム選択回路6、センスアンプ7、入出力バッファ8、および制御回路9を備える。
【0019】
メモリアレイMAは、複数行複数列に配置された複数のメモリセルMCを含む。各メモリセルMCは、図1(a)〜(h)で示したように、1ビットのデータを記憶する。各メモリセルMCには、固有のアドレスが割り当てられている。内部電圧発生回路1は、図1(a)〜(h)で示した種々の内部電圧(8V,−8V,約5V,4V,約1Vなど)を発生する。ディストリビュータ2は、消去、書込、読出などの動作モードに応じて、内部電圧発生回路1で生成された種々の内部電圧をXデコーダ4、コラム選択回路6、センスアンプ7などに分配する。
【0020】
アドレスバッファ3は、外部から与えられたアドレス信号ADDに含まれるXアドレス信号およびYアドレス信号をそれぞれXデコーダ4およびYデコーダ5に与える。Xデコーダ4は、アドレスバッファ3から与えられたXアドレス信号に従って、メモリアレイMAのワード線WL、ソース線SL、P型ウェルPWなどに、ディストリビュータ2から与えられた内部電圧を与える。Yデコーダ5は、アドレスバッファ3から与えられたYアドレス信号に従って、メモリアレイMAの複数列のうちのいずれかの列を指定する。
【0021】
コラム選択回路6は、Yデコーダ5によって指定された列のビット線BLとセンスアンプ7とを接続する。センスアンプ7は、コラム選択回路6およびビット線BLを介してメモリセルMCのデータの書込および読出を行なう。入出力バッファ8は、外部とセンスアンプ7との間で、書込データ信号DIおよび読出データ信号DOの授受を行なうとともに、外部から与えられた制御信号CNTを制御回路9に与える。制御回路9は、制御信号CNTに従って、フラッシュメモリ全体を制御する。
【0022】
図3は、図2に示したメモリアレイMAおよびその周辺回路の構成を示す回路ブロック図である。図3において、メモリアレイMAは、複数行複数列に配置された複数のメモリセルMCと、それぞれ複数行に対応して設けられた複数のワード線WLと、それぞれ複数行に対応して設けられた複数のソース線SLと、それぞれ複数列に対応して設けられた複数のビット線BLと、各ビット線BLに対応して設けられた選択ゲート(NチャネルMOSトランジスタ)SGと、各隣接する2本のビット線BLに対応して設けられた主ビット線MBLとを含む。各ワード線WLは、対応の行の各メモリセルMCのコントロールゲートCGに接続される。各ソース線SLは、対応の行の各メモリセルMCのソースに接続される。各ビット線BLは、対応の列の各メモリセルMCのドレインに接続される。各選択ゲートSGは、対応のビット線BLの一方端と対応の主ビット線MBLとの間に接続される。メモリアレイMAは、1つのP型ウェルPWの表面に形成され、P型ウェルPWは分離用N型ウェルNWの表面に形成されている。
【0023】
メモリアレイMAは、それぞれが複数のメモリセル行を有する複数(図では4つ)のメモリブロックMB0〜MB3に分割されている。4つのメモリブロックMB0〜MB3に対応してそれぞれ4つのロウデコーダRD0〜RD3が設けられる。ロウデコーダRD0〜RD3の各々は、対応のメモリブロックMBの複数のワード線WLのうちの選択したワード線WLに、消去、書込、読出などの動作モードに応じた電圧を与える。
【0024】
全ソース線SLおよびP型ウェルPWは、ソース線・P型ウェルドライバ10に接続される。ドライバ10は、全ソース線SLおよびP型ウェルPWに、消去、書込、読出などの動作モードに応じた電圧を与える。分離用N型ウェルNWは、分離用N型ウェルドライバ11に接続される。ドライバ11は、分離用N型ウェルNWに、消去、書込、読出などの動作モードに応じた電圧を与える。
【0025】
各選択ゲートSGのゲートは、ビット線選択回路12に接続される。ビット線選択回路12は、奇数番のビット線BLに対応する選択ゲートSGと、偶数番のビット線BLに対応する選択ゲートSGとのうちのいずれか一方の選択ゲートSGを導通させる。コラム選択回路6は、Yデコーダ5によって指定された主ビット線MBLをセンスアンプ7に接続する。ロウデコーダRD0〜RD3、ドライバ10,11およびビット線選択回路12は、図2のXデコーダ4に含まれる。
【0026】
図4は図3のIV−IV線断面図であり、図5は図3のV−V線断面図である。図中の電圧値は、メモリブロックMB0が消去対象であり、他のメモリブロックMB1〜MB3が消去非対象である場合に消去動作時に印加される電圧値である。図4および図5において、P型基板PSの表面に分離用N型ウェルNWが形成され、分離用N型ウェルNWの表面にP型ウェルPWが形成され、P型ウェルPWの表面に複数のメモリセルMCが形成される。
【0027】
一般的にウェハとしてP型基板PSを用い、かつその電圧を0Vとするので、P型ウェルPWとP型基板PSが直接接触すると電気的に短絡し、P型ウェルPWに0V以外の電圧を印加することができない。そこで、P型ウェルPWとP型基板PSの間にN型ウェルNWを設けてP型ウェルPWとP型基板PSを電気的に分離している。N型ウェルNWにはP型ウェルPWとP型基板PSの双方の電位以上の電位を印加して逆バイアス状態とする。
【0028】
各メモリセルMCは、P型ウェルPWの表面上に順次形成されたフローティングゲートFGおよびコントロールゲートCGと、ゲートFG,CGの両側に形成されたソースSおよびドレインDとを含む。図5に示すように、同じ2つのメモリセルMCは、分離領域SAで分離されている。各メモリセル列の上方にビット線BLが形成され、図4に示すように、ビット線BLは対応の各メモリセルMCのドレインに接続される。ビット線BLの上方に主ビット線MBLが形成され、主ビット線MBLは対応の選択ゲート(NチャネルMOSトランジスタ)SGを介して対応のビット線BLに接続されるとともに、コラム選択回路6に含まれるNチャネルMOSトランジスタ13に接続される。トランジスタ13は、メモリアレイMA用のP型ウェルPWとは独立したP型ウェルPWの表面に形成されている。
【0029】
また、図5に示すように、同じメモリセル行の複数のメモリセルMCのコントロールゲートCGは一体的に形成されており、ビット線BLと主ビット線MBLの間にワード線WLが形成されている。ワード線WLは、対応のメモリセル行のコントロールゲートCGに複数箇所で接続されるとともに、ロウデコーダRD0に含まれるNチャネルMOSトランジスタ14およびPチャネルMOSトランジスタ15に接続される。トランジスタ14,15は、メモリアレイMA用のP型ウェルPWとは独立したウェルPW,NWの表面にそれぞれ形成されている。
【0030】
図6は、図3に示したロウデコーダRD0,RD1の構成を示す回路ブロック図である。図6において、ロウデコーダRD0は、正電圧セレクト回路20と、負電圧セレクト回路21と、対応のメモリブロックMB0の各ワード線WLに対応して設けられたワード線デコーダ22およびドライバ23を含む。
【0031】
正電圧セレクト回路20は、複数の切換端子20aと1つの共通端子20bとを含む。複数の切換端子20aには、それぞれ内部電圧発生回路1で生成された正電圧8V,5V,…と、0Vと、ソース線・P型ウェルドライバ10から出力されたP型ウェル電圧VPWが与えられる。正電圧セレクト回路20は、制御回路9などによって制御され、消去、書込、読出などの動作モードに応じて、複数の切換端子20aのうちのいずれかの切換端子20aと共通端子20bとを接続する。書込動作時は8Vが共通端子20bに与えられ、読出動作時は5Vが共通端子20bに与えられ、スタンバイ時は0Vが共通端子20bに与えられ、消去動作時はP型ウェル電圧VPWが共通端子20bに与えられる。
【0032】
負電圧セレクト回路21は、複数の切換端子21aと1つの共通端子21bとを含む。複数の切換端子21aには、それぞれ内部電圧発生回路1で生成された負電圧−8V,…と、0Vなどが与えられる。負電圧セレクト回路21は、制御回路9によって制御され、消去、書込、読出などの動作モードに応じて、複数の切換端子21aのうちのいずれかの切換端子21aと共通端子21bとを接続する。書込、読出およびスタンバイ時は0Vが共通端子21bに与えられ、消去動作時は−8Vが共通端子21bに与えられる。
【0033】
ワード線デコーダ22は、書込および読出動作時には、アドレスバッファ3から与えられたXアドレス信号が対応のワード線WLに予め割り当てられたXアドレス信号に一致した場合は「L」レベルの信号を出力し、一致しない場合は「H」レベルの信号を出力する。また、ワード線デコーダ22は、消去動作時には、アドレスバッファ3から与えられたXアドレス信号に含まれるブロック選択信号が対応のメモリブロックMBに予め割り当てられたブロック選択信号に一致した場合は「H」レベルの信号を出力し、一致しない場合は「L」レベルの信号を出力する。また、ワード線デコーダ22は、スタンバイ時には、「H」レベルの信号を出力する。
【0034】
ドライバ23は、PチャネルMOSトランジスタ24およびNチャネルMOSトランジスタ25を含む。PチャネルMOSトランジスタ24は、正電圧セレクト回路20の共通端子20bと対応のワード線WLとの間に接続され、そのゲートは対応のワード線デコーダ22の出力信号を受ける。NチャネルMOSトランジスタ25は、対応のワード線WLと負電圧セレクト回路21の共通端子21bとの間に接続され、そのゲートは対応のワード線デコーダ22の出力信号を受ける。
【0035】
対応のワード線デコーダ22の出力信号が「H」レベルの場合は、NチャネルMOSトランジスタ25が導通し、負電圧セレクト回路21の共通端子21bと対応のワード線WLとが接続される。対応のワード線デコーダ22の出力信号が「L」レベルの場合は、PチャネルMOSトランジスタ24が導通し、正電圧セレクト回路20の共通端子20bと対応のワード線WLとが接続される。
【0036】
他のロウデコーダRD1〜RD3の各々もロウデコーダRD0と同じ構成である。図6では、メモリブロックMB0が消去対象であり、他のメモリブロックMB1〜MB3が消去対象外である場合のセレクト回路20,21の状態が示されている。
【0037】
図7は、図3に示したソース線・P型ウェルドライバ10の構成を示す回路ブロック図である。図中の電圧値は、消去動作時の電圧値を示している。図7において、ソース線・P型ウェルドライバ10は、P型ウェルドライバ30とソース線ドライバ40を備える。
【0038】
P型ウェルドライバ30は、入力ノードN1と出力ノードN2との間に直列接続されたレベルシフタ31およびインバータ32,35を含む。レベルシフタ31は、入力ノードN1に「H」レベル(1.5V)の信号が与えられた場合は、電源ノードN3の電圧(8V)を出力し、入力ノードN1に「L」レベル(0V)の信号が与えられた場合は、電源ノードN4の電圧(0V)を出力する。インバータ33は、電源ノードN3,N4間に直列接続されたPチャネルMOSトランジスタ33およびNチャネルMOSトランジスタ34を含み、トランジスタ33,34のゲートはレベルシフタ31の出力信号を受ける。インバータ33は、レベルシフタ31から「H」レベル(8V)の信号が出力された場合は電源ノードN4の電圧(0V)を出力し、レベルシフタ31から「L」レベル(0V)の信号が出力された場合は電源ノードN3の電圧(8V)を出力する。
【0039】
インバータ35は、電源ノードN5と接地電圧GND(0V)のラインとの間に直列接続されたPチャネルMOSトランジスタ36およびNチャネルMOSトランジスタ37を含み、トランジスタ36,37のゲートは前段のインバータ32の出力信号を受ける。また、インバータ35は、電源ノードN5と接地電圧GND(0V)のラインとの間に直列接続されたNチャネルMOSトランジスタ38およびPチャネルMOSトランジスタ39とを含み、トランジスタ38,39のゲートはレベルシフタ31の出力信号を受ける。インバータ35は、前段のインバータ32から「L」レベル(0V)の信号が出力された場合は電源ノードN5の電圧(8V)を出力し、前段のインバータ32から「H」レベル(8V)の信号が出力された場合は接地電圧(0V)を出力する。
【0040】
ソースドライバ40は、入力ノードN6と出力ノードN7との間に直列接続されたレベルシフタ41およびインバータ42,45を含む。レベルシフタ41は、入力ノードN6に「H」レベル(1.5V)の信号が与えられた場合は、電源ノードN8の電圧(8V)を出力し、入力ノードN6に「L」レベル(0V)の信号が与えられた場合は、電源ノードN9の電圧(0V)を出力する。インバータ42は、電源ノードN8,N9間に直列接続されたPチャネルMOSトランジスタ43およびNチャネルMOSトランジスタ44を含み、トランジスタ43,44のゲートはレベルシフタ41の出力信号を受ける。インバータ42は、レベルシフタ41から「H」レベル(8V)の信号が出力された場合は電源ノードN9の電圧(0V)を出力し、レベルシフタ41から「L」レベル(0V)の信号が出力された場合は電源ノードN8の電圧(8V)を出力する。
【0041】
インバータ45は、P型ウェルドライバ40の出力ノードN2と接地電圧GND(0V)のラインとの間に直列接続されたPチャネルMOSトランジスタ46およびNチャネルMOSトランジスタ47を含み、トランジスタ46,47のゲートは前段のインバータ42の出力信号を受ける。また、インバータ45は、P型ウェルドライバ40の出力ノードN2と接地電圧GND(0V)のラインとの間に直列接続されたNチャネルMOSトランジスタ48およびPチャネルMOSトランジスタ49とを含み、トランジスタ48,49のゲートはレベルシフタ41の出力信号を受ける。インバータ45は、前段のインバータ42から「L」レベル(0V)の信号が出力された場合はP型ウェル電圧VPW(8V)を出力し、前段のインバータ42から「H」レベル(8V)の信号が出力された場合は接地電圧(0V)を出力する。
【0042】
したがって、消去動作時は、入力ノードN1,N6に「H」レベル(1.5V)の信号が与えられ、電源ノードN3,N5,N8に8Vが与えられ、電源ノードN4,N9に0Vが与えられ、P型ウェル電圧VPWおよびソース線電圧VSLは8Vとなる。
【0043】
また、消去前書込動作時は図8に示すように、入力ノードN1,N6に「H」レベル(1.5V)の信号が与えられ、電源ノードN3,N8に0Vが与えられ、電源ノードN4,N5,N9に−8Vが与えられ、P型ウェル電圧VPWおよびソース線電圧VSLは−8Vとなる。
【0044】
次に、図1〜図8に示したフラッシュメモリの動作について説明する。図9は、このフラッシュメモリの消去動作時および消去前書込時のそれぞれにおいて、消去対象ブロックおよび消去非対象ブロックのそれぞれのメモリセルMCに印加される電圧を示す図である。また、図10は、消去動作時におけるソース線電圧VSL、P型ウェル電圧VPW、N型ウェル電圧VNW、消去非対象ブロック(ここではMB1〜MB3とする)のワード線電圧VWL、および消去対象ブロック(ここではMB0とする)のワード線電圧VWLの時刻変化を示すタイムチャートである。
【0045】
図10を参照して、スタンバイ時には、ソース線電圧VSL、P型ウェル電圧VPW、N型ウェル電圧VNW、および全メモリブロックMB0〜MB3のワード線電圧VWLは0Vに固定されている。次に時刻t1において、ソース線電圧VSL、P型ウェル電圧VPW、N型ウェル電圧VNW、および消去非対象のメモリブロックMB1〜MB3のワード線電圧VWLが0Vから8Vに立ち上げられる。このとき、図6および図7で示したように、P型ウェル電圧VPWがソース線SLとワード線WLに与えられるので、電圧VPW,VSL,VWLが同じ上昇速度で8Vに上昇する。したがって、ワード線WLとP型ウェルPWおよびソース線SLとの間に電位差が生じて消去非対象のメモリセルMCのしきい値電圧がシフトすることを防止することができる。なお、メモリセルMCのドレインは、P型ウェル電圧VPW(8V)よりもPN接合のビルトインポテンシャル(0.6V)だけ低い電圧(7.4V)になる。
【0046】
次いで時刻t2において、消去対象のメモリブロックMB0の全ワード線WLの電圧が0Vから−8Vに立ち下げられる。これにより、図1(e)で示したように、メモリブロックMB0の各メモリセルMCのフローティングゲートFGからソースSに電子が引き抜かれ、各メモリセルMCのしきい値電圧が低下する。
【0047】
次に時刻t3において、メモリブロックMB0のワード線電圧VWLが−8Vから0Vに立ち上げられる。次いで時刻t4において、ソース線電圧VSL、P型ウェル電圧VPW、N型ウェル電圧VNW、および消去非対象のメモリブロックMB1〜MB3のワード線電圧VWLが8Vから0Vに立ち下げられて、消去対象のメモリブロックMB0のデータの消去が終了する。
【0048】
消去前書込動作時は、まず、ソース線電圧VSL、P型ウェル電圧VPW、ビット線電圧VBL、および消去非対象のメモリブロックMB1〜MB3のワード線電圧VWLが0Vから−8Vに立ち下げられる。次に、消去対象のメモリブロックMB0の全ワード線WLの電圧が0Vから8Vに立ち上げられる。これにより、メモリブロックMB0の各メモリセルMCのフローティングゲートFGに電子が注入され、各メモリセルMCのしきい値電圧が上昇する。
【0049】
次いで、メモリブロックMB0のワード線電圧VWLが8Vから0Vに立ち下げられる。次に、ソース線電圧VSL、P型ウェル電圧VPW、および消去非対象のメモリブロックMB1〜MB3のワード線電圧VWLが−8Vから0Vに立ち上げられて、消去対象のメモリブロックMB0の消去前書込が終了する。なお、消去前書込動作時は、N型ウェル電圧VNWはP型ウェル電圧VPWよりも高ければよいので、必ずしもVNW=VPWとする必要はなく、たとえば0V以上の電圧をN型ウェルNWに印加しておいてもよい。通常の書込および読出動作は、図1(a)〜(h)で示したので、その説明は繰り返さない。
【0050】
[実施の形態2]
各メモリブロックMBが独立のP型ウェルPW内に形成されたフラッシュメモリでは、消去対象のメモリブロックMB用のロウデコーダRDは対応の各ワード線WLを0Vから−8Vに立ち下げる必要があるが、消去非対象のメモリブロックMB用のロウデコーダRDは対応の各ワード線WLを0Vに維持すればよい。
【0051】
しかし、複数のメモリブロックMB0〜MB3が1つのP型ウェルPWの表面に形成された実施の形態1のフラッシュメモリでは、消去対象のメモリブロックMB0用のロウデコーダRD0は対応の各ワード線WLを0Vから−8Vに立ち下げる必要があることに加え、消去非対象のメモリブロックMB1〜MB3用のロウデコーダRD1〜RD3は対応の各ワード線WLを0Vから8Vに立ち上げる必要がある。
【0052】
したがって、実施の形態1の各ロウデコーダRDは、対応のメモリブロックMBが消去対象となったことを検知する必要があるとともに、他のメモリブロックMBが消去対象となったことも検知する必要がある。したがって、実施の形態1のフラッシュメモリのロウデコーダRDは、各メモリブロックMBが独立のP型ウェルPW内に形成されたフラッシュメモリのロウデコーダRDよりも大型になる。
【0053】
フラッシュメモリ混載マイコンに搭載されるフラッシュメモリモジュールでは、図11に示すように、複数のメモリブロックMB0〜MB3を1つのP型ウェルPW内に形成し、他の複数のメモリブロックMB10〜MB12の各々を独立のP型ウェルPW内に形成する場合がある。図11では、メモリブロックMB10,MB0〜MB3,MB11,MB12が図中Y方向(ビット線BLの延在方向)に順次配列され、それらの図中X方向(ワード線WLの延在方向)に隣接してメモリブロックMB10,MB0〜MB3,MB11,MB12用のロウデコーダRD10,RD0〜RD3,RD11,RD12がそれぞれ配置され、さらにX方向に隣接して内部電圧発生回路1が配置されている。また、メモリブロックMB12、ロウデコーダRD12および内部電圧発生回路1の図中Y方向に隣接してセンスアンプ帯50、周辺回路51、および制御回路9がそれぞれ配置されている。センスアンプ帯50にはセンスアンプ7などが配置され、周辺回路51には入出力バッファ8などが含まれる。
【0054】
上述のように、メモリブロックMB0〜MB3用のロウデコーダRD0〜RD3は、メモリブロックMB10〜MB12用のロウデコーダRD10〜RD12よりも大きいので、ロウデコーダRD0〜RD3の幅がロウデコーダRD10〜RD12よりも大きくなって内部電圧発生回路1の領域内にはみ出てしまう。
【0055】
一方、フラッシュメモリ混載マイコンに搭載されるフラッシュモジュールは、搭載されるマイコンの用途によって必要メモリ容量が異なるため、1つまたは2以上のメモリブロックMBを削除してメモリ容量をカットダウンし、小容量化展開を行なうことがよくある。
【0056】
その場合、図11に示したようにメモリブロックMB0〜MB3がメモリブロックMB10〜MB11の間に配置されていると、メモリブロックMB11,MB12およびロウデコーダRD11,RD12を削除してメモリブロックMB10,MB0〜MB3およびロウデコーダRD0〜RD3をセンスアンプ帯50側に移動させるためには、ロウデコーダRD0〜RD3のはみ出し部分も移動させる必要がある。したがって、内部電圧発生回路1の再レイアウトが必要となり、小容量化展開の容易性が損なわれる。
【0057】
そこで、この実施の形態2では、図12に示すように、メモリブロックMB10〜MB12,MB0〜MB3およびセンスアンプ帯50の順に配置し、メモリブロックMB10〜MB12,MB0〜MB3に隣接してロウデコーダRD10〜RD12,RD0〜RD3を配置する。このように配置すれば、メモリブロックMB10〜MB12およびロウデコーダRD10〜RD12を削除しても内部電圧発生回路1の再レイアウトを行なう必要がないので、小容量化展開を容易に行なうことができる。
【0058】
また、図13は、この実施の形態2の変更例を示すブロック図である。図13において、この変更例では、メモリブロックMB0〜MB3,MB10〜MB12およびセンスアンプ帯50の順に配置し、メモリブロックMB0〜MB3,MB10〜MB12に隣接してロウデコーダRD0〜RD3,RD10〜RD12を配置する。また、ロウデコーダRD0〜RD3,RD10〜RD12を同じ幅でレイアウトし、ロウデコーダRD0〜RD3の一部を図中Y方向にはみ出させる。このように配置すれば、メモリブロックMB10〜MB12およびロウデコーダRD10〜RD12を削除しても、メモリブロックMB0〜MB3およびロウデコーダRD0〜RD3をセンスアンプ帯50側に移動させればよく、内部電圧発生回路1の再レイアウトを行なう必要がない。したがって、小容量化展開を容易に行なうことができる。
【0059】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【符号の説明】
【0060】
MC メモリセル、PW P型ウェル、S ソース、D ドレイン、FG フローティングゲート、 CG コントロールゲート、WL ワード線、BL ビット線、SL ソース線、MA メモリアレイ、1 内部電圧発生回路、2 ディストリビュータ、3 アドレスバッファ、4 Xデコーダ、5 Yデコーダ、6 コラム選択回路、7 センスアンプ、8 入出力バッファ、9 制御回路、MB メモリブロック、SG 選択ゲート、MBL 主ビット線、NW 分離用N型ウェル、RD ロウデコーダ、10 ソース線・P型ウェルドライバ、11 分離用N型ウェルドライバ、12 ビット線選択回路、13,14,25,34,37,38,44,47,48 NチャネルMOSトランジスタ、15,24,33,36,39,43,46,49 PチャネルMOSトランジスタ、20 正電圧セレクタ回路、20a 切換端子、20b 共通端子、21 負電圧セレクタ回路、21a 切換端子、21b 共通端子、22 ワード線デコーダ、23 ドライバ、30 P型ウェルドライバ、31,41 レベルシフタ、32,35,42,45 インバータ、50 センスアンプ帯、51 周辺回路。
【特許請求の範囲】
【請求項1】
不揮発性半導体記憶装置であって、
1つの第1のウェルの表面に形成され、各々が、複数行複数列に配置された複数のメモリセルと、各行に対応して設けられ、対応の各メモリセルのゲートに接続されたワード線とを含む複数の第1のメモリブロック、
各第1のメモリブロックに対応して設けられ、対応の第1のメモリブロックが消去対象である場合は、前記第1のウェルに印加されている第1の電圧と異なる第2の電圧を対応の各ワード線に印加し、対応の第1のメモリブロックが消去非対象であるが他の第1のメモリブロックが消去対象である場合は、前記第1の電圧を対応の各ワード線に印加する第1のロウデコーダ、
それぞれ複数の第2のウェルの表面に形成され、各々が、複数行複数列に配置された複数のメモリセルと、各行に対応して設けられ、対応の各メモリセルのゲートに接続されたワード線とを含む複数の第2のメモリブロック、および
各第2のメモリブロックに対応して設けられ、対応の第2のメモリブロックが消去対象である場合は、対応の第2のウェルに印加されている第3の電圧と異なる第4の電圧を対応の各ワード線に印加し、対応の第2のメモリブロックが消去非対象である場合は、前記第3の電圧を対応の各ワード線に印加する第2のロウデコーダを備え、
前記複数の第1のメモリブロックおよび前記複数の第2のメモリブロックは、前記ワード線が延在する第1の方向と直交する第2の方向に順に配列され、
複数の前記第1のロウデコーダおよび複数の前記第2のロウデコーダは、前記複数の第1のメモリブロックおよび前記複数の第2のメモリブロックの前記第1の方向に隣接して、前記第2の方向に順に配列されている、不揮発性半導体記憶装置。
【請求項2】
前記第1〜第4の電圧を発生する内部電圧発生回路を備え、
複数の前記第1のロウデコーダおよび複数の前記第2のロウデコーダは、前記複数の第1のメモリブロックおよび前記複数の第2のメモリブロックと前記内部電圧発生回路との間に設けられている、請求項1に記載の不揮発性半導体記憶装置。
【請求項3】
複数の前記第1のロウデコーダの前記第2の方向の長さの総和は、前記複数の第1のメモリブロックの前記第2の方向の長さの総和よりも長く、
前記第1のロウデコーダの前記第1の方向の長さは、前記第2のロウデコーダの前記第1の方向の長さ以下である、請求項1または請求項2に記載の不揮発性半導体記憶装置。
【請求項1】
不揮発性半導体記憶装置であって、
1つの第1のウェルの表面に形成され、各々が、複数行複数列に配置された複数のメモリセルと、各行に対応して設けられ、対応の各メモリセルのゲートに接続されたワード線とを含む複数の第1のメモリブロック、
各第1のメモリブロックに対応して設けられ、対応の第1のメモリブロックが消去対象である場合は、前記第1のウェルに印加されている第1の電圧と異なる第2の電圧を対応の各ワード線に印加し、対応の第1のメモリブロックが消去非対象であるが他の第1のメモリブロックが消去対象である場合は、前記第1の電圧を対応の各ワード線に印加する第1のロウデコーダ、
それぞれ複数の第2のウェルの表面に形成され、各々が、複数行複数列に配置された複数のメモリセルと、各行に対応して設けられ、対応の各メモリセルのゲートに接続されたワード線とを含む複数の第2のメモリブロック、および
各第2のメモリブロックに対応して設けられ、対応の第2のメモリブロックが消去対象である場合は、対応の第2のウェルに印加されている第3の電圧と異なる第4の電圧を対応の各ワード線に印加し、対応の第2のメモリブロックが消去非対象である場合は、前記第3の電圧を対応の各ワード線に印加する第2のロウデコーダを備え、
前記複数の第1のメモリブロックおよび前記複数の第2のメモリブロックは、前記ワード線が延在する第1の方向と直交する第2の方向に順に配列され、
複数の前記第1のロウデコーダおよび複数の前記第2のロウデコーダは、前記複数の第1のメモリブロックおよび前記複数の第2のメモリブロックの前記第1の方向に隣接して、前記第2の方向に順に配列されている、不揮発性半導体記憶装置。
【請求項2】
前記第1〜第4の電圧を発生する内部電圧発生回路を備え、
複数の前記第1のロウデコーダおよび複数の前記第2のロウデコーダは、前記複数の第1のメモリブロックおよび前記複数の第2のメモリブロックと前記内部電圧発生回路との間に設けられている、請求項1に記載の不揮発性半導体記憶装置。
【請求項3】
複数の前記第1のロウデコーダの前記第2の方向の長さの総和は、前記複数の第1のメモリブロックの前記第2の方向の長さの総和よりも長く、
前記第1のロウデコーダの前記第1の方向の長さは、前記第2のロウデコーダの前記第1の方向の長さ以下である、請求項1または請求項2に記載の不揮発性半導体記憶装置。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【公開番号】特開2012−199574(P2012−199574A)
【公開日】平成24年10月18日(2012.10.18)
【国際特許分類】
【出願番号】特願2012−125782(P2012−125782)
【出願日】平成24年6月1日(2012.6.1)
【分割の表示】特願2007−65542(P2007−65542)の分割
【原出願日】平成19年3月14日(2007.3.14)
【出願人】(302062931)ルネサスエレクトロニクス株式会社 (8,021)
【Fターム(参考)】
【公開日】平成24年10月18日(2012.10.18)
【国際特許分類】
【出願日】平成24年6月1日(2012.6.1)
【分割の表示】特願2007−65542(P2007−65542)の分割
【原出願日】平成19年3月14日(2007.3.14)
【出願人】(302062931)ルネサスエレクトロニクス株式会社 (8,021)
【Fターム(参考)】
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