不揮発性半導体記憶装置及びその製造方法
【課題】製造の容易な不揮発性半導体記憶装置およびその製造方法を提供する。
【解決手段】不揮発性半導体記憶装置は、第１のメモリセルアレイ層と、第１のメモリセルアレイ層の上に形成された第１の絶縁層と、第２のメモリセルを具備する第２のＮＡＮＤセルユニットを有する第２のメモリセルアレイ層と、第１の絶縁層を介して上下に位置する第１及び第２の浮遊ゲートの第１の方向の両側面にゲート間絶縁層を介して形成され、第１の方向と直交する第２の方向に延びる制御ゲートと、第１のＮＡＮＤセルユニットの両端に位置し、第１の浮遊ゲートと同層に形成され、第１の半導体層と接続される下部コンタクトと、第２のＮＡＮＤセルユニットの両端に位置し、第２の半導体層と下部コンタクトとを接続する上部コンタクトとを備える。
【解決手段】不揮発性半導体記憶装置は、第１のメモリセルアレイ層と、第１のメモリセルアレイ層の上に形成された第１の絶縁層と、第２のメモリセルを具備する第２のＮＡＮＤセルユニットを有する第２のメモリセルアレイ層と、第１の絶縁層を介して上下に位置する第１及び第２の浮遊ゲートの第１の方向の両側面にゲート間絶縁層を介して形成され、第１の方向と直交する第２の方向に延びる制御ゲートと、第１のＮＡＮＤセルユニットの両端に位置し、第１の浮遊ゲートと同層に形成され、第１の半導体層と接続される下部コンタクトと、第２のＮＡＮＤセルユニットの両端に位置し、第２の半導体層と下部コンタクトとを接続する上部コンタクトとを備える。
【発明の詳細な説明】
【技術分野】
【０００１】
本明細書記載の技術は、不揮発性半導体記憶装置及びその製造方法に関する。
【背景技術】
【０００２】
電気的に書き換え可能で且つ高集積化が可能な不揮発性半導体記憶装置として、ＮＡＮＤ型フラッシュメモリが知られている。従来のＮＡＮＤ型フラッシュメモリのメモリトランジスタは絶縁膜を介して電荷蓄積層（浮遊ゲート）と制御ゲートが積層されたスタックゲート構造をしている。複数個のメモリトランジスタを、隣接するもの同士でソース若しくはドレインを共有するような形で列方向に直列接続させ、その両端に選択ゲートトランジスタを配置して、ＮＡＮＤセルユニットが構成される。ＮＡＮＤセルユニットの一端はビット線に接続され、他端はソース線に接続される。ＮＡＮＤセルユニットをマトリクス状に配置することにより、メモリセルアレイが構成される。また、行方向に並ぶＮＡＮＤセルユニットをＮＡＮＤセルブロックと呼ぶ。同一行に並ぶ選択ゲートトランジスタのゲートは、同一の選択ゲート線に接続され、同一行に並ぶメモリトランジスタの制御ゲートは、同一のワード線に接続される。ＮＡＮＤセルユニット内にＮ個のメモリトランジスタが直列接続されている場合、1つのＮＡＮＤセルブロック内に含まれるワード線はＮ本となる。
【０００３】
このようなＮＡＮＤ型フラッシュメモリにおいては、微細化に伴うゲート長縮小と隣接トランジスタ間隔が狭まることで、以下に述べる種々の課題が生じている。例えば、（ａ）近接ゲート間などの寄生容量の増大、ショートチャネル効果（ＳＣＥ）などに起因した制御ゲートの電界によるドレイン電流制御性の低下、（ｂ）隣接ゲート間干渉効果の増大、（ｃ）隣接電極間リークの増大、（ｄ）ゲート電極の高アスペクト化に起因したゲート加工時のパターンヨレ・倒壊、（ｅ）電荷蓄積層に蓄積できる電子数（ビット当たりの電子数）の大幅減少に起因したデータリテンション特性の劣化、などの課題である。このため従来のＮＡＮＤ型フラッシュメモリでは、メモリセルの書込み／消去ウィンドウが大幅に低下し、微細化の物理限界に到達しつつある。
【０００４】
今後の高集積化の方法の一手法として、メモリセルトランジスタを立体的に何層も積んでいく「３次元積層型」のメモリがある。具体的には、窒化膜トラップ型（ＳＯＮＯＳ、ＭＯＮＯＳ）セルを積層する構造が論文等で多く提案されているが、窒化膜トラップ型セル構造は、加工（積層化）が容易であるというメリットがあるものの、窒化膜に電子をトラップさせる特性上、消去特性とデータリテンション特性が浮遊ゲート型セルに比べて悪い事が大きな課題である。
【０００５】
一方、従来の様な浮遊ゲート電極に電荷を蓄積する浮遊ゲート型メモリセル構造は、制御ゲート電極とＩＰＤ膜（インターポリ絶縁膜またはゲート間絶縁膜）を浮遊ゲート電極の上面だけでなく側面にも沿って這わせる事で制御ゲート電極の駆動力（カップリング比）を確保するＥＢ（エッチバック）構造を有するため、加工難易度が高く、積層化が難しい。また、メモリセルの書込み／消去ウィンドウを広げるために、カップリング比をより高く設定する場合には、一つの方法として浮遊ゲート電極を厚くする必要があるが、このＥＢ構造では、浮遊ゲート電極の上にＩＰＤ膜と制御ゲート電極とをスタックした構造であるため、結果的にワードライン自身が高くなり、高アスペクト化するため、上記課題（ｄ）が顕在化し、カップリング比の向上も容易ではない。
【０００６】
そこで、このような加工難易度を極端に上げることなくカップリング比を確保するセル構造の一つとしてスタックゲート構造でなく、ワードライン方向に対して浮遊ゲート間にゲート間絶縁膜を介した制御ゲート電極を埋め込んで書き込み対象のセルの電位を両脇の制御ゲート電極で持ち上げることによりカップリング比を確保するという構造が提案されている。
【０００７】
しかし、これらのメモリセルにおいて、単純な積層化は工程数の単純増加となるため、コスト増に見合うセル容量の増大を確保して、ビットコストを低減することが難しい。単純な積層化では、ビットコストシュリンク率＝１／積層段数で段数の割り算でしか効かず、積層数を増やした場合のシュリンク率が小さく、ビットコストが高くなりやすい。このため、積層化によるシュリンクを目指すセル構造においては、工程数およびコストを低く抑える事が実用上の課題である。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００７−２６６１４３号公報
【特許文献２】特開２００４−３１９９４８号公報
【特許文献３】特開２００５−１００５０１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
本発明は、製造の容易な不揮発性半導体記憶装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１０】
実施形態に係る不揮発性半導体記憶装置は、第１の方向に直列接続された複数の第１のメモリセルを具備する第１のＮＡＮＤセルユニットを有し、第１のメモリセルが、第１の半導体層と、第１の半導体層の上に形成された第１のゲート絶縁層と、第１のゲート絶縁層の上に形成された第１の浮遊ゲートとを有する第１のメモリセルアレイ層と、第１のメモリセルアレイ層の上に形成された第１の絶縁層と、第１の絶縁層の上に形成され、第１の方向に直列接続された複数の第２のメモリセルを具備する第２のＮＡＮＤセルユニットを有し、第２のメモリセルが、第２の浮遊ゲートと、第２の浮遊ゲートの上に形成された第２のゲート絶縁層と、第２のゲート絶縁層の上に形成された第２の半導体層とを有する第２のメモリセルアレイ層と、第１の絶縁層を介して上下に位置する第１及び第２の浮遊ゲートの第１の方向の両側面にゲート間絶縁層を介して形成され、第１の方向と直交する第２の方向に延びる制御ゲートと、第１のＮＡＮＤセルユニットの両端に位置し、第１の浮遊ゲートと同層に形成され、第１の半導体層と接続される下部コンタクトと、第２のＮＡＮＤセルユニットの両端に位置し、第２の半導体層と下部コンタクトとを接続する上部コンタクトとを備える。
【図面の簡単な説明】
【００１１】
【図１】第１の実施形態に係る不揮発性半導体記憶装置のメモリセルアレイ構造を示す斜視図である。
【図２】同メモリセルアレイの構造を示すＧＣ方向の断面図である。
【図３】図２のＡ−Ａ′，Ｂ−Ｂ′及びＣ−Ｃ′の切断断面図である。
【図４】同メモリセルアレイの等価回路図である。
【図５】同メモリセルアレイの製造工程を示す断面図である。
【図６】同メモリセルアレイの製造工程を示す断面図である。
【図７】同メモリセルアレイの製造工程を示す断面図である。
【図８】同メモリセルアレイの製造工程を示す断面図である。
【図９】同メモリセルアレイの製造工程を示す断面図である。
【図１０】同メモリセルアレイの製造工程を示す断面図である。
【図１１】同メモリセルアレイの製造工程を示す断面図である。
【図１２】同メモリセルアレイの製造工程を示す断面図である。
【図１３】同メモリセルアレイの製造工程を示す断面図である。
【図１４】同メモリセルアレイの製造工程を示す断面図である。
【図１５】同メモリセルアレイの製造工程を示す断面図である。
【図１６】同メモリセルアレイの製造工程を示す断面図である。
【図１７】同メモリセルアレイの製造工程を示す断面図である。
【図１８】同メモリセルアレイの製造工程を示す断面図である。
【図１９】同メモリセルアレイの製造工程を示す断面図である。
【図２０】同メモリセルアレイの製造工程を示す断面図である。
【図２１】同メモリセルアレイの製造工程を示す断面図である。
【図２２】同メモリセルアレイの製造工程を示す断面図である。
【図２３】同メモリセルアレイの製造工程を示す断面図である。
【図２４】同メモリセルアレイの製造工程を示す断面図である。
【図２５】第２の実施形態に係る不揮発性半導体記憶装置のメモリセルアレイの構造を示すＧＣ方向の断面図である。
【図２６】図２５のＡ−Ａ′，Ｂ−Ｂ′及びＣ−Ｃ′の切断断面図である。
【図２７】同メモリセルアレイの製造工程を示す断面図である。
【図２８】同メモリセルアレイの製造工程を示す断面図である。
【図２９】同メモリセルアレイの製造工程を示す断面図である。
【図３０】同メモリセルアレイの製造工程を示す断面図である。
【図３１】同メモリセルアレイの製造工程を示す断面図である。
【図３２】同メモリセルアレイの製造工程を示す断面図である。
【図３３】同メモリセルアレイの製造工程を示す断面図である。
【図３４】同メモリセルアレイの製造工程を示す断面図である。
【図３５】同メモリセルアレイの製造工程を示す断面図である。
【図３６】同メモリセルアレイの製造工程を示す断面図である。
【図３７】同メモリセルアレイの製造工程を示す断面図である。
【図３８】同メモリセルアレイの製造工程を示す断面図である。
【図３９】同メモリセルアレイの製造工程を示す断面図である。
【図４０】同メモリセルアレイの製造工程を示す断面図である。
【図４１】同メモリセルアレイの製造工程を示す断面図である。
【図４２】同メモリセルアレイの製造工程を示す断面図である。
【図４３】同メモリセルアレイの製造工程を示す断面図である。
【図４４】同メモリセルアレイの製造工程を示す断面図である。
【図４５】同メモリセルアレイの製造工程を示す断面図である。
【図４６】同メモリセルアレイの製造工程を示す断面図である。
【図４７】第３の実施形態に係る不揮発性半導体記憶装置のメモリセルアレイの構造を示すＧＣ方向の断面図である。
【図４８】図４７のＡ−Ａ′，Ｂ−Ｂ′及びＣ−Ｃ′の切断断面図である。
【図４９】同メモリセルアレイの製造工程を示す断面図である。
【図５０】同メモリセルアレイの製造工程を示す断面図である。
【図５１】同メモリセルアレイの製造工程を示す断面図である。
【図５２】同メモリセルアレイの製造工程を示す断面図である。
【図５３】同メモリセルアレイの製造工程を示す断面図である。
【図５４】同メモリセルアレイの製造工程を示す断面図である。
【図５５】比較例のＮＡＮＤ型フラッシュメモリのメモリセルアレイの構造を示す図である。
【図５６】比較例のＮＡＮＤ型フラッシュメモリのメモリセルアレイの等価回路図である。
【発明を実施するための形態】
【００１２】
以下、添付の図面を参照して実施の形態について説明する。
【００１３】
［第１の実施形態］
［基本となるメモリセルアレイ構造］
まず、第１の実施形態の説明に先立ち、本実施形態に係る不揮発性半導体記憶装置の基本となるＮＡＮＤ型フラッシュメモリのメモリセル構造について説明する。
【００１４】
本実施形態では、浮遊ゲートと制御ゲートのカップリングを確保するセル構造の一つとしてスタックゲート構造でなく、浮遊ゲートの両側面に制御ゲートを埋め込んで、浮遊ゲートとその両側の制御ゲートとをカップリングさせるゲート構造を有する。
【００１５】
図５５は、この構造を採用した比較例のＮＡＮＤ型フラッシュメモリのメモリセルアレイ１の構造を示す図、図５６は同メモリセルアレイ１の等価回路図である。
【００１６】
メモリセルアレイ５０は、電気的書き換え可能なＭ個の不揮発性メモリセルＭＣ０−ＭＣＭ−１が直列接続されたＮＡＮＤストリングと、このＮＡＮＤストリングの両端に接続される選択ゲートトランジスタＳ１，Ｓ２を備えるＮＡＮＤセルユニットＮＵが複数配列されている。ＮＡＮＤセルユニットＮＵの一端（選択ゲートトランジスタＳ１側）はビット線ＢＬに、他端（選択ゲートトランジスタＳ２側）は共通ソース線ＣＥＬＳＲＣに接続される。選択ゲートトランジスタＳ１、Ｓ２のゲート電極は選択ゲート線ＳＧＤ、ＳＧＳに接続される。また、メモリセルＭＣ０〜ＭＣＭ−１の両側に配置された制御ゲート電極はそれぞれワード線ＷＬ０〜ＷＬＭに接続されている。ビット線ＢＬは、センスアンプ回路６０に接続され、ワード線ＷＬ０〜ＷＬＭ及び選択ゲート線ＳＧＤ、ＳＧＳは、ロウデコーダ回路７０に接続されている。
【００１７】
基板に形成されたｐ型ウェル５１にはメモリセルＭＣを構成するＭＯＳＦＥＴのソース、ドレインとして機能するｎ型拡散層５２が形成されている。またウェル５１の上にはトンネル絶縁膜として機能するゲート絶縁膜５３を介して浮遊ゲート（ＦＧ）５４が形成され、この浮遊ゲート５４の両側面にはゲート間絶縁層（ＩＰＤ）５５を介して制御ゲート（ＣＧ）５６が形成されている。制御ゲート５６は、ワード線ＷＬを構成する。また、選択ゲートトランジスタＳ１、Ｓ２は、ウェル５１の上にゲート絶縁層５３を介して選択ゲート５７を有している。選択ゲート５７は、選択ゲート線ＳＧＳ，ＳＧＤを構成する。メモリセルＭＣと選択ゲートトランジスタＳ１，Ｓ２とは、隣接するもの同士でドレインおよびソースを共有する形でＮＡＮＤ接続されている。
【００１８】
１つのメモリセルＭＣに１ビットのデータが記憶される１ビット／セルの場合、ＮＡＮＤセルユニットＮＵに交差するワード線ＷＬに沿って形成されるメモリセルＭＣに１ページのデータが記憶される。また、１つのメモリセルＭＣに２ビットのデータが記憶される２ビット／セルの場合、ワード線ＷＬに沿って形成されるメモリセルＭＣに、２ページ（上位ページＵＰＰＥＲ、下位ページＬＯＷＥＲ）のデータが記憶される。
【００１９】
１つのブロックＢＬＫは、ワード線ＷＬを共有する複数のＮＡＮＤセルユニットＮＵを含む。１つのブロックＢＬＫは、データ消去動作の一単位を形成する。１つのメモリセルアレイ１において１つのブロックＢＬＫ中のワード線ＷＬの数は、Ｍ＋１本であり、１ブロック中のページ数は、２ビット／セルの場合、Ｍ×２＝１２８ページとなる。
【００２０】
書き込み対象のメモリセルＭＣにデータを書き込む場合には、浮遊ゲート５４の両側の制御ゲート５６の電圧を所定の書き込み電圧まで引き上げ、その両側から両端までの制御ゲート５６が交互に低電圧及び高電圧となるように順次電圧値を低くしていくことにより、非選択メモリセルに誤書き込みが生じるのを防止する。
【００２１】
［第１の実施形態のメモリセルアレイ構造］
次に、第１の実施形態に係るメモリセルアレイ構造について説明する。
図１は、第１の実施形態に係るメモリセルアレイ構造の斜視図、図２は図１のＧＣ（ゲート）方向から見た断面図、図３は図２のＡ−Ａ′，Ｂ−Ｂ′及びＣ−Ｃ′の各線で切断し、図１のＡＡ（アクティブエリア）方向から見た断面図である。なお、内部構造を視認可能とするために、一部構成を省略して図示している。
【００２２】
このメモリセルアレイ構造は、図５５に示した、メモリセルアレイ構造を上下反転させて積層すると共に、上下のメモリセルアレイ層で制御ゲートを共有するようにしたものである。
【００２３】
すなわち、図１に示すように、絶縁体のベース３０の上に、チャネルを形成するボディとなる第１の半導体層１１及び第２の半導体層２１が上下に配置され、その間に第１のゲート絶縁層１２を介して第１の半導体層１１の上面に対向する第１の浮遊ゲート１３と第２のゲート絶縁層２２を介して第２の半導体層２１の下面に対向する第２の浮遊ゲート２３が第１の絶縁層３１を介して上下に積層されている。これら半導体層１１，２１、ゲート絶縁層１２，２２及び浮遊ゲート１３，２３は、図３（ａ）のＡ−Ａ′断面からも明らかなように、ＡＡ方向（第１の方向）に延びる層間絶縁層１５，２５を介してＧＣ方向（第２の方向）に互いに絶縁分離されている。
【００２４】
浮遊ゲート１３，２３の積層構造体は、ＮＡＮＤ配列を形成するように、半導体層１１，２１に沿ってＡＡ方向に所定周期で複数形成されている。各浮遊ゲート１３，２３の積層体のＡＡ方向の両側には、ゲート間絶縁層（ＩＰＤ：インターポリ絶縁層）３２を介してＧＣ方向に延びる制御ゲート３３が形成されている。制御ゲート３３は、上下の浮遊ゲート１３，２３に側面からカップリングするように、これら浮遊ゲート１３，２３に共通に設けられている。制御ゲート３３と第２のゲート絶縁層２２との間には、マスク材３３ｍが設けられている。そして、下側の第１の半導体層１１、第１のゲート絶縁層１２、第１の浮遊ゲート１３、ゲート間絶縁層３２及び制御ゲート３３が、下側の第１のメモリセルＭＣ１の構成に含まれる。また、上側の第２の半導体層２１、第２のゲート絶縁層２２、第２の浮遊ゲート２３、ゲート間絶縁層３２及び制御ゲート３３が、上側の第２のメモリセルＭＣ２の構成に含まれる。
【００２５】
浮遊ゲート１３，２３の積層構造体の配列方向の両端の制御ゲート３３に隣接する位置には、選択ゲートトランジスタＳ１１，Ｓ１２，Ｓ２１，Ｓ２２を形成する第１の選択ゲート１６及び第２の選択ゲート２６が配置されている。これら選択ゲート１６，２６は、第１の絶縁層３１を介して上下に積層され、それぞれゲート絶縁層１２，２２を介して半導体層１１，２１に対向している。第１の選択ゲート１６にはＧＣ方向に延びる第１の選択ゲート線１７が埋め込まれ、第２の選択ゲート２６にはＧＣ方向に延びる第２の選択ゲート線２７とマスク材２７ｍとが埋め込まれている。これら選択ゲート線１７，２７は、層間絶縁層３４を介して互いに絶縁分離されている。
【００２６】
そして、下側の第１のＮＡＮＤセルユニットＮＵ１には下側のＮＡＮＤ接続されたメモリセルＭＣ１と選択ゲートトランジスタＳ１１，Ｓ２１を含み、第１のメモリセルアレイ層１０は第１の素子分離絶縁層１５を介してＧＣ方向に配列された複数のＮＡＮＤセルユニットＮＵ１を含む。また、上側の第２のＮＡＮＤセルユニットＮＵ２には上側のＮＡＮＤ接続されたメモリセルＭＣ２と選択ゲートトランジスタＳ１２，Ｓ２２を含み、第２のメモリセルアレイ層２０にはＧＣ方向に配列された複数のＮＡＮＤセルユニットＮＵ２を含む。
【００２７】
以上の構成によれば、図４に等価回路を示すように、上下のＮＡＮＤセルユニットＮＵ１，ＮＵ２の上下に対応するメモリセルＭＣ１，ＭＣ２の浮遊ゲート１３，２３は、両側のワード線ＷＬとのカップリングによって同時に駆動され、共通のビット線ＢＬと接続される。これに対し、選択ゲートトランジスタＳ１１〜Ｓ２２は、上下のビット線ＢＬに対してそれぞれ独立して設けられ、いずれか一方が選択状態にされることにより、ＮＡＮＤセルユニットＮＵ１，ＮＵ２を選択的にアクティブにすることができる。
【００２８】
［コンタクト］
ＮＡＮＤセルユニットＮＵ１，ＮＵ２の一端の半導体層１１，２１には、これらに共通の上下に延びて図示しないビット線ＢＬにつながるビット線コンタクト３５が形成されている。また、ＮＡＮＤセルユニットＮＵ１，ＮＵ２の他端の半導体層１１，２１には、これらに共通の上下に延びて図示しないソース線につながるソース線コンタクト３６が形成されている。更に、制御ゲート３３の端部にはワード線コンタクト３７が形成され、選択ゲート線１７，２７の端部には選択ゲート線コンタクト３８が接続されている。
【００２９】
ビット線コンタクト３５は下部コンタクト３５ａ及び上部コンタクト３５ｂを備える。同様に、ソース線コンタクト３６も下部コンタクト３６ａ及び上部コンタクト３６ｂを備える。下部コンタクト３５ａ，３６ａは、第１のゲート絶縁層１２に設けられた第１の溝８１を介して第１の半導体層１１に接続されている。本実施形態における下部コンタクト３５ａ，３６ａは、後述のとおり第１の浮遊ゲート１３及び第１の選択ゲート１６と同時に形成される。従って、下部コンタクト３５ａ，３６ａと第１の半導体層１１のＧＣ方向における幅は略一致している。又、下部コンタクト３５ａ，３６ａは第１の浮遊ゲート１３と同一の素材を用いて形成されており、第１の素子分離絶縁層１５を介して第１の半導体層と同一の間隔、同一の周期で同一直線状に形成されている。又、上部コンタクト３５ｂ，３６ｂは、第２の半導体層２１、第２のゲート絶縁層２２、第１の絶縁層３１を貫通し、下部コンタクト３５ａ，３６ａの上部に接続する様に形成されている。なお、上部コンタクト３５ｂ，３６ｂも第１の浮遊ゲート１３と同一素材を用いて形成されている。
【００３０】
［第１の実施形態のメモリセルアレイ構造の製造方法］
次に、本実施形態のメモリセルアレイ構造の製造方法について説明する。
【００３１】
まず、周辺回路領域の形成は、幾つかのバリエーションが考えられるが、バルクのシリコン基板上に作り込む場合、周辺回路を先に形成する必要がある。この際、同時にバルクのシリコン基板上に本実施形態のメモリセルアレイを同時形成しても良い。本実施の形態は、シリコン基板上にＮＡＮＤセルユニットＮＵ１、ＮＵ２が形成される例について説明する。周辺回路トランジスタの形成方法は、一般的な方法と同一である。すなわち、まず、シリコン基板上にチャネル形成、ゲート酸化膜（Low Voltage酸化膜とHigh Voltage酸化膜の両者）を形成、ゲート電極およびＡＡ（アクティブエリア）加工マスク材を積層した後、ＳＴＩ溝を形成する。次にＳＴＩ溝を埋め込んだ後、ＧＣ（ゲート）加工マスク材を積層し、ＧＣ電極加工、サイドウォール絶縁膜の形成を行った後、ソース・ドレイン拡散層を形成、ＧＣ間絶縁膜を埋め込み、平坦化する。
【００３２】
周辺回路形成した後、この上層に本実施形態のメモリセルアレイを作り込む。図５〜図２４は、本実施形態に係るメモリセルアレイの形成方法を示す図である。
【００３３】
まず、図５に示すように、図示しないシリコン基板上にＳｉＯ２を用いた絶縁層３０Ａを形成し、その上にポリシリコンを用いた第１の半導体層１１Ａ、ＳｉＯ２を用いた第１のゲート絶縁層１２Ａ、ポリシリコンを用いた第１のゲート形成層１３ａＡを順次積層する。チャネル（ボディ）となる第１の半導体層１１Ａは、基本的にはポリシリコンを用いて形成しているが、単結晶シリコンを用いても良い。本実施形態ではチャネル（ボディ）にポリシリコンを用い、ＳＯＩ構造とすることにより、シリコン基板にＳＴＩを形成する必要が無く、より積層化に向いたセル構造とすることが可能である。ゲート絶縁層１２Ａの形成は、ポリシリコンを用いた半導体層１１Ａ上のため、熱酸化膜ではなく、ＣＶＤ（Chemical Vapor Deposition）やＡＬＤ（atomic layer deposition）酸化膜を用いる。なお、第１の半導体層１１Ａは、上記のように成膜で形成しているが、シリコン基板をそのまま利用しても良い。
【００３４】
次に、図６に示す通り、第１のゲート形成層１３ａＡ、第１のゲート絶縁層１２Ａ及び第１の半導体層１１Ａ表面に、ＧＣ方向に延びる第１の溝８１を設ける。次に、図７に示す通り、第１のゲート形成層１３ａＡ、及び第１の半導体層１１Ａ表面のうち第１の溝８１によって露出した部分に第２のゲート形成層１３ｂＡを形成する。
【００３５】
第２のゲート形成層１３ｂＡまで形成した後は、図８に示す通り、その上にＡＡパターン加工用の例えばＳｉＮ、ＳｉＯ２を用いたマスク材４１，４２をパターン形成する。次に、図９に示す通りマスク材４１，４２を用いたＲＩＥ（Reactive Ion Etching）によって、積層体を絶縁層３０Ａの下まで選択的にエッチングして第２の溝を設け、ＡＡパターンを加工する。これにより、浮遊ゲート形成層１３Ｂ、第１のゲート絶縁層１２、第１の半導体層１１及び絶縁層３０が形成される。
【００３６】
次に、図１０に示すように、ＡＡパターン加工により形成された溝にＳｉＯ２を用いた第１の素子分離絶縁層１５を埋め、第１のゲート形成層１３Ｂを形成するポリシリコンをストッパとしてＣＭＰ（Chemical Mechanical Polishing）による平坦化を行い、更にエッチバックによって第１の素子分離絶縁層１５の上面を後退させる。次に、図１１に示すように、第１の素子分離絶縁層１５及び第１のゲート形成層１３Ｂの上に上層と下層とを分離する第１の絶縁層３１を形成し、その上にポリシリコンを用いた第３のゲート成形層２３Ａを形成する。
【００３７】
続いて、図１２に示すように、第３のゲート形成層２３Ａの上に、ＧＣパターン加工用の例えばＳｉＮ、ＳｉＯ２を用いたマスク材４３，４４をパターン形成する。そして、図１３に示すように、マスク材４３，４４を用いたＲＩＥによって、積層体をゲート絶縁層１２の上まで選択的にエッチングして第３の溝を形成し、ＧＣパターンを形成する。これにより、第１の浮遊ゲート１３、第３のゲート形成層２３Ｂ、第１の選択ゲート形成層１６Ａ、第２の選択ゲート形成層２６Ａ、下部コンタクト３５ａ及び３６ａが形成される。このＧＣパターン加工は、下層のゲート絶縁層１２と高い選択比を有するエッチングにより行い、下層の半導体層１１をエッチングしないようにする事が望ましい。
【００３８】
続いて、図１４に示すように、ＳｉＯ２を用いたゲート間絶縁層（ＩＰＤ）３２を成膜したのち、ＧＣパターン間に制御ゲート形成層３３Ａを埋め込む。制御ゲート形成層３３Ａとしては、ポリシリコン又はメタル（Ｗなど）、メタルシリサイド（ＷＳｉなど）を用いることができる。
【００３９】
次に、図１５に示すように、制御ゲート形成層３３Ａに対し、ＲＩＥにてエッチバックを行うことで、制御ゲート３３及び補助ゲート９１ｅ〜９４ｅを形成する。その上に図１６に示すように、ＣＶＤ酸化膜や塗布酸化膜などを用いたマスク材３３ｍを埋め込み、ＳｉＮを用いたマスク４３をストッパとしてＣＭＰにて上面を平坦化する。さらにその後、選択ゲート形成層１６Ａ，２６Ａや図示しないロウデコーダ部のトランジスタを形成するため、ＥＩ（Etching Inter Poly）溝に相当する選択ゲート溝加工をＲＩＥなどにより行い、図１７に示すように、第２の選択ゲート形成層２６Ｂ、層間絶縁層３１及び第１の選択ゲート１６に至る第４の溝１７Ａを形成する。
【００４０】
次に、上層セル、下層セルのそれぞれに独立した選択ゲートトランジスタＳ１１〜Ｓ２２を形成するために、図１８に示すように、選択ゲート溝１７Ａに第１の選択ゲート線１７、第２の絶縁層３４及び第２の選択ゲート線２７を、埋め込みとエッチバックとを繰り返しながら順次形成していく。選択ゲート線１７，２７としては、制御ゲート３３及び補助ゲート９１ｅ〜９４ｅと同様、ポリシリコン又はメタル（Ｗなど）、メタルシリサイド（ＷＳｉなど）を用いることができる。第２の選択ゲート線２７の上のエッチバックされた部分には、キャップ絶縁層２７ｍが埋め込まれ、その上面はマスク材４３をストッパとするＣＭＰにより平坦化される。図１９（ａ），（ｂ），（ｃ）は、図１８のそれぞれＡ−Ａ′断面、Ｂ−Ｂ′断面、Ｃ−Ｃ′断面である。
【００４１】
次に、図２０に示すように、第３のゲート形成層２３ＢをストッパとしてＣＭＰによる平坦化を実施し、その上にＳｉＯ２を用いた第２のゲート絶縁層２２Ａ、ポリシリコンを用いた第２の半導体層２１Ａを順次成膜する。尚、ＣＭＰは、制御ゲート３３をストッパとして行っても良い。図２１（ａ），（ｂ），（ｃ）は、図２０のそれぞれＡ−Ａ′断面、Ｂ−Ｂ′断面、Ｃ−Ｃ′断面である。
【００４２】
続いて、図２２に示すように、上層の第２の半導体層２１Ａ、第２のゲート絶縁層２２Ａ、第３のゲート形成層２３Ｂ及び第２の選択ゲート形成層２６Ｂに対してＡＡパターン加工を行うため、第２の半導体層２１Ａの上にＡＡパターン加工用のＳｉＮを用いたマスク材４５をパターン形成し、ＲＩＥにてＡＡパターン加工を行う。図２３（ａ），（ｂ），（ｃ）は、図２２のそれぞれＡ−Ａ′断面、Ｂ−Ｂ′断面、Ｃ−Ｃ′断面である。以上の工程で、第２の浮遊ゲート２３が形成されると共に、この第２の浮遊ゲート２３に対して第１のゲート絶縁層２２及び第２の半導体層２１が自己整合的に形成される。次に、上層のＡＡパターンの溝に第２の素子分離絶縁層２５（図１、図３）を埋め込む。
【００４３】
最後に、図２４に示すように、第２の半導体層２１、第２のゲート絶縁層２２、上部コンタクト層３７、第１の絶縁層３１及び下部コンタクト３５ａ，３６ａにビアホール８２を形成し、形成したビアホール８２に上部コンタクト３５ｂ，３６ｂを埋め込む。ビアコンタクト形成の際には、ビアホール８２は第１の絶縁層３１を貫通し、下部のコンタクト３５ａ，３６ａの上面が露出する様に設ける。
【００４４】
このようなコンタクト形成方法によれば、下部コンタクト３５ａ，３６ａ自体は、第１の浮遊ゲート１３の形成プロセスで形成でき、ＣＧ方向に自己整合され、その上面の面積も広い。このため、第２の半導体層２１から第１の半導体層１１まで一気に貫通するビアホールを設ける方法と比較して、精密なアライメントを必要とせず、ビアホールの形成も容易である。このようなコンタクト形成方法は、更なる積層化に適した方法と言える。この点を、次の第２の実施形態で詳しく述べる。
【００４５】
［第２の実施形態］
［第２の実施形態のメモリセルアレイ構造］
次に、第２の実施形態に係るメモリセルアレイ構造について説明する。第１の実施形態においてはＮＡＮＤセルユニットＮＵ１及びＮＵ２が上下反転されて積層された構成を有していたが、図２５及び図２６に示す通り、更に複数層のメモリセルアレイを積層することも可能である。本実施形態に係る不揮発性半導体記憶装置は、第１の実施形態に示したメモリセルアレイが絶縁層１３０を介して積層されている。尚、図２５及び図２６においては第１のメモリセルアレイ層１０及び第２のメモリセルアレイ層２０の上に、第３のメモリセルアレイ層１１０及び第４のメモリセルアレイ層１２０を積層しているが、更に複数層積層することも可能である。
【００４６】
［第２の実施形態のメモリセルアレイ構造の製造方法］
次に、本実施形態のメモリセルアレイ構造の製造方法について説明する。
【００４７】
本実施形態に係るメモリセルアレイの製造方法は、図２０及び図２１に示す工程までは第１の実施形態と同様である。図２０及び図２１に示す構造が製造された後に、図２７に示す通り、第２の半導体層２１Ａの上に、ＳｉＯ２を用いた絶縁層１３０Ａを形成し、その上にポリシリコンを用いた第３の半導体層１１１Ａ、ＳｉＯ２を用いた第３のゲート絶縁層１１２Ａ、ポリシリコンを用いた第４のゲート形成層１１３ａＡを順次積層する。チャネル（ボディ）となる第３の半導体層１１１Ａは、基本的にはポリシリコンを用いて形成しているが、単結晶シリコンを用いても良い。ゲート絶縁層１１２Ａの形成は、ゲート絶縁層１２Ａの形成時と同様に、熱酸化膜ではなく、ＣＶＤ（Chemical Vapor Deposition）やＡＬＤ（atomic layer deposition）酸化膜を用いる。
【００４８】
この実施形態では、ビット線コンタクト１３５には、下部コンタクト３５ａ、中間コンタクト１３５ａ及び上部コンタクト１３５ｂを含む。また、ソースコンタクト１３６には、下部コンタクト３６ａ、中間コンタクト１３６ａ及び上部コンタクト１３６ｂを含む。
【００４９】
次に、図２８に示す通り、第４のゲート形成層１１３ａＡ、第３のゲート絶縁層１１２Ａ、第３の半導体層１１１Ａ表面に、ＧＣ方向に延びる第５の溝１８１を形成し、更に第５の溝１８１の底面にビアホール１８２を形成する。この際、ビアホール１８２は絶縁層１３０Ａ、第２の半導体層２１Ａ、第２のゲート絶縁膜２２Ａ、上部コンタクト層３７及び第１の絶縁層３１を貫通し、下部コンタクト３５ａ，３６ａの上面が露出する様に設ける。次に、図２９に示す通り、第４の浮遊ゲート形成層１１３ａＡ、第３の半導体層１１１Ａ表面のうち第５の溝１８１によって露出した部分及び下部コンタクト３５ａ，３６ａのビアホール１８２によって露出した部分に第５のゲート形成層１１３ｂＡを形成する。第５のゲート形成層１１３ｂＡのうち、ビアホール１８２に埋め込まれた部分及び第５の溝１８１に埋め込まれた部分は中間コンタクト１３５ａＡ，１３６ａＡとなる。
【００５０】
第５のゲート形成層１１３ｂＡまで形成した後は、図３０に示す様に、その上にＡＡパターン加工用の例えばＳｉＮ、ＳｉＯ２を用いたマスク材１４１，１４２をパターン形成する。マスク材１４１，１４２を用いたＲＩＥ（Reactive Ion Etching）によって、積層体を第３の浮遊ゲート形成層２３Ｂの下まで選択的にエッチングして第６の溝を設け、図３１に示すように、ＡＡパターンを加工する。これにより、第５のゲート形成層１１３Ｂ、第３のゲート絶縁層１１２、第３の半導体層１１１、絶縁層１３０、第２の半導体層２１、第２の絶縁層２２、第２の浮遊ゲート２３及び中間コンタクト１３５ａＢ、１３６ａＢが形成される。
【００５１】
次に、図３２に示すように、ＡＡパターン加工により形成された第６の溝をＳｉＯ２を用いた第３の素子分離絶縁層１１５で埋め、第５のゲート形成層１１３Ｂを形成するポリシリコンをストッパとしてＣＭＰ（Chemical Mechanical Polishing）による平坦化を行い、更にエッチバックによって第３の素子分離絶縁層１１５の上面を後退させる。次に、図３３に示すように、第３の素子分離絶縁層１１５及び第５のゲート形成層１１３Ｂの上に上層と下層とを分離する第３の絶縁層１３１を形成し、その上にポリシリコンを用いた第６のゲート成形層１２３Ａを形成する。
【００５２】
続いて、図３４に示すように、第６のゲート形成層１２３Ａの上に、ＧＣパターン加工用の例えばＳｉＮ、ＳｉＯ２を用いたマスク材１４３，１４４をパターン形成する。そして、図３５に示すように、マスク材１４３，１４４を用いたＲＩＥによって、積層体を第３のゲート絶縁層１１２の上まで選択的にエッチングし、ＧＣパターンを形成する。これにより、第３の浮遊ゲート１１３、第６のゲート形成層１２３Ｂ、第３の選択ゲート形成層１１６Ａ、第４の選択ゲート形成層１２６Ａ及び中間コンタクト１３５ａ、１３６ａが形成される。このＧＣパターン加工は、第３のゲート絶縁層１１２と高い選択比を有するエッチングにより行い、第３の半導体層１１１をエッチングしないようにする事が望ましい。
【００５３】
続いて、図３６に示すように、ＳｉＯ２を用いたゲート間絶縁層（ＩＰＤ）１３２を成膜したのち、ＧＣパターン間に制御ゲート形成層１３３Ａを埋め込む。制御ゲート形成層１３３Ａとしては、ポリシリコン又はメタル（Ｗなど）、メタルシリサイド（ＷＳｉなど）を用いることができる。
【００５４】
次に、図３７に示すように、制御ゲート形成層１３３Ａに対し、ＲＩＥにてエッチバックを行うことで、制御ゲート１３３及び補助ゲート１９１ｅ〜１９４ｅを形成する。その上に図３８に示すように、ＣＶＤ酸化膜や塗布酸化膜などを用いたマスク材１３３ｍを埋め込み、ＳｉＮを用いたマスク１４３をストッパとしてＣＭＰにて上面を平坦化する。さらにその後、選択ゲート形成層１１６Ａ，１２６Ａを形成するため、ＥＩ（Etching Inter Poly）溝に相当する選択ゲート溝加工をＲＩＥなどにより行い、図３９に示すように、第４の選択ゲート形成層１２６Ａ、第３の絶縁膜１３１及び第３の選択ゲート形成層１１６Ａに至る第８の溝１１７Ａを形成する。又、この工程によって、第４の選択ゲート形成層１２６Ｂ及び第３の選択ゲート１１６が形成される。
【００５５】
次に、図４０に示すように、上層セル、下層セルのそれぞれに独立した選択ゲートトランジスタを形成するために、選択ゲート溝１１７Ａに第３の選択ゲート線１１７、層間絶縁層１３４及び第４の選択ゲート線１２７を、埋め込みとエッチバックとを繰り返しながら順次形成していく。選択ゲート線１１７，１２７としては、制御ゲート１３３及び補助ゲート１９１ｅ〜１９４ｅと同様、ポリシリコン又はメタル（Ｗなど）、メタルシリサイド（ＷＳｉなど）を用いることができる。第４の選択ゲート線１２７の上のエッチバックされた部分には、キャップ絶縁層１２７ｍが埋め込まれ、その上面はマスク材１４３をストッパとするＣＭＰにより平坦化される。図４１（ａ），（ｂ），（ｃ）は、図４０のそれぞれＡ−Ａ′断面、Ｂ−Ｂ′断面、Ｃ−Ｃ′断面である。
【００５６】
次に、図４２に示すように、第６のゲート形成層１２３ＢをストッパとしてＣＭＰによる平坦化を実施し、その上にＳｉＯ２を用いた第４のゲート絶縁層１２２Ａ、ポリシリコンを用いた第４の半導体層１２１Ａを順次成膜する。図４３（ａ），（ｂ），（ｃ）は、図４２のそれぞれＡ−Ａ′断面、Ｂ−Ｂ′断面、Ｃ−Ｃ′断面である。
【００５７】
続いて、図４４に示すように、上層の第４の半導体層１２１Ａ、第４のゲート絶縁層１２２Ａ、第６のゲート形成層１２３Ｂ及び第４の選択ゲート形成層１２６Ｂに対してＡＡパターン加工を行うため、第４の半導体層１２１Ａの上にＡＡパターン加工用のＳｉＮを用いたマスク材１４５をパターン形成し、ＲＩＥにてＡＡパターン加工を行う。図４５（ａ），（ｂ），（ｃ）は、図４４のそれぞれＡ−Ａ′断面、Ｂ−Ｂ′断面、Ｃ−Ｃ′断面である。以上の工程で、第４の浮遊ゲート１２３が形成されると共に、この第４の浮遊ゲート１２３に対して第１のゲート絶縁層１２２及び第４の半導体層１２１が自己整合的に形成される。次に、上層のＡＡパターンの溝に第４の素子分離絶縁層１２５（図２６）を埋め込む。
【００５８】
最後に、図４６に示す様に、第４の半導体層１２１、第４のゲート絶縁層１２２、上部コンタクト層１３７、第３の絶縁層１３１及び中間コンタクト１３５ａ，１３６ａにビアホール１８２を形成し、形成したビアホール１８２に上部コンタクト１３５ａ，１３６ａを埋め込む。ビアコンタクト形成の際には、ビアホール１８２は第３の絶縁層１３１を貫通し、中間コンタクト１３５ａ，１３６ａの上面が露出する様に設ける。
【００５９】
複数層のメモリセルアレイを積層する場合、単に一気に貫通するビアホールを設ける方法ではアライメントの精度及びビアコンタクトの形成が、更に困難を極める。本実施形態においては各層ごとに順次ビアコンタクトを形成している為、メモリセルアレイの容易な製造が可能となる。尚、上記手法によって製造されたメモリセルアレイにおいては、第２のセルアレイ層２０の、第１の実施形態で言うところの上部コンタクト３５ｂ及び３６ｂが中間コンタクト１３５ａ及び１３６ａの下部として、第３のセルアレイ層１１０の、第１の実施形態で言うところの下部コンタクト３５ａ及び３６ａが中間コンタクト１３５ａ及び１３６ａの上部として、一体化されて形成している。従って、単に全ての各層ごとに順次ビアコンタクトを形成する手法と比較して、少ない工程数で製造が可能となる。
【００６０】
尚、更に複数層のメモリセルアレイを形成する場合には、図４２及び図４３に示す構造を製造し、更に図２７を用いて説明した工程から図４２及び図４３を用いて説明した工程までを繰り返し行えば良い。
【００６１】
［第３の実施形態］
［第３の実施形態のメモリセルアレイ構造］
次に、第３の実施形態に係るメモリセルアレイ構造について説明する。第２の実施形態においては、絶縁層を介して第１の実施形態に係るメモリセルアレイを複数層積層した様な構造を有していたが、図４７〜４８に示す通り、絶縁層を介さず、第２の半導体層２１を第３のセルアレイ層１１０と共有し、第３の半導体層としても使用可能に構成することも可能である。又、本実施形態に係るメモリセルアレイも、当然３層以上層積層することが可能である。
【００６２】
［第３の実施形態のメモリセルアレイ構造の製造方法］
次に、本実施形態のメモリセルアレイ構造の製造方法について説明する。
【００６３】
本実施形態に係るメモリセルアレイの製造方法は、図２０及び図２１に示す工程までは第１の実施形態と同様である。図２０及び図２１に示す構造が製造された後に、図４９に示す通り、第２の半導体層２１Ａの上に、ＳｉＯ２を用いた第３のゲート絶縁層１１２Ａ、ポリシリコンを用いた第４のゲート形成層１１３ａＡを順次積層する。ゲート絶縁層１１２Ａの形成は、第１及び第２の実施形態と同様に、熱酸化膜ではなく、ＣＶＤ（Chemical Vapor Deposition）やＡＬＤ（atomic layer deposition）酸化膜を用いる。
【００６４】
本実施形態においても、第２の実施形態と同様に、ビット線コンタクト１３５には、下部コンタクト３５ａ、中間コンタクト１３５ａ及び上部コンタクト１３５ｂを含む。又、ソースコンタクト１３６には、下部コンタクト３６ａ、中間コンタクト１３６ａ及び上部コンタクト１３６ｂを含む。
【００６５】
次に、図５０に示す通り、第４のゲート形成層１１３ａＡ、第３のゲート絶縁層１１２Ａ、第２の半導体層２１Ａ表面に、ＧＣ方向に延びる第５の溝１８１を形成し、更に第５の溝１８１の底面にビアホール１８２を形成する。この際、ビアホール１８２は第１の絶縁層３１を貫通し、下部コンタクト３５ａ，３６ａの上面が露出する様に設ける。次に、図５１に示す通り、第４の浮遊ゲート形成層１１３ａＡ、第２の半導体層２１Ａ表面のうち第５の溝１８１によって露出した部分及びコンタクト３５ａ，３６ａのビアホール１８２によって露出した部分に第５のゲート形成層１１３ｂＡを形成する。
【００６６】
第５のゲート形成層１１３ｂＡまで形成した後は、図５２に示す様に、その上にＡＡパターン加工用の例えばＳｉＮ、ＳｉＯ２を用いたマスク材１４１，１４２をパターン形成する。マスク材１４１，１４２を用いたＲＩＥ（Reactive Ion Etching）によって、積層体を第３の浮遊ゲート形成層２３Ｂの下まで選択的にエッチングして第６の溝を設け、図５３に示すように、ＡＡパターンを加工する。これにより、第５のゲート形成層１１３Ｂ、第３のゲート絶縁層１１２、第２の半導体層２１、第２の絶縁層２２及び第２の浮遊ゲート２３が形成される。
【００６７】
次に、図５４に示すように、ＡＡパターン加工により形成された第６の溝をＳｉＯ２を用いた第３の素子分離絶縁層１１５で埋め、第５のゲート形成層１１３Ｂを形成するポリシリコンをストッパとしてＣＭＰ（Chemical Mechanical Polishing）による平坦化を行い、更にエッチバックによって第３の素子分離絶縁層１１５の上面を後退させる。これ以降は、第２の実施形態の製造工程のうち、図３３〜図４６を用いて説明した部分とほぼ同様の工程によって製造する。
【００６８】
上記方法によれば、上記積層構造のメモリセルアレイにおいても、各セルアレイ層同士に容易にコンタクトを形成することが可能である。
［その他の実施形態］
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００６９】
１０…第１のメモリセルアレイ層、１１…第１の半導体層、１２…第１のゲート絶縁層、１３…第１の浮遊ゲート、１５…第１の素子分離絶縁層、１６…第１の選択ゲート、１７…第１の選択ゲート線、２０…第２のメモリセルアレイ層、２１…第２の半導体層、２２…第２のゲート絶縁層、２３…第２の浮遊ゲート、２５…第２の素子分離絶縁層、２６…第２の選択ゲート、２７…第２の選択ゲート線、３１…第１の絶縁層、３２…ゲート間絶縁層、３３…制御ゲート、３４…第２の絶縁層、３５…ビット線コンタクト、３６…ソース線コンタクト、３７…ワード線コンタクト、３８…選択ゲート線コンタクト。
【技術分野】
【０００１】
本明細書記載の技術は、不揮発性半導体記憶装置及びその製造方法に関する。
【背景技術】
【０００２】
電気的に書き換え可能で且つ高集積化が可能な不揮発性半導体記憶装置として、ＮＡＮＤ型フラッシュメモリが知られている。従来のＮＡＮＤ型フラッシュメモリのメモリトランジスタは絶縁膜を介して電荷蓄積層（浮遊ゲート）と制御ゲートが積層されたスタックゲート構造をしている。複数個のメモリトランジスタを、隣接するもの同士でソース若しくはドレインを共有するような形で列方向に直列接続させ、その両端に選択ゲートトランジスタを配置して、ＮＡＮＤセルユニットが構成される。ＮＡＮＤセルユニットの一端はビット線に接続され、他端はソース線に接続される。ＮＡＮＤセルユニットをマトリクス状に配置することにより、メモリセルアレイが構成される。また、行方向に並ぶＮＡＮＤセルユニットをＮＡＮＤセルブロックと呼ぶ。同一行に並ぶ選択ゲートトランジスタのゲートは、同一の選択ゲート線に接続され、同一行に並ぶメモリトランジスタの制御ゲートは、同一のワード線に接続される。ＮＡＮＤセルユニット内にＮ個のメモリトランジスタが直列接続されている場合、1つのＮＡＮＤセルブロック内に含まれるワード線はＮ本となる。
【０００３】
このようなＮＡＮＤ型フラッシュメモリにおいては、微細化に伴うゲート長縮小と隣接トランジスタ間隔が狭まることで、以下に述べる種々の課題が生じている。例えば、（ａ）近接ゲート間などの寄生容量の増大、ショートチャネル効果（ＳＣＥ）などに起因した制御ゲートの電界によるドレイン電流制御性の低下、（ｂ）隣接ゲート間干渉効果の増大、（ｃ）隣接電極間リークの増大、（ｄ）ゲート電極の高アスペクト化に起因したゲート加工時のパターンヨレ・倒壊、（ｅ）電荷蓄積層に蓄積できる電子数（ビット当たりの電子数）の大幅減少に起因したデータリテンション特性の劣化、などの課題である。このため従来のＮＡＮＤ型フラッシュメモリでは、メモリセルの書込み／消去ウィンドウが大幅に低下し、微細化の物理限界に到達しつつある。
【０００４】
今後の高集積化の方法の一手法として、メモリセルトランジスタを立体的に何層も積んでいく「３次元積層型」のメモリがある。具体的には、窒化膜トラップ型（ＳＯＮＯＳ、ＭＯＮＯＳ）セルを積層する構造が論文等で多く提案されているが、窒化膜トラップ型セル構造は、加工（積層化）が容易であるというメリットがあるものの、窒化膜に電子をトラップさせる特性上、消去特性とデータリテンション特性が浮遊ゲート型セルに比べて悪い事が大きな課題である。
【０００５】
一方、従来の様な浮遊ゲート電極に電荷を蓄積する浮遊ゲート型メモリセル構造は、制御ゲート電極とＩＰＤ膜（インターポリ絶縁膜またはゲート間絶縁膜）を浮遊ゲート電極の上面だけでなく側面にも沿って這わせる事で制御ゲート電極の駆動力（カップリング比）を確保するＥＢ（エッチバック）構造を有するため、加工難易度が高く、積層化が難しい。また、メモリセルの書込み／消去ウィンドウを広げるために、カップリング比をより高く設定する場合には、一つの方法として浮遊ゲート電極を厚くする必要があるが、このＥＢ構造では、浮遊ゲート電極の上にＩＰＤ膜と制御ゲート電極とをスタックした構造であるため、結果的にワードライン自身が高くなり、高アスペクト化するため、上記課題（ｄ）が顕在化し、カップリング比の向上も容易ではない。
【０００６】
そこで、このような加工難易度を極端に上げることなくカップリング比を確保するセル構造の一つとしてスタックゲート構造でなく、ワードライン方向に対して浮遊ゲート間にゲート間絶縁膜を介した制御ゲート電極を埋め込んで書き込み対象のセルの電位を両脇の制御ゲート電極で持ち上げることによりカップリング比を確保するという構造が提案されている。
【０００７】
しかし、これらのメモリセルにおいて、単純な積層化は工程数の単純増加となるため、コスト増に見合うセル容量の増大を確保して、ビットコストを低減することが難しい。単純な積層化では、ビットコストシュリンク率＝１／積層段数で段数の割り算でしか効かず、積層数を増やした場合のシュリンク率が小さく、ビットコストが高くなりやすい。このため、積層化によるシュリンクを目指すセル構造においては、工程数およびコストを低く抑える事が実用上の課題である。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００７−２６６１４３号公報
【特許文献２】特開２００４−３１９９４８号公報
【特許文献３】特開２００５−１００５０１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
本発明は、製造の容易な不揮発性半導体記憶装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１０】
実施形態に係る不揮発性半導体記憶装置は、第１の方向に直列接続された複数の第１のメモリセルを具備する第１のＮＡＮＤセルユニットを有し、第１のメモリセルが、第１の半導体層と、第１の半導体層の上に形成された第１のゲート絶縁層と、第１のゲート絶縁層の上に形成された第１の浮遊ゲートとを有する第１のメモリセルアレイ層と、第１のメモリセルアレイ層の上に形成された第１の絶縁層と、第１の絶縁層の上に形成され、第１の方向に直列接続された複数の第２のメモリセルを具備する第２のＮＡＮＤセルユニットを有し、第２のメモリセルが、第２の浮遊ゲートと、第２の浮遊ゲートの上に形成された第２のゲート絶縁層と、第２のゲート絶縁層の上に形成された第２の半導体層とを有する第２のメモリセルアレイ層と、第１の絶縁層を介して上下に位置する第１及び第２の浮遊ゲートの第１の方向の両側面にゲート間絶縁層を介して形成され、第１の方向と直交する第２の方向に延びる制御ゲートと、第１のＮＡＮＤセルユニットの両端に位置し、第１の浮遊ゲートと同層に形成され、第１の半導体層と接続される下部コンタクトと、第２のＮＡＮＤセルユニットの両端に位置し、第２の半導体層と下部コンタクトとを接続する上部コンタクトとを備える。
【図面の簡単な説明】
【００１１】
【図１】第１の実施形態に係る不揮発性半導体記憶装置のメモリセルアレイ構造を示す斜視図である。
【図２】同メモリセルアレイの構造を示すＧＣ方向の断面図である。
【図３】図２のＡ−Ａ′，Ｂ−Ｂ′及びＣ−Ｃ′の切断断面図である。
【図４】同メモリセルアレイの等価回路図である。
【図５】同メモリセルアレイの製造工程を示す断面図である。
【図６】同メモリセルアレイの製造工程を示す断面図である。
【図７】同メモリセルアレイの製造工程を示す断面図である。
【図８】同メモリセルアレイの製造工程を示す断面図である。
【図９】同メモリセルアレイの製造工程を示す断面図である。
【図１０】同メモリセルアレイの製造工程を示す断面図である。
【図１１】同メモリセルアレイの製造工程を示す断面図である。
【図１２】同メモリセルアレイの製造工程を示す断面図である。
【図１３】同メモリセルアレイの製造工程を示す断面図である。
【図１４】同メモリセルアレイの製造工程を示す断面図である。
【図１５】同メモリセルアレイの製造工程を示す断面図である。
【図１６】同メモリセルアレイの製造工程を示す断面図である。
【図１７】同メモリセルアレイの製造工程を示す断面図である。
【図１８】同メモリセルアレイの製造工程を示す断面図である。
【図１９】同メモリセルアレイの製造工程を示す断面図である。
【図２０】同メモリセルアレイの製造工程を示す断面図である。
【図２１】同メモリセルアレイの製造工程を示す断面図である。
【図２２】同メモリセルアレイの製造工程を示す断面図である。
【図２３】同メモリセルアレイの製造工程を示す断面図である。
【図２４】同メモリセルアレイの製造工程を示す断面図である。
【図２５】第２の実施形態に係る不揮発性半導体記憶装置のメモリセルアレイの構造を示すＧＣ方向の断面図である。
【図２６】図２５のＡ−Ａ′，Ｂ−Ｂ′及びＣ−Ｃ′の切断断面図である。
【図２７】同メモリセルアレイの製造工程を示す断面図である。
【図２８】同メモリセルアレイの製造工程を示す断面図である。
【図２９】同メモリセルアレイの製造工程を示す断面図である。
【図３０】同メモリセルアレイの製造工程を示す断面図である。
【図３１】同メモリセルアレイの製造工程を示す断面図である。
【図３２】同メモリセルアレイの製造工程を示す断面図である。
【図３３】同メモリセルアレイの製造工程を示す断面図である。
【図３４】同メモリセルアレイの製造工程を示す断面図である。
【図３５】同メモリセルアレイの製造工程を示す断面図である。
【図３６】同メモリセルアレイの製造工程を示す断面図である。
【図３７】同メモリセルアレイの製造工程を示す断面図である。
【図３８】同メモリセルアレイの製造工程を示す断面図である。
【図３９】同メモリセルアレイの製造工程を示す断面図である。
【図４０】同メモリセルアレイの製造工程を示す断面図である。
【図４１】同メモリセルアレイの製造工程を示す断面図である。
【図４２】同メモリセルアレイの製造工程を示す断面図である。
【図４３】同メモリセルアレイの製造工程を示す断面図である。
【図４４】同メモリセルアレイの製造工程を示す断面図である。
【図４５】同メモリセルアレイの製造工程を示す断面図である。
【図４６】同メモリセルアレイの製造工程を示す断面図である。
【図４７】第３の実施形態に係る不揮発性半導体記憶装置のメモリセルアレイの構造を示すＧＣ方向の断面図である。
【図４８】図４７のＡ−Ａ′，Ｂ−Ｂ′及びＣ−Ｃ′の切断断面図である。
【図４９】同メモリセルアレイの製造工程を示す断面図である。
【図５０】同メモリセルアレイの製造工程を示す断面図である。
【図５１】同メモリセルアレイの製造工程を示す断面図である。
【図５２】同メモリセルアレイの製造工程を示す断面図である。
【図５３】同メモリセルアレイの製造工程を示す断面図である。
【図５４】同メモリセルアレイの製造工程を示す断面図である。
【図５５】比較例のＮＡＮＤ型フラッシュメモリのメモリセルアレイの構造を示す図である。
【図５６】比較例のＮＡＮＤ型フラッシュメモリのメモリセルアレイの等価回路図である。
【発明を実施するための形態】
【００１２】
以下、添付の図面を参照して実施の形態について説明する。
【００１３】
［第１の実施形態］
［基本となるメモリセルアレイ構造］
まず、第１の実施形態の説明に先立ち、本実施形態に係る不揮発性半導体記憶装置の基本となるＮＡＮＤ型フラッシュメモリのメモリセル構造について説明する。
【００１４】
本実施形態では、浮遊ゲートと制御ゲートのカップリングを確保するセル構造の一つとしてスタックゲート構造でなく、浮遊ゲートの両側面に制御ゲートを埋め込んで、浮遊ゲートとその両側の制御ゲートとをカップリングさせるゲート構造を有する。
【００１５】
図５５は、この構造を採用した比較例のＮＡＮＤ型フラッシュメモリのメモリセルアレイ１の構造を示す図、図５６は同メモリセルアレイ１の等価回路図である。
【００１６】
メモリセルアレイ５０は、電気的書き換え可能なＭ個の不揮発性メモリセルＭＣ０−ＭＣＭ−１が直列接続されたＮＡＮＤストリングと、このＮＡＮＤストリングの両端に接続される選択ゲートトランジスタＳ１，Ｓ２を備えるＮＡＮＤセルユニットＮＵが複数配列されている。ＮＡＮＤセルユニットＮＵの一端（選択ゲートトランジスタＳ１側）はビット線ＢＬに、他端（選択ゲートトランジスタＳ２側）は共通ソース線ＣＥＬＳＲＣに接続される。選択ゲートトランジスタＳ１、Ｓ２のゲート電極は選択ゲート線ＳＧＤ、ＳＧＳに接続される。また、メモリセルＭＣ０〜ＭＣＭ−１の両側に配置された制御ゲート電極はそれぞれワード線ＷＬ０〜ＷＬＭに接続されている。ビット線ＢＬは、センスアンプ回路６０に接続され、ワード線ＷＬ０〜ＷＬＭ及び選択ゲート線ＳＧＤ、ＳＧＳは、ロウデコーダ回路７０に接続されている。
【００１７】
基板に形成されたｐ型ウェル５１にはメモリセルＭＣを構成するＭＯＳＦＥＴのソース、ドレインとして機能するｎ型拡散層５２が形成されている。またウェル５１の上にはトンネル絶縁膜として機能するゲート絶縁膜５３を介して浮遊ゲート（ＦＧ）５４が形成され、この浮遊ゲート５４の両側面にはゲート間絶縁層（ＩＰＤ）５５を介して制御ゲート（ＣＧ）５６が形成されている。制御ゲート５６は、ワード線ＷＬを構成する。また、選択ゲートトランジスタＳ１、Ｓ２は、ウェル５１の上にゲート絶縁層５３を介して選択ゲート５７を有している。選択ゲート５７は、選択ゲート線ＳＧＳ，ＳＧＤを構成する。メモリセルＭＣと選択ゲートトランジスタＳ１，Ｓ２とは、隣接するもの同士でドレインおよびソースを共有する形でＮＡＮＤ接続されている。
【００１８】
１つのメモリセルＭＣに１ビットのデータが記憶される１ビット／セルの場合、ＮＡＮＤセルユニットＮＵに交差するワード線ＷＬに沿って形成されるメモリセルＭＣに１ページのデータが記憶される。また、１つのメモリセルＭＣに２ビットのデータが記憶される２ビット／セルの場合、ワード線ＷＬに沿って形成されるメモリセルＭＣに、２ページ（上位ページＵＰＰＥＲ、下位ページＬＯＷＥＲ）のデータが記憶される。
【００１９】
１つのブロックＢＬＫは、ワード線ＷＬを共有する複数のＮＡＮＤセルユニットＮＵを含む。１つのブロックＢＬＫは、データ消去動作の一単位を形成する。１つのメモリセルアレイ１において１つのブロックＢＬＫ中のワード線ＷＬの数は、Ｍ＋１本であり、１ブロック中のページ数は、２ビット／セルの場合、Ｍ×２＝１２８ページとなる。
【００２０】
書き込み対象のメモリセルＭＣにデータを書き込む場合には、浮遊ゲート５４の両側の制御ゲート５６の電圧を所定の書き込み電圧まで引き上げ、その両側から両端までの制御ゲート５６が交互に低電圧及び高電圧となるように順次電圧値を低くしていくことにより、非選択メモリセルに誤書き込みが生じるのを防止する。
【００２１】
［第１の実施形態のメモリセルアレイ構造］
次に、第１の実施形態に係るメモリセルアレイ構造について説明する。
図１は、第１の実施形態に係るメモリセルアレイ構造の斜視図、図２は図１のＧＣ（ゲート）方向から見た断面図、図３は図２のＡ−Ａ′，Ｂ−Ｂ′及びＣ−Ｃ′の各線で切断し、図１のＡＡ（アクティブエリア）方向から見た断面図である。なお、内部構造を視認可能とするために、一部構成を省略して図示している。
【００２２】
このメモリセルアレイ構造は、図５５に示した、メモリセルアレイ構造を上下反転させて積層すると共に、上下のメモリセルアレイ層で制御ゲートを共有するようにしたものである。
【００２３】
すなわち、図１に示すように、絶縁体のベース３０の上に、チャネルを形成するボディとなる第１の半導体層１１及び第２の半導体層２１が上下に配置され、その間に第１のゲート絶縁層１２を介して第１の半導体層１１の上面に対向する第１の浮遊ゲート１３と第２のゲート絶縁層２２を介して第２の半導体層２１の下面に対向する第２の浮遊ゲート２３が第１の絶縁層３１を介して上下に積層されている。これら半導体層１１，２１、ゲート絶縁層１２，２２及び浮遊ゲート１３，２３は、図３（ａ）のＡ−Ａ′断面からも明らかなように、ＡＡ方向（第１の方向）に延びる層間絶縁層１５，２５を介してＧＣ方向（第２の方向）に互いに絶縁分離されている。
【００２４】
浮遊ゲート１３，２３の積層構造体は、ＮＡＮＤ配列を形成するように、半導体層１１，２１に沿ってＡＡ方向に所定周期で複数形成されている。各浮遊ゲート１３，２３の積層体のＡＡ方向の両側には、ゲート間絶縁層（ＩＰＤ：インターポリ絶縁層）３２を介してＧＣ方向に延びる制御ゲート３３が形成されている。制御ゲート３３は、上下の浮遊ゲート１３，２３に側面からカップリングするように、これら浮遊ゲート１３，２３に共通に設けられている。制御ゲート３３と第２のゲート絶縁層２２との間には、マスク材３３ｍが設けられている。そして、下側の第１の半導体層１１、第１のゲート絶縁層１２、第１の浮遊ゲート１３、ゲート間絶縁層３２及び制御ゲート３３が、下側の第１のメモリセルＭＣ１の構成に含まれる。また、上側の第２の半導体層２１、第２のゲート絶縁層２２、第２の浮遊ゲート２３、ゲート間絶縁層３２及び制御ゲート３３が、上側の第２のメモリセルＭＣ２の構成に含まれる。
【００２５】
浮遊ゲート１３，２３の積層構造体の配列方向の両端の制御ゲート３３に隣接する位置には、選択ゲートトランジスタＳ１１，Ｓ１２，Ｓ２１，Ｓ２２を形成する第１の選択ゲート１６及び第２の選択ゲート２６が配置されている。これら選択ゲート１６，２６は、第１の絶縁層３１を介して上下に積層され、それぞれゲート絶縁層１２，２２を介して半導体層１１，２１に対向している。第１の選択ゲート１６にはＧＣ方向に延びる第１の選択ゲート線１７が埋め込まれ、第２の選択ゲート２６にはＧＣ方向に延びる第２の選択ゲート線２７とマスク材２７ｍとが埋め込まれている。これら選択ゲート線１７，２７は、層間絶縁層３４を介して互いに絶縁分離されている。
【００２６】
そして、下側の第１のＮＡＮＤセルユニットＮＵ１には下側のＮＡＮＤ接続されたメモリセルＭＣ１と選択ゲートトランジスタＳ１１，Ｓ２１を含み、第１のメモリセルアレイ層１０は第１の素子分離絶縁層１５を介してＧＣ方向に配列された複数のＮＡＮＤセルユニットＮＵ１を含む。また、上側の第２のＮＡＮＤセルユニットＮＵ２には上側のＮＡＮＤ接続されたメモリセルＭＣ２と選択ゲートトランジスタＳ１２，Ｓ２２を含み、第２のメモリセルアレイ層２０にはＧＣ方向に配列された複数のＮＡＮＤセルユニットＮＵ２を含む。
【００２７】
以上の構成によれば、図４に等価回路を示すように、上下のＮＡＮＤセルユニットＮＵ１，ＮＵ２の上下に対応するメモリセルＭＣ１，ＭＣ２の浮遊ゲート１３，２３は、両側のワード線ＷＬとのカップリングによって同時に駆動され、共通のビット線ＢＬと接続される。これに対し、選択ゲートトランジスタＳ１１〜Ｓ２２は、上下のビット線ＢＬに対してそれぞれ独立して設けられ、いずれか一方が選択状態にされることにより、ＮＡＮＤセルユニットＮＵ１，ＮＵ２を選択的にアクティブにすることができる。
【００２８】
［コンタクト］
ＮＡＮＤセルユニットＮＵ１，ＮＵ２の一端の半導体層１１，２１には、これらに共通の上下に延びて図示しないビット線ＢＬにつながるビット線コンタクト３５が形成されている。また、ＮＡＮＤセルユニットＮＵ１，ＮＵ２の他端の半導体層１１，２１には、これらに共通の上下に延びて図示しないソース線につながるソース線コンタクト３６が形成されている。更に、制御ゲート３３の端部にはワード線コンタクト３７が形成され、選択ゲート線１７，２７の端部には選択ゲート線コンタクト３８が接続されている。
【００２９】
ビット線コンタクト３５は下部コンタクト３５ａ及び上部コンタクト３５ｂを備える。同様に、ソース線コンタクト３６も下部コンタクト３６ａ及び上部コンタクト３６ｂを備える。下部コンタクト３５ａ，３６ａは、第１のゲート絶縁層１２に設けられた第１の溝８１を介して第１の半導体層１１に接続されている。本実施形態における下部コンタクト３５ａ，３６ａは、後述のとおり第１の浮遊ゲート１３及び第１の選択ゲート１６と同時に形成される。従って、下部コンタクト３５ａ，３６ａと第１の半導体層１１のＧＣ方向における幅は略一致している。又、下部コンタクト３５ａ，３６ａは第１の浮遊ゲート１３と同一の素材を用いて形成されており、第１の素子分離絶縁層１５を介して第１の半導体層と同一の間隔、同一の周期で同一直線状に形成されている。又、上部コンタクト３５ｂ，３６ｂは、第２の半導体層２１、第２のゲート絶縁層２２、第１の絶縁層３１を貫通し、下部コンタクト３５ａ，３６ａの上部に接続する様に形成されている。なお、上部コンタクト３５ｂ，３６ｂも第１の浮遊ゲート１３と同一素材を用いて形成されている。
【００３０】
［第１の実施形態のメモリセルアレイ構造の製造方法］
次に、本実施形態のメモリセルアレイ構造の製造方法について説明する。
【００３１】
まず、周辺回路領域の形成は、幾つかのバリエーションが考えられるが、バルクのシリコン基板上に作り込む場合、周辺回路を先に形成する必要がある。この際、同時にバルクのシリコン基板上に本実施形態のメモリセルアレイを同時形成しても良い。本実施の形態は、シリコン基板上にＮＡＮＤセルユニットＮＵ１、ＮＵ２が形成される例について説明する。周辺回路トランジスタの形成方法は、一般的な方法と同一である。すなわち、まず、シリコン基板上にチャネル形成、ゲート酸化膜（Low Voltage酸化膜とHigh Voltage酸化膜の両者）を形成、ゲート電極およびＡＡ（アクティブエリア）加工マスク材を積層した後、ＳＴＩ溝を形成する。次にＳＴＩ溝を埋め込んだ後、ＧＣ（ゲート）加工マスク材を積層し、ＧＣ電極加工、サイドウォール絶縁膜の形成を行った後、ソース・ドレイン拡散層を形成、ＧＣ間絶縁膜を埋め込み、平坦化する。
【００３２】
周辺回路形成した後、この上層に本実施形態のメモリセルアレイを作り込む。図５〜図２４は、本実施形態に係るメモリセルアレイの形成方法を示す図である。
【００３３】
まず、図５に示すように、図示しないシリコン基板上にＳｉＯ２を用いた絶縁層３０Ａを形成し、その上にポリシリコンを用いた第１の半導体層１１Ａ、ＳｉＯ２を用いた第１のゲート絶縁層１２Ａ、ポリシリコンを用いた第１のゲート形成層１３ａＡを順次積層する。チャネル（ボディ）となる第１の半導体層１１Ａは、基本的にはポリシリコンを用いて形成しているが、単結晶シリコンを用いても良い。本実施形態ではチャネル（ボディ）にポリシリコンを用い、ＳＯＩ構造とすることにより、シリコン基板にＳＴＩを形成する必要が無く、より積層化に向いたセル構造とすることが可能である。ゲート絶縁層１２Ａの形成は、ポリシリコンを用いた半導体層１１Ａ上のため、熱酸化膜ではなく、ＣＶＤ（Chemical Vapor Deposition）やＡＬＤ（atomic layer deposition）酸化膜を用いる。なお、第１の半導体層１１Ａは、上記のように成膜で形成しているが、シリコン基板をそのまま利用しても良い。
【００３４】
次に、図６に示す通り、第１のゲート形成層１３ａＡ、第１のゲート絶縁層１２Ａ及び第１の半導体層１１Ａ表面に、ＧＣ方向に延びる第１の溝８１を設ける。次に、図７に示す通り、第１のゲート形成層１３ａＡ、及び第１の半導体層１１Ａ表面のうち第１の溝８１によって露出した部分に第２のゲート形成層１３ｂＡを形成する。
【００３５】
第２のゲート形成層１３ｂＡまで形成した後は、図８に示す通り、その上にＡＡパターン加工用の例えばＳｉＮ、ＳｉＯ２を用いたマスク材４１，４２をパターン形成する。次に、図９に示す通りマスク材４１，４２を用いたＲＩＥ（Reactive Ion Etching）によって、積層体を絶縁層３０Ａの下まで選択的にエッチングして第２の溝を設け、ＡＡパターンを加工する。これにより、浮遊ゲート形成層１３Ｂ、第１のゲート絶縁層１２、第１の半導体層１１及び絶縁層３０が形成される。
【００３６】
次に、図１０に示すように、ＡＡパターン加工により形成された溝にＳｉＯ２を用いた第１の素子分離絶縁層１５を埋め、第１のゲート形成層１３Ｂを形成するポリシリコンをストッパとしてＣＭＰ（Chemical Mechanical Polishing）による平坦化を行い、更にエッチバックによって第１の素子分離絶縁層１５の上面を後退させる。次に、図１１に示すように、第１の素子分離絶縁層１５及び第１のゲート形成層１３Ｂの上に上層と下層とを分離する第１の絶縁層３１を形成し、その上にポリシリコンを用いた第３のゲート成形層２３Ａを形成する。
【００３７】
続いて、図１２に示すように、第３のゲート形成層２３Ａの上に、ＧＣパターン加工用の例えばＳｉＮ、ＳｉＯ２を用いたマスク材４３，４４をパターン形成する。そして、図１３に示すように、マスク材４３，４４を用いたＲＩＥによって、積層体をゲート絶縁層１２の上まで選択的にエッチングして第３の溝を形成し、ＧＣパターンを形成する。これにより、第１の浮遊ゲート１３、第３のゲート形成層２３Ｂ、第１の選択ゲート形成層１６Ａ、第２の選択ゲート形成層２６Ａ、下部コンタクト３５ａ及び３６ａが形成される。このＧＣパターン加工は、下層のゲート絶縁層１２と高い選択比を有するエッチングにより行い、下層の半導体層１１をエッチングしないようにする事が望ましい。
【００３８】
続いて、図１４に示すように、ＳｉＯ２を用いたゲート間絶縁層（ＩＰＤ）３２を成膜したのち、ＧＣパターン間に制御ゲート形成層３３Ａを埋め込む。制御ゲート形成層３３Ａとしては、ポリシリコン又はメタル（Ｗなど）、メタルシリサイド（ＷＳｉなど）を用いることができる。
【００３９】
次に、図１５に示すように、制御ゲート形成層３３Ａに対し、ＲＩＥにてエッチバックを行うことで、制御ゲート３３及び補助ゲート９１ｅ〜９４ｅを形成する。その上に図１６に示すように、ＣＶＤ酸化膜や塗布酸化膜などを用いたマスク材３３ｍを埋め込み、ＳｉＮを用いたマスク４３をストッパとしてＣＭＰにて上面を平坦化する。さらにその後、選択ゲート形成層１６Ａ，２６Ａや図示しないロウデコーダ部のトランジスタを形成するため、ＥＩ（Etching Inter Poly）溝に相当する選択ゲート溝加工をＲＩＥなどにより行い、図１７に示すように、第２の選択ゲート形成層２６Ｂ、層間絶縁層３１及び第１の選択ゲート１６に至る第４の溝１７Ａを形成する。
【００４０】
次に、上層セル、下層セルのそれぞれに独立した選択ゲートトランジスタＳ１１〜Ｓ２２を形成するために、図１８に示すように、選択ゲート溝１７Ａに第１の選択ゲート線１７、第２の絶縁層３４及び第２の選択ゲート線２７を、埋め込みとエッチバックとを繰り返しながら順次形成していく。選択ゲート線１７，２７としては、制御ゲート３３及び補助ゲート９１ｅ〜９４ｅと同様、ポリシリコン又はメタル（Ｗなど）、メタルシリサイド（ＷＳｉなど）を用いることができる。第２の選択ゲート線２７の上のエッチバックされた部分には、キャップ絶縁層２７ｍが埋め込まれ、その上面はマスク材４３をストッパとするＣＭＰにより平坦化される。図１９（ａ），（ｂ），（ｃ）は、図１８のそれぞれＡ−Ａ′断面、Ｂ−Ｂ′断面、Ｃ−Ｃ′断面である。
【００４１】
次に、図２０に示すように、第３のゲート形成層２３ＢをストッパとしてＣＭＰによる平坦化を実施し、その上にＳｉＯ２を用いた第２のゲート絶縁層２２Ａ、ポリシリコンを用いた第２の半導体層２１Ａを順次成膜する。尚、ＣＭＰは、制御ゲート３３をストッパとして行っても良い。図２１（ａ），（ｂ），（ｃ）は、図２０のそれぞれＡ−Ａ′断面、Ｂ−Ｂ′断面、Ｃ−Ｃ′断面である。
【００４２】
続いて、図２２に示すように、上層の第２の半導体層２１Ａ、第２のゲート絶縁層２２Ａ、第３のゲート形成層２３Ｂ及び第２の選択ゲート形成層２６Ｂに対してＡＡパターン加工を行うため、第２の半導体層２１Ａの上にＡＡパターン加工用のＳｉＮを用いたマスク材４５をパターン形成し、ＲＩＥにてＡＡパターン加工を行う。図２３（ａ），（ｂ），（ｃ）は、図２２のそれぞれＡ−Ａ′断面、Ｂ−Ｂ′断面、Ｃ−Ｃ′断面である。以上の工程で、第２の浮遊ゲート２３が形成されると共に、この第２の浮遊ゲート２３に対して第１のゲート絶縁層２２及び第２の半導体層２１が自己整合的に形成される。次に、上層のＡＡパターンの溝に第２の素子分離絶縁層２５（図１、図３）を埋め込む。
【００４３】
最後に、図２４に示すように、第２の半導体層２１、第２のゲート絶縁層２２、上部コンタクト層３７、第１の絶縁層３１及び下部コンタクト３５ａ，３６ａにビアホール８２を形成し、形成したビアホール８２に上部コンタクト３５ｂ，３６ｂを埋め込む。ビアコンタクト形成の際には、ビアホール８２は第１の絶縁層３１を貫通し、下部のコンタクト３５ａ，３６ａの上面が露出する様に設ける。
【００４４】
このようなコンタクト形成方法によれば、下部コンタクト３５ａ，３６ａ自体は、第１の浮遊ゲート１３の形成プロセスで形成でき、ＣＧ方向に自己整合され、その上面の面積も広い。このため、第２の半導体層２１から第１の半導体層１１まで一気に貫通するビアホールを設ける方法と比較して、精密なアライメントを必要とせず、ビアホールの形成も容易である。このようなコンタクト形成方法は、更なる積層化に適した方法と言える。この点を、次の第２の実施形態で詳しく述べる。
【００４５】
［第２の実施形態］
［第２の実施形態のメモリセルアレイ構造］
次に、第２の実施形態に係るメモリセルアレイ構造について説明する。第１の実施形態においてはＮＡＮＤセルユニットＮＵ１及びＮＵ２が上下反転されて積層された構成を有していたが、図２５及び図２６に示す通り、更に複数層のメモリセルアレイを積層することも可能である。本実施形態に係る不揮発性半導体記憶装置は、第１の実施形態に示したメモリセルアレイが絶縁層１３０を介して積層されている。尚、図２５及び図２６においては第１のメモリセルアレイ層１０及び第２のメモリセルアレイ層２０の上に、第３のメモリセルアレイ層１１０及び第４のメモリセルアレイ層１２０を積層しているが、更に複数層積層することも可能である。
【００４６】
［第２の実施形態のメモリセルアレイ構造の製造方法］
次に、本実施形態のメモリセルアレイ構造の製造方法について説明する。
【００４７】
本実施形態に係るメモリセルアレイの製造方法は、図２０及び図２１に示す工程までは第１の実施形態と同様である。図２０及び図２１に示す構造が製造された後に、図２７に示す通り、第２の半導体層２１Ａの上に、ＳｉＯ２を用いた絶縁層１３０Ａを形成し、その上にポリシリコンを用いた第３の半導体層１１１Ａ、ＳｉＯ２を用いた第３のゲート絶縁層１１２Ａ、ポリシリコンを用いた第４のゲート形成層１１３ａＡを順次積層する。チャネル（ボディ）となる第３の半導体層１１１Ａは、基本的にはポリシリコンを用いて形成しているが、単結晶シリコンを用いても良い。ゲート絶縁層１１２Ａの形成は、ゲート絶縁層１２Ａの形成時と同様に、熱酸化膜ではなく、ＣＶＤ（Chemical Vapor Deposition）やＡＬＤ（atomic layer deposition）酸化膜を用いる。
【００４８】
この実施形態では、ビット線コンタクト１３５には、下部コンタクト３５ａ、中間コンタクト１３５ａ及び上部コンタクト１３５ｂを含む。また、ソースコンタクト１３６には、下部コンタクト３６ａ、中間コンタクト１３６ａ及び上部コンタクト１３６ｂを含む。
【００４９】
次に、図２８に示す通り、第４のゲート形成層１１３ａＡ、第３のゲート絶縁層１１２Ａ、第３の半導体層１１１Ａ表面に、ＧＣ方向に延びる第５の溝１８１を形成し、更に第５の溝１８１の底面にビアホール１８２を形成する。この際、ビアホール１８２は絶縁層１３０Ａ、第２の半導体層２１Ａ、第２のゲート絶縁膜２２Ａ、上部コンタクト層３７及び第１の絶縁層３１を貫通し、下部コンタクト３５ａ，３６ａの上面が露出する様に設ける。次に、図２９に示す通り、第４の浮遊ゲート形成層１１３ａＡ、第３の半導体層１１１Ａ表面のうち第５の溝１８１によって露出した部分及び下部コンタクト３５ａ，３６ａのビアホール１８２によって露出した部分に第５のゲート形成層１１３ｂＡを形成する。第５のゲート形成層１１３ｂＡのうち、ビアホール１８２に埋め込まれた部分及び第５の溝１８１に埋め込まれた部分は中間コンタクト１３５ａＡ，１３６ａＡとなる。
【００５０】
第５のゲート形成層１１３ｂＡまで形成した後は、図３０に示す様に、その上にＡＡパターン加工用の例えばＳｉＮ、ＳｉＯ２を用いたマスク材１４１，１４２をパターン形成する。マスク材１４１，１４２を用いたＲＩＥ（Reactive Ion Etching）によって、積層体を第３の浮遊ゲート形成層２３Ｂの下まで選択的にエッチングして第６の溝を設け、図３１に示すように、ＡＡパターンを加工する。これにより、第５のゲート形成層１１３Ｂ、第３のゲート絶縁層１１２、第３の半導体層１１１、絶縁層１３０、第２の半導体層２１、第２の絶縁層２２、第２の浮遊ゲート２３及び中間コンタクト１３５ａＢ、１３６ａＢが形成される。
【００５１】
次に、図３２に示すように、ＡＡパターン加工により形成された第６の溝をＳｉＯ２を用いた第３の素子分離絶縁層１１５で埋め、第５のゲート形成層１１３Ｂを形成するポリシリコンをストッパとしてＣＭＰ（Chemical Mechanical Polishing）による平坦化を行い、更にエッチバックによって第３の素子分離絶縁層１１５の上面を後退させる。次に、図３３に示すように、第３の素子分離絶縁層１１５及び第５のゲート形成層１１３Ｂの上に上層と下層とを分離する第３の絶縁層１３１を形成し、その上にポリシリコンを用いた第６のゲート成形層１２３Ａを形成する。
【００５２】
続いて、図３４に示すように、第６のゲート形成層１２３Ａの上に、ＧＣパターン加工用の例えばＳｉＮ、ＳｉＯ２を用いたマスク材１４３，１４４をパターン形成する。そして、図３５に示すように、マスク材１４３，１４４を用いたＲＩＥによって、積層体を第３のゲート絶縁層１１２の上まで選択的にエッチングし、ＧＣパターンを形成する。これにより、第３の浮遊ゲート１１３、第６のゲート形成層１２３Ｂ、第３の選択ゲート形成層１１６Ａ、第４の選択ゲート形成層１２６Ａ及び中間コンタクト１３５ａ、１３６ａが形成される。このＧＣパターン加工は、第３のゲート絶縁層１１２と高い選択比を有するエッチングにより行い、第３の半導体層１１１をエッチングしないようにする事が望ましい。
【００５３】
続いて、図３６に示すように、ＳｉＯ２を用いたゲート間絶縁層（ＩＰＤ）１３２を成膜したのち、ＧＣパターン間に制御ゲート形成層１３３Ａを埋め込む。制御ゲート形成層１３３Ａとしては、ポリシリコン又はメタル（Ｗなど）、メタルシリサイド（ＷＳｉなど）を用いることができる。
【００５４】
次に、図３７に示すように、制御ゲート形成層１３３Ａに対し、ＲＩＥにてエッチバックを行うことで、制御ゲート１３３及び補助ゲート１９１ｅ〜１９４ｅを形成する。その上に図３８に示すように、ＣＶＤ酸化膜や塗布酸化膜などを用いたマスク材１３３ｍを埋め込み、ＳｉＮを用いたマスク１４３をストッパとしてＣＭＰにて上面を平坦化する。さらにその後、選択ゲート形成層１１６Ａ，１２６Ａを形成するため、ＥＩ（Etching Inter Poly）溝に相当する選択ゲート溝加工をＲＩＥなどにより行い、図３９に示すように、第４の選択ゲート形成層１２６Ａ、第３の絶縁膜１３１及び第３の選択ゲート形成層１１６Ａに至る第８の溝１１７Ａを形成する。又、この工程によって、第４の選択ゲート形成層１２６Ｂ及び第３の選択ゲート１１６が形成される。
【００５５】
次に、図４０に示すように、上層セル、下層セルのそれぞれに独立した選択ゲートトランジスタを形成するために、選択ゲート溝１１７Ａに第３の選択ゲート線１１７、層間絶縁層１３４及び第４の選択ゲート線１２７を、埋め込みとエッチバックとを繰り返しながら順次形成していく。選択ゲート線１１７，１２７としては、制御ゲート１３３及び補助ゲート１９１ｅ〜１９４ｅと同様、ポリシリコン又はメタル（Ｗなど）、メタルシリサイド（ＷＳｉなど）を用いることができる。第４の選択ゲート線１２７の上のエッチバックされた部分には、キャップ絶縁層１２７ｍが埋め込まれ、その上面はマスク材１４３をストッパとするＣＭＰにより平坦化される。図４１（ａ），（ｂ），（ｃ）は、図４０のそれぞれＡ−Ａ′断面、Ｂ−Ｂ′断面、Ｃ−Ｃ′断面である。
【００５６】
次に、図４２に示すように、第６のゲート形成層１２３ＢをストッパとしてＣＭＰによる平坦化を実施し、その上にＳｉＯ２を用いた第４のゲート絶縁層１２２Ａ、ポリシリコンを用いた第４の半導体層１２１Ａを順次成膜する。図４３（ａ），（ｂ），（ｃ）は、図４２のそれぞれＡ−Ａ′断面、Ｂ−Ｂ′断面、Ｃ−Ｃ′断面である。
【００５７】
続いて、図４４に示すように、上層の第４の半導体層１２１Ａ、第４のゲート絶縁層１２２Ａ、第６のゲート形成層１２３Ｂ及び第４の選択ゲート形成層１２６Ｂに対してＡＡパターン加工を行うため、第４の半導体層１２１Ａの上にＡＡパターン加工用のＳｉＮを用いたマスク材１４５をパターン形成し、ＲＩＥにてＡＡパターン加工を行う。図４５（ａ），（ｂ），（ｃ）は、図４４のそれぞれＡ−Ａ′断面、Ｂ−Ｂ′断面、Ｃ−Ｃ′断面である。以上の工程で、第４の浮遊ゲート１２３が形成されると共に、この第４の浮遊ゲート１２３に対して第１のゲート絶縁層１２２及び第４の半導体層１２１が自己整合的に形成される。次に、上層のＡＡパターンの溝に第４の素子分離絶縁層１２５（図２６）を埋め込む。
【００５８】
最後に、図４６に示す様に、第４の半導体層１２１、第４のゲート絶縁層１２２、上部コンタクト層１３７、第３の絶縁層１３１及び中間コンタクト１３５ａ，１３６ａにビアホール１８２を形成し、形成したビアホール１８２に上部コンタクト１３５ａ，１３６ａを埋め込む。ビアコンタクト形成の際には、ビアホール１８２は第３の絶縁層１３１を貫通し、中間コンタクト１３５ａ，１３６ａの上面が露出する様に設ける。
【００５９】
複数層のメモリセルアレイを積層する場合、単に一気に貫通するビアホールを設ける方法ではアライメントの精度及びビアコンタクトの形成が、更に困難を極める。本実施形態においては各層ごとに順次ビアコンタクトを形成している為、メモリセルアレイの容易な製造が可能となる。尚、上記手法によって製造されたメモリセルアレイにおいては、第２のセルアレイ層２０の、第１の実施形態で言うところの上部コンタクト３５ｂ及び３６ｂが中間コンタクト１３５ａ及び１３６ａの下部として、第３のセルアレイ層１１０の、第１の実施形態で言うところの下部コンタクト３５ａ及び３６ａが中間コンタクト１３５ａ及び１３６ａの上部として、一体化されて形成している。従って、単に全ての各層ごとに順次ビアコンタクトを形成する手法と比較して、少ない工程数で製造が可能となる。
【００６０】
尚、更に複数層のメモリセルアレイを形成する場合には、図４２及び図４３に示す構造を製造し、更に図２７を用いて説明した工程から図４２及び図４３を用いて説明した工程までを繰り返し行えば良い。
【００６１】
［第３の実施形態］
［第３の実施形態のメモリセルアレイ構造］
次に、第３の実施形態に係るメモリセルアレイ構造について説明する。第２の実施形態においては、絶縁層を介して第１の実施形態に係るメモリセルアレイを複数層積層した様な構造を有していたが、図４７〜４８に示す通り、絶縁層を介さず、第２の半導体層２１を第３のセルアレイ層１１０と共有し、第３の半導体層としても使用可能に構成することも可能である。又、本実施形態に係るメモリセルアレイも、当然３層以上層積層することが可能である。
【００６２】
［第３の実施形態のメモリセルアレイ構造の製造方法］
次に、本実施形態のメモリセルアレイ構造の製造方法について説明する。
【００６３】
本実施形態に係るメモリセルアレイの製造方法は、図２０及び図２１に示す工程までは第１の実施形態と同様である。図２０及び図２１に示す構造が製造された後に、図４９に示す通り、第２の半導体層２１Ａの上に、ＳｉＯ２を用いた第３のゲート絶縁層１１２Ａ、ポリシリコンを用いた第４のゲート形成層１１３ａＡを順次積層する。ゲート絶縁層１１２Ａの形成は、第１及び第２の実施形態と同様に、熱酸化膜ではなく、ＣＶＤ（Chemical Vapor Deposition）やＡＬＤ（atomic layer deposition）酸化膜を用いる。
【００６４】
本実施形態においても、第２の実施形態と同様に、ビット線コンタクト１３５には、下部コンタクト３５ａ、中間コンタクト１３５ａ及び上部コンタクト１３５ｂを含む。又、ソースコンタクト１３６には、下部コンタクト３６ａ、中間コンタクト１３６ａ及び上部コンタクト１３６ｂを含む。
【００６５】
次に、図５０に示す通り、第４のゲート形成層１１３ａＡ、第３のゲート絶縁層１１２Ａ、第２の半導体層２１Ａ表面に、ＧＣ方向に延びる第５の溝１８１を形成し、更に第５の溝１８１の底面にビアホール１８２を形成する。この際、ビアホール１８２は第１の絶縁層３１を貫通し、下部コンタクト３５ａ，３６ａの上面が露出する様に設ける。次に、図５１に示す通り、第４の浮遊ゲート形成層１１３ａＡ、第２の半導体層２１Ａ表面のうち第５の溝１８１によって露出した部分及びコンタクト３５ａ，３６ａのビアホール１８２によって露出した部分に第５のゲート形成層１１３ｂＡを形成する。
【００６６】
第５のゲート形成層１１３ｂＡまで形成した後は、図５２に示す様に、その上にＡＡパターン加工用の例えばＳｉＮ、ＳｉＯ２を用いたマスク材１４１，１４２をパターン形成する。マスク材１４１，１４２を用いたＲＩＥ（Reactive Ion Etching）によって、積層体を第３の浮遊ゲート形成層２３Ｂの下まで選択的にエッチングして第６の溝を設け、図５３に示すように、ＡＡパターンを加工する。これにより、第５のゲート形成層１１３Ｂ、第３のゲート絶縁層１１２、第２の半導体層２１、第２の絶縁層２２及び第２の浮遊ゲート２３が形成される。
【００６７】
次に、図５４に示すように、ＡＡパターン加工により形成された第６の溝をＳｉＯ２を用いた第３の素子分離絶縁層１１５で埋め、第５のゲート形成層１１３Ｂを形成するポリシリコンをストッパとしてＣＭＰ（Chemical Mechanical Polishing）による平坦化を行い、更にエッチバックによって第３の素子分離絶縁層１１５の上面を後退させる。これ以降は、第２の実施形態の製造工程のうち、図３３〜図４６を用いて説明した部分とほぼ同様の工程によって製造する。
【００６８】
上記方法によれば、上記積層構造のメモリセルアレイにおいても、各セルアレイ層同士に容易にコンタクトを形成することが可能である。
［その他の実施形態］
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００６９】
１０…第１のメモリセルアレイ層、１１…第１の半導体層、１２…第１のゲート絶縁層、１３…第１の浮遊ゲート、１５…第１の素子分離絶縁層、１６…第１の選択ゲート、１７…第１の選択ゲート線、２０…第２のメモリセルアレイ層、２１…第２の半導体層、２２…第２のゲート絶縁層、２３…第２の浮遊ゲート、２５…第２の素子分離絶縁層、２６…第２の選択ゲート、２７…第２の選択ゲート線、３１…第１の絶縁層、３２…ゲート間絶縁層、３３…制御ゲート、３４…第２の絶縁層、３５…ビット線コンタクト、３６…ソース線コンタクト、３７…ワード線コンタクト、３８…選択ゲート線コンタクト。
【特許請求の範囲】
【請求項１】
第１の方向に直列接続された複数の第１のメモリセルを具備する第１のＮＡＮＤセルユニットを有し、前記第１のメモリセルが、第１の半導体層と、前記第１の半導体層の上に形成された第１のゲート絶縁層と、前記第１のゲート絶縁層の上に形成された第１の浮遊ゲートとを有する第１のメモリセルアレイ層と、
前記第１のメモリセルアレイ層の上に形成された第１の絶縁層と、
前記第１の絶縁層の上に形成され、前記第１の方向に直列接続された複数の第２のメモリセルを具備する第２のＮＡＮＤセルユニットを有し、前記第２のメモリセルが、第２の浮遊ゲートと、前記第２の浮遊ゲートの上に形成された第２のゲート絶縁層と、前記第２のゲート絶縁層の上に形成された第２の半導体層とを有する第２のメモリセルアレイ層と、
前記第１の絶縁層を介して上下に位置する前記第１及び第２の浮遊ゲートの前記第１の方向の両側面にゲート間絶縁層を介して形成され、前記第１の方向と直交する第２の方向に延びる制御ゲートと、
前記第１のＮＡＮＤセルユニットの両端に位置し、前記第１の浮遊ゲートと同層に形成され、前記第１の半導体層と接続される下部コンタクトと、
前記第２のＮＡＮＤセルユニットの両端に位置し、前記第２の半導体層と前記下部コンタクトとを接続する上部コンタクトと
を備える不揮発性半導体記憶装置であって、
前記下部コンタクトは、
前記第１のゲート絶縁層及び前記第１の半導体層表面に前記第２の方向に設けられた第１の溝を介して前記第１の半導体層に接続され、
前記第１のＮＡＮＤセルユニット同士を前記第２の方向に分離する第１の素子分離絶縁層を介して前記第１の半導体層と同一の周期で同一直線状に形成され、
前記第１の浮遊ゲートと同一の素材を用いて形成されており、
前記第２のＮＡＮＤセルユニットの上に１又は複数の他のＮＡＮＤセルユニットが積層されており、前記上部コンタクトは、前記他のＮＡＮＤセルユニットの半導体層と接続されている
ことを特徴とする不揮発性半導体記憶装置。
【請求項２】
第１の方向に直列接続された複数の第１のメモリセルを具備する第１のＮＡＮＤセルユニットを有し、前記第１のメモリセルが、第１の半導体層と、前記第１の半導体層の上に形成された第１のゲート絶縁層と、前記第１のゲート絶縁層の上に形成された第１の浮遊ゲートとを有する第１のメモリセルアレイ層と、
前記第１のメモリセルアレイ層の上に形成された第１の絶縁層と、
前記第１の絶縁層の上に形成され、前記第１の方向に直列接続された複数の第２のメモリセルを具備する第２のＮＡＮＤセルユニットを有し、前記第２のメモリセルが、第２の浮遊ゲートと、前記第２の浮遊ゲートの上に形成された第２のゲート絶縁層と、前記第２のゲート絶縁層の上に形成された第２の半導体層とを有する第２のメモリセルアレイ層と、
前記第１の絶縁層を介して上下に位置する前記第１及び第２の浮遊ゲートの前記第１の方向の両側面にゲート間絶縁層を介して形成され、前記第１の方向と直交する第２の方向に延びる制御ゲートと、
前記第１のＮＡＮＤセルユニットの両端に位置し、前記第１の浮遊ゲートと同層に形成され、前記第１の半導体層と接続される下部コンタクトと、
前記第２のＮＡＮＤセルユニットの両端に位置し、前記第２の半導体層と前記下部コンタクトとを接続する上部コンタクトと
を備えることを特徴とする不揮発性半導体記憶装置。
【請求項３】
前記下部コンタクトは、
前記第１のゲート絶縁層及び前記第１の半導体層表面に前記第２の方向に設けられた第１の溝を介して前記第１の半導体層に接続され、
前記第１のＮＡＮＤセルユニット同士を前記第２の方向に分離する第１の素子分離絶縁層を介して前記第１の半導体層と同一の周期で同一直線状に形成され、
前記第１の浮遊ゲートと同一の素材を用いて形成されている
ことを特徴とする請求項２記載の不揮発性半導体記憶装置。
【請求項４】
前記第２のＮＡＮＤセルユニットの上に１又は複数の他のＮＡＮＤセルユニットが積層されており、前記上部コンタクトは、前記他のＮＡＮＤセルユニットの半導体層と接続されている
ことを特徴とする請求項２記載の不揮発性半導体記憶装置。
【請求項５】
第１の半導体層の上に第１のゲート絶縁層及び第１のゲート形成層を形成し、
前記第１のゲート形成層、前記第１のゲート絶縁層及び前記第１の半導体層に第１の方向と直交する第２の方向に延びる第１の溝を形成し、
前記第１のゲート形成層及び前記第１の溝から露出した前記第１の半導体層表面に第２のゲート形成層を形成し、
前記第２のゲート形成層、前記第１のゲート形成層、前記第１のゲート絶縁層及び前記第１の半導体層に前記第２方向に所定の周期で前記第１方向に延びる第２の溝を形成し、
前記第２の溝に第１の素子分離絶縁層を埋め込むと共に前記第１のゲート形成層及び前記第１の素子分離絶縁層の上に第１の絶縁層を形成し、
前記第１の絶縁層の上に第３のゲート形成層を形成し、
前記第３のゲート形成層、前記第１の絶縁層、前記第２のゲート形成層及び前記第１のゲート形成層に前記第２の方向に延びる複数の第３の溝を形成して前記第１及び第２のゲート形成層に第１の浮遊ゲート、第１の選択ゲート及び下部コンタクトを形成し、
前記第３の溝にゲート間絶縁層を形成した後、前記第３の溝に制御ゲートを埋め込む
ことを特徴とする不揮発性半導体装置の製造方法。
【請求項６】
前記第３の溝に制御ゲートを埋め込んだ後、
前記第１の選択ゲートに対応する位置の前記第３のゲート形成層、前記第１の絶縁層及び前記第２のゲート形成層に、前記第１のゲート絶縁層との間に前記第１のゲート形成層が残るように前記第２の方向に延びる第４の溝を形成し、
前記第４の溝に第１の選択ゲート線、第２の絶縁層及び第２の選択ゲート線を、前記第１の絶縁層と前記第２の絶縁層が前記第１方向に連続するように順次埋め込み、
前記第３のゲート形成層及び前記制御ゲートの上に第２のゲート絶縁層及び第２の半導体層を形成し、
前記第２の半導体層、前記第２のゲート絶縁層及び前記第３のゲート形成層に前記第２の方向に所定周期で前記第１の方向に延びる第５の溝を形成して前記第３のゲート形成層に第２の浮遊ゲート、第２の選択ゲート及び上部コンタクト層を形成し、
前記第２の半導体層、前記第２のゲート絶縁層、前記上部コンタクト層、前記第１の絶縁層及び前記下部コンタクトにビアホールを形成し、
前記ビアホールに上部コンタクトを埋め込む
ことを特徴とする請求項５記載の不揮発性半導体装置の製造方法。
【請求項１】
第１の方向に直列接続された複数の第１のメモリセルを具備する第１のＮＡＮＤセルユニットを有し、前記第１のメモリセルが、第１の半導体層と、前記第１の半導体層の上に形成された第１のゲート絶縁層と、前記第１のゲート絶縁層の上に形成された第１の浮遊ゲートとを有する第１のメモリセルアレイ層と、
前記第１のメモリセルアレイ層の上に形成された第１の絶縁層と、
前記第１の絶縁層の上に形成され、前記第１の方向に直列接続された複数の第２のメモリセルを具備する第２のＮＡＮＤセルユニットを有し、前記第２のメモリセルが、第２の浮遊ゲートと、前記第２の浮遊ゲートの上に形成された第２のゲート絶縁層と、前記第２のゲート絶縁層の上に形成された第２の半導体層とを有する第２のメモリセルアレイ層と、
前記第１の絶縁層を介して上下に位置する前記第１及び第２の浮遊ゲートの前記第１の方向の両側面にゲート間絶縁層を介して形成され、前記第１の方向と直交する第２の方向に延びる制御ゲートと、
前記第１のＮＡＮＤセルユニットの両端に位置し、前記第１の浮遊ゲートと同層に形成され、前記第１の半導体層と接続される下部コンタクトと、
前記第２のＮＡＮＤセルユニットの両端に位置し、前記第２の半導体層と前記下部コンタクトとを接続する上部コンタクトと
を備える不揮発性半導体記憶装置であって、
前記下部コンタクトは、
前記第１のゲート絶縁層及び前記第１の半導体層表面に前記第２の方向に設けられた第１の溝を介して前記第１の半導体層に接続され、
前記第１のＮＡＮＤセルユニット同士を前記第２の方向に分離する第１の素子分離絶縁層を介して前記第１の半導体層と同一の周期で同一直線状に形成され、
前記第１の浮遊ゲートと同一の素材を用いて形成されており、
前記第２のＮＡＮＤセルユニットの上に１又は複数の他のＮＡＮＤセルユニットが積層されており、前記上部コンタクトは、前記他のＮＡＮＤセルユニットの半導体層と接続されている
ことを特徴とする不揮発性半導体記憶装置。
【請求項２】
第１の方向に直列接続された複数の第１のメモリセルを具備する第１のＮＡＮＤセルユニットを有し、前記第１のメモリセルが、第１の半導体層と、前記第１の半導体層の上に形成された第１のゲート絶縁層と、前記第１のゲート絶縁層の上に形成された第１の浮遊ゲートとを有する第１のメモリセルアレイ層と、
前記第１のメモリセルアレイ層の上に形成された第１の絶縁層と、
前記第１の絶縁層の上に形成され、前記第１の方向に直列接続された複数の第２のメモリセルを具備する第２のＮＡＮＤセルユニットを有し、前記第２のメモリセルが、第２の浮遊ゲートと、前記第２の浮遊ゲートの上に形成された第２のゲート絶縁層と、前記第２のゲート絶縁層の上に形成された第２の半導体層とを有する第２のメモリセルアレイ層と、
前記第１の絶縁層を介して上下に位置する前記第１及び第２の浮遊ゲートの前記第１の方向の両側面にゲート間絶縁層を介して形成され、前記第１の方向と直交する第２の方向に延びる制御ゲートと、
前記第１のＮＡＮＤセルユニットの両端に位置し、前記第１の浮遊ゲートと同層に形成され、前記第１の半導体層と接続される下部コンタクトと、
前記第２のＮＡＮＤセルユニットの両端に位置し、前記第２の半導体層と前記下部コンタクトとを接続する上部コンタクトと
を備えることを特徴とする不揮発性半導体記憶装置。
【請求項３】
前記下部コンタクトは、
前記第１のゲート絶縁層及び前記第１の半導体層表面に前記第２の方向に設けられた第１の溝を介して前記第１の半導体層に接続され、
前記第１のＮＡＮＤセルユニット同士を前記第２の方向に分離する第１の素子分離絶縁層を介して前記第１の半導体層と同一の周期で同一直線状に形成され、
前記第１の浮遊ゲートと同一の素材を用いて形成されている
ことを特徴とする請求項２記載の不揮発性半導体記憶装置。
【請求項４】
前記第２のＮＡＮＤセルユニットの上に１又は複数の他のＮＡＮＤセルユニットが積層されており、前記上部コンタクトは、前記他のＮＡＮＤセルユニットの半導体層と接続されている
ことを特徴とする請求項２記載の不揮発性半導体記憶装置。
【請求項５】
第１の半導体層の上に第１のゲート絶縁層及び第１のゲート形成層を形成し、
前記第１のゲート形成層、前記第１のゲート絶縁層及び前記第１の半導体層に第１の方向と直交する第２の方向に延びる第１の溝を形成し、
前記第１のゲート形成層及び前記第１の溝から露出した前記第１の半導体層表面に第２のゲート形成層を形成し、
前記第２のゲート形成層、前記第１のゲート形成層、前記第１のゲート絶縁層及び前記第１の半導体層に前記第２方向に所定の周期で前記第１方向に延びる第２の溝を形成し、
前記第２の溝に第１の素子分離絶縁層を埋め込むと共に前記第１のゲート形成層及び前記第１の素子分離絶縁層の上に第１の絶縁層を形成し、
前記第１の絶縁層の上に第３のゲート形成層を形成し、
前記第３のゲート形成層、前記第１の絶縁層、前記第２のゲート形成層及び前記第１のゲート形成層に前記第２の方向に延びる複数の第３の溝を形成して前記第１及び第２のゲート形成層に第１の浮遊ゲート、第１の選択ゲート及び下部コンタクトを形成し、
前記第３の溝にゲート間絶縁層を形成した後、前記第３の溝に制御ゲートを埋め込む
ことを特徴とする不揮発性半導体装置の製造方法。
【請求項６】
前記第３の溝に制御ゲートを埋め込んだ後、
前記第１の選択ゲートに対応する位置の前記第３のゲート形成層、前記第１の絶縁層及び前記第２のゲート形成層に、前記第１のゲート絶縁層との間に前記第１のゲート形成層が残るように前記第２の方向に延びる第４の溝を形成し、
前記第４の溝に第１の選択ゲート線、第２の絶縁層及び第２の選択ゲート線を、前記第１の絶縁層と前記第２の絶縁層が前記第１方向に連続するように順次埋め込み、
前記第３のゲート形成層及び前記制御ゲートの上に第２のゲート絶縁層及び第２の半導体層を形成し、
前記第２の半導体層、前記第２のゲート絶縁層及び前記第３のゲート形成層に前記第２の方向に所定周期で前記第１の方向に延びる第５の溝を形成して前記第３のゲート形成層に第２の浮遊ゲート、第２の選択ゲート及び上部コンタクト層を形成し、
前記第２の半導体層、前記第２のゲート絶縁層、前記上部コンタクト層、前記第１の絶縁層及び前記下部コンタクトにビアホールを形成し、
前記ビアホールに上部コンタクトを埋め込む
ことを特徴とする請求項５記載の不揮発性半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図３６】
【図３７】
【図３８】
【図３９】
【図４０】
【図４１】
【図４２】
【図４３】
【図４４】
【図４５】
【図４６】
【図４７】
【図４８】
【図４９】
【図５０】
【図５１】
【図５２】
【図５３】
【図５４】
【図５５】
【図５６】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図３６】
【図３７】
【図３８】
【図３９】
【図４０】
【図４１】
【図４２】
【図４３】
【図４４】
【図４５】
【図４６】
【図４７】
【図４８】
【図４９】
【図５０】
【図５１】
【図５２】
【図５３】
【図５４】
【図５５】
【図５６】
【公開番号】特開２０１３−１１０３４４（Ｐ２０１３−１１０３４４Ａ）
【公開日】平成２５年６月６日（２０１３．６．６）
【国際特許分類】
【出願番号】特願２０１１−２５５９１０（Ｐ２０１１−２５５９１０）
【出願日】平成２３年１１月２４日（２０１１．１１．２４）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２５年６月６日（２０１３．６．６）
【国際特許分類】
【出願日】平成２３年１１月２４日（２０１１．１１．２４）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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