半導体記憶装置
【課題】隣接セルとの容量を低減し、カップリング比を向上させる。
【解決手段】半導体記憶装置は、半導体基板１０１と、前記半導体基板上に所定間隔を空けて設けられた複数の第１の絶縁膜１０３と、前記第１の絶縁膜間にビット線方向に沿って設けられた素子分離領域１０２と、前記第１の絶縁膜上に設けられた第１の電荷蓄積膜１０４ａ、前記第１の電荷蓄積膜上に設けられ、ワード線方向の幅が前記第１の電荷蓄積膜より狭い第２の電荷蓄積膜１０４ｂ、及び前記第２の電荷蓄積膜上に設けられ、ワード線方向の幅が前記第２の電荷蓄積膜より広い第３の電荷蓄積膜１０４ｃを有する電荷蓄積層１０４と、前記第２の電荷蓄積膜と前記素子分離領域との間に設けられた第２の絶縁膜１０７と、前記電荷蓄積層上及び前記素子分離領域上に前記第２の方向に沿って設けられた第３の絶縁膜１０５と、前記第３の絶縁膜上に設けられた制御ゲート電極１０６と、を備える。
【解決手段】半導体記憶装置は、半導体基板１０１と、前記半導体基板上に所定間隔を空けて設けられた複数の第１の絶縁膜１０３と、前記第１の絶縁膜間にビット線方向に沿って設けられた素子分離領域１０２と、前記第１の絶縁膜上に設けられた第１の電荷蓄積膜１０４ａ、前記第１の電荷蓄積膜上に設けられ、ワード線方向の幅が前記第１の電荷蓄積膜より狭い第２の電荷蓄積膜１０４ｂ、及び前記第２の電荷蓄積膜上に設けられ、ワード線方向の幅が前記第２の電荷蓄積膜より広い第３の電荷蓄積膜１０４ｃを有する電荷蓄積層１０４と、前記第２の電荷蓄積膜と前記素子分離領域との間に設けられた第２の絶縁膜１０７と、前記電荷蓄積層上及び前記素子分離領域上に前記第２の方向に沿って設けられた第３の絶縁膜１０５と、前記第３の絶縁膜上に設けられた制御ゲート電極１０６と、を備える。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に関するものである。
【背景技術】
【０００２】
ＮＡＮＤ型フラッシュメモリセルでは、微細化に伴いカップリング比が低下し、動作電圧が増加するという問題があった。このような問題を解決するため、複数の第１の導電膜と複数の第２の導電膜とが交互に積層され、側壁が凹凸形態となっているフローティングゲートと、このフローティングゲートの上部及び凹凸形態の側壁上に配置された制御ゲート電極とを備えたＮＡＮＤ型フラッシュメモリセルが提案されている（例えば特許文献１参照）。このような構成にすることで、フローティングゲート及び制御ゲート電極が重畳される面積が増加し、フローティングゲートと制御ゲート電極との間の静電容量が増加して、カップリング比を増加させることができる。
【０００３】
微細化に伴いセルサイズが、制御ゲート電極とフローティングゲートとの間の絶縁膜の膜厚の２倍程度となるため、制御ゲート電極をフローティングゲートの側面に形成することは困難となる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００４−２０７６９５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明は、隣接セルとの容量を低減でき、カップリング比を向上させることができる半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明の一態様による半導体記憶装置は、半導体基板と、前記半導体基板上に所定間隔を空けて設けられた複数の第１の絶縁膜と、前記第１の絶縁膜間に第１の方向に沿って設けられた素子分離領域と、前記第１の絶縁膜上に設けられた第１の電荷蓄積膜、前記第１の電荷蓄積膜上に設けられ、前記第１の方向に直交する第２の方向の幅が前記第１の電荷蓄積膜より狭い第２の電荷蓄積膜、及び前記第２の電荷蓄積膜上に設けられ、前記第２の方向の幅が前記第２の電荷蓄積膜より広い第３の電荷蓄積膜を有する電荷蓄積層と、前記第２の電荷蓄積膜上であって、前記第２の電荷蓄積膜と前記素子分離領域との間に設けられた第２の絶縁膜と、前記電荷蓄積層上及び前記素子分離領域上に前記第２の方向に沿って設けられた第３の絶縁膜と、前記第３の絶縁膜上に設けられた制御ゲート電極と、を備えるものである。
【０００７】
本発明の一態様による半導体記憶装置は、半導体基板と、前記半導体基板上に所定間隔を空けて設けられた複数の第１の絶縁膜と、前記第１の絶縁膜間に第１の方向に沿って設けられた素子分離領域と、前記第１の絶縁膜上に設けられた第１の電荷蓄積膜、前記第１の方向に直交する第２の方向の幅が前記第１の電荷蓄積膜より狭く、前記素子分離領域との間に空洞部を形成するように前記第１の電荷蓄積膜上に設けられた第２の電荷蓄積膜、及び前記第２の電荷蓄積膜上に設けられ、前記第２の方向の幅が前記第２の電荷蓄積膜より広い第３の電荷蓄積膜を有する電荷蓄積層と、前記電荷蓄積層上及び前記素子分離領域上に前記第２の方向に沿って設けられた第２の絶縁膜と、前記第２の絶縁膜上に設けられた制御ゲート電極と、を備えるものである。
【発明の効果】
【０００８】
本発明によれば、隣接セルとの容量を低減でき、カップリング比を向上させることができる。
【図面の簡単な説明】
【０００９】
【図１】第１の実施形態に係る半導体記憶装置の概略図。
【図２】同第１の実施形態に係る半導体記憶装置の製造方法を説明する工程断面図。
【図３】第２の実施形態に係る半導体記憶装置の概略図。
【図４】同第２の実施形態に係る半導体記憶装置の製造方法を説明する工程断面図。
【図５】第３の実施形態に係る半導体記憶装置の概略図。
【図６】同第３の実施形態に係る半導体記憶装置の製造方法を説明する工程断面図。
【図７】第５の実施形態に係る半導体記憶装置の概略図。
【図８】第６の実施形態に係る半導体記憶装置の概略図。
【図９】第７の実施形態に係る半導体記憶装置の概略図。
【図１０】同第７の実施形態に係る半導体記憶装置の製造方法を説明する工程断面図。
【図１１】同第７の実施形態に係る半導体記憶装置の製造方法を説明する工程断面図。
【発明を実施するための形態】
【００１０】
以下、本発明の実施の形態を図面に基づいて説明する。
【００１１】
（第１の実施形態）図１（ａ）に本発明の第１の実施形態に係る半導体記憶装置の上面を示す。半導体記憶装置は第１の方向に沿って所定間隔をもって形成された複数のビットラインＢＬと、第１の方向に直交する第２の方向に沿って所定間隔をもって形成された複数のワードラインＷＬと、を有する。ワードラインＷＬとビットラインＢＬの各交点に対応してメモリセルが形成され、交点部分はメモリセルのゲート電極となる。
【００１２】
半導体装置のワードラインＷＬ方向の（図１（ａ）に示すＡ−Ａ線に沿う）断面の一部を図１（ｂ）に示す。半導体基板（半導体層）１０１には所定間隔をもって複数の埋め込み型の素子分離領域１０２が形成される。素子分離領域１０２は例えばシリコン酸化膜である。
【００１３】
素子分離領域１０２の間の半導体基板１０１上にはトンネル絶縁膜１０３が形成される。トンネル絶縁膜１０３は例えばシリコン酸化膜である。トンネル絶縁膜１０３上には上面の高さが素子分離領域１０２の上面と同じ高さのフローティングゲート電極（電荷蓄積層）１０４が形成される。
【００１４】
フローティングゲート電極１０４は、順に積層された第１の電荷蓄積膜１０４ａ、第２の電荷蓄積膜１０４ｂ、及び第３の電荷蓄積膜１０４ｃを有する。第１の電荷蓄積膜１０４ａ及び第３の電荷蓄積膜１０４ｃのワードライン方向の幅Ｌ１は、第２の電荷蓄積膜１０４ｂのワードライン方向の幅Ｌ２よりも大きくなっている。また、第２の電荷蓄積膜１０４ｂと素子分離領域１０２との間には絶縁膜１０７が設けられている。
【００１５】
第１の電荷蓄積膜１０４ａ及び第３の電荷蓄積膜１０４ｃは例えばポリシリコンであり、第２の電荷蓄積膜１０４ｂは例えばＴａＮである。また、絶縁膜１０７は第２の電荷蓄積膜１０４ｂを形成する材料が酸化されたものとなっている。
【００１６】
フローティングゲート電極１０４及び素子分離領域１０２の上にインターポリ絶縁膜１０５が形成されている。インターポリ絶縁膜１０５は例えばシリコン酸化膜とシリコン窒化膜の積層膜である。
【００１７】
インターポリ絶縁膜１０５の上にはコントロールゲート電極１０６が形成されている。コントロールゲート電極１０６は例えばポリシリコンである。また、ポリシリコンの上部がＣｏ、Ｎｉ、Ａｌ、Ｐｔなどによりシリサイド化されていてもよい。
【００１８】
半導体記憶装置のビットライン方向の（図１に示すＢ−Ｂ線に沿う）断面の一部を図１（ｃ）に示す。図１（ｃ）から分かるようにビットライン方向の断面構成は公知の構成と同様である。半導体基板１０１表面部分には所定間隔をもって不純物拡散層１０８が形成される。不純物拡散層１０８間の半導体基板１０１上にはトンネル絶縁膜１０３、フローティングゲート電極１０４、インターポリ絶縁膜１０５、コントロールゲート電極１０６が順に積層されている。
【００１９】
拡散層１０８上にはメモリセル間を埋め込むように絶縁膜１０９が形成される。絶縁膜１０９は例えばシリコン酸化膜である。
【００２０】
このように、本実施形態に係る半導体記憶装置は、ワードラインＷＬ方向に沿って見ると、フローティングゲート電極１０４の高さ方向の中央部分（第２の電荷蓄積膜１０４ｂ）の幅Ｌ２が、フローティングゲート電極１０４の下部（第１の電荷蓄積膜１０４ａ）、上部（第３の電荷蓄積膜１０４ｃ）、トンネル絶縁膜１０３の幅Ｌ１より狭くなっている。これにより、ワードラインＷＬ方向に隣接するセルのフローティングゲート電極１０４間の距離ｄ１を長くとることができ、フローティングゲート電極１０４間の容量を低減できる。
【００２１】
各メモリセルのカップリング比Ｃｒは以下の式で表される。
【数１】
【００２２】
ここで、Ｃｉｐｄはフローティングゲート電極１０４とコントロールゲート電極１０６との間、すなわちインターポリ絶縁膜１０５における容量を示す。また、Ｃｏｘはフローティングゲート電極１０４と半導体基板１０１との間、すなわちトンネル絶縁膜１０３における容量を示す。
【００２３】
また、Ｃｎｅｉｇｈｂｏｒは、隣接セルとの容量を示す。隣接セルとの容量は、隣接するセルのフローティングゲート電極１０４間の容量を含む。
【００２４】
上述したように、本実施形態に係る半導体記憶装置は、ワードラインＷＬ方向に隣接するセルの間の容量Ｃｎｅｉｇｈｂｏｒを低減できるため、カップリング比Ｃｒを増加させることができる。カップリング比Ｃｒが増加することで動作電圧を低くでき、装置性能を向上できる。また、隣接セルから受ける影響が抑制される。
【００２５】
次に、本実施形態に係る半導体記憶装置の製造方法を図２に示す工程断面図を用いて説明する。工程断面図は第２の方向（ワードラインＷＬ方向）に沿った垂直断面を示している。
【００２６】
まず、図２（ａ）に示すように、半導体基板１０１上に熱酸化により厚さ５〜１０ｎｍの例えばシリコン酸化膜からなるトンネル絶縁膜１０３を堆積する。その上に化学気相成長（ＣＶＤ）法により厚さ２０ｎｍの例えばポリシリコンからなる第１の電荷蓄積膜１０４ａ、厚さ３０ｎｍの例えばＴａＮからなる第２の電荷蓄積膜１０４ｂ、厚さ２０ｎｍの例えばポリシリコンからなる第３の電荷蓄積膜１０４ｃを順に堆積する。
【００２７】
続いて、図２（ｂ）に示すように、第３の電荷蓄積膜１０４ｃ上に素子分離領域形成用のマスク１１０を、所定間隔を空けて第１の方向に沿って形成する。そして、マスク１１０に基づいて、第３の電荷蓄積膜１０４ｃ、第２の電荷蓄積膜１０４ｂ、第１の電荷蓄積膜１０４ａ、トンネル絶縁膜１０３、及び半導体基板１０１をＲＩＥ（反応性イオンエッチング）等の異方性エッチングによりエッチングして複数の溝１１１を形成する。
【００２８】
続いて、図２（ｃ）に示すように、溝１１１の側面及び底面を覆うようにシリコン酸化膜１０２ａを形成する。そして、シリコン酸化膜１０２ａを介して電荷蓄積膜１０４ａ〜ｃに酸化剤（Ｏ２）が到達するような条件で後酸化処理を行う。
【００２９】
第２の電荷蓄積膜１０４ｂであるＴａＮは、第１、第３の電荷蓄積膜１０４ａ、１０４ｃであるポリシリコンよりも酸化速度が速い。そのため、第２の電荷蓄積膜１０４ｂの両端部が絶縁膜１０７となる。
【００３０】
このようにして、図１（ｂ）に示すような、フローティングゲート電極１０４の高さ方向の中央部分（第２の電荷蓄積膜１０４ｂ）の幅が、フローティングゲート電極１０４の下部（第１の電荷蓄積膜１０４ａ）及び上部（第３の電荷蓄積膜１０４ｃ）の幅より狭くなっている構造を形成することができる。
【００３１】
その後の工程は公知の半導体記憶装置の製造工程と同様であり、図示を省略する。簡単に説明すると、まず、溝１１１にシリコン酸化膜等を埋め込んで、素子分離領域１０２を形成する。次に、ＣＭＰ（化学的機械研磨）等によりマスク１１０を除去して、インターポリ絶縁膜１０５を形成し、さらにその上に例えばポリシリコンからなるコントロールゲート電極１０６を形成する。
【００３２】
次に、所定間隔を空けて第２の方向に沿ってコントロールゲート電極１０６、インターポリ絶縁膜１０５、フローティングゲート電極１０４、（及びトンネル絶縁膜１０３）をＲＩＥ等で除去して複数の溝を形成する。これによりワードラインが形成される。その後、リンなどの不純物をイオン注入し熱処理を行うことで拡散層１０８を形成する。次に、前記溝を埋め込むようにＣＶＤ法により例えばシリコン酸化膜を堆積して絶縁膜１０９を形成する。さらに、コントロールゲート電極１０６のシリサイド化を行ってもよい。
【００３３】
このようにして形成された半導体記憶装置は、フローティングゲート電極１０４の高さ方向の中央部分（第２の電荷蓄積膜１０４ｂ）の幅が、その上下部分の幅より狭くなっていることで、隣接セルとの距離が長くなり、隣接セルとの容量を低減できる。そのため、各メモリセルのカップリング比を実効的に増加させることができ、動作電圧が低くなり、装置性能を向上できる。
【００３４】
上記第１の実施形態に係る半導体記憶装置では、フローティングゲート電極１０４の膜厚に対して、第２の電荷蓄積膜１０４ｂの膜厚が占める割合が大きい程、カップリング比を増加させられる。隣接セルとの容量をより低減できるためである。
【００３５】
また、上記第１の実施形態では、第２の電荷蓄積膜１０４ｂの材料としてＴａＮを用いていたが、例えばＳｉＧｅでもよい。第２の電荷蓄積膜１０４ｂにＳｉＧｅを用いた場合、シリコン酸化膜１０２ａの形成時に熱酸化を行うと、ＳｉＧｅの酸化速度が速いためＳｉＧｅが酸化され、絶縁膜１０７を形成できる。
【００３６】
（第２の実施形態）図３に本発明の第２の実施形態に係る半導体記憶装置のワードラインＷＬ方向（図１（ａ）に示すＡ−Ａ線に沿う）断面の一部を示す。図１（ｂ）に示す上記第１の実施形態と同様の部分については同じ参照番号を付して説明を省略する。
【００３７】
上記第１の実施形態では、第２の電荷蓄積膜１０４ｂと素子分離領域１０２との間に位置する絶縁膜１０７は、第２の電荷蓄積膜１０４ｂを形成する材料が酸化されたものであったが、本実施形態では、素子分離領域１０２と同じ材料になっている。
【００３８】
このような構成でも、上記第１の実施形態と同様に、フローティングゲート電極１０４の高さ方向の中央部分（第２の電荷蓄積膜１０４ｂ）の幅が、その上下部分の幅より狭くなっていることで、隣接セルとの距離が長くなり、隣接セルとの容量を低減できる。
【００３９】
本実施形態に係る半導体記憶装置の製造方法を図４に示す工程断面図を用いて説明する。なお、溝１１１を形成するところまでは上記第１の実施形態（図２（ａ）、（ｂ））と同様であるため、説明を省略する。但し、第２の電荷蓄積膜１０４ｂにはＳｉＧｅを用いるものとする。
【００４０】
図４（ａ）に示すように、ウェットエッチングを行い、第２の電荷蓄積膜１０４ｂの両端部を除去する。ＳｉＧｅはポリシリコンよりもウェットエッチング速度が速いため、第２の電荷蓄積膜１０４ｂの幅は、第１の電荷蓄積膜１０４ａ及び第３の電荷蓄積膜１０４ｃの幅より狭くなる。
【００４１】
続いて、図４（ｂ）に示すように、溝１１１を埋め込むようにシリコン酸化膜を堆積し、素子分離領域１０２を形成する。これにより、第２の電荷蓄積膜１０４ｂの側部（第１の電荷蓄積膜１０４ａと第３の電荷蓄積膜１０４との間）が埋め込まれる。
【００４２】
その後の工程は上記第１の実施形態と同様であるため、説明を省略する。
【００４３】
このような製造方法によっても、フローティングゲート電極１０４の高さ方向の中央部分（第２の電荷蓄積膜１０４ｂ）の幅が、その上下部分の幅より狭くなっていることで、隣接セルとの距離が長くなり、隣接セルとの容量が低減された半導体記憶装置を製造することができる。
【００４４】
（第３の実施形態）本発明の第３の実施形態に係る半導体記憶装置について説明する。上記第１、第２の実施形態では、第２の電荷蓄積膜１０４ｂのワードラインＷＬ方向の幅が、第１、第３の電荷蓄積膜１０４ａ、１０４ｃの幅より狭くなっている構造について説明したが、本実施形態は、第２の電荷蓄積膜１０４ｂのビットラインＢＬ方向の幅も、第１、第３の電荷蓄積膜１０４ａ、１０４ｃの幅より狭くなっている。
【００４５】
図５（ａ）にビットラインＢＬ方向（図１（ａ）に示すＢ−Ｂ線に沿う）断面の一部を示す。半導体基板１０１表面部分には所定間隔をもって不純物拡散層１０８が形成される。不純物拡散層１０８間の半導体基板１０１上にはトンネル絶縁膜１０３、フローティングゲート電極１０４、インターポリ絶縁膜１０５、コントロールゲート電極１０６が順に積層されている。拡散層１０８上にはメモリセル間を埋め込むように絶縁膜１０９が形成される。絶縁膜１０９は例えばシリコン酸化膜である。
【００４６】
フローティングゲート電極１０４は、順に積層された第１の電荷蓄積膜１０４ａ、第２の電荷蓄積膜１０４ｂ、及び第３の電荷蓄積膜１０４ｃを有する。第１の電荷蓄積膜１０４ａ及び第３の電荷蓄積膜１０４ｃのビットライン方向の幅Ｌ３は、第２の電荷蓄積膜１０４ｂのビットライン方向の幅Ｌ４よりも広くなっている。また、第２の電荷蓄積膜１０４ｂと絶縁膜１０９との間には絶縁膜１２０が設けられている。
【００４７】
第１の電荷蓄積膜１０４ａ及び第３の電荷蓄積膜１０４ｃは例えばポリシリコンであり、第２の電荷蓄積膜１０４ｂは例えばＴａＮである。また、絶縁膜１２０は第２の電荷蓄積膜１０４ｂを形成する材料が酸化されたものとなっている。
【００４８】
このように、本実施形態に係る半導体記憶装置は、ビットラインＢＬ方向に沿って見ると、フローティングゲート電極１０４の高さ方向の中央部分（第２の電荷蓄積膜１０４ｂ）の幅Ｌ４が、フローティングゲート電極１０４の下部（第１の電荷蓄積膜１０４ａ）、上部（第３の電荷蓄積膜１０４ｃ）の幅Ｌ３より小さくなっている。これにより、ビットラインＢＬ方向に隣接するセルのフローティングゲート電極１０４間の距離ｄ２を長くとることができ、フローティングゲート電極１０４間の容量を低減できる。
【００４９】
また、フローティングゲート電極１０４と、隣接するセルのコントロールゲート電極１０６との間の距離ｄ３を長くとることができ、この間に発生する容量を低減できる。
【００５０】
上述した数式１における容量Ｃｎｅｉｇｈｂｏｒは、これらの容量を含むものである。従って、本実施形態に係る半導体記憶装置は、ビットライン方向に隣接するセルの間の容量Ｃｎｅｉｇｈｂｏｒを低減できるため、カップリング比Ｃｒをさらに増加させることができる。そのため、動作電圧をさらに低くでき、装置性能をより向上させることができる。
【００５１】
なお、図５（ｂ）、（ｃ）は図５（ａ）におけるＣ−Ｃ線での水平方向の断面の例を示す。第２の電荷蓄積膜１０４ｂの形状は、製造方法によって異なる。
【００５２】
次に、本実施形態に係る半導体記憶装置の製造方法を図６に示す工程断面図を用いて説明する。インターポリ絶縁膜１０５及びコントロールゲート電極１０６を形成する工程までは上記第１の実施形態と同様であるため、説明を省略する。工程断面図は第１の方向（ビットラインＢＬ方向）に沿った垂直断面を示している。
【００５３】
図６（ａ）に示すように、コントロールゲート電極１０６上に、所定間隔を空けて第２の方向に沿ったワードライン形成用のマスク１３０を形成する。そして、マスク１３０に基づいて、コントロールゲート電極１０６、インターポリ絶縁膜１０５、フローティングゲート電極１０４、（及びトンネル絶縁膜１０３）をＲＩＥ等で除去して複数の溝１３１を形成する。これによりワードラインが形成される。その後、リンなどの不純物を半導体基板１０１にイオン注入し熱処理を行うことで拡散層１０８を形成する。
【００５４】
次に、図６（ｂ）に示すように、溝１３１の側面及び底面を覆うようにシリコン酸化膜１０９ａを形成する。そして、シリコン酸化膜１０９ａを介して電荷蓄積膜１０４ａ〜ｃに酸化剤（Ｏ２）が到達するような条件で後酸化処理を行う。
【００５５】
第２の電荷蓄積膜１０４ｂであるＴａＮは、第１、第３の電荷蓄積膜１０４ａ、１０４ｃであるポリシリコンよりも酸化速度が速い。そのため、第２の電荷蓄積膜１０４ｂの両端部が絶縁膜１２０となる。
【００５６】
このようにして、図５（ａ）に示すような、フローティングゲート電極１０４の高さ方向の中央部分（第２の電荷蓄積膜１０４ｂ）の幅Ｌ４が、フローティングゲート電極１０４の下部（第１の電荷蓄積膜１０４ａ）及び上部（第３の電荷蓄積膜１０４ｃ）の幅Ｌ３より狭くなっている構造を形成することができる。
【００５７】
その後の工程は公知の製造方法と同様であり図示を省略する。例えば、溝１３１を埋め込むようにＣＶＤ法により例えばシリコン酸化膜を堆積して絶縁膜１０９を形成する。
【００５８】
このようにして形成された半導体記憶装置は、ビットライン方向ＢＬの断面でみて、フローティングゲート電極１０４の高さ方向の中央部分（第２の電荷蓄積膜１０４ｂ）の幅Ｌ４が、その上下部分の幅Ｌ３より狭くなっていることで、隣接セルとの距離が長くなり、隣接セルとの容量を低減できる。そのため、各メモリセルのカップリング比を実効的に増加させることができ、動作電圧が低くなり、装置性能を向上できる。
【００５９】
上記第３の実施形態は、第２の電荷蓄積膜１０４ｂの幅がワードラインＷＬ方向及びビットラインＢＬ方向の両方において、第１、第３の電荷蓄積膜１０４ａ、１０４ｃの幅より狭くなっていたが、図２（ｃ）に示す酸化処理は行わないで、ビットラインＢＬ方向の幅のみ狭い構成となるようにしてもよい。
【００６０】
（第４の実施形態）上記第３の実施形態において、第２の電荷蓄積膜１０４ｂに例えばＳｉＧｅを用いて、溝１３１の形成後に、ウェットエッチング処理を行い、第２の電荷蓄積膜１０４ｂの両端部を除去してもよい。ＳｉＧｅはポリシリコンよりもウェットエッチング速度が速いため、第２の電荷蓄積膜１０４ｂの幅は、第１の電荷蓄積膜１０４ａ及び第３の電荷蓄積膜１０４ｃの幅より狭くなる。
【００６１】
そして、溝１３１を埋め込むようにシリコン酸化膜を形成して絶縁膜１０９を形成する。この時、第２の電荷蓄積膜１０４ｂの側部（第１の電荷蓄積膜１０４ａと第３の電荷蓄積膜１０４との間）が埋め込まれる。
【００６２】
これにより図５に示す絶縁膜１２０の部分にも絶縁膜１０９が形成された構成の半導体記憶装置が製造される。このような構成であっても上記第３の実施形態と同様に、ビットライン方向ＢＬの断面でみて、フローティングゲート電極１０４の高さ方向の中央部分（第２の電荷蓄積膜１０４ｂ）の幅Ｌ４が、その上下部分の幅Ｌ３より狭くなっていることで、隣接セルとの距離が長くなり、隣接セルとの容量が低減された半導体記憶装置となる。
【００６３】
（第５の実施形態）上記第１、第２の実施形態では、第２の電荷蓄積膜１０４ｂのワードラインＷＬ方向の両側部に絶縁膜（１０７、１０４）が設けられていたが、本実施形態では、図７（ａ）に示すように空洞１５０が設けられている。空洞１５０の方が絶縁膜よりも誘電率が低いため、隣接セル間の距離が拡がるのと同様の効果が得られ、隣接セルとの容量をさらに低減できる。従って、各メモリセルのカップリング比をさらに増加させることができ、装置性能をさらに向上できる。
【００６４】
このような半導体記憶装置は、図４（ａ）に示すように、ウェットエッチングを行い、第２の電荷蓄積膜１０４ｂの両端部を除去した後に、塗布等を用いてシリコン酸化膜の堆積を行い、素子分離領域１０２を形成する。塗布により粘度が高く埋め込み性の悪い（良くない）半液体状のシリコン酸化膜を堆積させるため、第２の電荷蓄積膜１０４ｂが除去された領域にシリコン酸化膜が入り込まず、空洞１５０とすることができる。半液体状のシリコン酸化膜はその後、アニールにより焼き固める。
【００６５】
このようにして、第２の電荷蓄積膜１０４ｂと素子分離領域１０２との間に空洞１５０を有する構造を形成することができる。
【００６６】
同様の方法を上記第４の実施形態において第２の電荷蓄積膜１０４ｂのビットラインＢＬ方向の両側部を除去した後に適用してもよい。これにより、図７（ｂ）に示すように、第２の電荷蓄積膜１０４ｂと絶縁膜１０９との間に空洞１５１を有する構造を形成することができる。
【００６７】
図７（ｂ）に示す構造においても、空洞１５１により隣接セル間の距離が拡がるのと同様の効果が得られ、隣接セルとの容量をさらに低減できる。従って、各メモリセルのカップリング比をさらに増加させることができ、装置性能をさらに向上できる。
【００６８】
（第６の実施形態）上記第１〜第５の実施形態では、フローティングゲート電極１０４は第１〜第３の電荷蓄積膜１０４ａ〜ｃを有し、高さ方向中央部分の第２の電荷蓄積膜１０４ｂの幅を狭くしていたが、幅の広い電荷蓄積膜と幅の狭い電荷蓄積膜を交互に複数設けてもよい。このような構成の一例を図８に示す。図８（ａ）はワードラインＷＬ方向に沿った縦断面を示し、図８（ｂ）はビットラインＢＬ方向に沿った縦断面を示す。
【００６９】
フローティングゲート電極１０４は奇数個の電荷蓄積膜が積層され、下から奇数番目が幅の広い電荷蓄積膜、偶数番目が幅の狭い電荷蓄積膜となる。下から２ｋ（ｋは１以上の整数）番目の電荷蓄積膜の側部（２ｋ−１番目の電荷蓄積膜と２ｋ＋１番目の電荷蓄積膜とに挟まれた領域）には絶縁膜（１０２、１０９）が設けられている。
【００７０】
このような構造によっても、上記実施形態と同様に、幅の狭い電荷蓄積膜によって隣接セルとの距離を長くとることができ、隣接セルとの容量が低減された半導体記憶装置となる。
【００７１】
（第７の実施形態）図９に本発明の第７の実施形態に係る半導体記憶装置の概略構成を示す。図９はワードラインＷＬ方向の（図１（ａ）に示すＡ−Ａ線に沿う）断面を示している。図３に示す上記第２の実施形態と同様の部分については同じ参照番号を付して説明を省略する。
【００７２】
フローティングゲート電極７０４は、順に積層された第１の電荷蓄積膜７０４ａ、第２の電荷蓄積膜７０４ｂ、及び第３の電荷蓄積膜７０４ｃを有する。第１の電荷蓄積膜７０４ａ及び第３の電荷蓄積膜７０４ｃは例えばポリシリコンであり、第２の電荷蓄積膜７０４ｂはＴａＮやＳｉＧｅ等である。
【００７３】
第１の電荷蓄積膜７０４ａの幅をＬ１１、第２の電荷蓄積膜７０４ｂの幅をＬ１２、第３の電荷蓄積膜１０４ｃの幅をＬ１３とした場合、Ｌ１２＜Ｌ１１＜Ｌ１３という関係になっている。
【００７４】
上記第１、第２の実施形態と同様に、フローティングゲート電極７０４の高さ方向の中央部分（第２の電荷蓄積膜７０４ｂ）の幅Ｌ１２を、フローティングゲート電極７０４の下部（第１の電荷蓄積膜７０４ａ）の幅Ｌ１１、上部（第３の電荷蓄積膜７０４ｃ）の幅Ｌ１３より狭くすることで、ワードラインＷＬ方向に隣接するセルのフローティングゲート電極７０４間の距離を長くとることができ、フローティングゲート電極７０４間の容量を低減できる。従って、カップリング比を増加させることができ、装置性能を向上できる。
【００７５】
また、本実施形態では、フローティングゲート電極７０４の上部（第３の電荷蓄積膜７０４ｃ）の幅Ｌ１３が、下部（第１の電荷蓄積膜７０４ａ）の幅Ｌ１３より広くなっている。これにより、制御ゲート電極と対向する面積を増加させ、カップリング比をさらに増加させることができる。
【００７６】
このような半導体記憶装置の製造方法を図１０及び図１１に示す工程断面図を用いて説明する。工程断面図はワードラインＷＬ方向の（図１（ａ）に示すＡ−Ａ線に沿う）垂直断面を示している。
【００７７】
まず、図１０（ａ）に示すように、半導体基板１０１上に熱酸化により厚さ５〜１０ｎｍの例えばシリコン酸化膜からなるトンネル絶縁膜１０３を堆積する。その上にＣＶＤ法により厚さ２０ｎｍの例えばポリシリコンからなる第１の電荷蓄積膜７０４ａ、厚さ３０ｎｍの例えばＳｉＧｅからなる第２の電荷蓄積膜７０４ｂ、厚さ２０ｎｍの例えばシリコン窒化膜からなる犠牲膜７１０を順に堆積する。
【００７８】
図１０（ｂ）に示すように、犠牲膜７１０上に素子分離領域形成用のマスク７１１を、所定間隔を空けて上記第１の方向に沿って形成する。そして、マスク７１１に基づいて、犠牲膜７１０、第２の電荷蓄積膜７０４ｂ、第１の電荷蓄積膜７０４ａ、トンネル絶縁膜１０３、及び半導体基板１０１をＲＩＥ（反応性イオンエッチング）等の異方性エッチングによりエッチングして複数の溝７２０を形成する。
【００７９】
図１０（ｃ）に示すように、ウェットエッチング処理を行い、第２の電荷蓄積膜１０４ｂの両端部を除去する。ＳｉＧｅはポリシリコンよりもウェットエッチング速度が速いため、第２の電荷蓄積膜７０４ｂの幅は、第１の電荷蓄積膜７０４ａ及び犠牲膜７１０の幅より狭くなる。
【００８０】
図１１（ａ）に示すように、溝７２０を埋め込むようにシリコン酸化膜を堆積し、ＣＭＰ等によりマスク７１１を除去して、素子分離領域１０２を形成する。この時、第２の電荷蓄積膜７０４ｂの側部も埋め込まれる。
【００８１】
図１１（ｂ）に示すように、ウェットエッチングを用いて、犠牲膜７１０を除去する。
【００８２】
図１１（ｃ）に示すように、ウェットエッチングを用いて、犠牲膜７１０が除去された領域７２１の幅を広げる。
【００８３】
図１１（ｄ）に示すように、ＣＶＤ法などにより領域７２１にポリシリコンを埋め込み、第３の電荷蓄積膜７０４ｃを形成する。
【００８４】
このようにして、図９に示すような、フローティングゲート電極７０４の高さ方向の中央部分（第２の電荷蓄積膜７０４ｂ）の幅Ｌ１２が、フローティングゲート電極１０４の下部（第１の電荷蓄積膜７０４ａ）の幅Ｌ１１及び上部（第３の電荷蓄積膜７０４ｃ）の幅Ｌ１３より小さくなっている構造を形成することができる。また、フローティングゲート電極１０４の下部（第１の電荷蓄積膜７０４ａ）の幅Ｌ１１が、上部（第３の電荷蓄積膜７０４ｃ）の幅Ｌ１３より小さくなってもいる。
【００８５】
その後の工程は上記第１の実施形態と同様であるため、説明を省略する。
【００８６】
このようにして形成された半導体記憶装置は、フローティングゲート電極７０４の高さ方向の中央部分（第２の電荷蓄積膜７０４ｂ）の幅が狭くなっているため、隣接セルとの距離が長くなり、隣接セルとの容量を低減できる。そのため、各メモリセルのカップリング比を実効的に増加させることができ、動作電圧が低くなり、装置性能を向上できる。
【００８７】
上記第１〜第７の実施形態では、半導体基板１０１にＳＯＩ基板を用いてもよい。
【００８８】
また、上記実施形態では、素子分離領域１０２とフローティングゲート電極１０４との上面の高さを同一にしていたが、素子分離領域１０２の上面の高さをフローティングゲート電極１０４の上面の高さより低くし、コントロールゲート電極１０６をフローティングゲート電極１０４間に落とし込んだ構造にしてもよい。各メモリセルにおいて、フローティングゲート電極１０４とコントロールゲート電極１０６の間の静電容量を増加させ、カップリング比を大きくすることができる。
【００８９】
なお、本発明は上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。
【符号の説明】
【００９０】
１０１ 半導体基板、１０２ 素子分離領域、１０３ トンネル絶縁膜、１０４ フローティングゲート電極、１０５ インターポリ絶縁膜、１０６ フローティングゲート電極
【技術分野】
【０００１】
本発明は、半導体記憶装置に関するものである。
【背景技術】
【０００２】
ＮＡＮＤ型フラッシュメモリセルでは、微細化に伴いカップリング比が低下し、動作電圧が増加するという問題があった。このような問題を解決するため、複数の第１の導電膜と複数の第２の導電膜とが交互に積層され、側壁が凹凸形態となっているフローティングゲートと、このフローティングゲートの上部及び凹凸形態の側壁上に配置された制御ゲート電極とを備えたＮＡＮＤ型フラッシュメモリセルが提案されている（例えば特許文献１参照）。このような構成にすることで、フローティングゲート及び制御ゲート電極が重畳される面積が増加し、フローティングゲートと制御ゲート電極との間の静電容量が増加して、カップリング比を増加させることができる。
【０００３】
微細化に伴いセルサイズが、制御ゲート電極とフローティングゲートとの間の絶縁膜の膜厚の２倍程度となるため、制御ゲート電極をフローティングゲートの側面に形成することは困難となる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００４−２０７６９５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明は、隣接セルとの容量を低減でき、カップリング比を向上させることができる半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明の一態様による半導体記憶装置は、半導体基板と、前記半導体基板上に所定間隔を空けて設けられた複数の第１の絶縁膜と、前記第１の絶縁膜間に第１の方向に沿って設けられた素子分離領域と、前記第１の絶縁膜上に設けられた第１の電荷蓄積膜、前記第１の電荷蓄積膜上に設けられ、前記第１の方向に直交する第２の方向の幅が前記第１の電荷蓄積膜より狭い第２の電荷蓄積膜、及び前記第２の電荷蓄積膜上に設けられ、前記第２の方向の幅が前記第２の電荷蓄積膜より広い第３の電荷蓄積膜を有する電荷蓄積層と、前記第２の電荷蓄積膜上であって、前記第２の電荷蓄積膜と前記素子分離領域との間に設けられた第２の絶縁膜と、前記電荷蓄積層上及び前記素子分離領域上に前記第２の方向に沿って設けられた第３の絶縁膜と、前記第３の絶縁膜上に設けられた制御ゲート電極と、を備えるものである。
【０００７】
本発明の一態様による半導体記憶装置は、半導体基板と、前記半導体基板上に所定間隔を空けて設けられた複数の第１の絶縁膜と、前記第１の絶縁膜間に第１の方向に沿って設けられた素子分離領域と、前記第１の絶縁膜上に設けられた第１の電荷蓄積膜、前記第１の方向に直交する第２の方向の幅が前記第１の電荷蓄積膜より狭く、前記素子分離領域との間に空洞部を形成するように前記第１の電荷蓄積膜上に設けられた第２の電荷蓄積膜、及び前記第２の電荷蓄積膜上に設けられ、前記第２の方向の幅が前記第２の電荷蓄積膜より広い第３の電荷蓄積膜を有する電荷蓄積層と、前記電荷蓄積層上及び前記素子分離領域上に前記第２の方向に沿って設けられた第２の絶縁膜と、前記第２の絶縁膜上に設けられた制御ゲート電極と、を備えるものである。
【発明の効果】
【０００８】
本発明によれば、隣接セルとの容量を低減でき、カップリング比を向上させることができる。
【図面の簡単な説明】
【０００９】
【図１】第１の実施形態に係る半導体記憶装置の概略図。
【図２】同第１の実施形態に係る半導体記憶装置の製造方法を説明する工程断面図。
【図３】第２の実施形態に係る半導体記憶装置の概略図。
【図４】同第２の実施形態に係る半導体記憶装置の製造方法を説明する工程断面図。
【図５】第３の実施形態に係る半導体記憶装置の概略図。
【図６】同第３の実施形態に係る半導体記憶装置の製造方法を説明する工程断面図。
【図７】第５の実施形態に係る半導体記憶装置の概略図。
【図８】第６の実施形態に係る半導体記憶装置の概略図。
【図９】第７の実施形態に係る半導体記憶装置の概略図。
【図１０】同第７の実施形態に係る半導体記憶装置の製造方法を説明する工程断面図。
【図１１】同第７の実施形態に係る半導体記憶装置の製造方法を説明する工程断面図。
【発明を実施するための形態】
【００１０】
以下、本発明の実施の形態を図面に基づいて説明する。
【００１１】
（第１の実施形態）図１（ａ）に本発明の第１の実施形態に係る半導体記憶装置の上面を示す。半導体記憶装置は第１の方向に沿って所定間隔をもって形成された複数のビットラインＢＬと、第１の方向に直交する第２の方向に沿って所定間隔をもって形成された複数のワードラインＷＬと、を有する。ワードラインＷＬとビットラインＢＬの各交点に対応してメモリセルが形成され、交点部分はメモリセルのゲート電極となる。
【００１２】
半導体装置のワードラインＷＬ方向の（図１（ａ）に示すＡ−Ａ線に沿う）断面の一部を図１（ｂ）に示す。半導体基板（半導体層）１０１には所定間隔をもって複数の埋め込み型の素子分離領域１０２が形成される。素子分離領域１０２は例えばシリコン酸化膜である。
【００１３】
素子分離領域１０２の間の半導体基板１０１上にはトンネル絶縁膜１０３が形成される。トンネル絶縁膜１０３は例えばシリコン酸化膜である。トンネル絶縁膜１０３上には上面の高さが素子分離領域１０２の上面と同じ高さのフローティングゲート電極（電荷蓄積層）１０４が形成される。
【００１４】
フローティングゲート電極１０４は、順に積層された第１の電荷蓄積膜１０４ａ、第２の電荷蓄積膜１０４ｂ、及び第３の電荷蓄積膜１０４ｃを有する。第１の電荷蓄積膜１０４ａ及び第３の電荷蓄積膜１０４ｃのワードライン方向の幅Ｌ１は、第２の電荷蓄積膜１０４ｂのワードライン方向の幅Ｌ２よりも大きくなっている。また、第２の電荷蓄積膜１０４ｂと素子分離領域１０２との間には絶縁膜１０７が設けられている。
【００１５】
第１の電荷蓄積膜１０４ａ及び第３の電荷蓄積膜１０４ｃは例えばポリシリコンであり、第２の電荷蓄積膜１０４ｂは例えばＴａＮである。また、絶縁膜１０７は第２の電荷蓄積膜１０４ｂを形成する材料が酸化されたものとなっている。
【００１６】
フローティングゲート電極１０４及び素子分離領域１０２の上にインターポリ絶縁膜１０５が形成されている。インターポリ絶縁膜１０５は例えばシリコン酸化膜とシリコン窒化膜の積層膜である。
【００１７】
インターポリ絶縁膜１０５の上にはコントロールゲート電極１０６が形成されている。コントロールゲート電極１０６は例えばポリシリコンである。また、ポリシリコンの上部がＣｏ、Ｎｉ、Ａｌ、Ｐｔなどによりシリサイド化されていてもよい。
【００１８】
半導体記憶装置のビットライン方向の（図１に示すＢ−Ｂ線に沿う）断面の一部を図１（ｃ）に示す。図１（ｃ）から分かるようにビットライン方向の断面構成は公知の構成と同様である。半導体基板１０１表面部分には所定間隔をもって不純物拡散層１０８が形成される。不純物拡散層１０８間の半導体基板１０１上にはトンネル絶縁膜１０３、フローティングゲート電極１０４、インターポリ絶縁膜１０５、コントロールゲート電極１０６が順に積層されている。
【００１９】
拡散層１０８上にはメモリセル間を埋め込むように絶縁膜１０９が形成される。絶縁膜１０９は例えばシリコン酸化膜である。
【００２０】
このように、本実施形態に係る半導体記憶装置は、ワードラインＷＬ方向に沿って見ると、フローティングゲート電極１０４の高さ方向の中央部分（第２の電荷蓄積膜１０４ｂ）の幅Ｌ２が、フローティングゲート電極１０４の下部（第１の電荷蓄積膜１０４ａ）、上部（第３の電荷蓄積膜１０４ｃ）、トンネル絶縁膜１０３の幅Ｌ１より狭くなっている。これにより、ワードラインＷＬ方向に隣接するセルのフローティングゲート電極１０４間の距離ｄ１を長くとることができ、フローティングゲート電極１０４間の容量を低減できる。
【００２１】
各メモリセルのカップリング比Ｃｒは以下の式で表される。
【数１】
【００２２】
ここで、Ｃｉｐｄはフローティングゲート電極１０４とコントロールゲート電極１０６との間、すなわちインターポリ絶縁膜１０５における容量を示す。また、Ｃｏｘはフローティングゲート電極１０４と半導体基板１０１との間、すなわちトンネル絶縁膜１０３における容量を示す。
【００２３】
また、Ｃｎｅｉｇｈｂｏｒは、隣接セルとの容量を示す。隣接セルとの容量は、隣接するセルのフローティングゲート電極１０４間の容量を含む。
【００２４】
上述したように、本実施形態に係る半導体記憶装置は、ワードラインＷＬ方向に隣接するセルの間の容量Ｃｎｅｉｇｈｂｏｒを低減できるため、カップリング比Ｃｒを増加させることができる。カップリング比Ｃｒが増加することで動作電圧を低くでき、装置性能を向上できる。また、隣接セルから受ける影響が抑制される。
【００２５】
次に、本実施形態に係る半導体記憶装置の製造方法を図２に示す工程断面図を用いて説明する。工程断面図は第２の方向（ワードラインＷＬ方向）に沿った垂直断面を示している。
【００２６】
まず、図２（ａ）に示すように、半導体基板１０１上に熱酸化により厚さ５〜１０ｎｍの例えばシリコン酸化膜からなるトンネル絶縁膜１０３を堆積する。その上に化学気相成長（ＣＶＤ）法により厚さ２０ｎｍの例えばポリシリコンからなる第１の電荷蓄積膜１０４ａ、厚さ３０ｎｍの例えばＴａＮからなる第２の電荷蓄積膜１０４ｂ、厚さ２０ｎｍの例えばポリシリコンからなる第３の電荷蓄積膜１０４ｃを順に堆積する。
【００２７】
続いて、図２（ｂ）に示すように、第３の電荷蓄積膜１０４ｃ上に素子分離領域形成用のマスク１１０を、所定間隔を空けて第１の方向に沿って形成する。そして、マスク１１０に基づいて、第３の電荷蓄積膜１０４ｃ、第２の電荷蓄積膜１０４ｂ、第１の電荷蓄積膜１０４ａ、トンネル絶縁膜１０３、及び半導体基板１０１をＲＩＥ（反応性イオンエッチング）等の異方性エッチングによりエッチングして複数の溝１１１を形成する。
【００２８】
続いて、図２（ｃ）に示すように、溝１１１の側面及び底面を覆うようにシリコン酸化膜１０２ａを形成する。そして、シリコン酸化膜１０２ａを介して電荷蓄積膜１０４ａ〜ｃに酸化剤（Ｏ２）が到達するような条件で後酸化処理を行う。
【００２９】
第２の電荷蓄積膜１０４ｂであるＴａＮは、第１、第３の電荷蓄積膜１０４ａ、１０４ｃであるポリシリコンよりも酸化速度が速い。そのため、第２の電荷蓄積膜１０４ｂの両端部が絶縁膜１０７となる。
【００３０】
このようにして、図１（ｂ）に示すような、フローティングゲート電極１０４の高さ方向の中央部分（第２の電荷蓄積膜１０４ｂ）の幅が、フローティングゲート電極１０４の下部（第１の電荷蓄積膜１０４ａ）及び上部（第３の電荷蓄積膜１０４ｃ）の幅より狭くなっている構造を形成することができる。
【００３１】
その後の工程は公知の半導体記憶装置の製造工程と同様であり、図示を省略する。簡単に説明すると、まず、溝１１１にシリコン酸化膜等を埋め込んで、素子分離領域１０２を形成する。次に、ＣＭＰ（化学的機械研磨）等によりマスク１１０を除去して、インターポリ絶縁膜１０５を形成し、さらにその上に例えばポリシリコンからなるコントロールゲート電極１０６を形成する。
【００３２】
次に、所定間隔を空けて第２の方向に沿ってコントロールゲート電極１０６、インターポリ絶縁膜１０５、フローティングゲート電極１０４、（及びトンネル絶縁膜１０３）をＲＩＥ等で除去して複数の溝を形成する。これによりワードラインが形成される。その後、リンなどの不純物をイオン注入し熱処理を行うことで拡散層１０８を形成する。次に、前記溝を埋め込むようにＣＶＤ法により例えばシリコン酸化膜を堆積して絶縁膜１０９を形成する。さらに、コントロールゲート電極１０６のシリサイド化を行ってもよい。
【００３３】
このようにして形成された半導体記憶装置は、フローティングゲート電極１０４の高さ方向の中央部分（第２の電荷蓄積膜１０４ｂ）の幅が、その上下部分の幅より狭くなっていることで、隣接セルとの距離が長くなり、隣接セルとの容量を低減できる。そのため、各メモリセルのカップリング比を実効的に増加させることができ、動作電圧が低くなり、装置性能を向上できる。
【００３４】
上記第１の実施形態に係る半導体記憶装置では、フローティングゲート電極１０４の膜厚に対して、第２の電荷蓄積膜１０４ｂの膜厚が占める割合が大きい程、カップリング比を増加させられる。隣接セルとの容量をより低減できるためである。
【００３５】
また、上記第１の実施形態では、第２の電荷蓄積膜１０４ｂの材料としてＴａＮを用いていたが、例えばＳｉＧｅでもよい。第２の電荷蓄積膜１０４ｂにＳｉＧｅを用いた場合、シリコン酸化膜１０２ａの形成時に熱酸化を行うと、ＳｉＧｅの酸化速度が速いためＳｉＧｅが酸化され、絶縁膜１０７を形成できる。
【００３６】
（第２の実施形態）図３に本発明の第２の実施形態に係る半導体記憶装置のワードラインＷＬ方向（図１（ａ）に示すＡ−Ａ線に沿う）断面の一部を示す。図１（ｂ）に示す上記第１の実施形態と同様の部分については同じ参照番号を付して説明を省略する。
【００３７】
上記第１の実施形態では、第２の電荷蓄積膜１０４ｂと素子分離領域１０２との間に位置する絶縁膜１０７は、第２の電荷蓄積膜１０４ｂを形成する材料が酸化されたものであったが、本実施形態では、素子分離領域１０２と同じ材料になっている。
【００３８】
このような構成でも、上記第１の実施形態と同様に、フローティングゲート電極１０４の高さ方向の中央部分（第２の電荷蓄積膜１０４ｂ）の幅が、その上下部分の幅より狭くなっていることで、隣接セルとの距離が長くなり、隣接セルとの容量を低減できる。
【００３９】
本実施形態に係る半導体記憶装置の製造方法を図４に示す工程断面図を用いて説明する。なお、溝１１１を形成するところまでは上記第１の実施形態（図２（ａ）、（ｂ））と同様であるため、説明を省略する。但し、第２の電荷蓄積膜１０４ｂにはＳｉＧｅを用いるものとする。
【００４０】
図４（ａ）に示すように、ウェットエッチングを行い、第２の電荷蓄積膜１０４ｂの両端部を除去する。ＳｉＧｅはポリシリコンよりもウェットエッチング速度が速いため、第２の電荷蓄積膜１０４ｂの幅は、第１の電荷蓄積膜１０４ａ及び第３の電荷蓄積膜１０４ｃの幅より狭くなる。
【００４１】
続いて、図４（ｂ）に示すように、溝１１１を埋め込むようにシリコン酸化膜を堆積し、素子分離領域１０２を形成する。これにより、第２の電荷蓄積膜１０４ｂの側部（第１の電荷蓄積膜１０４ａと第３の電荷蓄積膜１０４との間）が埋め込まれる。
【００４２】
その後の工程は上記第１の実施形態と同様であるため、説明を省略する。
【００４３】
このような製造方法によっても、フローティングゲート電極１０４の高さ方向の中央部分（第２の電荷蓄積膜１０４ｂ）の幅が、その上下部分の幅より狭くなっていることで、隣接セルとの距離が長くなり、隣接セルとの容量が低減された半導体記憶装置を製造することができる。
【００４４】
（第３の実施形態）本発明の第３の実施形態に係る半導体記憶装置について説明する。上記第１、第２の実施形態では、第２の電荷蓄積膜１０４ｂのワードラインＷＬ方向の幅が、第１、第３の電荷蓄積膜１０４ａ、１０４ｃの幅より狭くなっている構造について説明したが、本実施形態は、第２の電荷蓄積膜１０４ｂのビットラインＢＬ方向の幅も、第１、第３の電荷蓄積膜１０４ａ、１０４ｃの幅より狭くなっている。
【００４５】
図５（ａ）にビットラインＢＬ方向（図１（ａ）に示すＢ−Ｂ線に沿う）断面の一部を示す。半導体基板１０１表面部分には所定間隔をもって不純物拡散層１０８が形成される。不純物拡散層１０８間の半導体基板１０１上にはトンネル絶縁膜１０３、フローティングゲート電極１０４、インターポリ絶縁膜１０５、コントロールゲート電極１０６が順に積層されている。拡散層１０８上にはメモリセル間を埋め込むように絶縁膜１０９が形成される。絶縁膜１０９は例えばシリコン酸化膜である。
【００４６】
フローティングゲート電極１０４は、順に積層された第１の電荷蓄積膜１０４ａ、第２の電荷蓄積膜１０４ｂ、及び第３の電荷蓄積膜１０４ｃを有する。第１の電荷蓄積膜１０４ａ及び第３の電荷蓄積膜１０４ｃのビットライン方向の幅Ｌ３は、第２の電荷蓄積膜１０４ｂのビットライン方向の幅Ｌ４よりも広くなっている。また、第２の電荷蓄積膜１０４ｂと絶縁膜１０９との間には絶縁膜１２０が設けられている。
【００４７】
第１の電荷蓄積膜１０４ａ及び第３の電荷蓄積膜１０４ｃは例えばポリシリコンであり、第２の電荷蓄積膜１０４ｂは例えばＴａＮである。また、絶縁膜１２０は第２の電荷蓄積膜１０４ｂを形成する材料が酸化されたものとなっている。
【００４８】
このように、本実施形態に係る半導体記憶装置は、ビットラインＢＬ方向に沿って見ると、フローティングゲート電極１０４の高さ方向の中央部分（第２の電荷蓄積膜１０４ｂ）の幅Ｌ４が、フローティングゲート電極１０４の下部（第１の電荷蓄積膜１０４ａ）、上部（第３の電荷蓄積膜１０４ｃ）の幅Ｌ３より小さくなっている。これにより、ビットラインＢＬ方向に隣接するセルのフローティングゲート電極１０４間の距離ｄ２を長くとることができ、フローティングゲート電極１０４間の容量を低減できる。
【００４９】
また、フローティングゲート電極１０４と、隣接するセルのコントロールゲート電極１０６との間の距離ｄ３を長くとることができ、この間に発生する容量を低減できる。
【００５０】
上述した数式１における容量Ｃｎｅｉｇｈｂｏｒは、これらの容量を含むものである。従って、本実施形態に係る半導体記憶装置は、ビットライン方向に隣接するセルの間の容量Ｃｎｅｉｇｈｂｏｒを低減できるため、カップリング比Ｃｒをさらに増加させることができる。そのため、動作電圧をさらに低くでき、装置性能をより向上させることができる。
【００５１】
なお、図５（ｂ）、（ｃ）は図５（ａ）におけるＣ−Ｃ線での水平方向の断面の例を示す。第２の電荷蓄積膜１０４ｂの形状は、製造方法によって異なる。
【００５２】
次に、本実施形態に係る半導体記憶装置の製造方法を図６に示す工程断面図を用いて説明する。インターポリ絶縁膜１０５及びコントロールゲート電極１０６を形成する工程までは上記第１の実施形態と同様であるため、説明を省略する。工程断面図は第１の方向（ビットラインＢＬ方向）に沿った垂直断面を示している。
【００５３】
図６（ａ）に示すように、コントロールゲート電極１０６上に、所定間隔を空けて第２の方向に沿ったワードライン形成用のマスク１３０を形成する。そして、マスク１３０に基づいて、コントロールゲート電極１０６、インターポリ絶縁膜１０５、フローティングゲート電極１０４、（及びトンネル絶縁膜１０３）をＲＩＥ等で除去して複数の溝１３１を形成する。これによりワードラインが形成される。その後、リンなどの不純物を半導体基板１０１にイオン注入し熱処理を行うことで拡散層１０８を形成する。
【００５４】
次に、図６（ｂ）に示すように、溝１３１の側面及び底面を覆うようにシリコン酸化膜１０９ａを形成する。そして、シリコン酸化膜１０９ａを介して電荷蓄積膜１０４ａ〜ｃに酸化剤（Ｏ２）が到達するような条件で後酸化処理を行う。
【００５５】
第２の電荷蓄積膜１０４ｂであるＴａＮは、第１、第３の電荷蓄積膜１０４ａ、１０４ｃであるポリシリコンよりも酸化速度が速い。そのため、第２の電荷蓄積膜１０４ｂの両端部が絶縁膜１２０となる。
【００５６】
このようにして、図５（ａ）に示すような、フローティングゲート電極１０４の高さ方向の中央部分（第２の電荷蓄積膜１０４ｂ）の幅Ｌ４が、フローティングゲート電極１０４の下部（第１の電荷蓄積膜１０４ａ）及び上部（第３の電荷蓄積膜１０４ｃ）の幅Ｌ３より狭くなっている構造を形成することができる。
【００５７】
その後の工程は公知の製造方法と同様であり図示を省略する。例えば、溝１３１を埋め込むようにＣＶＤ法により例えばシリコン酸化膜を堆積して絶縁膜１０９を形成する。
【００５８】
このようにして形成された半導体記憶装置は、ビットライン方向ＢＬの断面でみて、フローティングゲート電極１０４の高さ方向の中央部分（第２の電荷蓄積膜１０４ｂ）の幅Ｌ４が、その上下部分の幅Ｌ３より狭くなっていることで、隣接セルとの距離が長くなり、隣接セルとの容量を低減できる。そのため、各メモリセルのカップリング比を実効的に増加させることができ、動作電圧が低くなり、装置性能を向上できる。
【００５９】
上記第３の実施形態は、第２の電荷蓄積膜１０４ｂの幅がワードラインＷＬ方向及びビットラインＢＬ方向の両方において、第１、第３の電荷蓄積膜１０４ａ、１０４ｃの幅より狭くなっていたが、図２（ｃ）に示す酸化処理は行わないで、ビットラインＢＬ方向の幅のみ狭い構成となるようにしてもよい。
【００６０】
（第４の実施形態）上記第３の実施形態において、第２の電荷蓄積膜１０４ｂに例えばＳｉＧｅを用いて、溝１３１の形成後に、ウェットエッチング処理を行い、第２の電荷蓄積膜１０４ｂの両端部を除去してもよい。ＳｉＧｅはポリシリコンよりもウェットエッチング速度が速いため、第２の電荷蓄積膜１０４ｂの幅は、第１の電荷蓄積膜１０４ａ及び第３の電荷蓄積膜１０４ｃの幅より狭くなる。
【００６１】
そして、溝１３１を埋め込むようにシリコン酸化膜を形成して絶縁膜１０９を形成する。この時、第２の電荷蓄積膜１０４ｂの側部（第１の電荷蓄積膜１０４ａと第３の電荷蓄積膜１０４との間）が埋め込まれる。
【００６２】
これにより図５に示す絶縁膜１２０の部分にも絶縁膜１０９が形成された構成の半導体記憶装置が製造される。このような構成であっても上記第３の実施形態と同様に、ビットライン方向ＢＬの断面でみて、フローティングゲート電極１０４の高さ方向の中央部分（第２の電荷蓄積膜１０４ｂ）の幅Ｌ４が、その上下部分の幅Ｌ３より狭くなっていることで、隣接セルとの距離が長くなり、隣接セルとの容量が低減された半導体記憶装置となる。
【００６３】
（第５の実施形態）上記第１、第２の実施形態では、第２の電荷蓄積膜１０４ｂのワードラインＷＬ方向の両側部に絶縁膜（１０７、１０４）が設けられていたが、本実施形態では、図７（ａ）に示すように空洞１５０が設けられている。空洞１５０の方が絶縁膜よりも誘電率が低いため、隣接セル間の距離が拡がるのと同様の効果が得られ、隣接セルとの容量をさらに低減できる。従って、各メモリセルのカップリング比をさらに増加させることができ、装置性能をさらに向上できる。
【００６４】
このような半導体記憶装置は、図４（ａ）に示すように、ウェットエッチングを行い、第２の電荷蓄積膜１０４ｂの両端部を除去した後に、塗布等を用いてシリコン酸化膜の堆積を行い、素子分離領域１０２を形成する。塗布により粘度が高く埋め込み性の悪い（良くない）半液体状のシリコン酸化膜を堆積させるため、第２の電荷蓄積膜１０４ｂが除去された領域にシリコン酸化膜が入り込まず、空洞１５０とすることができる。半液体状のシリコン酸化膜はその後、アニールにより焼き固める。
【００６５】
このようにして、第２の電荷蓄積膜１０４ｂと素子分離領域１０２との間に空洞１５０を有する構造を形成することができる。
【００６６】
同様の方法を上記第４の実施形態において第２の電荷蓄積膜１０４ｂのビットラインＢＬ方向の両側部を除去した後に適用してもよい。これにより、図７（ｂ）に示すように、第２の電荷蓄積膜１０４ｂと絶縁膜１０９との間に空洞１５１を有する構造を形成することができる。
【００６７】
図７（ｂ）に示す構造においても、空洞１５１により隣接セル間の距離が拡がるのと同様の効果が得られ、隣接セルとの容量をさらに低減できる。従って、各メモリセルのカップリング比をさらに増加させることができ、装置性能をさらに向上できる。
【００６８】
（第６の実施形態）上記第１〜第５の実施形態では、フローティングゲート電極１０４は第１〜第３の電荷蓄積膜１０４ａ〜ｃを有し、高さ方向中央部分の第２の電荷蓄積膜１０４ｂの幅を狭くしていたが、幅の広い電荷蓄積膜と幅の狭い電荷蓄積膜を交互に複数設けてもよい。このような構成の一例を図８に示す。図８（ａ）はワードラインＷＬ方向に沿った縦断面を示し、図８（ｂ）はビットラインＢＬ方向に沿った縦断面を示す。
【００６９】
フローティングゲート電極１０４は奇数個の電荷蓄積膜が積層され、下から奇数番目が幅の広い電荷蓄積膜、偶数番目が幅の狭い電荷蓄積膜となる。下から２ｋ（ｋは１以上の整数）番目の電荷蓄積膜の側部（２ｋ−１番目の電荷蓄積膜と２ｋ＋１番目の電荷蓄積膜とに挟まれた領域）には絶縁膜（１０２、１０９）が設けられている。
【００７０】
このような構造によっても、上記実施形態と同様に、幅の狭い電荷蓄積膜によって隣接セルとの距離を長くとることができ、隣接セルとの容量が低減された半導体記憶装置となる。
【００７１】
（第７の実施形態）図９に本発明の第７の実施形態に係る半導体記憶装置の概略構成を示す。図９はワードラインＷＬ方向の（図１（ａ）に示すＡ−Ａ線に沿う）断面を示している。図３に示す上記第２の実施形態と同様の部分については同じ参照番号を付して説明を省略する。
【００７２】
フローティングゲート電極７０４は、順に積層された第１の電荷蓄積膜７０４ａ、第２の電荷蓄積膜７０４ｂ、及び第３の電荷蓄積膜７０４ｃを有する。第１の電荷蓄積膜７０４ａ及び第３の電荷蓄積膜７０４ｃは例えばポリシリコンであり、第２の電荷蓄積膜７０４ｂはＴａＮやＳｉＧｅ等である。
【００７３】
第１の電荷蓄積膜７０４ａの幅をＬ１１、第２の電荷蓄積膜７０４ｂの幅をＬ１２、第３の電荷蓄積膜１０４ｃの幅をＬ１３とした場合、Ｌ１２＜Ｌ１１＜Ｌ１３という関係になっている。
【００７４】
上記第１、第２の実施形態と同様に、フローティングゲート電極７０４の高さ方向の中央部分（第２の電荷蓄積膜７０４ｂ）の幅Ｌ１２を、フローティングゲート電極７０４の下部（第１の電荷蓄積膜７０４ａ）の幅Ｌ１１、上部（第３の電荷蓄積膜７０４ｃ）の幅Ｌ１３より狭くすることで、ワードラインＷＬ方向に隣接するセルのフローティングゲート電極７０４間の距離を長くとることができ、フローティングゲート電極７０４間の容量を低減できる。従って、カップリング比を増加させることができ、装置性能を向上できる。
【００７５】
また、本実施形態では、フローティングゲート電極７０４の上部（第３の電荷蓄積膜７０４ｃ）の幅Ｌ１３が、下部（第１の電荷蓄積膜７０４ａ）の幅Ｌ１３より広くなっている。これにより、制御ゲート電極と対向する面積を増加させ、カップリング比をさらに増加させることができる。
【００７６】
このような半導体記憶装置の製造方法を図１０及び図１１に示す工程断面図を用いて説明する。工程断面図はワードラインＷＬ方向の（図１（ａ）に示すＡ−Ａ線に沿う）垂直断面を示している。
【００７７】
まず、図１０（ａ）に示すように、半導体基板１０１上に熱酸化により厚さ５〜１０ｎｍの例えばシリコン酸化膜からなるトンネル絶縁膜１０３を堆積する。その上にＣＶＤ法により厚さ２０ｎｍの例えばポリシリコンからなる第１の電荷蓄積膜７０４ａ、厚さ３０ｎｍの例えばＳｉＧｅからなる第２の電荷蓄積膜７０４ｂ、厚さ２０ｎｍの例えばシリコン窒化膜からなる犠牲膜７１０を順に堆積する。
【００７８】
図１０（ｂ）に示すように、犠牲膜７１０上に素子分離領域形成用のマスク７１１を、所定間隔を空けて上記第１の方向に沿って形成する。そして、マスク７１１に基づいて、犠牲膜７１０、第２の電荷蓄積膜７０４ｂ、第１の電荷蓄積膜７０４ａ、トンネル絶縁膜１０３、及び半導体基板１０１をＲＩＥ（反応性イオンエッチング）等の異方性エッチングによりエッチングして複数の溝７２０を形成する。
【００７９】
図１０（ｃ）に示すように、ウェットエッチング処理を行い、第２の電荷蓄積膜１０４ｂの両端部を除去する。ＳｉＧｅはポリシリコンよりもウェットエッチング速度が速いため、第２の電荷蓄積膜７０４ｂの幅は、第１の電荷蓄積膜７０４ａ及び犠牲膜７１０の幅より狭くなる。
【００８０】
図１１（ａ）に示すように、溝７２０を埋め込むようにシリコン酸化膜を堆積し、ＣＭＰ等によりマスク７１１を除去して、素子分離領域１０２を形成する。この時、第２の電荷蓄積膜７０４ｂの側部も埋め込まれる。
【００８１】
図１１（ｂ）に示すように、ウェットエッチングを用いて、犠牲膜７１０を除去する。
【００８２】
図１１（ｃ）に示すように、ウェットエッチングを用いて、犠牲膜７１０が除去された領域７２１の幅を広げる。
【００８３】
図１１（ｄ）に示すように、ＣＶＤ法などにより領域７２１にポリシリコンを埋め込み、第３の電荷蓄積膜７０４ｃを形成する。
【００８４】
このようにして、図９に示すような、フローティングゲート電極７０４の高さ方向の中央部分（第２の電荷蓄積膜７０４ｂ）の幅Ｌ１２が、フローティングゲート電極１０４の下部（第１の電荷蓄積膜７０４ａ）の幅Ｌ１１及び上部（第３の電荷蓄積膜７０４ｃ）の幅Ｌ１３より小さくなっている構造を形成することができる。また、フローティングゲート電極１０４の下部（第１の電荷蓄積膜７０４ａ）の幅Ｌ１１が、上部（第３の電荷蓄積膜７０４ｃ）の幅Ｌ１３より小さくなってもいる。
【００８５】
その後の工程は上記第１の実施形態と同様であるため、説明を省略する。
【００８６】
このようにして形成された半導体記憶装置は、フローティングゲート電極７０４の高さ方向の中央部分（第２の電荷蓄積膜７０４ｂ）の幅が狭くなっているため、隣接セルとの距離が長くなり、隣接セルとの容量を低減できる。そのため、各メモリセルのカップリング比を実効的に増加させることができ、動作電圧が低くなり、装置性能を向上できる。
【００８７】
上記第１〜第７の実施形態では、半導体基板１０１にＳＯＩ基板を用いてもよい。
【００８８】
また、上記実施形態では、素子分離領域１０２とフローティングゲート電極１０４との上面の高さを同一にしていたが、素子分離領域１０２の上面の高さをフローティングゲート電極１０４の上面の高さより低くし、コントロールゲート電極１０６をフローティングゲート電極１０４間に落とし込んだ構造にしてもよい。各メモリセルにおいて、フローティングゲート電極１０４とコントロールゲート電極１０６の間の静電容量を増加させ、カップリング比を大きくすることができる。
【００８９】
なお、本発明は上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。
【符号の説明】
【００９０】
１０１ 半導体基板、１０２ 素子分離領域、１０３ トンネル絶縁膜、１０４ フローティングゲート電極、１０５ インターポリ絶縁膜、１０６ フローティングゲート電極
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に所定間隔を空けて設けられた複数の第１の絶縁膜と、
前記第１の絶縁膜間に第１の方向に沿って設けられた素子分離領域と、
前記第１の絶縁膜上に設けられた第１の電荷蓄積膜、前記第１の電荷蓄積膜上に設けられ、前記第１の方向に直交する第２の方向の幅が前記第１の電荷蓄積膜より狭い第２の電荷蓄積膜、及び前記第２の電荷蓄積膜上に設けられ、前記第２の方向の幅が前記第２の電荷蓄積膜より広い第３の電荷蓄積膜を有する電荷蓄積層と、
前記第２の電荷蓄積膜上であって、前記第２の電荷蓄積膜と前記素子分離領域との間に設けられた第２の絶縁膜と、
前記電荷蓄積層上及び前記素子分離領域上に前記第２の方向に沿って設けられた第３の絶縁膜と、
前記第３の絶縁膜上に設けられた制御ゲート電極と、
を備える半導体記憶装置。
【請求項２】
前記第２の電荷蓄積膜の前記第１の方向の幅は、前記第１の電荷蓄積膜及び前記第３の電荷蓄積膜の前記第１の方向の幅より狭いことを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記第３の電荷蓄積膜の前記第２の方向の幅は、前記第１の電荷蓄積膜の前記第２の方向の幅より広いことを特徴とする請求項１又は２に記載の半導体記憶装置。
【請求項４】
半導体基板と、
前記半導体基板上に所定間隔を空けて設けられた複数の第１の絶縁膜と、
前記第１の絶縁膜間に第１の方向に沿って設けられた素子分離領域と、
前記第１の絶縁膜上に設けられた第１の電荷蓄積膜、前記第１の方向に直交する第２の方向の幅が前記第１の電荷蓄積膜より狭く、前記素子分離領域との間に空洞部を形成するように前記第１の電荷蓄積膜上に設けられた第２の電荷蓄積膜、及び前記第２の電荷蓄積膜上に設けられ、前記第２の方向の幅が前記第２の電荷蓄積膜より広い第３の電荷蓄積膜を有する電荷蓄積層と、
前記電荷蓄積層上及び前記素子分離領域上に前記第２の方向に沿って設けられた第２の絶縁膜と、
前記第２の絶縁膜上に設けられた制御ゲート電極と、
を備える半導体記憶装置。
【請求項５】
前記第２の電荷蓄積膜の前記第１の方向の幅は、前記第１の電荷蓄積膜及び前記第３の電荷蓄積膜の前記第１の方向の幅より狭くなっており、
前記電荷蓄積層の前記第１の方向の側部に設けられ、前記第２の電荷蓄積膜との間に空洞部を形成する第３の絶縁膜をさらに備えることを特徴とする請求項４に記載の半導体記憶装置。
【請求項１】
半導体基板と、
前記半導体基板上に所定間隔を空けて設けられた複数の第１の絶縁膜と、
前記第１の絶縁膜間に第１の方向に沿って設けられた素子分離領域と、
前記第１の絶縁膜上に設けられた第１の電荷蓄積膜、前記第１の電荷蓄積膜上に設けられ、前記第１の方向に直交する第２の方向の幅が前記第１の電荷蓄積膜より狭い第２の電荷蓄積膜、及び前記第２の電荷蓄積膜上に設けられ、前記第２の方向の幅が前記第２の電荷蓄積膜より広い第３の電荷蓄積膜を有する電荷蓄積層と、
前記第２の電荷蓄積膜上であって、前記第２の電荷蓄積膜と前記素子分離領域との間に設けられた第２の絶縁膜と、
前記電荷蓄積層上及び前記素子分離領域上に前記第２の方向に沿って設けられた第３の絶縁膜と、
前記第３の絶縁膜上に設けられた制御ゲート電極と、
を備える半導体記憶装置。
【請求項２】
前記第２の電荷蓄積膜の前記第１の方向の幅は、前記第１の電荷蓄積膜及び前記第３の電荷蓄積膜の前記第１の方向の幅より狭いことを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記第３の電荷蓄積膜の前記第２の方向の幅は、前記第１の電荷蓄積膜の前記第２の方向の幅より広いことを特徴とする請求項１又は２に記載の半導体記憶装置。
【請求項４】
半導体基板と、
前記半導体基板上に所定間隔を空けて設けられた複数の第１の絶縁膜と、
前記第１の絶縁膜間に第１の方向に沿って設けられた素子分離領域と、
前記第１の絶縁膜上に設けられた第１の電荷蓄積膜、前記第１の方向に直交する第２の方向の幅が前記第１の電荷蓄積膜より狭く、前記素子分離領域との間に空洞部を形成するように前記第１の電荷蓄積膜上に設けられた第２の電荷蓄積膜、及び前記第２の電荷蓄積膜上に設けられ、前記第２の方向の幅が前記第２の電荷蓄積膜より広い第３の電荷蓄積膜を有する電荷蓄積層と、
前記電荷蓄積層上及び前記素子分離領域上に前記第２の方向に沿って設けられた第２の絶縁膜と、
前記第２の絶縁膜上に設けられた制御ゲート電極と、
を備える半導体記憶装置。
【請求項５】
前記第２の電荷蓄積膜の前記第１の方向の幅は、前記第１の電荷蓄積膜及び前記第３の電荷蓄積膜の前記第１の方向の幅より狭くなっており、
前記電荷蓄積層の前記第１の方向の側部に設けられ、前記第２の電荷蓄積膜との間に空洞部を形成する第３の絶縁膜をさらに備えることを特徴とする請求項４に記載の半導体記憶装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【公開番号】特開２０１０−２７２６７５（Ｐ２０１０−２７２６７５Ａ）
【公開日】平成２２年１２月２日（２０１０．１２．２）
【国際特許分類】
【出願番号】特願２００９−１２２９２６（Ｐ２００９−１２２９２６）
【出願日】平成２１年５月２１日（２００９．５．２１）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２２年１２月２日（２０１０．１２．２）
【国際特許分類】
【出願日】平成２１年５月２１日（２００９．５．２１）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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