不揮発性半導体記憶装置とその製造方法
【課題】シリサイド層をゲート電極の一部に含む不揮発性半導体記憶装置において、シリサイド層の膜厚を制御することができる不揮発性半導体記憶装を提供する。
【解決手段】不揮発性半導体記憶装置は、チャネル半導体層上に、ゲート絶縁膜１２、浮遊ゲート電極膜１３、電極間絶縁膜１４および制御ゲート電極１５が順に積層されるメモリセルトランジスタＭＴを有する。制御ゲート電極１５は、電極間絶縁膜１４上に、半導体膜１５１、シリサイド相変化抑制膜１５２およびシリサイド膜１５４を順に積層した構造を有する。また、シリサイド相変化抑制膜１５２は、Ｃ，Ｆ，Ｎのうちの少なくともいずれか１つの元素が、１×１０20〜５×１０21［atom/cm3］の濃度範囲で添加された多結晶シリコン膜によって構成される。
【解決手段】不揮発性半導体記憶装置は、チャネル半導体層上に、ゲート絶縁膜１２、浮遊ゲート電極膜１３、電極間絶縁膜１４および制御ゲート電極１５が順に積層されるメモリセルトランジスタＭＴを有する。制御ゲート電極１５は、電極間絶縁膜１４上に、半導体膜１５１、シリサイド相変化抑制膜１５２およびシリサイド膜１５４を順に積層した構造を有する。また、シリサイド相変化抑制膜１５２は、Ｃ，Ｆ，Ｎのうちの少なくともいずれか１つの元素が、１×１０20〜５×１０21［atom/cm3］の濃度範囲で添加された多結晶シリコン膜によって構成される。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、不揮発性半導体記憶装置とその製造方法に関する。
【背景技術】
【０００２】
不揮発性半導体記憶装置の制御ゲート電極を構成する多結晶シリコン層の上部の一部をシリサイド化し、制御ゲート電極を低抵抗化する技術が知られている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００８−９８５０４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、制御ゲート電極の上部の一部をシリサイド化する場合には、制御ゲート電極の場所によって反応の進行が異なり、シリサイド層の膜厚にバラツキが生じてしまうという問題点がある。
【０００５】
本発明の一つの実施形態は、シリサイド層をゲート電極の一部に含む不揮発性半導体記憶装置において、シリサイド層の膜厚および組成を制御することができる不揮発性半導体記憶装置とその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明の一つの実施形態によれば、不揮発性半導体記憶装置は、チャネル半導体層上に、ゲート絶縁膜、浮遊ゲート電極膜、電極間絶縁膜および制御ゲート電極が順に積層されるメモリセルトランジスタを有する。ここで、前記制御ゲート電極は、前記電極間絶縁膜上に、第１の半導体膜、シリサイド相変化抑制膜およびシリサイド膜を順に積層した構造を有する。また、前記シリサイド相変化抑制膜は、Ｃ，Ｆ，Ｎのうちの少なくともいずれか１つの元素が、１×１０20〜５×１０21［atom/cm3］の濃度範囲で添加された多結晶シリコン膜によって構成される。
【図面の簡単な説明】
【０００７】
【図１】図１は、ＮＡＮＤ型フラッシュメモリのメモリセル部の構成の一例を示す回路図である。
【図２】図２は、第１の実施形態による不揮発性半導体記憶装置の構成の一例を模式的に示す断面図である。
【図３−１】図３−１は、第１の実施形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である（その１）。
【図３−２】図３−２は、第１の実施形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である（その２）。
【図３−３】図３−３は、第１の実施形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である（その３）。
【図３−４】図３−４は、第１の実施形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である（その４）。
【図３−５】図３−５は、第１の実施形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である（その５）。
【図３−６】図３−６は、第１の実施形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である（その６）。
【図３−７】図３−７は、第１の実施形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である（その７）。
【図３−８】図３−８は、第１の実施形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である（その８）。
【図３−９】図３−９は、第１の実施形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である（その９）。
【図４】図４は、比較例による不揮発性半導体記憶装置を模式的に示す一部断面図である。
【図５】図５は、第２の実施形態による不揮発性半導体記憶装置の構成の一例を模式的に示す断面図である。
【図６−１】図６−１は、第２の実施形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である（その１）。
【図６−２】図６−２は、第２の実施形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である（その２）。
【図６−３】図６−３は、第２の実施形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である（その３）。
【図６−４】図６−４は、第２の実施形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である（その４）。
【図６−５】図６−５は、第２の実施形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である（その５）。
【図６−６】図６−６は、第２の実施形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である（その６）。
【図６−７】図６−７は、第２の実施形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である（その７）。
【図６−８】図６−８は、第２の実施形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である（その８）。
【図６−９】図６−９は、第２の実施形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である（その９）。
【図７】図７は、第３の実施形態による不揮発性半導体記憶装置の構成の一例を模式的に示す断面図である。
【図８−１】図８−１は、第３の実施形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である（その１）。
【図８−２】図８−２は、第３の実施形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である（その２）。
【図８−３】図８−３は、第３の実施形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である（その３）。
【図８−４】図８−４は、第３の実施形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である（その４）。
【図８−５】図８−５は、第３の実施形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である（その５）。
【図８−６】図８−６は、第３の実施形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である（その６）。
【図８−７】図８−７は、第３の実施形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である（その７）。
【図８−８】図８−８は、第３の実施形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である（その８）。
【図８−９】図８−９は、第３の実施形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である（その９）。
【図８−１０】図８−１０は、第３の実施形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である（その１０）。
【図８−１１】図８−１１は、第３の実施形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である（その１１）。
【図９】図９は、第４の実施形態による不揮発性半導体記憶装置の構成の一例を模式的に示す断面図である。
【図１０−１】図１０−１は、第４の実施形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である（その１）。
【図１０−２】図１０−２は、第４の実施形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である（その２）。
【図１０−３】図１０−３は、第４の実施形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である（その３）。
【図１０−４】図１０−４は、第４の実施形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である（その４）。
【発明を実施するための形態】
【０００８】
以下に添付図面を参照して、実施形態にかかる不揮発性半導体記憶装置とその製造方法を詳細に説明する。なお、これらの実施形態により本発明が限定されるものではない。また、以下の実施形態で用いられる不揮発性半導体記憶装置の断面図は模式的なものであり、層の厚みと幅との関係や各層の厚みの比率などは現実のものとは異なる。さらに、以下で示す膜厚は一例であり、これに限定されるものではない。
【０００９】
（第１の実施形態）
以下の実施形態では、不揮発性半導体記憶装置をＮＡＮＤ型フラッシュメモリに適用した場合を例に挙げて説明する。ＮＡＮＤ型フラッシュメモリは、メモリセルトランジスタ（以下、単にメモリセルともいう）がアレイ状に配置されたメモリセル部と、メモリセル部の周辺に配置され、メモリセル部のメモリセルを制御する周辺回路部と、を有している。なお、この明細書では、メモリセルトランジスタ以外の電界効果型トランジスタのことを周辺回路という。図１は、ＮＡＮＤ型フラッシュメモリのメモリセル部の構成の一例を示す回路図である。この図では、ＮＡＮＤ型フラッシュメモリのデータ消去の単位であるブロックの回路図を示している。なお、この図１において、紙面上の左右方向をＸ方向とし、紙面上のＸ方向に垂直な方向をＹ方向としている。
【００１０】
ＮＡＮＤ型フラッシュメモリのブロックＢＬＫは、Ｘ方向に沿って順に配列された（ｍ＋１）個（ｍは０以上の整数）のＮＡＮＤストリングＮＳを備えている。各ＮＡＮＤストリングＮＳは、Ｙ方向に直列に接続された（ｎ＋１）個（ｎは０以上の整数）のメモリセルＭＴ０〜ＭＴｎと、この（ｎ＋１）個のメモリセルＭＴ０〜ＭＴｎの列の両端に配置される選択トランジスタＳＴ１，ＳＴ２と、を有する。
【００１１】
各メモリセルＭＴ０〜ＭＴｎは、チャネルとなる半導体層上に形成された積層ゲート構造を有する電界効果型トランジスタから構成される。ここで、積層ゲート構造には、半導体層上にゲート絶縁膜を介在して形成された浮遊ゲート電極膜と、この浮遊ゲート電極膜上に電極間絶縁膜を介在して形成された制御ゲート電極と、が含まれる。
【００１２】
ＮＡＮＤストリングＮＳを構成するメモリセルＭＴ０〜ＭＴｎの制御ゲート電極には、それぞれＸ方向に延在するワード線ＷＬ０〜ＷＬｎが接続されており、また各ＮＡＮＤストリングＮＳ中のメモリセルＭＴｉ（ｉ＝０〜ｎ）間は、同一のワード線ＷＬｉ（ｉ＝０〜ｎ）によって共通接続されている。つまり、ブロックＢＬＫ内において同一行にあるメモリセルＭＴｉの制御ゲート電極は、同一のワード線ＷＬｉに接続される。この同一のワード線ＷＬｉに接続される（ｍ＋１）個のメモリセルＭＴｉは１ページとして取り扱われ、このページ単位でデータの書込みと読出しが行われる。
【００１３】
１つのブロックＢＬＫ内の（ｍ＋１）個の選択トランジスタＳＴ１のドレインにはそれぞれビット線ＢＬ０〜ＢＬｍが接続され、ゲートには選択ゲート線ＳＧＤが共通接続されている。同様に、１つのブロックＢＬＫ内の（ｍ＋１）個の選択トランジスタＳＴ２のソースにはソース線ＳＬが共通接続され、ゲートには選択ゲート線ＳＧＳが共通接続されている。
【００１４】
なお、図示されていないが、１つのブロックＢＬＫ内のビット線ＢＬｊ（ｊ＝０〜ｍ）は、他のブロックＢＬＫのビット線ＢＬｊとの間で、選択トランジスタＳＴ１のドレインを共通に接続している。つまり、複数のブロックＢＬＫ内において同一列にあるＮＡＮＤストリングＮＳ間は、同一のビット線ＢＬｊによって接続される。
【００１５】
図２は、第１の実施形態による不揮発性半導体記憶装置の構成の一例を模式的に示す断面図であり、（ａ）はメモリセルのワード線の延在方向に垂直な方向（ビット線方向）の断面図であり、（ｂ）は同じくメモリセルのワード線の延在方向（ワード線方向）の断面図であり、（ｃ）は周辺回路の電界効果型トランジスタの断面図である。
【００１６】
メモリセル部には、図２（ａ）、（ｂ）に示されるように、チャネルとなる半導体基板１０の上面に、ゲート絶縁膜１２、浮遊ゲート電極膜１３、電極間絶縁膜（Inter-poly-Si Dielectrics膜：ＩＰＤ膜）１４および制御ゲート電極１５が順に積層された積層ゲート構造と、積層ゲート構造のＹ方向の半導体基板１０の両側表面に形成されたソース／ドレイン領域１７と、を有するメモリセルＭＴが形成される。Ｘ方向に隣接するメモリセルＭＴのチャネル、ゲート絶縁膜１２および浮遊ゲート電極膜１３は、所定の間隔で形成された素子分離絶縁膜１１で分離されている。また、電極間絶縁膜１４と制御ゲート電極１５は、素子分離絶縁膜１１を介して隣接するメモリセルＭＴ間で共有される構造となっている。さらに、Ｙ方向に隣接する積層ゲート構造間は、層間絶縁膜２１によって分離されている。ここでは、制御ゲート電極１５の上面は層間絶縁膜２１の上面よりも高く構成されている。
【００１７】
ここで、半導体基板１０としては、シリコン基板やＳＯＩ（Silicon On Insulator）基板を用いることができ、ゲート絶縁膜１２としては、たとえば厚さ５〜１０ｎｍのシリコン酸化膜を用いることができる。また、浮遊ゲート電極膜１３としては、たとえば厚さ４０〜１００ｎｍのＰ，Ａｓ，Ｂなどの不純物を添加した多結晶シリコン膜、またはたとえば厚さ５〜２０ｎｍ程度の窒素化膜を用いることができ、電極間絶縁膜１４としては、たとえば厚さ１０〜１３ｎｍのＯＮＯ膜（Oxide-Nitride-Oxide）膜やＡｌ2Ｏ3，ＨｆＯなどの金属酸化膜またはこれらの積層膜などを用いることができる。
【００１８】
また、制御ゲート電極１５は、半導体膜１５１、シリサイド相変化抑制膜１５２およびシリサイド膜１５４が順に積層された構造を有する。半導体膜１５１は、電極間絶縁膜１４上に形成され、たとえば厚さ４０〜６０ｎｍのＰ，Ａｓ，Ｂなどの不純物を添加した多結晶シリコン膜などからなる。半導体膜１５１を構成するシリコン粒子の平均粒径は、２５０ｎｍ程度、またはそれ以上であることが多い。
【００１９】
シリサイド相変化抑制膜１５２は、制御ゲート電極１５のシリサイド化時にシリサイドの相変化反応を抑制し、かつシリサイド金属のマイグレーションを抑制するＣ，Ｆ，Ｎなどのうちの少なくともいずれか１つが添加された多結晶シリコン膜からなる。シリサイド相変化抑制膜１５２は、たとえば２０ｎｍ程度の厚さを有する。また、シリサイド相変化抑制膜１５２を構成するシリコン粒子の平均粒径は、２００ｎｍ以下であることが望ましく、このような粒径とするためには、Ｃ，Ｆ，Ｎなどのシリサイド相変化抑制不純物濃度を１×１０20［atom/cm3］以上、５×１０21［atom/cm3］以下とすることが望ましい。具体的には、シリサイド相変化抑制膜１５２中のＣ，Ｆ，Ｎなどのシリサイド相変化抑制不純物濃度を１×１０20［atom/cm3］程度とすると、シリコン粒子の平均粒径は５０〜１００ｎｍとなり、１×１０21［atom/cm3］程度とすると、シリコン粒子の平均粒径は１０〜２０ｎｍとなり、シリサイド相変化抑制不純物濃度を制御することによって、シリコン粒子の平均粒径を所望の範囲とすることが可能となる。なお、シリサイド相変化抑制不純物濃度が１×１０20［atom/cm3］未満では、シリサイドの相変化を抑制する効果が乏しく、シリサイド相変化抑制不純物濃度が５×１０21［atom/cm3］より大きいとシリサイド層変化抑制膜１５２の抵抗が素子に望まれる値よりも大きくなってしまうために、シリサイド相変化抑制不純物濃度は上記に示される範囲であることが望ましい。
【００２０】
シリサイド膜１５４は、シリサイド相変化抑制膜１５２上に形成され、たとえば厚さ４０〜６０ｎｍのニッケルシリサイド膜やコバルトシリサイド膜などのシリサイド膜からなる。
【００２１】
このように、制御ゲート電極１５の上面から所定の深さの位置にシリサイド相変化抑制膜１５２を設けることで、後述するようにシリサイド化反応がシリサイド相変化抑制膜１５２で抑制され、シリサイド膜１５４の厚さを均一化することができる。なお、シリサイド相変化抑制膜１５２は、Ｃ，Ｆ，Ｎなどの元素を含む多結晶シリコン層から構成されるが、Ｃ，Ｆ，Ｎなどの元素が高濃度になるとドーパントの活性化率を下げ、空乏化の懸念があるため、電極間絶縁膜１４に接する制御ゲート電極１５の最下層には、Ｐ，Ａｓ，Ｂなどを含む多結晶シリコン膜からなる半導体膜１５１を設けている。
【００２２】
周辺回路部には、図２（ｃ）に示されるように、チャネルとなる半導体基板１０の上面に、ゲート絶縁膜１２を介してゲート電極１６が形成され、ゲート電極１６のチャネル長方向両側の半導体基板１０表面付近には、所定の導電型のソース／ドレイン領域１７を有する電界効果型トランジスタが形成されている。また、ゲート電極１６の形成位置以外の領域は、層間絶縁膜２１で埋め込まれている。ここでは、ゲート電極１６の上面は層間絶縁膜２１の上面に比して高くなるように構成されている。
【００２３】
ここで、ゲート絶縁膜１２としては、たとえば厚さ５〜１０ｎｍのシリコン酸化膜を用いることができる。また、ゲート電極１６は、浮遊ゲート電極膜１３、電極間絶縁膜１４、半導体膜１５１、シリサイド相変化抑制膜１５２、半導体膜１５３およびシリサイド膜１５４が積層した構造を有するが、電極間絶縁膜１４、半導体膜１５１およびシリサイド相変化抑制膜１５２の面内中央部付近には開口３１が設けられており、この開口３１に半導体膜１５３が埋め込まれたコンタクト部１５３Ａが設けられている。その結果、浮遊ゲート電極膜１３と半導体膜１５３が電気的に接続され、１つのゲート電極１６として機能する。
【００２４】
浮遊ゲート電極膜１３は、たとえば厚さ８０〜１００ｎｍのＰ，Ａｓ，Ｂなどの不純物を添加した多結晶シリコン膜を用いることができる。電極間絶縁膜１４としては、たとえば厚さ１０〜１３ｎｍのＯＮＯ膜やＡｌ2Ｏ3，ＨｆＯなどの金属酸化膜またはこれらの積層膜などを用いることができる。
【００２５】
半導体膜１５１は、メモリセルの制御ゲート電極１５の半導体膜１５１に対応し、たとえば厚さ４０〜６０ｎｍのＰ，Ａｓ，Ｂなどの不純物を添加した多結晶シリコン膜などからなる。半導体膜１５１を構成するシリコン粒子の平均粒径は、２５０ｎｍ程度、またはそれ以上であることが多い。
【００２６】
シリサイド相変化抑制膜１５２は、メモリセルのシリサイド相変化抑制膜１５２と同じ機能を有するとともに、同じプロセスで形成されるものであり、たとえば２０ｎｍ程度の厚さを有し、Ｃ，Ｆ，Ｎなどのうちの少なくともいずれか１つが添加された多結晶シリコン膜からなる。
【００２７】
半導体膜１５３は、たとえば厚さ０〜３０ｎｍのＰ，Ａｓ，Ｂなどの不純物を添加した多結晶シリコン膜などからなる。半導体膜１５３を構成するシリコン粒子の平均粒径は、２５０ｎｍ程度、またはそれ以上であることが多い。また、シリサイド膜１５４は、半導体膜１５３上に形成され、たとえば厚さ５〜５０ｎｍのニッケルシリサイド膜やコバルトシリサイド膜などのシリサイド膜からなる。なお、メモリセル部と周辺回路部とでは、シリサイド膜１５４のターゲットとする膜厚が異なる場合がある。そのため、たとえば、半導体膜をフルシリサイド化する場合には、半導体膜１５３の厚さを０ｎｍとしたり、他の場合には、半導体膜１５３を３０ｎｍとし、シリサイド膜１５４を５ｎｍしたりする。
【００２８】
コンタクト部１５３Ａは、上記したように、Ｃ，Ｆ，Ｎなどを含むシリサイド相変化抑制膜１５２が入り込まないようにし、Ｐ，Ａｓ，Ｂなどを含む多結晶シリコン膜からなる半導体膜１５３で形成される。これは、シリサイド相変化抑制膜１５２は、一般的にＰ，Ａｓ，Ｂなどを含む多結晶シリコン膜に比して高抵抗であり、コンタクト部１５３Ａに入り込むとコンタクト部１５３Ａを高抵抗化してしまうからである。
【００２９】
つぎに、このような構造の不揮発性半導体記憶装置の製造方法について説明する。図３−１〜図３−９は、第１の実施形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である。これらの図において、（ａ）は、メモリセルのビット線方向の断面を示しており、（ｂ）は、メモリセルのワード線方向の断面を示しており、（ｃ）は、周辺回路の断面を示している。
【００３０】
まず、公知の方法で、シリコン基板などの半導体基板１０上に、ゲート絶縁膜１２、浮遊ゲート電極膜１３、マスク膜を積層する。ついで、メモリセルのマスク膜に、ビット線方向に延在するラインアンドスペース状のパターンを形成した後、マスク膜をマスクとしてＲＩＥ（Reactive Ion Etching）法などの異方性エッチング法によってメモリセルの浮遊ゲート電極膜１３とゲート絶縁膜１２をエッチングするとともに、半導体基板１０の所定の深さまでエッチングする。
【００３１】
その後、エッチングした領域にシリコン酸化膜などの素子分離絶縁膜１１を埋め込み、所定の深さまでエッチバックする。マスク膜を除去した後、半導体基板１０上の全面に、電極間絶縁膜１４、半導体膜１５１およびシリサイド相変化抑制膜１５２を順にＣＶＤ（Chemical Vapor Deposition）法などの成膜法によって形成する（図３−１）。ここで、半導体膜１５１として、たとえば２０〜４０ｎｍの厚さのＰを含む多結晶シリコン膜を用いることができる。また、シリサイド相変化抑制膜１５２として、たとえば厚さ２０ｎｍのＣ，Ｆ，Ｎなどのシリサイド相変化抑制不純物を含む多結晶シリコン膜を用いることができ、多結晶シリコン膜の成膜時にＣ，Ｆ，Ｎなどのシリサイド相変化抑制不純物を導入することによって形成される。このとき、シリサイド相変化抑制不純物は、１×１０20［atom/cm3］以上５×１０21［atom/cm3］以下となるように導入される。
【００３２】
ついで、シリサイド相変化抑制膜１５２上にレジスト５１を塗布し、リソグラフィ技術によって周辺回路のゲート電極形成領域内の一部に開口５１ａを有するパターンを形成する（図３−２）。その後、このレジスト５１をマスクとしてシリサイド相変化抑制膜１５２から浮遊ゲート電極膜１３の所定の深さまでをエッチングし、開口３１を形成する（図３−３）。
【００３３】
レジスト５１を除去した後、シリサイド相変化抑制膜１５２上の全面に半導体膜１５３をＣＶＤ法などの成膜法によって形成する。このとき、周辺回路では、開口３１内を埋める半導体膜１５３によってコンタクト部１５３Ａが形成される（図３−４）。この半導体膜１５３として、たとえば４０〜６０ｎｍの厚さのＰを含む多結晶シリコン膜を用いることができる。
【００３４】
ついで、半導体膜１５３上にマスク膜５２を形成した後、熱処理を行って半導体膜１５１、シリサイド相変化抑制膜１５２および半導体膜１５３を構成する結晶粒子を成長させる（図３−５）。たとえば、６００℃以上の温度で熱処理を行う。これによって、半導体膜１５１と半導体膜１５３では、シリコン結晶粒子の粒径は３００ｎｍ程度となり、シリサイド相変化抑制膜１５２では、シリコン結晶粒子の粒径は、２００ｎｍ以下となる。シリサイド相変化抑制膜１５２のシリコン結晶粒子の粒径は、シリサイド相変化抑制不純物の濃度が高くなるほど小さくなる。なお、マスク膜５２は、半導体膜１５３からゲート絶縁膜１２を構成する材料との間でエッチング選択比を取れる材料によって構成され、たとえば後の工程で半導体膜１５３からゲート絶縁膜１２までをエッチングすることができる厚さを有するシリコン窒化膜などを用いることができる。
【００３５】
ついで、マスク膜５２上に図示しないレジストを塗布し、リソグラフィ技術によってメモリセル部ではワード線方向に延在するラインアンドスペース状のパターンを形成し、周辺回路では所定のゲート電極形状のパターンを形成する。その後、レジストのパターンをマスク膜５２に転写し、パターニングされたマスク膜５２を用いてＲＩＥ法などのエッチング法によって半導体膜１５３から浮遊ゲート電極膜１３までをエッチングする（図３−６）。これによって、メモリセルでは、素子分離絶縁膜１１間のチャネル領域上に、ゲート絶縁膜１２、浮遊ゲート電極膜１３、電極間絶縁膜１４、半導体膜１５１、シリサイド相変化抑制膜１５２および半導体膜１５３からなる積層ゲート構造が形成される。また、周辺回路では、チャネル領域上にゲート絶縁膜１２、浮遊ゲート電極膜１３、電極間絶縁膜１４、半導体膜１５１、シリサイド相変化抑制膜１５２および半導体膜１５３からなり、電極間絶縁膜１４、半導体膜１５１およびシリサイド相変化抑制膜１５２に設けられた開口３１によって、浮遊ゲート電極膜１３と半導体膜１５３との間が接続された状態のゲート構造が形成される。その後、図示しないレジストを用いて周辺回路のゲート絶縁膜１２を所定形状にエッチングする。
【００３６】
ついで、エッチングした領域を埋め込むとともに、マスク膜５２の上面よりも高くなるように層間絶縁膜２１を形成した後、マスク膜５２をストッパとしてＣＭＰ（Chemical Mechanical Polishing）法によってマスク膜５２の上面よりも高く形成された層間絶縁膜２１を除去する（図３−７）。層間絶縁膜２１として、たとえばシリコン酸化膜を例示することができる。その後、マスク膜５２をＲＩＥ法やウエット処理などの方法によって除去する（図３−８）。これによって、メモリセルと周辺回路では、半導体膜１５３の上部付近が層間絶縁膜２１の上面よりも突出する。
【００３７】
ついで、半導体基板１０上の全面にシリコンと反応してシリサイド化する金属膜をスパッタ法などの成膜法で形成した後、熱処理を行って半導体膜１５３をシリサイド化させ、シリサイド膜１５４を形成する（図３−９）。金属膜としては、たとえばＮｉ，Ｃｏ，Ｗなどを例示することができる。この熱処理時には、半導体膜１５３と金属膜との界面からシリサイド化していくが、シリサイド相変化抑制膜１５２の存在によって、シリコンのシリサイド化が抑制される。つまり、シリサイド化が電極間絶縁膜１４まで到達せず、略シリサイド相変化抑制膜１５２の形成位置付近で止まる。その結果、シリサイド膜１５４の厚さを、メモリセル部の領域内で略均一に制御することができる。
【００３８】
その後、反応に寄与しなかった金属膜を除去し、メモリセルでは積層ゲート構造のビット線方向両側の半導体基板１０表面に、周辺回路ではゲート構造のチャネル長方向両側の半導体基板１０表面に、所定の導電型の不純物をイオン注入によって打ち込み、活性化させることで、図２に示される構造の不揮発性半導体記憶装置が得られる。
【００３９】
図４は、比較例による不揮発性半導体記憶装置を模式的に示す一部断面図である。ここでは、メモリセルのワード線方向の断面を示している。比較例の不揮発性半導体記憶装置は、制御ゲート電極１５は、Ｐ，Ａｓ，Ｂなどの不純物を添加した多結晶シリコン膜からなる半導体膜１５５をシリサイド化して形成され、半導体膜１５５とシリサイド膜１５４とが積層された構造を有する。なお、その他の構造は上記した第１の実施形態と同様であるので、同一の構成要素には同一の符号を付してその説明を省略している。
【００４０】
一般的なシリサイド形成プロセスにおいては、Ｐ，Ａｓ，Ｂなどのドーパントを含む半導体膜１５５を形成後、シリサイドプロセスにおいて一部をシリサイド化して、低抵抗な制御ゲート電極１５（ワード線）を形成する。しかし、シリサイド形成後の熱工程（たとえば、コンタクト形成後の活性化アニール処理工程や、コンタクト底のシリサイド形成アニール処理工程、ビットライン配線工程の側壁加工プロセスの熱工程など）で、熱が加わることで、シリサイド膜１５４が相変化（たとえば、ＮｉＳｉ→ＮｉＳｉ2化）する。この結果、体積変化が生じ、制御ゲート電極１５の下部にボイド７１が発生してしまうという問題点がある。特に、シリサイド膜１５４が電極間絶縁膜１４の近傍まで到達している場合には、ボイド７１が電極間絶縁膜１４まで掛かるため、ボイド７１によってカップリング比が低下し、書き込み不良をもたらす虞ある。また、図示していないが、周辺回路では、メモリセルに比して配線幅が広い故に、シリサイド膜１５４の膜厚はメモリセルの制御ゲート電極１５のシリサイド膜１５４に比して薄く形成される。このため、後熱工程によるアグロメレーション（断切れ）不良がより顕著に発生しやすい。
【００４１】
これに対して、第１の実施形態では、制御ゲート電極１５の中間層にシリサイド相変化抑制膜１５２を配置したので、制御ゲート電極１５のシリサイド相変化抑制膜１５２以下の多結晶シリコン膜のシリサイド化を抑制することができる。つまり、第１の実施形態では、シリサイド相変化抑制膜１５２を電極間絶縁膜１４よりも上部に設けることで、シリサイド化がシリサイド相変化抑制膜１５２の形成位置で止まり、シリサイド化が電極間絶縁膜１４まで到達しない。これによって、シリサイド膜１５４の厚さをメモリセル部の領域において略一定に保つことができる。また、シリサイド形成後の熱工程でのシリサイドを構成する原子のマイグレーション挙動が抑制されるので、シリサイド膜１５４の体積変化による制御ゲート電極１５の下部でのボイド７１の発生を抑制することができる。すなわち、シリサイド膜１５４とシリサイド相変化抑制膜１５２との間の界面を均一にし、シリサイド膜１５４の耐熱性を向上させて、後熱工程でもボイド７１やアグロメレーションの起こりにくい構造とすることができる。
【００４２】
なお、シリサイド相変化抑制膜１５２中のＣ，Ｆ，Ｎなどは、高濃度になるとドーパントの活性化率を下げ、空乏化の懸念がある。そのため、電極間絶縁膜１４に接する制御ゲート電極１５の最下層は、Ｐ，Ａｓ，Ｂなどを含む多結晶シリコン膜で構成される半導体膜１５１で形成して、空乏化の発生を抑制している。
【００４３】
（第２の実施形態）
図５は、第２の実施形態による不揮発性半導体記憶装置の構成の一例を模式的に示す断面図であり、（ａ）はメモリセルのワード線の延在方向に垂直な方向の断面図であり、（ｂ）は同じくメモリセルのワード線の延在方向の断面図であり、（ｃ）は周辺回路の電界効果型トランジスタの断面図である。なお、第２の実施形態では、メモリセルの制御ゲート電極１５、および周辺回路の制御ゲート電極１５に対応する部分の構造が第１の実施形態のものと異なるので、第１の実施形態と異なる部分について説明を行う。
【００４４】
メモリセルの制御ゲート電極１５は、図５（ａ）、（ｂ）に示されるように、半導体膜１５１とシリサイド膜１５６が順に積層された構造を有する。半導体膜１５１は、第１の実施形態と同様に、たとえば厚さ４０〜６０ｎｍのＰ，Ａｓ，Ｂなどの不純物を添加した多結晶シリコン膜などからなる。半導体膜１５１を構成するシリコン粒子の平均粒径は、２５０ｎｍ程度、またはそれ以上であることが多い。
【００４５】
また、シリサイド膜１５６は、Ｃ，Ｆ，Ｎなどのうちの少なくともいずれか１つの元素を含むシリサイド膜によって構成される。具体的には、Ｃ，Ｆ，Ｎなどのシリサイド相変化抑制不純物が添加された多結晶シリコン膜をシリサイド化した膜によって構成される。また、シリサイド膜１５６の厚さとして、たとえば２０ｎｍとすることができる。このシリサイド相変化抑制不純物は、第１の実施形態と同様に、シリサイド相変化反応を抑制し、かつシリサイド金属のマイグレーションを抑制する機能を有する。
【００４６】
また、周辺回路のゲート電極１６は、図５（ｃ）に示されるように、ゲート絶縁膜１２上に、浮遊ゲート電極膜１３、電極間絶縁膜１４、半導体膜１５１およびシリサイド膜１５６が順に積層した構造を有し、シリサイド膜１５６は、Ｃ，Ｆ，Ｎなどのシリサイド相変化抑制不純物を含むシリサイド膜によって構成される。
【００４７】
このように第２の実施形態では、制御ゲート電極１５またはゲート電極１６の上層側、または最表層にシリサイド相変化抑制不純物を導入する構造としている。この場合、シリサイド形成後のワード線（制御ゲート電極１５）を高抵抗化する虞があるが、シリサイド膜１５６のＣ，Ｆ，Ｎなどのシリサイド相変化抑制不純物濃度を１×１０21［atoms/cm3］以下に制限することで、シリサイド相変化抑制不純物を含まない場合のシリサイド膜の抵抗の１．５倍以下に抑えることができる。
【００４８】
なお、図では、半導体膜１５１上にシリサイド膜１５６が形成されている場合を示しているが、半導体膜１５１とシリサイド膜１５６との間にシリサイド相変化抑制不純物を含む多結晶シリコン膜で構成されるシリサイド相変化抑制膜が存在する構成でもよい。
【００４９】
つぎに、このような構造の不揮発性半導体記憶装置の製造方法について説明する。図６−１〜図６−９は、第２の実施形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である。これらの図において、（ａ）は、メモリセルのビット線方向の断面を示しており、（ｂ）は、メモリセルのワード線方向の断面を示しており、（ｃ）は、周辺回路の断面を示している。
【００５０】
まず、公知の方法で、シリコン基板などの半導体基板１０上に、ゲート絶縁膜１２、浮遊ゲート電極膜１３、マスク膜を積層する。ついで、メモリセルのマスク膜に、ビット線方向に延在するラインアンドスペース状のパターンを形成した後、マスク膜をマスクとしてＲＩＥ法などの異方性エッチング法によってメモリセルの浮遊ゲート電極膜１３とゲート絶縁膜１２をエッチングするとともに、半導体基板１０の所定の深さまでエッチングする。
【００５１】
その後、エッチングした領域にシリコン酸化膜などの素子分離絶縁膜１１を埋め込み、所定の深さまでエッチバックする。マスク膜を除去した後、半導体基板１０上の全面に、電極間絶縁膜１４および第１半導体膜１５１ａを順にＣＶＤ法などの成膜法によって形成する（図６−１）。ここで、第１半導体膜１５１ａとして、たとえばＰを含む多結晶シリコン膜を用いることができる。
【００５２】
ついで、第１半導体膜１５１ａ上にレジスト５１を塗布し、リソグラフィ技術によって周辺回路のゲート電極形成領域内の一部に開口５１ａを有するパターンを形成する（図６−２）。その後、このレジスト５１をマスクとして第１半導体膜１５１ａから浮遊ゲート電極膜１３の所定の深さまでをエッチングし、開口３１を形成する（図６−３）。
【００５３】
レジスト５１を除去した後、第１半導体膜１５１ａ上の全面に第２半導体膜１５１ｂとシリサイド相変化抑制膜１５２をＣＶＤ法などの成膜法によって順に形成する。このとき、周辺回路では、開口３１内を埋めるように第２半導体膜１５１ｂが形成される（図６−４）。第２半導体膜１５１ｂとして、たとえばＰを含む多結晶シリコン膜を用いることができる。また、第１半導体膜１５１ａと第２半導体膜１５１ｂとで半導体膜１５１が構成され、半導体膜１５１は、たとえば４０〜６０ｎｍの厚さとすることができる。一方のシリサイド相変化抑制膜１５２として、たとえば厚さ２０ｎｍのＣ，Ｆ，Ｎなどのシリサイド相変化抑制不純物を含む多結晶シリコン膜を用いることができ、多結晶シリコン膜の成膜時にＣ，Ｆ，Ｎなどのシリサイド相変化抑制不純物を導入することによって形成される。このとき、シリサイド相変化抑制不純物は、１×１０21［atom/cm3］以下となるように導入される。
【００５４】
ついで、シリサイド相変化抑制膜１５２上にマスク膜５２を形成した後、熱処理を行って半導体膜１５１およびシリサイド相変化抑制膜１５２を構成する結晶粒子を成長させる（図６−５）。たとえば、６００℃以上の温度で熱処理を行う。これによって、たとえば半導体膜１５１では、シリコン結晶粒子の粒径は３００ｎｍ程度となり、シリサイド相変化抑制膜１５２では、シリコン結晶粒子の粒径は、２００ｎｍ以下となる。シリサイド相変化抑制膜１５２のシリコン結晶粒子の粒径は、シリサイド相変化抑制不純物の濃度が高くなるほど小さくなる。なお、マスク膜５２は、シリサイド相変化抑制膜１５２からゲート絶縁膜１２を構成する材料との間でエッチング選択比を取れる材料によって構成され、たとえば後の工程でシリサイド相変化抑制膜１５２からゲート絶縁膜１２までをエッチングすることができる厚さを有するシリコン窒化膜などを用いることができる。
【００５５】
ついで、マスク膜５２上に図示しないレジストを塗布し、リソグラフィ技術によってメモリセル部ではワード線方向に延在するラインアンドスペース状のパターンを形成し、周辺回路では所定のゲート電極形状のパターンを形成する。その後、レジストのパターンをマスク膜５２に転写し、パターニングされたマスク膜５２を用いてＲＩＥ法などのエッチング法によってシリサイド相変化抑制膜１５２から浮遊ゲート電極膜１３までをエッチングする（図６−６）。これによって、メモリセルでは、素子分離絶縁膜１１間のチャネル領域上に、ゲート絶縁膜１２、浮遊ゲート電極膜１３、電極間絶縁膜１４、半導体膜１５１およびシリサイド相変化抑制膜１５２からなる積層ゲート構造が形成される。また、周辺回路では、チャネル領域上にゲート絶縁膜１２、浮遊ゲート電極膜１３、電極間絶縁膜１４、半導体膜１５１およびシリサイド相変化抑制膜１５２からなり、電極間絶縁膜１４に設けられた開口３１によって、浮遊ゲート電極膜１３と半導体膜１５１との間が接続された状態のゲート構造が形成される。その後、図示しないレジストを用いて周辺回路のゲート絶縁膜１２を所定形状にエッチングする。
【００５６】
ついで、エッチングした領域を埋め込むとともに、マスク膜５２の上面よりも高くなるように層間絶縁膜２１を形成した後、マスク膜５２をストッパとしてＣＭＰ法によってマスク膜５２の上面よりも高く形成された層間絶縁膜２１を除去する（図６−７）。層間絶縁膜２１として、たとえばシリコン酸化膜を例示することができる。その後、マスク膜５２をＲＩＥ法やウエット処理などの方法によって除去する（図６−８）。これによって、メモリセルと周辺回路では、シリサイド相変化抑制膜１５２が露出する。
【００５７】
ついで、半導体基板１０上の全面にシリコンと反応してシリサイド化する金属膜をスパッタ法などの成膜法で形成した後、熱処理を行ってシリサイド相変化抑制膜１５２をシリサイド化させ、シリサイド膜１５６を形成する（図６−９）。金属膜としては、たとえばＮｉ，Ｃｏ，Ｗなどを例示することができる。この熱処理時には、シリサイド相変化抑制膜１５２の上面側からシリサイド化していくが、シリサイド相変化抑制膜１５２ではシリコンのシリサイド化が抑制される。つまり、シリサイド化が半導体膜１５１との界面付近で止まる。その結果、シリサイド膜１５４の厚さを、メモリセル部の領域内で略均一に制御することができる。
【００５８】
その後、反応に寄与しなかった金属膜を除去し、メモリセルでは積層ゲート構造のビット線方向両側の半導体基板１０表面に、周辺回路ではゲート構造のチャネル長方向両側の半導体基板１０表面に、所定の導電型の不純物をイオン注入によって打ち込み、活性化させることで、図５に示される構造の不揮発性半導体記憶装置が得られる。
【００５９】
第２の実施形態では、メモリセルの制御ゲート電極１５の上層側と、周辺回路のゲート電極の上層側にシリサイド相変化抑制膜１５２をシリサイド化したシリサイド膜１５６を設けた。シリサイド相変化抑制不純物は、シリサイド膜１５６中に含まれると、シリサイド膜１５６の耐熱性を改善し、シリサイド膜１５６の凝集や収縮を生じにくくする。その結果、メモリセルよりもシリサイド膜厚の薄い周辺回路のシリサイド膜１５６の後熱工程でのアグロメーション（断切れ）耐性を向上させることができるという効果を有する。
【００６０】
（第３の実施形態）
図７は、第３の実施形態による不揮発性半導体記憶装置の構成の一例を模式的に示す断面図であり、（ａ）はメモリセルのワード線の延在方向に垂直な方向の断面図であり、（ｂ）は同じくメモリセルのワード線の延在方向の断面図であり、（ｃ）は周辺回路の電界効果型トランジスタの断面図である。なお、第３の実施形態では、メモリセルの制御ゲート電極１５、および周辺回路のゲート電極１６に対応する部分の構造が第１の実施形態のものと異なるので、第１の実施形態と異なる部分について説明を行う。
【００６１】
メモリセルの制御ゲート電極１５は、図７（ａ）、（ｂ）に示されるように、第１の実施形態のメモリセルの制御ゲート電極１５と同じ構造を有しているが、層間絶縁膜２１の上面は制御ゲート電極１５の上面よりも高く、たとえば５ｎｍ以上高く形成されている。
【００６２】
また、周辺回路のゲート電極１６は、図７（ｃ）に示されるように、ゲート絶縁膜１２上に、浮遊ゲート電極膜１３、電極間絶縁膜１４、半導体膜１５１、シリサイド相変化抑制膜１５２、半導体膜１５３およびシリサイド膜１５６が順に積層した構造を有し、シリサイド膜１５６は、Ｃ，Ｆ，Ｎなどのシリサイド相変化抑制不純物を含むシリサイド膜によって構成される。また、層間絶縁膜２１の上面はゲート電極１６の上面よりも低く形成されている。
【００６３】
このように第３の実施形態では、メモリセルの制御ゲート電極１５の中間層にシリサイド相変化抑制膜１５２を配置し、周辺回路のゲート電極１６の中間層にシリサイド相変化抑制膜１５２を配置するとともに、上層または最表層にシリサイド相変化抑制不純物を含むシリサイド膜１５６を配置する構造としている。
【００６４】
つぎに、このような構造の不揮発性半導体記憶装置の製造方法について説明する。図８−１〜図８−１１は、第３の実施形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である。これらの図において、（ａ）は、メモリセルのビット線方向の断面を示しており、（ｂ）は、メモリセルのワード線方向の断面を示しており、（ｃ）は、周辺回路の断面を示している。
【００６５】
まず、公知の方法で、シリコン基板などの半導体基板１０上に、ゲート絶縁膜１２、浮遊ゲート電極膜１３、マスク膜を積層する。ついで、メモリセルのマスク膜に、ビット線方向に延在するラインアンドスペース状のパターンを形成した後、マスク膜をマスクとしてＲＩＥ法などの異方性エッチング法によってメモリセルの浮遊ゲート電極膜１３とゲート絶縁膜１２をエッチングするとともに、半導体基板１０の所定の深さまでエッチングする。
【００６６】
その後、エッチングした領域にシリコン酸化膜などの素子分離絶縁膜１１を埋め込み、所定の深さまでエッチバックする。マスク膜を除去した後、半導体基板１０上の全面に、電極間絶縁膜１４、半導体膜１５１およびシリサイド相変化抑制膜１５２を順にＣＶＤ法などの成膜法によって形成する（図８−１）。ここで、半導体膜１５１として、たとえば２０〜４０ｎｍの厚さのＰを含む多結晶シリコン膜を用いることができる。また、シリサイド相変化抑制膜１５２として、たとえば厚さ２０ｎｍのＣ，Ｆ，Ｎなどのシリサイド相変化抑制不純物を含む多結晶シリコン膜を用いることができ、多結晶シリコン膜の成膜時にＣ，Ｆ，Ｎなどのシリサイド相変化抑制不純物を導入することによって形成される。このとき、シリサイド相変化抑制不純物は、１×１０20［atom/cm3］以上５×１０21［atom/cm3］以下となるように導入される。
【００６７】
ついで、シリサイド相変化抑制膜１５２上にレジスト５１を塗布し、リソグラフィ技術によって周辺回路のゲート電極形成領域内の一部に開口５１ａを有するパターンを形成する（図８−２）。その後、このレジスト５１をマスクとしてシリサイド相変化抑制膜１５２から浮遊ゲート電極膜１３の所定の深さまでをエッチングし、開口３１を形成する（図８−３）。
【００６８】
レジスト５１を除去した後、シリサイド相変化抑制膜１５２上の全面に半導体膜１５３とシリサイド相変化抑制膜１５７をＣＶＤ法などの成膜法によって順に形成する。このとき、周辺回路では、開口３１内を埋めるように半導体膜１５３が形成される（図８−４）。この半導体膜１５３として、たとえば４０〜６０ｎｍの厚さのＰを含む多結晶シリコン膜を用いることができる。また、シリサイド相変化抑制膜１５７として、たとえば厚さ２０ｎｍのＣ，Ｆ，Ｎなどのシリサイド相変化抑制不純物を含む多結晶シリコン膜を用いることができ、多結晶シリコン膜の成膜時にＣ，Ｆ，Ｎなどのシリサイド相変化抑制不純物を導入することによって形成される。このとき、シリサイド相変化抑制不純物は、１×１０21［atom/cm3］以下となるように導入される。
【００６９】
ついで、シリサイド相変化抑制膜１５７上にマスク膜５２を形成した後、熱処理を行って半導体膜１５１、シリサイド相変化抑制膜１５２、半導体膜１５３およびシリサイド相変化抑制膜１５７を構成する結晶粒子を成長させる（図８−５）。たとえば、６００℃以上の温度で熱処理を行う。これによって、たとえば半導体膜１５１，１５３では、シリコン結晶粒子の粒径は３００ｎｍ程度となり、シリサイド相変化抑制膜１５２，１５７では、シリコン結晶粒子の粒径は、２００ｎｍ以下となる。シリサイド相変化抑制膜１５２，１５７のシリコン結晶粒子の粒径は、シリサイド相変化抑制不純物の濃度が高くなるほど小さくなる。なお、マスク膜５２は、シリサイド相変化抑制膜１５７からゲート絶縁膜１２を構成する材料との間でエッチング選択比を取れる材料によって構成され、たとえば後の工程でシリサイド相変化抑制膜１５７からゲート絶縁膜１２までをエッチングすることができる厚さを有するシリコン窒化膜などを用いることができる。
【００７０】
ついで、マスク膜５２上に図示しないレジストを塗布し、リソグラフィ技術によってメモリセル部ではワード線方向に延在するラインアンドスペース状のパターンを形成し、周辺回路では所定のゲート電極形状のパターンを形成する。その後、レジストのパターンをマスク膜５２に転写し、パターニングされたマスク膜５２を用いてＲＩＥ法などのエッチング法によってシリサイド相変化抑制膜１５７から浮遊ゲート電極膜１３までをエッチングする（図８−６）。これによって、メモリセルでは、素子分離絶縁膜１１間のチャネル領域上に、ゲート絶縁膜１２、浮遊ゲート電極膜１３、電極間絶縁膜１４、半導体膜１５１、シリサイド相変化抑制膜１５２、半導体膜１５３およびシリサイド相変化抑制膜１５７からなる積層ゲート構造が形成される。また、周辺回路では、チャネル領域上にゲート絶縁膜１２、浮遊ゲート電極膜１３、電極間絶縁膜１４、半導体膜１５１、シリサイド相変化抑制膜１５２、半導体膜１５３およびシリサイド相変化抑制膜１５７からなり、電極間絶縁膜１４、半導体膜１５１およびシリサイド相変化抑制膜１５２に設けられた開口３１によって、浮遊ゲート電極膜１３と半導体膜１５３との間が接続された状態のゲート構造が形成される。その後、図示しないレジストを用いて周辺回路のゲート絶縁膜１２を所定形状にエッチングする。
【００７１】
ついで、エッチングした領域を埋め込むとともに、マスク膜５２の上面よりも高くなるように層間絶縁膜２１を形成した後、マスク膜５２をストッパとしてＣＭＰ法によってマスク膜５２の上面よりも高く形成された層間絶縁膜２１を除去する（図８−７）。層間絶縁膜２１として、たとえばシリコン酸化膜を例示することができる。その後、マスク膜５２をＲＩＥ法やウエット処理などの方法によって除去する（図８−８）。これによって、メモリセルと周辺回路では、シリサイド相変化抑制膜１５７の上面が露出する。
【００７２】
ついで、半導体基板１０上の全面にレジスト５３を塗布し、リソグラフィ技術によって周辺回路のみレジスト５３で被覆されるようにパターニングを行う（図８−９）。その後、ＲＩＥ法やＣＤＥ（Chemical Dry Etching）法などを用いてエッチバックを行い、メモリセルの制御ゲート電極１５の最表層のシリサイド相変化抑制膜１５７を除去する（図８−１０）。これによって、メモリセルの制御ゲート電極１５の最上層は半導体膜１５３となり、周辺回路のゲート電極の最上層はシリサイド相変化抑制膜１５７となる。
【００７３】
レジスト５３を除去した後、半導体基板１０上の全面にシリコンと反応してシリサイド化する金属膜をスパッタ法などの成膜法で形成した後、熱処理を行ってメモリセルでは半導体膜１５３をシリサイド化させ、シリサイド膜１５４を形成し、周辺回路ではシリサイド相変化抑制膜１５７またはこれに加えて半導体膜１５３をシリサイド化させ、シリサイド膜１５６を形成する（図８−１１）。金属膜としては、たとえばＮｉ，Ｃｏ，Ｗなどを例示することができる。この熱処理時には、半導体膜１５３の上面側からシリサイド化していくが、メモリセルでは、制御ゲート電極１５の中間付近に存在するシリサイド相変化抑制膜１５２付近でシリサイド化が抑制される。つまり、シリサイド化が電極間絶縁膜１４まで到達せず、略シリサイド相変化抑制膜１５２の形成位置付近で止まる。その結果、シリサイド膜１５４の厚さを、メモリセル部の領域内で略均一に制御することができる。また、周辺回路では、シリサイド相変化抑制膜１５２またはシリサイド相変化抑制膜１５２と半導体膜１５３の一部がシリサイド化される。
【００７４】
その後、反応に寄与しなかった金属膜を除去し、メモリセルでは積層ゲート構造のビット線方向両側の半導体基板１０表面に、周辺回路ではゲート構造のチャネル長方向両側の半導体基板１０表面に、所定の導電型の不純物をイオン注入によって打ち込み、活性化させることで、図７に示される構造の不揮発性半導体記憶装置が得られる。
【００７５】
第３の実施形態では、第１の実施形態と同様に、制御ゲート電極１５の中間層にシリサイド相変化抑制膜１５２を配置したので、制御ゲート電極１５を構成する多結晶シリコン層のシリサイド化を抑制し、シリサイド形成後の熱工程でのシリサイド膜の体積変化による制御ゲート電極１５の下部でのボイドの発生を抑制することができるとともに、シリサイド膜の厚さをメモリセル部の領域において略一定に保つことができる。また、周辺回路では、第２の実施形態と同様に、ゲート電極１６の上層側にシリサイド相変化抑制膜１５７をシリサイド化したシリサイド膜１５６を設けることによって、シリサイド膜１５６の耐熱性を改善し、シリサイド膜１５６の凝集や収縮を生じにくくする。その結果、メモリセルよりもシリサイド膜厚の薄い周辺回路のシリサイド膜１５６の後熱工程でのアグロメーション（断切れ）耐性を向上させることができるという効果を有する。
【００７６】
（第４の実施形態）
図９は、第４の実施形態による不揮発性半導体記憶装置の構成の一例を模式的に示す断面図であり、（ａ）はメモリセルのワード線の延在方向に垂直な方向の断面図であり、（ｂ）は同じくメモリセルのワード線の延在方向の断面図であり、（ｃ）は周辺回路の電界効果型トランジスタの断面図である。なお、第４の実施形態では、メモリセルの制御ゲート電極１５、および周辺回路の制御ゲート電極１５に対応する部分の構造が第１の実施形態のものと異なるので、第１の実施形態と異なる部分について説明を行う。
【００７７】
メモリセルの制御ゲート電極１５は、図９（ａ）、（ｂ）に示されるように、シリサイド相変化抑制膜１５２とシリサイド膜１５４が順に積層された構造を有する。シリサイド相変化抑制膜１５２は、たとえば厚さ１０〜６０ｎｍのＣ，Ｆ，Ｎなどのシリサイド相変化抑制不純物を含むシリサイド膜によって構成される。シリサイド相変化抑制膜１５２を構成するシリコン粒子の平均粒径は、２００ｎｍ以下であることが望ましい。このシリサイド相変化抑制不純物は、第１の実施形態と同様に、シリサイド相変化反応を抑制し、かつシリサイド金属のマイグレーションを抑制する機能を有する。
【００７８】
また、シリサイド膜１５４は、シリサイド相変化抑制膜１５２上に形成され、たとえば厚さ４０〜６０ｎｍのニッケルシリサイド膜やコバルトシリサイド膜などのシリサイド膜からなる。シリサイド膜１５４は、シリサイド相変化抑制膜１５２側でシリサイド相変化抑制不純物濃度が高い層からなり、上面側ではシリサイド相変化抑制不純物がほとんど入っていない層からなる。
【００７９】
また、周辺回路のゲート電極１６は、図５（ｃ）に示されるように、ゲート絶縁膜１２上に、浮遊ゲート電極膜１３、電極間絶縁膜１４、シリサイド相変化抑制膜１５２、半導体膜１５３およびシリサイド膜１５４が順に積層した構造を有する。
【００８０】
このように、第４の実施形態では、シリサイド相変化抑制膜１５２を電極間絶縁膜１４の直上に配置することで、シリサイド膜１５４が電極間絶縁膜１４近傍まで到達してしまう場合でも、後熱工程でのシリサイドのボイド発生を抑制することができる。
【００８１】
つぎに、このような構造の不揮発性半導体記憶装置の製造方法について説明する。図１０−１〜図１０−４は、第４の実施形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である。これらの図において、（ａ）は、メモリセルのビット線方向の断面を示しており、（ｂ）は、メモリセルのワード線方向の断面を示しており、（ｃ）は、周辺回路の断面を示している。
【００８２】
まず、公知の方法で、シリコン基板などの半導体基板１０上に、ゲート絶縁膜１２、浮遊ゲート電極膜１３、マスク膜を積層する。ついで、メモリセルのマスク膜に、ビット線方向に延在するラインアンドスペース状のパターンを形成した後、マスク膜をマスクとしてＲＩＥ法などの異方性エッチング法によってメモリセルの浮遊ゲート電極膜１３とゲート絶縁膜１２をエッチングするとともに、半導体基板１０の所定の深さまでエッチングする。
【００８３】
その後、エッチングした領域にシリコン酸化膜などの素子分離絶縁膜１１を埋め込み、所定の深さまでエッチバックする。マスク膜を除去した後、半導体基板１０上の全面に、電極間絶縁膜１４、シリサイド相変化抑制膜１５２および半導体膜１５３ａを順にＣＶＤ法などの成膜法によって形成する（図１０−１）。ここで、シリサイド相変化抑制膜１５２として、たとえば厚さ１０〜６０ｎｍのＣ，Ｆ，Ｎなどのシリサイド相変化抑制不純物を含む多結晶シリコン膜を用いることができ、多結晶シリコン膜の成膜時にＣ，Ｆ，Ｎなどのシリサイド相変化抑制不純物を導入することによって形成される。このとき、シリサイド相変化抑制不純物は、１×１０20［atom/cm3］以上５×１０21［atom/cm3］以下となるように導入される。また、半導体膜１５３ａとして、たとえばＰを含む多結晶シリコン膜を用いることができる。
【００８４】
ついで、半導体膜１５３ａ上にレジスト５１を塗布し、リソグラフィ技術によって周辺回路のゲート電極形成領域内の一部に開口５１ａを有するパターンを形成する（図１０−２）。その後、このレジスト５１をマスクとして半導体膜１５３ａから浮遊ゲート電極膜１３の所定の深さまでをエッチングし、開口３１を形成する（図１０−３）。
【００８５】
レジスト５１を除去した後、半導体膜１５３ａ上の全面に半導体膜１５３ｂをＣＶＤ法などの成膜法によって形成する。このとき、周辺回路では、開口３１内を埋めるように半導体膜１５３ｂが形成される（図１０−４）。半導体膜１５３ｂとしてたとえばＰを含む多結晶シリコン膜を用いることができる。なお、半導体膜１５３ａと半導体膜１５３ｂと合わせて、たとえば２０〜４０ｎｍの厚さの半導体膜１５３とすることができる。
【００８６】
その後は、第１の実施形態の図３−５以降の処理、または第２の実施形態の図６−５以降の処理と同様の処理を行うことによって、図９に示される不揮発性半導体記憶装置が得られる。
【００８７】
第４の実施形態では、制御ゲート電極１５の最下層（電極間絶縁膜１４直上）のみに、シリサイド相変化抑制膜１５２を予め配置したので、シリサイド膜１５４が電極間絶縁膜１４の近傍まで到達した場合でも、後熱工程でのシリサイド膜１５４のボイド生成を抑制することができる。また、シリサイド相変化抑制膜１５２は耐酸化性が強いため、電極間絶縁膜１４へのバーズビークの生成を抑制でき、カップリング比の向上が期待できる。ただし、シリサイド相変化抑制膜１５２のＣ，Ｆ，Ｎなどのシリサイド相変化抑制不純物濃度は、５×１０20［atoms/cm3］以下にされる。これによって、電極間絶縁膜１４直上のドーパントの活性化率が低下してしまうことや、空乏化しやすくなることを抑えることができる。
【符号の説明】
【００８８】
１０…半導体基板、１１…素子分離絶縁膜、１２…ゲート絶縁膜、１３…浮遊ゲート電極膜、１４…電極間絶縁膜、１５…制御ゲート電極、１６…ゲート電極、１７…ソース／ドレイン領域、２１…層間絶縁膜、３１，５１ａ…開口、５１，５３…レジスト、５２…マスク膜、７１…ボイド、１５１，１５１ａ，１５１ｂ，１５３，１５３ａ，１５３ｂ，１５５…半導体膜、１５２，１５７…シリサイド相変化抑制膜、１５３Ａ…コンタクト部、１５４，１５６…シリサイド膜。
【技術分野】
【０００１】
本発明の実施形態は、不揮発性半導体記憶装置とその製造方法に関する。
【背景技術】
【０００２】
不揮発性半導体記憶装置の制御ゲート電極を構成する多結晶シリコン層の上部の一部をシリサイド化し、制御ゲート電極を低抵抗化する技術が知られている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００８−９８５０４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、制御ゲート電極の上部の一部をシリサイド化する場合には、制御ゲート電極の場所によって反応の進行が異なり、シリサイド層の膜厚にバラツキが生じてしまうという問題点がある。
【０００５】
本発明の一つの実施形態は、シリサイド層をゲート電極の一部に含む不揮発性半導体記憶装置において、シリサイド層の膜厚および組成を制御することができる不揮発性半導体記憶装置とその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明の一つの実施形態によれば、不揮発性半導体記憶装置は、チャネル半導体層上に、ゲート絶縁膜、浮遊ゲート電極膜、電極間絶縁膜および制御ゲート電極が順に積層されるメモリセルトランジスタを有する。ここで、前記制御ゲート電極は、前記電極間絶縁膜上に、第１の半導体膜、シリサイド相変化抑制膜およびシリサイド膜を順に積層した構造を有する。また、前記シリサイド相変化抑制膜は、Ｃ，Ｆ，Ｎのうちの少なくともいずれか１つの元素が、１×１０20〜５×１０21［atom/cm3］の濃度範囲で添加された多結晶シリコン膜によって構成される。
【図面の簡単な説明】
【０００７】
【図１】図１は、ＮＡＮＤ型フラッシュメモリのメモリセル部の構成の一例を示す回路図である。
【図２】図２は、第１の実施形態による不揮発性半導体記憶装置の構成の一例を模式的に示す断面図である。
【図３−１】図３−１は、第１の実施形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である（その１）。
【図３−２】図３−２は、第１の実施形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である（その２）。
【図３−３】図３−３は、第１の実施形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である（その３）。
【図３−４】図３−４は、第１の実施形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である（その４）。
【図３−５】図３−５は、第１の実施形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である（その５）。
【図３−６】図３−６は、第１の実施形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である（その６）。
【図３−７】図３−７は、第１の実施形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である（その７）。
【図３−８】図３−８は、第１の実施形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である（その８）。
【図３−９】図３−９は、第１の実施形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である（その９）。
【図４】図４は、比較例による不揮発性半導体記憶装置を模式的に示す一部断面図である。
【図５】図５は、第２の実施形態による不揮発性半導体記憶装置の構成の一例を模式的に示す断面図である。
【図６−１】図６−１は、第２の実施形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である（その１）。
【図６−２】図６−２は、第２の実施形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である（その２）。
【図６−３】図６−３は、第２の実施形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である（その３）。
【図６−４】図６−４は、第２の実施形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である（その４）。
【図６−５】図６−５は、第２の実施形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である（その５）。
【図６−６】図６−６は、第２の実施形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である（その６）。
【図６−７】図６−７は、第２の実施形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である（その７）。
【図６−８】図６−８は、第２の実施形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である（その８）。
【図６−９】図６−９は、第２の実施形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である（その９）。
【図７】図７は、第３の実施形態による不揮発性半導体記憶装置の構成の一例を模式的に示す断面図である。
【図８−１】図８−１は、第３の実施形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である（その１）。
【図８−２】図８−２は、第３の実施形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である（その２）。
【図８−３】図８−３は、第３の実施形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である（その３）。
【図８−４】図８−４は、第３の実施形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である（その４）。
【図８−５】図８−５は、第３の実施形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である（その５）。
【図８−６】図８−６は、第３の実施形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である（その６）。
【図８−７】図８−７は、第３の実施形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である（その７）。
【図８−８】図８−８は、第３の実施形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である（その８）。
【図８−９】図８−９は、第３の実施形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である（その９）。
【図８−１０】図８−１０は、第３の実施形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である（その１０）。
【図８−１１】図８−１１は、第３の実施形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である（その１１）。
【図９】図９は、第４の実施形態による不揮発性半導体記憶装置の構成の一例を模式的に示す断面図である。
【図１０−１】図１０−１は、第４の実施形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である（その１）。
【図１０−２】図１０−２は、第４の実施形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である（その２）。
【図１０−３】図１０−３は、第４の実施形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である（その３）。
【図１０−４】図１０−４は、第４の実施形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である（その４）。
【発明を実施するための形態】
【０００８】
以下に添付図面を参照して、実施形態にかかる不揮発性半導体記憶装置とその製造方法を詳細に説明する。なお、これらの実施形態により本発明が限定されるものではない。また、以下の実施形態で用いられる不揮発性半導体記憶装置の断面図は模式的なものであり、層の厚みと幅との関係や各層の厚みの比率などは現実のものとは異なる。さらに、以下で示す膜厚は一例であり、これに限定されるものではない。
【０００９】
（第１の実施形態）
以下の実施形態では、不揮発性半導体記憶装置をＮＡＮＤ型フラッシュメモリに適用した場合を例に挙げて説明する。ＮＡＮＤ型フラッシュメモリは、メモリセルトランジスタ（以下、単にメモリセルともいう）がアレイ状に配置されたメモリセル部と、メモリセル部の周辺に配置され、メモリセル部のメモリセルを制御する周辺回路部と、を有している。なお、この明細書では、メモリセルトランジスタ以外の電界効果型トランジスタのことを周辺回路という。図１は、ＮＡＮＤ型フラッシュメモリのメモリセル部の構成の一例を示す回路図である。この図では、ＮＡＮＤ型フラッシュメモリのデータ消去の単位であるブロックの回路図を示している。なお、この図１において、紙面上の左右方向をＸ方向とし、紙面上のＸ方向に垂直な方向をＹ方向としている。
【００１０】
ＮＡＮＤ型フラッシュメモリのブロックＢＬＫは、Ｘ方向に沿って順に配列された（ｍ＋１）個（ｍは０以上の整数）のＮＡＮＤストリングＮＳを備えている。各ＮＡＮＤストリングＮＳは、Ｙ方向に直列に接続された（ｎ＋１）個（ｎは０以上の整数）のメモリセルＭＴ０〜ＭＴｎと、この（ｎ＋１）個のメモリセルＭＴ０〜ＭＴｎの列の両端に配置される選択トランジスタＳＴ１，ＳＴ２と、を有する。
【００１１】
各メモリセルＭＴ０〜ＭＴｎは、チャネルとなる半導体層上に形成された積層ゲート構造を有する電界効果型トランジスタから構成される。ここで、積層ゲート構造には、半導体層上にゲート絶縁膜を介在して形成された浮遊ゲート電極膜と、この浮遊ゲート電極膜上に電極間絶縁膜を介在して形成された制御ゲート電極と、が含まれる。
【００１２】
ＮＡＮＤストリングＮＳを構成するメモリセルＭＴ０〜ＭＴｎの制御ゲート電極には、それぞれＸ方向に延在するワード線ＷＬ０〜ＷＬｎが接続されており、また各ＮＡＮＤストリングＮＳ中のメモリセルＭＴｉ（ｉ＝０〜ｎ）間は、同一のワード線ＷＬｉ（ｉ＝０〜ｎ）によって共通接続されている。つまり、ブロックＢＬＫ内において同一行にあるメモリセルＭＴｉの制御ゲート電極は、同一のワード線ＷＬｉに接続される。この同一のワード線ＷＬｉに接続される（ｍ＋１）個のメモリセルＭＴｉは１ページとして取り扱われ、このページ単位でデータの書込みと読出しが行われる。
【００１３】
１つのブロックＢＬＫ内の（ｍ＋１）個の選択トランジスタＳＴ１のドレインにはそれぞれビット線ＢＬ０〜ＢＬｍが接続され、ゲートには選択ゲート線ＳＧＤが共通接続されている。同様に、１つのブロックＢＬＫ内の（ｍ＋１）個の選択トランジスタＳＴ２のソースにはソース線ＳＬが共通接続され、ゲートには選択ゲート線ＳＧＳが共通接続されている。
【００１４】
なお、図示されていないが、１つのブロックＢＬＫ内のビット線ＢＬｊ（ｊ＝０〜ｍ）は、他のブロックＢＬＫのビット線ＢＬｊとの間で、選択トランジスタＳＴ１のドレインを共通に接続している。つまり、複数のブロックＢＬＫ内において同一列にあるＮＡＮＤストリングＮＳ間は、同一のビット線ＢＬｊによって接続される。
【００１５】
図２は、第１の実施形態による不揮発性半導体記憶装置の構成の一例を模式的に示す断面図であり、（ａ）はメモリセルのワード線の延在方向に垂直な方向（ビット線方向）の断面図であり、（ｂ）は同じくメモリセルのワード線の延在方向（ワード線方向）の断面図であり、（ｃ）は周辺回路の電界効果型トランジスタの断面図である。
【００１６】
メモリセル部には、図２（ａ）、（ｂ）に示されるように、チャネルとなる半導体基板１０の上面に、ゲート絶縁膜１２、浮遊ゲート電極膜１３、電極間絶縁膜（Inter-poly-Si Dielectrics膜：ＩＰＤ膜）１４および制御ゲート電極１５が順に積層された積層ゲート構造と、積層ゲート構造のＹ方向の半導体基板１０の両側表面に形成されたソース／ドレイン領域１７と、を有するメモリセルＭＴが形成される。Ｘ方向に隣接するメモリセルＭＴのチャネル、ゲート絶縁膜１２および浮遊ゲート電極膜１３は、所定の間隔で形成された素子分離絶縁膜１１で分離されている。また、電極間絶縁膜１４と制御ゲート電極１５は、素子分離絶縁膜１１を介して隣接するメモリセルＭＴ間で共有される構造となっている。さらに、Ｙ方向に隣接する積層ゲート構造間は、層間絶縁膜２１によって分離されている。ここでは、制御ゲート電極１５の上面は層間絶縁膜２１の上面よりも高く構成されている。
【００１７】
ここで、半導体基板１０としては、シリコン基板やＳＯＩ（Silicon On Insulator）基板を用いることができ、ゲート絶縁膜１２としては、たとえば厚さ５〜１０ｎｍのシリコン酸化膜を用いることができる。また、浮遊ゲート電極膜１３としては、たとえば厚さ４０〜１００ｎｍのＰ，Ａｓ，Ｂなどの不純物を添加した多結晶シリコン膜、またはたとえば厚さ５〜２０ｎｍ程度の窒素化膜を用いることができ、電極間絶縁膜１４としては、たとえば厚さ１０〜１３ｎｍのＯＮＯ膜（Oxide-Nitride-Oxide）膜やＡｌ2Ｏ3，ＨｆＯなどの金属酸化膜またはこれらの積層膜などを用いることができる。
【００１８】
また、制御ゲート電極１５は、半導体膜１５１、シリサイド相変化抑制膜１５２およびシリサイド膜１５４が順に積層された構造を有する。半導体膜１５１は、電極間絶縁膜１４上に形成され、たとえば厚さ４０〜６０ｎｍのＰ，Ａｓ，Ｂなどの不純物を添加した多結晶シリコン膜などからなる。半導体膜１５１を構成するシリコン粒子の平均粒径は、２５０ｎｍ程度、またはそれ以上であることが多い。
【００１９】
シリサイド相変化抑制膜１５２は、制御ゲート電極１５のシリサイド化時にシリサイドの相変化反応を抑制し、かつシリサイド金属のマイグレーションを抑制するＣ，Ｆ，Ｎなどのうちの少なくともいずれか１つが添加された多結晶シリコン膜からなる。シリサイド相変化抑制膜１５２は、たとえば２０ｎｍ程度の厚さを有する。また、シリサイド相変化抑制膜１５２を構成するシリコン粒子の平均粒径は、２００ｎｍ以下であることが望ましく、このような粒径とするためには、Ｃ，Ｆ，Ｎなどのシリサイド相変化抑制不純物濃度を１×１０20［atom/cm3］以上、５×１０21［atom/cm3］以下とすることが望ましい。具体的には、シリサイド相変化抑制膜１５２中のＣ，Ｆ，Ｎなどのシリサイド相変化抑制不純物濃度を１×１０20［atom/cm3］程度とすると、シリコン粒子の平均粒径は５０〜１００ｎｍとなり、１×１０21［atom/cm3］程度とすると、シリコン粒子の平均粒径は１０〜２０ｎｍとなり、シリサイド相変化抑制不純物濃度を制御することによって、シリコン粒子の平均粒径を所望の範囲とすることが可能となる。なお、シリサイド相変化抑制不純物濃度が１×１０20［atom/cm3］未満では、シリサイドの相変化を抑制する効果が乏しく、シリサイド相変化抑制不純物濃度が５×１０21［atom/cm3］より大きいとシリサイド層変化抑制膜１５２の抵抗が素子に望まれる値よりも大きくなってしまうために、シリサイド相変化抑制不純物濃度は上記に示される範囲であることが望ましい。
【００２０】
シリサイド膜１５４は、シリサイド相変化抑制膜１５２上に形成され、たとえば厚さ４０〜６０ｎｍのニッケルシリサイド膜やコバルトシリサイド膜などのシリサイド膜からなる。
【００２１】
このように、制御ゲート電極１５の上面から所定の深さの位置にシリサイド相変化抑制膜１５２を設けることで、後述するようにシリサイド化反応がシリサイド相変化抑制膜１５２で抑制され、シリサイド膜１５４の厚さを均一化することができる。なお、シリサイド相変化抑制膜１５２は、Ｃ，Ｆ，Ｎなどの元素を含む多結晶シリコン層から構成されるが、Ｃ，Ｆ，Ｎなどの元素が高濃度になるとドーパントの活性化率を下げ、空乏化の懸念があるため、電極間絶縁膜１４に接する制御ゲート電極１５の最下層には、Ｐ，Ａｓ，Ｂなどを含む多結晶シリコン膜からなる半導体膜１５１を設けている。
【００２２】
周辺回路部には、図２（ｃ）に示されるように、チャネルとなる半導体基板１０の上面に、ゲート絶縁膜１２を介してゲート電極１６が形成され、ゲート電極１６のチャネル長方向両側の半導体基板１０表面付近には、所定の導電型のソース／ドレイン領域１７を有する電界効果型トランジスタが形成されている。また、ゲート電極１６の形成位置以外の領域は、層間絶縁膜２１で埋め込まれている。ここでは、ゲート電極１６の上面は層間絶縁膜２１の上面に比して高くなるように構成されている。
【００２３】
ここで、ゲート絶縁膜１２としては、たとえば厚さ５〜１０ｎｍのシリコン酸化膜を用いることができる。また、ゲート電極１６は、浮遊ゲート電極膜１３、電極間絶縁膜１４、半導体膜１５１、シリサイド相変化抑制膜１５２、半導体膜１５３およびシリサイド膜１５４が積層した構造を有するが、電極間絶縁膜１４、半導体膜１５１およびシリサイド相変化抑制膜１５２の面内中央部付近には開口３１が設けられており、この開口３１に半導体膜１５３が埋め込まれたコンタクト部１５３Ａが設けられている。その結果、浮遊ゲート電極膜１３と半導体膜１５３が電気的に接続され、１つのゲート電極１６として機能する。
【００２４】
浮遊ゲート電極膜１３は、たとえば厚さ８０〜１００ｎｍのＰ，Ａｓ，Ｂなどの不純物を添加した多結晶シリコン膜を用いることができる。電極間絶縁膜１４としては、たとえば厚さ１０〜１３ｎｍのＯＮＯ膜やＡｌ2Ｏ3，ＨｆＯなどの金属酸化膜またはこれらの積層膜などを用いることができる。
【００２５】
半導体膜１５１は、メモリセルの制御ゲート電極１５の半導体膜１５１に対応し、たとえば厚さ４０〜６０ｎｍのＰ，Ａｓ，Ｂなどの不純物を添加した多結晶シリコン膜などからなる。半導体膜１５１を構成するシリコン粒子の平均粒径は、２５０ｎｍ程度、またはそれ以上であることが多い。
【００２６】
シリサイド相変化抑制膜１５２は、メモリセルのシリサイド相変化抑制膜１５２と同じ機能を有するとともに、同じプロセスで形成されるものであり、たとえば２０ｎｍ程度の厚さを有し、Ｃ，Ｆ，Ｎなどのうちの少なくともいずれか１つが添加された多結晶シリコン膜からなる。
【００２７】
半導体膜１５３は、たとえば厚さ０〜３０ｎｍのＰ，Ａｓ，Ｂなどの不純物を添加した多結晶シリコン膜などからなる。半導体膜１５３を構成するシリコン粒子の平均粒径は、２５０ｎｍ程度、またはそれ以上であることが多い。また、シリサイド膜１５４は、半導体膜１５３上に形成され、たとえば厚さ５〜５０ｎｍのニッケルシリサイド膜やコバルトシリサイド膜などのシリサイド膜からなる。なお、メモリセル部と周辺回路部とでは、シリサイド膜１５４のターゲットとする膜厚が異なる場合がある。そのため、たとえば、半導体膜をフルシリサイド化する場合には、半導体膜１５３の厚さを０ｎｍとしたり、他の場合には、半導体膜１５３を３０ｎｍとし、シリサイド膜１５４を５ｎｍしたりする。
【００２８】
コンタクト部１５３Ａは、上記したように、Ｃ，Ｆ，Ｎなどを含むシリサイド相変化抑制膜１５２が入り込まないようにし、Ｐ，Ａｓ，Ｂなどを含む多結晶シリコン膜からなる半導体膜１５３で形成される。これは、シリサイド相変化抑制膜１５２は、一般的にＰ，Ａｓ，Ｂなどを含む多結晶シリコン膜に比して高抵抗であり、コンタクト部１５３Ａに入り込むとコンタクト部１５３Ａを高抵抗化してしまうからである。
【００２９】
つぎに、このような構造の不揮発性半導体記憶装置の製造方法について説明する。図３−１〜図３−９は、第１の実施形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である。これらの図において、（ａ）は、メモリセルのビット線方向の断面を示しており、（ｂ）は、メモリセルのワード線方向の断面を示しており、（ｃ）は、周辺回路の断面を示している。
【００３０】
まず、公知の方法で、シリコン基板などの半導体基板１０上に、ゲート絶縁膜１２、浮遊ゲート電極膜１３、マスク膜を積層する。ついで、メモリセルのマスク膜に、ビット線方向に延在するラインアンドスペース状のパターンを形成した後、マスク膜をマスクとしてＲＩＥ（Reactive Ion Etching）法などの異方性エッチング法によってメモリセルの浮遊ゲート電極膜１３とゲート絶縁膜１２をエッチングするとともに、半導体基板１０の所定の深さまでエッチングする。
【００３１】
その後、エッチングした領域にシリコン酸化膜などの素子分離絶縁膜１１を埋め込み、所定の深さまでエッチバックする。マスク膜を除去した後、半導体基板１０上の全面に、電極間絶縁膜１４、半導体膜１５１およびシリサイド相変化抑制膜１５２を順にＣＶＤ（Chemical Vapor Deposition）法などの成膜法によって形成する（図３−１）。ここで、半導体膜１５１として、たとえば２０〜４０ｎｍの厚さのＰを含む多結晶シリコン膜を用いることができる。また、シリサイド相変化抑制膜１５２として、たとえば厚さ２０ｎｍのＣ，Ｆ，Ｎなどのシリサイド相変化抑制不純物を含む多結晶シリコン膜を用いることができ、多結晶シリコン膜の成膜時にＣ，Ｆ，Ｎなどのシリサイド相変化抑制不純物を導入することによって形成される。このとき、シリサイド相変化抑制不純物は、１×１０20［atom/cm3］以上５×１０21［atom/cm3］以下となるように導入される。
【００３２】
ついで、シリサイド相変化抑制膜１５２上にレジスト５１を塗布し、リソグラフィ技術によって周辺回路のゲート電極形成領域内の一部に開口５１ａを有するパターンを形成する（図３−２）。その後、このレジスト５１をマスクとしてシリサイド相変化抑制膜１５２から浮遊ゲート電極膜１３の所定の深さまでをエッチングし、開口３１を形成する（図３−３）。
【００３３】
レジスト５１を除去した後、シリサイド相変化抑制膜１５２上の全面に半導体膜１５３をＣＶＤ法などの成膜法によって形成する。このとき、周辺回路では、開口３１内を埋める半導体膜１５３によってコンタクト部１５３Ａが形成される（図３−４）。この半導体膜１５３として、たとえば４０〜６０ｎｍの厚さのＰを含む多結晶シリコン膜を用いることができる。
【００３４】
ついで、半導体膜１５３上にマスク膜５２を形成した後、熱処理を行って半導体膜１５１、シリサイド相変化抑制膜１５２および半導体膜１５３を構成する結晶粒子を成長させる（図３−５）。たとえば、６００℃以上の温度で熱処理を行う。これによって、半導体膜１５１と半導体膜１５３では、シリコン結晶粒子の粒径は３００ｎｍ程度となり、シリサイド相変化抑制膜１５２では、シリコン結晶粒子の粒径は、２００ｎｍ以下となる。シリサイド相変化抑制膜１５２のシリコン結晶粒子の粒径は、シリサイド相変化抑制不純物の濃度が高くなるほど小さくなる。なお、マスク膜５２は、半導体膜１５３からゲート絶縁膜１２を構成する材料との間でエッチング選択比を取れる材料によって構成され、たとえば後の工程で半導体膜１５３からゲート絶縁膜１２までをエッチングすることができる厚さを有するシリコン窒化膜などを用いることができる。
【００３５】
ついで、マスク膜５２上に図示しないレジストを塗布し、リソグラフィ技術によってメモリセル部ではワード線方向に延在するラインアンドスペース状のパターンを形成し、周辺回路では所定のゲート電極形状のパターンを形成する。その後、レジストのパターンをマスク膜５２に転写し、パターニングされたマスク膜５２を用いてＲＩＥ法などのエッチング法によって半導体膜１５３から浮遊ゲート電極膜１３までをエッチングする（図３−６）。これによって、メモリセルでは、素子分離絶縁膜１１間のチャネル領域上に、ゲート絶縁膜１２、浮遊ゲート電極膜１３、電極間絶縁膜１４、半導体膜１５１、シリサイド相変化抑制膜１５２および半導体膜１５３からなる積層ゲート構造が形成される。また、周辺回路では、チャネル領域上にゲート絶縁膜１２、浮遊ゲート電極膜１３、電極間絶縁膜１４、半導体膜１５１、シリサイド相変化抑制膜１５２および半導体膜１５３からなり、電極間絶縁膜１４、半導体膜１５１およびシリサイド相変化抑制膜１５２に設けられた開口３１によって、浮遊ゲート電極膜１３と半導体膜１５３との間が接続された状態のゲート構造が形成される。その後、図示しないレジストを用いて周辺回路のゲート絶縁膜１２を所定形状にエッチングする。
【００３６】
ついで、エッチングした領域を埋め込むとともに、マスク膜５２の上面よりも高くなるように層間絶縁膜２１を形成した後、マスク膜５２をストッパとしてＣＭＰ（Chemical Mechanical Polishing）法によってマスク膜５２の上面よりも高く形成された層間絶縁膜２１を除去する（図３−７）。層間絶縁膜２１として、たとえばシリコン酸化膜を例示することができる。その後、マスク膜５２をＲＩＥ法やウエット処理などの方法によって除去する（図３−８）。これによって、メモリセルと周辺回路では、半導体膜１５３の上部付近が層間絶縁膜２１の上面よりも突出する。
【００３７】
ついで、半導体基板１０上の全面にシリコンと反応してシリサイド化する金属膜をスパッタ法などの成膜法で形成した後、熱処理を行って半導体膜１５３をシリサイド化させ、シリサイド膜１５４を形成する（図３−９）。金属膜としては、たとえばＮｉ，Ｃｏ，Ｗなどを例示することができる。この熱処理時には、半導体膜１５３と金属膜との界面からシリサイド化していくが、シリサイド相変化抑制膜１５２の存在によって、シリコンのシリサイド化が抑制される。つまり、シリサイド化が電極間絶縁膜１４まで到達せず、略シリサイド相変化抑制膜１５２の形成位置付近で止まる。その結果、シリサイド膜１５４の厚さを、メモリセル部の領域内で略均一に制御することができる。
【００３８】
その後、反応に寄与しなかった金属膜を除去し、メモリセルでは積層ゲート構造のビット線方向両側の半導体基板１０表面に、周辺回路ではゲート構造のチャネル長方向両側の半導体基板１０表面に、所定の導電型の不純物をイオン注入によって打ち込み、活性化させることで、図２に示される構造の不揮発性半導体記憶装置が得られる。
【００３９】
図４は、比較例による不揮発性半導体記憶装置を模式的に示す一部断面図である。ここでは、メモリセルのワード線方向の断面を示している。比較例の不揮発性半導体記憶装置は、制御ゲート電極１５は、Ｐ，Ａｓ，Ｂなどの不純物を添加した多結晶シリコン膜からなる半導体膜１５５をシリサイド化して形成され、半導体膜１５５とシリサイド膜１５４とが積層された構造を有する。なお、その他の構造は上記した第１の実施形態と同様であるので、同一の構成要素には同一の符号を付してその説明を省略している。
【００４０】
一般的なシリサイド形成プロセスにおいては、Ｐ，Ａｓ，Ｂなどのドーパントを含む半導体膜１５５を形成後、シリサイドプロセスにおいて一部をシリサイド化して、低抵抗な制御ゲート電極１５（ワード線）を形成する。しかし、シリサイド形成後の熱工程（たとえば、コンタクト形成後の活性化アニール処理工程や、コンタクト底のシリサイド形成アニール処理工程、ビットライン配線工程の側壁加工プロセスの熱工程など）で、熱が加わることで、シリサイド膜１５４が相変化（たとえば、ＮｉＳｉ→ＮｉＳｉ2化）する。この結果、体積変化が生じ、制御ゲート電極１５の下部にボイド７１が発生してしまうという問題点がある。特に、シリサイド膜１５４が電極間絶縁膜１４の近傍まで到達している場合には、ボイド７１が電極間絶縁膜１４まで掛かるため、ボイド７１によってカップリング比が低下し、書き込み不良をもたらす虞ある。また、図示していないが、周辺回路では、メモリセルに比して配線幅が広い故に、シリサイド膜１５４の膜厚はメモリセルの制御ゲート電極１５のシリサイド膜１５４に比して薄く形成される。このため、後熱工程によるアグロメレーション（断切れ）不良がより顕著に発生しやすい。
【００４１】
これに対して、第１の実施形態では、制御ゲート電極１５の中間層にシリサイド相変化抑制膜１５２を配置したので、制御ゲート電極１５のシリサイド相変化抑制膜１５２以下の多結晶シリコン膜のシリサイド化を抑制することができる。つまり、第１の実施形態では、シリサイド相変化抑制膜１５２を電極間絶縁膜１４よりも上部に設けることで、シリサイド化がシリサイド相変化抑制膜１５２の形成位置で止まり、シリサイド化が電極間絶縁膜１４まで到達しない。これによって、シリサイド膜１５４の厚さをメモリセル部の領域において略一定に保つことができる。また、シリサイド形成後の熱工程でのシリサイドを構成する原子のマイグレーション挙動が抑制されるので、シリサイド膜１５４の体積変化による制御ゲート電極１５の下部でのボイド７１の発生を抑制することができる。すなわち、シリサイド膜１５４とシリサイド相変化抑制膜１５２との間の界面を均一にし、シリサイド膜１５４の耐熱性を向上させて、後熱工程でもボイド７１やアグロメレーションの起こりにくい構造とすることができる。
【００４２】
なお、シリサイド相変化抑制膜１５２中のＣ，Ｆ，Ｎなどは、高濃度になるとドーパントの活性化率を下げ、空乏化の懸念がある。そのため、電極間絶縁膜１４に接する制御ゲート電極１５の最下層は、Ｐ，Ａｓ，Ｂなどを含む多結晶シリコン膜で構成される半導体膜１５１で形成して、空乏化の発生を抑制している。
【００４３】
（第２の実施形態）
図５は、第２の実施形態による不揮発性半導体記憶装置の構成の一例を模式的に示す断面図であり、（ａ）はメモリセルのワード線の延在方向に垂直な方向の断面図であり、（ｂ）は同じくメモリセルのワード線の延在方向の断面図であり、（ｃ）は周辺回路の電界効果型トランジスタの断面図である。なお、第２の実施形態では、メモリセルの制御ゲート電極１５、および周辺回路の制御ゲート電極１５に対応する部分の構造が第１の実施形態のものと異なるので、第１の実施形態と異なる部分について説明を行う。
【００４４】
メモリセルの制御ゲート電極１５は、図５（ａ）、（ｂ）に示されるように、半導体膜１５１とシリサイド膜１５６が順に積層された構造を有する。半導体膜１５１は、第１の実施形態と同様に、たとえば厚さ４０〜６０ｎｍのＰ，Ａｓ，Ｂなどの不純物を添加した多結晶シリコン膜などからなる。半導体膜１５１を構成するシリコン粒子の平均粒径は、２５０ｎｍ程度、またはそれ以上であることが多い。
【００４５】
また、シリサイド膜１５６は、Ｃ，Ｆ，Ｎなどのうちの少なくともいずれか１つの元素を含むシリサイド膜によって構成される。具体的には、Ｃ，Ｆ，Ｎなどのシリサイド相変化抑制不純物が添加された多結晶シリコン膜をシリサイド化した膜によって構成される。また、シリサイド膜１５６の厚さとして、たとえば２０ｎｍとすることができる。このシリサイド相変化抑制不純物は、第１の実施形態と同様に、シリサイド相変化反応を抑制し、かつシリサイド金属のマイグレーションを抑制する機能を有する。
【００４６】
また、周辺回路のゲート電極１６は、図５（ｃ）に示されるように、ゲート絶縁膜１２上に、浮遊ゲート電極膜１３、電極間絶縁膜１４、半導体膜１５１およびシリサイド膜１５６が順に積層した構造を有し、シリサイド膜１５６は、Ｃ，Ｆ，Ｎなどのシリサイド相変化抑制不純物を含むシリサイド膜によって構成される。
【００４７】
このように第２の実施形態では、制御ゲート電極１５またはゲート電極１６の上層側、または最表層にシリサイド相変化抑制不純物を導入する構造としている。この場合、シリサイド形成後のワード線（制御ゲート電極１５）を高抵抗化する虞があるが、シリサイド膜１５６のＣ，Ｆ，Ｎなどのシリサイド相変化抑制不純物濃度を１×１０21［atoms/cm3］以下に制限することで、シリサイド相変化抑制不純物を含まない場合のシリサイド膜の抵抗の１．５倍以下に抑えることができる。
【００４８】
なお、図では、半導体膜１５１上にシリサイド膜１５６が形成されている場合を示しているが、半導体膜１５１とシリサイド膜１５６との間にシリサイド相変化抑制不純物を含む多結晶シリコン膜で構成されるシリサイド相変化抑制膜が存在する構成でもよい。
【００４９】
つぎに、このような構造の不揮発性半導体記憶装置の製造方法について説明する。図６−１〜図６−９は、第２の実施形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である。これらの図において、（ａ）は、メモリセルのビット線方向の断面を示しており、（ｂ）は、メモリセルのワード線方向の断面を示しており、（ｃ）は、周辺回路の断面を示している。
【００５０】
まず、公知の方法で、シリコン基板などの半導体基板１０上に、ゲート絶縁膜１２、浮遊ゲート電極膜１３、マスク膜を積層する。ついで、メモリセルのマスク膜に、ビット線方向に延在するラインアンドスペース状のパターンを形成した後、マスク膜をマスクとしてＲＩＥ法などの異方性エッチング法によってメモリセルの浮遊ゲート電極膜１３とゲート絶縁膜１２をエッチングするとともに、半導体基板１０の所定の深さまでエッチングする。
【００５１】
その後、エッチングした領域にシリコン酸化膜などの素子分離絶縁膜１１を埋め込み、所定の深さまでエッチバックする。マスク膜を除去した後、半導体基板１０上の全面に、電極間絶縁膜１４および第１半導体膜１５１ａを順にＣＶＤ法などの成膜法によって形成する（図６−１）。ここで、第１半導体膜１５１ａとして、たとえばＰを含む多結晶シリコン膜を用いることができる。
【００５２】
ついで、第１半導体膜１５１ａ上にレジスト５１を塗布し、リソグラフィ技術によって周辺回路のゲート電極形成領域内の一部に開口５１ａを有するパターンを形成する（図６−２）。その後、このレジスト５１をマスクとして第１半導体膜１５１ａから浮遊ゲート電極膜１３の所定の深さまでをエッチングし、開口３１を形成する（図６−３）。
【００５３】
レジスト５１を除去した後、第１半導体膜１５１ａ上の全面に第２半導体膜１５１ｂとシリサイド相変化抑制膜１５２をＣＶＤ法などの成膜法によって順に形成する。このとき、周辺回路では、開口３１内を埋めるように第２半導体膜１５１ｂが形成される（図６−４）。第２半導体膜１５１ｂとして、たとえばＰを含む多結晶シリコン膜を用いることができる。また、第１半導体膜１５１ａと第２半導体膜１５１ｂとで半導体膜１５１が構成され、半導体膜１５１は、たとえば４０〜６０ｎｍの厚さとすることができる。一方のシリサイド相変化抑制膜１５２として、たとえば厚さ２０ｎｍのＣ，Ｆ，Ｎなどのシリサイド相変化抑制不純物を含む多結晶シリコン膜を用いることができ、多結晶シリコン膜の成膜時にＣ，Ｆ，Ｎなどのシリサイド相変化抑制不純物を導入することによって形成される。このとき、シリサイド相変化抑制不純物は、１×１０21［atom/cm3］以下となるように導入される。
【００５４】
ついで、シリサイド相変化抑制膜１５２上にマスク膜５２を形成した後、熱処理を行って半導体膜１５１およびシリサイド相変化抑制膜１５２を構成する結晶粒子を成長させる（図６−５）。たとえば、６００℃以上の温度で熱処理を行う。これによって、たとえば半導体膜１５１では、シリコン結晶粒子の粒径は３００ｎｍ程度となり、シリサイド相変化抑制膜１５２では、シリコン結晶粒子の粒径は、２００ｎｍ以下となる。シリサイド相変化抑制膜１５２のシリコン結晶粒子の粒径は、シリサイド相変化抑制不純物の濃度が高くなるほど小さくなる。なお、マスク膜５２は、シリサイド相変化抑制膜１５２からゲート絶縁膜１２を構成する材料との間でエッチング選択比を取れる材料によって構成され、たとえば後の工程でシリサイド相変化抑制膜１５２からゲート絶縁膜１２までをエッチングすることができる厚さを有するシリコン窒化膜などを用いることができる。
【００５５】
ついで、マスク膜５２上に図示しないレジストを塗布し、リソグラフィ技術によってメモリセル部ではワード線方向に延在するラインアンドスペース状のパターンを形成し、周辺回路では所定のゲート電極形状のパターンを形成する。その後、レジストのパターンをマスク膜５２に転写し、パターニングされたマスク膜５２を用いてＲＩＥ法などのエッチング法によってシリサイド相変化抑制膜１５２から浮遊ゲート電極膜１３までをエッチングする（図６−６）。これによって、メモリセルでは、素子分離絶縁膜１１間のチャネル領域上に、ゲート絶縁膜１２、浮遊ゲート電極膜１３、電極間絶縁膜１４、半導体膜１５１およびシリサイド相変化抑制膜１５２からなる積層ゲート構造が形成される。また、周辺回路では、チャネル領域上にゲート絶縁膜１２、浮遊ゲート電極膜１３、電極間絶縁膜１４、半導体膜１５１およびシリサイド相変化抑制膜１５２からなり、電極間絶縁膜１４に設けられた開口３１によって、浮遊ゲート電極膜１３と半導体膜１５１との間が接続された状態のゲート構造が形成される。その後、図示しないレジストを用いて周辺回路のゲート絶縁膜１２を所定形状にエッチングする。
【００５６】
ついで、エッチングした領域を埋め込むとともに、マスク膜５２の上面よりも高くなるように層間絶縁膜２１を形成した後、マスク膜５２をストッパとしてＣＭＰ法によってマスク膜５２の上面よりも高く形成された層間絶縁膜２１を除去する（図６−７）。層間絶縁膜２１として、たとえばシリコン酸化膜を例示することができる。その後、マスク膜５２をＲＩＥ法やウエット処理などの方法によって除去する（図６−８）。これによって、メモリセルと周辺回路では、シリサイド相変化抑制膜１５２が露出する。
【００５７】
ついで、半導体基板１０上の全面にシリコンと反応してシリサイド化する金属膜をスパッタ法などの成膜法で形成した後、熱処理を行ってシリサイド相変化抑制膜１５２をシリサイド化させ、シリサイド膜１５６を形成する（図６−９）。金属膜としては、たとえばＮｉ，Ｃｏ，Ｗなどを例示することができる。この熱処理時には、シリサイド相変化抑制膜１５２の上面側からシリサイド化していくが、シリサイド相変化抑制膜１５２ではシリコンのシリサイド化が抑制される。つまり、シリサイド化が半導体膜１５１との界面付近で止まる。その結果、シリサイド膜１５４の厚さを、メモリセル部の領域内で略均一に制御することができる。
【００５８】
その後、反応に寄与しなかった金属膜を除去し、メモリセルでは積層ゲート構造のビット線方向両側の半導体基板１０表面に、周辺回路ではゲート構造のチャネル長方向両側の半導体基板１０表面に、所定の導電型の不純物をイオン注入によって打ち込み、活性化させることで、図５に示される構造の不揮発性半導体記憶装置が得られる。
【００５９】
第２の実施形態では、メモリセルの制御ゲート電極１５の上層側と、周辺回路のゲート電極の上層側にシリサイド相変化抑制膜１５２をシリサイド化したシリサイド膜１５６を設けた。シリサイド相変化抑制不純物は、シリサイド膜１５６中に含まれると、シリサイド膜１５６の耐熱性を改善し、シリサイド膜１５６の凝集や収縮を生じにくくする。その結果、メモリセルよりもシリサイド膜厚の薄い周辺回路のシリサイド膜１５６の後熱工程でのアグロメーション（断切れ）耐性を向上させることができるという効果を有する。
【００６０】
（第３の実施形態）
図７は、第３の実施形態による不揮発性半導体記憶装置の構成の一例を模式的に示す断面図であり、（ａ）はメモリセルのワード線の延在方向に垂直な方向の断面図であり、（ｂ）は同じくメモリセルのワード線の延在方向の断面図であり、（ｃ）は周辺回路の電界効果型トランジスタの断面図である。なお、第３の実施形態では、メモリセルの制御ゲート電極１５、および周辺回路のゲート電極１６に対応する部分の構造が第１の実施形態のものと異なるので、第１の実施形態と異なる部分について説明を行う。
【００６１】
メモリセルの制御ゲート電極１５は、図７（ａ）、（ｂ）に示されるように、第１の実施形態のメモリセルの制御ゲート電極１５と同じ構造を有しているが、層間絶縁膜２１の上面は制御ゲート電極１５の上面よりも高く、たとえば５ｎｍ以上高く形成されている。
【００６２】
また、周辺回路のゲート電極１６は、図７（ｃ）に示されるように、ゲート絶縁膜１２上に、浮遊ゲート電極膜１３、電極間絶縁膜１４、半導体膜１５１、シリサイド相変化抑制膜１５２、半導体膜１５３およびシリサイド膜１５６が順に積層した構造を有し、シリサイド膜１５６は、Ｃ，Ｆ，Ｎなどのシリサイド相変化抑制不純物を含むシリサイド膜によって構成される。また、層間絶縁膜２１の上面はゲート電極１６の上面よりも低く形成されている。
【００６３】
このように第３の実施形態では、メモリセルの制御ゲート電極１５の中間層にシリサイド相変化抑制膜１５２を配置し、周辺回路のゲート電極１６の中間層にシリサイド相変化抑制膜１５２を配置するとともに、上層または最表層にシリサイド相変化抑制不純物を含むシリサイド膜１５６を配置する構造としている。
【００６４】
つぎに、このような構造の不揮発性半導体記憶装置の製造方法について説明する。図８−１〜図８−１１は、第３の実施形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である。これらの図において、（ａ）は、メモリセルのビット線方向の断面を示しており、（ｂ）は、メモリセルのワード線方向の断面を示しており、（ｃ）は、周辺回路の断面を示している。
【００６５】
まず、公知の方法で、シリコン基板などの半導体基板１０上に、ゲート絶縁膜１２、浮遊ゲート電極膜１３、マスク膜を積層する。ついで、メモリセルのマスク膜に、ビット線方向に延在するラインアンドスペース状のパターンを形成した後、マスク膜をマスクとしてＲＩＥ法などの異方性エッチング法によってメモリセルの浮遊ゲート電極膜１３とゲート絶縁膜１２をエッチングするとともに、半導体基板１０の所定の深さまでエッチングする。
【００６６】
その後、エッチングした領域にシリコン酸化膜などの素子分離絶縁膜１１を埋め込み、所定の深さまでエッチバックする。マスク膜を除去した後、半導体基板１０上の全面に、電極間絶縁膜１４、半導体膜１５１およびシリサイド相変化抑制膜１５２を順にＣＶＤ法などの成膜法によって形成する（図８−１）。ここで、半導体膜１５１として、たとえば２０〜４０ｎｍの厚さのＰを含む多結晶シリコン膜を用いることができる。また、シリサイド相変化抑制膜１５２として、たとえば厚さ２０ｎｍのＣ，Ｆ，Ｎなどのシリサイド相変化抑制不純物を含む多結晶シリコン膜を用いることができ、多結晶シリコン膜の成膜時にＣ，Ｆ，Ｎなどのシリサイド相変化抑制不純物を導入することによって形成される。このとき、シリサイド相変化抑制不純物は、１×１０20［atom/cm3］以上５×１０21［atom/cm3］以下となるように導入される。
【００６７】
ついで、シリサイド相変化抑制膜１５２上にレジスト５１を塗布し、リソグラフィ技術によって周辺回路のゲート電極形成領域内の一部に開口５１ａを有するパターンを形成する（図８−２）。その後、このレジスト５１をマスクとしてシリサイド相変化抑制膜１５２から浮遊ゲート電極膜１３の所定の深さまでをエッチングし、開口３１を形成する（図８−３）。
【００６８】
レジスト５１を除去した後、シリサイド相変化抑制膜１５２上の全面に半導体膜１５３とシリサイド相変化抑制膜１５７をＣＶＤ法などの成膜法によって順に形成する。このとき、周辺回路では、開口３１内を埋めるように半導体膜１５３が形成される（図８−４）。この半導体膜１５３として、たとえば４０〜６０ｎｍの厚さのＰを含む多結晶シリコン膜を用いることができる。また、シリサイド相変化抑制膜１５７として、たとえば厚さ２０ｎｍのＣ，Ｆ，Ｎなどのシリサイド相変化抑制不純物を含む多結晶シリコン膜を用いることができ、多結晶シリコン膜の成膜時にＣ，Ｆ，Ｎなどのシリサイド相変化抑制不純物を導入することによって形成される。このとき、シリサイド相変化抑制不純物は、１×１０21［atom/cm3］以下となるように導入される。
【００６９】
ついで、シリサイド相変化抑制膜１５７上にマスク膜５２を形成した後、熱処理を行って半導体膜１５１、シリサイド相変化抑制膜１５２、半導体膜１５３およびシリサイド相変化抑制膜１５７を構成する結晶粒子を成長させる（図８−５）。たとえば、６００℃以上の温度で熱処理を行う。これによって、たとえば半導体膜１５１，１５３では、シリコン結晶粒子の粒径は３００ｎｍ程度となり、シリサイド相変化抑制膜１５２，１５７では、シリコン結晶粒子の粒径は、２００ｎｍ以下となる。シリサイド相変化抑制膜１５２，１５７のシリコン結晶粒子の粒径は、シリサイド相変化抑制不純物の濃度が高くなるほど小さくなる。なお、マスク膜５２は、シリサイド相変化抑制膜１５７からゲート絶縁膜１２を構成する材料との間でエッチング選択比を取れる材料によって構成され、たとえば後の工程でシリサイド相変化抑制膜１５７からゲート絶縁膜１２までをエッチングすることができる厚さを有するシリコン窒化膜などを用いることができる。
【００７０】
ついで、マスク膜５２上に図示しないレジストを塗布し、リソグラフィ技術によってメモリセル部ではワード線方向に延在するラインアンドスペース状のパターンを形成し、周辺回路では所定のゲート電極形状のパターンを形成する。その後、レジストのパターンをマスク膜５２に転写し、パターニングされたマスク膜５２を用いてＲＩＥ法などのエッチング法によってシリサイド相変化抑制膜１５７から浮遊ゲート電極膜１３までをエッチングする（図８−６）。これによって、メモリセルでは、素子分離絶縁膜１１間のチャネル領域上に、ゲート絶縁膜１２、浮遊ゲート電極膜１３、電極間絶縁膜１４、半導体膜１５１、シリサイド相変化抑制膜１５２、半導体膜１５３およびシリサイド相変化抑制膜１５７からなる積層ゲート構造が形成される。また、周辺回路では、チャネル領域上にゲート絶縁膜１２、浮遊ゲート電極膜１３、電極間絶縁膜１４、半導体膜１５１、シリサイド相変化抑制膜１５２、半導体膜１５３およびシリサイド相変化抑制膜１５７からなり、電極間絶縁膜１４、半導体膜１５１およびシリサイド相変化抑制膜１５２に設けられた開口３１によって、浮遊ゲート電極膜１３と半導体膜１５３との間が接続された状態のゲート構造が形成される。その後、図示しないレジストを用いて周辺回路のゲート絶縁膜１２を所定形状にエッチングする。
【００７１】
ついで、エッチングした領域を埋め込むとともに、マスク膜５２の上面よりも高くなるように層間絶縁膜２１を形成した後、マスク膜５２をストッパとしてＣＭＰ法によってマスク膜５２の上面よりも高く形成された層間絶縁膜２１を除去する（図８−７）。層間絶縁膜２１として、たとえばシリコン酸化膜を例示することができる。その後、マスク膜５２をＲＩＥ法やウエット処理などの方法によって除去する（図８−８）。これによって、メモリセルと周辺回路では、シリサイド相変化抑制膜１５７の上面が露出する。
【００７２】
ついで、半導体基板１０上の全面にレジスト５３を塗布し、リソグラフィ技術によって周辺回路のみレジスト５３で被覆されるようにパターニングを行う（図８−９）。その後、ＲＩＥ法やＣＤＥ（Chemical Dry Etching）法などを用いてエッチバックを行い、メモリセルの制御ゲート電極１５の最表層のシリサイド相変化抑制膜１５７を除去する（図８−１０）。これによって、メモリセルの制御ゲート電極１５の最上層は半導体膜１５３となり、周辺回路のゲート電極の最上層はシリサイド相変化抑制膜１５７となる。
【００７３】
レジスト５３を除去した後、半導体基板１０上の全面にシリコンと反応してシリサイド化する金属膜をスパッタ法などの成膜法で形成した後、熱処理を行ってメモリセルでは半導体膜１５３をシリサイド化させ、シリサイド膜１５４を形成し、周辺回路ではシリサイド相変化抑制膜１５７またはこれに加えて半導体膜１５３をシリサイド化させ、シリサイド膜１５６を形成する（図８−１１）。金属膜としては、たとえばＮｉ，Ｃｏ，Ｗなどを例示することができる。この熱処理時には、半導体膜１５３の上面側からシリサイド化していくが、メモリセルでは、制御ゲート電極１５の中間付近に存在するシリサイド相変化抑制膜１５２付近でシリサイド化が抑制される。つまり、シリサイド化が電極間絶縁膜１４まで到達せず、略シリサイド相変化抑制膜１５２の形成位置付近で止まる。その結果、シリサイド膜１５４の厚さを、メモリセル部の領域内で略均一に制御することができる。また、周辺回路では、シリサイド相変化抑制膜１５２またはシリサイド相変化抑制膜１５２と半導体膜１５３の一部がシリサイド化される。
【００７４】
その後、反応に寄与しなかった金属膜を除去し、メモリセルでは積層ゲート構造のビット線方向両側の半導体基板１０表面に、周辺回路ではゲート構造のチャネル長方向両側の半導体基板１０表面に、所定の導電型の不純物をイオン注入によって打ち込み、活性化させることで、図７に示される構造の不揮発性半導体記憶装置が得られる。
【００７５】
第３の実施形態では、第１の実施形態と同様に、制御ゲート電極１５の中間層にシリサイド相変化抑制膜１５２を配置したので、制御ゲート電極１５を構成する多結晶シリコン層のシリサイド化を抑制し、シリサイド形成後の熱工程でのシリサイド膜の体積変化による制御ゲート電極１５の下部でのボイドの発生を抑制することができるとともに、シリサイド膜の厚さをメモリセル部の領域において略一定に保つことができる。また、周辺回路では、第２の実施形態と同様に、ゲート電極１６の上層側にシリサイド相変化抑制膜１５７をシリサイド化したシリサイド膜１５６を設けることによって、シリサイド膜１５６の耐熱性を改善し、シリサイド膜１５６の凝集や収縮を生じにくくする。その結果、メモリセルよりもシリサイド膜厚の薄い周辺回路のシリサイド膜１５６の後熱工程でのアグロメーション（断切れ）耐性を向上させることができるという効果を有する。
【００７６】
（第４の実施形態）
図９は、第４の実施形態による不揮発性半導体記憶装置の構成の一例を模式的に示す断面図であり、（ａ）はメモリセルのワード線の延在方向に垂直な方向の断面図であり、（ｂ）は同じくメモリセルのワード線の延在方向の断面図であり、（ｃ）は周辺回路の電界効果型トランジスタの断面図である。なお、第４の実施形態では、メモリセルの制御ゲート電極１５、および周辺回路の制御ゲート電極１５に対応する部分の構造が第１の実施形態のものと異なるので、第１の実施形態と異なる部分について説明を行う。
【００７７】
メモリセルの制御ゲート電極１５は、図９（ａ）、（ｂ）に示されるように、シリサイド相変化抑制膜１５２とシリサイド膜１５４が順に積層された構造を有する。シリサイド相変化抑制膜１５２は、たとえば厚さ１０〜６０ｎｍのＣ，Ｆ，Ｎなどのシリサイド相変化抑制不純物を含むシリサイド膜によって構成される。シリサイド相変化抑制膜１５２を構成するシリコン粒子の平均粒径は、２００ｎｍ以下であることが望ましい。このシリサイド相変化抑制不純物は、第１の実施形態と同様に、シリサイド相変化反応を抑制し、かつシリサイド金属のマイグレーションを抑制する機能を有する。
【００７８】
また、シリサイド膜１５４は、シリサイド相変化抑制膜１５２上に形成され、たとえば厚さ４０〜６０ｎｍのニッケルシリサイド膜やコバルトシリサイド膜などのシリサイド膜からなる。シリサイド膜１５４は、シリサイド相変化抑制膜１５２側でシリサイド相変化抑制不純物濃度が高い層からなり、上面側ではシリサイド相変化抑制不純物がほとんど入っていない層からなる。
【００７９】
また、周辺回路のゲート電極１６は、図５（ｃ）に示されるように、ゲート絶縁膜１２上に、浮遊ゲート電極膜１３、電極間絶縁膜１４、シリサイド相変化抑制膜１５２、半導体膜１５３およびシリサイド膜１５４が順に積層した構造を有する。
【００８０】
このように、第４の実施形態では、シリサイド相変化抑制膜１５２を電極間絶縁膜１４の直上に配置することで、シリサイド膜１５４が電極間絶縁膜１４近傍まで到達してしまう場合でも、後熱工程でのシリサイドのボイド発生を抑制することができる。
【００８１】
つぎに、このような構造の不揮発性半導体記憶装置の製造方法について説明する。図１０−１〜図１０−４は、第４の実施形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である。これらの図において、（ａ）は、メモリセルのビット線方向の断面を示しており、（ｂ）は、メモリセルのワード線方向の断面を示しており、（ｃ）は、周辺回路の断面を示している。
【００８２】
まず、公知の方法で、シリコン基板などの半導体基板１０上に、ゲート絶縁膜１２、浮遊ゲート電極膜１３、マスク膜を積層する。ついで、メモリセルのマスク膜に、ビット線方向に延在するラインアンドスペース状のパターンを形成した後、マスク膜をマスクとしてＲＩＥ法などの異方性エッチング法によってメモリセルの浮遊ゲート電極膜１３とゲート絶縁膜１２をエッチングするとともに、半導体基板１０の所定の深さまでエッチングする。
【００８３】
その後、エッチングした領域にシリコン酸化膜などの素子分離絶縁膜１１を埋め込み、所定の深さまでエッチバックする。マスク膜を除去した後、半導体基板１０上の全面に、電極間絶縁膜１４、シリサイド相変化抑制膜１５２および半導体膜１５３ａを順にＣＶＤ法などの成膜法によって形成する（図１０−１）。ここで、シリサイド相変化抑制膜１５２として、たとえば厚さ１０〜６０ｎｍのＣ，Ｆ，Ｎなどのシリサイド相変化抑制不純物を含む多結晶シリコン膜を用いることができ、多結晶シリコン膜の成膜時にＣ，Ｆ，Ｎなどのシリサイド相変化抑制不純物を導入することによって形成される。このとき、シリサイド相変化抑制不純物は、１×１０20［atom/cm3］以上５×１０21［atom/cm3］以下となるように導入される。また、半導体膜１５３ａとして、たとえばＰを含む多結晶シリコン膜を用いることができる。
【００８４】
ついで、半導体膜１５３ａ上にレジスト５１を塗布し、リソグラフィ技術によって周辺回路のゲート電極形成領域内の一部に開口５１ａを有するパターンを形成する（図１０−２）。その後、このレジスト５１をマスクとして半導体膜１５３ａから浮遊ゲート電極膜１３の所定の深さまでをエッチングし、開口３１を形成する（図１０−３）。
【００８５】
レジスト５１を除去した後、半導体膜１５３ａ上の全面に半導体膜１５３ｂをＣＶＤ法などの成膜法によって形成する。このとき、周辺回路では、開口３１内を埋めるように半導体膜１５３ｂが形成される（図１０−４）。半導体膜１５３ｂとしてたとえばＰを含む多結晶シリコン膜を用いることができる。なお、半導体膜１５３ａと半導体膜１５３ｂと合わせて、たとえば２０〜４０ｎｍの厚さの半導体膜１５３とすることができる。
【００８６】
その後は、第１の実施形態の図３−５以降の処理、または第２の実施形態の図６−５以降の処理と同様の処理を行うことによって、図９に示される不揮発性半導体記憶装置が得られる。
【００８７】
第４の実施形態では、制御ゲート電極１５の最下層（電極間絶縁膜１４直上）のみに、シリサイド相変化抑制膜１５２を予め配置したので、シリサイド膜１５４が電極間絶縁膜１４の近傍まで到達した場合でも、後熱工程でのシリサイド膜１５４のボイド生成を抑制することができる。また、シリサイド相変化抑制膜１５２は耐酸化性が強いため、電極間絶縁膜１４へのバーズビークの生成を抑制でき、カップリング比の向上が期待できる。ただし、シリサイド相変化抑制膜１５２のＣ，Ｆ，Ｎなどのシリサイド相変化抑制不純物濃度は、５×１０20［atoms/cm3］以下にされる。これによって、電極間絶縁膜１４直上のドーパントの活性化率が低下してしまうことや、空乏化しやすくなることを抑えることができる。
【符号の説明】
【００８８】
１０…半導体基板、１１…素子分離絶縁膜、１２…ゲート絶縁膜、１３…浮遊ゲート電極膜、１４…電極間絶縁膜、１５…制御ゲート電極、１６…ゲート電極、１７…ソース／ドレイン領域、２１…層間絶縁膜、３１，５１ａ…開口、５１，５３…レジスト、５２…マスク膜、７１…ボイド、１５１，１５１ａ，１５１ｂ，１５３，１５３ａ，１５３ｂ，１５５…半導体膜、１５２，１５７…シリサイド相変化抑制膜、１５３Ａ…コンタクト部、１５４，１５６…シリサイド膜。
【特許請求の範囲】
【請求項１】
半導体基板上に、ゲート絶縁膜、浮遊ゲート電極膜、電極間絶縁膜および制御ゲート電極が順に積層されるメモリセルトランジスタを有する不揮発性半導体記憶装置において、
前記制御ゲート電極は、前記電極間絶縁膜上に、第１の半導体膜、シリサイド相変化抑制膜およびシリサイド膜を順に積層した構造を有し、
前記シリサイド相変化抑制膜は、Ｃ，Ｆ，Ｎのうちの少なくともいずれか１つの元素が、１×１０20〜５×１０21［atom/cm3］の濃度範囲で添加された多結晶シリコン膜によって構成されることを特徴とする不揮発性半導体記憶装置。
【請求項２】
半導体基板上に、ゲート絶縁膜、浮遊ゲート電極膜、電極間絶縁膜および制御ゲート電極が順に積層されるメモリセルトランジスタを有する不揮発性半導体記憶装置において、
前記制御ゲート電極は、前記電極間絶縁膜上に、第１の半導体膜およびシリサイド膜を順に積層した構造を有し、
前記シリサイド膜は、１×１０20〜５×１０21［atom/cm3］の濃度範囲のＣ，Ｆ，Ｎのうちの少なくともいずれか１つの元素を含むことを特徴とする不揮発性半導体記憶装置。
【請求項３】
半導体基板上に、前記ゲート絶縁膜、前記浮遊ゲート電極膜、前記電極間絶縁膜および前記制御ゲート電極が順に積層されるとともに、前記電極間絶縁膜に形成された開口部を介して前記制御ゲート電極が前記浮遊ゲート電極膜と接続される周辺回路の電界効果型トランジスタを、前記メモリセルトランジスタの形成位置以外にさらに有し、
前記周辺回路の電界効果型トランジスタの前記制御ゲート電極は、前記電極間絶縁膜上に、前記第１の半導体膜、前記シリサイド相変化抑制膜、第２の半導体膜および前記シリサイド膜を順に積層した構造を有し、
前記シリサイド相変化抑制膜は、Ｃ，Ｆ，Ｎのうちの少なくともいずれか１つの元素が、１×１０20〜５×１０21［atom/cm3］の濃度範囲で添加された多結晶シリコン膜によって構成されることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項４】
半導体基板上に、前記ゲート絶縁膜、前記浮遊ゲート電極膜、前記電極間絶縁膜および前記制御ゲート電極が順に積層されるとともに、前記電極間絶縁膜に形成された開口部を介して前記制御ゲート電極が前記浮遊ゲート電極膜と接続される周辺回路の電界効果型トランジスタを、前記メモリセルトランジスタの形成位置以外にさらに有し、
前記周辺回路の電界効果型トランジスタの前記制御ゲート電極は、前記電極間絶縁膜上に、前記第１の半導体膜および前記シリサイド膜を順に積層した構造を有し、
前記シリサイド膜は、１×１０20〜５×１０21［atom/cm3］の濃度範囲のＣ，Ｆ，Ｎのうちの少なくともいずれか１つの元素を含むことを特徴とする請求項２に記載の不揮発性半導体記憶装置。
【請求項５】
半導体基板上に、ゲート絶縁膜、浮遊ゲート電極膜、電極間絶縁膜および制御ゲート電極が順に積層されるメモリセルトランジスタを有する不揮発性半導体記憶装置において、
前記制御ゲート電極は、前記電極間絶縁膜上に、シリサイド相変化抑制膜およびシリサイド膜を順に積層した構造を有し、
前記シリサイド相変化抑制膜は、Ｃ，Ｆ，Ｎのうちの少なくともいずれか１つの元素が、１×１０20〜５×１０21［atom/cm3］の濃度範囲で添加された多結晶シリコン膜によって構成されることを特徴とする不揮発性半導体記憶装置。
【請求項６】
半導体基板上に、前記ゲート絶縁膜、前記浮遊ゲート電極膜、前記電極間絶縁膜および前記制御ゲート電極が順に積層されるとともに、前記電極間絶縁膜に形成された開口部を介して前記制御ゲート電極が前記浮遊ゲート電極膜と接続される周辺回路の電界効果型トランジスタを、前記メモリセルトランジスタの形成位置以外にさらに有し、
前記周辺回路の電界効果型トランジスタの前記制御ゲート電極は、前記電極間絶縁膜上に、前記シリサイド相変化抑制膜、半導体膜および前記シリサイド膜を順に積層した構造を有し、
前記シリサイド相変化抑制膜は、Ｃ，Ｆ，Ｎのうちの少なくともいずれか１つの元素が、１×１０20〜５×１０21［atom/cm3］の濃度範囲で添加された多結晶シリコン膜によって構成されることを特徴とする請求項５に記載の不揮発性半導体記憶装置。
【請求項７】
ゲート絶縁膜と浮遊ゲート電極膜が積層された半導体基板上に、電極間絶縁膜と所定の導電型の不純物を含む第１の多結晶シリコン膜を形成する第１工程と、
前記第１の多結晶シリコン膜上に、気相成長法を用いて、Ｃ，Ｆ，Ｎのうちの少なくともいずれか１つの元素が、１×１０20〜５×１０21［atom/cm3］の濃度範囲で添加された第２の多結晶シリコン膜を形成する第２の工程と、
前記第２の多結晶シリコン膜上にマスク膜を形成した後、熱処理を行う第３の工程と、
前記マスク膜を所定の形状にパターニングする第４の工程と、
前記マスク膜をマスクとして前記第２の多結晶シリコン膜から前記浮遊ゲート電極膜までをエッチングする第５の工程と、
前記エッチングした領域に層間絶縁膜を埋め込む第６の工程と、
前記マスク膜を除去した後、前記第２の多結晶シリコン膜上にシリコンと反応してシリサイドを形成する金属膜を形成する第７の工程と、
熱処理を行って、前記第２の多結晶シリコン膜をシリサイド化する第８の工程と、
を含むことを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項１】
半導体基板上に、ゲート絶縁膜、浮遊ゲート電極膜、電極間絶縁膜および制御ゲート電極が順に積層されるメモリセルトランジスタを有する不揮発性半導体記憶装置において、
前記制御ゲート電極は、前記電極間絶縁膜上に、第１の半導体膜、シリサイド相変化抑制膜およびシリサイド膜を順に積層した構造を有し、
前記シリサイド相変化抑制膜は、Ｃ，Ｆ，Ｎのうちの少なくともいずれか１つの元素が、１×１０20〜５×１０21［atom/cm3］の濃度範囲で添加された多結晶シリコン膜によって構成されることを特徴とする不揮発性半導体記憶装置。
【請求項２】
半導体基板上に、ゲート絶縁膜、浮遊ゲート電極膜、電極間絶縁膜および制御ゲート電極が順に積層されるメモリセルトランジスタを有する不揮発性半導体記憶装置において、
前記制御ゲート電極は、前記電極間絶縁膜上に、第１の半導体膜およびシリサイド膜を順に積層した構造を有し、
前記シリサイド膜は、１×１０20〜５×１０21［atom/cm3］の濃度範囲のＣ，Ｆ，Ｎのうちの少なくともいずれか１つの元素を含むことを特徴とする不揮発性半導体記憶装置。
【請求項３】
半導体基板上に、前記ゲート絶縁膜、前記浮遊ゲート電極膜、前記電極間絶縁膜および前記制御ゲート電極が順に積層されるとともに、前記電極間絶縁膜に形成された開口部を介して前記制御ゲート電極が前記浮遊ゲート電極膜と接続される周辺回路の電界効果型トランジスタを、前記メモリセルトランジスタの形成位置以外にさらに有し、
前記周辺回路の電界効果型トランジスタの前記制御ゲート電極は、前記電極間絶縁膜上に、前記第１の半導体膜、前記シリサイド相変化抑制膜、第２の半導体膜および前記シリサイド膜を順に積層した構造を有し、
前記シリサイド相変化抑制膜は、Ｃ，Ｆ，Ｎのうちの少なくともいずれか１つの元素が、１×１０20〜５×１０21［atom/cm3］の濃度範囲で添加された多結晶シリコン膜によって構成されることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項４】
半導体基板上に、前記ゲート絶縁膜、前記浮遊ゲート電極膜、前記電極間絶縁膜および前記制御ゲート電極が順に積層されるとともに、前記電極間絶縁膜に形成された開口部を介して前記制御ゲート電極が前記浮遊ゲート電極膜と接続される周辺回路の電界効果型トランジスタを、前記メモリセルトランジスタの形成位置以外にさらに有し、
前記周辺回路の電界効果型トランジスタの前記制御ゲート電極は、前記電極間絶縁膜上に、前記第１の半導体膜および前記シリサイド膜を順に積層した構造を有し、
前記シリサイド膜は、１×１０20〜５×１０21［atom/cm3］の濃度範囲のＣ，Ｆ，Ｎのうちの少なくともいずれか１つの元素を含むことを特徴とする請求項２に記載の不揮発性半導体記憶装置。
【請求項５】
半導体基板上に、ゲート絶縁膜、浮遊ゲート電極膜、電極間絶縁膜および制御ゲート電極が順に積層されるメモリセルトランジスタを有する不揮発性半導体記憶装置において、
前記制御ゲート電極は、前記電極間絶縁膜上に、シリサイド相変化抑制膜およびシリサイド膜を順に積層した構造を有し、
前記シリサイド相変化抑制膜は、Ｃ，Ｆ，Ｎのうちの少なくともいずれか１つの元素が、１×１０20〜５×１０21［atom/cm3］の濃度範囲で添加された多結晶シリコン膜によって構成されることを特徴とする不揮発性半導体記憶装置。
【請求項６】
半導体基板上に、前記ゲート絶縁膜、前記浮遊ゲート電極膜、前記電極間絶縁膜および前記制御ゲート電極が順に積層されるとともに、前記電極間絶縁膜に形成された開口部を介して前記制御ゲート電極が前記浮遊ゲート電極膜と接続される周辺回路の電界効果型トランジスタを、前記メモリセルトランジスタの形成位置以外にさらに有し、
前記周辺回路の電界効果型トランジスタの前記制御ゲート電極は、前記電極間絶縁膜上に、前記シリサイド相変化抑制膜、半導体膜および前記シリサイド膜を順に積層した構造を有し、
前記シリサイド相変化抑制膜は、Ｃ，Ｆ，Ｎのうちの少なくともいずれか１つの元素が、１×１０20〜５×１０21［atom/cm3］の濃度範囲で添加された多結晶シリコン膜によって構成されることを特徴とする請求項５に記載の不揮発性半導体記憶装置。
【請求項７】
ゲート絶縁膜と浮遊ゲート電極膜が積層された半導体基板上に、電極間絶縁膜と所定の導電型の不純物を含む第１の多結晶シリコン膜を形成する第１工程と、
前記第１の多結晶シリコン膜上に、気相成長法を用いて、Ｃ，Ｆ，Ｎのうちの少なくともいずれか１つの元素が、１×１０20〜５×１０21［atom/cm3］の濃度範囲で添加された第２の多結晶シリコン膜を形成する第２の工程と、
前記第２の多結晶シリコン膜上にマスク膜を形成した後、熱処理を行う第３の工程と、
前記マスク膜を所定の形状にパターニングする第４の工程と、
前記マスク膜をマスクとして前記第２の多結晶シリコン膜から前記浮遊ゲート電極膜までをエッチングする第５の工程と、
前記エッチングした領域に層間絶縁膜を埋め込む第６の工程と、
前記マスク膜を除去した後、前記第２の多結晶シリコン膜上にシリコンと反応してシリサイドを形成する金属膜を形成する第７の工程と、
熱処理を行って、前記第２の多結晶シリコン膜をシリサイド化する第８の工程と、
を含むことを特徴とする不揮発性半導体記憶装置の製造方法。
【図１】
【図２】
【図３−１】
【図３−２】
【図３−３】
【図３−４】
【図３−５】
【図３−６】
【図３−７】
【図３−８】
【図３−９】
【図４】
【図５】
【図６−１】
【図６−２】
【図６−３】
【図６−４】
【図６−５】
【図６−６】
【図６−７】
【図６−８】
【図６−９】
【図７】
【図８−１】
【図８−２】
【図８−３】
【図８−４】
【図８−５】
【図８−６】
【図８−７】
【図８−８】
【図８−９】
【図８−１０】
【図８−１１】
【図９】
【図１０−１】
【図１０−２】
【図１０−３】
【図１０−４】
【図２】
【図３−１】
【図３−２】
【図３−３】
【図３−４】
【図３−５】
【図３−６】
【図３−７】
【図３−８】
【図３−９】
【図４】
【図５】
【図６−１】
【図６−２】
【図６−３】
【図６−４】
【図６−５】
【図６−６】
【図６−７】
【図６−８】
【図６−９】
【図７】
【図８−１】
【図８−２】
【図８−３】
【図８−４】
【図８−５】
【図８−６】
【図８−７】
【図８−８】
【図８−９】
【図８−１０】
【図８−１１】
【図９】
【図１０−１】
【図１０−２】
【図１０−３】
【図１０−４】
【公開番号】特開２０１２−３８９３４（Ｐ２０１２−３８９３４Ａ）
【公開日】平成２４年２月２３日（２０１２．２．２３）
【国際特許分類】
【出願番号】特願２０１０−１７７９９０（Ｐ２０１０−１７７９９０）
【出願日】平成２２年８月６日（２０１０．８．６）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２４年２月２３日（２０１２．２．２３）
【国際特許分類】
【出願日】平成２２年８月６日（２０１０．８．６）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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