フラッシュメモリ素子及びその製造方法
【課題】本発明は、フローティングゲートを多層の導電膜が積層された構造で形成して隣接するメモリセル間の干渉現象を減少させることが出来るフラッシュメモリ素子の製造方法を提供することを可能にすることを目的としている。
【解決手段】 半導体基板上にトンネル絶縁膜及び非晶質の第１の導電膜を形成する段階と、非晶質の第１の導電膜を結晶質の第１の導電膜に変形させるための熱処理工程を行う段階と、結晶質の第１の導電膜上に第２の導電膜を形成する段階と、第２の導電膜をパターニングする第１のエッチング工程を行う段階と、結晶質の第１の導電膜上の酸化膜を除去するための第２のエッチング工程を行う段階と、非晶質の第１の導電膜をパターニングする第３のエッチング工程を行う段階とを含むことを特徴とする。
【解決手段】 半導体基板上にトンネル絶縁膜及び非晶質の第１の導電膜を形成する段階と、非晶質の第１の導電膜を結晶質の第１の導電膜に変形させるための熱処理工程を行う段階と、結晶質の第１の導電膜上に第２の導電膜を形成する段階と、第２の導電膜をパターニングする第１のエッチング工程を行う段階と、結晶質の第１の導電膜上の酸化膜を除去するための第２のエッチング工程を行う段階と、非晶質の第１の導電膜をパターニングする第３のエッチング工程を行う段階とを含むことを特徴とする。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、フラッシュメモリ素子の製造方法に関するものであり、特にフローティングゲートのパターニング工程を改善してフローティングゲートを容易に形成するフラッシュメモリ素子の製造方法に関するものである。
【背景技術】
【０００２】
半導体メモリ素子の集積度が増加するにつれてゲートの幅だけでなく、ゲート間の間隔も狭くなっている。このように微細なパターンを形成するためには、半導体メモリ素子の形成工程も開発されているが、フラッシュメモリ素子を例とすれば、次の通りである。
【０００３】
半導体基板上にトンネル絶縁膜(周辺回路領域にはゲート絶縁膜)を形成し、フローティングゲート用導電膜を形成した後、エッチング工程を実施して素子分離用トレンチを形成する。トレンチの内部に素子分離膜を形成し、素子分離膜及びフローティングゲート用導電膜の表面に沿って誘電体膜を形成する。誘電体膜の上部にコントロールゲート用導電膜を形成し、ゲートパターニング工程のためのハードマスク膜及びフォトレジストパターンを形成する。フォトレジストパターンに沿ってハードマスク膜をパターニングし、パターニングされたハードマスク膜パターンに沿ってコントロールゲート用導電膜、誘電体膜、フローティングゲート用導電膜及びトンネル絶縁膜(ゲート絶縁膜)を順次パターニングする。
【０００４】
しかし、半導体メモリ素子の集積度が増加するにつれてフローティングゲート間の間隔がより狭くなり、これによりメモリセル間の干渉現象が発生することがある。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明がなそうとする技術的課題は、フローティングゲートを多層の導電膜が積層された構造で形成して隣接するメモリセル間の干渉現象を減少させる。
【０００６】
また、多層の導電膜をパターニングする工程時に、Ｆ(fluorine；フッ素)が含まれたガスを用いてエッチング工程を行うことにより、フローティングゲートの下部が上部に比べて広くなる現象を防止することができる。
【課題を解決するための手段】
【０００７】
本発明によるフラッシュメモリ素子の製造方法は、半導体基板上にトンネル絶縁膜及び非晶質の第１の導電膜を形成する。非晶質の第１の導電膜を結晶質の第１の導電膜に変形させるための熱処理工程を行う。結晶質の第１の導電膜上に第２の導電膜を形成する。第２の導電膜をパターニングする第１のエッチング工程を行う。結晶質の第１の導電膜上の酸化膜を除去するための第２のエッチング工程を行う。非晶質の第１の導電膜をパターニングする第３のエッチング工程を行う段階を含むフラッシュメモリ素子の製造方法からなる。
【０００８】
非晶質の第１の導電膜は、アンドープトポリシリコン膜で形成し、結晶質の第１の導電膜はアンドープトポリシリコン膜である。
【０００９】
第２の導電膜は、ドープトポリシリコン膜で形成し、非晶質の第１の導電膜は２００Å〜４００Åの厚さで形成する。
【００１０】
結晶質の第１の導電膜は１Å〜５０Åの厚さで形成し、第２の導電膜は３００Å〜７００Åの厚さで形成する。
【００１１】
第１のエッチング工程〜第３のエッチング工程は、乾式エッチング工程で行い、第１のエッチング工程及び第３のエッチング工程はＨＢｒ（臭化水素）及びＯ２（酸素）の混合ガスまたはＨＢｒ、Ｃｌ２（塩素）及びＯ２の混合ガスを用いてプラズマを発生させて行う。
【００１２】
第２のエッチング工程は、Ｆ(fluorine；フッ素)ガスまたはＦを含むガスを用いてプラズマを発生させて行う。この時、Ｆを含むガスはＣｘＦｙ(フッ化炭素ガス)、ＳＦ６(六フッ化硫黄ガス)またはＮＦ３（三フッ化窒素ガス）のガスである。
【００１３】
第１のエッチング工程を行う前に、第２の導電膜上の酸化膜を除去するために、第４のエッチング工程を追加で行う。第４のエッチング工程は、Ｆ(fluorine；フッ素)ガスまたはＦを含むガスを用いてプラズマを発生させる乾式エッチング工程で行う。この時、Ｆを含むガスはＣｘＦｙ、ＳＦ６、ＮＦ３のガスである。
【００１４】
本発明によるフラッシュメモリ素子は、半導体基板上に形成されたトンネル絶縁膜を含む。トンネル絶縁膜上に形成された第１の導電膜及び第２の導電膜を含む。第２の導電膜上に形成された誘電体膜及び第３の導電膜を含むフラッシュメモリ素子からなる。
【００１５】
第１の導電膜はアンドープトポリシリコン膜で形成され、第１の導電膜の上部は結晶化された第１の導電膜である。第２の導電膜はドープトポリシリコン膜で形成される。
【発明の効果】
【００１６】
本発明は、フローティングゲートを多層の導電膜が積層された構造で形成することにより、隣接するメモリセル間の干渉現象を減少させることができる。
【００１７】
また、多層の導電膜をパターニングする工程時に、界面に酸化膜が形成される場合、Ｆが含まれたガスを用いて酸化膜を除去することにより、フローティングゲートの下部が上部に比べて広くなる現象を防止することができるため、メモリセル間の干渉現象をさらに減少させることができる。
【発明を実施するための最良の形態】
【００１８】
以下、添付した図面を参照し、本発明の望ましい実施例を説明する。しかし、本発明は、以下に開示される実施例により限定されるものではなく、互いに異なる多様な形態で具現されることができ、単に本実施例は、本発明の開示が完全であるようにして通常の知識を有する者に発明の範疇を完全に知らせるために提供されるものである。
【００１９】
図１及び図２は、本発明によるフラッシュメモリ素子及びその製造方法を説明するための断面図である。
【００２０】
図１（ａ）を参照すれば、セル領域及び周辺回路領域を含む半導体基板100が提供される。半導体基板100のセル領域上にはトンネル絶縁膜102aを形成し、周辺回路領域上にはトンネル絶縁膜102aより厚いゲート絶縁膜102bを形成する。トンネル絶縁膜102a及びゲート絶縁膜102b上にフローティングゲート用第１の導電膜104を形成する。第１の導電膜104はメモリセルのしきい値電圧変化を抑制するためにアンドープト非晶質ポリシリコン(undoped amorphous poly-silicon)膜で形成し、２００Å〜４００Åの厚さで形成することが望ましい。
【００２１】
第１の導電膜104を形成した後、電気的特性を向上させるための熱処理工程を行う。熱処理工程を行うことにより、第１の導電膜104の上部は結晶化(crystallization)され、結晶質の第２の導電膜104aに変形される（尚、請求項１では第２の導電膜104aを「第１の導電膜」と表現している）。例えば、第２の導電膜104aは、第１の導電膜104の上部から１Å〜５０Åの深さで形成できる。この時、熱処理工程により結晶化された第２の導電膜104aの上部表面が酸化して酸化膜が形成されることがあるが、これに対するパターニング工程は図１（ｃ）で後述する。
【００２２】
次いで、第２の導電膜104aの上部に第３の導電膜106を形成する（尚、請求項１では第３の導電膜106を「第２の導電膜」と表現している）。第３の導電膜106はドープトポリシリコン(doped poly-silicon)膜で形成することが望ましく、３００Å〜７００Åの厚さで形成することができる。第３の導電膜106の上部にハードマスク膜及び素子分離領域が開放されたフォトレジストパターン118を形成する。例えば、ハードマスク膜は、第１〜第４のハードマスク膜108，110，112，114を順次積層して形成することができる。第１のハードマスク膜108は窒化膜で形成することができ、第２のハードマスク膜110は酸化膜で形成することができ、第３のハードマスク膜112は非晶質カーボン膜で形成することができる。第４のハードマスク膜114は酸化窒化膜で形成することができ、第４のハードマスク膜114とフォトレジストパターン118との間に露光工程を容易に行うための反射防止膜116を形成することができる。
【００２３】
図１（ｂ）を参照すれば、フォトレジストパターン(図１（ａ）の118)に沿ってエッチング工程を行って反射防止膜(図１（ａ）の116)、第４のハードマスク膜114及び第３のハードマスク膜(図１（ａ）の112)をパターニングし、フォトレジストパターン(図１（ａ）の118)、反射防止膜(図１（ａ）の116)及び第４のハードマスク膜(図１（ａ）の114)を除去する。第３のハードマスク膜(図１（ａ）の112)のパターンに沿って第２のハードマスク膜110をパターニングし、第３のハードマスク膜(図１（ａ）の112)のパターンを除去する。次いで、第２のハードマスク膜110のパターンに沿って第１のハードマスク膜108をパターニングして第３の導電膜106を露出させる。
【００２４】
図１（ｃ）を参照すれば、第３の導電膜106の上部にエッチング選択比が異なる酸化膜が形成されていれば、下部の導電膜をエッチングするのが困難になるため、酸化膜(図示せず)を除去するための第１のエッチング工程を行うことが望ましい。第１のエッチング工程は、乾式エッチング工程で行うことができる。乾式エッチング工程は、Ｆ(fluorine；フッ素)ガスを用いるプラズマまたはＦを含むガスを用いるプラズマを発生させて行うことが望ましい。例えば、Ｆを含むガスはＣｘＦｙ、ＳＦ６またはＮＦ３を用いることができる。即ち、第３の導電膜106（請求項１で表現した「第２の導電膜」）をパターニングするエッチング工程（請求項１で表現した「第１のエッチング工程」）を行う前に、第３の導電膜106（請求項１で表現した「第２の導電膜」）上の酸化膜を除去するためにエッチング工程（請求項１で表現した「第４のエッチング工程」）を追加で行う。
【００２５】
次いで、第３の導電膜106をパターニングする第２のエッチング工程を行う。第２のエッチング工程は、乾式エッチング工程で行うことができる。乾式エッチング工程は、ＨＢｒ及びＯ２の混合ガスまたはＨＢｒ、Ｃｌ２及びＯ２の混合ガスを用いてプラズマを発生させて行うことが望ましい。第３の導電膜106をパターニングして第２の導電膜104aを露出させる。
【００２６】
図２（ａ）を参照すれば、第１の導電膜104の熱処理工程時に形成できる酸化膜を除去するための第３のエッチング工程を行う。第３のエッチング工程は、乾式エッチング工程で行うことができる。乾式エッチング工程は、Ｆ(fluorine；フッ素)ガスまたはＦを含むガスを用いるプラズマを発生させて行うことが望ましい。例えば、Ｆを含むガスとしてＣｘＦｙ、ＳＦ６またはＮＦ３のガスを用いることができる。この時、露出された酸化膜を完全に除去するために、第２の導電膜104aが露出されるようにエッチング工程を行うことが望ましい。例えば、第３のエッチング工程は、露出された表面から１Å〜１００Åの深さが除去されるように行って第２の導電膜104aまたは第１の導電膜104を露出させることができる。
【００２７】
次いで、第２の導電膜104aまたは第１の導電膜104を順次パターニングする第４のエッチング工程を行う。第４のエッチング工程は、乾式エッチング工程で行うことができる。乾式エッチング工程は、ＨＢｒ及びＯ２の混合ガスまたはＨＢｒ、Ｃｌ２及びＯ２の混合ガスを用いてプラズマを発生させて行うことが望ましい。第４のエッチング工程時に、下部のトンネル絶縁膜102a及びゲート絶縁膜102bに対して第１の導電膜104のエッチング選択比が２０：１になるようにエッチング工程を行うことにより半導体基板100の損傷を防止することができる。
【００２８】
図２（ｂ）を参照すれば、露出されたトンネル絶縁膜102a及びゲート絶縁膜102bをパターニングし、露出された半導体基板100を除去してトレンチ120を形成する。この時、第２のハードマスク膜(図２（ａ）の110)は全て除去されることができ、第２のハードマスク膜(図２（ａ）の110)が残留する場合には除去する。
【００２９】
図２（ｃ）を参照すれば、トレンチ(図２（ｂ）の120)内に素子分離膜122を形成し、第１のハードマスク膜(図２（ｂ）の108)を除去する。素子分離膜122のＥＦＨ(effective Feild oxide height)の調節をした後、素子分離膜122及びフローティングゲート105の表面に沿って誘電体膜124を形成する。誘電体膜124の上部にコントロールゲート用第４の導電膜126を形成する。即ち、半導体基板100上に形成されたトンネル絶縁膜102aと、該トンネル絶縁膜102a上に形成された第１の導電膜104及び第２の導電膜104aと、該第２の導電膜104a上に形成された誘電体膜124及び第３の導電膜106を含むフラッシュメモリ素子である。
【００３０】
これにより、フローティングゲート用導電膜の側面傾きが緩やかになるのを防止することができる。これにより、フローティングゲート105間の間隔を確保することができ、半導体基板100の損傷を防止することができる。
【００３１】
上記で説明した本発明の技術的思想は、望ましい実施例で具体的に記述されたが、上記実施例はその説明のためのものであり、その制限のためのものではないことに注意しなければならない。また、本発明は、本発明の技術分野の通常の専門家であれば、本発明の技術的思想の範囲内において多様な実施例が可能であることを理解することができるものである。
【産業上の利用可能性】
【００３２】
本発明の活用例として、フラッシュメモリ素子の製造方法に適用出来、特にフローティングゲートのパターニング工程を改善してフローティングゲートを容易に形成するフラッシュメモリ素子の製造方法に適用出来る。
【図面の簡単な説明】
【００３３】
【図１】本発明によるフラッシュメモリ素子及びその製造方法を説明するための断面図である。
【図２】本発明によるフラッシュメモリ素子及びその製造方法を説明するための断面図である。
【符号の説明】
【００３４】
100…半導体基板
102a…トンネル絶縁膜
102b…ゲート絶縁膜
104…第１の導電膜
104a…第２の導電膜
106…第３の導電膜
108…第１のハードマスク膜
110…第２のハードマスク膜
112…第３のハードマスク膜
114…第４のハードマスク膜
116…反射防止膜
118…フォトレジストパターン
120…トレンチ
122…素子分離膜
124…誘電体膜
126…第４の導電膜
【技術分野】
【０００１】
本発明は、フラッシュメモリ素子の製造方法に関するものであり、特にフローティングゲートのパターニング工程を改善してフローティングゲートを容易に形成するフラッシュメモリ素子の製造方法に関するものである。
【背景技術】
【０００２】
半導体メモリ素子の集積度が増加するにつれてゲートの幅だけでなく、ゲート間の間隔も狭くなっている。このように微細なパターンを形成するためには、半導体メモリ素子の形成工程も開発されているが、フラッシュメモリ素子を例とすれば、次の通りである。
【０００３】
半導体基板上にトンネル絶縁膜(周辺回路領域にはゲート絶縁膜)を形成し、フローティングゲート用導電膜を形成した後、エッチング工程を実施して素子分離用トレンチを形成する。トレンチの内部に素子分離膜を形成し、素子分離膜及びフローティングゲート用導電膜の表面に沿って誘電体膜を形成する。誘電体膜の上部にコントロールゲート用導電膜を形成し、ゲートパターニング工程のためのハードマスク膜及びフォトレジストパターンを形成する。フォトレジストパターンに沿ってハードマスク膜をパターニングし、パターニングされたハードマスク膜パターンに沿ってコントロールゲート用導電膜、誘電体膜、フローティングゲート用導電膜及びトンネル絶縁膜(ゲート絶縁膜)を順次パターニングする。
【０００４】
しかし、半導体メモリ素子の集積度が増加するにつれてフローティングゲート間の間隔がより狭くなり、これによりメモリセル間の干渉現象が発生することがある。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明がなそうとする技術的課題は、フローティングゲートを多層の導電膜が積層された構造で形成して隣接するメモリセル間の干渉現象を減少させる。
【０００６】
また、多層の導電膜をパターニングする工程時に、Ｆ(fluorine；フッ素)が含まれたガスを用いてエッチング工程を行うことにより、フローティングゲートの下部が上部に比べて広くなる現象を防止することができる。
【課題を解決するための手段】
【０００７】
本発明によるフラッシュメモリ素子の製造方法は、半導体基板上にトンネル絶縁膜及び非晶質の第１の導電膜を形成する。非晶質の第１の導電膜を結晶質の第１の導電膜に変形させるための熱処理工程を行う。結晶質の第１の導電膜上に第２の導電膜を形成する。第２の導電膜をパターニングする第１のエッチング工程を行う。結晶質の第１の導電膜上の酸化膜を除去するための第２のエッチング工程を行う。非晶質の第１の導電膜をパターニングする第３のエッチング工程を行う段階を含むフラッシュメモリ素子の製造方法からなる。
【０００８】
非晶質の第１の導電膜は、アンドープトポリシリコン膜で形成し、結晶質の第１の導電膜はアンドープトポリシリコン膜である。
【０００９】
第２の導電膜は、ドープトポリシリコン膜で形成し、非晶質の第１の導電膜は２００Å〜４００Åの厚さで形成する。
【００１０】
結晶質の第１の導電膜は１Å〜５０Åの厚さで形成し、第２の導電膜は３００Å〜７００Åの厚さで形成する。
【００１１】
第１のエッチング工程〜第３のエッチング工程は、乾式エッチング工程で行い、第１のエッチング工程及び第３のエッチング工程はＨＢｒ（臭化水素）及びＯ２（酸素）の混合ガスまたはＨＢｒ、Ｃｌ２（塩素）及びＯ２の混合ガスを用いてプラズマを発生させて行う。
【００１２】
第２のエッチング工程は、Ｆ(fluorine；フッ素)ガスまたはＦを含むガスを用いてプラズマを発生させて行う。この時、Ｆを含むガスはＣｘＦｙ(フッ化炭素ガス)、ＳＦ６(六フッ化硫黄ガス)またはＮＦ３（三フッ化窒素ガス）のガスである。
【００１３】
第１のエッチング工程を行う前に、第２の導電膜上の酸化膜を除去するために、第４のエッチング工程を追加で行う。第４のエッチング工程は、Ｆ(fluorine；フッ素)ガスまたはＦを含むガスを用いてプラズマを発生させる乾式エッチング工程で行う。この時、Ｆを含むガスはＣｘＦｙ、ＳＦ６、ＮＦ３のガスである。
【００１４】
本発明によるフラッシュメモリ素子は、半導体基板上に形成されたトンネル絶縁膜を含む。トンネル絶縁膜上に形成された第１の導電膜及び第２の導電膜を含む。第２の導電膜上に形成された誘電体膜及び第３の導電膜を含むフラッシュメモリ素子からなる。
【００１５】
第１の導電膜はアンドープトポリシリコン膜で形成され、第１の導電膜の上部は結晶化された第１の導電膜である。第２の導電膜はドープトポリシリコン膜で形成される。
【発明の効果】
【００１６】
本発明は、フローティングゲートを多層の導電膜が積層された構造で形成することにより、隣接するメモリセル間の干渉現象を減少させることができる。
【００１７】
また、多層の導電膜をパターニングする工程時に、界面に酸化膜が形成される場合、Ｆが含まれたガスを用いて酸化膜を除去することにより、フローティングゲートの下部が上部に比べて広くなる現象を防止することができるため、メモリセル間の干渉現象をさらに減少させることができる。
【発明を実施するための最良の形態】
【００１８】
以下、添付した図面を参照し、本発明の望ましい実施例を説明する。しかし、本発明は、以下に開示される実施例により限定されるものではなく、互いに異なる多様な形態で具現されることができ、単に本実施例は、本発明の開示が完全であるようにして通常の知識を有する者に発明の範疇を完全に知らせるために提供されるものである。
【００１９】
図１及び図２は、本発明によるフラッシュメモリ素子及びその製造方法を説明するための断面図である。
【００２０】
図１（ａ）を参照すれば、セル領域及び周辺回路領域を含む半導体基板100が提供される。半導体基板100のセル領域上にはトンネル絶縁膜102aを形成し、周辺回路領域上にはトンネル絶縁膜102aより厚いゲート絶縁膜102bを形成する。トンネル絶縁膜102a及びゲート絶縁膜102b上にフローティングゲート用第１の導電膜104を形成する。第１の導電膜104はメモリセルのしきい値電圧変化を抑制するためにアンドープト非晶質ポリシリコン(undoped amorphous poly-silicon)膜で形成し、２００Å〜４００Åの厚さで形成することが望ましい。
【００２１】
第１の導電膜104を形成した後、電気的特性を向上させるための熱処理工程を行う。熱処理工程を行うことにより、第１の導電膜104の上部は結晶化(crystallization)され、結晶質の第２の導電膜104aに変形される（尚、請求項１では第２の導電膜104aを「第１の導電膜」と表現している）。例えば、第２の導電膜104aは、第１の導電膜104の上部から１Å〜５０Åの深さで形成できる。この時、熱処理工程により結晶化された第２の導電膜104aの上部表面が酸化して酸化膜が形成されることがあるが、これに対するパターニング工程は図１（ｃ）で後述する。
【００２２】
次いで、第２の導電膜104aの上部に第３の導電膜106を形成する（尚、請求項１では第３の導電膜106を「第２の導電膜」と表現している）。第３の導電膜106はドープトポリシリコン(doped poly-silicon)膜で形成することが望ましく、３００Å〜７００Åの厚さで形成することができる。第３の導電膜106の上部にハードマスク膜及び素子分離領域が開放されたフォトレジストパターン118を形成する。例えば、ハードマスク膜は、第１〜第４のハードマスク膜108，110，112，114を順次積層して形成することができる。第１のハードマスク膜108は窒化膜で形成することができ、第２のハードマスク膜110は酸化膜で形成することができ、第３のハードマスク膜112は非晶質カーボン膜で形成することができる。第４のハードマスク膜114は酸化窒化膜で形成することができ、第４のハードマスク膜114とフォトレジストパターン118との間に露光工程を容易に行うための反射防止膜116を形成することができる。
【００２３】
図１（ｂ）を参照すれば、フォトレジストパターン(図１（ａ）の118)に沿ってエッチング工程を行って反射防止膜(図１（ａ）の116)、第４のハードマスク膜114及び第３のハードマスク膜(図１（ａ）の112)をパターニングし、フォトレジストパターン(図１（ａ）の118)、反射防止膜(図１（ａ）の116)及び第４のハードマスク膜(図１（ａ）の114)を除去する。第３のハードマスク膜(図１（ａ）の112)のパターンに沿って第２のハードマスク膜110をパターニングし、第３のハードマスク膜(図１（ａ）の112)のパターンを除去する。次いで、第２のハードマスク膜110のパターンに沿って第１のハードマスク膜108をパターニングして第３の導電膜106を露出させる。
【００２４】
図１（ｃ）を参照すれば、第３の導電膜106の上部にエッチング選択比が異なる酸化膜が形成されていれば、下部の導電膜をエッチングするのが困難になるため、酸化膜(図示せず)を除去するための第１のエッチング工程を行うことが望ましい。第１のエッチング工程は、乾式エッチング工程で行うことができる。乾式エッチング工程は、Ｆ(fluorine；フッ素)ガスを用いるプラズマまたはＦを含むガスを用いるプラズマを発生させて行うことが望ましい。例えば、Ｆを含むガスはＣｘＦｙ、ＳＦ６またはＮＦ３を用いることができる。即ち、第３の導電膜106（請求項１で表現した「第２の導電膜」）をパターニングするエッチング工程（請求項１で表現した「第１のエッチング工程」）を行う前に、第３の導電膜106（請求項１で表現した「第２の導電膜」）上の酸化膜を除去するためにエッチング工程（請求項１で表現した「第４のエッチング工程」）を追加で行う。
【００２５】
次いで、第３の導電膜106をパターニングする第２のエッチング工程を行う。第２のエッチング工程は、乾式エッチング工程で行うことができる。乾式エッチング工程は、ＨＢｒ及びＯ２の混合ガスまたはＨＢｒ、Ｃｌ２及びＯ２の混合ガスを用いてプラズマを発生させて行うことが望ましい。第３の導電膜106をパターニングして第２の導電膜104aを露出させる。
【００２６】
図２（ａ）を参照すれば、第１の導電膜104の熱処理工程時に形成できる酸化膜を除去するための第３のエッチング工程を行う。第３のエッチング工程は、乾式エッチング工程で行うことができる。乾式エッチング工程は、Ｆ(fluorine；フッ素)ガスまたはＦを含むガスを用いるプラズマを発生させて行うことが望ましい。例えば、Ｆを含むガスとしてＣｘＦｙ、ＳＦ６またはＮＦ３のガスを用いることができる。この時、露出された酸化膜を完全に除去するために、第２の導電膜104aが露出されるようにエッチング工程を行うことが望ましい。例えば、第３のエッチング工程は、露出された表面から１Å〜１００Åの深さが除去されるように行って第２の導電膜104aまたは第１の導電膜104を露出させることができる。
【００２７】
次いで、第２の導電膜104aまたは第１の導電膜104を順次パターニングする第４のエッチング工程を行う。第４のエッチング工程は、乾式エッチング工程で行うことができる。乾式エッチング工程は、ＨＢｒ及びＯ２の混合ガスまたはＨＢｒ、Ｃｌ２及びＯ２の混合ガスを用いてプラズマを発生させて行うことが望ましい。第４のエッチング工程時に、下部のトンネル絶縁膜102a及びゲート絶縁膜102bに対して第１の導電膜104のエッチング選択比が２０：１になるようにエッチング工程を行うことにより半導体基板100の損傷を防止することができる。
【００２８】
図２（ｂ）を参照すれば、露出されたトンネル絶縁膜102a及びゲート絶縁膜102bをパターニングし、露出された半導体基板100を除去してトレンチ120を形成する。この時、第２のハードマスク膜(図２（ａ）の110)は全て除去されることができ、第２のハードマスク膜(図２（ａ）の110)が残留する場合には除去する。
【００２９】
図２（ｃ）を参照すれば、トレンチ(図２（ｂ）の120)内に素子分離膜122を形成し、第１のハードマスク膜(図２（ｂ）の108)を除去する。素子分離膜122のＥＦＨ(effective Feild oxide height)の調節をした後、素子分離膜122及びフローティングゲート105の表面に沿って誘電体膜124を形成する。誘電体膜124の上部にコントロールゲート用第４の導電膜126を形成する。即ち、半導体基板100上に形成されたトンネル絶縁膜102aと、該トンネル絶縁膜102a上に形成された第１の導電膜104及び第２の導電膜104aと、該第２の導電膜104a上に形成された誘電体膜124及び第３の導電膜106を含むフラッシュメモリ素子である。
【００３０】
これにより、フローティングゲート用導電膜の側面傾きが緩やかになるのを防止することができる。これにより、フローティングゲート105間の間隔を確保することができ、半導体基板100の損傷を防止することができる。
【００３１】
上記で説明した本発明の技術的思想は、望ましい実施例で具体的に記述されたが、上記実施例はその説明のためのものであり、その制限のためのものではないことに注意しなければならない。また、本発明は、本発明の技術分野の通常の専門家であれば、本発明の技術的思想の範囲内において多様な実施例が可能であることを理解することができるものである。
【産業上の利用可能性】
【００３２】
本発明の活用例として、フラッシュメモリ素子の製造方法に適用出来、特にフローティングゲートのパターニング工程を改善してフローティングゲートを容易に形成するフラッシュメモリ素子の製造方法に適用出来る。
【図面の簡単な説明】
【００３３】
【図１】本発明によるフラッシュメモリ素子及びその製造方法を説明するための断面図である。
【図２】本発明によるフラッシュメモリ素子及びその製造方法を説明するための断面図である。
【符号の説明】
【００３４】
100…半導体基板
102a…トンネル絶縁膜
102b…ゲート絶縁膜
104…第１の導電膜
104a…第２の導電膜
106…第３の導電膜
108…第１のハードマスク膜
110…第２のハードマスク膜
112…第３のハードマスク膜
114…第４のハードマスク膜
116…反射防止膜
118…フォトレジストパターン
120…トレンチ
122…素子分離膜
124…誘電体膜
126…第４の導電膜
【特許請求の範囲】
【請求項１】
半導体基板上にトンネル絶縁膜及び非晶質の第１の導電膜を形成する段階と、
前記非晶質の第１の導電膜を結晶質の第１の導電膜に変形させるための熱処理工程を行う段階と、
前記結晶質の第１の導電膜上に第２の導電膜を形成する段階と、
前記第２の導電膜をパターニングする第１のエッチング工程を行う段階と、
前記結晶質の第１の導電膜上の酸化膜を除去するための第２のエッチング工程を行う段階と、
前記非晶質の第１の導電膜をパターニングする第３のエッチング工程を行う段階と、
を含むことを特徴とするフラッシュメモリ素子の製造方法。
【請求項２】
前記非晶質の第１の導電膜は、アンドープトポリシリコン膜で形成することを特徴とする請求項１に記載のフラッシュメモリ素子の製造方法。
【請求項３】
前記結晶質の第１の導電膜は、アンドープトポリシリコン膜であることを特徴とする請求項１に記載のフラッシュメモリ素子の製造方法。
【請求項４】
前記第２の導電膜は、ドープトポリシリコン膜で形成することを特徴とする請求項１に記載のフラッシュメモリ素子の製造方法。
【請求項５】
前記非晶質の第１の導電膜は、２００Å〜４００Åの厚さで形成することを特徴とする請求項１に記載のフラッシュメモリ素子の製造方法。
【請求項６】
前記結晶質の第１の導電膜は、１Å〜５０Åの厚さで形成することを特徴とする請求項１に記載のフラッシュメモリ素子の製造方法。
【請求項７】
前記第２の導電膜は、３００Å〜７００Åの厚さで形成することを特徴とする請求項１に記載のフラッシュメモリ素子の製造方法。
【請求項８】
前記第１のエッチング工程〜第３のエッチング工程は、乾式エッチング工程で行うことを特徴とする請求項１に記載のフラッシュメモリ素子の製造方法。
【請求項９】
前記第１のエッチング工程及び前記第３のエッチング工程は、ＨＢｒ及びＯ２の混合ガスまたはＨＢｒ、Ｃｌ２及びＯ２の混合ガスを用いてプラズマを発生させて行うことを特徴とする請求項１に記載のフラッシュメモリ素子の製造方法。
【請求項１０】
前記第２のエッチング工程は、Ｆ(fluorine)ガスまたはＦを含むガスを用いてプラズマを発生させて行うことを特徴とする請求項１に記載のフラッシュメモリ素子の製造方法。
【請求項１１】
前記Ｆを含むガスは、ＣｘＦｙ、ＳＦ６またはＮＦ３のガスであることを特徴とする請求項１０に記載のフラッシュメモリ素子の製造方法。
【請求項１２】
前記第１のエッチング工程を行う前に前記第２の導電膜上の酸化膜を除去するために第４のエッチング工程を追加で行うことを特徴とする請求項１に記載のフラッシュメモリ素子の製造方法。
【請求項１３】
前記第４のエッチング工程は、Ｆ(fluorine)ガスまたはＦを含むガスを用いてプラズマを発生させる乾式エッチング工程で行うことを特徴とする請求項１２に記載のフラッシュメモリ素子の製造方法。
【請求項１４】
前記Ｆを含むガスは、ＣｘＦｙ、ＳＦ６、ＮＦ３のガスであることを特徴とする請求項１２に記載のフラッシュメモリ素子の製造方法。
【請求項１５】
半導体基板上に形成されたトンネル絶縁膜と、
前記トンネル絶縁膜上に形成された第１の導電膜及び第２の導電膜と、
前記第２の導電膜上に形成された誘電体膜及び第３の導電膜と、
を含むことを特徴とするフラッシュメモリ素子。
【請求項１６】
前記第１の導電膜は、アンドープトポリシリコン膜で形成されることを特徴とする請求項１５に記載のフラッシュメモリ素子。
【請求項１７】
前記第１の導電膜の上部は、結晶化された第１の導電膜であることを特徴とする請求項１５に記載のフラッシュメモリ素子。
【請求項１８】
前記第２の導電膜は、ドープトポリシリコン膜で形成されることを特徴とする請求項１５に記載のフラッシュメモリ素子。
【請求項１】
半導体基板上にトンネル絶縁膜及び非晶質の第１の導電膜を形成する段階と、
前記非晶質の第１の導電膜を結晶質の第１の導電膜に変形させるための熱処理工程を行う段階と、
前記結晶質の第１の導電膜上に第２の導電膜を形成する段階と、
前記第２の導電膜をパターニングする第１のエッチング工程を行う段階と、
前記結晶質の第１の導電膜上の酸化膜を除去するための第２のエッチング工程を行う段階と、
前記非晶質の第１の導電膜をパターニングする第３のエッチング工程を行う段階と、
を含むことを特徴とするフラッシュメモリ素子の製造方法。
【請求項２】
前記非晶質の第１の導電膜は、アンドープトポリシリコン膜で形成することを特徴とする請求項１に記載のフラッシュメモリ素子の製造方法。
【請求項３】
前記結晶質の第１の導電膜は、アンドープトポリシリコン膜であることを特徴とする請求項１に記載のフラッシュメモリ素子の製造方法。
【請求項４】
前記第２の導電膜は、ドープトポリシリコン膜で形成することを特徴とする請求項１に記載のフラッシュメモリ素子の製造方法。
【請求項５】
前記非晶質の第１の導電膜は、２００Å〜４００Åの厚さで形成することを特徴とする請求項１に記載のフラッシュメモリ素子の製造方法。
【請求項６】
前記結晶質の第１の導電膜は、１Å〜５０Åの厚さで形成することを特徴とする請求項１に記載のフラッシュメモリ素子の製造方法。
【請求項７】
前記第２の導電膜は、３００Å〜７００Åの厚さで形成することを特徴とする請求項１に記載のフラッシュメモリ素子の製造方法。
【請求項８】
前記第１のエッチング工程〜第３のエッチング工程は、乾式エッチング工程で行うことを特徴とする請求項１に記載のフラッシュメモリ素子の製造方法。
【請求項９】
前記第１のエッチング工程及び前記第３のエッチング工程は、ＨＢｒ及びＯ２の混合ガスまたはＨＢｒ、Ｃｌ２及びＯ２の混合ガスを用いてプラズマを発生させて行うことを特徴とする請求項１に記載のフラッシュメモリ素子の製造方法。
【請求項１０】
前記第２のエッチング工程は、Ｆ(fluorine)ガスまたはＦを含むガスを用いてプラズマを発生させて行うことを特徴とする請求項１に記載のフラッシュメモリ素子の製造方法。
【請求項１１】
前記Ｆを含むガスは、ＣｘＦｙ、ＳＦ６またはＮＦ３のガスであることを特徴とする請求項１０に記載のフラッシュメモリ素子の製造方法。
【請求項１２】
前記第１のエッチング工程を行う前に前記第２の導電膜上の酸化膜を除去するために第４のエッチング工程を追加で行うことを特徴とする請求項１に記載のフラッシュメモリ素子の製造方法。
【請求項１３】
前記第４のエッチング工程は、Ｆ(fluorine)ガスまたはＦを含むガスを用いてプラズマを発生させる乾式エッチング工程で行うことを特徴とする請求項１２に記載のフラッシュメモリ素子の製造方法。
【請求項１４】
前記Ｆを含むガスは、ＣｘＦｙ、ＳＦ６、ＮＦ３のガスであることを特徴とする請求項１２に記載のフラッシュメモリ素子の製造方法。
【請求項１５】
半導体基板上に形成されたトンネル絶縁膜と、
前記トンネル絶縁膜上に形成された第１の導電膜及び第２の導電膜と、
前記第２の導電膜上に形成された誘電体膜及び第３の導電膜と、
を含むことを特徴とするフラッシュメモリ素子。
【請求項１６】
前記第１の導電膜は、アンドープトポリシリコン膜で形成されることを特徴とする請求項１５に記載のフラッシュメモリ素子。
【請求項１７】
前記第１の導電膜の上部は、結晶化された第１の導電膜であることを特徴とする請求項１５に記載のフラッシュメモリ素子。
【請求項１８】
前記第２の導電膜は、ドープトポリシリコン膜で形成されることを特徴とする請求項１５に記載のフラッシュメモリ素子。
【図１】
【図２】
【図２】
【公開番号】特開２００９−１６４５５３（Ｐ２００９−１６４５５３Ａ）
【公開日】平成２１年７月２３日（２００９．７．２３）
【国際特許分類】
【出願番号】特願２００８−１５１１８６（Ｐ２００８−１５１１８６）
【出願日】平成２０年６月１０日（２００８．６．１０）
【出願人】（５９１０２４１１１）株式会社ハイニックスセミコンダクター (1,189)
【氏名又は名称原語表記】ＨＹＮＩＸ ＳＥＭＩＣＯＮＤＵＣＴＯＲ ＩＮＣ．
【住所又は居所原語表記】Ｓａｎ １３６−１，Ａｍｉ−Ｒｉ，Ｂｕｂａｌ−Ｅｕｐ，Ｉｃｈｏｎ−Ｓｈｉ，Ｋｙｏｕｎｇｋｉ−Ｄｏ，Ｋｏｒｅａ
【Ｆターム（参考）】
【公開日】平成２１年７月２３日（２００９．７．２３）
【国際特許分類】
【出願日】平成２０年６月１０日（２００８．６．１０）
【出願人】（５９１０２４１１１）株式会社ハイニックスセミコンダクター (1,189)
【氏名又は名称原語表記】ＨＹＮＩＸ ＳＥＭＩＣＯＮＤＵＣＴＯＲ ＩＮＣ．
【住所又は居所原語表記】Ｓａｎ １３６−１，Ａｍｉ−Ｒｉ，Ｂｕｂａｌ−Ｅｕｐ，Ｉｃｈｏｎ−Ｓｈｉ，Ｋｙｏｕｎｇｋｉ−Ｄｏ，Ｋｏｒｅａ
【Ｆターム（参考）】
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