メモリストリングにダイオードを有する３次元アレイのメモリアーキテクチャ
【課題】信頼でき、非常に小型の３次元集積回路メモリ用の構造を低い製造コストで提供する。
【解決手段】３次元アレイは第１の端部と第２の端部を含む２つの端部を有し、第１の端部と第２の端部の一方はビット線ＢＬに接続され、第１の端部と第２の端部の他方はソース線ＣＳＬに接続される不揮発性メモリセルのＮＡＮＤストリングのスタック１４１２、１４１３、１４１４と、ビット線ＢＬ及びソース線ＳＬの一方をメモリセルのストリング１４１２、１４１３、１４１４に接続させるダイオード１４９２を有する。
【解決手段】３次元アレイは第１の端部と第２の端部を含む２つの端部を有し、第１の端部と第２の端部の一方はビット線ＢＬに接続され、第１の端部と第２の端部の他方はソース線ＣＳＬに接続される不揮発性メモリセルのＮＡＮＤストリングのスタック１４１２、１４１３、１４１４と、ビット線ＢＬ及びソース線ＳＬの一方をメモリセルのストリング１４１２、１４１３、１４１４に接続させるダイオード１４９２を有する。
【発明の詳細な説明】
【関連出願の参照】
【０００１】
本出願は、参照することで本明細書に援用される２０１１年６月２３日出願の米国特許仮出願第６１／５００，４８４号及び２０１２年１月３１日出願の米国特許出願第１３／３６３，０１４号の利益をここに主張する。
【技術分野】
【０００２】
本発明は、高密度メモリデバイスに関し、特に、メモリセルの平面を複数面配置して３次元（３Ｄ）アレイを提供するメモリデバイスに関する。
【背景技術】
【０００３】
集積回路内のデバイスの最小線幅が、一般のメモリセル技術の限界まで縮小するのに伴って、設計者は、メモリセルの平面を複数面重ねて、記憶容量がより大きくビット当たりのコストがより低いものを実現する技術を探し求めてきた。例えば、非特許文献１及び非特許文献２においては、薄膜トランジスタ技術を電荷トラップメモリ技術に適用している。
【０００４】
また、非特許文献３では、交点アレイ技術をアンチヒューズ型メモリに適用している。非特許文献３に記載されている設計では、ワード線とビット線の複数の層が設けられ、その交点に記憶素子が設けられる。記憶素子は、ワード線に接続されたp型ポリシリコンアノード及びビット線に接続されたｎ型ポリシリコンカソードを含み、アノードとカソードはアンチヒューズ材料によって分離される。
【０００５】
非特許文献１、非特許文献２及び非特許文献３に記載されたプロセスには、各メモリ層に対するいくつかの最小線幅のリソグラフィによる工程が含まれる。従って、デバイスを製造するために必要な最小線幅のリソグラフィの工程数は、実装される層の数を乗じたものとなる。そのため、３次元アレイを用いることで高密度の利点は実現できるが、製造コストが高いために、当該技術の利用が制限されている。
【０００６】
非特許文献４には、電荷トラップメモリ技術において、垂直ＮＡＮＤセルを設ける他の構造が記載されている。非特許文献４に記載された構造は、ＮＡＮＤゲートのように動作する垂直チャネルを有し、シリコン／酸化膜／窒化膜／酸化膜／シリコン（ＳＯＮＯＳ）電荷トラップ技術を用いて、各ゲートと垂直チャネルの界面にストレージサイトを作成するマルチゲート電界効果トランジスタ構造を含む。メモリ構造は、マルチゲートセル用の垂直チャネルとして配置された柱状の半導体材料に基づき、基板の近傍には下部選択ゲート及び最上部には上部選択ゲートを有する。柱状部と交差する平坦な電極層を用いて複数の水平コントロールゲートが形成される。コントロールゲートに用いた平坦な電極層は、最小線幅のリソグラフィを必要としないため、コストが削減される。しかしながら、垂直チャネルのそれぞれに対しては、最小線幅のリソグラフィの多くの工程が要求される。また、この方法で重ねることができるコントロールゲートの数には限界があり、その数は、垂直チャネルの導電率、用いた書き込み及び消去プロセス等の要因によって決定される。
【先行技術文献】
【非特許文献】
【０００７】
【非特許文献１】ライ（Lai）等、「多層スケーラブル薄膜トランジスタ（ＴＦＴ）ＮＡＮＤ型フラッシュメモリ（A Multi-Layer Stackable Thin-Film transistor （ＴＦＴ） NAND-Type Flash Memory）」、米国電気電子学会国際電子デバイス会議（IEEE Int'L Electron Devices Meeting） ２００６年１２月１１日〜１３日
【非特許文献２】ジャン（Jung）等、「単結晶Ｓｉ層のＩＬＤへの積層及び３０ｎｍ超ノード用のＴＡＮＯＳ構造を用いた３次元に積層されたＮＡＮＤ型フラッシュメモリ技術（Three Dimensionally Stacked NAND-Type Flash Memory Technology Using Stacking Single Crystal Si Layers on ILD and TANOS Structure for Beyond ３０nm Node）」米国電気電子学会国際電子デバイス会議（IEEE Int'L Electron Devices Meeting）、２００６年１２月１１日〜１３日
【非特許文献３】ジョンソン（Jonson）等、「ダイオード／アンチヒューズ型メモリセルの３次元アレイを備えた５１２−ＭｂＰＲＯＭ（５１２-Mb PROM With a Three-Dimensional Array of Diodｅ／Anti-fuse Memory cells）」、米国電気電子学会国際固体回路会議論文集（IEEE J． of Solid-State Circuits）、第３８巻、 第１１号、２００３年１１月
【非特許文献４】タナカ（Tanaka）等「超高密度フラッシュメモリ用の穿孔と差込みプロセスを有するＢｉＣＳ技術（Bit Cost Scalable Technology with Punch and Plug Process for Ultra High Density Flash Memory）」２００７年のＶＬＳＩ技術に関するシンポジウム技術論文集ダイジェスト（Symposium on VLSI Technology Digest of Technical Papers）、２００７年６月１２日〜１４日、１４〜１５ページ。
【０００８】
２０１０年９月０１日出願の米国特許仮出願第６１／３７９，２９７号、２０１１年１月２０日出願の米国特許仮出願第６１／４３４，６８５号、及び２０１１年１月２１日出願の米国特許出願第１２／０１１，７１７号は垂直ＮＡＮＤセルを指向するものであり、参照することで本明細書に援用されるものとする。これらの出願はＮＡＮＤストリングの両端部に、対応する選択デバイスを伴うソース線と接地選択線を有するメモリセルを示す。
【発明の概要】
【発明が解決しようとする課題】
【０００９】
信頼できる非常に小型の記憶素子を含む、３次元集積回路メモリ用の構造を低い製造コストで提供することが望まれている。
【課題を解決するための手段】
【００１０】
種々の実施態様は、選択線とソース線とメモリセルの間で選択線により制御されるデバイスを有しない３次元メモリアレイである。選択デバイスは、ＮＡＮＤメモリセルストリングをビット線若しくはソース線から絶縁するものである。３次元メモリアレイは、ソース線とビット線の間にＮＡＮＤメモリセルストリングのスタックを有する。ＮＡＮＤメモリセルストリングのソース線端部では、ソース線はＮＡＮＤメモリセルストリングのスタックの異なる面位置に接続されている。ＮＡＮＤメモリセルストリングのビット線端部では、ビット線はＮＡＮＤメモリセルストリングの異なるスタックに接続されている。ＧＳＬ接地選択線制御トランジスタは選択的にソース線からＮＡＮＤストリングのソース線端部を絶縁する。ＳＳＬストリング選択線制御トランジスタは選択的にビット線からＮＡＮＤストリングのビット線端部を絶縁する。
【００１１】
ＮＡＮＤストリングのソース線端部に配されるダイオードはＮＡＮＤストリングのソース線端部とソース線の間で電気的な絶縁を行う。このような電気的な絶縁を行うダイオードにより、ＧＳＬ接地選択線制御トランジスタは選択的にソース線からＮＡＮＤストリングのソース線端部を絶縁する必要がなくなる。
【００１２】
１つの態様は、メモリデバイスであり、集積回路基板及び該集積回路基板上の不揮発性メモリセルの３次元アレイとを伴う。
【００１３】
その３次元アレイは不揮発性メモリセルのＮＡＮＤストリングのスタックと、選択線と、ダイオードを有する。
【００１４】
不揮発性メモリセルのＮＡＮＤストリングのスタックは２つの端部を有する。第１の端部と第２の端部の一方はビット線に接続され、第１の端部と第２の端部の他方はソース線に接続される。
【００１５】
前記選択線はＮＡＮＤストリングの第１の端部だけに配される。選択線はＮＡＮＤストリングの第２の端部の近くにはない。選択線は電気的にＮＡＮＤストリングをビット線及びソース線の一方に接続させる。選択線はスタックの上に直交して形成され、スタックの面と共形の表面を有する。
【００１６】
ダイオードはメモリセルのストリングをビット線及びソース線の他方に接続させ、選択線とダイオードがＮＡＮＤストリングの両端に位置するようにされる。
【００１７】
１つの実施形態は、複数のスタックの上に直交して形成され該スタックの面と共形の表面を有する複数のワード線を有する。ワード線は複数のスタックの面と複数のワード線の間の交点に、不揮発性メモリセルを設定する。選択線はビット線とソース線の一方と複数のワード線との間に配設される。
【００１８】
１つの実施形態においては、ソース線は不揮発性メモリセルのＮＡＮＤストリングのスタックの異なる水平面位置に電気的に接続される。
【００１９】
１つの実施形態においては、ビット線は不揮発性メモリセルのＮＡＮＤストリングの異なるスタックに電気的に接続される。
【００２０】
１つの実施形態においては、ダイオードは半導体p-n接合を有する。
【００２１】
１つの実施形態においては、ダイオードはショットキーメタル半導体接合を有する。
【００２２】
１つの実施形態においては、ストリングのスタックは基板に平行である。
【００２３】
１つの実施形態においては、ストリングのスタックは基板に垂直である。
【００２４】
１つの実施形態においては、メモリセルはスタックとワード線の間に界面領域を有し、界面領域はトンネル層、電荷トラップ層、阻止層とを備える。
【００２５】
１つのソース線の第１の材料はダイオードの第１のノードを形成し、ＮＡＮＤストリングのスタックの第２の材料はダイオードの第２のノードを形成する。
【００２６】
他の態様はメモリデバイスであり、集積回路基板と、該集積回路基板上に不揮発性メモリセルの３次元アレイとを有する。
【００２７】
その３次元アレイは不揮発性メモリセルのＮＡＮＤストリングのスタックと、選択デバイスと、ダイオードを有する。
【００２８】
不揮発性メモリセルのＮＡＮＤストリングのスタックは２つの端部を有する。第１の端部と第２の端部の一方はビット線に接続され、第１の端部と第２の端部の他方はソース線に接続される。
【００２９】
前記選択デバイスはＮＡＮＤストリングの第１の端部だけに配される。前記選択デバイスはＮＡＮＤストリングの第２の端部の近くにはない。前記選択デバイスは電気的にＮＡＮＤストリングをビット線及びソース線の一方に接続させる。
【００３０】
ダイオードはメモリセルのストリングをビット線及びソース線の他方に接続させ、選択デバイスとダイオードがＮＡＮＤストリングの両端に位置するようにされる。
【００３１】
１つの実施形態は、複数のスタックの上に直交して形成され該スタックの面と共形の表面を有する複数のワード線を有する。ワード線は複数のスタックの面と複数のワード線の間の交点に、不揮発性メモリセルを構成する。選択デバイスはビット線とソース線の一方と複数のワード線により設定されるメモリデバイスとの間に配設される。
【００３２】
１つの実施形態においては、ソース線は不揮発性メモリセルのＮＡＮＤストリングのスタックの異なる水平面位置に電気的に接続される。
【００３３】
１つの実施形態においては、ビット線は不揮発性メモリセルのＮＡＮＤストリングの異なるスタックに電気的に接続される。
【００３４】
１つの実施形態においては、ダイオードは半導体p-n接合を有する。
【００３５】
１つの実施形態においては、ダイオードはショットキーメタル半導体接合を有する。
【００３６】
１つの実施形態においては、ストリングのスタックは基板に平行である。
【００３７】
１つの実施形態においては、ストリングのスタックは基板に垂直である。
【００３８】
１つの実施形態においては、メモリセルはスタックとワード線の間に界面領域を有し、界面領域はトンネル層、電荷トラップ層、阻止層とを備える。
【００３９】
１つのソース線の第１の材料はダイオードの第１のノードを形成し、ＮＡＮＤストリングのスタックの第２の材料はダイオードの第２のノードを形成する。
【００４０】
また他の態様はメモリデバイスであり、集積回路基板と、該集積回路基板上に不揮発性メモリセルの３次元アレイとを有する。
【００４１】
その３次元アレイは不揮発性メモリセルのＮＡＮＤストリングのスタックと、ダイオードを有する。
【００４２】
不揮発性メモリセルのＮＡＮＤストリングのスタックは２つの端部を有する。第１の端部はビット線に接続され、第２の端部はソース線に接続される。
【００４３】
ダイオードはメモリセルのストリングをソース線に接続させる。ダイオードだけがソース線とＮＡＮＤストリングのスタックの第２の端部の間の電流制御を行う。
【００４４】
１つの実施形態は、複数のワード線と選択デバイスを有する。複数のワード線は複数のスタックの上に直交して形成され該スタックの面と共形の表面を有する。ワード線は複数のスタックの面と複数のワード線の間の交点に、不揮発性メモリセルを構成する。
【００４５】
選択デバイスはビット線の側にＮＡＮＤストリングの第１の端部に配される。選択デバイスはＮＡＮＤストリングを選択的にビット線に電気的に接続させる。選択デバイスはビット線と複数のワード線により設定されるメモリデバイスとの間に配設される。
【００４６】
１つの実施形態においては、ソース線は不揮発性メモリセルのＮＡＮＤストリングのスタックの異なる水平面位置に電気的に接続される。
【００４７】
１つの実施形態においては、ビット線は不揮発性メモリセルのＮＡＮＤストリングの異なるスタックに電気的に接続される。
【００４８】
１つの実施形態においては、ダイオードは半導体p-n接合を有する。
【００４９】
１つの実施形態においては、ダイオードはショットキーメタル半導体接合を有する。
【００５０】
１つの実施形態においては、ストリングのスタックは基板に平行である。
【００５１】
１つの実施形態においては、ストリングのスタックは基板に垂直である。
【００５２】
１つの実施形態においては、メモリセルはスタックとワード線の間に界面領域を有し、界面領域はトンネル層、電荷トラップ層、阻止層とを備える。
【００５３】
１つのソース線の第１の材料はダイオードの第１のノードを形成し、ＮＡＮＤストリングのスタックの第２の材料はダイオードの第２のノードを形成する。
【００５４】
また他の態様は３次元ＮＡＮＤ型不揮発性メモリの動作方法である。
【００５５】
その方法には、ダイオードがメモリセルのＮＡＮＤストリングとビット線との間を接続するように、書込みバイアス配列シーケンスを３次元ＮＡＮＤ不揮発性メモリのＮＡＮＤストリングに適用する工程を含む。書き込みの間、ダイオードは、ＮＡＮＤストリングとソース線との間の選択デバイスに因らずに該ＮＡＮＤストリングの昇圧されたチャンネルを保持する。
【００５６】
３次元メモリデバイスには、絶縁材料によって分離された複数の半導体材料帯片の形状を有し、復号化回路を通してセンスアンプに接続可能なストリングとして本明細書で説明される実施例において構成されてなるところの複数の隆起したスタックが含まれる。半導体材料の帯片は、前記隆起したスタックの側部に側面を有する。実施例において構成された、本明細書では行デコーダに接続可能なワード線として説明する複数の導電線は、前記複数の隆起したスタックの上を直交して延びる。前記導電線は、前記スタックの表面に共形である表面（例えば、底面）を有する。この共形構造により、前記スタック上の前記半導体材料帯片の側面と導電線との交点の界面領域が多層アレイとなる。記憶素子は、前記帯片の側面と前記導電線との界面領域に位置する。前記記憶素子は、以下に説明する実施形態における書き込み可能な抵抗構造又は電荷トラップ構造のように書き込み可能である。特定の界面領域のスタック内における前記共形の導電線、前記記憶素子及び、前記半導体材料帯片の組み合わせにより、メモリセルのスタックが形成される。前記アレイ構造の結果として、メモリセルの３次元アレイが提供される。
【００５７】
前記複数の隆起したスタック及び前記複数の導電線は、前記メモリセルが自己整合するように作成することができる。例えば、前記隆起したスタックにおける前記複数の半導体材料帯片は、比較的深くすることができるトレンチが結果として交互に形成される単一のエッチマスク及び前記半導体材料帯片の側面が垂直に位置合わせされる又は、前記エッチングに起因する前記隆起部の先細りの側面に位置合わせされるスタックを用いて画定することができる。前記記憶素子は、前記複数のスタックに対するブランケット堆積プロセスによって作った材料の単一層又は多層を用いて形成することができ、最小線幅の位置合わせ工程を用いない他のプロセスを用いることで形成することができる。また、前記複数の導電線は、前記記憶素子を提供するために用いた前記材料の単一層又は多層の上に共形堆積を用い、その後、単一のエッチマスクを用いて前記線を画定するためのエッチプロセスによって形成することができる。結果として、前記複数のスタックにおける前記複数の半導体材料帯片に対して１つの位置合わせ工程及び、前記複数の導電線に対して１つの位置合わせ工程を用いることで自己整合したメモリセルの３次元アレイが確立される。
【００５８】
また、本明細書に説明するものは、ＢＥ−ＳＯＮＯＳ技術に基づいた３次元埋込みチャネル型無接合ＮＡＮＤフラッシュ構造である。
【００５９】
本発明は、超高密度３次元ＮＡＮＤ型フラッシュ用の実践的回路設計アーキテクチャを提供する。
【００６０】
本発明の他の態様及び利点は、以下の図面、詳細な説明及び、請求項を検討することにより明らかとなる。
【図面の簡単な説明】
【００６１】
【図１】図１は、複数の隆起したスタック状に配置された、Ｙ軸に平行な半導体材料帯片の複数の平面と、半導体材料帯片の側面の記憶層と、複数の隆起したスタックを覆って配置された共形の底面を有する複数の導電線とを含む本明細書に記載された３次元メモリ構造の斜視図である。
【図２】図２は、図１の構造のＸ−Ｚ平面におけるメモリセルの断面図である。
【図３】図３は、図１の構造のＸ−Ｙ平面におけるメモリセルの断面図である。
【図４】図４は、図１の構造を有するアンチヒューズ型メモリの概略図である。
【図５】図５は、複数の隆起したスタック状に配置された、Ｙ軸に並行な半導体材料帯片の複数の平面と、半導体材料帯片の側面の電荷トラップ記憶層と、複数の隆起したスタックを覆って配置された共形の底面を有する複数の導電線とを含む本明細書に記載された３次元ＮＡＮＤ型フラッシュメモリ構造の斜視図である。
【図６】図６は、図５の構造のＸ−Ｚ平面におけるメモリセルの断面図である。
【図７】図７は、図５の構造のＸ−Ｙ平面におけるメモリセルの断面図である。
【図８】図８は、図５及び図２３の構造を有するＮＡＮＤ型フラッシュメモリの概略図である。
【図９】図９は、記憶層が導電線同士の間で取り除かれた、図５のような３次元ＮＡＮＤ型フラッシュメモリ構造の別の実施例の斜視図である。
【図１０】図１０は、図９の構造のＸ−Ｚ平面におけるメモリセルの断面図である。
【図１１】図１１は、図９の構造のＸ−Ｙ平面におけるメモリセルの断面図である。
【図１２】図１２は、図１、図５及び図９のようなメモリデバイスを製造する工程における第１段階を説明する図である。
【図１３】図１３は、図１、図５及び図９のようなメモリデバイスを製造する工程における第２段階を説明する図である。
【図１４Ａ】図１４Ａは、図１のようなメモリデバイスを製造する工程における第３段階を説明する図である。
【図１４Ｂ】図１４Ｂは、図５のようなメモリデバイスを製造する工程における第３段階を説明する図である。
【図１５】図１５は、図１、図５及び図９のようなメモリデバイスを製造する工程における第３段階を説明する図である。
【図１６】図１６は、図１、図５及び図９のようなメモリデバイスを製造する工程における第４段階を説明する図である。
【図１７】図１７は、行、列及び平面復号化回路を有する３次元の書き込み可能な抵抗メモリアレイを含む集積回路の概略図である。
【図１８】図１８は、行、列及び平面復号化回路を有する３次元ＮＡＮＤフラッシュメモリアレイを含む集積回路の概略図である。
【図１９】図１９は、３次元ＮＡＮＤ型フラッシュメモリアレイの一部分の透過型電子顕微鏡（ＴＥＭ）画像である。
【図２０】図２０は、ソース線構造とメモリストリングとの間のストリングにダイオードを含む３次元ＮＡＮＤ型フラッシュメモリ構造の斜視図である。
【図２１】図２１は、ＮＡＮＤ構造に配列された８つの電荷トラップセルをそれぞれ有するメモリセルの２つの平面を示す、ソース線構造とメモリストリングとの間のストリングにダイオードを含む３次元ＮＡＮＤ型フラッシュメモリ構造の概略斜視図である。
【図２２】図２２は、ソース線構造とメモリストリングの間のストリングにダイオードを含む図２１のようなアレイにおける書き込み動作のためのタイミング図である。
【図２３】図２３は、読み出し動作を行っている、ソース線構造とメモリストリングとの間のストリングにダイオードを含む３次元ＮＡＮＤ型フラッシュメモリ構造の斜視図である。
【図２４】図２４は、書き込み動作を行っている、ソース線構造とメモリストリングとの間のストリングにダイオードを含む３次元ＮＡＮＤ型フラッシュメモリ構造の斜視図である。
【図２５】図２５は、ソース線構造とメモリストリングとの間のストリングに、ショットキーダイオードを含む３次元ＮＡＮＤ型フラッシュメモリ構造の斜視図である。
【図２６】図２６は、ソース線構造とメモリストリングとの間のストリングにダイオードを含む３次元ＮＡＮＤ型フラッシュメモリ構造の垂直チャンネルバージョンの斜視図である。
【図２７Ａ】図２７Ａは、３次元ＮＡＮＤ型フラッシュメモリアレイの一部分の透過型電子顕微鏡（ＴＥＭ）画像である。
【図２７Ｂ】図２７Ｂは、３次元ＮＡＮＤ型フラッシュメモリアレイの一部分の透過型電子顕微鏡（ＴＥＭ）画像である。
【図２８】図２８は、実験的に測定したＰＮダイオードのＩ−Ｖ特性のグラフである。
【図２９】図２９は、実験的に測定したポリシリコンダイオードを接続した３次元ＮＡＮＤ型メモリの書込み禁止特性のグラフである。
【図３０】図３０は、書き込み・消去したメモリセルのチェッカーボード分布を有する、実験的に測定したポリシリコンダイオードを接続した３次元ＮＡＮＤ型メモリの閾値分布のグラフである。
【図３１】図３１は、ソース線構造とメモリストリングとの間のストリングにダイオードを含む、３次元ＮＡＮＤ型フラッシュメモリアレイ構造のレイアウト図である。
【図３２】図３２は、ソース線構造とメモリストリングとの間のストリングにダイオードを含む、３次元ＮＡＮＤ型フラッシュメモリアレイ構造の他のレイアウト図である。
【図３３】図３３は、ソース線構造とメモリストリングとの間のストリングにダイオードを含む、３次元ＮＡＮＤ型フラッシュメモリアレイ構造のまた他のレイアウト図である。
【図３４】図３４は、ソース線構造とメモリストリングとの間のストリングにダイオードを含む、３次元ＮＡＮＤ型フラッシュメモリ構造の斜視図である。
【図３５】図３５は、ソース線構造とメモリストリングとの間のストリングにダイオードを含む、３次元ＮＡＮＤ型フラッシュメモリ構造の斜視図である。
【発明を実施するための形態】
【００６２】
図を参照して、本発明の実施形態を詳細に説明する。
【００６３】
図１は、３次元アレイを構成する半導体材料帯片スタック及び直交する導電線を示すために図から充填材料を取り除いた３次元の書き込み可能な抵抗メモリアレイの２ｘ２部分の斜視図である。この図では、２平面だけを示す。しかしながら、平面の数は非常に大きな数まで増やすことができる。図１に示したように、メモリアレイは、集積回路基板に形成され、下地の半導体又は他の構造（図示せず）を覆う絶縁層１０を有する。メモリアレイは、絶縁材料２１，２２，２３，２４によって分離された半導体材料帯片１１，１２，１３，１４の複数のスタックを含む。スタックは、図に示したようにＹ軸方向に延びて隆起しているので、半導体材料帯片１１〜１４は、ストリングとして構成される。半導体材料帯片１１及び１３は、第１のメモリ平面においてストリングとして機能することができる。半導体材料帯片１２及び１４は、第２のメモリ平面においてストリングとして機能することができる。この例では、アンチヒューズ材料等のメモリ材料の層１５は、複数の半導体材料帯片スタックを覆い、他の例においては、少なくとも半導体材料帯片の側壁を覆う。複数の導電線１６，１７は、複数の半導体材料帯片スタックに直交して一面に配置される。導電線１６，１７は、複数の半導体材料帯片スタックと共形の表面を有して、複数のスタックによって画定されるトレンチ（例えば、２０）を充填するとともにスタック上の半導体材料帯片１１〜１４の側面と導電線１６，１７との間の交点における界面領域に多層アレイを画定する。シリサイド（例えば、タングステンシリサイド、コバルトシリサイド、チタンシリサイド）の層１８，１９を導電線１６，１７の上面を覆って形成することができる。
【００６４】
メモリ材料の層１５は、例えば、１〜５ナノメータ程度の厚さを有する、二酸化シリコン、酸窒化シリコン又は他の酸化シリコン等のアンチヒューズ材料から構成することができる。窒化シリコン等、他のアンチヒューズ材料を用いてもよい。半導体材料帯片１１〜１４は、第１の導電型（例えば、ｐ型）を有する半導体材料であってもよい。導電線１６，１７は、第２の導電型（例えば、ｎ型）を有する半導体材料であってもよい。例えば、半導体材料帯片１１〜１４は、ｐ型ポリシリコンを用いて作ることができる。一方、導電線１６，１７は、比較的高濃度にドープされたｎ+型ポリシリコンを用いて作ることができる。半導体材料帯片の幅は、ダイオードの動作を支えるための空乏領域に充分な空間を提供するものでなければならない。結果として、アノードとカソードの中間に書き込み可能なアンチヒューズ層を有するｐｎ接合によって形成された整流器を備えるメモリセルは、ポリシリコンの帯片と線との交点の３次元アレイとして形成される。他の実施形態においては、タングステン又はドープされた金属酸化膜の電導性帯片上の酸化タングステンのような遷移金属酸化物を含む、別の書き込み可能な抵抗メモリアレイ材料を用いることができる。そのような材料は、書き込み可能であるとともに消去可能であり、セル当たり複数ビットを記憶する動作のために用いることができる。
【００６５】
図２は、導電線１６と半導体材料帯片１４の交差点に形成されたメモリセルをＸ−Ｚ平面で切り取った断面図を示す。活性領域２５，２６は、導電線１６と半導体材料帯片１４との間の帯片１４の両面に形成される。自然のままの状態では、アンチヒューズ材料の層１５は、高抵抗である。プログラミング後、アンチヒューズ材料が降伏することで、アンチヒューズ材料内の活性領域２５，２６の一方又は両方が低抵抗状態であるとみなされる。ここに説明する実施形態では、各メモリセルが半導体材料帯片１４のそれぞれの面に１つずつ、２つの活性領域２５，２６を有する。図３は、導電線１６，１７と半導体材料帯片１４との交差点に形成されたメモリセルのＸ−Ｙ平面における断面図を示す。導電線１６によって画定されたワード線からアンチヒューズ材料の層１５を通る半導体材料帯片１４までの電流路を図示する。
【００６６】
電子電流は、図３において破線矢印で示したようにｎ+導電線１６からｐ型半導体材料帯片へと向かい、半導体材料帯片に沿って（破線矢印）、選択メモリセルの状態を測定可能なセンスアンプまで流れる。典型的な実施形態において、アンチヒューズ材料として約１ナノメータの厚さの酸化シリコンの層を用いると、プログラミングパルスは、約１マイクロ秒のパルス幅を有する５〜７ボルトのパルスを含んでもよく、以下に図１７を参照して説明するようにオンチップ制御回路の制御下で印加される。読出しパルスは、構成に基づくパルス幅を有する１〜２ボルトのパルスを含んでもよく、以下に図１７を参照して説明するようにオンチップ制御回路の制御下で印加される。読出しパルスは、プログラミングパルスよりもずっと短くすることができる。
【００６７】
図４は、メモリセルの２平面を示す概略図であり、それぞれの平面は６つのセルを有する。メモリセルは、アノードとカソードとの間のアンチヒューズ材料の層を表す破線を有するダイオード記号によって表されている。メモリセルの２平面は、第１のワード線ＷＬn及び第２のワード線ＷＬn+1として機能する導電線６０，６１の、アレイの第１の層及び第２の層においてストリングＢＬn，ＢＬn+1及びＢＬn+2として機能する、半導体材料帯片５１，５２の第１のスタックと、半導体材料帯片５３，５４の第２のスタックと、半導体材料帯片５５，５６の第３のスタックとの交点に画定される。メモリセルの第１の平面は、半導体材料帯片５２上のメモリセル３０，３１と、半導体材料帯片５４上のメモリセル３２，３３と、半導体材料帯片５６上のメモリセル３４，３５と、を含む。メモリセルの第２の平面は、半導体材料帯片５１上のメモリセル４０，４１と、半導体材料帯片５３上のメモリセル４２，４３と、半導体材料帯片５５上のメモリセル４４，４５と、を含む。図に示したように、ワード線ＷＬnとして機能する導電線６０は、図１に示したスタック間のトレンチ２０の材料に対応する垂直方向の拡張部６０−１，６０−２，６０−３を含み、導電線６０を各平面において例示した３つの半導体材料帯片に沿ってメモリセルに結合させる。多くの層を有するアレイを、本明細書に記載した通りに実施することで、チップ当たりテラビットに近づく又はテラビットに達する超高密度メモリを可能とすることができる。
【００６８】
図５は、３次元アレイを構成する半導体材料帯片スタック及び直交する導電線を示すために図から充填材料を取り除いた３次元電荷トラップメモリアレイの２ｘ２部分の斜視図である。この図では、２層だけを示す。しかしながら、層の数は、非常に大きな数まで増やすことができる。図５に示したように、メモリアレイは、集積回路基板に形成され、下地の半導体又は他の構造（図示せず）を覆う絶縁層１１０を有する。メモリアレイは、絶縁材料１２１，１２２，１２３，１２４によって分離された半導体材料帯片１１１，１１２，１１３，１１４の複数のスタック（そのうち２つのみを図に示す）を含む。スタックは、図に示したようにＹ軸方向に延びて隆起しているので、半導体材料帯片１１１〜１１４は、ストリングとして構成される。半導体材料帯片１１１及び１１３は、第１のメモリ平面においてストリングとして機能することができる。半導体材料帯片１１２及び１１４は、第２のメモリ平面においてストリングとして機能することができる。
【００６９】
第１のスタックにおける半導体材料帯片１１１と１１２の間の絶縁材料１２１及び第２のスタックにおける半導体材料帯片１１３と１１４の間の絶縁材料１２３の有効な酸化層の厚さは、約４０ｎｍ以上である。ここで、実効酸化層厚（ＥＯＴ）は、二酸化シリコンの比誘電率と選択絶縁材料の比誘電率の比率に従って正規化された絶縁材料の厚さである。ここで、「約４０ｎｍ」という用語を用いているのは、このタイプの構造を製造する際に典型的に起こるように、１０％程度のばらつきを説明するためである。絶縁材料の厚さは、構造の隣接する層におけるセル同士の間の干渉を低減させる決定的な役割を担うことができる。実施形態によっては、層間の充分な絶縁が実現できる限り、絶縁材料のＥＯＴは、３０ｎｍの薄さでもよい。
【００７０】
この例では、誘電電荷トラップ構造等のメモリ材料の層１１５は、複数の半導体材料帯片スタックを被覆する。複数の導電線１１６，１１７は、複数の半導体材料帯片スタックの上に直交して配置される。導電線１１６，１１７は、複数の半導体材料帯片スタックと共形の表面を有して、複数のスタックによって画定されるトレンチ（例えば、１２０）を充填するとともに、スタック上の半導体材料帯片１１１〜１１４の側面と導電線１１６，１１７との交点における界面領域に多層アレイを画定する。シリサイド（例えば、タングステンシリサイド、コバルトシリサイド、チタンシリサイド）の層１１８，１１９を導電線１１６，１１７の上面を覆って形成することができる。
【００７１】
このようにして導電線１１１〜１１４上のチャネル領域にナノワイヤ又はナノチューブ構造を提供することにより、ナノワイヤＭＯＳＦＥＴ型セルも構成することができる。このことは、ポール(Paul)等、「ナノワイヤ及びナノチューブデバイス性能におけるプロセス変動の影響(Impact of a Process Variation on Nanowire and Nanotube Device Performance)」、米国電気電子学会電子デバイスに関するトランザクション(IEEE Transactions on Electron Devices)，第５４巻，第９号，２００７年９月、に記載されており、この記事は、本明細書中に完全に記載されてものとして参照により援用される。
【００７２】
結果として、ＮＡＮＤ型フラッシュアレイに構成されたＳＯＮＯＳ型メモリセルの３次元アレイを形成することができる。ソース、ドレイン及びチャネルは、シリコン（Ｓ）半導体材料帯片１１１〜１１４に形成され、メモリ材料の層１１５は、酸化シリコン（Ｏ）から形成することができるトンネル誘電体層９７と、窒化シリコン（Ｎ）から形成することができる電荷蓄積層９８と、酸化シリコン（Ｏ）から形成することができる阻止誘電体層９９とを含み、ゲートは、導電線１１６，１１７のポリシリコン（Ｓ）を含む。
【００７３】
半導体材料帯片１１１〜１１４は、ｐ型半導体材料であってもよい。導電線１１６，１１７は、同一又は異なる導電型（例えば、ｐ+型）を有する半導体材料であってもよい。例えば、半導体材料帯片１１１〜１１１４は、ｐ型ポリシリコン又はｐ型エピタキシャル単結晶シリコンを用いて作ることができ、導電線１１６，１１７は、比較的高濃度にドープされたｐ+型ポリシリコンを用いて作ることができる。
【００７４】
あるいは、半導体材料帯片１１１〜１１４は、ｎ型半導体材料であってもよい。導電線１１６，１１７は、同一又は異なる導電型（例えば、ｐ+型）を有する半導体材料であってもよい。このｎ型帯片の配置によって、埋込みチャネル空乏層式電荷トラップメモリセルになる。例えば、半導体材料帯片１１１〜１１１４は、ｎ型ポリシリコン又はｎ型エピタキシャル単結晶シリコンを用いて作ることができ、導電線１１６，１１７は、比較的高濃度にドープされたｐ+型ポリシリコンを用いて作ることができる。ｎ型半導体材料帯片に対する典型的なドーピング濃度は、約１０18／ｃｍ3とすることができ、利用可能な実施形態では、１０17／ｃｍ3〜１０19／ｃｍ3の範囲内があり得る。ｎ型半導体材料帯片の使用は、無接合の実施形態において特に有益であり、ＮＡＮＤストリングに沿って電気伝導度を向上させることで、より高い読出し電流が可能となる。
【００７５】
このように、電荷蓄積構造を有する電界効果トランジスタを含むメモリセルは、交点の３次元アレイに形成される。２５ナノメータ程度の隆起したスタック間の間隙を有する、２５ナノメータ程度の半導体材料帯片及び導電線の幅の大きさを用いると、数十層（例えば、３０層）を有するデバイスは、単一チップにおいてテラビットの記憶容量（１０１２）に到達することができる。
【００７６】
メモリ材料の層１１５は、他の電荷蓄積構造を含むこともできる。例えば、ゼロバイアス下で逆「Ｕ」字型価電子帯を形成する材料の複合体を含む誘電体トンネル層９７を含む、バンドギャップ操作ＳＯＮＯＳ（ＢＥ−ＳＯＮＯＳ）電荷蓄積構造を用いることができる。ある実施形態では、複合トンネル誘電体層は、正孔トンネル層と呼ばれる第１の層と、バンドオフセット層と呼ばれる第２の層と、分離層と呼ばれる第３の層を含む。本実施形態の層１１５の正孔トンネル層は、例えば、堆積後ＮＯアニール又は堆積時にＮＯを雰囲気に加えることによる窒化物形成とともに、現場蒸気発生ＩＳＳＧ法を用いて形成された二酸化シリコンを半導体材料帯片の側面に含む。二酸化シリコンの第１の層の厚さは、２０Å未満であり、１５Å以下であることが好ましい。代表的な実施形態での厚さは、１０Å又は１２Åである。
【００７７】
本実施形態におけるバンドオフセット層は、例えば、ジクロロシランＤＣＳ及びＮＨ3前駆体を６８０℃で使用する低圧化学蒸着法ＬＰＣＶを用いて形成される、正孔トンネル層に位置する窒化シリコンを含む。別のプロセスでは、バンドオフセット層は、Ｎ2Ｏ前駆体を使用する同様のプロセスを用いて形成された酸窒化シリコンを含む。窒化シリコンのバンドオフセット層の厚さは、３０Å未満、好ましくは、２５Å未満である。
【００７８】
本実施形態における分離層は、例えば、ＬＰＣＶＤ高温酸化（ＨＴＯ）蒸着法を用いて形成される、窒化シリコンのバンドオフセット層に位置する二酸化シリコンを含む。二酸化シリコンの分離層の厚さは、３５Å未満であり、２５Å以下であることが好ましい。この三層トンネル層は、逆Ｕ字型価電子帯エネルギーレベルとなる。
【００７９】
第１の位置での価電子帯エネルギーレベルは、半導体本体との界面と第１の位置との間の薄い領域を正孔が通過するように誘起するのに充分な電界が、第１の位置の後の価電子帯エネルギーレベルを、第１の位置の後の複合トンネル誘電体内の正孔トンネル障壁を効果的に取り除くレベルに上昇させるのにも充分であるようになっている。この構造は、三層トンネル誘電体層に逆Ｕ字形価電子帯エネルギーレベルを確立し、高速の電界アシスト正孔トンネルを可能とするとともに、セルからデータを読み出したり、隣接するセルを書き込みしたりする等の他の操作のために電界のない部分又は、小さい電界の存在する部分の複合トンネル誘電体を通る電荷リークを効果的に防止することができる。
【００８０】
代表的なデバイスにおいて、メモリ材料の層には、２ｎｍ未満の二酸化シリコン層、３ｎｍ未満の窒化シリコン層及び、４ｎｍ未満の二酸化シリコン層を含むバンドギャップ操作複合トンネル誘電体層が含まれる。ある実施形態においては、複合トンネル誘電体層は、極薄酸化シリコン層Ｏ１（例えば、１５Å以下）、極薄窒化シリコン層Ｎ１（例えば、３０Å以下）及び、極薄酸化シリコン層Ｏ２（例えば、３５Å以下）で構成されるため、半導体本体との界面から１５Å以下のオフセットで、価電子帯エネルギーレベルが約２．６ｅＶ増加する。Ｏ２層は、第２のオフセット（例えば、界面から約３０Å〜４５Å）において、低価電子帯エネルギーレベル（より高い正孔トンネル障壁）及びより高い伝導帯エネルギーレベルによって、Ｎ１層を電荷トラップ層から分離する。正孔トンネルを誘起するのに充分な電界は、第２の位置の後の価電子帯エネルギーレベルを、正孔トンネル障壁を効果的に取り除くレベルへ上昇させるが、それは、第２の位置の界面からの距離がより離れているためである。従って、Ｏ２層は、電界アシスト正孔トンネルを著しく妨げることなく、低電界時のリークを阻止する操作トンネル誘電体の性能を向上させる。
【００８１】
本実施形態のメモリ材料の層１１５における電荷トラップ層は、例えば、ＬＰＣＶＤを用いて形成した、５０Åよりも厚い、例えば、本実施形態では約７０Åを含む厚さの窒化シリコンを含む。例えば、酸窒化シリコン（ＳｉxＯyＮz）、シリコンリッチな窒化物、シリコンリッチな酸化物、ナノ粒子が埋め込まれたトラップ層等を含む他の電荷トラップ材料及び構造を用いてもよい。
【００８２】
本実施形態のメモリ材料の層１１５における阻止誘電体層は、５０Åよりも厚く、例えば、本実施形態では約９０Åを含む二酸化シリコンの層を含み、湿式炉酸化プロセスによる窒化物から湿式転換法によって形成することができる。高温酸化（ＨＴＯ）又はＬＰＣＶＤ−ＳｉＯ2を用いる他の実施形態を実施してもよい。他の阻止誘電体は、酸化アルミニウムのような高ｋ材料を含むことができる。
【００８３】
代表的な実施形態では、正孔トンネル層は、１３Åの厚さの二酸化シリコン、バンドオフセット層は、２０Åの厚さの窒化シリコン、分離層は、２５Åの厚さの二酸化シリコン、電荷トラップ層は、７０Åの厚さの窒化シリコン、そして、阻止誘電体は、９０Åの厚さの酸化シリコンであってもよい。ゲート材料は、導電線１１６，１１７に用いたｐ+ポリシリコン（仕事関数は、約５．１ｅＶ）である。
【００８４】
図６は、導電線１１６と半導体材料帯片１１４の交差点に形成された電荷トラップメモリセルをＸ−Ｚ平面で切り取った断面図を示す。活性電荷トラップ領域１２５，１２６は、導電線１１６と帯片１１４との間の帯片１１４の両面に形成される。ここで説明する実施形態においては、図６に示したように、各メモリセルは、活性電荷蓄積領域１２５、１２６を半導体材料帯片１１４の各面にひとつずつ有するダブルゲート電界効果トランジスタである。
【００８５】
図７は、導電線１１６，１１７と半導体材料帯片１１４との交差点に形成された電荷トラップメモリセルをＸ−Ｙ平面で切り取った断面図を示す。半導体材料帯片１１４を下る電流路を図示する。図の中に破線矢印で示した電子電流は、ｐ型半導体材料帯片に沿って、選択メモリセルの状態を測定可能なセンスアンプまで流れる。ワード線として機能する導電線１１６，１１７の間のソース／ドレイン領域１２８，１２９，１３０は、ワード線の下のチャネル領域の導電型と反対の導電型を有する、ソース及びドレインのドーピングなしに「無接合」とすることができる。無接合の実施形態では、電荷トラップ電界効果トランジスタは、ｐ型チャネル構造を有することができる。また、実施形態によっては、ワード線を画定した後の自己整列インプラントにおいてソース及びドレインのドーピングを実施してもよい。
【００８６】
別の実施形態において半導体材料帯片１１１〜１１４は、無接合配列における低濃度にドープされたｎ型半導体本体を用いて実現できるので、電荷トラップセルに対して自然にシフトした低閾値分布を有する、デプレッションモードにおいて動作可能な埋込みチャネル型電界効果トランジスタとなる。
【００８７】
図８は、多くの平面及び多くのワード線を含むことができる立方体の代表的なものである、ＮＡＮＤ構成において配置された９つの電荷トラップセルを有するメモリセルの２平面を示す概略図である。メモリセルの２平面は、ワード線ＷＬn-1、ワード線ＷＬn及びワード線ＷＬn+1として機能する導電線１６０，１６１，１６２の、半導体材料帯片の第１のスタック、半導体材料帯片の第２のスタック及び半導体材料帯片の第３のスタックとの交点に画定される。
【００８８】
メモリセルの第１の平面は、半導体材料帯片のＮＡＮＤストリングにメモリセル７０，７１，７２と、半導体材料帯片のＮＡＮＤストリングにメモリセル７３，７４，７５と、半導体材料帯片のＮＡＮＤストリングにメモリセル７６，７７，７８とを含む。メモリセルの第２の平面は、この例では立方体の底平面に対応し、第１の平面と同様にＮＡＮＤストリングに配置されたメモリセル（例えば、８０，８２，８４）を含む。
【００８９】
図に示したように、ワード線ＷＬnとして機能する導電線１６１は、図５に示すスタック間のトレンチ１２０の材料に対応する垂直方向の拡張部を含んで、導電線１６１を、全ての平面における半導体材料帯片同士の間のトレンチ内の界面領域にあるメモリセル（第１の平面のセル７１，７４，７７）に結合する。
【００９０】
ビット線とソース線はメモリストリングの両端にあり、ビット線１０６，１０７，１０８は、メモリストリングの異なるスタックに接続され、ビット線信号ＢＬｎ−１，ＢＬn，ＢＬn+1によって制御される。信号ＳＳＬnによって制御されるソース線８６は、本配列の上部平面のＮＡＮＤストリングを終端させる。同様に、信号ＳＳＬn+1によって制御されるソース線８７は、本構成の下部平面のＮＡＮＤストリングを終端させる。
【００９１】
ストリング選択トランジスタ８５，８８，８９は、本構成においてＮＡＮＤストリングとビット線ＢＬn-1，ＢＬn，ＢＬn+1のそれぞれとの間に接続される。ストリング選択線８３は、ワード線に対して平行である。
【００９２】
ブロック選択トランジスタ９０〜９５は、ＮＡＮＤストリングをソース線のうちのひとつに結合する。この例における接地選択信号ＧＳＬは、ブロック選択トランジスタ９０〜９５のゲートに結合され、導電線１６０，１６１，１６２と同じ方法で実現することができる。ストリング選択トランジスタ及びブロック選択トランジスタは、実施形態によっては、同一ゲート酸化膜として同じ誘電体スタックをメモリセルとして用いることができる。典型的な他の実施形態においては、ゲート酸化膜が代わりに用いられる。また、チャネルの長さ及び幅は、トランジスタにスイッチ機能を提供する設計者の意図を満たすように調節することができる。
【００９３】
下記に示す他の実施形態はＧＳＬ接地選択線と該ＧＳＬ接地選択線によって制御される選択トランジスタ９０〜９５を除いている。このような実施形態はソース線とメモリセルの間のダイオードによって、メモリストリングのソース線端部での電荷フローを制御する。
【００９４】
図９は、図５のような構造の別の構造の斜視図である。図において同様の構造には同様の参照符号を用い、説明は繰り返さない。図９は、ワード線を形成するエッチング工程の結果として、絶縁層１１０の表面１１０Ａ及び半導体材料帯片１１３，１１４の側面１１３Ａ，１１４Ａが、ワード線として機能する導電線（１１６）同士の間で露出している点において図５とは異なる。従って、操作によって害を与えることなしに、メモリ材料の層１１５をワード線同士の間で完全又は部分的にエッチングすることができる。しかしながら、いくつかの構造においては、ここに説明したもののように誘電電荷トラップ構造を形成するメモリ層１１５を介してエッチングする必要はない。
【００９５】
図１０は、図６の構造のようなＸ−Ｚ平面におけるメモリセルの断面図である。図１０は、図６と同一のものであり、図９のような構造が、この断面図では、図５の構造で実現されたものと同じメモリセルになることを説明するものである。図１１は、図７のようなＸ−Ｙ平面におけるメモリセルの断面図である。図１１は、半導体材料帯片１１４の側面（例えば、１１４Ａ）に沿った領域１２８ａ，１２９ａ，１３０ａのメモリ材料が除去可能である点において図７とは異なる。
【００９６】
図１２〜１６は、アレイ形成のための微細加工による位置合わせ工程である２つのパターンマスキング工程だけを用いて、上述したような３次元メモリアレイを実現するための基本的プロセスの流れにおける各段階を説明するものである。図１２は、絶縁層２１０，２１２，２１４及び導体層２１１、２１３を交互に堆積させた結果の構造を示すが、これは、ドープされた半導体を、例えばチップのアレイエリアのブランケット堆積に用いて形成した。実施例によっては、導体層２１１，２１３は、ｎ型又はｐ型のドーピングを有するポリシリコン又はエピタキシャル単結晶シリコンを用いて実現することができる。層間絶縁層２１０，２１２，２１４は、例えば、二酸化シリコン、他の酸化シリコン又は、窒化シリコンを用いて実現することができる。これらの層は、当技術分野で利用可能な低圧化学蒸着法ＬＰＣＶＤ法等を含む様々な方法で形成することができる。
【００９７】
図１３は、半導体材料帯片の複数の隆起したスタック２５０を画定するために用いた第１のリソグラフィによるパターニング工程の結果を示すが、ここで、半導体材料帯片は、導体層２１１，２１３の材料を用いて実現され、絶縁層２１２，２１４によって分離される。深く高いアスペクト比のトレンチを、カーボンハードマスク及び反応性イオンエッチングを適用するリソグラフィに基づくプロセスを用いて、多くの層を支えるスタックに形成することができる。
【００９８】
図１４Ａ及び図１４Ｂはそれぞれ、アンチヒューズセル構造等の書き込み可能な抵抗メモリ構造を含む実施形態及びＳＯＮＯＳ型メモリセル構造等の書き込み可能な電荷トラップメモリ構造を含む実施形態の次の段階を示す。
【００９９】
図１４Ａは、メモリ材料が図１に示したようなアンチヒューズ構造の場合のように単一層から構成される本実施形態におけるメモリ材料の層２１５のブランケット堆積の結果を示す。あるいは、ブランケット堆積ではなく、酸化プロセスを用いて半導体材料帯片の露出した面に、メモリ材料として機能する酸化物を形成することができる。
【０１００】
図１４Ｂは、図４に関連して上述したトンネル層３９７、電荷トラップ層３９８及び、阻止層３９９を含む多層電荷トラップ構造を含む層３１５のブランケット堆積の結果を示す。図１４Ａ及び図１４Ｂに示したように、メモリ層２１５，３１５を、半導体材料帯片の隆起したスタック（図１３の２５０）に対して共形して堆積させる。
【０１０１】
図１５は、ワード線として機能する導電線に用いられる、ｎ型又はｐ型のドーピングを有するポリシリコン等の導電材料を堆積させて層２２５を形成する、高アスペクト比充填工程の結果を示す。また、ポリシリコンが用いられる実施形態においては、シリサイド２２６の層を層２２５の一面に形成することができる。図に示したように、説明した実施形態のポリシリコンの低圧化学蒸着法等の高アスペクト比堆積法の技術を用いて、隆起したスタック同士の間のトレンチ２２０を完全に充填するが、高アスペクト比１０ナノメータ程度の狭いトレンチさえも完全に充填する。
【０１０２】
図１６は、３次元メモリアレイ用のワード線として機能する複数の導電線２６０を画定するために用いた第２のリソグラフィによるパターニング工程の結果を示す。第２のリソグラフィによるパターニング工程は、隆起したスタックをエッチングせずに、導電線同士の間の高アスペクト比のトレンチをエッチングするために、アレイの最小線幅の単一マスクを利用する。ポリシリコンは、酸化シリコン又は窒化シリコンに対してポリシリコンの選択性が高いエッチング工程を用いてエッチングすることができる。従って、導体及び絶縁層をエッチングするための同一マスクに基づき、下地の絶縁層２１０で停止する交互のエッチングプロセスを用いる。
【０１０３】
任意の製造工程には、複数の導電線の上にハードマスクを形成するとともに、ワード線、接地選択線及びストリング選択線を形成する工程が含まれる。ハードマスクは、窒化シリコンの比較的厚い層又はイオンインプラント工程を阻止できる他の材料を用いて形成することができる。ハードマスクを形成した後で、半導体材料帯片におけるドーピング濃度を増加させ、それによって、半導体材料帯片に沿った電流路の抵抗を低減させる。制御されたインプラントのエネルギーを利用することにより、インプラントを底部の半導体材料帯片及びスタックの上に重なった各半導体材料帯片まで透過させることができる。
【０１０４】
ハードマスクを取り除き、導電線の上面に沿ってシリサイド層が露出する。アレイの上部一面に層間誘電体を形成した後で、例えば、タングステンの充填材を用いるコンタクトプラグが形成されるバイアをあける。上に重なる金属線をパターニングしてＢＬ線としてデコーダ回路に接続する。図示したように、１本のワード線、１本のビット線及び、１本のソース線を用いて選択セルにアクセスする３平面の復号化ネットワークが確立される。「３次元メモリの平面復号化方法及びデバイス(Plane Decoding Method and Device for Three Dimensional Memories)」と題する米国特許第６，９０６，９４０号を参照されたい。
【０１０５】
選択アンチヒューズ型セルを書き込みするために本実施形態では、選択ワード線を−７ボルトでバイアスすることができ、非選択ワード線は０ボルトに設定でき、選択ビット線は０ボルトに設定でき、非選択ビット線は０ボルトに設定でき、選択ＳＬ線は−３．３ボルトに設定でき、非選択ＳＬ線は０ボルトに設定できる。選択セルを読み出すために本実施形態では、選択ワード線は−１．５ボルトでバイアスすることができ、非選択ワード線は０ボルトに設定でき、選択ビット線は０ボルトに設定でき、非選択ビット線は０ボルトに設定でき、選択ＳＬ線は−３．３ボルトに設定でき、非選択ＳＬ線は０ボルトに設定できる。
【０１０６】
図１７は、本発明の一実施形態に係る集積回路を単純化したブロック図である。集積回路線８７５は、本明細書に説明した通りに実現した３次元の書き込み可能な抵抗メモリアレイ８６０（ＲＲＡＭ（登録商標））を半導体基板上に含む。行デコーダ８６１は、複数のワード線に結合され、メモリアレイ８６０の行に沿って配列される。列デコーダ８６３は、メモリアレイ８６０のメモリセルからデータを読み出したり書き込んだりするためのメモリアレイ８６０における列に沿って配列される複数のビット線８６４に結合される。平面デコーダ８５８は、ソース線８５９上のメモリアレイ８６０における複数の平面に結合される。バス８６５を介してアドレスを列デコーダ８６３、行デコーダ８６１及び平面デコーダ８５８に供給する。ブロック８６６内のセンスアンプ及びデータ入力構造体は、この例では、データバス８６７を介して列デコーダ８６３に結合される。データは、集積回路８７５の入力／出力ポート又は集積回路８７５の内部又は外部の他のデータソースからデータ入力線８７１を介してブロック８６６内のデータ入力構造体に供給される。例示した実施形態において、汎用プロセッサ、専用アプリケーション回路又は、書き込み可能な抵抗セルアレイによって支援されたシステムオンチップの機能を提供するモジュールの組み合わせ等の他の回路８７４が集積回路に含まれる。データは、ブロック８６６内のセンスアンプから、集積回路８７５の入力／出力ポート又は集積回路８７５の内部又は外部の他のデータの送り先へデータ出力線８７２を介して供給される。
【０１０７】
バイアス配置ステートマシン８６９を用いるこの実施例のコントローラは、電圧源を介して発生される又は提供されるバイアス配置供給電圧の印加を制御する、もしくは、ブロック８６８において、読出し電圧、消去電圧等を供給する。コントローラは、当技術分野において公知の専用論理回路を用いて実現することができる。別の実施形態においてコントローラは、同じ集積回路に実装してもよい、デバイスの動作を制御するためにコンピュータプログラムを実行する汎用プロセッサを含む。さらに他の実施形態においては、専用論理回路及び汎用プロセッサの組み合わせを用いて、コントローラを実現してもよい。
【０１０８】
図１８は、本発明の一実施形態に係る集積回路を単純化したブロック図である。集積回路線９７５は、本明細書に説明したように実現され、半導体基板上で、メモリストリングにダイオードを含む３次元のＮＡＮＤ型フラッシュメモリアレイ９６０を含む。行デコーダ９６１は、複数のワード線９２６に結合され、メモリアレイ９６０における行に沿って配列される。列デコーダ９６３は、アレイ９６０のメモリセルからデータを読み出したり書き込んだりするためのメモリアレイ９６０の列に沿って配列される複数のビット線９６４に結合される。平面デコーダ９５８は、ソース線９５９を介してメモリアレイ９６０における複数の平面に結合される。バス９６５を介してアドレスを、ページバッファを含む列デコーダ９６３、行デコーダ９６１及び平面デコーダ９５８に供給する。ブロック９６６内のセンスアンプ及びデータ入力構造体は、この例では、データバス９６７を介して列デコーダ９６３に結合される。データは、集積回路９７５の入力／出力ポート又は集積回路９７５の内部又は外部の他のデータソースからデータ入力線９７１を介してブロック９６６内のデータ入力構造体へ供給される。例示した実施形態において、汎用プロセッサ、専用アプリケーション回路又は、ＮＡＮＤ型フラッシュメモリセルアレイによって支援されたシステムオンチップの機能を提供するモジュールの組み合わせ等の他の回路９７４が集積回路に含まれる。データは、ブロック９６６内のセンスアンプから、集積回路９７５の入力／出力ポート又は集積回路９７５の内部又は外部の他のデータの送り先へデータ出力線９７２を介して供給される。
【０１０９】
バイアス配置ステートマシン９６９を用いるこの実施例のコントローラは、電圧源を介して発生される又は提供されるバイアス配置供給電圧の印加を制御する、もしくは、ブロック９８６において、読出し電圧、消去電圧、書込み電圧、消去確認電圧及び、書込み確認電圧等を供給する。コントローラは、当技術分野において公知の専用論理回路を用いて実現されてもよい。別の実施形態においてコントローラは、デバイスの動作を制御するコンピュータプログラムを実行する汎用プロセッサであり、同じ集積回路に実現されてもよい。さらに他の実施形態においては、専用論理回路及び汎用プロセッサの組み合わせを用いてコントローラを実現してもよい。
【０１１０】
図１９は、製造されてテストされた８層の垂直ゲート、薄膜トランジスタ、ＢＥ−ＳＯＮＯＳ電荷トラップＮＡＮＤ型デバイスの一部分のＴＥＭ断面図であり、図８及び図２３に示したように復号化のために配列されている。デバイスは、７５ｎｍハーフピッチで作成された。チャネルは、厚さ約１８ｎｍのｎ型ポリシリコンであった。追加の接合インプラントは用いなかったので、無接合の構造となった。Ｚ方向にチャネルを絶縁するための帯片間の絶縁材料は、厚さ約４０ｎｍの二酸化シリコンであった。ゲートは、ｐ+型ポリシリコン線によって提供された。ＳＳＬデバイスは、メモリセルより長いチャネルを有した。テストデバイスは、３２本のワード線の無接合ＮＡＮＤストリングを実現した。図１９における下部帯片の幅が上部帯片の幅より広いのは、徐々に広くなる帯片をトレンチとして有する先細りの側壁になる構造を形成するために用いたトレンチエッチングが深くなり、帯片間の絶縁材料が、ポリシリコンよりもエッチングされるためである。
【０１１１】
図２０は、半導体本体のＮＡＮＤストリングの共通ソース線端部にダイオード（例えば、ダイオード２５９２）を含む実施形態の斜視図である。この構造には、半導体材料帯片１４１４，１４１３，１４１２を基板１４１０上の複数の隆起したスタックのそれぞれの平面に含む、複数の隆起したスタックが含まれる。複数の導電線１４２５−１、１４２５−２〜１４２５−ｎ（図では、分かりやすくするために３つだけを示す）は、上述したように、スタックを通って直交して延びるワード線として機能するとともに記憶層の上で共形である。導電線１４２７は、ストリング選択線（ＳＳＬ）として機能し、これらの線は、ワード線として機能する複数の導電線に対して平行に配置される。これらの導電線は、ワード線として機能する導電線に用いられるｎ型又はｐ型をドーピングされたポリシリコン等の導電材料１４９１によって形成される。シリサイド層１４２６は、ワード線、及びストリング選択線として機能する導電線の最上部を覆うことができる。
【０１１２】
領域１４１５において、半導体材料帯片１４１４，１４１３，１４１２は、共通ソース選択線の配線によって同じ平面の他の半導体材料帯片及び平面デコーダ（図示せず）に接続される。ダイオード（例えば、１４９２）を、共通ソース選択線（ＣＳＬ１，ＣＳＬ２，ＣＳＬ３）とワード線１４２５−１〜１４２５−ｎに結合されたメモリセルとの間に配置する。領域１４１５においては、各平面の半導体材料帯片のｎ型ソース線端部はＰ+線若しくは注入によって共に接続され、共通ソース線とワード線の間の各メモリストリングのソース線端部にＰＮダイオードを形成する。半導体材料帯片は段差の接続領域を用いて共通ソース選択線の配線に延長される。
【０１１３】
半導体材料帯片のビット線端部では、プラグ１４５０、１４５１は半導体材料帯片１４１４，１４１３，１４１２をビット線ＢＬｎ,ＢＬn+1に接続させる。プラグ１４５０、１４５１はドープトポリシリコン、タングステン、又はその他の垂直配線技術を用いても良い。上に重なるビット線ＢＬｎ,ＢＬn+1はプラグ１４５０、１４５１と列デコーダ回路（図示しない）との間を接続する。各層のソース線ＳＬは、別々に復号される。ストリング選択線ＳＬＬ、ワード線ＷＬ及びビット線ＢＬは、多層スタックの垂直方向に共通である。図２０に示した構造において、ストリング選択ゲート及び共通ソース選択ゲートとなるようにコンタクトをアレイに形成する必要がない。
【０１１４】
図２０の構造の種々の実施形態はソース側（ソース線）逆センシングを用いる。種々の実施形態では、ダイオードは、読み出し及び書込み禁止動作中の漂遊電流パスを抑制する。
【０１１５】
図２１は、多くの平面及び多くのワード線を含むことができる立方体の代表的なものである、ＮＡＮＤ構成に配置された６つの電荷トラップセルを有するメモリセルの２平面を示す概略図である。メモリセルの２平面は、ワード線として機能する導電線１１５９、１１６０，１１６１，１１６２の交点に、半導体材料帯片の第１のスタック及び半導体材料帯片の第２のスタックを有して画定される。
【０１１６】
図示のように、ワード線ＷＬnとして機能する導電線１１６１は、スタック間の図５に示すトレンチ１２０の材料に対応する垂直方向の拡張部を含んで、導電線１１６１を、全ての平面における半導体材料帯片間のトレンチ内の界面領域にあるメモリセル（第１の平面のセル１１７１，１１７４）に結合する。
【０１１７】
ストリング選択トランジスタ１１９６，１１９７は本構造において、それぞれのＮＡＮＤストリングと、対応するビット線ＢＬ１，ＢＬ２との間に接続される。同様に、立方体の底平面上の類似のストリング選択トランジスタは、本構造においてそれぞれのＮＡＮＤストリングと、対応するビット線ＢＬ１，ＢＬ２との間に接続されるので、列の復号化をビット線に適用する。ストリング選択線１１０６は、図２０に示したように、ストリング選択トランジスタ１１９６，１１９７に接続され、ワード線に対して平行に配置される。
【０１１８】
この例においては、ダイオード１１１０，１１１１，１１１２，１１１３は、ストリングと、対応するソース線との間に接続される。ダイオード１１１０，１１１１，１１１２，１１１３は、各レイヤーのＮＡＮＤストリングと共通ソース参照線に接続する。このダイオード位置は書き込み禁止をサポートする。
【０１１９】
この構造において共通ソース基準線は、平面デコーダによって復号される。ストリング選択トランジスタは、実施形態によっては、ゲート酸化膜として同じ誘電体スタックをメモリセルとして用いることができる。他の実施形態においては、典型的なゲート酸化膜が代わりに用いられる。また、チャネルの長さ及び幅は、トランジスタにスイッチ機能を提供する設計者の意図を満たすように調節することができる。書込み動作の説明をする。ここで、対象セルは、図２１のセルＡであり、書込みディスターブ条件については、セルＢに関しては、同一平面／ソース線及び同一行／ワード線上にあり、かつ、異なる列／ビット線上のセルを対象セルとし、セルＣに関しては、同一行／ワード線及び同一列／ビット線上にあり、かつ、異なる平面／ソース線上のセルを対象セルとし、セルＤに関しては、同一行／ワード線上のセルを対象セルとするが、当該対象セルとは異なる列／ビット線及び異なる平面／ソース線上のセルであり、セルＥに関しては、同一平面／ソース線及び同一列／ビット線上にあり、かつ、異なる行／ワード線にあるセルを対象セルとする。
【０１２０】
この構造によると、ストリング選択線は、ブロックごとに復号される。ワード線は、行単位で復号される。共通ソース線は、平面単位で復号される。ビット線は、列単位で復号される。
【０１２１】
図２２は、図２０のようなアレイにおける書込み動作の一例ためのタイミング図である。書込みインターバルは、Ｔ１，Ｔ２，Ｔ３と分類された３つの主要なセグメントに分割される。
【０１２２】
第１フェーズＴ１の期間では、非選択のビット線ＢＬｓはストリング選択線ＳＳＬのＶＣＣ電圧と非選択ビット線ＢＬｓのＶＣＣ電圧によって自己昇圧される（セルＢ，Ｃ)。チャンネル電圧ＶｃｈはメモリセルＢ，Ｄのために昇圧される。
【０１２３】
第２フェーズＴ２の期間では、非選択のソース線ＳＬｓは高電圧ＨＶに引き上げられる。チャンネル電圧Ｖｃｈは非選択のソース線ＳＬｓに接続する、セルＣのような、メモリセルについては直接昇圧される。ソース線ＳＬが０Ｖでビット線ＢＬｓが３．３Ｖのとき、既に昇圧された、セルＢのチャンネル電圧Ｖｃｈは低い漏れで逆バイアスされるソース線ＳＬのダイオードによってソース線ＳＬを介して漏れたりしない。
【０１２４】
第３フェーズＴ３の期間では、セルＡが書き込まれる。逆チャンネルは既に第１フェーズＴ１の期間に形成されている。セルＡが書き込まれる間、メモリセルＢ，Ｃ，Ｄのそれぞれ昇圧されたチャンネル電圧ＶｃｈはメモリセルＢ，Ｃ，Ｄが書き込まれるのを防止する。
【０１２５】
図２３には、図２０の構造に好適な読出しバイアスの条件を示す。図２３に示した基板４１０上の構造のバイアス条件によると、パス電圧を非選択ワード線及び読出し基準電圧を選択ワード線に印加して読み出すために、セルの平面をバイアスする。選択共通ソース線は、約２Ｖに接続され、非選択共通ソース線は、約０Ｖに接続されるが、ストリング選択線ＳＳＬは約３．３Ｖに接続される。選択されたビット線ＢＬnは約０Ｖに接続され、非選択のビット線ＢＬn+1は、プレチャージレベルの約２Ｖに結合される。非選択のビット線ＢＬn+1のプレチャージレベルの２Ｖは選択ソース線から非選択ビット線への浮遊読み出し電流の流れを防止する。
【０１２６】
この例におけるページ復号化は、共通ソース線及び平面復号化を用いて達成することができる。そのため、任意の読出しバイアス条件に対して、ビット線と同じ数のビット数を有するページは、３次元アレイの選択共通ソース線若しくは平面毎に読み出すことができる。選択共通ソース線は、約２Ｖの参照電圧に設定されるが、他の共通ソース線は、約０Ｖに設定される。非選択平面のビット線パスにおけるダイオードは、漂遊電流を防止する。
【０１２７】
ページ読み出し動作において、各ワード線は、立方体の平面毎に１度読み出される。同様に、ページ毎に行われる書き込み動作の間、書込み禁止条件は、ページに対する書き込み動作の所要回数、すなわち、平面毎に１度、に耐えられるだけ十分なものでなければならない。そのため、メモリセルの８つの平面を含むブロックに対する書込み禁止条件は、非選択セルに対する８サイクルの書き込みに耐えるものでなければならない。
【０１２８】
なお、ビット線ストリングのダイオードは、典型的に約０．７Ｖとなるダイオード接合部の電圧低下を補償するために、ビット線のバイアスを若干昇圧させる必要がある。
【０１２９】
図２２と図２３の読み出し動作において、各ソース線ＳＬは、ソース側読み出し（若しくは逆読み出し）を行うため、いくらかの正電圧を印加する。よってソース線ＳＬｓは接地電圧にどどまる接地線ＧＬとは区別される。
【０１３０】
図２４は、ブロック消去動作のバイアス条件を説明する図である。図に示した構造において、ワード線は、約−５Ｖ等の負の電圧に結合され、共通ソース線及びビット線は、約８Ｖの正の電圧に結合され、ストリング選択線ＳＳＬは、約＋８Ｖ等適度に高いパス電圧に結合される。これにより、ソース線バイアスのパンチスルー現象の基準が抑制される。ＢＬの高電圧要件は、ＢＬドライバ設計によって満たされている。あるいは、ワード線及びストリング選択線を接地し、共通ソース線を１３Ｖ等高電圧に接続する。
【０１３１】
自己昇圧の期間、ＰＮダイオードは、数十マイクロ秒内でブーストチャネル電圧〜８Ｖを維持しなければならない。８Ｖでの逆方向バイアスの予想されるリーク電流は、ブースト電位を維持するために１００ｐＡよりも小さくなければならない。もちろん、降伏電圧は、８Ｖよりもかなり大きくなければならない。低ターンオン電圧（例えば、＜０．７Ｖ）により、感知することが難しくなることを防止する。
【０１３２】
図２５は、メモリストリングとソース線構造の間のストリングにショットキーダイオードを含む３次元ＮＡＮＤフラッシュメモリ構造の斜視図である。本実施形態では、半導体ｐｎ接合よりも、ダイオード２５９２はショットキー金属半導体ダイオードとされる。ソース線端部に形成される金属シリサイドはショットキーダイオードを形成する。金属シリサイドはシリコンよりももっと低抵抗であり、ソース線の抵抗を減らす。例示されるシリサイド材料は、白金、ニッケル、チタン、コバルトであり。注意深い作成作業により、ショットキーデバイスバリアのバンド図において十分なバリア高さは金属／シリコン接合部での高いＯＮ／ＯＦＦ比を維持する。ショットキーバリアはブレークダウン電圧を有し、それは逆バイアスで８Ｖ超の大きさである。
【０１３３】
図２６はメモリストリングとソース線構造の間のストリングにダイオードを含む３次元ＮＡＮＤフラッシュメモリ構造の垂直チャンネルバージョン斜視図である。
【０１３４】
垂直チャンネルの３次元アレイは、９０度回転させた、図２１の水平チャンネルの３次元アレイに似ている。当該垂直チャンネルの３次元アレイでは、ＮＡＮＤストリングの半導体材料帯片が基板１４１０から垂直に延長される。ソース線ＣＳＬ1，ＣＳＬ２，ＣＳＬ３のそれぞれは互いに電気的に隔離されている。
【０１３５】
図２７Ａ及び２８Ｂは、３次元ＮＡＮＤ型フラッシュメモリアレイの一部分の透過型電子顕微鏡（ＴＥＭ）画像である。
【０１３６】
７５ｎｍハーフピッチ（４Ｆ２）ＶＧデバイスのＴＥＭ画像を示す。チャネルの幅と長さはそれぞれ、３０ｎｍと４０ｎｍであり、チャネルの高さは３０ｎｍである。各デバイスは、ダブルゲート（垂直ゲート）水平チャネルデバイスであり、チャネルドーピングは、読出し電流を増やすために、低濃度にドーピングされたｎ型（埋め込みチャネルデバイス）である。ビット線ＢＬプロファイルは、平坦なＯＮＯトポロジーを作るために最適化される。処理を最適化することで小さい側壁の凹部が得られる。ビット線ＢＬの側壁に、極めて平坦なＯＮＯを配置する。
【０１３７】
図２７Ａは、アレイのＸ方向における断面図である。電荷トラップＢＥ−ＳＯＮＯＳデバイスが各チャネルの２側面で成長する。各デバイスは、ダブルゲートデバイスである。チャネル電流は水平に流れ、ゲートは縦方向に共通である。側壁のＯＮＯ凹部は、最小化される。
【０１３８】
図２７Ｂは、アレイのＹ方向における断面図である。ピッチが狭くビット線（ＢＬ）幅が小さいため、集束イオンビーム（ＦＩＢ）透過型電子顕微鏡（ＴＥＭ）画像では、ＢＬ線（水平半導体帯片）及びスペースにランディングするポリゲートを含む二重の画像を示す。チャネルの長さは、示したデバイスにおいては、４０ｎｍ程度である。
【０１３９】
図２８は、実験的に測定したＰＮダイオードのＩ−Ｖ特性のグラフである。
【０１４０】
ポリシリコンＰＮダイオードの順方向及び逆方向のＩ−Ｖ特性は、垂直ゲート（ＶＧ）３次元ＮＡＮＤアレイにおいて接続されたＰＮダイオードで直接測定される。ポリシリコンの高さ／幅のサイズは、３０ｎｍ／３０ｎｍである。逆方向のリークは、逆バイアス８Ｖで１０ｐＡよりも随分低いが、これは、既にセルフブースティングの要件には十分であり、浮遊読み出し電流パスを取り除く一助となる。逆ブレークダウン電圧の大きさは８Ｖの逆バイアスよりは大きく、選択したメモリセルの書き込みを行って近くの非選択メモリセルの書き込みを防止するためのチャンネル電圧の自己昇圧に十分である。ドレインバイアスＶｄが与えられ、７．５ＶのＶpass電圧（Ｖｃｗｌ若しくは制御ワード線と示される）が全てのワード線ＷＬｓと選択ソース線ＳＳＬに与えられる。Ｐ＋Ｎダイオード（幅３０ｎｍ及び高さ３０ｎｍ）は、５桁よりも大きいオン／オフ比を良好に示す。ダイオードの順方向ターンオン電圧の大きさは約０．８Ｖである。順方向ダイオード電流が飽和し、ＮＡＮＤストリングの直列抵抗によってクランプされる。
【０１４１】
図２９は、実験的に測定したポリシリコンダイオードを接続した３次元ＮＡＮＤ型メモリの書き込み禁止特性のグラフである。
【０１４２】
セルＡ，Ｂ，Ｃ，Ｄの典型的な書込み禁止特性を示す。これらの実験的結果は図２２に示した３つのフェーズ（Ｔ１，Ｔ２、Ｔ３）の書き込みを基礎とする。この場合、ＶＣＣ＝３．３Ｖ，ＨＶ＝８Ｖ，Ｖpass＝９Ｖである。ＩＳＰＰ（階段状のバイアスを有する）法をセルＡに適用する。グラフは、４Ｖよりも大きいディスターブのないウィンドウを示す。これは、ダイオードの絶縁特性の産物である。
【０１４３】
図３０は、実験的に測定した、書き込みと消去メモリセルのチェックボード型分布を有するｐｎダイオードを接続した３次元ＮＡＮＤ型メモリの閾値電圧分布のグラフである。
【０１４４】
単レベルセルＳＬＣのチェックボード（ＣＫＢ）型分布はＰＮダイオード復号化３次元メモリアレイに使用される。立体的な感覚で、最も近いセルは最悪のディスターブの場合、反対状態に書き込まれる。従来のページ書き込みや書き込み禁止(セルＢの条件）の方法は各層で実施され、次いで他の非選択ソース線（セルＣ、Ｄ）を禁止とする。ページ書き込みは他の層に順次進められる。非選択セルでは、多くのソースの３次元アレイにおける行ストレス及び列ストレスを受ける。
【０１４５】
図３１は、ソース線構造とメモリストリングとの間のストリングにダイオードを含む、３次元ＮＡＮＤ型フラッシュメモリアレイ構造のレイアウト図である。
【０１４６】
図３１のレイアウト図において、半導体帯片のスタックは垂直帯片として短いダッシュの一点鎖線で示される。半導体帯片のスタックは、上部のビット線コンタクト構造から底部のソース線コンタクト構造まで延長される。
【０１４７】
半導体帯片のスタックの上に重ねられるのは、水平ワード線と、水平ストリング選択線ＳＳＬであり、両方とも長いダッシュの一点鎖線で示される。ストリング線ＳＳＬはいすれかの半導体帯片のスタックとビット線コンタクト構造に対応したスタックの間の選択可能な電気的結合をもたらす選択トランジスタデバイスを制御する。図示のワード線は１からＮまで番号が付与され、ワード線デコーダによって電気的に制御される。１つの実施形態では、ブロック当たり６４のワード線があり、他の実施形態ではワード線の数は異なっている。
【０１４８】
ワード線及びストリング選択線ＳＳＬ上に重ねられるのは、垂直に延長されるソース線ＭＬ１ ＳＬである。段差の接続構造が図の底部に示される。これは異なるソース線ＭＬ１ ＳＬをＮＡＮＤ型メモリセルストリングのスタックの異なる平面位置に電気的に接続させる。ソース線ＭＬ１ ＳＬは対応するソース線ＭＬ２ ＳＬと段差の接続構造で終端するように示されるが、該構造を見るのに簡単なように、ソース線ＭＬ１ ＳＬは長く延長されていても良い。
【０１４９】
ソース線ＭＬ１ ＳＬの上に重ねられるのは、水平に延長されるソース線ＭＬ２ ＳＬである。ソース線ＭＬ２ ＳＬはデコーダからの信号を運び、ソース線ＭＬ１ ＳＬはこれらのデコーダの信号をＮＡＮＤ型メモリセルストリングのスタックの特別な平面位置に接続させる。ソース線ＭＬ２ ＳＬは対応するソース線ＭＬ１ ＳＬで終端するように示されるが、該構造を見るのに簡単なように、ソース線ＭＬ２ ＳＬは長く延長されていても良い。
【０１５０】
図示のように、４つのソース線ＭＬ２ ＳＬと４つのソース線ＭＬ１ ＳＬがある。これは４つの平面位置に給電するのに十分である。４つの平面位置は、ＮＡＮＤ型メモリセルストリングの各スタックの４つのＮＡＮＤ型メモリセルストリングによって提供される。全部のスタックに亘って同じ積層位置のＮＡＮＤ型メモリセルストリングは同じ平面位置にある。他の実施形態では、ＮＡＮＤ型メモリセルストリングの各スタック内のＮＡＮＤ型メモリセルストリングの対する数と、及びソース線ＭＬ２ ＳＬとソース線ＭＬ１ ＳＬの対応する数とは異なる数の平面位置を含む。
【０１５１】
ソース線ＭＬ１ ＳＬの上に重ねられるのは、ビット線ＭＬ３であり、図の上部で接続構造に接続される。狭いピッチのビット線は半導体帯片の異なるスタックに電気的に接続される。図示のように、８つのビット線ＭＬ３がある。これらはＮＡＮＤ型メモリセルストリングの８つのスタックに接続するのに十分である。他の実施形態は異なる数のスタックを含む。
【０１５２】
図３１のレイアウトは、上部接続構造及び／又は底部接続構造について反転できるものである。このレイアウトでは、一例としてＸ方向、Ｙ方向のハーフピッチは４２ｎｍである。Ｙ方向のサイズは、図の上部から図の下部に向けて次のように与えられる。ビット線の接続構造の半分は約０．２ミクロンである。ＳＳＬチャンネル長さは０．２５ミクロンである。ワード線、本件の６４個のワード線は、２．６６８ミクロンである。最下部のワード線から底部のソース線接続構造の距離は０．３ミクロンである。ソース線接続構造の半分は０．２ミクロンである。
【０１５３】
図３２はソース線構造とメモリストリングとの間のストリングにダイオードを含む、３次元ＮＡＮＤ型フラッシュメモリアレイ構造の他のレイアウト図である。
【０１５４】
図３２はのレイアウトは図３１と似ている。図３１のレイアウトのようではなく、図３２では、ビット線ＢＬはソース線ＳＬと同じ金属層にあり、ビット線ＢＬとソース線ＳＬの低い層の両方とも図で同じ垂直方向に延長される。ソース線の上の層は、ビット線ＢＬと金属層ＭＬ２より高い、ソース線ＳＬの低い層の両方に上から重なる、金属層ＭＬ２のソース線ＳＬは全てソース線の接続構造の一方の側とされ、本件では全てソース線の接続構造の上とされる。金属層ＭＬ２、ＭＬ１の間で巡らされている図示のソース線ＳＬは、ビット線ＢＬの２５６本毎に水平方向に生じる。巡らされている図示のソース線ＳＬは、約１６本のビット線ＢＬのオーバーヘッドを占有する。
【０１５５】
図３３はソース線構造とメモリストリングとの間のストリングにダイオードを含む、３次元ＮＡＮＤ型フラッシュメモリアレイ構造のまた他のレイアウト図である。
【０１５６】
図３３はのレイアウトは図３２と似ている。金属層ＭＬ２のソース線ＳＬは全てソース線の接続構造の一方の側とされる図３２のレイアウトのようではなく、図３３では、金属層ＭＬ２のソース線ＳＬはソース線の接続構造の両側に振り分けられる。２つの隣接ブロックのソース線は分けられ、図示の如くされる。図示のブロックの上下の追加のブロックは図示のソース線とは独立のソース線を有する。
【０１５７】
図３４は、ソース線構造とメモリストリングとの間のストリングにダイオードを含む、３次元ＮＡＮＤ型フラッシュメモリ構造の斜視図である。
【０１５８】
図３５は、ソース線構造とメモリストリングとの間のストリングにダイオードを含む、３次元ＮＡＮＤ型フラッシュメモリ構造の他の斜視図である。
【０１５９】
図３４、図３５の両方で、ワード線ＷＬとソース線接続構造の間で接地選択線ＧＳＬは設けられておらず、ワード線ＷＬとソース線接続構造の間で接地選択線制御デバイスは設けられていない。
【０１６０】
本発明は、詳述した好適な実施形態及び例を参照して開示されているが、これらの例示は限定する意味においてではなく、例示を意図するものであることが理解される。当業者であれば、本発明の精神及び以下の請求項の範囲内である修正及び組み合わせを容易に行うことができるものと考えられる。
【関連出願の参照】
【０００１】
本出願は、参照することで本明細書に援用される２０１１年６月２３日出願の米国特許仮出願第６１／５００，４８４号及び２０１２年１月３１日出願の米国特許出願第１３／３６３，０１４号の利益をここに主張する。
【技術分野】
【０００２】
本発明は、高密度メモリデバイスに関し、特に、メモリセルの平面を複数面配置して３次元（３Ｄ）アレイを提供するメモリデバイスに関する。
【背景技術】
【０００３】
集積回路内のデバイスの最小線幅が、一般のメモリセル技術の限界まで縮小するのに伴って、設計者は、メモリセルの平面を複数面重ねて、記憶容量がより大きくビット当たりのコストがより低いものを実現する技術を探し求めてきた。例えば、非特許文献１及び非特許文献２においては、薄膜トランジスタ技術を電荷トラップメモリ技術に適用している。
【０００４】
また、非特許文献３では、交点アレイ技術をアンチヒューズ型メモリに適用している。非特許文献３に記載されている設計では、ワード線とビット線の複数の層が設けられ、その交点に記憶素子が設けられる。記憶素子は、ワード線に接続されたp型ポリシリコンアノード及びビット線に接続されたｎ型ポリシリコンカソードを含み、アノードとカソードはアンチヒューズ材料によって分離される。
【０００５】
非特許文献１、非特許文献２及び非特許文献３に記載されたプロセスには、各メモリ層に対するいくつかの最小線幅のリソグラフィによる工程が含まれる。従って、デバイスを製造するために必要な最小線幅のリソグラフィの工程数は、実装される層の数を乗じたものとなる。そのため、３次元アレイを用いることで高密度の利点は実現できるが、製造コストが高いために、当該技術の利用が制限されている。
【０００６】
非特許文献４には、電荷トラップメモリ技術において、垂直ＮＡＮＤセルを設ける他の構造が記載されている。非特許文献４に記載された構造は、ＮＡＮＤゲートのように動作する垂直チャネルを有し、シリコン／酸化膜／窒化膜／酸化膜／シリコン（ＳＯＮＯＳ）電荷トラップ技術を用いて、各ゲートと垂直チャネルの界面にストレージサイトを作成するマルチゲート電界効果トランジスタ構造を含む。メモリ構造は、マルチゲートセル用の垂直チャネルとして配置された柱状の半導体材料に基づき、基板の近傍には下部選択ゲート及び最上部には上部選択ゲートを有する。柱状部と交差する平坦な電極層を用いて複数の水平コントロールゲートが形成される。コントロールゲートに用いた平坦な電極層は、最小線幅のリソグラフィを必要としないため、コストが削減される。しかしながら、垂直チャネルのそれぞれに対しては、最小線幅のリソグラフィの多くの工程が要求される。また、この方法で重ねることができるコントロールゲートの数には限界があり、その数は、垂直チャネルの導電率、用いた書き込み及び消去プロセス等の要因によって決定される。
【先行技術文献】
【非特許文献】
【０００７】
【非特許文献１】ライ（Lai）等、「多層スケーラブル薄膜トランジスタ（ＴＦＴ）ＮＡＮＤ型フラッシュメモリ（A Multi-Layer Stackable Thin-Film transistor （ＴＦＴ） NAND-Type Flash Memory）」、米国電気電子学会国際電子デバイス会議（IEEE Int'L Electron Devices Meeting） ２００６年１２月１１日〜１３日
【非特許文献２】ジャン（Jung）等、「単結晶Ｓｉ層のＩＬＤへの積層及び３０ｎｍ超ノード用のＴＡＮＯＳ構造を用いた３次元に積層されたＮＡＮＤ型フラッシュメモリ技術（Three Dimensionally Stacked NAND-Type Flash Memory Technology Using Stacking Single Crystal Si Layers on ILD and TANOS Structure for Beyond ３０nm Node）」米国電気電子学会国際電子デバイス会議（IEEE Int'L Electron Devices Meeting）、２００６年１２月１１日〜１３日
【非特許文献３】ジョンソン（Jonson）等、「ダイオード／アンチヒューズ型メモリセルの３次元アレイを備えた５１２−ＭｂＰＲＯＭ（５１２-Mb PROM With a Three-Dimensional Array of Diodｅ／Anti-fuse Memory cells）」、米国電気電子学会国際固体回路会議論文集（IEEE J． of Solid-State Circuits）、第３８巻、 第１１号、２００３年１１月
【非特許文献４】タナカ（Tanaka）等「超高密度フラッシュメモリ用の穿孔と差込みプロセスを有するＢｉＣＳ技術（Bit Cost Scalable Technology with Punch and Plug Process for Ultra High Density Flash Memory）」２００７年のＶＬＳＩ技術に関するシンポジウム技術論文集ダイジェスト（Symposium on VLSI Technology Digest of Technical Papers）、２００７年６月１２日〜１４日、１４〜１５ページ。
【０００８】
２０１０年９月０１日出願の米国特許仮出願第６１／３７９，２９７号、２０１１年１月２０日出願の米国特許仮出願第６１／４３４，６８５号、及び２０１１年１月２１日出願の米国特許出願第１２／０１１，７１７号は垂直ＮＡＮＤセルを指向するものであり、参照することで本明細書に援用されるものとする。これらの出願はＮＡＮＤストリングの両端部に、対応する選択デバイスを伴うソース線と接地選択線を有するメモリセルを示す。
【発明の概要】
【発明が解決しようとする課題】
【０００９】
信頼できる非常に小型の記憶素子を含む、３次元集積回路メモリ用の構造を低い製造コストで提供することが望まれている。
【課題を解決するための手段】
【００１０】
種々の実施態様は、選択線とソース線とメモリセルの間で選択線により制御されるデバイスを有しない３次元メモリアレイである。選択デバイスは、ＮＡＮＤメモリセルストリングをビット線若しくはソース線から絶縁するものである。３次元メモリアレイは、ソース線とビット線の間にＮＡＮＤメモリセルストリングのスタックを有する。ＮＡＮＤメモリセルストリングのソース線端部では、ソース線はＮＡＮＤメモリセルストリングのスタックの異なる面位置に接続されている。ＮＡＮＤメモリセルストリングのビット線端部では、ビット線はＮＡＮＤメモリセルストリングの異なるスタックに接続されている。ＧＳＬ接地選択線制御トランジスタは選択的にソース線からＮＡＮＤストリングのソース線端部を絶縁する。ＳＳＬストリング選択線制御トランジスタは選択的にビット線からＮＡＮＤストリングのビット線端部を絶縁する。
【００１１】
ＮＡＮＤストリングのソース線端部に配されるダイオードはＮＡＮＤストリングのソース線端部とソース線の間で電気的な絶縁を行う。このような電気的な絶縁を行うダイオードにより、ＧＳＬ接地選択線制御トランジスタは選択的にソース線からＮＡＮＤストリングのソース線端部を絶縁する必要がなくなる。
【００１２】
１つの態様は、メモリデバイスであり、集積回路基板及び該集積回路基板上の不揮発性メモリセルの３次元アレイとを伴う。
【００１３】
その３次元アレイは不揮発性メモリセルのＮＡＮＤストリングのスタックと、選択線と、ダイオードを有する。
【００１４】
不揮発性メモリセルのＮＡＮＤストリングのスタックは２つの端部を有する。第１の端部と第２の端部の一方はビット線に接続され、第１の端部と第２の端部の他方はソース線に接続される。
【００１５】
前記選択線はＮＡＮＤストリングの第１の端部だけに配される。選択線はＮＡＮＤストリングの第２の端部の近くにはない。選択線は電気的にＮＡＮＤストリングをビット線及びソース線の一方に接続させる。選択線はスタックの上に直交して形成され、スタックの面と共形の表面を有する。
【００１６】
ダイオードはメモリセルのストリングをビット線及びソース線の他方に接続させ、選択線とダイオードがＮＡＮＤストリングの両端に位置するようにされる。
【００１７】
１つの実施形態は、複数のスタックの上に直交して形成され該スタックの面と共形の表面を有する複数のワード線を有する。ワード線は複数のスタックの面と複数のワード線の間の交点に、不揮発性メモリセルを設定する。選択線はビット線とソース線の一方と複数のワード線との間に配設される。
【００１８】
１つの実施形態においては、ソース線は不揮発性メモリセルのＮＡＮＤストリングのスタックの異なる水平面位置に電気的に接続される。
【００１９】
１つの実施形態においては、ビット線は不揮発性メモリセルのＮＡＮＤストリングの異なるスタックに電気的に接続される。
【００２０】
１つの実施形態においては、ダイオードは半導体p-n接合を有する。
【００２１】
１つの実施形態においては、ダイオードはショットキーメタル半導体接合を有する。
【００２２】
１つの実施形態においては、ストリングのスタックは基板に平行である。
【００２３】
１つの実施形態においては、ストリングのスタックは基板に垂直である。
【００２４】
１つの実施形態においては、メモリセルはスタックとワード線の間に界面領域を有し、界面領域はトンネル層、電荷トラップ層、阻止層とを備える。
【００２５】
１つのソース線の第１の材料はダイオードの第１のノードを形成し、ＮＡＮＤストリングのスタックの第２の材料はダイオードの第２のノードを形成する。
【００２６】
他の態様はメモリデバイスであり、集積回路基板と、該集積回路基板上に不揮発性メモリセルの３次元アレイとを有する。
【００２７】
その３次元アレイは不揮発性メモリセルのＮＡＮＤストリングのスタックと、選択デバイスと、ダイオードを有する。
【００２８】
不揮発性メモリセルのＮＡＮＤストリングのスタックは２つの端部を有する。第１の端部と第２の端部の一方はビット線に接続され、第１の端部と第２の端部の他方はソース線に接続される。
【００２９】
前記選択デバイスはＮＡＮＤストリングの第１の端部だけに配される。前記選択デバイスはＮＡＮＤストリングの第２の端部の近くにはない。前記選択デバイスは電気的にＮＡＮＤストリングをビット線及びソース線の一方に接続させる。
【００３０】
ダイオードはメモリセルのストリングをビット線及びソース線の他方に接続させ、選択デバイスとダイオードがＮＡＮＤストリングの両端に位置するようにされる。
【００３１】
１つの実施形態は、複数のスタックの上に直交して形成され該スタックの面と共形の表面を有する複数のワード線を有する。ワード線は複数のスタックの面と複数のワード線の間の交点に、不揮発性メモリセルを構成する。選択デバイスはビット線とソース線の一方と複数のワード線により設定されるメモリデバイスとの間に配設される。
【００３２】
１つの実施形態においては、ソース線は不揮発性メモリセルのＮＡＮＤストリングのスタックの異なる水平面位置に電気的に接続される。
【００３３】
１つの実施形態においては、ビット線は不揮発性メモリセルのＮＡＮＤストリングの異なるスタックに電気的に接続される。
【００３４】
１つの実施形態においては、ダイオードは半導体p-n接合を有する。
【００３５】
１つの実施形態においては、ダイオードはショットキーメタル半導体接合を有する。
【００３６】
１つの実施形態においては、ストリングのスタックは基板に平行である。
【００３７】
１つの実施形態においては、ストリングのスタックは基板に垂直である。
【００３８】
１つの実施形態においては、メモリセルはスタックとワード線の間に界面領域を有し、界面領域はトンネル層、電荷トラップ層、阻止層とを備える。
【００３９】
１つのソース線の第１の材料はダイオードの第１のノードを形成し、ＮＡＮＤストリングのスタックの第２の材料はダイオードの第２のノードを形成する。
【００４０】
また他の態様はメモリデバイスであり、集積回路基板と、該集積回路基板上に不揮発性メモリセルの３次元アレイとを有する。
【００４１】
その３次元アレイは不揮発性メモリセルのＮＡＮＤストリングのスタックと、ダイオードを有する。
【００４２】
不揮発性メモリセルのＮＡＮＤストリングのスタックは２つの端部を有する。第１の端部はビット線に接続され、第２の端部はソース線に接続される。
【００４３】
ダイオードはメモリセルのストリングをソース線に接続させる。ダイオードだけがソース線とＮＡＮＤストリングのスタックの第２の端部の間の電流制御を行う。
【００４４】
１つの実施形態は、複数のワード線と選択デバイスを有する。複数のワード線は複数のスタックの上に直交して形成され該スタックの面と共形の表面を有する。ワード線は複数のスタックの面と複数のワード線の間の交点に、不揮発性メモリセルを構成する。
【００４５】
選択デバイスはビット線の側にＮＡＮＤストリングの第１の端部に配される。選択デバイスはＮＡＮＤストリングを選択的にビット線に電気的に接続させる。選択デバイスはビット線と複数のワード線により設定されるメモリデバイスとの間に配設される。
【００４６】
１つの実施形態においては、ソース線は不揮発性メモリセルのＮＡＮＤストリングのスタックの異なる水平面位置に電気的に接続される。
【００４７】
１つの実施形態においては、ビット線は不揮発性メモリセルのＮＡＮＤストリングの異なるスタックに電気的に接続される。
【００４８】
１つの実施形態においては、ダイオードは半導体p-n接合を有する。
【００４９】
１つの実施形態においては、ダイオードはショットキーメタル半導体接合を有する。
【００５０】
１つの実施形態においては、ストリングのスタックは基板に平行である。
【００５１】
１つの実施形態においては、ストリングのスタックは基板に垂直である。
【００５２】
１つの実施形態においては、メモリセルはスタックとワード線の間に界面領域を有し、界面領域はトンネル層、電荷トラップ層、阻止層とを備える。
【００５３】
１つのソース線の第１の材料はダイオードの第１のノードを形成し、ＮＡＮＤストリングのスタックの第２の材料はダイオードの第２のノードを形成する。
【００５４】
また他の態様は３次元ＮＡＮＤ型不揮発性メモリの動作方法である。
【００５５】
その方法には、ダイオードがメモリセルのＮＡＮＤストリングとビット線との間を接続するように、書込みバイアス配列シーケンスを３次元ＮＡＮＤ不揮発性メモリのＮＡＮＤストリングに適用する工程を含む。書き込みの間、ダイオードは、ＮＡＮＤストリングとソース線との間の選択デバイスに因らずに該ＮＡＮＤストリングの昇圧されたチャンネルを保持する。
【００５６】
３次元メモリデバイスには、絶縁材料によって分離された複数の半導体材料帯片の形状を有し、復号化回路を通してセンスアンプに接続可能なストリングとして本明細書で説明される実施例において構成されてなるところの複数の隆起したスタックが含まれる。半導体材料の帯片は、前記隆起したスタックの側部に側面を有する。実施例において構成された、本明細書では行デコーダに接続可能なワード線として説明する複数の導電線は、前記複数の隆起したスタックの上を直交して延びる。前記導電線は、前記スタックの表面に共形である表面（例えば、底面）を有する。この共形構造により、前記スタック上の前記半導体材料帯片の側面と導電線との交点の界面領域が多層アレイとなる。記憶素子は、前記帯片の側面と前記導電線との界面領域に位置する。前記記憶素子は、以下に説明する実施形態における書き込み可能な抵抗構造又は電荷トラップ構造のように書き込み可能である。特定の界面領域のスタック内における前記共形の導電線、前記記憶素子及び、前記半導体材料帯片の組み合わせにより、メモリセルのスタックが形成される。前記アレイ構造の結果として、メモリセルの３次元アレイが提供される。
【００５７】
前記複数の隆起したスタック及び前記複数の導電線は、前記メモリセルが自己整合するように作成することができる。例えば、前記隆起したスタックにおける前記複数の半導体材料帯片は、比較的深くすることができるトレンチが結果として交互に形成される単一のエッチマスク及び前記半導体材料帯片の側面が垂直に位置合わせされる又は、前記エッチングに起因する前記隆起部の先細りの側面に位置合わせされるスタックを用いて画定することができる。前記記憶素子は、前記複数のスタックに対するブランケット堆積プロセスによって作った材料の単一層又は多層を用いて形成することができ、最小線幅の位置合わせ工程を用いない他のプロセスを用いることで形成することができる。また、前記複数の導電線は、前記記憶素子を提供するために用いた前記材料の単一層又は多層の上に共形堆積を用い、その後、単一のエッチマスクを用いて前記線を画定するためのエッチプロセスによって形成することができる。結果として、前記複数のスタックにおける前記複数の半導体材料帯片に対して１つの位置合わせ工程及び、前記複数の導電線に対して１つの位置合わせ工程を用いることで自己整合したメモリセルの３次元アレイが確立される。
【００５８】
また、本明細書に説明するものは、ＢＥ−ＳＯＮＯＳ技術に基づいた３次元埋込みチャネル型無接合ＮＡＮＤフラッシュ構造である。
【００５９】
本発明は、超高密度３次元ＮＡＮＤ型フラッシュ用の実践的回路設計アーキテクチャを提供する。
【００６０】
本発明の他の態様及び利点は、以下の図面、詳細な説明及び、請求項を検討することにより明らかとなる。
【図面の簡単な説明】
【００６１】
【図１】図１は、複数の隆起したスタック状に配置された、Ｙ軸に平行な半導体材料帯片の複数の平面と、半導体材料帯片の側面の記憶層と、複数の隆起したスタックを覆って配置された共形の底面を有する複数の導電線とを含む本明細書に記載された３次元メモリ構造の斜視図である。
【図２】図２は、図１の構造のＸ−Ｚ平面におけるメモリセルの断面図である。
【図３】図３は、図１の構造のＸ−Ｙ平面におけるメモリセルの断面図である。
【図４】図４は、図１の構造を有するアンチヒューズ型メモリの概略図である。
【図５】図５は、複数の隆起したスタック状に配置された、Ｙ軸に並行な半導体材料帯片の複数の平面と、半導体材料帯片の側面の電荷トラップ記憶層と、複数の隆起したスタックを覆って配置された共形の底面を有する複数の導電線とを含む本明細書に記載された３次元ＮＡＮＤ型フラッシュメモリ構造の斜視図である。
【図６】図６は、図５の構造のＸ−Ｚ平面におけるメモリセルの断面図である。
【図７】図７は、図５の構造のＸ−Ｙ平面におけるメモリセルの断面図である。
【図８】図８は、図５及び図２３の構造を有するＮＡＮＤ型フラッシュメモリの概略図である。
【図９】図９は、記憶層が導電線同士の間で取り除かれた、図５のような３次元ＮＡＮＤ型フラッシュメモリ構造の別の実施例の斜視図である。
【図１０】図１０は、図９の構造のＸ−Ｚ平面におけるメモリセルの断面図である。
【図１１】図１１は、図９の構造のＸ−Ｙ平面におけるメモリセルの断面図である。
【図１２】図１２は、図１、図５及び図９のようなメモリデバイスを製造する工程における第１段階を説明する図である。
【図１３】図１３は、図１、図５及び図９のようなメモリデバイスを製造する工程における第２段階を説明する図である。
【図１４Ａ】図１４Ａは、図１のようなメモリデバイスを製造する工程における第３段階を説明する図である。
【図１４Ｂ】図１４Ｂは、図５のようなメモリデバイスを製造する工程における第３段階を説明する図である。
【図１５】図１５は、図１、図５及び図９のようなメモリデバイスを製造する工程における第３段階を説明する図である。
【図１６】図１６は、図１、図５及び図９のようなメモリデバイスを製造する工程における第４段階を説明する図である。
【図１７】図１７は、行、列及び平面復号化回路を有する３次元の書き込み可能な抵抗メモリアレイを含む集積回路の概略図である。
【図１８】図１８は、行、列及び平面復号化回路を有する３次元ＮＡＮＤフラッシュメモリアレイを含む集積回路の概略図である。
【図１９】図１９は、３次元ＮＡＮＤ型フラッシュメモリアレイの一部分の透過型電子顕微鏡（ＴＥＭ）画像である。
【図２０】図２０は、ソース線構造とメモリストリングとの間のストリングにダイオードを含む３次元ＮＡＮＤ型フラッシュメモリ構造の斜視図である。
【図２１】図２１は、ＮＡＮＤ構造に配列された８つの電荷トラップセルをそれぞれ有するメモリセルの２つの平面を示す、ソース線構造とメモリストリングとの間のストリングにダイオードを含む３次元ＮＡＮＤ型フラッシュメモリ構造の概略斜視図である。
【図２２】図２２は、ソース線構造とメモリストリングの間のストリングにダイオードを含む図２１のようなアレイにおける書き込み動作のためのタイミング図である。
【図２３】図２３は、読み出し動作を行っている、ソース線構造とメモリストリングとの間のストリングにダイオードを含む３次元ＮＡＮＤ型フラッシュメモリ構造の斜視図である。
【図２４】図２４は、書き込み動作を行っている、ソース線構造とメモリストリングとの間のストリングにダイオードを含む３次元ＮＡＮＤ型フラッシュメモリ構造の斜視図である。
【図２５】図２５は、ソース線構造とメモリストリングとの間のストリングに、ショットキーダイオードを含む３次元ＮＡＮＤ型フラッシュメモリ構造の斜視図である。
【図２６】図２６は、ソース線構造とメモリストリングとの間のストリングにダイオードを含む３次元ＮＡＮＤ型フラッシュメモリ構造の垂直チャンネルバージョンの斜視図である。
【図２７Ａ】図２７Ａは、３次元ＮＡＮＤ型フラッシュメモリアレイの一部分の透過型電子顕微鏡（ＴＥＭ）画像である。
【図２７Ｂ】図２７Ｂは、３次元ＮＡＮＤ型フラッシュメモリアレイの一部分の透過型電子顕微鏡（ＴＥＭ）画像である。
【図２８】図２８は、実験的に測定したＰＮダイオードのＩ−Ｖ特性のグラフである。
【図２９】図２９は、実験的に測定したポリシリコンダイオードを接続した３次元ＮＡＮＤ型メモリの書込み禁止特性のグラフである。
【図３０】図３０は、書き込み・消去したメモリセルのチェッカーボード分布を有する、実験的に測定したポリシリコンダイオードを接続した３次元ＮＡＮＤ型メモリの閾値分布のグラフである。
【図３１】図３１は、ソース線構造とメモリストリングとの間のストリングにダイオードを含む、３次元ＮＡＮＤ型フラッシュメモリアレイ構造のレイアウト図である。
【図３２】図３２は、ソース線構造とメモリストリングとの間のストリングにダイオードを含む、３次元ＮＡＮＤ型フラッシュメモリアレイ構造の他のレイアウト図である。
【図３３】図３３は、ソース線構造とメモリストリングとの間のストリングにダイオードを含む、３次元ＮＡＮＤ型フラッシュメモリアレイ構造のまた他のレイアウト図である。
【図３４】図３４は、ソース線構造とメモリストリングとの間のストリングにダイオードを含む、３次元ＮＡＮＤ型フラッシュメモリ構造の斜視図である。
【図３５】図３５は、ソース線構造とメモリストリングとの間のストリングにダイオードを含む、３次元ＮＡＮＤ型フラッシュメモリ構造の斜視図である。
【発明を実施するための形態】
【００６２】
図を参照して、本発明の実施形態を詳細に説明する。
【００６３】
図１は、３次元アレイを構成する半導体材料帯片スタック及び直交する導電線を示すために図から充填材料を取り除いた３次元の書き込み可能な抵抗メモリアレイの２ｘ２部分の斜視図である。この図では、２平面だけを示す。しかしながら、平面の数は非常に大きな数まで増やすことができる。図１に示したように、メモリアレイは、集積回路基板に形成され、下地の半導体又は他の構造（図示せず）を覆う絶縁層１０を有する。メモリアレイは、絶縁材料２１，２２，２３，２４によって分離された半導体材料帯片１１，１２，１３，１４の複数のスタックを含む。スタックは、図に示したようにＹ軸方向に延びて隆起しているので、半導体材料帯片１１〜１４は、ストリングとして構成される。半導体材料帯片１１及び１３は、第１のメモリ平面においてストリングとして機能することができる。半導体材料帯片１２及び１４は、第２のメモリ平面においてストリングとして機能することができる。この例では、アンチヒューズ材料等のメモリ材料の層１５は、複数の半導体材料帯片スタックを覆い、他の例においては、少なくとも半導体材料帯片の側壁を覆う。複数の導電線１６，１７は、複数の半導体材料帯片スタックに直交して一面に配置される。導電線１６，１７は、複数の半導体材料帯片スタックと共形の表面を有して、複数のスタックによって画定されるトレンチ（例えば、２０）を充填するとともにスタック上の半導体材料帯片１１〜１４の側面と導電線１６，１７との間の交点における界面領域に多層アレイを画定する。シリサイド（例えば、タングステンシリサイド、コバルトシリサイド、チタンシリサイド）の層１８，１９を導電線１６，１７の上面を覆って形成することができる。
【００６４】
メモリ材料の層１５は、例えば、１〜５ナノメータ程度の厚さを有する、二酸化シリコン、酸窒化シリコン又は他の酸化シリコン等のアンチヒューズ材料から構成することができる。窒化シリコン等、他のアンチヒューズ材料を用いてもよい。半導体材料帯片１１〜１４は、第１の導電型（例えば、ｐ型）を有する半導体材料であってもよい。導電線１６，１７は、第２の導電型（例えば、ｎ型）を有する半導体材料であってもよい。例えば、半導体材料帯片１１〜１４は、ｐ型ポリシリコンを用いて作ることができる。一方、導電線１６，１７は、比較的高濃度にドープされたｎ+型ポリシリコンを用いて作ることができる。半導体材料帯片の幅は、ダイオードの動作を支えるための空乏領域に充分な空間を提供するものでなければならない。結果として、アノードとカソードの中間に書き込み可能なアンチヒューズ層を有するｐｎ接合によって形成された整流器を備えるメモリセルは、ポリシリコンの帯片と線との交点の３次元アレイとして形成される。他の実施形態においては、タングステン又はドープされた金属酸化膜の電導性帯片上の酸化タングステンのような遷移金属酸化物を含む、別の書き込み可能な抵抗メモリアレイ材料を用いることができる。そのような材料は、書き込み可能であるとともに消去可能であり、セル当たり複数ビットを記憶する動作のために用いることができる。
【００６５】
図２は、導電線１６と半導体材料帯片１４の交差点に形成されたメモリセルをＸ−Ｚ平面で切り取った断面図を示す。活性領域２５，２６は、導電線１６と半導体材料帯片１４との間の帯片１４の両面に形成される。自然のままの状態では、アンチヒューズ材料の層１５は、高抵抗である。プログラミング後、アンチヒューズ材料が降伏することで、アンチヒューズ材料内の活性領域２５，２６の一方又は両方が低抵抗状態であるとみなされる。ここに説明する実施形態では、各メモリセルが半導体材料帯片１４のそれぞれの面に１つずつ、２つの活性領域２５，２６を有する。図３は、導電線１６，１７と半導体材料帯片１４との交差点に形成されたメモリセルのＸ−Ｙ平面における断面図を示す。導電線１６によって画定されたワード線からアンチヒューズ材料の層１５を通る半導体材料帯片１４までの電流路を図示する。
【００６６】
電子電流は、図３において破線矢印で示したようにｎ+導電線１６からｐ型半導体材料帯片へと向かい、半導体材料帯片に沿って（破線矢印）、選択メモリセルの状態を測定可能なセンスアンプまで流れる。典型的な実施形態において、アンチヒューズ材料として約１ナノメータの厚さの酸化シリコンの層を用いると、プログラミングパルスは、約１マイクロ秒のパルス幅を有する５〜７ボルトのパルスを含んでもよく、以下に図１７を参照して説明するようにオンチップ制御回路の制御下で印加される。読出しパルスは、構成に基づくパルス幅を有する１〜２ボルトのパルスを含んでもよく、以下に図１７を参照して説明するようにオンチップ制御回路の制御下で印加される。読出しパルスは、プログラミングパルスよりもずっと短くすることができる。
【００６７】
図４は、メモリセルの２平面を示す概略図であり、それぞれの平面は６つのセルを有する。メモリセルは、アノードとカソードとの間のアンチヒューズ材料の層を表す破線を有するダイオード記号によって表されている。メモリセルの２平面は、第１のワード線ＷＬn及び第２のワード線ＷＬn+1として機能する導電線６０，６１の、アレイの第１の層及び第２の層においてストリングＢＬn，ＢＬn+1及びＢＬn+2として機能する、半導体材料帯片５１，５２の第１のスタックと、半導体材料帯片５３，５４の第２のスタックと、半導体材料帯片５５，５６の第３のスタックとの交点に画定される。メモリセルの第１の平面は、半導体材料帯片５２上のメモリセル３０，３１と、半導体材料帯片５４上のメモリセル３２，３３と、半導体材料帯片５６上のメモリセル３４，３５と、を含む。メモリセルの第２の平面は、半導体材料帯片５１上のメモリセル４０，４１と、半導体材料帯片５３上のメモリセル４２，４３と、半導体材料帯片５５上のメモリセル４４，４５と、を含む。図に示したように、ワード線ＷＬnとして機能する導電線６０は、図１に示したスタック間のトレンチ２０の材料に対応する垂直方向の拡張部６０−１，６０−２，６０−３を含み、導電線６０を各平面において例示した３つの半導体材料帯片に沿ってメモリセルに結合させる。多くの層を有するアレイを、本明細書に記載した通りに実施することで、チップ当たりテラビットに近づく又はテラビットに達する超高密度メモリを可能とすることができる。
【００６８】
図５は、３次元アレイを構成する半導体材料帯片スタック及び直交する導電線を示すために図から充填材料を取り除いた３次元電荷トラップメモリアレイの２ｘ２部分の斜視図である。この図では、２層だけを示す。しかしながら、層の数は、非常に大きな数まで増やすことができる。図５に示したように、メモリアレイは、集積回路基板に形成され、下地の半導体又は他の構造（図示せず）を覆う絶縁層１１０を有する。メモリアレイは、絶縁材料１２１，１２２，１２３，１２４によって分離された半導体材料帯片１１１，１１２，１１３，１１４の複数のスタック（そのうち２つのみを図に示す）を含む。スタックは、図に示したようにＹ軸方向に延びて隆起しているので、半導体材料帯片１１１〜１１４は、ストリングとして構成される。半導体材料帯片１１１及び１１３は、第１のメモリ平面においてストリングとして機能することができる。半導体材料帯片１１２及び１１４は、第２のメモリ平面においてストリングとして機能することができる。
【００６９】
第１のスタックにおける半導体材料帯片１１１と１１２の間の絶縁材料１２１及び第２のスタックにおける半導体材料帯片１１３と１１４の間の絶縁材料１２３の有効な酸化層の厚さは、約４０ｎｍ以上である。ここで、実効酸化層厚（ＥＯＴ）は、二酸化シリコンの比誘電率と選択絶縁材料の比誘電率の比率に従って正規化された絶縁材料の厚さである。ここで、「約４０ｎｍ」という用語を用いているのは、このタイプの構造を製造する際に典型的に起こるように、１０％程度のばらつきを説明するためである。絶縁材料の厚さは、構造の隣接する層におけるセル同士の間の干渉を低減させる決定的な役割を担うことができる。実施形態によっては、層間の充分な絶縁が実現できる限り、絶縁材料のＥＯＴは、３０ｎｍの薄さでもよい。
【００７０】
この例では、誘電電荷トラップ構造等のメモリ材料の層１１５は、複数の半導体材料帯片スタックを被覆する。複数の導電線１１６，１１７は、複数の半導体材料帯片スタックの上に直交して配置される。導電線１１６，１１７は、複数の半導体材料帯片スタックと共形の表面を有して、複数のスタックによって画定されるトレンチ（例えば、１２０）を充填するとともに、スタック上の半導体材料帯片１１１〜１１４の側面と導電線１１６，１１７との交点における界面領域に多層アレイを画定する。シリサイド（例えば、タングステンシリサイド、コバルトシリサイド、チタンシリサイド）の層１１８，１１９を導電線１１６，１１７の上面を覆って形成することができる。
【００７１】
このようにして導電線１１１〜１１４上のチャネル領域にナノワイヤ又はナノチューブ構造を提供することにより、ナノワイヤＭＯＳＦＥＴ型セルも構成することができる。このことは、ポール(Paul)等、「ナノワイヤ及びナノチューブデバイス性能におけるプロセス変動の影響(Impact of a Process Variation on Nanowire and Nanotube Device Performance)」、米国電気電子学会電子デバイスに関するトランザクション(IEEE Transactions on Electron Devices)，第５４巻，第９号，２００７年９月、に記載されており、この記事は、本明細書中に完全に記載されてものとして参照により援用される。
【００７２】
結果として、ＮＡＮＤ型フラッシュアレイに構成されたＳＯＮＯＳ型メモリセルの３次元アレイを形成することができる。ソース、ドレイン及びチャネルは、シリコン（Ｓ）半導体材料帯片１１１〜１１４に形成され、メモリ材料の層１１５は、酸化シリコン（Ｏ）から形成することができるトンネル誘電体層９７と、窒化シリコン（Ｎ）から形成することができる電荷蓄積層９８と、酸化シリコン（Ｏ）から形成することができる阻止誘電体層９９とを含み、ゲートは、導電線１１６，１１７のポリシリコン（Ｓ）を含む。
【００７３】
半導体材料帯片１１１〜１１４は、ｐ型半導体材料であってもよい。導電線１１６，１１７は、同一又は異なる導電型（例えば、ｐ+型）を有する半導体材料であってもよい。例えば、半導体材料帯片１１１〜１１１４は、ｐ型ポリシリコン又はｐ型エピタキシャル単結晶シリコンを用いて作ることができ、導電線１１６，１１７は、比較的高濃度にドープされたｐ+型ポリシリコンを用いて作ることができる。
【００７４】
あるいは、半導体材料帯片１１１〜１１４は、ｎ型半導体材料であってもよい。導電線１１６，１１７は、同一又は異なる導電型（例えば、ｐ+型）を有する半導体材料であってもよい。このｎ型帯片の配置によって、埋込みチャネル空乏層式電荷トラップメモリセルになる。例えば、半導体材料帯片１１１〜１１１４は、ｎ型ポリシリコン又はｎ型エピタキシャル単結晶シリコンを用いて作ることができ、導電線１１６，１１７は、比較的高濃度にドープされたｐ+型ポリシリコンを用いて作ることができる。ｎ型半導体材料帯片に対する典型的なドーピング濃度は、約１０18／ｃｍ3とすることができ、利用可能な実施形態では、１０17／ｃｍ3〜１０19／ｃｍ3の範囲内があり得る。ｎ型半導体材料帯片の使用は、無接合の実施形態において特に有益であり、ＮＡＮＤストリングに沿って電気伝導度を向上させることで、より高い読出し電流が可能となる。
【００７５】
このように、電荷蓄積構造を有する電界効果トランジスタを含むメモリセルは、交点の３次元アレイに形成される。２５ナノメータ程度の隆起したスタック間の間隙を有する、２５ナノメータ程度の半導体材料帯片及び導電線の幅の大きさを用いると、数十層（例えば、３０層）を有するデバイスは、単一チップにおいてテラビットの記憶容量（１０１２）に到達することができる。
【００７６】
メモリ材料の層１１５は、他の電荷蓄積構造を含むこともできる。例えば、ゼロバイアス下で逆「Ｕ」字型価電子帯を形成する材料の複合体を含む誘電体トンネル層９７を含む、バンドギャップ操作ＳＯＮＯＳ（ＢＥ−ＳＯＮＯＳ）電荷蓄積構造を用いることができる。ある実施形態では、複合トンネル誘電体層は、正孔トンネル層と呼ばれる第１の層と、バンドオフセット層と呼ばれる第２の層と、分離層と呼ばれる第３の層を含む。本実施形態の層１１５の正孔トンネル層は、例えば、堆積後ＮＯアニール又は堆積時にＮＯを雰囲気に加えることによる窒化物形成とともに、現場蒸気発生ＩＳＳＧ法を用いて形成された二酸化シリコンを半導体材料帯片の側面に含む。二酸化シリコンの第１の層の厚さは、２０Å未満であり、１５Å以下であることが好ましい。代表的な実施形態での厚さは、１０Å又は１２Åである。
【００７７】
本実施形態におけるバンドオフセット層は、例えば、ジクロロシランＤＣＳ及びＮＨ3前駆体を６８０℃で使用する低圧化学蒸着法ＬＰＣＶを用いて形成される、正孔トンネル層に位置する窒化シリコンを含む。別のプロセスでは、バンドオフセット層は、Ｎ2Ｏ前駆体を使用する同様のプロセスを用いて形成された酸窒化シリコンを含む。窒化シリコンのバンドオフセット層の厚さは、３０Å未満、好ましくは、２５Å未満である。
【００７８】
本実施形態における分離層は、例えば、ＬＰＣＶＤ高温酸化（ＨＴＯ）蒸着法を用いて形成される、窒化シリコンのバンドオフセット層に位置する二酸化シリコンを含む。二酸化シリコンの分離層の厚さは、３５Å未満であり、２５Å以下であることが好ましい。この三層トンネル層は、逆Ｕ字型価電子帯エネルギーレベルとなる。
【００７９】
第１の位置での価電子帯エネルギーレベルは、半導体本体との界面と第１の位置との間の薄い領域を正孔が通過するように誘起するのに充分な電界が、第１の位置の後の価電子帯エネルギーレベルを、第１の位置の後の複合トンネル誘電体内の正孔トンネル障壁を効果的に取り除くレベルに上昇させるのにも充分であるようになっている。この構造は、三層トンネル誘電体層に逆Ｕ字形価電子帯エネルギーレベルを確立し、高速の電界アシスト正孔トンネルを可能とするとともに、セルからデータを読み出したり、隣接するセルを書き込みしたりする等の他の操作のために電界のない部分又は、小さい電界の存在する部分の複合トンネル誘電体を通る電荷リークを効果的に防止することができる。
【００８０】
代表的なデバイスにおいて、メモリ材料の層には、２ｎｍ未満の二酸化シリコン層、３ｎｍ未満の窒化シリコン層及び、４ｎｍ未満の二酸化シリコン層を含むバンドギャップ操作複合トンネル誘電体層が含まれる。ある実施形態においては、複合トンネル誘電体層は、極薄酸化シリコン層Ｏ１（例えば、１５Å以下）、極薄窒化シリコン層Ｎ１（例えば、３０Å以下）及び、極薄酸化シリコン層Ｏ２（例えば、３５Å以下）で構成されるため、半導体本体との界面から１５Å以下のオフセットで、価電子帯エネルギーレベルが約２．６ｅＶ増加する。Ｏ２層は、第２のオフセット（例えば、界面から約３０Å〜４５Å）において、低価電子帯エネルギーレベル（より高い正孔トンネル障壁）及びより高い伝導帯エネルギーレベルによって、Ｎ１層を電荷トラップ層から分離する。正孔トンネルを誘起するのに充分な電界は、第２の位置の後の価電子帯エネルギーレベルを、正孔トンネル障壁を効果的に取り除くレベルへ上昇させるが、それは、第２の位置の界面からの距離がより離れているためである。従って、Ｏ２層は、電界アシスト正孔トンネルを著しく妨げることなく、低電界時のリークを阻止する操作トンネル誘電体の性能を向上させる。
【００８１】
本実施形態のメモリ材料の層１１５における電荷トラップ層は、例えば、ＬＰＣＶＤを用いて形成した、５０Åよりも厚い、例えば、本実施形態では約７０Åを含む厚さの窒化シリコンを含む。例えば、酸窒化シリコン（ＳｉxＯyＮz）、シリコンリッチな窒化物、シリコンリッチな酸化物、ナノ粒子が埋め込まれたトラップ層等を含む他の電荷トラップ材料及び構造を用いてもよい。
【００８２】
本実施形態のメモリ材料の層１１５における阻止誘電体層は、５０Åよりも厚く、例えば、本実施形態では約９０Åを含む二酸化シリコンの層を含み、湿式炉酸化プロセスによる窒化物から湿式転換法によって形成することができる。高温酸化（ＨＴＯ）又はＬＰＣＶＤ−ＳｉＯ2を用いる他の実施形態を実施してもよい。他の阻止誘電体は、酸化アルミニウムのような高ｋ材料を含むことができる。
【００８３】
代表的な実施形態では、正孔トンネル層は、１３Åの厚さの二酸化シリコン、バンドオフセット層は、２０Åの厚さの窒化シリコン、分離層は、２５Åの厚さの二酸化シリコン、電荷トラップ層は、７０Åの厚さの窒化シリコン、そして、阻止誘電体は、９０Åの厚さの酸化シリコンであってもよい。ゲート材料は、導電線１１６，１１７に用いたｐ+ポリシリコン（仕事関数は、約５．１ｅＶ）である。
【００８４】
図６は、導電線１１６と半導体材料帯片１１４の交差点に形成された電荷トラップメモリセルをＸ−Ｚ平面で切り取った断面図を示す。活性電荷トラップ領域１２５，１２６は、導電線１１６と帯片１１４との間の帯片１１４の両面に形成される。ここで説明する実施形態においては、図６に示したように、各メモリセルは、活性電荷蓄積領域１２５、１２６を半導体材料帯片１１４の各面にひとつずつ有するダブルゲート電界効果トランジスタである。
【００８５】
図７は、導電線１１６，１１７と半導体材料帯片１１４との交差点に形成された電荷トラップメモリセルをＸ−Ｙ平面で切り取った断面図を示す。半導体材料帯片１１４を下る電流路を図示する。図の中に破線矢印で示した電子電流は、ｐ型半導体材料帯片に沿って、選択メモリセルの状態を測定可能なセンスアンプまで流れる。ワード線として機能する導電線１１６，１１７の間のソース／ドレイン領域１２８，１２９，１３０は、ワード線の下のチャネル領域の導電型と反対の導電型を有する、ソース及びドレインのドーピングなしに「無接合」とすることができる。無接合の実施形態では、電荷トラップ電界効果トランジスタは、ｐ型チャネル構造を有することができる。また、実施形態によっては、ワード線を画定した後の自己整列インプラントにおいてソース及びドレインのドーピングを実施してもよい。
【００８６】
別の実施形態において半導体材料帯片１１１〜１１４は、無接合配列における低濃度にドープされたｎ型半導体本体を用いて実現できるので、電荷トラップセルに対して自然にシフトした低閾値分布を有する、デプレッションモードにおいて動作可能な埋込みチャネル型電界効果トランジスタとなる。
【００８７】
図８は、多くの平面及び多くのワード線を含むことができる立方体の代表的なものである、ＮＡＮＤ構成において配置された９つの電荷トラップセルを有するメモリセルの２平面を示す概略図である。メモリセルの２平面は、ワード線ＷＬn-1、ワード線ＷＬn及びワード線ＷＬn+1として機能する導電線１６０，１６１，１６２の、半導体材料帯片の第１のスタック、半導体材料帯片の第２のスタック及び半導体材料帯片の第３のスタックとの交点に画定される。
【００８８】
メモリセルの第１の平面は、半導体材料帯片のＮＡＮＤストリングにメモリセル７０，７１，７２と、半導体材料帯片のＮＡＮＤストリングにメモリセル７３，７４，７５と、半導体材料帯片のＮＡＮＤストリングにメモリセル７６，７７，７８とを含む。メモリセルの第２の平面は、この例では立方体の底平面に対応し、第１の平面と同様にＮＡＮＤストリングに配置されたメモリセル（例えば、８０，８２，８４）を含む。
【００８９】
図に示したように、ワード線ＷＬnとして機能する導電線１６１は、図５に示すスタック間のトレンチ１２０の材料に対応する垂直方向の拡張部を含んで、導電線１６１を、全ての平面における半導体材料帯片同士の間のトレンチ内の界面領域にあるメモリセル（第１の平面のセル７１，７４，７７）に結合する。
【００９０】
ビット線とソース線はメモリストリングの両端にあり、ビット線１０６，１０７，１０８は、メモリストリングの異なるスタックに接続され、ビット線信号ＢＬｎ−１，ＢＬn，ＢＬn+1によって制御される。信号ＳＳＬnによって制御されるソース線８６は、本配列の上部平面のＮＡＮＤストリングを終端させる。同様に、信号ＳＳＬn+1によって制御されるソース線８７は、本構成の下部平面のＮＡＮＤストリングを終端させる。
【００９１】
ストリング選択トランジスタ８５，８８，８９は、本構成においてＮＡＮＤストリングとビット線ＢＬn-1，ＢＬn，ＢＬn+1のそれぞれとの間に接続される。ストリング選択線８３は、ワード線に対して平行である。
【００９２】
ブロック選択トランジスタ９０〜９５は、ＮＡＮＤストリングをソース線のうちのひとつに結合する。この例における接地選択信号ＧＳＬは、ブロック選択トランジスタ９０〜９５のゲートに結合され、導電線１６０，１６１，１６２と同じ方法で実現することができる。ストリング選択トランジスタ及びブロック選択トランジスタは、実施形態によっては、同一ゲート酸化膜として同じ誘電体スタックをメモリセルとして用いることができる。典型的な他の実施形態においては、ゲート酸化膜が代わりに用いられる。また、チャネルの長さ及び幅は、トランジスタにスイッチ機能を提供する設計者の意図を満たすように調節することができる。
【００９３】
下記に示す他の実施形態はＧＳＬ接地選択線と該ＧＳＬ接地選択線によって制御される選択トランジスタ９０〜９５を除いている。このような実施形態はソース線とメモリセルの間のダイオードによって、メモリストリングのソース線端部での電荷フローを制御する。
【００９４】
図９は、図５のような構造の別の構造の斜視図である。図において同様の構造には同様の参照符号を用い、説明は繰り返さない。図９は、ワード線を形成するエッチング工程の結果として、絶縁層１１０の表面１１０Ａ及び半導体材料帯片１１３，１１４の側面１１３Ａ，１１４Ａが、ワード線として機能する導電線（１１６）同士の間で露出している点において図５とは異なる。従って、操作によって害を与えることなしに、メモリ材料の層１１５をワード線同士の間で完全又は部分的にエッチングすることができる。しかしながら、いくつかの構造においては、ここに説明したもののように誘電電荷トラップ構造を形成するメモリ層１１５を介してエッチングする必要はない。
【００９５】
図１０は、図６の構造のようなＸ−Ｚ平面におけるメモリセルの断面図である。図１０は、図６と同一のものであり、図９のような構造が、この断面図では、図５の構造で実現されたものと同じメモリセルになることを説明するものである。図１１は、図７のようなＸ−Ｙ平面におけるメモリセルの断面図である。図１１は、半導体材料帯片１１４の側面（例えば、１１４Ａ）に沿った領域１２８ａ，１２９ａ，１３０ａのメモリ材料が除去可能である点において図７とは異なる。
【００９６】
図１２〜１６は、アレイ形成のための微細加工による位置合わせ工程である２つのパターンマスキング工程だけを用いて、上述したような３次元メモリアレイを実現するための基本的プロセスの流れにおける各段階を説明するものである。図１２は、絶縁層２１０，２１２，２１４及び導体層２１１、２１３を交互に堆積させた結果の構造を示すが、これは、ドープされた半導体を、例えばチップのアレイエリアのブランケット堆積に用いて形成した。実施例によっては、導体層２１１，２１３は、ｎ型又はｐ型のドーピングを有するポリシリコン又はエピタキシャル単結晶シリコンを用いて実現することができる。層間絶縁層２１０，２１２，２１４は、例えば、二酸化シリコン、他の酸化シリコン又は、窒化シリコンを用いて実現することができる。これらの層は、当技術分野で利用可能な低圧化学蒸着法ＬＰＣＶＤ法等を含む様々な方法で形成することができる。
【００９７】
図１３は、半導体材料帯片の複数の隆起したスタック２５０を画定するために用いた第１のリソグラフィによるパターニング工程の結果を示すが、ここで、半導体材料帯片は、導体層２１１，２１３の材料を用いて実現され、絶縁層２１２，２１４によって分離される。深く高いアスペクト比のトレンチを、カーボンハードマスク及び反応性イオンエッチングを適用するリソグラフィに基づくプロセスを用いて、多くの層を支えるスタックに形成することができる。
【００９８】
図１４Ａ及び図１４Ｂはそれぞれ、アンチヒューズセル構造等の書き込み可能な抵抗メモリ構造を含む実施形態及びＳＯＮＯＳ型メモリセル構造等の書き込み可能な電荷トラップメモリ構造を含む実施形態の次の段階を示す。
【００９９】
図１４Ａは、メモリ材料が図１に示したようなアンチヒューズ構造の場合のように単一層から構成される本実施形態におけるメモリ材料の層２１５のブランケット堆積の結果を示す。あるいは、ブランケット堆積ではなく、酸化プロセスを用いて半導体材料帯片の露出した面に、メモリ材料として機能する酸化物を形成することができる。
【０１００】
図１４Ｂは、図４に関連して上述したトンネル層３９７、電荷トラップ層３９８及び、阻止層３９９を含む多層電荷トラップ構造を含む層３１５のブランケット堆積の結果を示す。図１４Ａ及び図１４Ｂに示したように、メモリ層２１５，３１５を、半導体材料帯片の隆起したスタック（図１３の２５０）に対して共形して堆積させる。
【０１０１】
図１５は、ワード線として機能する導電線に用いられる、ｎ型又はｐ型のドーピングを有するポリシリコン等の導電材料を堆積させて層２２５を形成する、高アスペクト比充填工程の結果を示す。また、ポリシリコンが用いられる実施形態においては、シリサイド２２６の層を層２２５の一面に形成することができる。図に示したように、説明した実施形態のポリシリコンの低圧化学蒸着法等の高アスペクト比堆積法の技術を用いて、隆起したスタック同士の間のトレンチ２２０を完全に充填するが、高アスペクト比１０ナノメータ程度の狭いトレンチさえも完全に充填する。
【０１０２】
図１６は、３次元メモリアレイ用のワード線として機能する複数の導電線２６０を画定するために用いた第２のリソグラフィによるパターニング工程の結果を示す。第２のリソグラフィによるパターニング工程は、隆起したスタックをエッチングせずに、導電線同士の間の高アスペクト比のトレンチをエッチングするために、アレイの最小線幅の単一マスクを利用する。ポリシリコンは、酸化シリコン又は窒化シリコンに対してポリシリコンの選択性が高いエッチング工程を用いてエッチングすることができる。従って、導体及び絶縁層をエッチングするための同一マスクに基づき、下地の絶縁層２１０で停止する交互のエッチングプロセスを用いる。
【０１０３】
任意の製造工程には、複数の導電線の上にハードマスクを形成するとともに、ワード線、接地選択線及びストリング選択線を形成する工程が含まれる。ハードマスクは、窒化シリコンの比較的厚い層又はイオンインプラント工程を阻止できる他の材料を用いて形成することができる。ハードマスクを形成した後で、半導体材料帯片におけるドーピング濃度を増加させ、それによって、半導体材料帯片に沿った電流路の抵抗を低減させる。制御されたインプラントのエネルギーを利用することにより、インプラントを底部の半導体材料帯片及びスタックの上に重なった各半導体材料帯片まで透過させることができる。
【０１０４】
ハードマスクを取り除き、導電線の上面に沿ってシリサイド層が露出する。アレイの上部一面に層間誘電体を形成した後で、例えば、タングステンの充填材を用いるコンタクトプラグが形成されるバイアをあける。上に重なる金属線をパターニングしてＢＬ線としてデコーダ回路に接続する。図示したように、１本のワード線、１本のビット線及び、１本のソース線を用いて選択セルにアクセスする３平面の復号化ネットワークが確立される。「３次元メモリの平面復号化方法及びデバイス(Plane Decoding Method and Device for Three Dimensional Memories)」と題する米国特許第６，９０６，９４０号を参照されたい。
【０１０５】
選択アンチヒューズ型セルを書き込みするために本実施形態では、選択ワード線を−７ボルトでバイアスすることができ、非選択ワード線は０ボルトに設定でき、選択ビット線は０ボルトに設定でき、非選択ビット線は０ボルトに設定でき、選択ＳＬ線は−３．３ボルトに設定でき、非選択ＳＬ線は０ボルトに設定できる。選択セルを読み出すために本実施形態では、選択ワード線は−１．５ボルトでバイアスすることができ、非選択ワード線は０ボルトに設定でき、選択ビット線は０ボルトに設定でき、非選択ビット線は０ボルトに設定でき、選択ＳＬ線は−３．３ボルトに設定でき、非選択ＳＬ線は０ボルトに設定できる。
【０１０６】
図１７は、本発明の一実施形態に係る集積回路を単純化したブロック図である。集積回路線８７５は、本明細書に説明した通りに実現した３次元の書き込み可能な抵抗メモリアレイ８６０（ＲＲＡＭ（登録商標））を半導体基板上に含む。行デコーダ８６１は、複数のワード線に結合され、メモリアレイ８６０の行に沿って配列される。列デコーダ８６３は、メモリアレイ８６０のメモリセルからデータを読み出したり書き込んだりするためのメモリアレイ８６０における列に沿って配列される複数のビット線８６４に結合される。平面デコーダ８５８は、ソース線８５９上のメモリアレイ８６０における複数の平面に結合される。バス８６５を介してアドレスを列デコーダ８６３、行デコーダ８６１及び平面デコーダ８５８に供給する。ブロック８６６内のセンスアンプ及びデータ入力構造体は、この例では、データバス８６７を介して列デコーダ８６３に結合される。データは、集積回路８７５の入力／出力ポート又は集積回路８７５の内部又は外部の他のデータソースからデータ入力線８７１を介してブロック８６６内のデータ入力構造体に供給される。例示した実施形態において、汎用プロセッサ、専用アプリケーション回路又は、書き込み可能な抵抗セルアレイによって支援されたシステムオンチップの機能を提供するモジュールの組み合わせ等の他の回路８７４が集積回路に含まれる。データは、ブロック８６６内のセンスアンプから、集積回路８７５の入力／出力ポート又は集積回路８７５の内部又は外部の他のデータの送り先へデータ出力線８７２を介して供給される。
【０１０７】
バイアス配置ステートマシン８６９を用いるこの実施例のコントローラは、電圧源を介して発生される又は提供されるバイアス配置供給電圧の印加を制御する、もしくは、ブロック８６８において、読出し電圧、消去電圧等を供給する。コントローラは、当技術分野において公知の専用論理回路を用いて実現することができる。別の実施形態においてコントローラは、同じ集積回路に実装してもよい、デバイスの動作を制御するためにコンピュータプログラムを実行する汎用プロセッサを含む。さらに他の実施形態においては、専用論理回路及び汎用プロセッサの組み合わせを用いて、コントローラを実現してもよい。
【０１０８】
図１８は、本発明の一実施形態に係る集積回路を単純化したブロック図である。集積回路線９７５は、本明細書に説明したように実現され、半導体基板上で、メモリストリングにダイオードを含む３次元のＮＡＮＤ型フラッシュメモリアレイ９６０を含む。行デコーダ９６１は、複数のワード線９２６に結合され、メモリアレイ９６０における行に沿って配列される。列デコーダ９６３は、アレイ９６０のメモリセルからデータを読み出したり書き込んだりするためのメモリアレイ９６０の列に沿って配列される複数のビット線９６４に結合される。平面デコーダ９５８は、ソース線９５９を介してメモリアレイ９６０における複数の平面に結合される。バス９６５を介してアドレスを、ページバッファを含む列デコーダ９６３、行デコーダ９６１及び平面デコーダ９５８に供給する。ブロック９６６内のセンスアンプ及びデータ入力構造体は、この例では、データバス９６７を介して列デコーダ９６３に結合される。データは、集積回路９７５の入力／出力ポート又は集積回路９７５の内部又は外部の他のデータソースからデータ入力線９７１を介してブロック９６６内のデータ入力構造体へ供給される。例示した実施形態において、汎用プロセッサ、専用アプリケーション回路又は、ＮＡＮＤ型フラッシュメモリセルアレイによって支援されたシステムオンチップの機能を提供するモジュールの組み合わせ等の他の回路９７４が集積回路に含まれる。データは、ブロック９６６内のセンスアンプから、集積回路９７５の入力／出力ポート又は集積回路９７５の内部又は外部の他のデータの送り先へデータ出力線９７２を介して供給される。
【０１０９】
バイアス配置ステートマシン９６９を用いるこの実施例のコントローラは、電圧源を介して発生される又は提供されるバイアス配置供給電圧の印加を制御する、もしくは、ブロック９８６において、読出し電圧、消去電圧、書込み電圧、消去確認電圧及び、書込み確認電圧等を供給する。コントローラは、当技術分野において公知の専用論理回路を用いて実現されてもよい。別の実施形態においてコントローラは、デバイスの動作を制御するコンピュータプログラムを実行する汎用プロセッサであり、同じ集積回路に実現されてもよい。さらに他の実施形態においては、専用論理回路及び汎用プロセッサの組み合わせを用いてコントローラを実現してもよい。
【０１１０】
図１９は、製造されてテストされた８層の垂直ゲート、薄膜トランジスタ、ＢＥ−ＳＯＮＯＳ電荷トラップＮＡＮＤ型デバイスの一部分のＴＥＭ断面図であり、図８及び図２３に示したように復号化のために配列されている。デバイスは、７５ｎｍハーフピッチで作成された。チャネルは、厚さ約１８ｎｍのｎ型ポリシリコンであった。追加の接合インプラントは用いなかったので、無接合の構造となった。Ｚ方向にチャネルを絶縁するための帯片間の絶縁材料は、厚さ約４０ｎｍの二酸化シリコンであった。ゲートは、ｐ+型ポリシリコン線によって提供された。ＳＳＬデバイスは、メモリセルより長いチャネルを有した。テストデバイスは、３２本のワード線の無接合ＮＡＮＤストリングを実現した。図１９における下部帯片の幅が上部帯片の幅より広いのは、徐々に広くなる帯片をトレンチとして有する先細りの側壁になる構造を形成するために用いたトレンチエッチングが深くなり、帯片間の絶縁材料が、ポリシリコンよりもエッチングされるためである。
【０１１１】
図２０は、半導体本体のＮＡＮＤストリングの共通ソース線端部にダイオード（例えば、ダイオード２５９２）を含む実施形態の斜視図である。この構造には、半導体材料帯片１４１４，１４１３，１４１２を基板１４１０上の複数の隆起したスタックのそれぞれの平面に含む、複数の隆起したスタックが含まれる。複数の導電線１４２５−１、１４２５−２〜１４２５−ｎ（図では、分かりやすくするために３つだけを示す）は、上述したように、スタックを通って直交して延びるワード線として機能するとともに記憶層の上で共形である。導電線１４２７は、ストリング選択線（ＳＳＬ）として機能し、これらの線は、ワード線として機能する複数の導電線に対して平行に配置される。これらの導電線は、ワード線として機能する導電線に用いられるｎ型又はｐ型をドーピングされたポリシリコン等の導電材料１４９１によって形成される。シリサイド層１４２６は、ワード線、及びストリング選択線として機能する導電線の最上部を覆うことができる。
【０１１２】
領域１４１５において、半導体材料帯片１４１４，１４１３，１４１２は、共通ソース選択線の配線によって同じ平面の他の半導体材料帯片及び平面デコーダ（図示せず）に接続される。ダイオード（例えば、１４９２）を、共通ソース選択線（ＣＳＬ１，ＣＳＬ２，ＣＳＬ３）とワード線１４２５−１〜１４２５−ｎに結合されたメモリセルとの間に配置する。領域１４１５においては、各平面の半導体材料帯片のｎ型ソース線端部はＰ+線若しくは注入によって共に接続され、共通ソース線とワード線の間の各メモリストリングのソース線端部にＰＮダイオードを形成する。半導体材料帯片は段差の接続領域を用いて共通ソース選択線の配線に延長される。
【０１１３】
半導体材料帯片のビット線端部では、プラグ１４５０、１４５１は半導体材料帯片１４１４，１４１３，１４１２をビット線ＢＬｎ,ＢＬn+1に接続させる。プラグ１４５０、１４５１はドープトポリシリコン、タングステン、又はその他の垂直配線技術を用いても良い。上に重なるビット線ＢＬｎ,ＢＬn+1はプラグ１４５０、１４５１と列デコーダ回路（図示しない）との間を接続する。各層のソース線ＳＬは、別々に復号される。ストリング選択線ＳＬＬ、ワード線ＷＬ及びビット線ＢＬは、多層スタックの垂直方向に共通である。図２０に示した構造において、ストリング選択ゲート及び共通ソース選択ゲートとなるようにコンタクトをアレイに形成する必要がない。
【０１１４】
図２０の構造の種々の実施形態はソース側（ソース線）逆センシングを用いる。種々の実施形態では、ダイオードは、読み出し及び書込み禁止動作中の漂遊電流パスを抑制する。
【０１１５】
図２１は、多くの平面及び多くのワード線を含むことができる立方体の代表的なものである、ＮＡＮＤ構成に配置された６つの電荷トラップセルを有するメモリセルの２平面を示す概略図である。メモリセルの２平面は、ワード線として機能する導電線１１５９、１１６０，１１６１，１１６２の交点に、半導体材料帯片の第１のスタック及び半導体材料帯片の第２のスタックを有して画定される。
【０１１６】
図示のように、ワード線ＷＬnとして機能する導電線１１６１は、スタック間の図５に示すトレンチ１２０の材料に対応する垂直方向の拡張部を含んで、導電線１１６１を、全ての平面における半導体材料帯片間のトレンチ内の界面領域にあるメモリセル（第１の平面のセル１１７１，１１７４）に結合する。
【０１１７】
ストリング選択トランジスタ１１９６，１１９７は本構造において、それぞれのＮＡＮＤストリングと、対応するビット線ＢＬ１，ＢＬ２との間に接続される。同様に、立方体の底平面上の類似のストリング選択トランジスタは、本構造においてそれぞれのＮＡＮＤストリングと、対応するビット線ＢＬ１，ＢＬ２との間に接続されるので、列の復号化をビット線に適用する。ストリング選択線１１０６は、図２０に示したように、ストリング選択トランジスタ１１９６，１１９７に接続され、ワード線に対して平行に配置される。
【０１１８】
この例においては、ダイオード１１１０，１１１１，１１１２，１１１３は、ストリングと、対応するソース線との間に接続される。ダイオード１１１０，１１１１，１１１２，１１１３は、各レイヤーのＮＡＮＤストリングと共通ソース参照線に接続する。このダイオード位置は書き込み禁止をサポートする。
【０１１９】
この構造において共通ソース基準線は、平面デコーダによって復号される。ストリング選択トランジスタは、実施形態によっては、ゲート酸化膜として同じ誘電体スタックをメモリセルとして用いることができる。他の実施形態においては、典型的なゲート酸化膜が代わりに用いられる。また、チャネルの長さ及び幅は、トランジスタにスイッチ機能を提供する設計者の意図を満たすように調節することができる。書込み動作の説明をする。ここで、対象セルは、図２１のセルＡであり、書込みディスターブ条件については、セルＢに関しては、同一平面／ソース線及び同一行／ワード線上にあり、かつ、異なる列／ビット線上のセルを対象セルとし、セルＣに関しては、同一行／ワード線及び同一列／ビット線上にあり、かつ、異なる平面／ソース線上のセルを対象セルとし、セルＤに関しては、同一行／ワード線上のセルを対象セルとするが、当該対象セルとは異なる列／ビット線及び異なる平面／ソース線上のセルであり、セルＥに関しては、同一平面／ソース線及び同一列／ビット線上にあり、かつ、異なる行／ワード線にあるセルを対象セルとする。
【０１２０】
この構造によると、ストリング選択線は、ブロックごとに復号される。ワード線は、行単位で復号される。共通ソース線は、平面単位で復号される。ビット線は、列単位で復号される。
【０１２１】
図２２は、図２０のようなアレイにおける書込み動作の一例ためのタイミング図である。書込みインターバルは、Ｔ１，Ｔ２，Ｔ３と分類された３つの主要なセグメントに分割される。
【０１２２】
第１フェーズＴ１の期間では、非選択のビット線ＢＬｓはストリング選択線ＳＳＬのＶＣＣ電圧と非選択ビット線ＢＬｓのＶＣＣ電圧によって自己昇圧される（セルＢ，Ｃ)。チャンネル電圧ＶｃｈはメモリセルＢ，Ｄのために昇圧される。
【０１２３】
第２フェーズＴ２の期間では、非選択のソース線ＳＬｓは高電圧ＨＶに引き上げられる。チャンネル電圧Ｖｃｈは非選択のソース線ＳＬｓに接続する、セルＣのような、メモリセルについては直接昇圧される。ソース線ＳＬが０Ｖでビット線ＢＬｓが３．３Ｖのとき、既に昇圧された、セルＢのチャンネル電圧Ｖｃｈは低い漏れで逆バイアスされるソース線ＳＬのダイオードによってソース線ＳＬを介して漏れたりしない。
【０１２４】
第３フェーズＴ３の期間では、セルＡが書き込まれる。逆チャンネルは既に第１フェーズＴ１の期間に形成されている。セルＡが書き込まれる間、メモリセルＢ，Ｃ，Ｄのそれぞれ昇圧されたチャンネル電圧ＶｃｈはメモリセルＢ，Ｃ，Ｄが書き込まれるのを防止する。
【０１２５】
図２３には、図２０の構造に好適な読出しバイアスの条件を示す。図２３に示した基板４１０上の構造のバイアス条件によると、パス電圧を非選択ワード線及び読出し基準電圧を選択ワード線に印加して読み出すために、セルの平面をバイアスする。選択共通ソース線は、約２Ｖに接続され、非選択共通ソース線は、約０Ｖに接続されるが、ストリング選択線ＳＳＬは約３．３Ｖに接続される。選択されたビット線ＢＬnは約０Ｖに接続され、非選択のビット線ＢＬn+1は、プレチャージレベルの約２Ｖに結合される。非選択のビット線ＢＬn+1のプレチャージレベルの２Ｖは選択ソース線から非選択ビット線への浮遊読み出し電流の流れを防止する。
【０１２６】
この例におけるページ復号化は、共通ソース線及び平面復号化を用いて達成することができる。そのため、任意の読出しバイアス条件に対して、ビット線と同じ数のビット数を有するページは、３次元アレイの選択共通ソース線若しくは平面毎に読み出すことができる。選択共通ソース線は、約２Ｖの参照電圧に設定されるが、他の共通ソース線は、約０Ｖに設定される。非選択平面のビット線パスにおけるダイオードは、漂遊電流を防止する。
【０１２７】
ページ読み出し動作において、各ワード線は、立方体の平面毎に１度読み出される。同様に、ページ毎に行われる書き込み動作の間、書込み禁止条件は、ページに対する書き込み動作の所要回数、すなわち、平面毎に１度、に耐えられるだけ十分なものでなければならない。そのため、メモリセルの８つの平面を含むブロックに対する書込み禁止条件は、非選択セルに対する８サイクルの書き込みに耐えるものでなければならない。
【０１２８】
なお、ビット線ストリングのダイオードは、典型的に約０．７Ｖとなるダイオード接合部の電圧低下を補償するために、ビット線のバイアスを若干昇圧させる必要がある。
【０１２９】
図２２と図２３の読み出し動作において、各ソース線ＳＬは、ソース側読み出し（若しくは逆読み出し）を行うため、いくらかの正電圧を印加する。よってソース線ＳＬｓは接地電圧にどどまる接地線ＧＬとは区別される。
【０１３０】
図２４は、ブロック消去動作のバイアス条件を説明する図である。図に示した構造において、ワード線は、約−５Ｖ等の負の電圧に結合され、共通ソース線及びビット線は、約８Ｖの正の電圧に結合され、ストリング選択線ＳＳＬは、約＋８Ｖ等適度に高いパス電圧に結合される。これにより、ソース線バイアスのパンチスルー現象の基準が抑制される。ＢＬの高電圧要件は、ＢＬドライバ設計によって満たされている。あるいは、ワード線及びストリング選択線を接地し、共通ソース線を１３Ｖ等高電圧に接続する。
【０１３１】
自己昇圧の期間、ＰＮダイオードは、数十マイクロ秒内でブーストチャネル電圧〜８Ｖを維持しなければならない。８Ｖでの逆方向バイアスの予想されるリーク電流は、ブースト電位を維持するために１００ｐＡよりも小さくなければならない。もちろん、降伏電圧は、８Ｖよりもかなり大きくなければならない。低ターンオン電圧（例えば、＜０．７Ｖ）により、感知することが難しくなることを防止する。
【０１３２】
図２５は、メモリストリングとソース線構造の間のストリングにショットキーダイオードを含む３次元ＮＡＮＤフラッシュメモリ構造の斜視図である。本実施形態では、半導体ｐｎ接合よりも、ダイオード２５９２はショットキー金属半導体ダイオードとされる。ソース線端部に形成される金属シリサイドはショットキーダイオードを形成する。金属シリサイドはシリコンよりももっと低抵抗であり、ソース線の抵抗を減らす。例示されるシリサイド材料は、白金、ニッケル、チタン、コバルトであり。注意深い作成作業により、ショットキーデバイスバリアのバンド図において十分なバリア高さは金属／シリコン接合部での高いＯＮ／ＯＦＦ比を維持する。ショットキーバリアはブレークダウン電圧を有し、それは逆バイアスで８Ｖ超の大きさである。
【０１３３】
図２６はメモリストリングとソース線構造の間のストリングにダイオードを含む３次元ＮＡＮＤフラッシュメモリ構造の垂直チャンネルバージョン斜視図である。
【０１３４】
垂直チャンネルの３次元アレイは、９０度回転させた、図２１の水平チャンネルの３次元アレイに似ている。当該垂直チャンネルの３次元アレイでは、ＮＡＮＤストリングの半導体材料帯片が基板１４１０から垂直に延長される。ソース線ＣＳＬ1，ＣＳＬ２，ＣＳＬ３のそれぞれは互いに電気的に隔離されている。
【０１３５】
図２７Ａ及び２８Ｂは、３次元ＮＡＮＤ型フラッシュメモリアレイの一部分の透過型電子顕微鏡（ＴＥＭ）画像である。
【０１３６】
７５ｎｍハーフピッチ（４Ｆ２）ＶＧデバイスのＴＥＭ画像を示す。チャネルの幅と長さはそれぞれ、３０ｎｍと４０ｎｍであり、チャネルの高さは３０ｎｍである。各デバイスは、ダブルゲート（垂直ゲート）水平チャネルデバイスであり、チャネルドーピングは、読出し電流を増やすために、低濃度にドーピングされたｎ型（埋め込みチャネルデバイス）である。ビット線ＢＬプロファイルは、平坦なＯＮＯトポロジーを作るために最適化される。処理を最適化することで小さい側壁の凹部が得られる。ビット線ＢＬの側壁に、極めて平坦なＯＮＯを配置する。
【０１３７】
図２７Ａは、アレイのＸ方向における断面図である。電荷トラップＢＥ−ＳＯＮＯＳデバイスが各チャネルの２側面で成長する。各デバイスは、ダブルゲートデバイスである。チャネル電流は水平に流れ、ゲートは縦方向に共通である。側壁のＯＮＯ凹部は、最小化される。
【０１３８】
図２７Ｂは、アレイのＹ方向における断面図である。ピッチが狭くビット線（ＢＬ）幅が小さいため、集束イオンビーム（ＦＩＢ）透過型電子顕微鏡（ＴＥＭ）画像では、ＢＬ線（水平半導体帯片）及びスペースにランディングするポリゲートを含む二重の画像を示す。チャネルの長さは、示したデバイスにおいては、４０ｎｍ程度である。
【０１３９】
図２８は、実験的に測定したＰＮダイオードのＩ−Ｖ特性のグラフである。
【０１４０】
ポリシリコンＰＮダイオードの順方向及び逆方向のＩ−Ｖ特性は、垂直ゲート（ＶＧ）３次元ＮＡＮＤアレイにおいて接続されたＰＮダイオードで直接測定される。ポリシリコンの高さ／幅のサイズは、３０ｎｍ／３０ｎｍである。逆方向のリークは、逆バイアス８Ｖで１０ｐＡよりも随分低いが、これは、既にセルフブースティングの要件には十分であり、浮遊読み出し電流パスを取り除く一助となる。逆ブレークダウン電圧の大きさは８Ｖの逆バイアスよりは大きく、選択したメモリセルの書き込みを行って近くの非選択メモリセルの書き込みを防止するためのチャンネル電圧の自己昇圧に十分である。ドレインバイアスＶｄが与えられ、７．５ＶのＶpass電圧（Ｖｃｗｌ若しくは制御ワード線と示される）が全てのワード線ＷＬｓと選択ソース線ＳＳＬに与えられる。Ｐ＋Ｎダイオード（幅３０ｎｍ及び高さ３０ｎｍ）は、５桁よりも大きいオン／オフ比を良好に示す。ダイオードの順方向ターンオン電圧の大きさは約０．８Ｖである。順方向ダイオード電流が飽和し、ＮＡＮＤストリングの直列抵抗によってクランプされる。
【０１４１】
図２９は、実験的に測定したポリシリコンダイオードを接続した３次元ＮＡＮＤ型メモリの書き込み禁止特性のグラフである。
【０１４２】
セルＡ，Ｂ，Ｃ，Ｄの典型的な書込み禁止特性を示す。これらの実験的結果は図２２に示した３つのフェーズ（Ｔ１，Ｔ２、Ｔ３）の書き込みを基礎とする。この場合、ＶＣＣ＝３．３Ｖ，ＨＶ＝８Ｖ，Ｖpass＝９Ｖである。ＩＳＰＰ（階段状のバイアスを有する）法をセルＡに適用する。グラフは、４Ｖよりも大きいディスターブのないウィンドウを示す。これは、ダイオードの絶縁特性の産物である。
【０１４３】
図３０は、実験的に測定した、書き込みと消去メモリセルのチェックボード型分布を有するｐｎダイオードを接続した３次元ＮＡＮＤ型メモリの閾値電圧分布のグラフである。
【０１４４】
単レベルセルＳＬＣのチェックボード（ＣＫＢ）型分布はＰＮダイオード復号化３次元メモリアレイに使用される。立体的な感覚で、最も近いセルは最悪のディスターブの場合、反対状態に書き込まれる。従来のページ書き込みや書き込み禁止(セルＢの条件）の方法は各層で実施され、次いで他の非選択ソース線（セルＣ、Ｄ）を禁止とする。ページ書き込みは他の層に順次進められる。非選択セルでは、多くのソースの３次元アレイにおける行ストレス及び列ストレスを受ける。
【０１４５】
図３１は、ソース線構造とメモリストリングとの間のストリングにダイオードを含む、３次元ＮＡＮＤ型フラッシュメモリアレイ構造のレイアウト図である。
【０１４６】
図３１のレイアウト図において、半導体帯片のスタックは垂直帯片として短いダッシュの一点鎖線で示される。半導体帯片のスタックは、上部のビット線コンタクト構造から底部のソース線コンタクト構造まで延長される。
【０１４７】
半導体帯片のスタックの上に重ねられるのは、水平ワード線と、水平ストリング選択線ＳＳＬであり、両方とも長いダッシュの一点鎖線で示される。ストリング線ＳＳＬはいすれかの半導体帯片のスタックとビット線コンタクト構造に対応したスタックの間の選択可能な電気的結合をもたらす選択トランジスタデバイスを制御する。図示のワード線は１からＮまで番号が付与され、ワード線デコーダによって電気的に制御される。１つの実施形態では、ブロック当たり６４のワード線があり、他の実施形態ではワード線の数は異なっている。
【０１４８】
ワード線及びストリング選択線ＳＳＬ上に重ねられるのは、垂直に延長されるソース線ＭＬ１ ＳＬである。段差の接続構造が図の底部に示される。これは異なるソース線ＭＬ１ ＳＬをＮＡＮＤ型メモリセルストリングのスタックの異なる平面位置に電気的に接続させる。ソース線ＭＬ１ ＳＬは対応するソース線ＭＬ２ ＳＬと段差の接続構造で終端するように示されるが、該構造を見るのに簡単なように、ソース線ＭＬ１ ＳＬは長く延長されていても良い。
【０１４９】
ソース線ＭＬ１ ＳＬの上に重ねられるのは、水平に延長されるソース線ＭＬ２ ＳＬである。ソース線ＭＬ２ ＳＬはデコーダからの信号を運び、ソース線ＭＬ１ ＳＬはこれらのデコーダの信号をＮＡＮＤ型メモリセルストリングのスタックの特別な平面位置に接続させる。ソース線ＭＬ２ ＳＬは対応するソース線ＭＬ１ ＳＬで終端するように示されるが、該構造を見るのに簡単なように、ソース線ＭＬ２ ＳＬは長く延長されていても良い。
【０１５０】
図示のように、４つのソース線ＭＬ２ ＳＬと４つのソース線ＭＬ１ ＳＬがある。これは４つの平面位置に給電するのに十分である。４つの平面位置は、ＮＡＮＤ型メモリセルストリングの各スタックの４つのＮＡＮＤ型メモリセルストリングによって提供される。全部のスタックに亘って同じ積層位置のＮＡＮＤ型メモリセルストリングは同じ平面位置にある。他の実施形態では、ＮＡＮＤ型メモリセルストリングの各スタック内のＮＡＮＤ型メモリセルストリングの対する数と、及びソース線ＭＬ２ ＳＬとソース線ＭＬ１ ＳＬの対応する数とは異なる数の平面位置を含む。
【０１５１】
ソース線ＭＬ１ ＳＬの上に重ねられるのは、ビット線ＭＬ３であり、図の上部で接続構造に接続される。狭いピッチのビット線は半導体帯片の異なるスタックに電気的に接続される。図示のように、８つのビット線ＭＬ３がある。これらはＮＡＮＤ型メモリセルストリングの８つのスタックに接続するのに十分である。他の実施形態は異なる数のスタックを含む。
【０１５２】
図３１のレイアウトは、上部接続構造及び／又は底部接続構造について反転できるものである。このレイアウトでは、一例としてＸ方向、Ｙ方向のハーフピッチは４２ｎｍである。Ｙ方向のサイズは、図の上部から図の下部に向けて次のように与えられる。ビット線の接続構造の半分は約０．２ミクロンである。ＳＳＬチャンネル長さは０．２５ミクロンである。ワード線、本件の６４個のワード線は、２．６６８ミクロンである。最下部のワード線から底部のソース線接続構造の距離は０．３ミクロンである。ソース線接続構造の半分は０．２ミクロンである。
【０１５３】
図３２はソース線構造とメモリストリングとの間のストリングにダイオードを含む、３次元ＮＡＮＤ型フラッシュメモリアレイ構造の他のレイアウト図である。
【０１５４】
図３２はのレイアウトは図３１と似ている。図３１のレイアウトのようではなく、図３２では、ビット線ＢＬはソース線ＳＬと同じ金属層にあり、ビット線ＢＬとソース線ＳＬの低い層の両方とも図で同じ垂直方向に延長される。ソース線の上の層は、ビット線ＢＬと金属層ＭＬ２より高い、ソース線ＳＬの低い層の両方に上から重なる、金属層ＭＬ２のソース線ＳＬは全てソース線の接続構造の一方の側とされ、本件では全てソース線の接続構造の上とされる。金属層ＭＬ２、ＭＬ１の間で巡らされている図示のソース線ＳＬは、ビット線ＢＬの２５６本毎に水平方向に生じる。巡らされている図示のソース線ＳＬは、約１６本のビット線ＢＬのオーバーヘッドを占有する。
【０１５５】
図３３はソース線構造とメモリストリングとの間のストリングにダイオードを含む、３次元ＮＡＮＤ型フラッシュメモリアレイ構造のまた他のレイアウト図である。
【０１５６】
図３３はのレイアウトは図３２と似ている。金属層ＭＬ２のソース線ＳＬは全てソース線の接続構造の一方の側とされる図３２のレイアウトのようではなく、図３３では、金属層ＭＬ２のソース線ＳＬはソース線の接続構造の両側に振り分けられる。２つの隣接ブロックのソース線は分けられ、図示の如くされる。図示のブロックの上下の追加のブロックは図示のソース線とは独立のソース線を有する。
【０１５７】
図３４は、ソース線構造とメモリストリングとの間のストリングにダイオードを含む、３次元ＮＡＮＤ型フラッシュメモリ構造の斜視図である。
【０１５８】
図３５は、ソース線構造とメモリストリングとの間のストリングにダイオードを含む、３次元ＮＡＮＤ型フラッシュメモリ構造の他の斜視図である。
【０１５９】
図３４、図３５の両方で、ワード線ＷＬとソース線接続構造の間で接地選択線ＧＳＬは設けられておらず、ワード線ＷＬとソース線接続構造の間で接地選択線制御デバイスは設けられていない。
【０１６０】
本発明は、詳述した好適な実施形態及び例を参照して開示されているが、これらの例示は限定する意味においてではなく、例示を意図するものであることが理解される。当業者であれば、本発明の精神及び以下の請求項の範囲内である修正及び組み合わせを容易に行うことができるものと考えられる。
【特許請求の範囲】
【請求項１】
集積回路基板と、前記集積回路基板上の不揮発性メモリセルの３次元アレイとを有するメモリデバイスであって、
前記３次元アレイは、
第１の端部と第２の端部を含む２つの端部を有し、該第１の端部と該第２の端部の一方はビット線に接続され、該第１の端部と該第２の端部の他方はソース線に接続される不揮発性メモリセルのＮＡＮＤストリングのスタックと、
前記ビット線及び前記ソース線の一方を前記メモリセルのストリングに接続させるダイオードを有することを特徴とするメモリデバイス。
【請求項２】
請求項１記載のメモリデバイスであって、
前記複数のスタックの上に直交して配列され、前記複数のスタックに共形の表面を有し、前記不揮発性メモリセルを前記複数のスタックの表面と当該複数のワード線の間の交点に確立させる複数のワード線と、
前記ＮＡＮＤストリングの第２の端部ではなく前記ＮＡＮＤストリングの第１の端部のみに設けられ、前記ビット線及び前記ソース線の他方と該ＮＡＮＤストリングを選択的に電気的に接続させる選択デバイスとを有し、
前記選択デバイスは前記ビット線及び前記ソース線の他方との間に配され、前記選択デバイスと前記ダイオードは前記ＮＡＮＤストリングの両端に設けられ、前記ダイオードだけが前記ビット線及び前記ソース線の一方と前記ＮＡＮＤストリングのスタックの第２の端部と間の電流を制御することを特徴とするメモリデバイス。
【請求項３】
請求項１記載のメモリデバイスであって、前記ソース線は不揮発性メモリセルの前記ＮＡＮＤストリングのスタックの異なる水平面の位置に電気的に接続されることを特徴とするメモリデバイス。
【請求項４】
請求項１記載のメモリデバイスであって、前記ビット線は不揮発性メモリセルの前記ＮＡＮＤストリングの異なるスタックに電気的に接続されることを特徴とするメモリデバイス。
【請求項５】
請求項１記載のメモリデバイスであって、前記ダイオードは半導体ｐｎ接合かショットキー金属半導体接合であることを特徴とするメモリデバイス。
【請求項６】
請求項１記載のメモリデバイスであって、前記メモリセルは前記スタックと前記ワード線の間の界面領域を有し、該界面領域はトンネル層と、電荷捕獲層と、阻止層とを含むことを特徴とするメモリデバイス。
【請求項７】
請求項１記載のメモリデバイスであって、前記ソース線の第１の材料は、前記ダイオードの第１のノードを形成し、ＮＡＮＤストリングのスタックの第２の材料は、前記ダイオードの第２のノードを形成することを特徴とするメモリデバイス。
【請求項８】
３次元ＮＡＮD不揮発性メモリを動作させる方法であって、ダイオードがメモリセルのＮＡＮＤストリングとソース線の間で接続するように書込みバイアス配列シーケンスが３次元ＮＡＮＤ不揮発性メモリのＮＡＮＤストリングに適用され、前記ダイオードはＮＡＮＤストリングとソース線の間の選択デバイスによることなく前記ＮＡＮＤストリングの昇圧されたチャンネルを確保することを特徴とする３次元ＮＡＮD不揮発性メモリの動作方法。
【請求項１】
集積回路基板と、前記集積回路基板上の不揮発性メモリセルの３次元アレイとを有するメモリデバイスであって、
前記３次元アレイは、
第１の端部と第２の端部を含む２つの端部を有し、該第１の端部と該第２の端部の一方はビット線に接続され、該第１の端部と該第２の端部の他方はソース線に接続される不揮発性メモリセルのＮＡＮＤストリングのスタックと、
前記ビット線及び前記ソース線の一方を前記メモリセルのストリングに接続させるダイオードを有することを特徴とするメモリデバイス。
【請求項２】
請求項１記載のメモリデバイスであって、
前記複数のスタックの上に直交して配列され、前記複数のスタックに共形の表面を有し、前記不揮発性メモリセルを前記複数のスタックの表面と当該複数のワード線の間の交点に確立させる複数のワード線と、
前記ＮＡＮＤストリングの第２の端部ではなく前記ＮＡＮＤストリングの第１の端部のみに設けられ、前記ビット線及び前記ソース線の他方と該ＮＡＮＤストリングを選択的に電気的に接続させる選択デバイスとを有し、
前記選択デバイスは前記ビット線及び前記ソース線の他方との間に配され、前記選択デバイスと前記ダイオードは前記ＮＡＮＤストリングの両端に設けられ、前記ダイオードだけが前記ビット線及び前記ソース線の一方と前記ＮＡＮＤストリングのスタックの第２の端部と間の電流を制御することを特徴とするメモリデバイス。
【請求項３】
請求項１記載のメモリデバイスであって、前記ソース線は不揮発性メモリセルの前記ＮＡＮＤストリングのスタックの異なる水平面の位置に電気的に接続されることを特徴とするメモリデバイス。
【請求項４】
請求項１記載のメモリデバイスであって、前記ビット線は不揮発性メモリセルの前記ＮＡＮＤストリングの異なるスタックに電気的に接続されることを特徴とするメモリデバイス。
【請求項５】
請求項１記載のメモリデバイスであって、前記ダイオードは半導体ｐｎ接合かショットキー金属半導体接合であることを特徴とするメモリデバイス。
【請求項６】
請求項１記載のメモリデバイスであって、前記メモリセルは前記スタックと前記ワード線の間の界面領域を有し、該界面領域はトンネル層と、電荷捕獲層と、阻止層とを含むことを特徴とするメモリデバイス。
【請求項７】
請求項１記載のメモリデバイスであって、前記ソース線の第１の材料は、前記ダイオードの第１のノードを形成し、ＮＡＮＤストリングのスタックの第２の材料は、前記ダイオードの第２のノードを形成することを特徴とするメモリデバイス。
【請求項８】
３次元ＮＡＮD不揮発性メモリを動作させる方法であって、ダイオードがメモリセルのＮＡＮＤストリングとソース線の間で接続するように書込みバイアス配列シーケンスが３次元ＮＡＮＤ不揮発性メモリのＮＡＮＤストリングに適用され、前記ダイオードはＮＡＮＤストリングとソース線の間の選択デバイスによることなく前記ＮＡＮＤストリングの昇圧されたチャンネルを確保することを特徴とする３次元ＮＡＮD不揮発性メモリの動作方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４Ａ】
【図１４Ｂ】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７Ａ】
【図２７Ｂ】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４Ａ】
【図１４Ｂ】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７Ａ】
【図２７Ｂ】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【公開番号】特開２０１３−１６７８１（Ｐ２０１３−１６７８１Ａ）
【公開日】平成２５年１月２４日（２０１３．１．２４）
【国際特許分類】
【外国語出願】
【出願番号】特願２０１２−９７１６６（Ｐ２０１２−９７１６６）
【出願日】平成２４年４月２０日（２０１２．４．２０）
【出願人】（５００４５４５１８）マクロニクス インターナショナル カンパニー リミテッド (13)
【Ｆターム（参考）】
【公開日】平成２５年１月２４日（２０１３．１．２４）
【国際特許分類】
【出願番号】特願２０１２−９７１６６（Ｐ２０１２−９７１６６）
【出願日】平成２４年４月２０日（２０１２．４．２０）
【出願人】（５００４５４５１８）マクロニクス インターナショナル カンパニー リミテッド (13)
【Ｆターム（参考）】
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