半導体メモリの製造方法及び製造装置
【課題】自動的に処理レシピを変更することにより製造歩留を向上させることができる半導体メモリの製造方法及び製造装置を提供する。
【解決手段】計算部が、第２酸化膜厚、第１酸化膜厚、ゲート電極幅、アクティブ領域幅とを含む測定値を受け取り、半導体メモリのセル部の予測電流値を算出する工程（Ｓ３）と、プロセス処理実行部が、予測電流値が基準電流値以下であると判断されたときに第１処理レシピを選択し、予測電流値が基準電流値より大きいと判断されたときに第２処理レシピを選択し、第１及び第２処理レシピのうちの選択された処理レシピに従って浮遊ゲート電極の側壁を覆うＳＷを形成する工程（Ｓ４，Ｓ５，Ｓ６）とを有し、第２処理レシピに従って形成されたＳＷの第１方向の膜厚である第２のＳＷ膜厚が、第１処理レシピに従って形成されたＳＤの第１方向の膜厚である第１のＳＷ膜厚よりも大きい。
【解決手段】計算部が、第２酸化膜厚、第１酸化膜厚、ゲート電極幅、アクティブ領域幅とを含む測定値を受け取り、半導体メモリのセル部の予測電流値を算出する工程（Ｓ３）と、プロセス処理実行部が、予測電流値が基準電流値以下であると判断されたときに第１処理レシピを選択し、予測電流値が基準電流値より大きいと判断されたときに第２処理レシピを選択し、第１及び第２処理レシピのうちの選択された処理レシピに従って浮遊ゲート電極の側壁を覆うＳＷを形成する工程（Ｓ４，Ｓ５，Ｓ６）とを有し、第２処理レシピに従って形成されたＳＷの第１方向の膜厚である第２のＳＷ膜厚が、第１処理レシピに従って形成されたＳＤの第１方向の膜厚である第１のＳＷ膜厚よりも大きい。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体メモリの製造方法及び製造装置に関する。
【背景技術】
【０００２】
従来、半導体メモリ等の半導体素子の製造プロセスにおいて使用される処理レシピは、固定されており、半導体ウェハの製造ロット毎に変更されていなかった。しかし、半導体メモリの製造に際し、異なる製造ロットの半導体ウェハに対して同じ処理レシピを使用して製造プロセスを実行すると、製造装置の状態変動などによって半導体ウェハ上又は半導体ウェハ内に形成される構造の寸法（幅及び膜厚など）が変動し、その結果、半導体ウェハの製造ロット毎に半導体メモリのセル部電流値が変動することがあった。特に、半導体メモリを構成する構造の寸法が変化して、セル部電流値が大きくなった場合に、半導体メモリの製造歩留が悪化するという問題があった。
【０００３】
このような問題の対策として、半導体ウェハの製造ロット毎にウェハ情報を取得し、このウェハ情報に応じて半導体素子の製造プロセスにおいて使用される処理レシピを変更することが提案されている（例えば、特許文献１及び２参照）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００６−２０２８２１号公報
【特許文献２】特表２００３−５０２７７１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、特許文献１及び２は、半導体素子の製造に際して考慮すべきパラメータを明確にしておらず、特許文献１及び２の開示内容から、半導体メモリの製造に際して使用される処理レシピを自動的に設定又は選択することは困難である。特に、不揮発性メモリの製造においては、製造プロセスのバラツキによって最終製品におけるセル部電流値にばらつきが生じ、その結果、製造歩留まりが悪化するという問題があった。
【０００６】
そこで、本発明は、上記従来技術の課題を解決するためになされたものであり、その目的は、自動的に処理レシピを変更することにより製造歩留を向上させることができる半導体メモリの製造方法及び製造装置を提供することにある。
【課題を解決するための手段】
【０００７】
本発明の一形態に係る半導体メモリの製造方法は、所定の計算式に基づく計算を実行することができる計算部と第１及び第２処理レシピに従う製造プロセスを実行することができるプロセス処理実行部とを含む製造システムにより実行される半導体メモリの製造方法であって、前記計算部が、半導体ウェハの主面を覆う第２酸化膜の膜厚である第２酸化膜厚と、前記第２の酸化膜上に備えられた第１酸化膜の膜厚である第１酸化膜厚と、前記第１酸化膜上に備えられた浮遊ゲート電極の第１方向の幅であるゲート電極幅と、前記半導体ウェハ内の主面側の前記浮遊ゲート電極の前記第１方向の両側に備えられ、第１の濃度のドーパントを含む複数の第１アクティブ領域の一つの前記第１方向の幅であるアクティブ領域幅とを含む測定値を受け取り、前記測定値と前記計算式とを用いて、使用時に前記半導体メモリに流れると予測される予測電流値を算出する工程と、前記プロセス処理実行部が、前記予測電流値が所定の基準電流値以下であるか否かを判断し、前記予測電流値が前記基準電流値以下であると判断されたときに前記第１処理レシピを選択し、前記予測電流値が前記基準電流値より大きいと判断されたときに前記第２処理レシピを選択し、前記第１及び第２処理レシピのうちの選択された処理レシピに従って前記浮遊ゲート電極の側壁を覆うサイドウォールを形成する工程とを有し、前記第２処理レシピに従って形成された前記サイドウォールの前記第１方向の膜厚である第２のサイドウォール膜厚が、前記第１処理レシピに従って形成された前記サイドウォールの前記第１方向の膜厚である第１のサイドウォール膜厚よりも大きいことを特徴としている。
【０００８】
本発明の他の形態に係る半導体メモリの製造装置は、所定の計算式に基づく計算を実行することができる計算部と、第１及び第２処理レシピに従う製造プロセスを実行することができるプロセス処理実行部とを含む装置であって、前記計算部は、半導体ウェハの主面を覆う第２酸化膜の膜厚である第２酸化膜厚と、前記第２の酸化膜上に備えられた第１酸化膜の膜厚である第１酸化膜厚と、前記第１酸化膜上に備えられた浮遊ゲート電極の第１方向の幅であるゲート電極幅と、前記半導体ウェハ内の主面側の前記浮遊ゲート電極の前記第１方向の両側に備えられ、第１の濃度のドーパントを含む複数の第１アクティブ領域の一つの前記第１方向の幅であるアクティブ領域幅とを含む測定値を受け取り、前記測定値と前記計算式とを用いて、使用時に前記半導体メモリに流れると予測される予測電流値を算出するように構成され、前記プロセス処理実行部は、前記予測電流値が所定の基準電流値以下であるか否かを判断し、前記予測電流値が前記基準電流値以下であると判断されたときに前記第１処理レシピを選択し、前記予測電流値が前記基準電流値より大きいと判断されたときに前記第２処理レシピを選択し、前記第１及び第２処理レシピのうちの選択された処理レシピに従って前記浮遊ゲート電極の側壁を覆うサイドウォールを形成するように構成され、前記第２処理レシピに従って形成された前記サイドウォールの前記第１方向の膜厚である第２のサイドウォール膜厚が、前記第１処理レシピに従って形成された前記サイドウォールの前記第１方向の膜厚である第１のサイドウォール膜厚よりも大きいことを特徴としている。
【発明の効果】
【０００９】
本発明に係る半導体メモリの製造方法及び製造装置によれば、サイドウォールの形成に際し、適切な処理レシピを自動的に選択することができ、その結果、製造歩留を向上させることができる。
【図面の簡単な説明】
【００１０】
【図１】本発明の実施の形態に係る半導体メモリの製造方法を実施することができる製造システム（すなわち、実施の形態に係る半導体メモリの製造装置）の構成の一例を概略的に示すブロック図である。
【図２】実施の形態に係る半導体メモリの製造方法により半導体ウェハ上に形成された構造体を概略的に示す平面図である。
【図３】実施の形態に係る半導体メモリの製造方法の第１工程により半導体ウェハ上に形成された構造体を概略的に示す縦断面図である。
【図４】実施の形態に係る半導体メモリの製造方法の第２工程により半導体ウェハ上に形成された構造体を概略的に示す縦断面図である。
【図５】実施の形態に係る半導体メモリの製造方法の第３工程により半導体ウェハ上に形成された構造体を概略的に示す縦断面図である。
【図６】実施の形態に係る半導体メモリの製造方法の第４工程により半導体ウェハ上に形成された構造体を概略的に示す縦断面図である。
【図７】実施の形態に係る半導体メモリの製造方法の第５工程により半導体ウェハ上に形成された構造体を概略的に示す縦断面図である。
【図８】実施の形態に係る半導体メモリの製造方法の第６工程により半導体ウェハ上に形成された構造体を概略的に示す縦断面図である。
【図９】実施の形態に係る半導体メモリの製造方法の一例を示すフローチャートである。
【図１０】実施の形態に係る半導体メモリの製造方法によって製造された半導体メモリについて、セル部電流値に対する歩留の期待値をグラフで示す図である。
【図１１】実施の形態に係る半導体メモリの製造方法によって製造された半導体メモリについて、セル部電流値に対する製造ロット数の測定値を棒グラフで示す図である。
【発明を実施するための形態】
【００１１】
《１》半導体メモリの製造装置
図１は、本発明の実施の形態に係る半導体メモリの製造方法を実施することができる製造システム１（すなわち、本発明の実施の形態に係る半導体メモリの製造装置）の構成の一例を概略的に示すブロック図である。図１に示されるように、製造システム１は、サイドウォール（ＳＷ）形成前における製造プロセスを実行する第１プロセス処理実行部２と、測定部３と、記憶部４と、計算部５と、サイドウォール形成までの製造プロセスを実行する第２プロセス処理実行部（プロセス処理実行部）６と、サイドウォール形成後の製造プロセスを実行する第３プロセス処理実行部７とを有している。
【００１２】
第１プロセス処理実行部２は、半導体メモリの製造プロセスの過程で形成される中間構造体（後述する図２〜図３に示される構造体）を得る（すなわち、サイドウォール形成前における製造プロセスを実行する）ための１又は複数の処理装置を含む。
【００１３】
測定部３は、製造プロセスの過程で形成される中間構造体の各部の寸法（例えば、長さ又は膜厚等）を測定する１又は複数の測定装置を含む。測定部３は、製造ロットごとに、モニタ用の半導体ウェハについて、各部の寸法を測定する。
【００１４】
記憶部４は、測定部３によって測定された測定値をデータベースとして記憶する。
【００１５】
計算部５は、所定の計算式に基づく計算を実行することができる装置を含む。本願の発明者は、半導体メモリの製造においてセル部に流れると予測される予測電流値を算出するための新規な計算式及びこの計算式における新規な係数を導き出した。
【００１６】
第２プロセス処理実行部６は、例えば、第１及び第２処理レシピを保持しており、測定部３による測定値に基づいて第１及び第２処理レシピのいずれかを選択し、選択された処理レシピに従う製造プロセスを実行することによって、サイドウォールを形成することができる１又は複数の処理装置を含む。本願の発明者は、計算部５で算出された予測電流値の値に応じて、サイドウォールの形成のための処理レシピを変更し、製造される半導体メモリのセル部の電流特性を、製造歩留の高い範囲内の特性に変更する処理を行うことを新規に提案している。
【００１７】
第３プロセス処理実行部７は、サイドウォール形成後における製造プロセスを実行する１又は複数の処理装置を含む。なお、第１プロセス処理実行部２と、第２プロセス処理実行部６と、第３プロセス処理実行部７とは、必ずしも別個の処理装置である必要はなく、共通の処理装置を有してもよい。
【００１８】
《２》半導体メモリの製造方法
《２−１》半導体メモリの平面形状
図２は、本実施の形態に係る半導体メモリの製造方法により半導体ウェハ上に形成された構造体（すなわち、中間構造体）を概略的に示す平面図である。図２において、符号１７及び１８は、半導体ウェハ１１内の主面側に所定間隔をあけて第１方向（図２における縦方向）に配列された複数行のアクティブ領域（ＡＣ）であり、Ｗａ０は、アクティブ領域１７又は１８の第１方向の寸法であるアクティブ領域幅を示す。また、符号３１は、第１方向に直交する第２方向（図２における横方向）に所定間隔をあけて配列された複数列の制御ゲート電極（ＣＧ）であり、符号３２は、隣接する１対のアクティブ領域に電気的に接続された配線層（ＣＣ）であり、符号３３は、配線層３２に電気的に接続され、第１方向及び第２方向の両方に直交する方向である厚さ方向に伸びる配線層（３Ｃ）である。
【００１９】
《２−２》半導体メモリの製造プロセス
図３〜図８は、本実施の形態に係る半導体メモリの製造方法の第１〜第６工程により半導体ウェハ上に形成された構造体を概略的に示す縦断面図である。図３〜図８は、図２の構造をＩＩＩ−ＩＩＩ線で切る断面形状を示す製造工程図である。また、図９は、本実施の形態に係る半導体メモリの製造方法の一例を示すフローチャートである。
【００２０】
［図９のステップＳ１］
半導体メモリの製造に際しては、図３に示されるように、第１プロセス処理実行部２は、半導体ウェハとしてのシリコン基板１１上の全域に第２酸化膜（例えば、シリコン酸化膜）１２を形成し、その上に、第１酸化膜（例えば、シリコン酸化膜）１３を形成し、その上にポリシリコン膜１４、ＷＳｉ（タングステンシリサイド）膜１５、絶縁膜としてのシリコン窒化膜１６を積層形成する。なお、第２酸化膜１２と第１酸化膜１３とは、同じプロセスで形成される同じ成分の構造であってもよいが、異なる成分の構造とすることも可能である。ポリシリコン膜１４とＷＳｉ膜１５とは、浮遊ゲート電極を構成する。また、浮遊ゲート電極の構造及び材料は、上記例に限定されない。
【００２１】
次に、第１プロセス処理実行部２は、例えば、リソグラフィ技術を用いて、ポリシリコン膜１４、ＷＳｉ膜１５、及びシリコン窒化膜１６のパターン形成を行う。第１プロセス処理実行部２は、例えば、ドライエッチングによりシリコン窒化膜１６をエッチングしてパターン形成を行い、その後、例えば、ドライエッチングを用いてＷＳｉ膜１５及びポリシリコン膜１４をエッチングしてパターン形成を行う。
【００２２】
次に、第１プロセス処理実行部２は、アッシング技術及びウェット洗浄等により、リソグラフィ技術において用いたレジストを除去して、その後、シリコン基板１１にイオン（ドーパント）注入を行い、低濃度のアクティブ領域（例えば、ｎ−領域）１７，１８を形成する。
【００２３】
次に、図４〜図６に示されるように、第１プロセス処理実行部２は、パターン形成されたポリシリコン膜１４、ＷＳｉ膜１５、シリコン窒化膜１６の表面にシリコン酸化膜１９、シリコン窒化膜２０、及びシリコン酸化膜２１からなるＯＮＯ膜を形成する。
【００２４】
［図９のステップＳ２］
次に、測定部３は、半導体ウェハ１１の主面を覆う第２酸化膜１２の膜厚である第２酸化膜厚と、第２の酸化膜１２上に備えられた第１酸化膜１３の膜厚である第１酸化膜厚と、第１酸化膜１３上に備えられた浮遊ゲート電極（１４，１５）の第１方向の幅であるゲート電極幅と、半導体ウェハ１１内の主面側の浮遊ゲート電極の第１方向の両側に備えられ、第１の濃度のドーパントを含む複数の第１アクティブ領域１７，１８の一方の幅であるアクティブ領域幅とを測定する。なお、第１アクティブ領域１７と１８とは、同じ幅を持つ。具体例をあげれば、測定部３は、例えば、各製造ロットから選ばれたモニタ用の半導体ウェハについて、図２に示されるアクティブ領域幅（ＡＣ寸法）Ｗａ０、図６に示されるゲート電極幅（ＣＧ寸法）Ｗｇ０、図６に示される第１酸化膜厚Ｔ１０、図６に示される第２酸化膜厚Ｔ２０を、測定する。アクティブ領域幅（ＡＣ寸法）Ｗａ０は、例えば、ＯＣＤ（Ｏｐｔｉｃａｌ Ｃｒｉｔｉｃａｌ Ｄｉｍｅｎｓｉｏｎ：微小線幅）測定モジュールにより測定される。ゲート電極幅（ＣＧ寸法）Ｗｇ０は、例えば、ＳＥＭ（走査電子顕微鏡）により測定される。第１酸化膜厚Ｔ１０及び第２酸化膜厚をＴ２０は、例えば、エリプソ膜厚測定によって測定される（図９のステップＳ２）。測定部３による測定値は、記憶部４にデータベースとして記憶される。
【００２５】
［図９のステップＳ３］
次に、計算部５は、予め、半導体メモリのセル部に流れると予測される予測電流値Ｉｐ０［μＡ］を、予め保持している計算式及び係数を用いて、計算する。計算式の一例は、以下の式（１）である。
【００２６】
【数１】
【００２７】
ここで、Ａ０は、長さ［Å（オングストローム）］を示す所定の第１係数であり、Ｂ０は、無次元の所定の第２係数であり、Ｃ０は、電流値［μＡ］を示す所定の第３係数であり、Ｄ０は、電流値［μＡ］を示す所定の第４係数である。また、第１、第２、第３、及び第４の係数Ａ０、Ｂ０、Ｃ０、Ｄ０は、以下の条件式（２）〜（５）を満足することが望ましい。
０．６０［Å］≦Ａ０≦０．８５［Å］ （２）
０．７０≦Ｂ０≦０．９５ （３）
２４．０［μＡ］≦Ｃ０≦２９．５［μＡ］ （４）
０．５［μＡ］≦Ｄ０≦１．０［μＡ］ （５）
【００２８】
また、予測電流値Ｉｐ１［μＡ］の計算式の他の例として、以下の式（６）がある。
【００２９】
【数２】
【００３０】
ここで、Ｗａ１は、アクティブ領域幅であり、Ｗｇ１は、ゲート電極幅であり、Ｔ１１は、第１酸化膜厚であり、Ｔ２１は、第２酸化膜厚であり、Ａ１は、長さ［Å］を示す所定の第１係数であり、Ｂ１は、無次元の所定の第２係数であり、Ｃ１は、電流値［μＡ］を示す所定の第３係数であり、Ｄ１は、電流値［μＡ］を示す所定の第４係数である。また、第１、第２、第３、及び第４の係数Ａ１、Ｂ１、Ｃ１、Ｄ１は、以下の条件式（７）〜（１０）を満足することが望ましい。
０．６０［Å］≦Ａ１≦０．８５［Å］ （７）
０．７０≦Ｂ１≦０．９５ （８）
２４．０［μＡ］≦Ｃ１≦２９．５［μＡ］ （９）
０≦Ｄ１≦１．０［μＡ］ （１０）
【００３１】
［図９のステップＳ４］
次に、第２プロセス処理実行部６は、予測電流値が所定の基準電流値ＩＲ以下であるか否かを判断し、予測電流値が基準電流値ＩＲ以下であると判断されたときに第１処理レシピを選択し、予測電流値が基準電流値ＩＲより大きいと判断されたときに第２処理レシピを選択し、第１及び第２処理レシピのうちの選択された処理レシピに従って浮遊ゲート電極の側壁を覆うサイドウォール２２の膜厚Ｔｓを設定する。ここで、第２処理レシピに従って形成されたサイドウォール２２の第１方向の膜厚である第２のサイドウォール膜厚が、第１処理レシピに従って形成されたサイドウォール２２の第１方向の膜厚である第１のサイドウォール膜厚よりも大きくなるように、処理レシピの内容が規定されている。
【００３２】
［図９のステップＳ５及びＳ６］
次に、第２プロセス処理実行部６は、予測電流値が所定の基準電流値ＩＲ以下であると判断したときには、第１処理レシピを選択し、第１方向の膜厚ＴＳの薄い（例えば、膜厚３２０［Å］）サイドウォール２２を形成する。第２プロセス処理実行部６は、予測電流値が基準電流値ＩＲより大きいと判断されたときには、第２処理レシピを選択し、第２処理レシピに従って浮遊ゲート電極の側壁を覆うサイドウォール２２の膜厚ＴＳの厚い（例えば、膜厚３４０［Å］）サイドウォール２２を設定する。本実施の形態においては、第２処理レシピに従って形成されたサイドウォール２２の第１方向の膜厚である第２のサイドウォール膜厚が、第１処理レシピに従って形成されたサイドウォール２２の第１方向の膜厚である第１のサイドウォール膜厚よりも大きくなるように、処理レシピの内容が規定されている。サイドウォール２２は、例えば、ＣＶＤプロセスによる層形成工程と、ドライエッチングによる不要部分除去工程とによって形成される。例えば、第２処理レシピにおけるＣＶＤプロセスの時間を、第１処理レシピにおけるＣＶＤプロセスの時間よりも長くすることによって、サイドウォール２２の厚さを変えることができる。なお、処理レシピの変更は、処理時間の変更に限定されず、ＣＶＤ処理装置の他の処理条件の変更（例えば、ガス流量の変更、温度の変更、ガスの成分の変更）であってもよい。
【００３３】
図１０は、実施の形態に係る半導体メモリの製造方法によって製造された半導体メモリについて、セル部電流値に対する歩留の期待値をグラフで示す図である。また、図１１は、実施の形態に係る半導体メモリの製造方法によって製造された半導体メモリについて、セル部電流値に対する製造ロット数の測定値を棒グラフで示す図である。図１０及び図１１は、実測により得られたデータである。図１０及び図１１に示される例では、セル部電流値（計算で求められたセル部の予測電流値）が、歩留の期待値８０％を下回る３９［μＡ］以上となった場合に、サイドウォール形成のためのＣＶＤ処理プロセスのレシピを変更して処理を行う。サイドウォール形成のためのＣＶＤ処理プロセスの第１処理レシピは、通常、サイドウォールの厚ＴＳが３２０［Å］となることを目標としているが、サイドウォール形成のためのＣＶＤ処理プロセスの第２処理レシピは、サイドウォールの厚ＴＳが３４０［Å］となることを目標としている。このレシピ変更によってサイドウォール２２を厚く形成することで、ＬＤＤ（Ｌｉｇｈｔｌｙ ｄｏｐｅｄ ｄｒａｉｎ）領域を長く形成し、セル部電流値を低下させる。なお、図１０の例からは、基準電流値ＩＲを３９［μＡ］とすることが望ましいが、基準電流値ＩＲを３８［μＡ］から４０［μＡ］までの範囲内の所望の値（例えば、３８．５［μＡ］又は３９．５［μＡ］等）に設定してもよい。
【００３４】
［図９のステップＳ７］
次に、図８に示されるように、第３プロセス処理実行部７は、高濃度インプラ工程のマスク用ＮＳＧ膜をサイドウォールを含む全面に形成し、メモリセル部のソース／ドレイン領域にｎ＋層２３，２４を形成する。なお、イオン注入されるドーパントは、トランジスタの種類（ｎ型又はｐ型）に応じて適宜選択する。
【００３５】
《３》半導体メモリの動作
図２及び図８に示される半導体メモリでは、１セルに２ビットのデータ記憶が可能であり、浮遊ゲート電極（１４，１５）の左右に形成されたシリコン酸化膜／電荷蓄積窒化膜／シリコン酸化膜（ＯＮＯ膜）積層構造膜１９，２０，２１の左右それぞれに電子を注入・捕獲する。具体的には、電荷蓄積窒化膜２０への電子注入に際しては、ソース及び基板をＧＮＤに接続し、ゲートとドレインに高電圧を印加する。このとき、ドレイン近傍に作用する横方向の強い電界によって、チャネルを通過した電子が高エネルギー状態（ホットエレクトロン）となり、浮遊ゲート電極（１４，１５）付近に作用する縦方向の電界に引き寄せられる。データ読み出しときは、サイドウォール下部に形成されたＯＮＯ膜の電荷蓄積窒化膜２０に電子を蓄積することにより、ＯＮＯ膜の下部に形成されているｎ−層１７，１８の抵抗を変化させる。これによって、“１”又は“０”のデータを区別することができる。
【００３６】
《４》実施の形態の効果
以上に説明したように、本実施の形態に係る半導体メモリの製造方法及び製造装置によれば、サイドウォール２２の形成に際し、適切な処理レシピを自動的に選択することができ、その結果、製造歩留を向上させることができる。
【００３７】
例えば、図１０の２種類の棒グラフの比較からわかるように、セル部の予測電流値が３９［μＡ］以上であった場合に、サイドウォールを厚膜化する第２処理レシピを選択することにより、セル部電流値分布を製造歩留の高い範囲にシフト（低下）させることができる。サイドウォールの処理レシピの変更を行わずに第１処理レシピを使用したロット群において最もロット数が多い電流値４０［μＡ］前後の範囲において、歩留の期待値は７５％前後と低い。これに対し、サイドウォールの処理レシピの変更を行って第２処理レシピを使用したロット群において最もセル部の電流値予測に基づきＳＷレシピ変更を実施したロット群は電流値３８［μＡ］以下の歩留の期待値８０％以上の領域までセル部電流値を下げることに成功している。
【符号の説明】
【００３８】
１ 製造システム（半導体メモリの製造装置）、 ２ 第１プロセス処理実行部、 ３ 測定部、 ４ 記憶部、 ５ 計算部、 ６ 第２プロセス処理実行部（プロセス処理実行部）、 ７ 第３プロセス処理実行部、 １１ シリコン基板（半導体ウェハ）、 １２ 第２酸化膜（シリコン酸化膜）、 １３ 第１酸化膜（シリコン酸化膜）、 １４ ポリシリコン膜、 １５ ＷＳｉ（タングステンシリサイド）膜、 １６ シリコン窒化膜（絶縁膜）、 １７，１８ アクティブ領域（ＡＣ）、 １９ シリコン酸化膜、 ２０ シリコン窒化膜、 ２１ シリコン酸化膜、 ２２ サイドウォール（ＳＷ）、 ３１ 制御ゲート電極（ＣＧ）、 ３２ 配線層（ＣＣ）、 ３３ 配線層（３Ｃ）。
【技術分野】
【０００１】
本発明は、半導体メモリの製造方法及び製造装置に関する。
【背景技術】
【０００２】
従来、半導体メモリ等の半導体素子の製造プロセスにおいて使用される処理レシピは、固定されており、半導体ウェハの製造ロット毎に変更されていなかった。しかし、半導体メモリの製造に際し、異なる製造ロットの半導体ウェハに対して同じ処理レシピを使用して製造プロセスを実行すると、製造装置の状態変動などによって半導体ウェハ上又は半導体ウェハ内に形成される構造の寸法（幅及び膜厚など）が変動し、その結果、半導体ウェハの製造ロット毎に半導体メモリのセル部電流値が変動することがあった。特に、半導体メモリを構成する構造の寸法が変化して、セル部電流値が大きくなった場合に、半導体メモリの製造歩留が悪化するという問題があった。
【０００３】
このような問題の対策として、半導体ウェハの製造ロット毎にウェハ情報を取得し、このウェハ情報に応じて半導体素子の製造プロセスにおいて使用される処理レシピを変更することが提案されている（例えば、特許文献１及び２参照）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００６−２０２８２１号公報
【特許文献２】特表２００３−５０２７７１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、特許文献１及び２は、半導体素子の製造に際して考慮すべきパラメータを明確にしておらず、特許文献１及び２の開示内容から、半導体メモリの製造に際して使用される処理レシピを自動的に設定又は選択することは困難である。特に、不揮発性メモリの製造においては、製造プロセスのバラツキによって最終製品におけるセル部電流値にばらつきが生じ、その結果、製造歩留まりが悪化するという問題があった。
【０００６】
そこで、本発明は、上記従来技術の課題を解決するためになされたものであり、その目的は、自動的に処理レシピを変更することにより製造歩留を向上させることができる半導体メモリの製造方法及び製造装置を提供することにある。
【課題を解決するための手段】
【０００７】
本発明の一形態に係る半導体メモリの製造方法は、所定の計算式に基づく計算を実行することができる計算部と第１及び第２処理レシピに従う製造プロセスを実行することができるプロセス処理実行部とを含む製造システムにより実行される半導体メモリの製造方法であって、前記計算部が、半導体ウェハの主面を覆う第２酸化膜の膜厚である第２酸化膜厚と、前記第２の酸化膜上に備えられた第１酸化膜の膜厚である第１酸化膜厚と、前記第１酸化膜上に備えられた浮遊ゲート電極の第１方向の幅であるゲート電極幅と、前記半導体ウェハ内の主面側の前記浮遊ゲート電極の前記第１方向の両側に備えられ、第１の濃度のドーパントを含む複数の第１アクティブ領域の一つの前記第１方向の幅であるアクティブ領域幅とを含む測定値を受け取り、前記測定値と前記計算式とを用いて、使用時に前記半導体メモリに流れると予測される予測電流値を算出する工程と、前記プロセス処理実行部が、前記予測電流値が所定の基準電流値以下であるか否かを判断し、前記予測電流値が前記基準電流値以下であると判断されたときに前記第１処理レシピを選択し、前記予測電流値が前記基準電流値より大きいと判断されたときに前記第２処理レシピを選択し、前記第１及び第２処理レシピのうちの選択された処理レシピに従って前記浮遊ゲート電極の側壁を覆うサイドウォールを形成する工程とを有し、前記第２処理レシピに従って形成された前記サイドウォールの前記第１方向の膜厚である第２のサイドウォール膜厚が、前記第１処理レシピに従って形成された前記サイドウォールの前記第１方向の膜厚である第１のサイドウォール膜厚よりも大きいことを特徴としている。
【０００８】
本発明の他の形態に係る半導体メモリの製造装置は、所定の計算式に基づく計算を実行することができる計算部と、第１及び第２処理レシピに従う製造プロセスを実行することができるプロセス処理実行部とを含む装置であって、前記計算部は、半導体ウェハの主面を覆う第２酸化膜の膜厚である第２酸化膜厚と、前記第２の酸化膜上に備えられた第１酸化膜の膜厚である第１酸化膜厚と、前記第１酸化膜上に備えられた浮遊ゲート電極の第１方向の幅であるゲート電極幅と、前記半導体ウェハ内の主面側の前記浮遊ゲート電極の前記第１方向の両側に備えられ、第１の濃度のドーパントを含む複数の第１アクティブ領域の一つの前記第１方向の幅であるアクティブ領域幅とを含む測定値を受け取り、前記測定値と前記計算式とを用いて、使用時に前記半導体メモリに流れると予測される予測電流値を算出するように構成され、前記プロセス処理実行部は、前記予測電流値が所定の基準電流値以下であるか否かを判断し、前記予測電流値が前記基準電流値以下であると判断されたときに前記第１処理レシピを選択し、前記予測電流値が前記基準電流値より大きいと判断されたときに前記第２処理レシピを選択し、前記第１及び第２処理レシピのうちの選択された処理レシピに従って前記浮遊ゲート電極の側壁を覆うサイドウォールを形成するように構成され、前記第２処理レシピに従って形成された前記サイドウォールの前記第１方向の膜厚である第２のサイドウォール膜厚が、前記第１処理レシピに従って形成された前記サイドウォールの前記第１方向の膜厚である第１のサイドウォール膜厚よりも大きいことを特徴としている。
【発明の効果】
【０００９】
本発明に係る半導体メモリの製造方法及び製造装置によれば、サイドウォールの形成に際し、適切な処理レシピを自動的に選択することができ、その結果、製造歩留を向上させることができる。
【図面の簡単な説明】
【００１０】
【図１】本発明の実施の形態に係る半導体メモリの製造方法を実施することができる製造システム（すなわち、実施の形態に係る半導体メモリの製造装置）の構成の一例を概略的に示すブロック図である。
【図２】実施の形態に係る半導体メモリの製造方法により半導体ウェハ上に形成された構造体を概略的に示す平面図である。
【図３】実施の形態に係る半導体メモリの製造方法の第１工程により半導体ウェハ上に形成された構造体を概略的に示す縦断面図である。
【図４】実施の形態に係る半導体メモリの製造方法の第２工程により半導体ウェハ上に形成された構造体を概略的に示す縦断面図である。
【図５】実施の形態に係る半導体メモリの製造方法の第３工程により半導体ウェハ上に形成された構造体を概略的に示す縦断面図である。
【図６】実施の形態に係る半導体メモリの製造方法の第４工程により半導体ウェハ上に形成された構造体を概略的に示す縦断面図である。
【図７】実施の形態に係る半導体メモリの製造方法の第５工程により半導体ウェハ上に形成された構造体を概略的に示す縦断面図である。
【図８】実施の形態に係る半導体メモリの製造方法の第６工程により半導体ウェハ上に形成された構造体を概略的に示す縦断面図である。
【図９】実施の形態に係る半導体メモリの製造方法の一例を示すフローチャートである。
【図１０】実施の形態に係る半導体メモリの製造方法によって製造された半導体メモリについて、セル部電流値に対する歩留の期待値をグラフで示す図である。
【図１１】実施の形態に係る半導体メモリの製造方法によって製造された半導体メモリについて、セル部電流値に対する製造ロット数の測定値を棒グラフで示す図である。
【発明を実施するための形態】
【００１１】
《１》半導体メモリの製造装置
図１は、本発明の実施の形態に係る半導体メモリの製造方法を実施することができる製造システム１（すなわち、本発明の実施の形態に係る半導体メモリの製造装置）の構成の一例を概略的に示すブロック図である。図１に示されるように、製造システム１は、サイドウォール（ＳＷ）形成前における製造プロセスを実行する第１プロセス処理実行部２と、測定部３と、記憶部４と、計算部５と、サイドウォール形成までの製造プロセスを実行する第２プロセス処理実行部（プロセス処理実行部）６と、サイドウォール形成後の製造プロセスを実行する第３プロセス処理実行部７とを有している。
【００１２】
第１プロセス処理実行部２は、半導体メモリの製造プロセスの過程で形成される中間構造体（後述する図２〜図３に示される構造体）を得る（すなわち、サイドウォール形成前における製造プロセスを実行する）ための１又は複数の処理装置を含む。
【００１３】
測定部３は、製造プロセスの過程で形成される中間構造体の各部の寸法（例えば、長さ又は膜厚等）を測定する１又は複数の測定装置を含む。測定部３は、製造ロットごとに、モニタ用の半導体ウェハについて、各部の寸法を測定する。
【００１４】
記憶部４は、測定部３によって測定された測定値をデータベースとして記憶する。
【００１５】
計算部５は、所定の計算式に基づく計算を実行することができる装置を含む。本願の発明者は、半導体メモリの製造においてセル部に流れると予測される予測電流値を算出するための新規な計算式及びこの計算式における新規な係数を導き出した。
【００１６】
第２プロセス処理実行部６は、例えば、第１及び第２処理レシピを保持しており、測定部３による測定値に基づいて第１及び第２処理レシピのいずれかを選択し、選択された処理レシピに従う製造プロセスを実行することによって、サイドウォールを形成することができる１又は複数の処理装置を含む。本願の発明者は、計算部５で算出された予測電流値の値に応じて、サイドウォールの形成のための処理レシピを変更し、製造される半導体メモリのセル部の電流特性を、製造歩留の高い範囲内の特性に変更する処理を行うことを新規に提案している。
【００１７】
第３プロセス処理実行部７は、サイドウォール形成後における製造プロセスを実行する１又は複数の処理装置を含む。なお、第１プロセス処理実行部２と、第２プロセス処理実行部６と、第３プロセス処理実行部７とは、必ずしも別個の処理装置である必要はなく、共通の処理装置を有してもよい。
【００１８】
《２》半導体メモリの製造方法
《２−１》半導体メモリの平面形状
図２は、本実施の形態に係る半導体メモリの製造方法により半導体ウェハ上に形成された構造体（すなわち、中間構造体）を概略的に示す平面図である。図２において、符号１７及び１８は、半導体ウェハ１１内の主面側に所定間隔をあけて第１方向（図２における縦方向）に配列された複数行のアクティブ領域（ＡＣ）であり、Ｗａ０は、アクティブ領域１７又は１８の第１方向の寸法であるアクティブ領域幅を示す。また、符号３１は、第１方向に直交する第２方向（図２における横方向）に所定間隔をあけて配列された複数列の制御ゲート電極（ＣＧ）であり、符号３２は、隣接する１対のアクティブ領域に電気的に接続された配線層（ＣＣ）であり、符号３３は、配線層３２に電気的に接続され、第１方向及び第２方向の両方に直交する方向である厚さ方向に伸びる配線層（３Ｃ）である。
【００１９】
《２−２》半導体メモリの製造プロセス
図３〜図８は、本実施の形態に係る半導体メモリの製造方法の第１〜第６工程により半導体ウェハ上に形成された構造体を概略的に示す縦断面図である。図３〜図８は、図２の構造をＩＩＩ−ＩＩＩ線で切る断面形状を示す製造工程図である。また、図９は、本実施の形態に係る半導体メモリの製造方法の一例を示すフローチャートである。
【００２０】
［図９のステップＳ１］
半導体メモリの製造に際しては、図３に示されるように、第１プロセス処理実行部２は、半導体ウェハとしてのシリコン基板１１上の全域に第２酸化膜（例えば、シリコン酸化膜）１２を形成し、その上に、第１酸化膜（例えば、シリコン酸化膜）１３を形成し、その上にポリシリコン膜１４、ＷＳｉ（タングステンシリサイド）膜１５、絶縁膜としてのシリコン窒化膜１６を積層形成する。なお、第２酸化膜１２と第１酸化膜１３とは、同じプロセスで形成される同じ成分の構造であってもよいが、異なる成分の構造とすることも可能である。ポリシリコン膜１４とＷＳｉ膜１５とは、浮遊ゲート電極を構成する。また、浮遊ゲート電極の構造及び材料は、上記例に限定されない。
【００２１】
次に、第１プロセス処理実行部２は、例えば、リソグラフィ技術を用いて、ポリシリコン膜１４、ＷＳｉ膜１５、及びシリコン窒化膜１６のパターン形成を行う。第１プロセス処理実行部２は、例えば、ドライエッチングによりシリコン窒化膜１６をエッチングしてパターン形成を行い、その後、例えば、ドライエッチングを用いてＷＳｉ膜１５及びポリシリコン膜１４をエッチングしてパターン形成を行う。
【００２２】
次に、第１プロセス処理実行部２は、アッシング技術及びウェット洗浄等により、リソグラフィ技術において用いたレジストを除去して、その後、シリコン基板１１にイオン（ドーパント）注入を行い、低濃度のアクティブ領域（例えば、ｎ−領域）１７，１８を形成する。
【００２３】
次に、図４〜図６に示されるように、第１プロセス処理実行部２は、パターン形成されたポリシリコン膜１４、ＷＳｉ膜１５、シリコン窒化膜１６の表面にシリコン酸化膜１９、シリコン窒化膜２０、及びシリコン酸化膜２１からなるＯＮＯ膜を形成する。
【００２４】
［図９のステップＳ２］
次に、測定部３は、半導体ウェハ１１の主面を覆う第２酸化膜１２の膜厚である第２酸化膜厚と、第２の酸化膜１２上に備えられた第１酸化膜１３の膜厚である第１酸化膜厚と、第１酸化膜１３上に備えられた浮遊ゲート電極（１４，１５）の第１方向の幅であるゲート電極幅と、半導体ウェハ１１内の主面側の浮遊ゲート電極の第１方向の両側に備えられ、第１の濃度のドーパントを含む複数の第１アクティブ領域１７，１８の一方の幅であるアクティブ領域幅とを測定する。なお、第１アクティブ領域１７と１８とは、同じ幅を持つ。具体例をあげれば、測定部３は、例えば、各製造ロットから選ばれたモニタ用の半導体ウェハについて、図２に示されるアクティブ領域幅（ＡＣ寸法）Ｗａ０、図６に示されるゲート電極幅（ＣＧ寸法）Ｗｇ０、図６に示される第１酸化膜厚Ｔ１０、図６に示される第２酸化膜厚Ｔ２０を、測定する。アクティブ領域幅（ＡＣ寸法）Ｗａ０は、例えば、ＯＣＤ（Ｏｐｔｉｃａｌ Ｃｒｉｔｉｃａｌ Ｄｉｍｅｎｓｉｏｎ：微小線幅）測定モジュールにより測定される。ゲート電極幅（ＣＧ寸法）Ｗｇ０は、例えば、ＳＥＭ（走査電子顕微鏡）により測定される。第１酸化膜厚Ｔ１０及び第２酸化膜厚をＴ２０は、例えば、エリプソ膜厚測定によって測定される（図９のステップＳ２）。測定部３による測定値は、記憶部４にデータベースとして記憶される。
【００２５】
［図９のステップＳ３］
次に、計算部５は、予め、半導体メモリのセル部に流れると予測される予測電流値Ｉｐ０［μＡ］を、予め保持している計算式及び係数を用いて、計算する。計算式の一例は、以下の式（１）である。
【００２６】
【数１】
【００２７】
ここで、Ａ０は、長さ［Å（オングストローム）］を示す所定の第１係数であり、Ｂ０は、無次元の所定の第２係数であり、Ｃ０は、電流値［μＡ］を示す所定の第３係数であり、Ｄ０は、電流値［μＡ］を示す所定の第４係数である。また、第１、第２、第３、及び第４の係数Ａ０、Ｂ０、Ｃ０、Ｄ０は、以下の条件式（２）〜（５）を満足することが望ましい。
０．６０［Å］≦Ａ０≦０．８５［Å］ （２）
０．７０≦Ｂ０≦０．９５ （３）
２４．０［μＡ］≦Ｃ０≦２９．５［μＡ］ （４）
０．５［μＡ］≦Ｄ０≦１．０［μＡ］ （５）
【００２８】
また、予測電流値Ｉｐ１［μＡ］の計算式の他の例として、以下の式（６）がある。
【００２９】
【数２】
【００３０】
ここで、Ｗａ１は、アクティブ領域幅であり、Ｗｇ１は、ゲート電極幅であり、Ｔ１１は、第１酸化膜厚であり、Ｔ２１は、第２酸化膜厚であり、Ａ１は、長さ［Å］を示す所定の第１係数であり、Ｂ１は、無次元の所定の第２係数であり、Ｃ１は、電流値［μＡ］を示す所定の第３係数であり、Ｄ１は、電流値［μＡ］を示す所定の第４係数である。また、第１、第２、第３、及び第４の係数Ａ１、Ｂ１、Ｃ１、Ｄ１は、以下の条件式（７）〜（１０）を満足することが望ましい。
０．６０［Å］≦Ａ１≦０．８５［Å］ （７）
０．７０≦Ｂ１≦０．９５ （８）
２４．０［μＡ］≦Ｃ１≦２９．５［μＡ］ （９）
０≦Ｄ１≦１．０［μＡ］ （１０）
【００３１】
［図９のステップＳ４］
次に、第２プロセス処理実行部６は、予測電流値が所定の基準電流値ＩＲ以下であるか否かを判断し、予測電流値が基準電流値ＩＲ以下であると判断されたときに第１処理レシピを選択し、予測電流値が基準電流値ＩＲより大きいと判断されたときに第２処理レシピを選択し、第１及び第２処理レシピのうちの選択された処理レシピに従って浮遊ゲート電極の側壁を覆うサイドウォール２２の膜厚Ｔｓを設定する。ここで、第２処理レシピに従って形成されたサイドウォール２２の第１方向の膜厚である第２のサイドウォール膜厚が、第１処理レシピに従って形成されたサイドウォール２２の第１方向の膜厚である第１のサイドウォール膜厚よりも大きくなるように、処理レシピの内容が規定されている。
【００３２】
［図９のステップＳ５及びＳ６］
次に、第２プロセス処理実行部６は、予測電流値が所定の基準電流値ＩＲ以下であると判断したときには、第１処理レシピを選択し、第１方向の膜厚ＴＳの薄い（例えば、膜厚３２０［Å］）サイドウォール２２を形成する。第２プロセス処理実行部６は、予測電流値が基準電流値ＩＲより大きいと判断されたときには、第２処理レシピを選択し、第２処理レシピに従って浮遊ゲート電極の側壁を覆うサイドウォール２２の膜厚ＴＳの厚い（例えば、膜厚３４０［Å］）サイドウォール２２を設定する。本実施の形態においては、第２処理レシピに従って形成されたサイドウォール２２の第１方向の膜厚である第２のサイドウォール膜厚が、第１処理レシピに従って形成されたサイドウォール２２の第１方向の膜厚である第１のサイドウォール膜厚よりも大きくなるように、処理レシピの内容が規定されている。サイドウォール２２は、例えば、ＣＶＤプロセスによる層形成工程と、ドライエッチングによる不要部分除去工程とによって形成される。例えば、第２処理レシピにおけるＣＶＤプロセスの時間を、第１処理レシピにおけるＣＶＤプロセスの時間よりも長くすることによって、サイドウォール２２の厚さを変えることができる。なお、処理レシピの変更は、処理時間の変更に限定されず、ＣＶＤ処理装置の他の処理条件の変更（例えば、ガス流量の変更、温度の変更、ガスの成分の変更）であってもよい。
【００３３】
図１０は、実施の形態に係る半導体メモリの製造方法によって製造された半導体メモリについて、セル部電流値に対する歩留の期待値をグラフで示す図である。また、図１１は、実施の形態に係る半導体メモリの製造方法によって製造された半導体メモリについて、セル部電流値に対する製造ロット数の測定値を棒グラフで示す図である。図１０及び図１１は、実測により得られたデータである。図１０及び図１１に示される例では、セル部電流値（計算で求められたセル部の予測電流値）が、歩留の期待値８０％を下回る３９［μＡ］以上となった場合に、サイドウォール形成のためのＣＶＤ処理プロセスのレシピを変更して処理を行う。サイドウォール形成のためのＣＶＤ処理プロセスの第１処理レシピは、通常、サイドウォールの厚ＴＳが３２０［Å］となることを目標としているが、サイドウォール形成のためのＣＶＤ処理プロセスの第２処理レシピは、サイドウォールの厚ＴＳが３４０［Å］となることを目標としている。このレシピ変更によってサイドウォール２２を厚く形成することで、ＬＤＤ（Ｌｉｇｈｔｌｙ ｄｏｐｅｄ ｄｒａｉｎ）領域を長く形成し、セル部電流値を低下させる。なお、図１０の例からは、基準電流値ＩＲを３９［μＡ］とすることが望ましいが、基準電流値ＩＲを３８［μＡ］から４０［μＡ］までの範囲内の所望の値（例えば、３８．５［μＡ］又は３９．５［μＡ］等）に設定してもよい。
【００３４】
［図９のステップＳ７］
次に、図８に示されるように、第３プロセス処理実行部７は、高濃度インプラ工程のマスク用ＮＳＧ膜をサイドウォールを含む全面に形成し、メモリセル部のソース／ドレイン領域にｎ＋層２３，２４を形成する。なお、イオン注入されるドーパントは、トランジスタの種類（ｎ型又はｐ型）に応じて適宜選択する。
【００３５】
《３》半導体メモリの動作
図２及び図８に示される半導体メモリでは、１セルに２ビットのデータ記憶が可能であり、浮遊ゲート電極（１４，１５）の左右に形成されたシリコン酸化膜／電荷蓄積窒化膜／シリコン酸化膜（ＯＮＯ膜）積層構造膜１９，２０，２１の左右それぞれに電子を注入・捕獲する。具体的には、電荷蓄積窒化膜２０への電子注入に際しては、ソース及び基板をＧＮＤに接続し、ゲートとドレインに高電圧を印加する。このとき、ドレイン近傍に作用する横方向の強い電界によって、チャネルを通過した電子が高エネルギー状態（ホットエレクトロン）となり、浮遊ゲート電極（１４，１５）付近に作用する縦方向の電界に引き寄せられる。データ読み出しときは、サイドウォール下部に形成されたＯＮＯ膜の電荷蓄積窒化膜２０に電子を蓄積することにより、ＯＮＯ膜の下部に形成されているｎ−層１７，１８の抵抗を変化させる。これによって、“１”又は“０”のデータを区別することができる。
【００３６】
《４》実施の形態の効果
以上に説明したように、本実施の形態に係る半導体メモリの製造方法及び製造装置によれば、サイドウォール２２の形成に際し、適切な処理レシピを自動的に選択することができ、その結果、製造歩留を向上させることができる。
【００３７】
例えば、図１０の２種類の棒グラフの比較からわかるように、セル部の予測電流値が３９［μＡ］以上であった場合に、サイドウォールを厚膜化する第２処理レシピを選択することにより、セル部電流値分布を製造歩留の高い範囲にシフト（低下）させることができる。サイドウォールの処理レシピの変更を行わずに第１処理レシピを使用したロット群において最もロット数が多い電流値４０［μＡ］前後の範囲において、歩留の期待値は７５％前後と低い。これに対し、サイドウォールの処理レシピの変更を行って第２処理レシピを使用したロット群において最もセル部の電流値予測に基づきＳＷレシピ変更を実施したロット群は電流値３８［μＡ］以下の歩留の期待値８０％以上の領域までセル部電流値を下げることに成功している。
【符号の説明】
【００３８】
１ 製造システム（半導体メモリの製造装置）、 ２ 第１プロセス処理実行部、 ３ 測定部、 ４ 記憶部、 ５ 計算部、 ６ 第２プロセス処理実行部（プロセス処理実行部）、 ７ 第３プロセス処理実行部、 １１ シリコン基板（半導体ウェハ）、 １２ 第２酸化膜（シリコン酸化膜）、 １３ 第１酸化膜（シリコン酸化膜）、 １４ ポリシリコン膜、 １５ ＷＳｉ（タングステンシリサイド）膜、 １６ シリコン窒化膜（絶縁膜）、 １７，１８ アクティブ領域（ＡＣ）、 １９ シリコン酸化膜、 ２０ シリコン窒化膜、 ２１ シリコン酸化膜、 ２２ サイドウォール（ＳＷ）、 ３１ 制御ゲート電極（ＣＧ）、 ３２ 配線層（ＣＣ）、 ３３ 配線層（３Ｃ）。
【特許請求の範囲】
【請求項１】
所定の計算式に基づく計算を実行することができる計算部と第１及び第２処理レシピに従う製造プロセスを実行することができるプロセス処理実行部とを含む製造システムにより実行される半導体メモリの製造方法であって、
前記計算部が、半導体ウェハの主面を覆う第２酸化膜の膜厚である第２酸化膜厚と、前記第２の酸化膜上に備えられた第１酸化膜の膜厚である第１酸化膜厚と、前記第１酸化膜上に備えられた浮遊ゲート電極の第１方向の幅であるゲート電極幅と、前記半導体ウェハ内の主面側の前記浮遊ゲート電極の前記第１方向の両側に備えられ、第１の濃度のドーパントを含む複数の第１アクティブ領域の一つの前記第１方向の幅であるアクティブ領域幅とを含む測定値を受け取り、前記測定値と前記計算式とを用いて、使用時に前記半導体メモリに流れると予測される予測電流値を算出する工程と、
前記プロセス処理実行部が、前記予測電流値が所定の基準電流値以下であるか否かを判断し、前記予測電流値が前記基準電流値以下であると判断されたときに前記第１処理レシピを選択し、前記予測電流値が前記基準電流値より大きいと判断されたときに前記第２処理レシピを選択し、前記第１及び第２処理レシピのうちの選択された処理レシピに従って前記浮遊ゲート電極の側壁を覆うサイドウォールを形成する工程と
を有し、
前記第２処理レシピに従って形成された前記サイドウォールの前記第１方向の膜厚である第２のサイドウォール膜厚が、前記第１処理レシピに従って形成された前記サイドウォールの前記第１方向の膜厚である第１のサイドウォール膜厚よりも大きい
ことを特徴とする半導体メモリの製造方法。
【請求項２】
前記アクティブ領域幅をＷａ０で示し、
前記ゲート電極幅をＷｇ０で示し、
前記第１酸化膜厚をＴ１０で示し、
前記第２酸化膜厚をＴ２０で示し、
長さを示す所定の第１係数をＡ０で示し、
無次元の所定の第２係数をＢ０で示し、
電流値を示す所定の第３係数をＣ０で示し、
電流値を示す所定の第４係数をＤ０で示し、
前記予測電流値をＩｐ０で示すときに、
前記計算式は、
【数３】
であることを特徴とする請求項１に記載の半導体メモリの製造方法。
【請求項３】
前記第１、第２、第３、及び第４の係数が、
０．６０［Å］≦Ａ０≦０．８５［Å］
０．７０≦Ｂ０≦０．９５
２４．０［μＡ］≦Ｃ０≦２９．５［μＡ］
０．５［μＡ］≦Ｄ０≦１．０［μＡ］
を満足することを特徴とする請求項２に記載の半導体メモリの製造方法。
【請求項４】
前記アクティブ領域幅をＷａ１で示し、
前記ゲート電極幅をＷｇ１で示し、
前記第１酸化膜厚をＴ１１で示し、
前記第２酸化膜厚をＴ２１で示し、
長さを示す所定の第１係数をＡ１で示し、
無次元の所定の第２係数をＢ１で示し、
電流値を示す所定の第３係数をＣ１で示し、
電流値を示す所定の第４係数をＤ１で示し、
前記予測電流値をＩｐ１で示すときに、
前記計算式は、
【数４】
であることを特徴とする請求項１に記載の半導体メモリの製造方法。
【請求項５】
０．６０［Å］≦Ａ１≦０．８５［Å］
０．７０≦Ｂ１≦０．９５
２４．０［μＡ］≦Ｃ１≦２９．５［μＡ］
０≦Ｄ１≦１．０［μＡ］
であることを特徴とする請求項４に記載の半導体メモリの製造方法。
【請求項６】
前記基準電流値は、３８〜４０［μＡ］の範囲内の値に設定されることを特徴とする請求項１から５までのいずれか１項に記載の半導体メモリの製造方法。
【請求項７】
前記半導体ウェハの主面側の前記サイドウォールの前記第１方向の両側に、前記第１の濃度よりも高い第２の濃度のドーパントを含む複数の第２アクティブ領域を形成する工程をさらに有することを特徴とする請求項１から６までのいずれか１項に記載の半導体メモリの製造方法。
【請求項８】
前記製造システムは、前記半導体メモリの製造プロセスの過程で形成される中間構造体の各部の寸法を測定する測定装置を含み、
前記予測電流値を算出する前記工程の前に、前記第２酸化膜厚、前記第１酸化膜厚、前記ゲート電極幅、及び前記アクティブ領域幅を測定する工程をさらに有する
ことを特徴とする請求項１から７までのいずれか１項に記載の半導体メモリの製造方法。
【請求項９】
前記浮遊ゲート電極の上面及び側壁を覆う絶縁膜を形成する工程をさらに有することを特徴とする請求項１から８までのいずれか１項に記載の半導体メモリの製造方法。
【請求項１０】
前記絶縁膜上に制御ゲート電極を形成する工程をさらに有することを特徴とする請求項９に記載の半導体メモリの製造方法。
【請求項１１】
前記処理装置は、ＣＶＤ処理装置であり、
前記第２処理レシピによる処理は、前記第１処理レシピによる処理よりも、処理時間が長い
ことを特徴とする請求項１から１０までのいずれか１項に記載の半導体メモリの製造方法。
【請求項１２】
所定の計算式に基づく計算を実行することができる計算部と、
第１及び第２処理レシピに従う製造プロセスを実行することができるプロセス処理実行部と
を含む半導体メモリの製造装置であって、
前記計算部は、半導体ウェハの主面を覆う第２酸化膜の膜厚である第２酸化膜厚と、前記第２の酸化膜上に備えられた第１酸化膜の膜厚である第１酸化膜厚と、前記第１酸化膜上に備えられた浮遊ゲート電極の第１方向の幅であるゲート電極幅と、前記半導体ウェハ内の主面側の前記浮遊ゲート電極の前記第１方向の両側に備えられ、第１の濃度のドーパントを含む複数の第１アクティブ領域の一つの前記第１方向の幅であるアクティブ領域幅とを含む測定値を受け取り、前記測定値と前記計算式とを用いて、使用時に前記半導体メモリに流れると予測される予測電流値を算出するように構成され、
前記プロセス処理実行部は、前記予測電流値が所定の基準電流値以下であるか否かを判断し、前記予測電流値が前記基準電流値以下であると判断されたときに前記第１処理レシピを選択し、前記予測電流値が前記基準電流値より大きいと判断されたときに前記第２処理レシピを選択し、前記第１及び第２処理レシピのうちの選択された処理レシピに従って前記浮遊ゲート電極の側壁を覆うサイドウォールを形成するように構成され、
前記第２処理レシピに従って形成された前記サイドウォールの前記第１方向の膜厚である第２のサイドウォール膜厚が、前記第１処理レシピに従って形成された前記サイドウォールの前記第１方向の膜厚である第１のサイドウォール膜厚よりも大きい
ことを特徴とする半導体メモリの製造装置。
【請求項１】
所定の計算式に基づく計算を実行することができる計算部と第１及び第２処理レシピに従う製造プロセスを実行することができるプロセス処理実行部とを含む製造システムにより実行される半導体メモリの製造方法であって、
前記計算部が、半導体ウェハの主面を覆う第２酸化膜の膜厚である第２酸化膜厚と、前記第２の酸化膜上に備えられた第１酸化膜の膜厚である第１酸化膜厚と、前記第１酸化膜上に備えられた浮遊ゲート電極の第１方向の幅であるゲート電極幅と、前記半導体ウェハ内の主面側の前記浮遊ゲート電極の前記第１方向の両側に備えられ、第１の濃度のドーパントを含む複数の第１アクティブ領域の一つの前記第１方向の幅であるアクティブ領域幅とを含む測定値を受け取り、前記測定値と前記計算式とを用いて、使用時に前記半導体メモリに流れると予測される予測電流値を算出する工程と、
前記プロセス処理実行部が、前記予測電流値が所定の基準電流値以下であるか否かを判断し、前記予測電流値が前記基準電流値以下であると判断されたときに前記第１処理レシピを選択し、前記予測電流値が前記基準電流値より大きいと判断されたときに前記第２処理レシピを選択し、前記第１及び第２処理レシピのうちの選択された処理レシピに従って前記浮遊ゲート電極の側壁を覆うサイドウォールを形成する工程と
を有し、
前記第２処理レシピに従って形成された前記サイドウォールの前記第１方向の膜厚である第２のサイドウォール膜厚が、前記第１処理レシピに従って形成された前記サイドウォールの前記第１方向の膜厚である第１のサイドウォール膜厚よりも大きい
ことを特徴とする半導体メモリの製造方法。
【請求項２】
前記アクティブ領域幅をＷａ０で示し、
前記ゲート電極幅をＷｇ０で示し、
前記第１酸化膜厚をＴ１０で示し、
前記第２酸化膜厚をＴ２０で示し、
長さを示す所定の第１係数をＡ０で示し、
無次元の所定の第２係数をＢ０で示し、
電流値を示す所定の第３係数をＣ０で示し、
電流値を示す所定の第４係数をＤ０で示し、
前記予測電流値をＩｐ０で示すときに、
前記計算式は、
【数３】
であることを特徴とする請求項１に記載の半導体メモリの製造方法。
【請求項３】
前記第１、第２、第３、及び第４の係数が、
０．６０［Å］≦Ａ０≦０．８５［Å］
０．７０≦Ｂ０≦０．９５
２４．０［μＡ］≦Ｃ０≦２９．５［μＡ］
０．５［μＡ］≦Ｄ０≦１．０［μＡ］
を満足することを特徴とする請求項２に記載の半導体メモリの製造方法。
【請求項４】
前記アクティブ領域幅をＷａ１で示し、
前記ゲート電極幅をＷｇ１で示し、
前記第１酸化膜厚をＴ１１で示し、
前記第２酸化膜厚をＴ２１で示し、
長さを示す所定の第１係数をＡ１で示し、
無次元の所定の第２係数をＢ１で示し、
電流値を示す所定の第３係数をＣ１で示し、
電流値を示す所定の第４係数をＤ１で示し、
前記予測電流値をＩｐ１で示すときに、
前記計算式は、
【数４】
であることを特徴とする請求項１に記載の半導体メモリの製造方法。
【請求項５】
０．６０［Å］≦Ａ１≦０．８５［Å］
０．７０≦Ｂ１≦０．９５
２４．０［μＡ］≦Ｃ１≦２９．５［μＡ］
０≦Ｄ１≦１．０［μＡ］
であることを特徴とする請求項４に記載の半導体メモリの製造方法。
【請求項６】
前記基準電流値は、３８〜４０［μＡ］の範囲内の値に設定されることを特徴とする請求項１から５までのいずれか１項に記載の半導体メモリの製造方法。
【請求項７】
前記半導体ウェハの主面側の前記サイドウォールの前記第１方向の両側に、前記第１の濃度よりも高い第２の濃度のドーパントを含む複数の第２アクティブ領域を形成する工程をさらに有することを特徴とする請求項１から６までのいずれか１項に記載の半導体メモリの製造方法。
【請求項８】
前記製造システムは、前記半導体メモリの製造プロセスの過程で形成される中間構造体の各部の寸法を測定する測定装置を含み、
前記予測電流値を算出する前記工程の前に、前記第２酸化膜厚、前記第１酸化膜厚、前記ゲート電極幅、及び前記アクティブ領域幅を測定する工程をさらに有する
ことを特徴とする請求項１から７までのいずれか１項に記載の半導体メモリの製造方法。
【請求項９】
前記浮遊ゲート電極の上面及び側壁を覆う絶縁膜を形成する工程をさらに有することを特徴とする請求項１から８までのいずれか１項に記載の半導体メモリの製造方法。
【請求項１０】
前記絶縁膜上に制御ゲート電極を形成する工程をさらに有することを特徴とする請求項９に記載の半導体メモリの製造方法。
【請求項１１】
前記処理装置は、ＣＶＤ処理装置であり、
前記第２処理レシピによる処理は、前記第１処理レシピによる処理よりも、処理時間が長い
ことを特徴とする請求項１から１０までのいずれか１項に記載の半導体メモリの製造方法。
【請求項１２】
所定の計算式に基づく計算を実行することができる計算部と、
第１及び第２処理レシピに従う製造プロセスを実行することができるプロセス処理実行部と
を含む半導体メモリの製造装置であって、
前記計算部は、半導体ウェハの主面を覆う第２酸化膜の膜厚である第２酸化膜厚と、前記第２の酸化膜上に備えられた第１酸化膜の膜厚である第１酸化膜厚と、前記第１酸化膜上に備えられた浮遊ゲート電極の第１方向の幅であるゲート電極幅と、前記半導体ウェハ内の主面側の前記浮遊ゲート電極の前記第１方向の両側に備えられ、第１の濃度のドーパントを含む複数の第１アクティブ領域の一つの前記第１方向の幅であるアクティブ領域幅とを含む測定値を受け取り、前記測定値と前記計算式とを用いて、使用時に前記半導体メモリに流れると予測される予測電流値を算出するように構成され、
前記プロセス処理実行部は、前記予測電流値が所定の基準電流値以下であるか否かを判断し、前記予測電流値が前記基準電流値以下であると判断されたときに前記第１処理レシピを選択し、前記予測電流値が前記基準電流値より大きいと判断されたときに前記第２処理レシピを選択し、前記第１及び第２処理レシピのうちの選択された処理レシピに従って前記浮遊ゲート電極の側壁を覆うサイドウォールを形成するように構成され、
前記第２処理レシピに従って形成された前記サイドウォールの前記第１方向の膜厚である第２のサイドウォール膜厚が、前記第１処理レシピに従って形成された前記サイドウォールの前記第１方向の膜厚である第１のサイドウォール膜厚よりも大きい
ことを特徴とする半導体メモリの製造装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【公開番号】特開２０１３−８７０８（Ｐ２０１３−８７０８Ａ）
【公開日】平成２５年１月１０日（２０１３．１．１０）
【国際特許分類】
【出願番号】特願２０１１−１３８２５７（Ｐ２０１１−１３８２５７）
【出願日】平成２３年６月２２日（２０１１．６．２２）
【出願人】（３０８０３３７１１）ラピスセミコンダクタ株式会社 (898)
【Ｆターム（参考）】
【公開日】平成２５年１月１０日（２０１３．１．１０）
【国際特許分類】
【出願日】平成２３年６月２２日（２０１１．６．２２）
【出願人】（３０８０３３７１１）ラピスセミコンダクタ株式会社 (898)
【Ｆターム（参考）】
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