ＥＥＰＲＯＭ構造を有する読出し専用メモリ
【解決手段】本発明は、少なくとも第１及び第２のメモリセル(CellB) を備えた不揮発性メモリ(M) に関しており、第１及び第２のメモリセルは、デュアルゲート(21,23) とデュアルゲート(21,23) 間に設けられた絶縁層(22)とを有する蓄積MOS トランジスタ(TB') を夫々備えている。第２のメモリセル(CellB) の蓄積トランジスタ(TB') の絶縁層(22)は、第１のメモリセルの蓄積トランジスタの絶縁層より絶縁性が低い少なくとも１つの部分(29)を有している。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般的に集積回路に関し、特には集積回路を製造する際のコードセットのための集積回路内の不揮発性メモリに関する。
【背景技術】
【０００２】
電気的に消去可能且つプログラム可能な読出し専用メモリ、すなわちEEPROMは、集積回路に使用されることが多い。市販されているEEPROMは、標準的な記憶容量を有する。特定の用途のために所与の記憶容量を必要とするユーザは、所望の記憶容量より大きな記憶容量を有する標準的なEEPROMを一般的に使用する。そのため、EEPROMの一部が動作中に未使用である可能性がある。
【０００３】
更に多くの場合、集積回路を製造する際に、デジタルワードをメモリに確実にコード化したり、回路動作を調整する論理状態を確実にコード化したりする必要がある。このために、読出し専用不揮発性メモリ又はROM タイプのメモリが一般的に使用されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】欧州特許出願公開第０８９０９８５号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００５】
読出し専用メモリとしてEEPROMを使用するためにEEPROMの一部を簡単且つ低コストで変更可能であることが望ましい。これによって、電気的に消去可能且つプログラム可能な不揮発性メモリとして従来通り動作する部分と、読出し専用メモリとして動作する別の部分とを有するEEPROMを得ることが可能になる。このようにしてメモリ負荷が最適化される。
【０００６】
従来の読出し専用メモリでは、コーディングが、メモリセルを形成するトランジスタのドレイン及びソースを相互に接続することにより行われて、メモリセルから読み出された状態がこのドレイン及びソースの接続に応じて決められる。このような構造の第１メタライゼーションレベルが、プログラミングを行なうために一般的に使用されている。
【０００７】
このようなプログラミングの欠点は、相互接続レベルを形成すべく使用されるマスクの分析によって、例えば回路からのこのマスクの再構築（リバースエンジニアリング）によって明らかになるということである。
【０００８】
本発明は、論理状態のプログラミングが、このような構造の相互接続レベルを確定するためのマスクの分析によって明らかにならないように、EEPROMの構造に近い構造を有する読出し専用メモリの形成を目的とする。
【課題を解決するための手段】
【０００９】
従って、本発明の実施形態は、少なくとも第１及び第２のメモリセルを備えており、該第１及び第２のメモリセルは、デュアルゲートと該デュアルゲート間に設けられた絶縁層とを有する蓄積MOS トランジスタを夫々含んだ不揮発性メモリを提供する。前記第２のメモリセルの蓄積トランジスタの絶縁層は、前記第１のメモリセルの蓄積トランジスタの絶縁層より絶縁性が低い少なくとも１つの部分を有する。
【００１０】
本発明の実施形態によれば、前記第１のメモリセルの蓄積トランジスタの絶縁層は、100nm より大きい第１の厚さを有しており、前記第２のメモリセルの蓄積トランジスタの絶縁層の前記部分は、5nm より小さい第２の厚さを有する。
【００１１】
本発明の実施形態によれば、前記第２のメモリセルの蓄積トランジスタの絶縁層は、前記第２の厚さを有する前記部分を完全に囲む前記第１の厚さを有する追加の部分を有する。
【００１２】
本発明の実施形態によれば、前記第１のメモリセルの蓄積トランジスタの第１の厚さを有する絶縁層は、第１の酸化シリコン層、窒化シリコン層及び第２の酸化シリコン層の積層体から形成されており、前記第２のメモリセルの蓄積トランジスタの絶縁層の第２の厚さを有する前記部分は、第３の酸化シリコン層から形成されている。
【００１３】
本発明の実施形態によれば、前記第１及び第２のメモリセルの蓄積トランジスタは、第１の絶縁層、第１のゲート、第２の絶縁層及び第２のゲートの積層体を備えており、前記第２のメモリセルの蓄積トランジスタの第２の絶縁層は、前記少なくとも１つの部分を有する。前記メモリは、半導体材料から形成された基板を更に備えており、前記第１の絶縁層は、前記基板を覆い、第２の絶縁部分より薄い第１の絶縁部分を有する。
【００１４】
本発明の実施形態は、上述したようなメモリと、該メモリから離れて前記メモリに接続された集積回路とを備えていることを特徴とする電子システムを対象とする。
【００１５】
本発明の実施形態は、少なくとも第１及び第２のメモリセルを備えており、該第１及び第２のメモリセルは、２つのゲート間に設けられた絶縁層を有するデュアルゲート蓄積MOS トランジスタを夫々有するメモリを形成するための方法を対象とする。該方法は、前記第２のメモリセルの蓄積トランジスタの絶縁層に、前記第１のメモリセルの蓄積トランジスタの絶縁層より絶縁性が低い少なくとも１つの部分を形成するステップを有する。
【００１６】
本発明の実施形態によれば、前記方法は、前記第１及び第２のメモリセル毎に、前記蓄積トランジスタの第１のゲートを形成するステップの後であって、前記蓄積トランジスタの第２のゲートを形成するステップの前に、前記第１及び第２のメモリセル毎に、前記第１のゲートに第１の絶縁層を形成するステップと、前記第２のメモリセルのみに、前記第１の絶縁層に開口部を形成するステップと、前記開口部に、前記第１の絶縁層より絶縁性が低い第２の絶縁層を形成するステップとを連続的に行う。
【００１７】
本発明の実施形態によれば、前記第１の絶縁層は、第１の酸化シリコン層、窒化シリコン層及び第２の酸化シリコン層の積層体から形成されており、前記第２の絶縁層は第３の酸化シリコン層から形成されている。
【００１８】
本発明の実施形態は、既に定義されているようなメモリからの読出し方法であって、前記第１及び第２のメモリセル毎に、蓄積トランジスタの２つのゲートの内の第１のゲートに電荷を注入して、前記第１のメモリセルでは第１のゲートに電荷を蓄え、前記第２のメモリセルでは２つのゲートの内の第１のゲートから他方のゲートに電荷を排出するステップと、前記第１及び第２のメモリセル毎に前記第１のゲートに蓄えられた電荷を表すデータを測定するステップとを連続的に行う。
【００１９】
本発明の前述の目的、特徴及び利点を、添付図面を参照して本発明を限定するものではない特定の実施形態について以下に詳細に説明する。
【図面の簡単な説明】
【００２０】
【図１】EEPROMセルを示す電気回路図である。
【図２】本発明の実施形態に応じて変更されたEEPROMセルを示す電気回路図である。
【図３】本発明の実施形態に係る読出し専用メモリを示す概略図である。
【図４】本発明の実施形態に係る図３に示された読出し専用メモリから読み出す方法のステップをブロック形式で示す図である。
【図５】本発明の実施形態に係る読出し専用メモリを備えた電子回路を示す概略図である。
【図６Ａ】図２に示されたメモリセルの構造の実施形態を垂直断面に沿って示す図である。
【図６Ｂ】図２に示されたメモリセルの構造の実施形態を垂直断面に沿って示す図である。
【図６Ｃ】図２に示されたメモリセルの構造の実施形態を垂直断面に沿って示す図である。
【図７Ａ】図6A乃至6Cに示されたメモリセルを製造するための方法の一例の連続的なステップで得られた構造を垂直断面に沿って示す断面図である。
【図７Ｂ】図6A乃至6Cに示されたメモリセルを製造するための方法の一例の連続的なステップで得られた構造を垂直断面に沿って示す断面図である。
【図７Ｃ】図6A乃至6Cに示されたメモリセルを製造するための方法の一例の連続的なステップで得られた構造を垂直断面に沿って示す断面図である。
【図７Ｄ】図6A乃至6Cに示されたメモリセルを製造するための方法の一例の連続的なステップで得られた構造を垂直断面に沿って示す断面図である。
【図７Ｅ】図6A乃至6Cに示されたメモリセルを製造するための方法の一例の連続的なステップで得られた構造を垂直断面に沿って示す断面図である。
【図７Ｆ】図6A乃至6Cに示されたメモリセルを製造するための方法の一例の連続的なステップで得られた構造を垂直断面に沿って示す断面図である。
【図７Ｇ】図6A乃至6Cに示されたメモリセルを製造するための方法の一例の連続的なステップで得られた構造を垂直断面に沿って示す断面図である。
【図７Ｈ】図6A乃至6Cに示されたメモリセルを製造するための方法の一例の連続的なステップで得られた構造を垂直断面に沿って示す断面図である。
【図７Ｉ】図6A乃至6Cに示されたメモリセルを製造するための方法の一例の連続的なステップで得られた構造を垂直断面に沿って示す断面図である。
【図７Ｊ】図6A乃至6Cに示されたメモリセルを製造するための方法の一例の連続的なステップで得られた構造を垂直断面に沿って示す断面図である。
【図８Ａ】図6A乃至6Cに示されたメモリセルを製造するための方法の一例の連続的なステップで得られた構造を垂直断面に沿って示す断面図である。
【図８Ｂ】図6A乃至6Cに示されたメモリセルを製造するための方法の一例の連続的なステップで得られた構造を垂直断面に沿って示す断面図である。
【図８Ｃ】図6A乃至6Cに示されたメモリセルを製造するための方法の一例の連続的なステップで得られた構造を垂直断面に沿って示す断面図である。
【図８Ｄ】図6A乃至6Cに示されたメモリセルを製造するための方法の一例の連続的なステップで得られた構造を垂直断面に沿って示す断面図である。
【図８Ｅ】図6A乃至6Cに示されたメモリセルを製造するための方法の一例の連続的なステップで得られた構造を垂直断面に沿って示す断面図である。
【図８Ｆ】図6A乃至6Cに示されたメモリセルを製造するための方法の一例の連続的なステップで得られた構造を垂直断面に沿って示す断面図である。
【図８Ｇ】図6A乃至6Cに示されたメモリセルを製造するための方法の一例の連続的なステップで得られた構造を垂直断面に沿って示す断面図である。
【図８Ｈ】図6A乃至6Cに示されたメモリセルを製造するための方法の一例の連続的なステップで得られた構造を垂直断面に沿って示す断面図である。
【図８Ｉ】図6A乃至6Cに示されたメモリセルを製造するための方法の一例の連続的なステップで得られた構造を垂直断面に沿って示す断面図である。
【図８Ｊ】図6A乃至6Cに示されたメモリセルを製造するための方法の一例の連続的なステップで得られた構造を垂直断面に沿って示す断面図である。
【発明を実施するための形態】
【００２１】
同一の要素は異なる図面において同一の参照番号で示されている。明瞭化のために、本発明の理解に有用な要素及びステップのみが示されて説明されている。
【００２２】
図１は、EEPROMを構成するメモリセルCellA の電気回路図である。メモリセルCellA は、選択トランジスタTAと蓄積トランジスタTA' すなわちメモリポイントとを備えている。選択トランジスタTAは、ドレインDA、ソースSA及び絶縁ゲートGAを有するMOS トランジスタである。メモリポイントTA' は、デュアルゲートタイプのMOS トランジスタである。メモリポイントTA' は、ドレインDA' 、ソースSA' 及び２つの絶縁ゲート、すなわち浮遊ゲートFA及び制御ゲートGA' を有している。少なくとも絶縁性が十分低い部分を有する浮遊ゲートFAの絶縁体を有するメモリポイントTA' が、ここで検討されており、前記部分は、例えば、下にある通路と浮遊ゲートFAとの間のキャリアのトンネル効果による通過を可能とすべく十分薄い。浮遊ゲートFAの絶縁体の薄い部分を、「トンネル絶縁体」、「トンネル酸化物」又は「トンネル窓」と呼ぶ。選択トランジスタTAのソースSAは、メモリポイントTA' のドレインDA' に接続されている。
【００２３】
メモリセルCellA の動作は、以下の通りである。削除動作は、選択トランジスタTAをオンし、ドレインDA' 及びソースSA' をゼロボルトに設定し、制御ゲートGA' を削除電位に設定することによりメモリセルで実行される。これにより、電荷（例えば、ゲートGA' が正の削除電位に設定されたときの電子）がドレインDA' からトンネル窓を介して浮遊ゲートFAを通り、浮遊ゲートFAで電荷が蓄えられる。メモリセルCellAへの書込み動作は、選択トランジスタTAをオンし、ドレインDA' とソースSA' との間に書込み電圧を印加して、制御ゲートGA' をゼロボルトに維持することにより実行される。これにより、浮遊ゲートFAに蓄えられた電荷がトンネル窓を介して排出される。読出し動作は、選択トランジスタTAをオンし、ドレインDA' とソースSA' との間に書込み電圧より小さな読出し電圧を印加して、制御ゲートGA' を所与の読出し電位に設定することにより実行される。蓄積トランジスタTA' の閾値電圧は、電荷が浮遊ゲートFAに蓄えられているときより高い。従って、メモリポイントTA' を流れる電流の強度は、浮遊ゲートFAにおける電荷の有無を表す。一例として、電荷がメモリポイントTA' の浮遊ゲートFAに蓄えられているとき論理値「０」がメモリセルCellAに記憶されて、電荷がメモリポイントTA' の浮遊ゲートFAに蓄えられていないとき論理値「１」がメモリセルCellAに記憶されているとみなされる。
【００２４】
本発明は、EEPROMがROM として全体的に又は部分的に使用され得るようにEEPROMのあるセルを変更することを目的とする。
【００２５】
図２は、変更されたEEPROMセルCellB の一例を概略的に示している。メモリセルCellB は、メモリポイント、すなわち蓄積トランジスタTB' の浮遊ゲートFBと制御ゲートGB' との間に設けられた絶縁層が、浮遊ゲートFBに蓄えられた電荷の制御ゲートGB' への漏出を可能にすべく変更されている点以外は、図１に示されたEEPROMセルCellA の構造と同一の構造を有している。一例として、以下に更に詳細に説明するように、絶縁層の残りの部分より絶縁性が低い部分が、浮遊ゲートFBに蓄えられた電荷の制御ゲートGB' への通過を可能にすべく、制御ゲートGB' から浮遊ゲートFBを分離する絶縁層に設けられている。絶縁性が低い部分は、絶縁材料の薄い部分であってもよい。絶縁性が低い部分は、浮遊ゲートFBを制御ゲートGB' に接続する導電性材料の一部であってもよい。また、絶縁性が低い部分の大きさは、浮遊ゲートFBに蓄えられた電荷の制御ゲートGB' への漏出が可能な限り速く行われるように選択されている。浮遊ゲートFBと制御ゲートGB' との間の電荷の通過は、参照符号L で示された線によって表されている。
【００２６】
図３は、ROM として動作可能なメモリM の簡略化された実施形態を示している。メモリM は、従来のEEPROMの構造を更に有する不図示のより大きなメモリの一部に相当する。メモリM は、行列構成で配置されたメモリセルCi,jを備えており、ここで本実施形態では、i 及びj は１乃至４の間で変わる整数である。メモリセル内の一部は、変更されていないEEPROMセル、例えば図１に示されたセルCellA に相当し、他の部分は、変更されたEEPROMセル、例えば図２に示されたセルCellB に相当する。より具体的には、変更されていないメモリセルは、論理値「０」の記憶が望まれるメモリM の位置に設けられて、変更されたメモリセルは、論理値「１」の記憶が望まれるメモリM の位置に設けられている。一例として、クロス記号が示されているセルC1,1、セルC2,2、セルC3,1、セルC3,4及びセルC4,3が変更されたEEPROMセルであり、メモリM の他のメモリセルが変更されていないEEPROMセルである。
【００２７】
２つのトラックDi,Si が、メモリM の各行に関連付けられている。トラックDiは、各行のメモリセルの選択トランジスタTA,TB のドレインDA,DB に接続されており、トラックSiは、各行のメモリセルのメモリポイントTA',TB' のソースSA',SB' に接続されている。２つのトラックGi,G'iが各列に関連付けられている。トラックGiは、各列のメモリセルの選択トランジスタTA,TB のゲートGA,GB に接続されており、トラックG'iは、各列のメモリセルのメモリポイントTA',TB' のゲートGA',GB' に接続されている。
【００２８】
図４は、図３に示されたメモリM における読出しサイクルの一例をブロック形式で示している。
【００２９】
本方法は、メモリM のメモリセルを全て削除するステップ１から開始する。このために、トラックGiは、メモリセルの選択トランジスタをオンすべく所与の削除電位（例えば正の削除電位）に設定されて、トラックDi及びトラックSiはゼロボルトに設定されて、トラックG'i は所与の電位に設定される。これにより、変更されたEEPROMセル及び変更されていないEEPROMセル毎に、各メモリセルのメモリポイントTA',TB' のドレインDA',DB' からトンネル窓を介して浮遊ゲートFA,FB に電子が通り、メモリポイントTA',TB' の浮遊ゲートFA,FB に電子が蓄えられる。変更されていないEEPROMセルでは、電子はメモリポイントTA' の浮遊ゲートFAに蓄えられたままである。変更されたEEPROMセルでは、削除ステップの直後、電荷がほとんど浮遊ゲートFBに維持されていないように、電荷は、メモリポイントTB' の制御ゲートGB' から浮遊ゲートFBを分離する薄い絶縁層部分を介してメモリポイントTB' の浮遊ゲートFBから非常に速く排出される。トランジスタTB' の閾値電圧は、電荷が浮遊ゲートFBに蓄えられている場合より高い。
【００３０】
本方法は、メモリセルからの実際の読出し動作を行うステップ２に続く。一例として、同一行のメモリセルの状態は同時に読み出され得る。メモリセルCi,jからの読出しは、対応するメモリセルの選択トランジスタTA,TB をオンすべくトラックGiに所与の読出し電位を設定し、トラックDi及びトラックSi間に所与の読出し電圧を印加して、トラックG'i に所与の電位を設定することにより行われる。蓄積トランジスタTA',TB' を流れる電流の強度は、浮遊ゲートFA,FB に蓄えられた電荷の有無によって決まる。全ての変更されていないEEPROMセルでは、メモリセルのメモリポイントTA' の浮遊ゲートFAに電子が蓄えられているので、読出しステップは論理値「０」を示す。変更されたEEPROMセルでは、メモリセルのメモリポイントTB' の浮遊ゲートFBに電子が蓄えられていないので、読出しステップは論理値「１」を示す。
【００３１】
それにより、削除ステップ１及び読出しステップ２を連続的に行う各読出しサイクルの後、メモリM に蓄えられた値は以下の通りである。
【００３２】
【数１】
【００３３】
従って、既に説明された読出しサイクルによって、メモリM の構造によって単に決まる同一の論理値を常に得ることができるので、メモリM は読出し専用メモリとしてみなされ得る。更に、読出しサイクルが全てのメモリセルで削除動作から開始するので、メモリM の動作は、「不完全な」変更されていないEEPROMセルの存在によって妨げられず、すなわち、（複数の読出しサイクルで測定される）浮遊ゲートの電荷保持容量は、従来のEEPROMセルで通常必要な容量より小さい。実際、削除ステップの後に実際の読出しステップが続くので、従来のEEPROMセルに削除ステップで蓄えられる全体的な電荷は、セルが「不完全」である場合であっても、次の読出しステップが実行されるとき変更時間が必要ではない。従って、メモリM の動作は、経時的に信頼できる。
【００３４】
従来のEEPROMのEEPROMセルに書き込むステップでは、トランジスタTA' の浮遊ゲートFAの電子のトンネル窓を介した排出が、トンネル窓を介した浮遊ゲートFAへのホールの注入と共に行われる。印加電圧が同一であるとき、書込み動作後、メモリセルのトランジスタTA' の閾値電圧が、変更されたEEPROMセルのトランジスタTB' の閾値電圧より大きく減少し、トランジスタTB' の電子が浮遊ゲートFBから制御ゲートGB' まで排出されたことが観察され得る。そのため、メモリM の読出しサイクル中に、トランジスタの制御ゲートに印加される削除電位は、従来のEEPROMで削除ステップ中に印加される削除電位より大きくてもよい。これによって、メモリM のトランジスタの浮遊ゲートにより多くの電荷を蓄えることが可能になり、電荷が蓄えられるメモリM のセルと、電荷が制御ゲートを介して排出されたメモリM のセルとの閾値電圧の差を増大させることが可能になる。
【００３５】
図５は、EEPROMに相当する部分5 （EEPROM）と、読出し専用メモリ、例えば図３と関連して既に説明したメモリに相当する部分6 （ROM）とを有するメモリ4 を備えた電子回路3 を概略的に示している。電子回路3 は、別の集積回路7(IC) を更に備えており、該集積回路7 は、メモリ4 の部分5 へのデータの書込み、及びメモリ4 の部分5 又は部分6 に記憶されたデータの読出しのために、接続部8 、例えばデータ交換バスによってメモリ4 に接続された例えばインターフェース回路である。
【００３６】
図6Aは、図２に示されたメモリセルのタイプのメモリセルCellB の側断面図である。図6Bは、図6Aの線A-A に沿った断面図であり、図6Cは、図6Aの線B-B に沿った断面図である。
【００３７】
セルCellB は、半導体基板10の活性領域に形成されており、半導体基板10は、典型的には単結晶シリコンから形成されており、絶縁領域12（STI 、図6B）によって横方向に画定されている。トランジスタTB及びメモリポイントTB' のゲート構造は半導体基板10上に形成されている。トランジスタTBのゲートは、第１の絶縁部分13、第１の導電性部分14、第２の絶縁部分15及び第２の導電性部分16の積層体から形成されている。また、トランジスタTBのゲートは、トランジスタTBの動作のために、従来のシングルゲートMOS トランジスタのゲートと同様であることが望ましい。このために、第１の導電性部分14及び第２の導電性部分16は、不図示の金属性のトラック及びバイアによって短絡されてもよい。
【００３８】
メモリポイントTB' のゲートは、第１の絶縁部分20、第１の導電性部分21、第２の絶縁部分22及び第２の導電性部分23の積層体から形成されている。図6Bでは、半導体基板10上に延びてメモリセルCellBに属さない他の導電性部分24が示されている。第１の導電性部分21は、メモリポイントTB' の浮遊ゲートを形成している。第２の導電性部分23は、メモリポイントTB' の制御ゲートを形成している。第２の導電性部分23は、導電性ストリップに相当し、他のメモリポイントの制御ゲートを更に形成してもよい。第１の絶縁部分20は、浮遊ゲート21の絶縁体の非トンネル部分を形成する比較的厚い部分25と、トンネル酸化物領域を形成する比較的薄い部分26とを有する。比較的厚い部分25より薄い比較的薄い部分26は、絶縁領域12の上面で活性領域の全幅に亘って延びている。スペーサ27が、トランジスタTB及びメモリポイントTB' の両側に形成されている。
【００３９】
変更されたEEPROMセルCellB では、第２の絶縁部分22は比較的厚い部分28と比較的薄い部分29とを有している。変更されていないEEPROMセルCellAは、第２の絶縁部分22が略一定の厚さを有している点を除いて、図6A乃至6Cに示された構造と同一の構造を有してもよい。
【００４０】
第１の導電性部分21及び第２の導電性部分23は、例えばポリシリコンから形成されており、第１の導電性部分21は約100nm の厚さを有しており、第２の導電性部分23は約200nm の厚さを有している。第１の絶縁部分20は、酸化物から形成されており、例えば酸化シリコン（SiO2）から形成されている。第２の絶縁部分22の比較的厚い部分28は、例えば全体の厚さが約180nm である酸化物−窒化物−酸化物積層体（「ONO 」積層体）を備えている。一例として、ONO 積層体では、酸化物は酸化シリコンであってもよく、窒化物は窒化シリコンであってもよい。第２の絶縁部分22の比較的薄い部分29は、例えば、数ナノメートル例えば２乃至３nmの厚さを有する酸化シリコン部分に相当する。一般的に、比較的厚い部分28は100nm より大きい厚さを有しており、比較的薄い部分29は5nm より小さい厚さを有している。
【００４１】
トランジスタTB及びメモリポイントTB' の両側では、トランジスタTBのドレイン及びソースと、メモリポイントTB' のドレイン及びソースとの注入領域30が、半導体基板10に形成されている（トランジスタTBのソース領域及びメモリポイントTB' のドレイン領域が結合されている）。他の２つの注入領域31が、半導体基板10の表面に形成されて、メモリポイントTB' の絶縁部分25の下に部分的に延びている。
【００４２】
一例として、メモリポイントTB' は、断面B-B に、長辺L1が840nm であり短辺l1が640nm である略矩形状の断面を有している。薄い部分29は、例えば、メモリポイントTB' に関して中心部に設けられている。薄い部分29は、例えば断面B-B に、長辺L2が400nm であり短辺l2が320nm である略矩形状の断面を有している。
【００４３】
薄い部分29は、EEPROMセルのメモリポイントTA' の２つのゲート間に通常設けられる厚い部分28より絶縁性が低く、薄い部分29の存在により、浮遊ゲート21に蓄えられた電荷の漏出が可能になる。薄い部分29の大きさは、電荷の排出が可能な限り速く行われるように選択されている。本出願人は、一例として既に述べられた薄い部分29の大きさについて、削除ステップ後の浮遊ゲート21に蓄えられた電荷の数が数ミリ秒以内に略90%減少していることを示している。
【００４４】
図7A乃至7Jは、図6Aに示されたセルCellB のような変更されたEEPROMセルを製造するための方法の連続的なステップで得られた構造の側断面図である。図8A乃至8Jは、図7A乃至7Jの（図7Aに示された）線C-C に沿った断面図である。
【００４５】
図7A及び8Aは、
P 型ドープ処理された単結晶シリコン基板80に、メモリセルの絶縁ウェル81（STI） を形成するステップ、
基板80に、図6Aに示された注入領域31に相当するN 型ドープ領域82を形成するステップ、及び、
選択トランジスタ及びメモリポイントの組立体を覆う酸化物層83を形成するステップの後に得られた構造を示している。一例として、酸化物層83は酸化シリコンから形成されてもよい。
【００４６】
図7B及び8Bは、メモリポイントのトンネル窓の位置で酸化物層83の一部（開口部85）を除去すべく酸化物層83をエッチングした後に得られた構造を示している。一例として、開口部85はウェットエッチングによって形成されてもよい。
【００４７】
図7C及び8Cは、図7B及び8Bに示された構造上に絶縁層を形成した後に得られた構造を示している。従って、この最後に形成された絶縁層及び下にある酸化物層83から形成された絶縁層86が、開口部85の位置に厚さがより薄い部分を有している。メモリポイントの浮遊ゲートの絶縁層及び選択トランジスタの第１の絶縁層は、このようにして形成される。
【００４８】
図7D及び8Dは、構造全体に第１のポリシリコン層87を形成した後に得られた構造を示している。
【００４９】
図7E及び8Eは、隣接したセルからEEPROMセルを分離する開口部88を形成すべく第１のポリシリコン層87をエッチングした後に得られた構造を示している。開口部88は、絶縁ウェル81（STI） 上に形成されている。
【００５０】
図7F及び8Fは、第１のポリシリコン層87及び開口部88の壁及び底に絶縁層89を形成した後に得られた構造を示している。一例として、絶縁層89は、例えば、第１の酸化シリコン層90、窒化シリコン層91及び第２の酸化シリコン層92から形成された酸化物−窒化物−酸化物（ONO） 積層体から形成されてもよい。
【００５１】
図7G及び8Gは、ONO 積層体(90,91,92)に開口部94を形成し、開口部94の位置で第１のポリシリコン層87に絶縁層96を形成した後に得られた構造を示している。一例として、開口部94は、第２の酸化シリコン層92及び窒化シリコン層91をエッチングするためのドライエッチングと、ドライエッチング後の第１の酸化シリコン層90を除去するためのウェットエッチングとの２つの連続したエッチング動作によって得られてもよい。絶縁層96は、第１のポリシリコン層87の酸化によって得られてもよい。絶縁層96の部分は、図6Aに示されたメモリセルCellB の薄い部分29に相当する。
【００５２】
図7H及び8Hは、図7G及び8Gに示された構造上に第２のポリシリコン層98を形成した後に得られた構造を示している。
【００５３】
図7I及び8Iは、選択トランジスタ及びメモリポイントのゲートを画定し、選択トランジスタ及びメモリポイントのソース及びドレイン領域を形成した後に得られた構造を示している。このために、第２のポリシリコン層98、ONO 積層体(90,91,92)、第１のポリシリコン層87及び絶縁層86の組立体がエッチングされて開口部100 が形成される。その後、N 型ドープ領域102 が開口部100 の位置で基板80に形成されて、選択トランジスタ及びメモリポイントのソース及びドレインが形成される。
【００５４】
図7J及び8Jは、選択トランジスタ及びメモリポイントの上部及び両側に薄い絶縁層104 を形成した後に得られた構造を示している。絶縁層104 は熱酸化によって得られてもよい。その後、スペーサが、選択トランジスタ及びメモリポイントの両側に任意の通常の方法によって形成され得る。
【００５５】
メモリセルを形成するための上記の方法により、変更されたEEPROMセルと変更されていないEEPROMセルとを同時に形成することが可能になる。実際には、図7G及び8Gに関連して既に説明されたステップで、変更されたEEPROMセルのための薄い部分96を形成するだけで十分であり、変更されていないEEPROMセルのために絶縁層89をエッチングする必要がない。従って、既に説明した方法は、EEPROMに相当する第１の部分と、読出し専用メモリに相当する第２の部分とを備えたメモリを形成するために実施され得る。
【００５６】
更に、通常のEEPROMセルを形成する方法と比較すると、本方法は、追加のステップを必要としないという利点を有する。実際には通常、EEPROMセルが形成されるとき、低電圧シングルゲートMOS トランジスタが同一の基板に更に形成される。低電圧トランジスタは、第１のポリシリコン層87が除去される位置で基板の領域上及び領域中に形成される。低電圧トランジスタのゲート絶縁体及びゲートは、絶縁層96及び第２のポリシリコン層98によって夫々形成される。従って、図6A乃至6Cに示された構造を得るために、開口部94の位置で構造に開口部を追加することにより、低電圧トランジスタの位置でONO 積層体を除去するために通常使用されるマスクを変更するだけで十分である。更に、図6A乃至6Cに示された構造は、プログラミング、読出し及び書込みの点で他のセルと完全に互換性を有するという利点を有する。
【００５７】
好ましくは、比較的薄い部分96が比較的厚い部分89に完全に囲まれるように薄い部分96の大きさ及び位置が選択されている。これにより、図7I及び8Iと関連して既に説明されたステップで、全てのメモリセルのために積層状の厚い部分89のみをエッチングすることが可能になる。これによって、このステップのための従来のEEPROM製造工程を変更しないことが可能になる。実際には、変更されていないEEPROMセルのために絶縁性の厚い部分89をエッチングする必要がある場合、及び変更されたEEPROMセルのために絶縁性の薄い部分96をエッチングする必要がある場合、絶縁性の厚い部分89及び絶縁性の薄い部分96の厚さ及び構造が異なると仮定すると、２回の別個のエッチングステップを設ける必要がある。
【００５８】
従来のROM と比較すると、本実施形態に係るメモリと関連した相互接続トラックは、プログラミングのために変更されない。従って、本実施形態に係るメモリのプログラミングは、メタライゼーションを上から見ても、このメタライゼーションに使用されるマスクを分析しても、又はこのマスクを再構築すべく連続的な断面を検査しても（ディレイアリング）明らかにならない。
【００５９】
更に、例えば、絶縁トレンチ（STI） の位置に開口部94を設けることにより、開口部94を形成すべく使用されるマスクの可能な分析を防ぐために寄生パターンを追加してもよい。
【００６０】
本発明の特定の実施形態が説明されている。様々な変更及び調整が当業者に想起される。特に、本発明はメモリポイント及び選択トランジスタを備えたメモリセルに関して説明されているが、本発明は、浮遊ゲートを有するデュアルゲートトランジスタを備えた任意のタイプのEEPROMセルに関して実施され得ることは明らかである。これは、図１に示されたセルと比較すると、メモリセルがメモリポイントTA' のみを備えてもよいフラッシュメモリの場合である。
【技術分野】
【０００１】
本発明は、一般的に集積回路に関し、特には集積回路を製造する際のコードセットのための集積回路内の不揮発性メモリに関する。
【背景技術】
【０００２】
電気的に消去可能且つプログラム可能な読出し専用メモリ、すなわちEEPROMは、集積回路に使用されることが多い。市販されているEEPROMは、標準的な記憶容量を有する。特定の用途のために所与の記憶容量を必要とするユーザは、所望の記憶容量より大きな記憶容量を有する標準的なEEPROMを一般的に使用する。そのため、EEPROMの一部が動作中に未使用である可能性がある。
【０００３】
更に多くの場合、集積回路を製造する際に、デジタルワードをメモリに確実にコード化したり、回路動作を調整する論理状態を確実にコード化したりする必要がある。このために、読出し専用不揮発性メモリ又はROM タイプのメモリが一般的に使用されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】欧州特許出願公開第０８９０９８５号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００５】
読出し専用メモリとしてEEPROMを使用するためにEEPROMの一部を簡単且つ低コストで変更可能であることが望ましい。これによって、電気的に消去可能且つプログラム可能な不揮発性メモリとして従来通り動作する部分と、読出し専用メモリとして動作する別の部分とを有するEEPROMを得ることが可能になる。このようにしてメモリ負荷が最適化される。
【０００６】
従来の読出し専用メモリでは、コーディングが、メモリセルを形成するトランジスタのドレイン及びソースを相互に接続することにより行われて、メモリセルから読み出された状態がこのドレイン及びソースの接続に応じて決められる。このような構造の第１メタライゼーションレベルが、プログラミングを行なうために一般的に使用されている。
【０００７】
このようなプログラミングの欠点は、相互接続レベルを形成すべく使用されるマスクの分析によって、例えば回路からのこのマスクの再構築（リバースエンジニアリング）によって明らかになるということである。
【０００８】
本発明は、論理状態のプログラミングが、このような構造の相互接続レベルを確定するためのマスクの分析によって明らかにならないように、EEPROMの構造に近い構造を有する読出し専用メモリの形成を目的とする。
【課題を解決するための手段】
【０００９】
従って、本発明の実施形態は、少なくとも第１及び第２のメモリセルを備えており、該第１及び第２のメモリセルは、デュアルゲートと該デュアルゲート間に設けられた絶縁層とを有する蓄積MOS トランジスタを夫々含んだ不揮発性メモリを提供する。前記第２のメモリセルの蓄積トランジスタの絶縁層は、前記第１のメモリセルの蓄積トランジスタの絶縁層より絶縁性が低い少なくとも１つの部分を有する。
【００１０】
本発明の実施形態によれば、前記第１のメモリセルの蓄積トランジスタの絶縁層は、100nm より大きい第１の厚さを有しており、前記第２のメモリセルの蓄積トランジスタの絶縁層の前記部分は、5nm より小さい第２の厚さを有する。
【００１１】
本発明の実施形態によれば、前記第２のメモリセルの蓄積トランジスタの絶縁層は、前記第２の厚さを有する前記部分を完全に囲む前記第１の厚さを有する追加の部分を有する。
【００１２】
本発明の実施形態によれば、前記第１のメモリセルの蓄積トランジスタの第１の厚さを有する絶縁層は、第１の酸化シリコン層、窒化シリコン層及び第２の酸化シリコン層の積層体から形成されており、前記第２のメモリセルの蓄積トランジスタの絶縁層の第２の厚さを有する前記部分は、第３の酸化シリコン層から形成されている。
【００１３】
本発明の実施形態によれば、前記第１及び第２のメモリセルの蓄積トランジスタは、第１の絶縁層、第１のゲート、第２の絶縁層及び第２のゲートの積層体を備えており、前記第２のメモリセルの蓄積トランジスタの第２の絶縁層は、前記少なくとも１つの部分を有する。前記メモリは、半導体材料から形成された基板を更に備えており、前記第１の絶縁層は、前記基板を覆い、第２の絶縁部分より薄い第１の絶縁部分を有する。
【００１４】
本発明の実施形態は、上述したようなメモリと、該メモリから離れて前記メモリに接続された集積回路とを備えていることを特徴とする電子システムを対象とする。
【００１５】
本発明の実施形態は、少なくとも第１及び第２のメモリセルを備えており、該第１及び第２のメモリセルは、２つのゲート間に設けられた絶縁層を有するデュアルゲート蓄積MOS トランジスタを夫々有するメモリを形成するための方法を対象とする。該方法は、前記第２のメモリセルの蓄積トランジスタの絶縁層に、前記第１のメモリセルの蓄積トランジスタの絶縁層より絶縁性が低い少なくとも１つの部分を形成するステップを有する。
【００１６】
本発明の実施形態によれば、前記方法は、前記第１及び第２のメモリセル毎に、前記蓄積トランジスタの第１のゲートを形成するステップの後であって、前記蓄積トランジスタの第２のゲートを形成するステップの前に、前記第１及び第２のメモリセル毎に、前記第１のゲートに第１の絶縁層を形成するステップと、前記第２のメモリセルのみに、前記第１の絶縁層に開口部を形成するステップと、前記開口部に、前記第１の絶縁層より絶縁性が低い第２の絶縁層を形成するステップとを連続的に行う。
【００１７】
本発明の実施形態によれば、前記第１の絶縁層は、第１の酸化シリコン層、窒化シリコン層及び第２の酸化シリコン層の積層体から形成されており、前記第２の絶縁層は第３の酸化シリコン層から形成されている。
【００１８】
本発明の実施形態は、既に定義されているようなメモリからの読出し方法であって、前記第１及び第２のメモリセル毎に、蓄積トランジスタの２つのゲートの内の第１のゲートに電荷を注入して、前記第１のメモリセルでは第１のゲートに電荷を蓄え、前記第２のメモリセルでは２つのゲートの内の第１のゲートから他方のゲートに電荷を排出するステップと、前記第１及び第２のメモリセル毎に前記第１のゲートに蓄えられた電荷を表すデータを測定するステップとを連続的に行う。
【００１９】
本発明の前述の目的、特徴及び利点を、添付図面を参照して本発明を限定するものではない特定の実施形態について以下に詳細に説明する。
【図面の簡単な説明】
【００２０】
【図１】EEPROMセルを示す電気回路図である。
【図２】本発明の実施形態に応じて変更されたEEPROMセルを示す電気回路図である。
【図３】本発明の実施形態に係る読出し専用メモリを示す概略図である。
【図４】本発明の実施形態に係る図３に示された読出し専用メモリから読み出す方法のステップをブロック形式で示す図である。
【図５】本発明の実施形態に係る読出し専用メモリを備えた電子回路を示す概略図である。
【図６Ａ】図２に示されたメモリセルの構造の実施形態を垂直断面に沿って示す図である。
【図６Ｂ】図２に示されたメモリセルの構造の実施形態を垂直断面に沿って示す図である。
【図６Ｃ】図２に示されたメモリセルの構造の実施形態を垂直断面に沿って示す図である。
【図７Ａ】図6A乃至6Cに示されたメモリセルを製造するための方法の一例の連続的なステップで得られた構造を垂直断面に沿って示す断面図である。
【図７Ｂ】図6A乃至6Cに示されたメモリセルを製造するための方法の一例の連続的なステップで得られた構造を垂直断面に沿って示す断面図である。
【図７Ｃ】図6A乃至6Cに示されたメモリセルを製造するための方法の一例の連続的なステップで得られた構造を垂直断面に沿って示す断面図である。
【図７Ｄ】図6A乃至6Cに示されたメモリセルを製造するための方法の一例の連続的なステップで得られた構造を垂直断面に沿って示す断面図である。
【図７Ｅ】図6A乃至6Cに示されたメモリセルを製造するための方法の一例の連続的なステップで得られた構造を垂直断面に沿って示す断面図である。
【図７Ｆ】図6A乃至6Cに示されたメモリセルを製造するための方法の一例の連続的なステップで得られた構造を垂直断面に沿って示す断面図である。
【図７Ｇ】図6A乃至6Cに示されたメモリセルを製造するための方法の一例の連続的なステップで得られた構造を垂直断面に沿って示す断面図である。
【図７Ｈ】図6A乃至6Cに示されたメモリセルを製造するための方法の一例の連続的なステップで得られた構造を垂直断面に沿って示す断面図である。
【図７Ｉ】図6A乃至6Cに示されたメモリセルを製造するための方法の一例の連続的なステップで得られた構造を垂直断面に沿って示す断面図である。
【図７Ｊ】図6A乃至6Cに示されたメモリセルを製造するための方法の一例の連続的なステップで得られた構造を垂直断面に沿って示す断面図である。
【図８Ａ】図6A乃至6Cに示されたメモリセルを製造するための方法の一例の連続的なステップで得られた構造を垂直断面に沿って示す断面図である。
【図８Ｂ】図6A乃至6Cに示されたメモリセルを製造するための方法の一例の連続的なステップで得られた構造を垂直断面に沿って示す断面図である。
【図８Ｃ】図6A乃至6Cに示されたメモリセルを製造するための方法の一例の連続的なステップで得られた構造を垂直断面に沿って示す断面図である。
【図８Ｄ】図6A乃至6Cに示されたメモリセルを製造するための方法の一例の連続的なステップで得られた構造を垂直断面に沿って示す断面図である。
【図８Ｅ】図6A乃至6Cに示されたメモリセルを製造するための方法の一例の連続的なステップで得られた構造を垂直断面に沿って示す断面図である。
【図８Ｆ】図6A乃至6Cに示されたメモリセルを製造するための方法の一例の連続的なステップで得られた構造を垂直断面に沿って示す断面図である。
【図８Ｇ】図6A乃至6Cに示されたメモリセルを製造するための方法の一例の連続的なステップで得られた構造を垂直断面に沿って示す断面図である。
【図８Ｈ】図6A乃至6Cに示されたメモリセルを製造するための方法の一例の連続的なステップで得られた構造を垂直断面に沿って示す断面図である。
【図８Ｉ】図6A乃至6Cに示されたメモリセルを製造するための方法の一例の連続的なステップで得られた構造を垂直断面に沿って示す断面図である。
【図８Ｊ】図6A乃至6Cに示されたメモリセルを製造するための方法の一例の連続的なステップで得られた構造を垂直断面に沿って示す断面図である。
【発明を実施するための形態】
【００２１】
同一の要素は異なる図面において同一の参照番号で示されている。明瞭化のために、本発明の理解に有用な要素及びステップのみが示されて説明されている。
【００２２】
図１は、EEPROMを構成するメモリセルCellA の電気回路図である。メモリセルCellA は、選択トランジスタTAと蓄積トランジスタTA' すなわちメモリポイントとを備えている。選択トランジスタTAは、ドレインDA、ソースSA及び絶縁ゲートGAを有するMOS トランジスタである。メモリポイントTA' は、デュアルゲートタイプのMOS トランジスタである。メモリポイントTA' は、ドレインDA' 、ソースSA' 及び２つの絶縁ゲート、すなわち浮遊ゲートFA及び制御ゲートGA' を有している。少なくとも絶縁性が十分低い部分を有する浮遊ゲートFAの絶縁体を有するメモリポイントTA' が、ここで検討されており、前記部分は、例えば、下にある通路と浮遊ゲートFAとの間のキャリアのトンネル効果による通過を可能とすべく十分薄い。浮遊ゲートFAの絶縁体の薄い部分を、「トンネル絶縁体」、「トンネル酸化物」又は「トンネル窓」と呼ぶ。選択トランジスタTAのソースSAは、メモリポイントTA' のドレインDA' に接続されている。
【００２３】
メモリセルCellA の動作は、以下の通りである。削除動作は、選択トランジスタTAをオンし、ドレインDA' 及びソースSA' をゼロボルトに設定し、制御ゲートGA' を削除電位に設定することによりメモリセルで実行される。これにより、電荷（例えば、ゲートGA' が正の削除電位に設定されたときの電子）がドレインDA' からトンネル窓を介して浮遊ゲートFAを通り、浮遊ゲートFAで電荷が蓄えられる。メモリセルCellAへの書込み動作は、選択トランジスタTAをオンし、ドレインDA' とソースSA' との間に書込み電圧を印加して、制御ゲートGA' をゼロボルトに維持することにより実行される。これにより、浮遊ゲートFAに蓄えられた電荷がトンネル窓を介して排出される。読出し動作は、選択トランジスタTAをオンし、ドレインDA' とソースSA' との間に書込み電圧より小さな読出し電圧を印加して、制御ゲートGA' を所与の読出し電位に設定することにより実行される。蓄積トランジスタTA' の閾値電圧は、電荷が浮遊ゲートFAに蓄えられているときより高い。従って、メモリポイントTA' を流れる電流の強度は、浮遊ゲートFAにおける電荷の有無を表す。一例として、電荷がメモリポイントTA' の浮遊ゲートFAに蓄えられているとき論理値「０」がメモリセルCellAに記憶されて、電荷がメモリポイントTA' の浮遊ゲートFAに蓄えられていないとき論理値「１」がメモリセルCellAに記憶されているとみなされる。
【００２４】
本発明は、EEPROMがROM として全体的に又は部分的に使用され得るようにEEPROMのあるセルを変更することを目的とする。
【００２５】
図２は、変更されたEEPROMセルCellB の一例を概略的に示している。メモリセルCellB は、メモリポイント、すなわち蓄積トランジスタTB' の浮遊ゲートFBと制御ゲートGB' との間に設けられた絶縁層が、浮遊ゲートFBに蓄えられた電荷の制御ゲートGB' への漏出を可能にすべく変更されている点以外は、図１に示されたEEPROMセルCellA の構造と同一の構造を有している。一例として、以下に更に詳細に説明するように、絶縁層の残りの部分より絶縁性が低い部分が、浮遊ゲートFBに蓄えられた電荷の制御ゲートGB' への通過を可能にすべく、制御ゲートGB' から浮遊ゲートFBを分離する絶縁層に設けられている。絶縁性が低い部分は、絶縁材料の薄い部分であってもよい。絶縁性が低い部分は、浮遊ゲートFBを制御ゲートGB' に接続する導電性材料の一部であってもよい。また、絶縁性が低い部分の大きさは、浮遊ゲートFBに蓄えられた電荷の制御ゲートGB' への漏出が可能な限り速く行われるように選択されている。浮遊ゲートFBと制御ゲートGB' との間の電荷の通過は、参照符号L で示された線によって表されている。
【００２６】
図３は、ROM として動作可能なメモリM の簡略化された実施形態を示している。メモリM は、従来のEEPROMの構造を更に有する不図示のより大きなメモリの一部に相当する。メモリM は、行列構成で配置されたメモリセルCi,jを備えており、ここで本実施形態では、i 及びj は１乃至４の間で変わる整数である。メモリセル内の一部は、変更されていないEEPROMセル、例えば図１に示されたセルCellA に相当し、他の部分は、変更されたEEPROMセル、例えば図２に示されたセルCellB に相当する。より具体的には、変更されていないメモリセルは、論理値「０」の記憶が望まれるメモリM の位置に設けられて、変更されたメモリセルは、論理値「１」の記憶が望まれるメモリM の位置に設けられている。一例として、クロス記号が示されているセルC1,1、セルC2,2、セルC3,1、セルC3,4及びセルC4,3が変更されたEEPROMセルであり、メモリM の他のメモリセルが変更されていないEEPROMセルである。
【００２７】
２つのトラックDi,Si が、メモリM の各行に関連付けられている。トラックDiは、各行のメモリセルの選択トランジスタTA,TB のドレインDA,DB に接続されており、トラックSiは、各行のメモリセルのメモリポイントTA',TB' のソースSA',SB' に接続されている。２つのトラックGi,G'iが各列に関連付けられている。トラックGiは、各列のメモリセルの選択トランジスタTA,TB のゲートGA,GB に接続されており、トラックG'iは、各列のメモリセルのメモリポイントTA',TB' のゲートGA',GB' に接続されている。
【００２８】
図４は、図３に示されたメモリM における読出しサイクルの一例をブロック形式で示している。
【００２９】
本方法は、メモリM のメモリセルを全て削除するステップ１から開始する。このために、トラックGiは、メモリセルの選択トランジスタをオンすべく所与の削除電位（例えば正の削除電位）に設定されて、トラックDi及びトラックSiはゼロボルトに設定されて、トラックG'i は所与の電位に設定される。これにより、変更されたEEPROMセル及び変更されていないEEPROMセル毎に、各メモリセルのメモリポイントTA',TB' のドレインDA',DB' からトンネル窓を介して浮遊ゲートFA,FB に電子が通り、メモリポイントTA',TB' の浮遊ゲートFA,FB に電子が蓄えられる。変更されていないEEPROMセルでは、電子はメモリポイントTA' の浮遊ゲートFAに蓄えられたままである。変更されたEEPROMセルでは、削除ステップの直後、電荷がほとんど浮遊ゲートFBに維持されていないように、電荷は、メモリポイントTB' の制御ゲートGB' から浮遊ゲートFBを分離する薄い絶縁層部分を介してメモリポイントTB' の浮遊ゲートFBから非常に速く排出される。トランジスタTB' の閾値電圧は、電荷が浮遊ゲートFBに蓄えられている場合より高い。
【００３０】
本方法は、メモリセルからの実際の読出し動作を行うステップ２に続く。一例として、同一行のメモリセルの状態は同時に読み出され得る。メモリセルCi,jからの読出しは、対応するメモリセルの選択トランジスタTA,TB をオンすべくトラックGiに所与の読出し電位を設定し、トラックDi及びトラックSi間に所与の読出し電圧を印加して、トラックG'i に所与の電位を設定することにより行われる。蓄積トランジスタTA',TB' を流れる電流の強度は、浮遊ゲートFA,FB に蓄えられた電荷の有無によって決まる。全ての変更されていないEEPROMセルでは、メモリセルのメモリポイントTA' の浮遊ゲートFAに電子が蓄えられているので、読出しステップは論理値「０」を示す。変更されたEEPROMセルでは、メモリセルのメモリポイントTB' の浮遊ゲートFBに電子が蓄えられていないので、読出しステップは論理値「１」を示す。
【００３１】
それにより、削除ステップ１及び読出しステップ２を連続的に行う各読出しサイクルの後、メモリM に蓄えられた値は以下の通りである。
【００３２】
【数１】
【００３３】
従って、既に説明された読出しサイクルによって、メモリM の構造によって単に決まる同一の論理値を常に得ることができるので、メモリM は読出し専用メモリとしてみなされ得る。更に、読出しサイクルが全てのメモリセルで削除動作から開始するので、メモリM の動作は、「不完全な」変更されていないEEPROMセルの存在によって妨げられず、すなわち、（複数の読出しサイクルで測定される）浮遊ゲートの電荷保持容量は、従来のEEPROMセルで通常必要な容量より小さい。実際、削除ステップの後に実際の読出しステップが続くので、従来のEEPROMセルに削除ステップで蓄えられる全体的な電荷は、セルが「不完全」である場合であっても、次の読出しステップが実行されるとき変更時間が必要ではない。従って、メモリM の動作は、経時的に信頼できる。
【００３４】
従来のEEPROMのEEPROMセルに書き込むステップでは、トランジスタTA' の浮遊ゲートFAの電子のトンネル窓を介した排出が、トンネル窓を介した浮遊ゲートFAへのホールの注入と共に行われる。印加電圧が同一であるとき、書込み動作後、メモリセルのトランジスタTA' の閾値電圧が、変更されたEEPROMセルのトランジスタTB' の閾値電圧より大きく減少し、トランジスタTB' の電子が浮遊ゲートFBから制御ゲートGB' まで排出されたことが観察され得る。そのため、メモリM の読出しサイクル中に、トランジスタの制御ゲートに印加される削除電位は、従来のEEPROMで削除ステップ中に印加される削除電位より大きくてもよい。これによって、メモリM のトランジスタの浮遊ゲートにより多くの電荷を蓄えることが可能になり、電荷が蓄えられるメモリM のセルと、電荷が制御ゲートを介して排出されたメモリM のセルとの閾値電圧の差を増大させることが可能になる。
【００３５】
図５は、EEPROMに相当する部分5 （EEPROM）と、読出し専用メモリ、例えば図３と関連して既に説明したメモリに相当する部分6 （ROM）とを有するメモリ4 を備えた電子回路3 を概略的に示している。電子回路3 は、別の集積回路7(IC) を更に備えており、該集積回路7 は、メモリ4 の部分5 へのデータの書込み、及びメモリ4 の部分5 又は部分6 に記憶されたデータの読出しのために、接続部8 、例えばデータ交換バスによってメモリ4 に接続された例えばインターフェース回路である。
【００３６】
図6Aは、図２に示されたメモリセルのタイプのメモリセルCellB の側断面図である。図6Bは、図6Aの線A-A に沿った断面図であり、図6Cは、図6Aの線B-B に沿った断面図である。
【００３７】
セルCellB は、半導体基板10の活性領域に形成されており、半導体基板10は、典型的には単結晶シリコンから形成されており、絶縁領域12（STI 、図6B）によって横方向に画定されている。トランジスタTB及びメモリポイントTB' のゲート構造は半導体基板10上に形成されている。トランジスタTBのゲートは、第１の絶縁部分13、第１の導電性部分14、第２の絶縁部分15及び第２の導電性部分16の積層体から形成されている。また、トランジスタTBのゲートは、トランジスタTBの動作のために、従来のシングルゲートMOS トランジスタのゲートと同様であることが望ましい。このために、第１の導電性部分14及び第２の導電性部分16は、不図示の金属性のトラック及びバイアによって短絡されてもよい。
【００３８】
メモリポイントTB' のゲートは、第１の絶縁部分20、第１の導電性部分21、第２の絶縁部分22及び第２の導電性部分23の積層体から形成されている。図6Bでは、半導体基板10上に延びてメモリセルCellBに属さない他の導電性部分24が示されている。第１の導電性部分21は、メモリポイントTB' の浮遊ゲートを形成している。第２の導電性部分23は、メモリポイントTB' の制御ゲートを形成している。第２の導電性部分23は、導電性ストリップに相当し、他のメモリポイントの制御ゲートを更に形成してもよい。第１の絶縁部分20は、浮遊ゲート21の絶縁体の非トンネル部分を形成する比較的厚い部分25と、トンネル酸化物領域を形成する比較的薄い部分26とを有する。比較的厚い部分25より薄い比較的薄い部分26は、絶縁領域12の上面で活性領域の全幅に亘って延びている。スペーサ27が、トランジスタTB及びメモリポイントTB' の両側に形成されている。
【００３９】
変更されたEEPROMセルCellB では、第２の絶縁部分22は比較的厚い部分28と比較的薄い部分29とを有している。変更されていないEEPROMセルCellAは、第２の絶縁部分22が略一定の厚さを有している点を除いて、図6A乃至6Cに示された構造と同一の構造を有してもよい。
【００４０】
第１の導電性部分21及び第２の導電性部分23は、例えばポリシリコンから形成されており、第１の導電性部分21は約100nm の厚さを有しており、第２の導電性部分23は約200nm の厚さを有している。第１の絶縁部分20は、酸化物から形成されており、例えば酸化シリコン（SiO2）から形成されている。第２の絶縁部分22の比較的厚い部分28は、例えば全体の厚さが約180nm である酸化物−窒化物−酸化物積層体（「ONO 」積層体）を備えている。一例として、ONO 積層体では、酸化物は酸化シリコンであってもよく、窒化物は窒化シリコンであってもよい。第２の絶縁部分22の比較的薄い部分29は、例えば、数ナノメートル例えば２乃至３nmの厚さを有する酸化シリコン部分に相当する。一般的に、比較的厚い部分28は100nm より大きい厚さを有しており、比較的薄い部分29は5nm より小さい厚さを有している。
【００４１】
トランジスタTB及びメモリポイントTB' の両側では、トランジスタTBのドレイン及びソースと、メモリポイントTB' のドレイン及びソースとの注入領域30が、半導体基板10に形成されている（トランジスタTBのソース領域及びメモリポイントTB' のドレイン領域が結合されている）。他の２つの注入領域31が、半導体基板10の表面に形成されて、メモリポイントTB' の絶縁部分25の下に部分的に延びている。
【００４２】
一例として、メモリポイントTB' は、断面B-B に、長辺L1が840nm であり短辺l1が640nm である略矩形状の断面を有している。薄い部分29は、例えば、メモリポイントTB' に関して中心部に設けられている。薄い部分29は、例えば断面B-B に、長辺L2が400nm であり短辺l2が320nm である略矩形状の断面を有している。
【００４３】
薄い部分29は、EEPROMセルのメモリポイントTA' の２つのゲート間に通常設けられる厚い部分28より絶縁性が低く、薄い部分29の存在により、浮遊ゲート21に蓄えられた電荷の漏出が可能になる。薄い部分29の大きさは、電荷の排出が可能な限り速く行われるように選択されている。本出願人は、一例として既に述べられた薄い部分29の大きさについて、削除ステップ後の浮遊ゲート21に蓄えられた電荷の数が数ミリ秒以内に略90%減少していることを示している。
【００４４】
図7A乃至7Jは、図6Aに示されたセルCellB のような変更されたEEPROMセルを製造するための方法の連続的なステップで得られた構造の側断面図である。図8A乃至8Jは、図7A乃至7Jの（図7Aに示された）線C-C に沿った断面図である。
【００４５】
図7A及び8Aは、
P 型ドープ処理された単結晶シリコン基板80に、メモリセルの絶縁ウェル81（STI） を形成するステップ、
基板80に、図6Aに示された注入領域31に相当するN 型ドープ領域82を形成するステップ、及び、
選択トランジスタ及びメモリポイントの組立体を覆う酸化物層83を形成するステップの後に得られた構造を示している。一例として、酸化物層83は酸化シリコンから形成されてもよい。
【００４６】
図7B及び8Bは、メモリポイントのトンネル窓の位置で酸化物層83の一部（開口部85）を除去すべく酸化物層83をエッチングした後に得られた構造を示している。一例として、開口部85はウェットエッチングによって形成されてもよい。
【００４７】
図7C及び8Cは、図7B及び8Bに示された構造上に絶縁層を形成した後に得られた構造を示している。従って、この最後に形成された絶縁層及び下にある酸化物層83から形成された絶縁層86が、開口部85の位置に厚さがより薄い部分を有している。メモリポイントの浮遊ゲートの絶縁層及び選択トランジスタの第１の絶縁層は、このようにして形成される。
【００４８】
図7D及び8Dは、構造全体に第１のポリシリコン層87を形成した後に得られた構造を示している。
【００４９】
図7E及び8Eは、隣接したセルからEEPROMセルを分離する開口部88を形成すべく第１のポリシリコン層87をエッチングした後に得られた構造を示している。開口部88は、絶縁ウェル81（STI） 上に形成されている。
【００５０】
図7F及び8Fは、第１のポリシリコン層87及び開口部88の壁及び底に絶縁層89を形成した後に得られた構造を示している。一例として、絶縁層89は、例えば、第１の酸化シリコン層90、窒化シリコン層91及び第２の酸化シリコン層92から形成された酸化物−窒化物−酸化物（ONO） 積層体から形成されてもよい。
【００５１】
図7G及び8Gは、ONO 積層体(90,91,92)に開口部94を形成し、開口部94の位置で第１のポリシリコン層87に絶縁層96を形成した後に得られた構造を示している。一例として、開口部94は、第２の酸化シリコン層92及び窒化シリコン層91をエッチングするためのドライエッチングと、ドライエッチング後の第１の酸化シリコン層90を除去するためのウェットエッチングとの２つの連続したエッチング動作によって得られてもよい。絶縁層96は、第１のポリシリコン層87の酸化によって得られてもよい。絶縁層96の部分は、図6Aに示されたメモリセルCellB の薄い部分29に相当する。
【００５２】
図7H及び8Hは、図7G及び8Gに示された構造上に第２のポリシリコン層98を形成した後に得られた構造を示している。
【００５３】
図7I及び8Iは、選択トランジスタ及びメモリポイントのゲートを画定し、選択トランジスタ及びメモリポイントのソース及びドレイン領域を形成した後に得られた構造を示している。このために、第２のポリシリコン層98、ONO 積層体(90,91,92)、第１のポリシリコン層87及び絶縁層86の組立体がエッチングされて開口部100 が形成される。その後、N 型ドープ領域102 が開口部100 の位置で基板80に形成されて、選択トランジスタ及びメモリポイントのソース及びドレインが形成される。
【００５４】
図7J及び8Jは、選択トランジスタ及びメモリポイントの上部及び両側に薄い絶縁層104 を形成した後に得られた構造を示している。絶縁層104 は熱酸化によって得られてもよい。その後、スペーサが、選択トランジスタ及びメモリポイントの両側に任意の通常の方法によって形成され得る。
【００５５】
メモリセルを形成するための上記の方法により、変更されたEEPROMセルと変更されていないEEPROMセルとを同時に形成することが可能になる。実際には、図7G及び8Gに関連して既に説明されたステップで、変更されたEEPROMセルのための薄い部分96を形成するだけで十分であり、変更されていないEEPROMセルのために絶縁層89をエッチングする必要がない。従って、既に説明した方法は、EEPROMに相当する第１の部分と、読出し専用メモリに相当する第２の部分とを備えたメモリを形成するために実施され得る。
【００５６】
更に、通常のEEPROMセルを形成する方法と比較すると、本方法は、追加のステップを必要としないという利点を有する。実際には通常、EEPROMセルが形成されるとき、低電圧シングルゲートMOS トランジスタが同一の基板に更に形成される。低電圧トランジスタは、第１のポリシリコン層87が除去される位置で基板の領域上及び領域中に形成される。低電圧トランジスタのゲート絶縁体及びゲートは、絶縁層96及び第２のポリシリコン層98によって夫々形成される。従って、図6A乃至6Cに示された構造を得るために、開口部94の位置で構造に開口部を追加することにより、低電圧トランジスタの位置でONO 積層体を除去するために通常使用されるマスクを変更するだけで十分である。更に、図6A乃至6Cに示された構造は、プログラミング、読出し及び書込みの点で他のセルと完全に互換性を有するという利点を有する。
【００５７】
好ましくは、比較的薄い部分96が比較的厚い部分89に完全に囲まれるように薄い部分96の大きさ及び位置が選択されている。これにより、図7I及び8Iと関連して既に説明されたステップで、全てのメモリセルのために積層状の厚い部分89のみをエッチングすることが可能になる。これによって、このステップのための従来のEEPROM製造工程を変更しないことが可能になる。実際には、変更されていないEEPROMセルのために絶縁性の厚い部分89をエッチングする必要がある場合、及び変更されたEEPROMセルのために絶縁性の薄い部分96をエッチングする必要がある場合、絶縁性の厚い部分89及び絶縁性の薄い部分96の厚さ及び構造が異なると仮定すると、２回の別個のエッチングステップを設ける必要がある。
【００５８】
従来のROM と比較すると、本実施形態に係るメモリと関連した相互接続トラックは、プログラミングのために変更されない。従って、本実施形態に係るメモリのプログラミングは、メタライゼーションを上から見ても、このメタライゼーションに使用されるマスクを分析しても、又はこのマスクを再構築すべく連続的な断面を検査しても（ディレイアリング）明らかにならない。
【００５９】
更に、例えば、絶縁トレンチ（STI） の位置に開口部94を設けることにより、開口部94を形成すべく使用されるマスクの可能な分析を防ぐために寄生パターンを追加してもよい。
【００６０】
本発明の特定の実施形態が説明されている。様々な変更及び調整が当業者に想起される。特に、本発明はメモリポイント及び選択トランジスタを備えたメモリセルに関して説明されているが、本発明は、浮遊ゲートを有するデュアルゲートトランジスタを備えた任意のタイプのEEPROMセルに関して実施され得ることは明らかである。これは、図１に示されたセルと比較すると、メモリセルがメモリポイントTA' のみを備えてもよいフラッシュメモリの場合である。
【特許請求の範囲】
【請求項１】
少なくとも第１及び第２のメモリセル(CellA,CellB) を備えており、該第１及び第２のメモリセルは、デュアルゲート(21,23) と該デュアルゲート(21,23) 間に設けられた絶縁層(22)とを有する蓄積MOS トランジスタ(TA',TB') を夫々含んでいる不揮発性のメモリ(M) であって、
前記第２のメモリセル(CellB) の蓄積トランジスタ(TB') の絶縁層(22)は、前記第１のメモリセル(CellA) の蓄積トランジスタ(TA') の絶縁層より絶縁性が低い少なくとも１つの部分(29)を有することを特徴とするメモリ。
【請求項２】
前記第１のメモリセル(CellA) の蓄積トランジスタ(TA') の絶縁層は、100nm より大きい第１の厚さを有しており、前記第２のメモリセル(CellB) の蓄積トランジスタ(TB') の絶縁層(22)の前記部分(29)は、5nm より小さい第２の厚さを有することを特徴とする請求項１に記載のメモリ(M) 。
【請求項３】
前記第２のメモリセル(CellB) の蓄積トランジスタ(TB') の絶縁層(22)は、前記第２の厚さを有する前記部分(29)を完全に囲む前記第１の厚さを有する追加の部分(28)を有することを特徴とする請求項２に記載のメモリ。
【請求項４】
前記第１のメモリセル(CellA) の蓄積トランジスタ(TA') の第１の厚さを有する絶縁層は、第１の酸化シリコン層(90)、窒化シリコン層(91)及び第２の酸化シリコン層(92)の積層体から形成されており、
前記第２のメモリセル(CellB) の蓄積トランジスタ(TB') の絶縁層(22)の第２の厚さを有する前記部分(29)は、第３の酸化シリコン層(96)から形成されていることを特徴とする請求項１乃至３のいずれかに記載のメモリ。
【請求項５】
前記第１及び第２のメモリセル(CellA,CellB) の蓄積トランジスタ(TA',TB') は、第１の絶縁層(20)、第１のゲート(21)、第２の絶縁層(22)及び第２のゲート(23)の積層体を備えており、
前記第２のメモリセル(CellB) の蓄積トランジスタ(TB') の第２の絶縁層は、前記少なくとも１つの部分(29)を有しており、
前記メモリは、半導体材料から形成された基板(10)を更に備えており、
前記第１の絶縁層は、前記基板を覆い、第２の絶縁部分(25)より薄い第１の絶縁部分(26)を有することを特徴とする請求項１に記載のメモリ(M) 。
【請求項６】
請求項１のメモリ(4) と、該メモリから離れて前記メモリに接続された集積回路(7) とを備えていることを特徴とする電子システム(3) 。
【請求項７】
少なくとも第１及び第２のメモリセル(CellA,CellB) を備えており、該第１及び第２のメモリセルは、２つのゲート間に設けられた絶縁層(22)を有するデュアルゲート蓄積MOS トランジスタ(TA',TB') を夫々有するメモリ(M) を形成するための方法であって、
前記第２のメモリセル(CellB) の蓄積トランジスタ(TB') の絶縁層(22)に、前記第１のメモリセル(CellA) の蓄積トランジスタ(TA') の絶縁層より絶縁性が低い少なくとも１つの部分(29)を形成するステップを有することを特徴とする方法。
【請求項８】
前記第１及び第２のメモリセル(CellA,CellB) 毎に、前記蓄積トランジスタ(TA',TB') の第１のゲート(87)を形成するステップの後であって、前記蓄積トランジスタ(TA',TB') の第２のゲート(98)を形成するステップの前に、
前記第１及び第２のメモリセル毎に、前記第１のゲートに第１の絶縁層(90,91,92)を形成するステップと、
前記第２のメモリセル(CellB) のみに、前記第１の絶縁層に開口部(94)を形成するステップと、
前記開口部(94)に、前記第１の絶縁層より絶縁性が低い第２の絶縁層(96)を形成するステップと
を連続的に行うことを特徴とする請求項７に記載の方法。
【請求項９】
前記第１の絶縁層(89)は、第１の酸化シリコン層(90)、窒化シリコン層(91)及び第２の酸化シリコン層(92)の積層体から形成されており、
前記第２の絶縁層(96)は第３の酸化シリコン層から形成されていることを特徴とする請求項７に記載の方法。
【請求項１０】
請求項１乃至５のいずれかのメモリ(M) からの読出し方法であって、
前記第１及び第２のメモリセル(CellA,CellB) 毎に、蓄積トランジスタ(TA',TB') の２つのゲートの内の第１のゲート(21)に電荷を注入して、前記第１のメモリセル(CellA) では第１のゲートに電荷を蓄え、前記第２のメモリセル(CellB) では２つのゲートの内の第１のゲートから他方のゲートに電荷を排出するステップと、
前記第１及び第２のメモリセル毎に前記第１のゲートに蓄えられた電荷を表すデータを測定するステップと
を連続的に行うことを特徴とする方法。
【請求項１】
少なくとも第１及び第２のメモリセル(CellA,CellB) を備えており、該第１及び第２のメモリセルは、デュアルゲート(21,23) と該デュアルゲート(21,23) 間に設けられた絶縁層(22)とを有する蓄積MOS トランジスタ(TA',TB') を夫々含んでいる不揮発性のメモリ(M) であって、
前記第２のメモリセル(CellB) の蓄積トランジスタ(TB') の絶縁層(22)は、前記第１のメモリセル(CellA) の蓄積トランジスタ(TA') の絶縁層より絶縁性が低い少なくとも１つの部分(29)を有することを特徴とするメモリ。
【請求項２】
前記第１のメモリセル(CellA) の蓄積トランジスタ(TA') の絶縁層は、100nm より大きい第１の厚さを有しており、前記第２のメモリセル(CellB) の蓄積トランジスタ(TB') の絶縁層(22)の前記部分(29)は、5nm より小さい第２の厚さを有することを特徴とする請求項１に記載のメモリ(M) 。
【請求項３】
前記第２のメモリセル(CellB) の蓄積トランジスタ(TB') の絶縁層(22)は、前記第２の厚さを有する前記部分(29)を完全に囲む前記第１の厚さを有する追加の部分(28)を有することを特徴とする請求項２に記載のメモリ。
【請求項４】
前記第１のメモリセル(CellA) の蓄積トランジスタ(TA') の第１の厚さを有する絶縁層は、第１の酸化シリコン層(90)、窒化シリコン層(91)及び第２の酸化シリコン層(92)の積層体から形成されており、
前記第２のメモリセル(CellB) の蓄積トランジスタ(TB') の絶縁層(22)の第２の厚さを有する前記部分(29)は、第３の酸化シリコン層(96)から形成されていることを特徴とする請求項１乃至３のいずれかに記載のメモリ。
【請求項５】
前記第１及び第２のメモリセル(CellA,CellB) の蓄積トランジスタ(TA',TB') は、第１の絶縁層(20)、第１のゲート(21)、第２の絶縁層(22)及び第２のゲート(23)の積層体を備えており、
前記第２のメモリセル(CellB) の蓄積トランジスタ(TB') の第２の絶縁層は、前記少なくとも１つの部分(29)を有しており、
前記メモリは、半導体材料から形成された基板(10)を更に備えており、
前記第１の絶縁層は、前記基板を覆い、第２の絶縁部分(25)より薄い第１の絶縁部分(26)を有することを特徴とする請求項１に記載のメモリ(M) 。
【請求項６】
請求項１のメモリ(4) と、該メモリから離れて前記メモリに接続された集積回路(7) とを備えていることを特徴とする電子システム(3) 。
【請求項７】
少なくとも第１及び第２のメモリセル(CellA,CellB) を備えており、該第１及び第２のメモリセルは、２つのゲート間に設けられた絶縁層(22)を有するデュアルゲート蓄積MOS トランジスタ(TA',TB') を夫々有するメモリ(M) を形成するための方法であって、
前記第２のメモリセル(CellB) の蓄積トランジスタ(TB') の絶縁層(22)に、前記第１のメモリセル(CellA) の蓄積トランジスタ(TA') の絶縁層より絶縁性が低い少なくとも１つの部分(29)を形成するステップを有することを特徴とする方法。
【請求項８】
前記第１及び第２のメモリセル(CellA,CellB) 毎に、前記蓄積トランジスタ(TA',TB') の第１のゲート(87)を形成するステップの後であって、前記蓄積トランジスタ(TA',TB') の第２のゲート(98)を形成するステップの前に、
前記第１及び第２のメモリセル毎に、前記第１のゲートに第１の絶縁層(90,91,92)を形成するステップと、
前記第２のメモリセル(CellB) のみに、前記第１の絶縁層に開口部(94)を形成するステップと、
前記開口部(94)に、前記第１の絶縁層より絶縁性が低い第２の絶縁層(96)を形成するステップと
を連続的に行うことを特徴とする請求項７に記載の方法。
【請求項９】
前記第１の絶縁層(89)は、第１の酸化シリコン層(90)、窒化シリコン層(91)及び第２の酸化シリコン層(92)の積層体から形成されており、
前記第２の絶縁層(96)は第３の酸化シリコン層から形成されていることを特徴とする請求項７に記載の方法。
【請求項１０】
請求項１乃至５のいずれかのメモリ(M) からの読出し方法であって、
前記第１及び第２のメモリセル(CellA,CellB) 毎に、蓄積トランジスタ(TA',TB') の２つのゲートの内の第１のゲート(21)に電荷を注入して、前記第１のメモリセル(CellA) では第１のゲートに電荷を蓄え、前記第２のメモリセル(CellB) では２つのゲートの内の第１のゲートから他方のゲートに電荷を排出するステップと、
前記第１及び第２のメモリセル毎に前記第１のゲートに蓄えられた電荷を表すデータを測定するステップと
を連続的に行うことを特徴とする方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６Ａ】
【図６Ｂ】
【図６Ｃ】
【図７Ａ】
【図７Ｂ】
【図７Ｃ】
【図７Ｄ】
【図７Ｅ】
【図７Ｆ】
【図７Ｇ】
【図７Ｈ】
【図７Ｉ】
【図７Ｊ】
【図８Ａ】
【図８Ｂ】
【図８Ｃ】
【図８Ｄ】
【図８Ｅ】
【図８Ｆ】
【図８Ｇ】
【図８Ｈ】
【図８Ｉ】
【図８Ｊ】
【図２】
【図３】
【図４】
【図５】
【図６Ａ】
【図６Ｂ】
【図６Ｃ】
【図７Ａ】
【図７Ｂ】
【図７Ｃ】
【図７Ｄ】
【図７Ｅ】
【図７Ｆ】
【図７Ｇ】
【図７Ｈ】
【図７Ｉ】
【図７Ｊ】
【図８Ａ】
【図８Ｂ】
【図８Ｃ】
【図８Ｄ】
【図８Ｅ】
【図８Ｆ】
【図８Ｇ】
【図８Ｈ】
【図８Ｉ】
【図８Ｊ】
【公表番号】特表２０１１−５２３２０５（Ｐ２０１１−５２３２０５Ａ）
【公表日】平成２３年８月４日（２０１１．８．４）
【国際特許分類】
【出願番号】特願２０１１−５０８９８２（Ｐ２０１１−５０８９８２）
【出願日】平成２１年５月１２日（２００９．５．１２）
【国際出願番号】ＰＣＴ／ＦＲ２００９／０５０８６８
【国際公開番号】ＷＯ２００９／１４７３４７
【国際公開日】平成２１年１２月１０日（２００９．１２．１０）
【出願人】（５０９０９６１５３）エス テ マイクロエレクトロニクス（ローセット）エス アー エス (15)
【Ｆターム（参考）】
【公表日】平成２３年８月４日（２０１１．８．４）
【国際特許分類】
【出願日】平成２１年５月１２日（２００９．５．１２）
【国際出願番号】ＰＣＴ／ＦＲ２００９／０５０８６８
【国際公開番号】ＷＯ２００９／１４７３４７
【国際公開日】平成２１年１２月１０日（２００９．１２．１０）
【出願人】（５０９０９６１５３）エス テ マイクロエレクトロニクス（ローセット）エス アー エス (15)
【Ｆターム（参考）】
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