半導体記憶装置
【課題】メモリセルの面積を増大させたり、ＣＭＯＳプロセスを追加させることなく、信頼性の高い不揮発性メモリを実現すること。
【解決手段】６個のＭＯＳトランジスタＰ１、Ｐ２、Ｎ１、Ｎ２、Ｔ１、Ｔ２よりなるＳＲＡＭセルと、第１トランスファＭＯＳトランジスタＴ１のゲートと電気的に接続される第１ワード線と、第２トランスファＭＯＳトランジスタＴ２のゲートと電気的に接続される第２ワード線と、を備える。駆動回路は、第１ＰＭＯＳトランジスタＰ１に係る書き込み動作の際、Ｎ型ウェル２、第１、第２ＰＭＯＳトランジスタＰ１、Ｐ２のソースに絶対値が接合耐圧以下の正電圧を印加するとともに、第１ワード線Ｗ１に正電圧を印加し、第２ワード線Ｗ２の接地電圧を印加し、かつ、第１データ線Ｄ１に接地電圧を印加する。
【解決手段】６個のＭＯＳトランジスタＰ１、Ｐ２、Ｎ１、Ｎ２、Ｔ１、Ｔ２よりなるＳＲＡＭセルと、第１トランスファＭＯＳトランジスタＴ１のゲートと電気的に接続される第１ワード線と、第２トランスファＭＯＳトランジスタＴ２のゲートと電気的に接続される第２ワード線と、を備える。駆動回路は、第１ＰＭＯＳトランジスタＰ１に係る書き込み動作の際、Ｎ型ウェル２、第１、第２ＰＭＯＳトランジスタＰ１、Ｐ２のソースに絶対値が接合耐圧以下の正電圧を印加するとともに、第１ワード線Ｗ１に正電圧を印加し、第２ワード線Ｗ２の接地電圧を印加し、かつ、第１データ線Ｄ１に接地電圧を印加する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＳＲＡＭセルを有する半導体記憶装置に関する。
【背景技術】
【０００２】
従来の半導体記憶装置において、２つのＰＭＯＳトランジスタをシリーズに接続し、一方のＰＭＯＳトランジスタを電圧制御される選択ゲートを有する選択トランジスタとし、他方のＰＭＯＳトランジスタを電圧制御されない浮遊ゲートを有する記憶ノードとしたメモリセルを備えるものがある（例えば、特許文献１、特許文献２参照）。このようなメモリセルの書き込みは、記憶ノードにおける浮遊ゲートにドレインアバランチェホットエレクトロン注入して行う。特許文献１、特許文献２のメモリセルは、浮遊ゲートを有する構成であるため、電荷抜けによる保持劣化を防止するためには、浮遊ゲート下のゲート絶縁膜を通常８〜９ｎｍ以上にする必要がある。ゲート絶縁膜が薄くなると、浮遊ゲートに蓄積された電子が抜ける通路となる絶縁膜欠陥が増大するため、電子の保持の劣化や信頼性の低下が著しくなるといった問題がある。
【０００３】
そこで、上記問題を解決するために、浮遊ゲートを有さず、チャネルホットエレクトロン注入や基板ホット電荷注入の原理を使って、ＭＯＳのＶｔ変動を誘起させて書き込みを行うものがある（例えば、特許文献３、特許文献４参照）。この場合、通常、浮遊ゲートのトランジスタほどにＶｔシフトが起こらないため、メモリセルとしてはＳＲＡＭセルの構成がとられ、微小なトランジスタのＶｔ変動でもセンス可能な構成がとられている。
【０００４】
特許文献３では、６つのＭＩＳトランジスタから構成されるスタティック型半導体メモリセル（ＳＲＡＭ）の２つの記憶ノードに、２つのｎチャンネル型ＭＩＳＦＥＴ（ＭＮＭ１、ＭＮＭ２）が接続され、２つのｎチャンネル型ＭＩＳＦＥＴ（ＭＮＭ１、ＭＮＭ２）のドレイン間を接続するｐチャンネル型ＭＩＳＦＥＴ（ＭＰＥＱ）をもつものが開示されている（図４参照）。スタティック型半導体メモリセル（ＳＲＡＭ）内の２つのトランスファトランジスタＴ１、Ｔ２のゲートは、同じワード線ＷＬに接続されている。このメモリセルの読み出し動作は、チャネルホットエレクトロン注入の原理でＭＮＭ１、ＭＮＭ２の一方のしきい値電圧Ｖｔを変動させ、トランスファトランジスタＴ１、Ｔ２をＯＮにすることで、ＭＮＭ１、ＭＮＭ２のドレイン電流の差が読み出され、記憶データが判定される。
【０００５】
特許文献４では、ＭＯＳトランジスタのソース、ウエル、基板もしくは深いウエルから構成される縦型バイポーラトランジスタにおいて、ソース近傍のゲート酸化膜４６５乃至酸化膜サイドスペーサ４６８に電荷（トラップホール４７３）を蓄積して、Ｖｔ、Ｉｏｎを変化させている（図５参照）。ゲート酸化膜４６５乃至酸化膜サイドスペーサ４６８への電荷注入方法（書き込み動作）は、例えば、Ｐ型シリコン基板４６１にＶｓｕｂ＝０Ｖを印加し、Ｎ型ウエル４６３に順バイアスになるように例えばＶＮ＝−１Ｖ（ＶＮ＜−Ｖｂｅ；バイアス電圧Ｖｂｅ）を印加し、ソース４６９にＶＳ＝０Ｖを印加することで、Ｐ型シリコン基板４６１からＮ型ウエル４６３に注入されたホットホール４７２が、ソース４６９近傍に向かって加速され、基板ホットホールの原理を用いて、ソース近傍のゲート酸化膜４６５乃至酸化膜サイドスペーサ４６８にトラップホール４７３を注入させることで行うことができる（図７参照）。メモリセルは、動作を行うＰＭＯＳを負荷トランジスタとするＳＲＡＭとして構成される（図６参照）。
【０００６】
【特許文献１】特開２００４−２８１９７１号公報
【特許文献２】特開２００５−２５２２６７号公報
【特許文献３】特開２００５−３５３１０６号公報
【特許文献４】特開２００５−１９１５０６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
特許文献３の場合、スタティック型半導体メモリセル（ＳＲＡＭ）とは別に、メモリセルごとにｎチャンネル型ＭＩＳＦＥＴ（ＭＮＭ１、ＭＮＭ２）やｐチャンネル型ＭＩＳＦＥＴ（ＭＰＥＱ）を追加しているので、トランジスタの数が増え、メモリセルの面積が増大するという問題がある。
【０００８】
特許文献４の場合、書き込み動作の際、ソース近傍のゲート酸化膜４６５乃至酸化膜サイドスペーサ４６８に電荷（トラップホール４７３）を蓄積するのに負電圧（ＶＮ＜−Ｖｂｅ）が必要になるので、周辺回路が煩雑になるという問題がある。また、ホットホール４７２は、酸化膜サイドスペーサ４６８に対する障壁が電子に比べ高く、実際には酸化膜サイドスペーサ４６８中への注入効率は低く、書き込みによるＶｔ変動が小さく、書き込み時間も遅いという問題もある。
【０００９】
また、特許文献４の例は、ＰＭＯＳトランジスタに適用した例であるが、ＮＭＯＳトランジスタでも原理的には適用可能で、深いＮ型ウェルとＰ型ウェル内に形成したＮＭＯＳトランジスタのゲート酸化膜乃至酸化膜サイドスペーサに基板ホットエレクトロン注入の原理で書き込みを行うことができる。しかしながら、この場合、深いＮ型ウェルが必要になるため、深いＮ型ウェルを有さないＣＭＯＳプロセスには深いＮウェルを形成する工程の追加が必要になり、追加コストがかかる。
【００１０】
本発明の主な課題は、メモリセルの面積を増大させたり、ＣＭＯＳプロセスを追加させることなく、信頼性の高い不揮発性メモリを実現することである。
【課題を解決するための手段】
【００１１】
本発明の視点においては、ＳＲＡＭセルを有する半導体記憶装置において、Ｎ型ウェル上に形成された第１、第２ＰＭＯＳトランジスタと、Ｐ型ウェル上に形成された第１、第２ＮＭＯＳトランジスタと、ソースが第１データ線と電気的に接続されるとともに、ドレインが前記第１ＰＭＯＳトランジスタのドレイン、前記第１ＮＭＯＳトランジスタのソース、前記第２ＰＭＯＳトランジスタのゲート、及び、前記第２ＮＭＯＳトランジスタのゲートと電気的に接続される第１トランスファＭＯＳトランジスタと、ソースが第２データ線と電気的に接続されるとともに、ドレインが前記第２ＰＭＯＳトランジスタのドレイン、前記第２ＮＭＯＳトランジスタのソース、前記第１ＰＭＯＳトランジスタのゲート、及び、前記第１ＮＭＯＳトランジスタのゲートと電気的に接続される第２トランスファＭＯＳトランジスタと、前記第１トランスファＭＯＳトランジスタのゲートと電気的に接続される第１ワード線と、前記第２トランスファＭＯＳトランジスタのゲートと電気的に接続される第２ワード線と、少なくとも、前記Ｎ型ウェル、前記第１、第２ＰＭＯＳトランジスタのソース、前記第１、第２ＮＭＯＳトランジスタのドレイン、前記第１ワード線、前記第２ワード線、前記第１データ線、及び、前記第２データ線に印加される電圧を制御する駆動回路と、を備え、前記駆動回路は、前記第１ＰＭＯＳトランジスタに係る書き込み動作の際、前記Ｎ型ウェル、前記第１、第２ＰＭＯＳトランジスタのソースに絶対値が接合耐圧以下の正電圧を印加するとともに、前記第１ワード線に正電圧を印加し、前記第２ワード線に接地電圧を印加し、かつ、前記第１データ線に接地電圧を印加することを特徴とする。
【００１２】
本発明の前記半導体記憶装置において、前記駆動回路は、前記第２ＰＭＯＳトランジスタに係る書き込み動作の際、前記Ｎ型ウェル、前記第１、第２ＰＭＯＳトランジスタのソースに絶対値が接合耐圧以下の正電圧を印加するとともに、前記第２ワード線に正電圧を印加し、前記第１ワード線に接地電圧を印加し、かつ、前記第２データ線に接地電圧を印加することが好ましい。
【００１３】
本発明の前記半導体記憶装置において、前記駆動回路は、読み出し動作の際、前記Ｎ型ウェル、前記第１、第２ＰＭＯＳトランジスタのソースに正電圧を印加するとともに、前記第１、第２ＮＭＯＳトランジスタのドレインに接地電圧を印加し、かつ、前記第１ワード線及び前記第２ワード線の両方に正電圧を印加することが好ましい。
【発明の効果】
【００１４】
本発明によれば、トンネル酸化膜を有する浮遊ゲート型ではなく、第１、第２ＰＭＯＳトランジスタのゲート絶縁膜に電子を蓄積させて書き込みを行うため、薄いゲート絶縁膜のＣＭＯＳプロセスでもそのままで高い保持特性を有する高い信頼性の半導体記憶装置を提供することができる。また、書き込み動作では、第１、第２ＰＭＯＳトランジスタのゲート絶縁膜に電子を蓄積させて行うため、ゲート絶縁膜中にトラップされた電子は動くことができず固定されてしまうため、ゲート絶縁膜に欠陥があっても漏れるのは欠陥近傍の一部の電子のみで、トラップされた電子の大半は影響なく、ゲート絶縁膜が薄いプロセスでも保持の信頼性の高い不揮発性メモリを実現できる。さらに、書き込み動作において負電圧を使うことがないので、周辺回路は簡略化される。また、第１、第２ＰＭＯＳトランジスタにドレインアバランチェホットエレクトロン注入の原理で書き込みを行うので、注入効率が高く、書き込み時間を速くできる。
【発明を実施するための最良の形態】
【００１５】
（実施形態１）
本発明の実施形態１に係る半導体記憶装置について図面を用いて説明する。図１は、本発明の実施形態１に係る半導体記憶装置におけるメモリセルの構成を模式的に示した回路図である。図２は、本発明の実施形態１に係る半導体記憶装置におけるメモリセルの第１ＰＭＯＳトランジスタの構成を模式的に示した部分断面図である。図３は、本発明の実施形態１に係る半導体記憶装置におけるメモリセルの動作電圧条件を示した一覧表である。
【００１６】
半導体記憶装置は、蓄積しているデータを保持するための操作（リフレッシュ操作）がいらないＳＲＡＭ（Static Random Access Memory）メモリセルを有する（図１参照）。ＳＲＡＭセルは、ＰＭＯＳトランジスタＰ１、Ｐ２と、ＮＭＯＳトランジスタＮ１、Ｎ２と、トランスファＭＯＳトランジスタＴ１、Ｔ２と、を有する。
【００１７】
Ｐ１、Ｐ２は、Ｎ型ウェル配線ＮＷに電気的に接続されたＮ型ウェル２内に形成され、フリップフロップを構成している。Ｐ１のゲートは、Ｎ１のゲート、Ｐ２のドレイン、Ｎ２のソース、及び、Ｔ２のドレインと電気的に接続されている。Ｐ１のソースは、第１電源配線ＶＤＤと電気的に接続されている。Ｐ１のドレインは、Ｎ１のソース、Ｐ２のゲート、Ｎ２のゲート、及び、Ｔ１のドレインと電気的に接続されている。Ｐ２のゲートは、Ｎ２のゲート、Ｐ１のドレイン、Ｎ１のソース、及び、Ｔ１のドレインと電気的に接続されている。Ｐ２のソースは、第１電源配線ＶＤＤと電気的に接続されている。Ｐ２のドレインは、Ｎ２のソース、Ｐ１のゲート、Ｎ１のゲート、及び、Ｔ２のドレインと電気的に接続されている。
【００１８】
Ｎ１、Ｎ２は、Ｐ型ウェル内に形成されている。Ｎ１のゲートは、Ｐ１のゲート、Ｐ２のドレイン、Ｎ２のソース、及び、Ｔ２のドレインと電気的に接続されている。Ｎ１のソースは、Ｐ１のドレイン、Ｐ２のゲート、Ｎ２のゲート、及び、Ｔ１のドレインと電気的に接続されている。Ｎ１のドレインは、第２電源配線ＶＳＳと電気的に接続されている。Ｎ２のゲートは、Ｐ２のゲート、Ｐ１のドレイン、Ｎ１のソース、及び、Ｔ１のドレインと電気的に接続されている。Ｎ２のソースは、Ｐ２のドレイン、Ｐ１のゲート、Ｎ１のゲート、及び、Ｔ２のドレインと電気的に接続されている。Ｎ２のドレインは、第２電源配線ＶＳＳと電気的に接続されている。
【００１９】
Ｔ１、Ｔ２は、Ｐ１とＮ１よりなる第１記憶ノードか、Ｐ２とＮ２よりなる第２記憶ノードかを選択するための選択トランジスタである。Ｔ１のゲートは、第１ワード線Ｗ１と電気的に接続されている。Ｔ１のソースは第１データ線Ｄ１と電気的に接続されている。Ｔ１のドレインは、Ｐ１のドレイン、Ｎ１のソース、Ｐ２のゲート、及び、Ｎ２のゲートと電気的に接続されている。Ｔ２のゲートは、第２ワード線Ｗ２と電気的に接続されている。Ｔ２のソースは第２データ線Ｄ２と電気的に接続されている。Ｔ２のドレインは、Ｐ１のゲート、Ｎ１のゲート、Ｐ２のドレイン、及び、Ｎ２のソースと電気的に接続されている。なお、実施形態１において、Ｔ１のゲートとＴ２のゲートは従来例３（図４参照）のように電気的に接続されておらず、第１ワード線Ｗ１と第２ワード線Ｗ２も電気的に接続されていない。
【００２０】
図示していないが、ＳＲＡＭセルの周辺領域には、周辺回路となる駆動回路を有する。駆動回路は、第１データ線Ｄ１、第２データ線Ｄ２、第１ワード線Ｗ１、第２ワード線Ｗ２、第１電源配線ＶＤＤ、第２電源配線ＶＳＳ、Ｎ型ウェル配線ＮＷ、基板配線Ｖｓｕｂに印加される電圧を制御する。なお、駆動回路の電圧制御については、後述する。
【００２１】
次に、本発明の実施形態１に係る半導体記憶装置の動作について説明する。
【００２２】
Ｐ１にデータを書き込む場合、駆動回路は、Ｎ型ウェル配線ＮＷと第１電源配線ＶＤＤに絶対値が接合耐圧以下の正電圧となる書き込み電圧ＶＰＰを印加し、第２電源配線ＶＳＳをフロート（ＦＲＯＡＴ、オープン）とし、第１ワード線Ｗ１に正電圧ＶＰＰを印加し、第１データ線Ｄ１に接地電位ＧＮＤを印加し、第２ワード線Ｗ２に接地電位ＧＮＤを印加し、第２データ線Ｄ２をフロート（ＦＲＯＡＴ、オープン）とし、かつ、基板配線Ｖｓｕｂに接地電位ＧＮＤを印加する（図１〜３参照）。これにより、Ｎ型ウェル２及びＰ１のソースに書き込み電圧ＶＰＰが印加され、Ｔ１がＯＮとなりＰ１のドレインに接地電位ＧＮＤが印加される（図２参照）。これにより、Ｐ１のソースとなるＰ＋拡散層３ａからＰ１のドレインとなるＰ＋拡散層３ｂに電子が流れる際に、Ｐ１のゲート電極５下のドレイン寄りのゲート絶縁膜４に電子６の一部がトラップされる。これにより、Ｐ１にデータが書き込まれた状態となる。
【００２３】
Ｐ２にデータを書き込む場合、駆動回路は、Ｎ型ウェル配線ＮＷと第１電源配線ＶＤＤに絶対値が接合耐圧以下の正電圧となる書き込み電圧ＶＰＰを印加し、第２電源配線ＶＳＳをフロート（ＦＲＯＡＴ、オープン）とし、第１ワード線Ｗ１に接地電位ＧＮＤを印加し、第１データ線Ｄ１をフロート（ＦＲＯＡＴ、オープン）とし、第２ワード線Ｗ２に正電圧ＶＰＰを印加し、第２データ線Ｄ２に接地電位ＧＮＤを印加し、かつ、基板配線Ｖｓｕｂに接地電位ＧＮＤを印加する（図１、図３参照）。これにより、Ｎ型ウェル２及びＰ２のソースに書き込み電圧ＶＰＰが印加され、Ｔ２がＯＮとなりＰ２のドレインに接地電位ＧＮＤが印加される。これにより、Ｐ１の場合（図２参照）と同様に、Ｐ２のソースとなるＰ＋拡散層からＰ２のドレインとなるＰ＋拡散層に電子が流れる際に、Ｐ２のゲート電極下のドレイン寄りのゲート絶縁膜に電子の一部がトラップされる。これにより、Ｐ２にデータが書き込まれた状態となる。
【００２４】
ＳＲＡＭセルのデータを読み出す場合、駆動回路は、Ｎ型ウェル配線ＮＷと第１電源配線ＶＤＤに正の電源電圧ＶＣＣを印加し、第２電源配線ＶＳＳに接地電位ＧＮＤを印加し、第１ワード線Ｗ１に正の電源電圧ＶＣＣを印加し、かつ、第２ワード線Ｗ２に正の電源電圧ＶＣＣを印加し、かつ、基板配線Ｖｓｕｂに接地電位ＧＮＤを印加する（図１、図３参照）。これにより、Ｎ型ウェル２、Ｐ１のソース、及びＰ２のソースに電源電圧ＶＣＣが印加され、Ｔ１、Ｔ２がＯＮとなることで、ラッチが固定され、Ｐ１のドレインとＮ１のソースの電位状態（Ｄａｔａ）をＴ１を介して第１データ線Ｄ１に出力され、Ｐ２のドレインとＮ２のソースの電位状態（Ｂａｒ Ｄａｔａ）をＴ２を介して第２データ線Ｄ２に出力され、ＳＲＡＭセルのデータが読み出される。
【００２５】
実施形態１によれば、トンネル酸化膜を有する浮遊ゲート型ではなく、ゲート絶縁膜５に電子を蓄積させて書き込みを行うため、薄いゲート絶縁膜のＣＭＯＳプロセスでもそのままで高い保持特性を有する高い信頼性の半導体記憶装置を提供することができる。また、書き込み動作では、ゲート絶縁膜５に電子６を蓄積させて行うため、ゲート絶縁膜５中にトラップされた電子６は動くことができず固定されてしまうため、ゲート絶縁膜５に欠陥があっても漏れるのは欠陥近傍の一部の電子のみで、トラップされた電子６の大半は影響なく、ゲート絶縁膜５が薄いプロセスでも保持の信頼性の高い不揮発性メモリを実現できる。さらに、書き込み動作において負電圧を使うことがないので、周辺回路は簡略化される。また、Ｐ１、Ｐ２にドレインアバランチェホットエレクトロン注入の原理で書き込みを行うので、注入効率が高く、書き込み時間を速くできる。
【図面の簡単な説明】
【００２６】
【図１】本発明の実施形態１に係る半導体記憶装置におけるメモリセルの構成を模式的に示した回路図である。
【図２】本発明の実施形態１に係る半導体記憶装置におけるメモリセルの第１ＰＭＯＳトランジスタの構成を模式的に示した部分断面図である。
【図３】本発明の実施形態１に係る半導体記憶装置におけるメモリセルの動作電圧条件を示した一覧表である。
【図４】従来例３に係るＳＲＡＭ融合型基本回路の構成を模式的に示した回路図である。
【図５】従来例４に係る半導体装置が有するＰチャンネル型の不揮発性メモリセルの断面構造図を概略的に示す説明図である。
【図６】従来例４に係る半導体装置が有するソース線分割Ｐチャンネル型の不揮発性メモリセルの等価回路である。
【図７】従来例４に係る半導体装置が有するソース線分割Ｐチャンネル型の不揮発性メモリセルの動作電圧条件の一例を示す説明図である。
【符号の説明】
【００２７】
１ Ｐ型半導体基板
２ Ｎ型ウェル
３ａ、３ｂ Ｐ＋拡散層
４ ゲート絶縁膜
５ ゲート電極
６ 電子
７ Ｐ型ウェル
Ｐ１、Ｐ２ ＰＭＯＳトランジスタ
Ｎ１、Ｎ２ ＮＭＯＳトランジスタ
Ｔ１、Ｔ２ トランスファＭＯＳトランジスタ
Ｄ１ 第１データ線
Ｄ２ 第２データ線
Ｗ１ 第１ワード線
Ｗ２ 第２ワード線
ＶＤＤ 第１電源配線
ＶＳＳ 第２電源配線
ＮＷ Ｎ型ウェル配線
Ｖｓｕｂ 基板配線
４６１ Ｐ型シリコン基板
４６２ 素子分離
４６３ Ｎ型ウエル
４６４ Ｐ型ウエル
４６５ ゲート酸化膜
４６６ ゲート
４６７ ソース・ドレインイクステンション
４６８ 酸化膜サイドスペーサ
４６９ ソース・ドレイン
４７０ Ｐ型拡散層
４７１ Ｎ型拡散層
４７２ ホットホール
４７３ トラップホール
ＷＬ、ＷＬＷ ワード線
ＢＬ、ＢＬ＿ ビット線
ＥＱ＿ ＥＱ＿信号線
ＲＥＳＴＯＲＥ ＲＥＳＴＯＲＥ信号線
ＶＧ ゲート信号線
ＶＤ Ｎ型ウエル線
ＶＳ 共通ソース線
ＶＮ Ｎ型ウエル線
Ｖｓｕｂ Ｐ型ウエル線
【技術分野】
【０００１】
本発明は、ＳＲＡＭセルを有する半導体記憶装置に関する。
【背景技術】
【０００２】
従来の半導体記憶装置において、２つのＰＭＯＳトランジスタをシリーズに接続し、一方のＰＭＯＳトランジスタを電圧制御される選択ゲートを有する選択トランジスタとし、他方のＰＭＯＳトランジスタを電圧制御されない浮遊ゲートを有する記憶ノードとしたメモリセルを備えるものがある（例えば、特許文献１、特許文献２参照）。このようなメモリセルの書き込みは、記憶ノードにおける浮遊ゲートにドレインアバランチェホットエレクトロン注入して行う。特許文献１、特許文献２のメモリセルは、浮遊ゲートを有する構成であるため、電荷抜けによる保持劣化を防止するためには、浮遊ゲート下のゲート絶縁膜を通常８〜９ｎｍ以上にする必要がある。ゲート絶縁膜が薄くなると、浮遊ゲートに蓄積された電子が抜ける通路となる絶縁膜欠陥が増大するため、電子の保持の劣化や信頼性の低下が著しくなるといった問題がある。
【０００３】
そこで、上記問題を解決するために、浮遊ゲートを有さず、チャネルホットエレクトロン注入や基板ホット電荷注入の原理を使って、ＭＯＳのＶｔ変動を誘起させて書き込みを行うものがある（例えば、特許文献３、特許文献４参照）。この場合、通常、浮遊ゲートのトランジスタほどにＶｔシフトが起こらないため、メモリセルとしてはＳＲＡＭセルの構成がとられ、微小なトランジスタのＶｔ変動でもセンス可能な構成がとられている。
【０００４】
特許文献３では、６つのＭＩＳトランジスタから構成されるスタティック型半導体メモリセル（ＳＲＡＭ）の２つの記憶ノードに、２つのｎチャンネル型ＭＩＳＦＥＴ（ＭＮＭ１、ＭＮＭ２）が接続され、２つのｎチャンネル型ＭＩＳＦＥＴ（ＭＮＭ１、ＭＮＭ２）のドレイン間を接続するｐチャンネル型ＭＩＳＦＥＴ（ＭＰＥＱ）をもつものが開示されている（図４参照）。スタティック型半導体メモリセル（ＳＲＡＭ）内の２つのトランスファトランジスタＴ１、Ｔ２のゲートは、同じワード線ＷＬに接続されている。このメモリセルの読み出し動作は、チャネルホットエレクトロン注入の原理でＭＮＭ１、ＭＮＭ２の一方のしきい値電圧Ｖｔを変動させ、トランスファトランジスタＴ１、Ｔ２をＯＮにすることで、ＭＮＭ１、ＭＮＭ２のドレイン電流の差が読み出され、記憶データが判定される。
【０００５】
特許文献４では、ＭＯＳトランジスタのソース、ウエル、基板もしくは深いウエルから構成される縦型バイポーラトランジスタにおいて、ソース近傍のゲート酸化膜４６５乃至酸化膜サイドスペーサ４６８に電荷（トラップホール４７３）を蓄積して、Ｖｔ、Ｉｏｎを変化させている（図５参照）。ゲート酸化膜４６５乃至酸化膜サイドスペーサ４６８への電荷注入方法（書き込み動作）は、例えば、Ｐ型シリコン基板４６１にＶｓｕｂ＝０Ｖを印加し、Ｎ型ウエル４６３に順バイアスになるように例えばＶＮ＝−１Ｖ（ＶＮ＜−Ｖｂｅ；バイアス電圧Ｖｂｅ）を印加し、ソース４６９にＶＳ＝０Ｖを印加することで、Ｐ型シリコン基板４６１からＮ型ウエル４６３に注入されたホットホール４７２が、ソース４６９近傍に向かって加速され、基板ホットホールの原理を用いて、ソース近傍のゲート酸化膜４６５乃至酸化膜サイドスペーサ４６８にトラップホール４７３を注入させることで行うことができる（図７参照）。メモリセルは、動作を行うＰＭＯＳを負荷トランジスタとするＳＲＡＭとして構成される（図６参照）。
【０００６】
【特許文献１】特開２００４−２８１９７１号公報
【特許文献２】特開２００５−２５２２６７号公報
【特許文献３】特開２００５−３５３１０６号公報
【特許文献４】特開２００５−１９１５０６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
特許文献３の場合、スタティック型半導体メモリセル（ＳＲＡＭ）とは別に、メモリセルごとにｎチャンネル型ＭＩＳＦＥＴ（ＭＮＭ１、ＭＮＭ２）やｐチャンネル型ＭＩＳＦＥＴ（ＭＰＥＱ）を追加しているので、トランジスタの数が増え、メモリセルの面積が増大するという問題がある。
【０００８】
特許文献４の場合、書き込み動作の際、ソース近傍のゲート酸化膜４６５乃至酸化膜サイドスペーサ４６８に電荷（トラップホール４７３）を蓄積するのに負電圧（ＶＮ＜−Ｖｂｅ）が必要になるので、周辺回路が煩雑になるという問題がある。また、ホットホール４７２は、酸化膜サイドスペーサ４６８に対する障壁が電子に比べ高く、実際には酸化膜サイドスペーサ４６８中への注入効率は低く、書き込みによるＶｔ変動が小さく、書き込み時間も遅いという問題もある。
【０００９】
また、特許文献４の例は、ＰＭＯＳトランジスタに適用した例であるが、ＮＭＯＳトランジスタでも原理的には適用可能で、深いＮ型ウェルとＰ型ウェル内に形成したＮＭＯＳトランジスタのゲート酸化膜乃至酸化膜サイドスペーサに基板ホットエレクトロン注入の原理で書き込みを行うことができる。しかしながら、この場合、深いＮ型ウェルが必要になるため、深いＮ型ウェルを有さないＣＭＯＳプロセスには深いＮウェルを形成する工程の追加が必要になり、追加コストがかかる。
【００１０】
本発明の主な課題は、メモリセルの面積を増大させたり、ＣＭＯＳプロセスを追加させることなく、信頼性の高い不揮発性メモリを実現することである。
【課題を解決するための手段】
【００１１】
本発明の視点においては、ＳＲＡＭセルを有する半導体記憶装置において、Ｎ型ウェル上に形成された第１、第２ＰＭＯＳトランジスタと、Ｐ型ウェル上に形成された第１、第２ＮＭＯＳトランジスタと、ソースが第１データ線と電気的に接続されるとともに、ドレインが前記第１ＰＭＯＳトランジスタのドレイン、前記第１ＮＭＯＳトランジスタのソース、前記第２ＰＭＯＳトランジスタのゲート、及び、前記第２ＮＭＯＳトランジスタのゲートと電気的に接続される第１トランスファＭＯＳトランジスタと、ソースが第２データ線と電気的に接続されるとともに、ドレインが前記第２ＰＭＯＳトランジスタのドレイン、前記第２ＮＭＯＳトランジスタのソース、前記第１ＰＭＯＳトランジスタのゲート、及び、前記第１ＮＭＯＳトランジスタのゲートと電気的に接続される第２トランスファＭＯＳトランジスタと、前記第１トランスファＭＯＳトランジスタのゲートと電気的に接続される第１ワード線と、前記第２トランスファＭＯＳトランジスタのゲートと電気的に接続される第２ワード線と、少なくとも、前記Ｎ型ウェル、前記第１、第２ＰＭＯＳトランジスタのソース、前記第１、第２ＮＭＯＳトランジスタのドレイン、前記第１ワード線、前記第２ワード線、前記第１データ線、及び、前記第２データ線に印加される電圧を制御する駆動回路と、を備え、前記駆動回路は、前記第１ＰＭＯＳトランジスタに係る書き込み動作の際、前記Ｎ型ウェル、前記第１、第２ＰＭＯＳトランジスタのソースに絶対値が接合耐圧以下の正電圧を印加するとともに、前記第１ワード線に正電圧を印加し、前記第２ワード線に接地電圧を印加し、かつ、前記第１データ線に接地電圧を印加することを特徴とする。
【００１２】
本発明の前記半導体記憶装置において、前記駆動回路は、前記第２ＰＭＯＳトランジスタに係る書き込み動作の際、前記Ｎ型ウェル、前記第１、第２ＰＭＯＳトランジスタのソースに絶対値が接合耐圧以下の正電圧を印加するとともに、前記第２ワード線に正電圧を印加し、前記第１ワード線に接地電圧を印加し、かつ、前記第２データ線に接地電圧を印加することが好ましい。
【００１３】
本発明の前記半導体記憶装置において、前記駆動回路は、読み出し動作の際、前記Ｎ型ウェル、前記第１、第２ＰＭＯＳトランジスタのソースに正電圧を印加するとともに、前記第１、第２ＮＭＯＳトランジスタのドレインに接地電圧を印加し、かつ、前記第１ワード線及び前記第２ワード線の両方に正電圧を印加することが好ましい。
【発明の効果】
【００１４】
本発明によれば、トンネル酸化膜を有する浮遊ゲート型ではなく、第１、第２ＰＭＯＳトランジスタのゲート絶縁膜に電子を蓄積させて書き込みを行うため、薄いゲート絶縁膜のＣＭＯＳプロセスでもそのままで高い保持特性を有する高い信頼性の半導体記憶装置を提供することができる。また、書き込み動作では、第１、第２ＰＭＯＳトランジスタのゲート絶縁膜に電子を蓄積させて行うため、ゲート絶縁膜中にトラップされた電子は動くことができず固定されてしまうため、ゲート絶縁膜に欠陥があっても漏れるのは欠陥近傍の一部の電子のみで、トラップされた電子の大半は影響なく、ゲート絶縁膜が薄いプロセスでも保持の信頼性の高い不揮発性メモリを実現できる。さらに、書き込み動作において負電圧を使うことがないので、周辺回路は簡略化される。また、第１、第２ＰＭＯＳトランジスタにドレインアバランチェホットエレクトロン注入の原理で書き込みを行うので、注入効率が高く、書き込み時間を速くできる。
【発明を実施するための最良の形態】
【００１５】
（実施形態１）
本発明の実施形態１に係る半導体記憶装置について図面を用いて説明する。図１は、本発明の実施形態１に係る半導体記憶装置におけるメモリセルの構成を模式的に示した回路図である。図２は、本発明の実施形態１に係る半導体記憶装置におけるメモリセルの第１ＰＭＯＳトランジスタの構成を模式的に示した部分断面図である。図３は、本発明の実施形態１に係る半導体記憶装置におけるメモリセルの動作電圧条件を示した一覧表である。
【００１６】
半導体記憶装置は、蓄積しているデータを保持するための操作（リフレッシュ操作）がいらないＳＲＡＭ（Static Random Access Memory）メモリセルを有する（図１参照）。ＳＲＡＭセルは、ＰＭＯＳトランジスタＰ１、Ｐ２と、ＮＭＯＳトランジスタＮ１、Ｎ２と、トランスファＭＯＳトランジスタＴ１、Ｔ２と、を有する。
【００１７】
Ｐ１、Ｐ２は、Ｎ型ウェル配線ＮＷに電気的に接続されたＮ型ウェル２内に形成され、フリップフロップを構成している。Ｐ１のゲートは、Ｎ１のゲート、Ｐ２のドレイン、Ｎ２のソース、及び、Ｔ２のドレインと電気的に接続されている。Ｐ１のソースは、第１電源配線ＶＤＤと電気的に接続されている。Ｐ１のドレインは、Ｎ１のソース、Ｐ２のゲート、Ｎ２のゲート、及び、Ｔ１のドレインと電気的に接続されている。Ｐ２のゲートは、Ｎ２のゲート、Ｐ１のドレイン、Ｎ１のソース、及び、Ｔ１のドレインと電気的に接続されている。Ｐ２のソースは、第１電源配線ＶＤＤと電気的に接続されている。Ｐ２のドレインは、Ｎ２のソース、Ｐ１のゲート、Ｎ１のゲート、及び、Ｔ２のドレインと電気的に接続されている。
【００１８】
Ｎ１、Ｎ２は、Ｐ型ウェル内に形成されている。Ｎ１のゲートは、Ｐ１のゲート、Ｐ２のドレイン、Ｎ２のソース、及び、Ｔ２のドレインと電気的に接続されている。Ｎ１のソースは、Ｐ１のドレイン、Ｐ２のゲート、Ｎ２のゲート、及び、Ｔ１のドレインと電気的に接続されている。Ｎ１のドレインは、第２電源配線ＶＳＳと電気的に接続されている。Ｎ２のゲートは、Ｐ２のゲート、Ｐ１のドレイン、Ｎ１のソース、及び、Ｔ１のドレインと電気的に接続されている。Ｎ２のソースは、Ｐ２のドレイン、Ｐ１のゲート、Ｎ１のゲート、及び、Ｔ２のドレインと電気的に接続されている。Ｎ２のドレインは、第２電源配線ＶＳＳと電気的に接続されている。
【００１９】
Ｔ１、Ｔ２は、Ｐ１とＮ１よりなる第１記憶ノードか、Ｐ２とＮ２よりなる第２記憶ノードかを選択するための選択トランジスタである。Ｔ１のゲートは、第１ワード線Ｗ１と電気的に接続されている。Ｔ１のソースは第１データ線Ｄ１と電気的に接続されている。Ｔ１のドレインは、Ｐ１のドレイン、Ｎ１のソース、Ｐ２のゲート、及び、Ｎ２のゲートと電気的に接続されている。Ｔ２のゲートは、第２ワード線Ｗ２と電気的に接続されている。Ｔ２のソースは第２データ線Ｄ２と電気的に接続されている。Ｔ２のドレインは、Ｐ１のゲート、Ｎ１のゲート、Ｐ２のドレイン、及び、Ｎ２のソースと電気的に接続されている。なお、実施形態１において、Ｔ１のゲートとＴ２のゲートは従来例３（図４参照）のように電気的に接続されておらず、第１ワード線Ｗ１と第２ワード線Ｗ２も電気的に接続されていない。
【００２０】
図示していないが、ＳＲＡＭセルの周辺領域には、周辺回路となる駆動回路を有する。駆動回路は、第１データ線Ｄ１、第２データ線Ｄ２、第１ワード線Ｗ１、第２ワード線Ｗ２、第１電源配線ＶＤＤ、第２電源配線ＶＳＳ、Ｎ型ウェル配線ＮＷ、基板配線Ｖｓｕｂに印加される電圧を制御する。なお、駆動回路の電圧制御については、後述する。
【００２１】
次に、本発明の実施形態１に係る半導体記憶装置の動作について説明する。
【００２２】
Ｐ１にデータを書き込む場合、駆動回路は、Ｎ型ウェル配線ＮＷと第１電源配線ＶＤＤに絶対値が接合耐圧以下の正電圧となる書き込み電圧ＶＰＰを印加し、第２電源配線ＶＳＳをフロート（ＦＲＯＡＴ、オープン）とし、第１ワード線Ｗ１に正電圧ＶＰＰを印加し、第１データ線Ｄ１に接地電位ＧＮＤを印加し、第２ワード線Ｗ２に接地電位ＧＮＤを印加し、第２データ線Ｄ２をフロート（ＦＲＯＡＴ、オープン）とし、かつ、基板配線Ｖｓｕｂに接地電位ＧＮＤを印加する（図１〜３参照）。これにより、Ｎ型ウェル２及びＰ１のソースに書き込み電圧ＶＰＰが印加され、Ｔ１がＯＮとなりＰ１のドレインに接地電位ＧＮＤが印加される（図２参照）。これにより、Ｐ１のソースとなるＰ＋拡散層３ａからＰ１のドレインとなるＰ＋拡散層３ｂに電子が流れる際に、Ｐ１のゲート電極５下のドレイン寄りのゲート絶縁膜４に電子６の一部がトラップされる。これにより、Ｐ１にデータが書き込まれた状態となる。
【００２３】
Ｐ２にデータを書き込む場合、駆動回路は、Ｎ型ウェル配線ＮＷと第１電源配線ＶＤＤに絶対値が接合耐圧以下の正電圧となる書き込み電圧ＶＰＰを印加し、第２電源配線ＶＳＳをフロート（ＦＲＯＡＴ、オープン）とし、第１ワード線Ｗ１に接地電位ＧＮＤを印加し、第１データ線Ｄ１をフロート（ＦＲＯＡＴ、オープン）とし、第２ワード線Ｗ２に正電圧ＶＰＰを印加し、第２データ線Ｄ２に接地電位ＧＮＤを印加し、かつ、基板配線Ｖｓｕｂに接地電位ＧＮＤを印加する（図１、図３参照）。これにより、Ｎ型ウェル２及びＰ２のソースに書き込み電圧ＶＰＰが印加され、Ｔ２がＯＮとなりＰ２のドレインに接地電位ＧＮＤが印加される。これにより、Ｐ１の場合（図２参照）と同様に、Ｐ２のソースとなるＰ＋拡散層からＰ２のドレインとなるＰ＋拡散層に電子が流れる際に、Ｐ２のゲート電極下のドレイン寄りのゲート絶縁膜に電子の一部がトラップされる。これにより、Ｐ２にデータが書き込まれた状態となる。
【００２４】
ＳＲＡＭセルのデータを読み出す場合、駆動回路は、Ｎ型ウェル配線ＮＷと第１電源配線ＶＤＤに正の電源電圧ＶＣＣを印加し、第２電源配線ＶＳＳに接地電位ＧＮＤを印加し、第１ワード線Ｗ１に正の電源電圧ＶＣＣを印加し、かつ、第２ワード線Ｗ２に正の電源電圧ＶＣＣを印加し、かつ、基板配線Ｖｓｕｂに接地電位ＧＮＤを印加する（図１、図３参照）。これにより、Ｎ型ウェル２、Ｐ１のソース、及びＰ２のソースに電源電圧ＶＣＣが印加され、Ｔ１、Ｔ２がＯＮとなることで、ラッチが固定され、Ｐ１のドレインとＮ１のソースの電位状態（Ｄａｔａ）をＴ１を介して第１データ線Ｄ１に出力され、Ｐ２のドレインとＮ２のソースの電位状態（Ｂａｒ Ｄａｔａ）をＴ２を介して第２データ線Ｄ２に出力され、ＳＲＡＭセルのデータが読み出される。
【００２５】
実施形態１によれば、トンネル酸化膜を有する浮遊ゲート型ではなく、ゲート絶縁膜５に電子を蓄積させて書き込みを行うため、薄いゲート絶縁膜のＣＭＯＳプロセスでもそのままで高い保持特性を有する高い信頼性の半導体記憶装置を提供することができる。また、書き込み動作では、ゲート絶縁膜５に電子６を蓄積させて行うため、ゲート絶縁膜５中にトラップされた電子６は動くことができず固定されてしまうため、ゲート絶縁膜５に欠陥があっても漏れるのは欠陥近傍の一部の電子のみで、トラップされた電子６の大半は影響なく、ゲート絶縁膜５が薄いプロセスでも保持の信頼性の高い不揮発性メモリを実現できる。さらに、書き込み動作において負電圧を使うことがないので、周辺回路は簡略化される。また、Ｐ１、Ｐ２にドレインアバランチェホットエレクトロン注入の原理で書き込みを行うので、注入効率が高く、書き込み時間を速くできる。
【図面の簡単な説明】
【００２６】
【図１】本発明の実施形態１に係る半導体記憶装置におけるメモリセルの構成を模式的に示した回路図である。
【図２】本発明の実施形態１に係る半導体記憶装置におけるメモリセルの第１ＰＭＯＳトランジスタの構成を模式的に示した部分断面図である。
【図３】本発明の実施形態１に係る半導体記憶装置におけるメモリセルの動作電圧条件を示した一覧表である。
【図４】従来例３に係るＳＲＡＭ融合型基本回路の構成を模式的に示した回路図である。
【図５】従来例４に係る半導体装置が有するＰチャンネル型の不揮発性メモリセルの断面構造図を概略的に示す説明図である。
【図６】従来例４に係る半導体装置が有するソース線分割Ｐチャンネル型の不揮発性メモリセルの等価回路である。
【図７】従来例４に係る半導体装置が有するソース線分割Ｐチャンネル型の不揮発性メモリセルの動作電圧条件の一例を示す説明図である。
【符号の説明】
【００２７】
１ Ｐ型半導体基板
２ Ｎ型ウェル
３ａ、３ｂ Ｐ＋拡散層
４ ゲート絶縁膜
５ ゲート電極
６ 電子
７ Ｐ型ウェル
Ｐ１、Ｐ２ ＰＭＯＳトランジスタ
Ｎ１、Ｎ２ ＮＭＯＳトランジスタ
Ｔ１、Ｔ２ トランスファＭＯＳトランジスタ
Ｄ１ 第１データ線
Ｄ２ 第２データ線
Ｗ１ 第１ワード線
Ｗ２ 第２ワード線
ＶＤＤ 第１電源配線
ＶＳＳ 第２電源配線
ＮＷ Ｎ型ウェル配線
Ｖｓｕｂ 基板配線
４６１ Ｐ型シリコン基板
４６２ 素子分離
４６３ Ｎ型ウエル
４６４ Ｐ型ウエル
４６５ ゲート酸化膜
４６６ ゲート
４６７ ソース・ドレインイクステンション
４６８ 酸化膜サイドスペーサ
４６９ ソース・ドレイン
４７０ Ｐ型拡散層
４７１ Ｎ型拡散層
４７２ ホットホール
４７３ トラップホール
ＷＬ、ＷＬＷ ワード線
ＢＬ、ＢＬ＿ ビット線
ＥＱ＿ ＥＱ＿信号線
ＲＥＳＴＯＲＥ ＲＥＳＴＯＲＥ信号線
ＶＧ ゲート信号線
ＶＤ Ｎ型ウエル線
ＶＳ 共通ソース線
ＶＮ Ｎ型ウエル線
Ｖｓｕｂ Ｐ型ウエル線
【特許請求の範囲】
【請求項１】
Ｎ型ウェル上に形成された第１、第２ＰＭＯＳトランジスタと、
Ｐ型ウェル上に形成された第１、第２ＮＭＯＳトランジスタと、
ソースが第１データ線と電気的に接続されるとともに、ドレインが前記第１ＰＭＯＳトランジスタのドレイン、前記第１ＮＭＯＳトランジスタのソース、前記第２ＰＭＯＳトランジスタのゲート、及び、前記第２ＮＭＯＳトランジスタのゲートと電気的に接続される第１トランスファＭＯＳトランジスタと、
ソースが第２データ線と電気的に接続されるとともに、ドレインが前記第２ＰＭＯＳトランジスタのドレイン、前記第２ＮＭＯＳトランジスタのソース、前記第１ＰＭＯＳトランジスタのゲート、及び、前記第１ＮＭＯＳトランジスタのゲートと電気的に接続される第２トランスファＭＯＳトランジスタと、
前記第１トランスファＭＯＳトランジスタのゲートと電気的に接続される第１ワード線と、
前記第２トランスファＭＯＳトランジスタのゲートと電気的に接続される第２ワード線と、
少なくとも、前記Ｎ型ウェル、前記第１、第２ＰＭＯＳトランジスタのソース、前記第１、第２ＮＭＯＳトランジスタのドレイン、前記第１ワード線、前記第２ワード線、前記第１データ線、及び、前記第２データ線に印加される電圧を制御する駆動回路と、
を備え、
前記駆動回路は、前記第１ＰＭＯＳトランジスタに係る書き込み動作の際、前記Ｎ型ウェル、前記第１、第２ＰＭＯＳトランジスタのソースに絶対値が接合耐圧以下の正電圧を印加するとともに、前記第１ワード線に正電圧を印加し、前記第２ワード線に接地電圧を印加し、かつ、前記第１データ線に接地電圧を印加することを特徴とする半導体記憶装置。
【請求項２】
前記駆動回路は、前記第２ＰＭＯＳトランジスタに係る書き込み動作の際、前記Ｎ型ウェル、前記第１、第２ＰＭＯＳトランジスタのソースに絶対値が接合耐圧以下の正電圧を印加するとともに、前記第２ワード線に正電圧を印加し、前記第１ワード線に接地電圧を印加し、かつ、前記第２データ線に接地電圧を印加することを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
前記駆動回路は、読み出し動作の際、前記Ｎ型ウェル、前記第１、第２ＰＭＯＳトランジスタのソースに正電圧を印加するとともに、前記第１、第２ＮＭＯＳトランジスタのドレインに接地電圧を印加し、かつ、前記第１ワード線及び前記第２ワード線の両方に正電圧を印加することを特徴とする請求項１又は２記載の半導体記憶装置。
【請求項１】
Ｎ型ウェル上に形成された第１、第２ＰＭＯＳトランジスタと、
Ｐ型ウェル上に形成された第１、第２ＮＭＯＳトランジスタと、
ソースが第１データ線と電気的に接続されるとともに、ドレインが前記第１ＰＭＯＳトランジスタのドレイン、前記第１ＮＭＯＳトランジスタのソース、前記第２ＰＭＯＳトランジスタのゲート、及び、前記第２ＮＭＯＳトランジスタのゲートと電気的に接続される第１トランスファＭＯＳトランジスタと、
ソースが第２データ線と電気的に接続されるとともに、ドレインが前記第２ＰＭＯＳトランジスタのドレイン、前記第２ＮＭＯＳトランジスタのソース、前記第１ＰＭＯＳトランジスタのゲート、及び、前記第１ＮＭＯＳトランジスタのゲートと電気的に接続される第２トランスファＭＯＳトランジスタと、
前記第１トランスファＭＯＳトランジスタのゲートと電気的に接続される第１ワード線と、
前記第２トランスファＭＯＳトランジスタのゲートと電気的に接続される第２ワード線と、
少なくとも、前記Ｎ型ウェル、前記第１、第２ＰＭＯＳトランジスタのソース、前記第１、第２ＮＭＯＳトランジスタのドレイン、前記第１ワード線、前記第２ワード線、前記第１データ線、及び、前記第２データ線に印加される電圧を制御する駆動回路と、
を備え、
前記駆動回路は、前記第１ＰＭＯＳトランジスタに係る書き込み動作の際、前記Ｎ型ウェル、前記第１、第２ＰＭＯＳトランジスタのソースに絶対値が接合耐圧以下の正電圧を印加するとともに、前記第１ワード線に正電圧を印加し、前記第２ワード線に接地電圧を印加し、かつ、前記第１データ線に接地電圧を印加することを特徴とする半導体記憶装置。
【請求項２】
前記駆動回路は、前記第２ＰＭＯＳトランジスタに係る書き込み動作の際、前記Ｎ型ウェル、前記第１、第２ＰＭＯＳトランジスタのソースに絶対値が接合耐圧以下の正電圧を印加するとともに、前記第２ワード線に正電圧を印加し、前記第１ワード線に接地電圧を印加し、かつ、前記第２データ線に接地電圧を印加することを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
前記駆動回路は、読み出し動作の際、前記Ｎ型ウェル、前記第１、第２ＰＭＯＳトランジスタのソースに正電圧を印加するとともに、前記第１、第２ＮＭＯＳトランジスタのドレインに接地電圧を印加し、かつ、前記第１ワード線及び前記第２ワード線の両方に正電圧を印加することを特徴とする請求項１又は２記載の半導体記憶装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【公開番号】特開２００８−５３２６９（Ｐ２００８−５３２６９Ａ）
【公開日】平成２０年３月６日（２００８．３．６）
【国際特許分類】
【出願番号】特願２００６−２２５１６９（Ｐ２００６−２２５１６９）
【出願日】平成１８年８月２２日（２００６．８．２２）
【出願人】（３０２０６２９３１）ＮＥＣエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成２０年３月６日（２００８．３．６）
【国際特許分類】
【出願日】平成１８年８月２２日（２００６．８．２２）
【出願人】（３０２０６２９３１）ＮＥＣエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
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