メモリ試験方法
【課題】特別な回路等を追加することなく、複数のメモリの試験結果から一つを選択して結果出力端子へ出力するセレクタの不良を検出すること。
【解決手段】結果出力端子を共有する複数のメモリのうちの一つを着目メモリに定め、その着目メモリにのみ、“0”を書き込む(ステップS1)。次いで、着目メモリ以外のメモリに“1”を書き込む(ステップS2)。次いで、着目メモリから値を読み出し、結果出力端子から外部へシフト出力させる(ステップS3)。次いで、着目メモリ以外のメモリから順次値を読み出し、結果出力端子から外部へシフト出力させる(ステップS4)。これを、すべてのメモリが着目メモリになるまで、繰り返し行う(ステップS1〜4、ステップS5〜8)。
【解決手段】結果出力端子を共有する複数のメモリのうちの一つを着目メモリに定め、その着目メモリにのみ、“0”を書き込む(ステップS1)。次いで、着目メモリ以外のメモリに“1”を書き込む(ステップS2)。次いで、着目メモリから値を読み出し、結果出力端子から外部へシフト出力させる(ステップS3)。次いで、着目メモリ以外のメモリから順次値を読み出し、結果出力端子から外部へシフト出力させる(ステップS4)。これを、すべてのメモリが着目メモリになるまで、繰り返し行う(ステップS1〜4、ステップS5〜8)。
【発明の詳細な説明】
【技術分野】
【0001】
この発明は、メモリ試験方法に関し、特にSRAM(スタティックランダムアクセスメモリ)や組込み型DRAM(ダイナミックランダムアクセスメモリ)などの複数の半導体メモリが半導体集積回路装置(LSI)に設けられており、それら複数の半導体メモリが結果出力端子を共有している場合のメモリ試験方法に関する。
【背景技術】
【0002】
従来、LSIに設けられたRAM(ランダムアクセスメモリ)を試験するために、試験対象のRAMにSCAN回路やBIST(Built In Self Test:ビルトインセルフテスト)回路が付加されている。一般に、これらSCAN回路やBIST回路から得られる試験結果は、試験対象のRAMの数よりも少ない結果出力端子にセレクタ(選択回路)を介して選択的に外部へシフト出力される。
【0003】
この構成では、試験対象のRAMの試験結果がセレクタで正しく選択されて出力されているか否かが不明である。その理由は、従来の構成では、セレクタの不良を検出することができないからである。このため、同じビット数で同じアドレス数のRAM、すなわち同種のRAMが同じ結果出力端子を共有する構成の場合、単純に結果出力端子から出力される試験結果だけでRAMの良品と不良品を選別することができない。この対策として、試験対象のRAMを電源線に接続したり、接地することによって試験対象のRAMに物理的にIDを付けて、RAMの内容を出力させることによって、セレクタで試験対象のRAMが正しく選択されているか否かを判定する方法がある。
【0004】
ところで、複数のメモリブロックと、テストモード信号に応じて前記複数のメモリブロックのアドレス、制御信号、データをノーマル/テストに選択するための複数の選択手段と、前記複数のメモリブロックに書き込むデータと比較するための比較データを発生する複数のバックグラウンド発生手段と、前記テストモード信号に応じて前記複数のメモリブロックから読み出されたデータと前記比較データとを入力して比較し、その比較結果を出力する複数の比較手段と、前記複数の比較手段の各出力を組み合わせてテスト結果を発生する組合せ手段と、前記テストモード信号に応じて、前記複数の選択手段にテスト用アドレス及び制御信号を提供し、前記複数のバックグラウンド発生手段にバックグラウンド番号と出力反転制御信号を提供し、前記複数の比較手段に比較制御信号を提供するテスト制御手段とを備える半導体メモリ装置が公知である(例えば、特許文献1参照。)。この半導体メモリ装置によれば、多様なサイズを有する多くの内蔵されたRAMをテストするために一つのコントローラを共有して相互連結費用を最小にすることができる。
【0005】
【特許文献1】特開平10−187554号公報
【発明の開示】
【発明が解決しようとする課題】
【0006】
しかしながら、上述した試験対象のRAMに物理的にIDを付ける方法では、RAMを電源線に接続したり、接地するため、個別の作りこみ機能が必要であり、余分な配線の引き回し等が必要になるという問題点がある。また、RAMが電源系に接続されていると、ID構成部自身の不良を検出することができないため、不良品のRAMを搭載したLSI、すなわち不良品のLSIが市場に流出するおそれがあるという問題点がある。
【0007】
この発明は、上述した従来技術による問題点を解消するため、特別な回路等を追加することなく、複数のRAMの試験結果から一つを選択して結果出力端子へ出力するセレクタが試験対象のRAMの試験結果を選択しているか否かを検出することによって、不良品のLSIが市場に流通するのを防ぐことができるメモリ試験方法を提供することを目的とする。
【課題を解決するための手段】
【0008】
上述した課題を解決し、目的を達成するため、本発明にかかるメモリ試験方法は、以下の手順で試験を行う。まず、結果出力端子を共有する複数のメモリのうちの一つを着目メモリに定め、その着目メモリにのみ、例えば“0”を書き込む。次いで、着目メモリ以外のメモリに“1”を書き込む。すべてのメモリの書き込みが終了したら、着目メモリから値を読み出し、その値をBIST回路のフリップフロップ回路に取り込み、パラレル−シリアル変換方式により、結果出力端子から外部へシフト出力させる。
【0009】
次いで、着目メモリ以外のメモリから読み出した値についても同様にして、順次、結果出力端子から出力させる。あるいは、次のようにしてもよい。まず、結果出力端子を共有するすべてのメモリに例えば“1”を書き込む。次いで、いずれか一つのメモリを着目メモリに定め、その着目メモリに“0”を書き込む。次いで、すべてのメモリから値を読み出し、順次、結果出力端子から外部へシフト出力させる。以上のいずれかの方法により、任意の着目メモリとそれ以外のメモリについて出力が終了したら、着目メモリを変更して同様の処理を繰り返す。そして、すべてのメモリが着目メモリになったら、試験を終了する。
【0010】
メモリに値を書き込む際には、書き込み対象のメモリのみを動作させ、それ以外のメモリの動作を停止させてもよい。メモリから値を読み出す際も同様であり、読み出し対象のメモリのみを動作させ、それ以外のメモリの動作を停止させてもよい。また、メモリに値を書き込む際、メモリの書き込み対象アドレスは、1箇所(通常、0アドレス)でよいし、2箇所以上でもよい。書き込み対象アドレスが1箇所である場合は、通常、0アドレスである。さらに、結果出力端子から1ビット分の値のみを出力させてもよい。
【0011】
この発明によれば、着目メモリを定めて書き込みと読み出しを行うことにより、複数のメモリの試験結果を同一の結果出力端子へ選択的に出力させるためのセレクタが試験対象のRAMの試験結果を選択しているか否か、すなわちセレクタの不良を検出することができる。
【発明の効果】
【0012】
本発明にかかるメモリ試験方法によれば、特別な回路等を追加することなく、複数のメモリの試験結果から一つを選択して結果出力端子へ出力するセレクタが試験対象メモリの試験結果を選択しているか否かを検出することができるので、不良品のLSIが市場に流通するのを防ぐことができるという効果を奏する。
【発明を実施するための最良の形態】
【0013】
以下に添付図面を参照して、この発明にかかるメモリ試験方法の好適な実施の形態を詳細に説明する。なお、以下の説明および添付図面において、同じ構成のものが複数あり、それらを区別する場合には、それらの名称の後ろに“#A”というように、#とアルファベットを付加する。
【0014】
(実施の形態1)
図1は、本発明にかかるメモリ試験方法の適用対象であるIC(集積回路)チップの構成の一例を示すブロック図である。図1に示すように、ICチップ1は、特に限定しないが、例えば2個のRAM2,3、一方のRAM#A2に対応するBIST回路#A5、他方のRAM#B3に対応するBIST回路#B6、セレクタ8およびテスト制御回路9を備えている。
【0015】
BIST回路#A5には、オア回路#A10とシグネチャアナライザ(SA)#A11が設けられている。BIST回路#B6には、オア回路#B12とシグネチャアナライザ(SA)#B13が設けられている。BIST回路#A5、BIST回路#B6、シグネチャアナライザ#A11およびシグネチャアナライザ#B13は、いずれも一般的な構成のものである。
【0016】
テスト制御回路9は、セレクタ8を制御するメモリテストグループ選択信号MTGSを出力する。このメモリテストグループ選択信号MTGSを、外部からテスト制御回路9に供給するようにしてもよいし、テスト制御回路9の内部で生成するようにしてもよい。また、テスト制御回路9は、メモリテストグループ選択信号MTGSをデコードして、RAM#A2の動作および停止を制御するRAM#Aメモリパワーイネーブル信号MPEN#Aと、RAM#B3の動作および停止を制御するRAM#Bメモリパワーイネーブル信号MPEN#Bを生成する。
【0017】
オア回路#A10は、RAM#Aメモリパワーイネーブル信号MPEN#Aと、外部からクロック端子CK16を介して供給されるクロック信号の論理和を、RAM#A2のクロック端子CKに供給する。RAM#A2がクロック信号に同期して動作している間、RAM#A2には、データ入力端子DI17を介して外部から入力されたデータに基づいてBIST回路#A5で生成されたデータが書き込まれる。また、RAM#A2がクロック信号に同期して動作している間、RAM#A2からデータが読み出され、シグネチャアナライザ#A11に供給される。シグネチャアナライザ#A11は、RAM#A2から出力されたデータのシグネチャを解析し、その結果をシリアルデータとしてセレクタ8に供給する。
【0018】
オア回路#B12は、RAM#Bメモリパワーイネーブル信号MPEN#Bと、外部からクロック端子CK16を介して供給されるクロック信号の論理和を、RAM#B3のクロック端子CKに供給する。RAM#B3がクロック信号に同期して動作している間、RAM#B3には、データ入力端子DI17を介して外部から入力されたデータに基づいてBIST回路#B6で生成されたデータが書き込まれる。また、RAM#B3がクロック信号に同期して動作している間、RAM#B3からデータが読み出され、シグネチャアナライザ#B13に供給される。シグネチャアナライザ#B13は、RAM#B3から出力されたデータのシグネチャを解析し、その結果をシリアルデータとしてセレクタ8に供給する。
【0019】
セレクタ8は、テスト制御回路9から供給されるメモリテストグループ選択信号MTGSに基づいて、シグネチャアナライザ#A11から供給されるデータとシグネチャアナライザ#B13から供給されるデータのいずれか一方を選択し、結果出力端子であるデータ出力端子DO18を介して外部へ出力する。特に限定しないが、例えば、メモリテストグループ選択信号MTGSが“0”のときに、RAM#Aメモリパワーイネーブル信号MPEN#AおよびRAM#Bメモリパワーイネーブル信号MPEN#Bがそれぞれ“0”および“1”となる。
【0020】
逆に、例えば、メモリテストグループ選択信号MTGSが“1”のときには、RAM#Aメモリパワーイネーブル信号MPEN#AおよびRAM#Bメモリパワーイネーブル信号MPEN#Bは、それぞれ“1”および“0”となる。また、セレクタ8は、例えば、メモリテストグループ選択信号MTGSが“0”のときにシグネチャアナライザ#A11の出力データを選択し、“1”のときにシグネチャアナライザ#B13の出力データを選択する。
【0021】
次に、本発明の実施の形態1にかかるメモリ試験方法の手順について説明する。図2は、実施の形態1にかかるメモリ試験方法の手順を示すフローチャートである。図2に示すように、メモリ試験を開始すると、まず、メモリテストグループ選択信号MTGSが“0”となる。それによって、RAM#Aメモリパワーイネーブル信号MPEN#Aが“0”となり、RAM#A2にはクロック信号が供給される。従って、RAM#A2は書き込み可能な状態となる。一方、RAM#Bメモリパワーイネーブル信号MPEN#Bは、“1”となるので、RAM#B3のクロック端子CKの入力は“1”に固定される。従って、RAM#B3は動作しない。この状態のときに、RAM#A2に、例えば“0”が書き込まれる(ステップS1)。
【0022】
次いで、メモリテストグループ選択信号MTGSが“1”となる。それによって、RAM#Aメモリパワーイネーブル信号MPEN#Aが“1”になり、RAM#A2のクロック端子CKの入力が“1”に固定されるので、RAM#A2に“0”が保持される。一方、RAM#Bメモリパワーイネーブル信号MPEN#Bが“0”となり、RAM#B3にクロック信号が供給されるので、RAM#B3は書き込み可能な状態となる。この状態のときに、RAM#B3には、例えば“1”が書き込まれる(ステップS2)。
【0023】
次いで、メモリテストグループ選択信号MTGSが“0”となる。それによって、再びRAM#A2にクロック信号が供給され、RAM#A2が読み出し可能な状態となる。RAM#A2から読み出されたデータは、シグネチャアナライザ#A11を介してセレクタ8に送られる。一方、RAM#B3のクロック端子CKの入力が“1”に固定されるので、RAM#B3に“1”が保持される。また、セレクタ8は、シグネチャアナライザ#A11側を選択するので、シグネチャアナライザ#A11の出力データがデータ出力端子DO18へ送られる(ステップS3)。
【0024】
次いで、メモリテストグループ選択信号MTGSが“1”となる。それによって、再びRAM#B3にクロック信号が供給され、RAM#B3が読み出し可能な状態となる。RAM#B3から読み出されたデータは、シグネチャアナライザ#B13を介してセレクタ8に送られる。そして、セレクタ8がシグネチャアナライザ#B13側を選択し、シグネチャアナライザ#B13の出力データがデータ出力端子DO18へ送られる(ステップS4)。ここまでで、RAM#A2を着目メモリとし、それ以外のメモリ、ここではRAM#B3を着目メモリ以外のメモリとした試験サイクルが終了する。
【0025】
続いて、RAM#B3を着目メモリとし、RAM#A2を着目メモリ以外のメモリとして、RAM#B3に“0”を書き込み(ステップS5)、その後、RAM#A2に“1”を書き込む(ステップS6)。そして、RAM#B3の保持データを読み出し(ステップS7)、その後、RAM#A2の保持データを読み出す(ステップS8)。ここまでで、RAM#B3を着目メモリとし、RAM#A2を着目メモリ以外のメモリとした試験サイクルが終了する。データ出力端子DO18を共通の結果出力端子とするすべてのRAM(ここでは、RAM#A2とRAM#B3)を着目メモリとした試験サイクルが終了したので、メモリ試験を終了する。
【0026】
図3は、図1に示すICチップ1に対して図2に示す手順でメモリ試験を行ったときの試験結果を説明する図である。図3において、P1、P2およびP3の“OK”または“0stack”は、それぞれRAM#Aメモリパワーイネーブル信号MPEN#A、RAM#Bメモリパワーイネーブル信号およびMPEN#Bメモリテストグループ選択信号MTGSの出力ノード(図1参照)の状態を表す(図12においても同じ)。“OK”は正常な状態であり、“0stack”は何らかの原因によって“0”にスタックしていることを意味する。また、メモリ試験において、特に限定しないが、書き込み対象アドレスは0に固定である。
【0027】
図3に示すように、P1、P2およびP3が正常である場合には、ステップS1のRAM#A2に“0”を書き込む動作によって、RAM#A2に“0”が書き込まれる。RAM#B3の値は不定である。そして、ステップS2のRAM#B3に“1”を書き込む動作によって、RAM#B3に“1”が書き込まれる。RAM#A2の値は、“0”のままである。従って、ステップS3のRAM#A2からの読み出し動作によって、期待値通り“0000・・・”が読み出される。また、ステップS4のRAM#B3からの読み出し動作によって、期待値通り“1111・・・”が読み出される。なお、試験に要する時間を短縮するために、外部へ出力される試験結果は、“0000・・・”や“1111・・・”ではなく、1ビット分、すなわち“0”や“1”だけでもよい。
【0028】
続いて、ステップS5のRAM#B3に“0”を書き込む動作によって、RAM#B3に“0”が書き込まれる。RAM#A2の値は、“0”のままである。そして、ステップS6のRAM#A2に“1”を書き込む動作によって、RAM#A2に“1”が書き込まれる。RAM#B3の値は、“0”のままである。従って、ステップS7のRAM#B3からの読み出し動作によって、期待値通り“0000・・・”が読み出される。また、ステップS8のRAM#A2からの読み出し動作によって、期待値通り“1111・・・”が読み出される。
【0029】
それに対して、P1のみが“0”にスタックしている場合には、ステップS2でRAM#B3に“1”を書き込む際にRAM#A2にも“1”が書き込まれてしまうので、ステップS3のRAM#A2からの読み出し動作によって、期待値に反する“1111・・・”が読み出されることになり、不良を検出することができる。また、P2のみが“0”にスタックしている場合には、ステップS6でRAM#A2に“1”を書き込む際にRAM#B3にも“1”が書き込まれてしまうので、ステップS7のRAM#B3からの読み出し動作によって、期待値に反する“1111・・・”が読み出されることになり、不良を検出することができる。
【0030】
また、P1とP2がともに“0”にスタックしている場合には、上述したP1のみが“0”にスタックしている場合と、P2のみが“0”にスタックしている場合の両方の現象が起こり、着目メモリからの読み出しにおいて期待値に反する結果が得られる。従って、不良を検出することができる。また、P3のみが“0”にスタックしている場合には、ステップS4のRAM#B3からの読み出し動作およびステップS7のRAM#B3からの読み出し動作においてセレクタ8がシグネチャアナライザ#A11側を選択してしまうので、それぞれ期待値に反する“0000・・・”および“1111・・・”が読み出される。従って、不良を検出することができる。
【0031】
また、P1とP3がともに“0”にスタックしている場合には、上述したP1のみが“0”にスタックしている場合の現象が起こり、ステップS3のRAM#A2からの読み出し動作によって、期待値に反する“1111・・・”が読み出される。さらに、ステップS7のRAM#B3からの読み出し動作においてセレクタ8がシグネチャアナライザ#A11側を選択してしまうので、期待値に反する“1111・・・”が読み出される。従って、不良を検出することができる。
【0032】
また、P2とP3がともに“0”にスタックしている場合には、ステップS4のRAM#B3からの読み出し動作およびステップS7のRAM#B3からの読み出し動作においてセレクタ8がシグネチャアナライザ#A11側を選択してしまうので、それぞれ期待値に反する“0000・・・”および“1111・・・”が読み出される。従って、不良を検出することができる。なお、この場合には、上述したP2のみが“0”にスタックしている場合の現象も起こるので、ステップS6でRAM#A2に“1”を書き込む際にRAM#B3にも“1”が書き込まれてしまう。
【0033】
しかし、常時、セレクタ8がシグネチャアナライザ#A11側を選択しているため、RAM#B3に書き込まれた“1”がセレクタ8を通過して外部へ出力されることはない。また、P1、P2およびP3が“0”にスタックしている場合には、上述したP1とP2がともに“0”にスタックしている場合とP3のみが“0”にスタックしている場合の両方の現象が起こり、着目メモリからの読み出しにおいて期待値に反する結果が得られる。従って、不良を検出することができる。また、P1またはP2が“1”にスタックしている場合には、それぞれRAM#A2またはRAM#B3に対する書き込み動作が行われないため、RAM#A2またはRAM#B3の値が変化しない。従って、RAM#A2またはRAM#B3から期待値に反する結果が得られることになり、不良を検出することができる。
【0034】
なお、実施の形態1にかかるメモリ試験方法は、図4に示す構成のICチップ101にも適用できる。このICチップ101では、BIST回路#A105が、RAM#A2のクロック端子CKに外部からクロック信号を供給し、オア回路#A110でRAM#Aメモリパワーイネーブル信号MPEN#Aとインヒビット信号BIST_IHの論理和をとり、それをRAM#A2のインヒビット端子IHに入力させる構成となっている。RAM#B3についても同様であり、BIST回路#B106において、オア回路#B112でRAM#Bメモリパワーイネーブル信号MPEN#Bとインヒビット信号BIST_IHの論理和をとり、それをRAM#B3のインヒビット端子IHに入力させる構成となっている。
【0035】
この構成では、RAM#A2にデータを書き込むためにBIST回路#A105内の図示省略したフリップフロップ回路でデータをシフトしている間、このBIST回路#A105内でインヒビット信号BIST_IHが“1”となり、RAM#A2の内部でクロック信号が止まる。それ以外のときには、BIST回路#A105内のインヒビット信号BIST_IHは“0”に固定される。従って、RAM#A2は、RAM#Aメモリパワーイネーブル信号MPEN#Aが“0”のときには、クロック信号に同期して動作し、RAM#Aメモリパワーイネーブル信号MPEN#Aが“1”のときには、内部でクロック信号が止まり、動作しなくなる。RAM#B3についても同様である。つまり、図4に示すICチップ101は、図1のICチップ1と同じ動作をすることになる。よって、P1、P2およびP3のいずれか一つでも“0”にスタックしていれば、不良を検出することができる。
【0036】
また、実施の形態1にかかるメモリ試験方法は、図5に示す構成のICチップ201にも適用できる。このICチップ201は、外部から供給されるクロック信号とRAM#Aメモリパワーイネーブル信号MPEN#Aの論理和によりRAM#A2のクロックを止める図1の構成と、インヒビット信号BIST_IHとRAM#Bメモリパワーイネーブル信号MPEN#Bの論理和によりRAM#B3のクロックを止める図4の構成が混在するものである。この構成でも、図1のICチップ1と同じ動作をするので、P1、P2およびP3のいずれか一つでも“0”にスタックしていれば、不良を検出することができる。
【0037】
また、実施の形態1にかかるメモリ試験方法は、3個以上のRAMが結果出力端子を共有する場合にも適用できる。図6は、3個以上のRAMを搭載したICチップの構成例を示すブロック図である。図6に示すICチップ301は、図1に示すICチップ1に、RAM#C4とBIST回路#C7が追加されたものである。このBIST回路#C7には、オア回路#C14とシグネチャアナライザ#C15が設けられている。この構成の場合、テスト制御回路309は、メモリテストグループ選択信号MTGSをデコードして、RAM#Aメモリパワーイネーブル信号MPEN#AおよびRAM#Bメモリパワーイネーブル信号MPEN#Bの他に、RAM#C4の動作および停止を制御するRAM#Cメモリパワーイネーブル信号MPEN#Cを生成する。
【0038】
オア回路#C14は、RAM#Cメモリパワーイネーブル信号MPEN#Cと、外部からクロック端子CK16を介して供給されるクロック信号の論理和を、RAM#C4のクロック端子CKに供給する。RAM#C4がクロック信号に同期して動作している間、RAM#C4には、データ入力端子DI17を介して外部から入力されたデータに基づいてBIST回路#C7で生成されたデータが書き込まれる。また、RAM#C4がクロック信号に同期して動作している間、RAM#C4からデータが読み出され、シグネチャアナライザ#C15に供給される。シグネチャアナライザ#C15は、RAM#C4から出力されたデータのシグネチャを解析し、その結果をシリアルデータとして3入力1出力型のセレクタ308に供給する。
【0039】
セレクタ308は、テスト制御回路309から供給されるメモリテストグループ選択信号MTGSに基づいて、シグネチャアナライザ#A11から供給されるデータ、シグネチャアナライザ#B13から供給されるデータおよびシグネチャアナライザ#C15から供給されるデータのいずれか一つを選択し、データ出力端子DO18を介して外部へ出力する。特に限定しないが、例えば、メモリテストグループ選択信号MTGSが“00”のときに、RAM#Aメモリパワーイネーブル信号MPEN#Aが“0”となり、それ以外のRAMのメモリパワーイネーブル信号は“1”となる。
【0040】
また、例えば、メモリテストグループ選択信号MTGSが“01”のときには、RAM#Bメモリパワーイネーブル信号MPEN#Bのみが“0”となり、例えば、メモリテストグループ選択信号MTGSが“10”のときには、RAM#Cメモリパワーイネーブル信号MPEN#Cのみが“0”となる。それ以外のRAMのメモリパワーイネーブル信号は“1”となる。また、セレクタ308は、例えば、メモリテストグループ選択信号MTGSが“00”のときにシグネチャアナライザ#A11の出力データを選択し、“01”のときにシグネチャアナライザ#B13の出力データを選択し、“10”のときにシグネチャアナライザ#C15の出力データを選択する。
【0041】
図6に示すICチップ301に対するメモリ試験方法の手順について説明する。図7は、このメモリ試験方法の手順を示すフローチャートである。図7に示すように、メモリ試験を開始すると、まず、RAM#A2を着目メモリとして1回目の試験サイクルを行う。
【0042】
この1回目の試験サイクルでは、最初にRAM#A2に“0”が書き込まれ(ステップS11)、続いてRAM#B3およびRAM#C4にそれぞれ“1”が書き込まれる(ステップS12、S13)。このとき、書き込み対象のRAMのみが動作し、それ以外のRAMは動作しない。RAM#A2、RAM#B3およびRAM#C4の書き込みが終了すると、最初にRAM#A2からデータが読み出され(ステップS14)、続いてRAM#B3およびRAM#C4からデータが読み出される(ステップS15、S16)。このとき、読み出し対象のRAMのみが動作し、それ以外のRAMは動作しない。
【0043】
次いで、RAM#B3を着目メモリとして2回目の試験サイクルを行う。この2回目の試験サイクルでは、最初にRAM#B3に“0”が書き込まれ(ステップS17)、続いてRAM#C4およびRAM#A2にそれぞれ“1”が書き込まれる(ステップS18、S19)。RAM#B3、RAM#C4およびRAM#A2の書き込みが終了すると、最初にRAM#B3からデータが読み出され(ステップS20)、続いてRAM#C4およびRAM#A2からデータが読み出される(ステップS21、S22)。
【0044】
次いで、RAM#C4を着目メモリとして3回目の試験サイクルを行う。この3回目の試験サイクルでは、最初にRAM#C4に“0”が書き込まれ(ステップS23)、続いてRAM#A2およびRAM#B3にそれぞれ“1”が書き込まれる(ステップS24、S25)。RAM#C4、RAM#A2およびRAM#B3の書き込みが終了すると、最初にRAM#C4からデータが読み出され(ステップS26)、続いてRAM#A2およびRAM#B3からデータが読み出される(ステップS27、S28)。
【0045】
図8は、図6に示すICチップ301に対して図7に示す手順でメモリ試験を行ったときの試験結果の一例を説明する図である。ここでは、RAM#Cメモリパワーイネーブル信号MPEN#Cが“0”にスタックしているとする。また、メモリ試験において、特に限定しないが、書き込み対象アドレスは0に固定である。この場合、図8に示すように、RAM#C4を着目メモリとした3回目の試験サイクルにおいて、RAM#A2に“1”を書き込む際にRAM#C4にも“1”が書き込まれてしまうので、RAM#C4から、期待値に反する“1111・・・”が読み出されることになり、不良を検出することができる。
【0046】
それに対して、着目メモリを設定しないでメモリ試験を行うと、次のように不良を検出することができない。図9は、着目メモリを設定しないでメモリ試験を行う場合の手順を示すフローチャートである。図9に示すように、着目メモリを設定しない場合には、RAM#A2、RAM#B3およびRAM#C4にそれぞれ“0”、“1”および“1”を書き込み、それぞれのRAMからデータを読み出す1回目の試験サイクル(ステップS31〜S36)、RAM#A2、RAM#B3およびRAM#C4にそれぞれ“1”、“0”および“1”を書き込み、それぞれのRAMからデータを読み出す2回目の試験サイクル(ステップS37〜S42)、並びにRAM#A2、RAM#B3およびRAM#C4にそれぞれ“1”、“1”および“0”を書き込み、それぞれのRAMからデータを読み出す3回目の試験サイクル(ステップS43〜S48)のいずれのサイクルでも、RAM#A2、RAM#B3、RAM#C4の順で書き込みおよび読み出しを行う。
【0047】
図10は、図6に示すICチップ301に対して図9に示す手順でメモリ試験を行ったときの試験結果の一例を説明する図である。ここでは、RAM#Cメモリパワーイネーブル信号MPEN#Cが“0”にスタックしているとする。また、メモリ試験において、特に限定しないが、書き込み対象アドレスは0に固定である。図10に示すように、RAM#A2やRAM#B3に“0”や“1”が書き込まれる際にRAM#C4の保持データが期待値と異なってしまうことがある。しかし、3回目の試験サイクルにおいて、RAM#A2とRAM#B3に“1”が書き込まれた後にRAM#C4に“0”が書き込まれるので、結局、RAM#C4から期待値通りの“0000・・・”が読み出されることになり、不良を検出することができない。
【0048】
(実施の形態2)
本発明の実施の形態2にかかるメモリ試験方法の手順について説明する。図11は、実施の形態2にかかるメモリ試験方法の手順を示すフローチャートである。ここでは、図1に示すように2個のRAMが結果出力端子を共有する場合について説明する。図11に示すように、実施の形態2は、まず、結果出力端子を共有するすべてのRAMに“1”が書き込まれた状態とした後、着目メモリのみに“0”を書き込み、順次、RAMに対して読み出しを行うものである。
【0049】
メモリ試験を開始すると、まず、結果出力端子を共有するすべてのRAM、すなわちRAM#A2およびRAM#B3に“1”を書き込む(ステップS51、S52)。次いで、RAM#A2を着目メモリとして1回目の試験サイクルを行う。この1回目の試験サイクルでは、RAM#A2にのみ“0”を書き込む(ステップS53)。このとき、書き込み対象のRAMのみが動作し、それ以外のRAMは動作しない。RAM#A2の書き込みが終了すると、RAM#A2からデータを読み出し(ステップS54)、続いてRAM#B3からデータを読み出す(ステップS55)。このとき、読み出し対象のRAMのみが動作し、それ以外のRAMは動作しない。
【0050】
RAM#A2およびRAM#B3からの読み出しが終了すると、RAM#A2に“1”を書き込む(ステップS56)。次いで、RAM#B3を着目メモリとして2回目の試験サイクルを行う。この2回目の試験サイクルでは、RAM#B3にのみ“0”を書き込む(ステップS57)。RAM#B3の書き込みが終了すると、RAM#A2からデータを読み出し(ステップS58)、続いてRAM#B3からデータを読み出し(ステップS59)、メモリ試験を終了する。
【0051】
図12は、図1に示すICチップ1に対して図11に示す手順でメモリ試験を行ったときの試験結果を説明する図である。メモリ試験において、特に限定しないが、書き込み対象アドレスは0に固定である。図12に示すように、P1、P2およびP3が正常である場合には、ステップS51のRAM#A2に“1”を書き込む動作によって、RAM#A2に“1”が書き込まれる。RAM#B3の値は不定である。そして、ステップS52のRAM#B3に“1”を書き込む動作によって、RAM#B3に“1”が書き込まれる。RAM#A2の値は、“1”のままである。次いで、ステップS53のRAM#A2に“0”を書き込む動作によって、RAM#A2に“0”が書き込まれる。RAM#B3の値は、“1”のままである。
【0052】
従って、ステップS54のRAM#A2からの読み出し動作によって、期待値通り“0000・・・”が読み出される。また、ステップS55のRAM#B3からの読み出し動作によって、期待値通り“1111・・・”が読み出される。次いで、ステップS56のRAM#A2に“1”を書き込む動作によって、RAM#A2に“1”が書き込まれる。RAM#B3の値は、“1”のままである。次いで、ステップS57のRAM#B3に“0”を書き込む動作によって、RAM#B3に“0”が書き込まれる。RAM#A2の値は、“1”のままである。従って、ステップS58のRAM#A2からの読み出し動作によって、期待値通り“1111・・・”が読み出される。また、ステップS59のRAM#B3からの読み出し動作によって、期待値通り“0000・・・”が読み出される。
【0053】
それに対して、P1のみが“0”にスタックしている場合には、ステップS57でRAM#B3に“0”を書き込む際にRAM#A2にも“0”が書き込まれてしまうので、ステップS58のRAM#A2からの読み出し動作によって、期待値に反する“0000・・・”が読み出されることになり、不良を検出することができる。また、P2のみが“0”にスタックしている場合には、ステップS53でRAM#A2に“0”を書き込む際にRAM#B3にも“0”が書き込まれてしまうので、ステップS55のRAM#B3からの読み出し動作によって、期待値に反する“0000・・・”が読み出されることになり、不良を検出することができる。
【0054】
また、P1とP2がともに“0”にスタックしている場合には、上述したP1のみが“0”にスタックしている場合と、P2のみが“0”にスタックしている場合の両方の現象が起こり、着目メモリからの読み出しにおいて期待値に反する結果が得られる。従って、不良を検出することができる。また、P3のみが“0”にスタックしている場合には、ステップS55のRAM#B3からの読み出し動作およびステップS59のRAM#B3からの読み出し動作においてセレクタ8がシグネチャアナライザ#A11側を選択してしまうので、それぞれ期待値に反する“0000・・・”および“1111・・・”が読み出される。従って、不良を検出することができる。
【0055】
また、P1とP3がともに“0”にスタックしている場合には、上述したP1のみが“0”にスタックしている場合の現象が起こり、ステップS58のRAM#A2からの読み出し動作によって、期待値に反する“0000・・・”が読み出される。さらに、ステップS55のRAM#B3からの読み出し動作においてセレクタ8がシグネチャアナライザ#A11側を選択してしまうので、期待値に反する“0000・・・”が読み出される。従って、不良を検出することができる。
【0056】
また、P2とP3がともに“0”にスタックしている場合には、ステップS55のRAM#B3からの読み出し動作およびステップS59のRAM#B3からの読み出し動作においてセレクタ8がシグネチャアナライザ#A11側を選択してしまうので、それぞれ期待値に反する“0000・・・”および“1111・・・”が読み出される。従って、不良を検出することができる。なお、この場合には、上述したP2のみが“0”にスタックしている場合の現象も起こるので、ステップS53でRAM#A2に“0”を書き込む際にRAM#B3にも“0”が書き込まれてしまう。しかし、常時、セレクタ8がシグネチャアナライザ#A11側を選択しているため、RAM#B3に書き込まれた“0”がセレクタ8を通過して外部へ出力されることはない。
【0057】
また、P1、P2およびP3が“0”にスタックしている場合には、上述したP1とP2がともに“0”にスタックしている場合とP3のみが“0”にスタックしている場合の両方の現象が起こり、ステップS55のRAM#B3からの読み出し動作およびステップS58のRAM#A2からの読み出し動作によって、期待値に反する“0000・・・”が読み出される。従って、不良を検出することができる。また、P1またはP2が“1”にスタックしている場合には、それぞれRAM#A2またはRAM#B3に対する書き込み動作が行われないため、RAM#A2またはRAM#B3の値が変化しない。従って、RAM#A2またはRAM#B3から期待値に反する結果が得られることになり、不良を検出することができる。
【0058】
以上説明したように、実施の形態1または2によれば、着目メモリを定めてメモリ試験を行うことによって、セレクタ8,308がRAM#A2、RAM#B3およびRAM#C4を正しく選択して試験結果を出力しているか否かを検出することができる。つまり、セレクタ8,308の不良を検出することができるので、不良品のLSIが市場に流通するのを防ぐことができる。また、設計済みの回路に対して特別な回路等を追加する必要がないので、工程の戻り(イタレーション)を防ぐことができる。なお、本発明は、上述した各実施の形態に限らず、種々変更可能である。
【産業上の利用可能性】
【0059】
以上のように、本発明にかかるメモリ試験方法は、LSIに設けられた複数の半導体メモリが結果出力端子を共有している場合のメモリ試験方法に有用であり、特に、携帯電話機、パーソナルコンピュータ、デジタルカメラまたはビデオカメラなどに搭載される画像処理エンジンや映像処理エンジンを構成するLSIのメモリ試験方法に適している。
【図面の簡単な説明】
【0060】
【図1】本発明にかかるメモリ試験方法の適用対象であるICチップの第1の構成を示すブロック図である。
【図2】実施の形態1にかかるメモリ試験方法の手順を示すフローチャートである。
【図3】実施の形態1にかかるメモリ試験方法を行ったときに得られる試験結果を説明する図である。
【図4】本発明にかかるメモリ試験方法の適用対象であるICチップの第2の構成例を示すブロック図である。
【図5】本発明にかかるメモリ試験方法の適用対象であるICチップの第3の構成例を示すブロック図である。
【図6】本発明にかかるメモリ試験方法の適用対象であるICチップの第4の構成例を示すブロック図である。
【図7】RAMが3個ある場合の実施の形態1にかかるメモリ試験方法の手順を示すフローチャートである。
【図8】RAMが3個ある場合にメモリ試験方法を行ったときに得られる試験結果を説明する図である。
【図9】着目メモリを設定しないでメモリ試験を行う場合の手順を示すフローチャートである。
【図10】着目メモリを設定しないでメモリ試験を行ったときに得られる試験結果を説明する図である。
【図11】実施の形態2にかかるメモリ試験方法の手順を示すフローチャートである。
【図12】実施の形態2にかかるメモリ試験方法を行ったときに得られる試験結果を説明する図である。
【符号の説明】
【0061】
1,101,201,301 ICチップ
2,3,4 RAM
8,308 セレクタ
18 データ出力端子DO
【技術分野】
【0001】
この発明は、メモリ試験方法に関し、特にSRAM(スタティックランダムアクセスメモリ)や組込み型DRAM(ダイナミックランダムアクセスメモリ)などの複数の半導体メモリが半導体集積回路装置(LSI)に設けられており、それら複数の半導体メモリが結果出力端子を共有している場合のメモリ試験方法に関する。
【背景技術】
【0002】
従来、LSIに設けられたRAM(ランダムアクセスメモリ)を試験するために、試験対象のRAMにSCAN回路やBIST(Built In Self Test:ビルトインセルフテスト)回路が付加されている。一般に、これらSCAN回路やBIST回路から得られる試験結果は、試験対象のRAMの数よりも少ない結果出力端子にセレクタ(選択回路)を介して選択的に外部へシフト出力される。
【0003】
この構成では、試験対象のRAMの試験結果がセレクタで正しく選択されて出力されているか否かが不明である。その理由は、従来の構成では、セレクタの不良を検出することができないからである。このため、同じビット数で同じアドレス数のRAM、すなわち同種のRAMが同じ結果出力端子を共有する構成の場合、単純に結果出力端子から出力される試験結果だけでRAMの良品と不良品を選別することができない。この対策として、試験対象のRAMを電源線に接続したり、接地することによって試験対象のRAMに物理的にIDを付けて、RAMの内容を出力させることによって、セレクタで試験対象のRAMが正しく選択されているか否かを判定する方法がある。
【0004】
ところで、複数のメモリブロックと、テストモード信号に応じて前記複数のメモリブロックのアドレス、制御信号、データをノーマル/テストに選択するための複数の選択手段と、前記複数のメモリブロックに書き込むデータと比較するための比較データを発生する複数のバックグラウンド発生手段と、前記テストモード信号に応じて前記複数のメモリブロックから読み出されたデータと前記比較データとを入力して比較し、その比較結果を出力する複数の比較手段と、前記複数の比較手段の各出力を組み合わせてテスト結果を発生する組合せ手段と、前記テストモード信号に応じて、前記複数の選択手段にテスト用アドレス及び制御信号を提供し、前記複数のバックグラウンド発生手段にバックグラウンド番号と出力反転制御信号を提供し、前記複数の比較手段に比較制御信号を提供するテスト制御手段とを備える半導体メモリ装置が公知である(例えば、特許文献1参照。)。この半導体メモリ装置によれば、多様なサイズを有する多くの内蔵されたRAMをテストするために一つのコントローラを共有して相互連結費用を最小にすることができる。
【0005】
【特許文献1】特開平10−187554号公報
【発明の開示】
【発明が解決しようとする課題】
【0006】
しかしながら、上述した試験対象のRAMに物理的にIDを付ける方法では、RAMを電源線に接続したり、接地するため、個別の作りこみ機能が必要であり、余分な配線の引き回し等が必要になるという問題点がある。また、RAMが電源系に接続されていると、ID構成部自身の不良を検出することができないため、不良品のRAMを搭載したLSI、すなわち不良品のLSIが市場に流出するおそれがあるという問題点がある。
【0007】
この発明は、上述した従来技術による問題点を解消するため、特別な回路等を追加することなく、複数のRAMの試験結果から一つを選択して結果出力端子へ出力するセレクタが試験対象のRAMの試験結果を選択しているか否かを検出することによって、不良品のLSIが市場に流通するのを防ぐことができるメモリ試験方法を提供することを目的とする。
【課題を解決するための手段】
【0008】
上述した課題を解決し、目的を達成するため、本発明にかかるメモリ試験方法は、以下の手順で試験を行う。まず、結果出力端子を共有する複数のメモリのうちの一つを着目メモリに定め、その着目メモリにのみ、例えば“0”を書き込む。次いで、着目メモリ以外のメモリに“1”を書き込む。すべてのメモリの書き込みが終了したら、着目メモリから値を読み出し、その値をBIST回路のフリップフロップ回路に取り込み、パラレル−シリアル変換方式により、結果出力端子から外部へシフト出力させる。
【0009】
次いで、着目メモリ以外のメモリから読み出した値についても同様にして、順次、結果出力端子から出力させる。あるいは、次のようにしてもよい。まず、結果出力端子を共有するすべてのメモリに例えば“1”を書き込む。次いで、いずれか一つのメモリを着目メモリに定め、その着目メモリに“0”を書き込む。次いで、すべてのメモリから値を読み出し、順次、結果出力端子から外部へシフト出力させる。以上のいずれかの方法により、任意の着目メモリとそれ以外のメモリについて出力が終了したら、着目メモリを変更して同様の処理を繰り返す。そして、すべてのメモリが着目メモリになったら、試験を終了する。
【0010】
メモリに値を書き込む際には、書き込み対象のメモリのみを動作させ、それ以外のメモリの動作を停止させてもよい。メモリから値を読み出す際も同様であり、読み出し対象のメモリのみを動作させ、それ以外のメモリの動作を停止させてもよい。また、メモリに値を書き込む際、メモリの書き込み対象アドレスは、1箇所(通常、0アドレス)でよいし、2箇所以上でもよい。書き込み対象アドレスが1箇所である場合は、通常、0アドレスである。さらに、結果出力端子から1ビット分の値のみを出力させてもよい。
【0011】
この発明によれば、着目メモリを定めて書き込みと読み出しを行うことにより、複数のメモリの試験結果を同一の結果出力端子へ選択的に出力させるためのセレクタが試験対象のRAMの試験結果を選択しているか否か、すなわちセレクタの不良を検出することができる。
【発明の効果】
【0012】
本発明にかかるメモリ試験方法によれば、特別な回路等を追加することなく、複数のメモリの試験結果から一つを選択して結果出力端子へ出力するセレクタが試験対象メモリの試験結果を選択しているか否かを検出することができるので、不良品のLSIが市場に流通するのを防ぐことができるという効果を奏する。
【発明を実施するための最良の形態】
【0013】
以下に添付図面を参照して、この発明にかかるメモリ試験方法の好適な実施の形態を詳細に説明する。なお、以下の説明および添付図面において、同じ構成のものが複数あり、それらを区別する場合には、それらの名称の後ろに“#A”というように、#とアルファベットを付加する。
【0014】
(実施の形態1)
図1は、本発明にかかるメモリ試験方法の適用対象であるIC(集積回路)チップの構成の一例を示すブロック図である。図1に示すように、ICチップ1は、特に限定しないが、例えば2個のRAM2,3、一方のRAM#A2に対応するBIST回路#A5、他方のRAM#B3に対応するBIST回路#B6、セレクタ8およびテスト制御回路9を備えている。
【0015】
BIST回路#A5には、オア回路#A10とシグネチャアナライザ(SA)#A11が設けられている。BIST回路#B6には、オア回路#B12とシグネチャアナライザ(SA)#B13が設けられている。BIST回路#A5、BIST回路#B6、シグネチャアナライザ#A11およびシグネチャアナライザ#B13は、いずれも一般的な構成のものである。
【0016】
テスト制御回路9は、セレクタ8を制御するメモリテストグループ選択信号MTGSを出力する。このメモリテストグループ選択信号MTGSを、外部からテスト制御回路9に供給するようにしてもよいし、テスト制御回路9の内部で生成するようにしてもよい。また、テスト制御回路9は、メモリテストグループ選択信号MTGSをデコードして、RAM#A2の動作および停止を制御するRAM#Aメモリパワーイネーブル信号MPEN#Aと、RAM#B3の動作および停止を制御するRAM#Bメモリパワーイネーブル信号MPEN#Bを生成する。
【0017】
オア回路#A10は、RAM#Aメモリパワーイネーブル信号MPEN#Aと、外部からクロック端子CK16を介して供給されるクロック信号の論理和を、RAM#A2のクロック端子CKに供給する。RAM#A2がクロック信号に同期して動作している間、RAM#A2には、データ入力端子DI17を介して外部から入力されたデータに基づいてBIST回路#A5で生成されたデータが書き込まれる。また、RAM#A2がクロック信号に同期して動作している間、RAM#A2からデータが読み出され、シグネチャアナライザ#A11に供給される。シグネチャアナライザ#A11は、RAM#A2から出力されたデータのシグネチャを解析し、その結果をシリアルデータとしてセレクタ8に供給する。
【0018】
オア回路#B12は、RAM#Bメモリパワーイネーブル信号MPEN#Bと、外部からクロック端子CK16を介して供給されるクロック信号の論理和を、RAM#B3のクロック端子CKに供給する。RAM#B3がクロック信号に同期して動作している間、RAM#B3には、データ入力端子DI17を介して外部から入力されたデータに基づいてBIST回路#B6で生成されたデータが書き込まれる。また、RAM#B3がクロック信号に同期して動作している間、RAM#B3からデータが読み出され、シグネチャアナライザ#B13に供給される。シグネチャアナライザ#B13は、RAM#B3から出力されたデータのシグネチャを解析し、その結果をシリアルデータとしてセレクタ8に供給する。
【0019】
セレクタ8は、テスト制御回路9から供給されるメモリテストグループ選択信号MTGSに基づいて、シグネチャアナライザ#A11から供給されるデータとシグネチャアナライザ#B13から供給されるデータのいずれか一方を選択し、結果出力端子であるデータ出力端子DO18を介して外部へ出力する。特に限定しないが、例えば、メモリテストグループ選択信号MTGSが“0”のときに、RAM#Aメモリパワーイネーブル信号MPEN#AおよびRAM#Bメモリパワーイネーブル信号MPEN#Bがそれぞれ“0”および“1”となる。
【0020】
逆に、例えば、メモリテストグループ選択信号MTGSが“1”のときには、RAM#Aメモリパワーイネーブル信号MPEN#AおよびRAM#Bメモリパワーイネーブル信号MPEN#Bは、それぞれ“1”および“0”となる。また、セレクタ8は、例えば、メモリテストグループ選択信号MTGSが“0”のときにシグネチャアナライザ#A11の出力データを選択し、“1”のときにシグネチャアナライザ#B13の出力データを選択する。
【0021】
次に、本発明の実施の形態1にかかるメモリ試験方法の手順について説明する。図2は、実施の形態1にかかるメモリ試験方法の手順を示すフローチャートである。図2に示すように、メモリ試験を開始すると、まず、メモリテストグループ選択信号MTGSが“0”となる。それによって、RAM#Aメモリパワーイネーブル信号MPEN#Aが“0”となり、RAM#A2にはクロック信号が供給される。従って、RAM#A2は書き込み可能な状態となる。一方、RAM#Bメモリパワーイネーブル信号MPEN#Bは、“1”となるので、RAM#B3のクロック端子CKの入力は“1”に固定される。従って、RAM#B3は動作しない。この状態のときに、RAM#A2に、例えば“0”が書き込まれる(ステップS1)。
【0022】
次いで、メモリテストグループ選択信号MTGSが“1”となる。それによって、RAM#Aメモリパワーイネーブル信号MPEN#Aが“1”になり、RAM#A2のクロック端子CKの入力が“1”に固定されるので、RAM#A2に“0”が保持される。一方、RAM#Bメモリパワーイネーブル信号MPEN#Bが“0”となり、RAM#B3にクロック信号が供給されるので、RAM#B3は書き込み可能な状態となる。この状態のときに、RAM#B3には、例えば“1”が書き込まれる(ステップS2)。
【0023】
次いで、メモリテストグループ選択信号MTGSが“0”となる。それによって、再びRAM#A2にクロック信号が供給され、RAM#A2が読み出し可能な状態となる。RAM#A2から読み出されたデータは、シグネチャアナライザ#A11を介してセレクタ8に送られる。一方、RAM#B3のクロック端子CKの入力が“1”に固定されるので、RAM#B3に“1”が保持される。また、セレクタ8は、シグネチャアナライザ#A11側を選択するので、シグネチャアナライザ#A11の出力データがデータ出力端子DO18へ送られる(ステップS3)。
【0024】
次いで、メモリテストグループ選択信号MTGSが“1”となる。それによって、再びRAM#B3にクロック信号が供給され、RAM#B3が読み出し可能な状態となる。RAM#B3から読み出されたデータは、シグネチャアナライザ#B13を介してセレクタ8に送られる。そして、セレクタ8がシグネチャアナライザ#B13側を選択し、シグネチャアナライザ#B13の出力データがデータ出力端子DO18へ送られる(ステップS4)。ここまでで、RAM#A2を着目メモリとし、それ以外のメモリ、ここではRAM#B3を着目メモリ以外のメモリとした試験サイクルが終了する。
【0025】
続いて、RAM#B3を着目メモリとし、RAM#A2を着目メモリ以外のメモリとして、RAM#B3に“0”を書き込み(ステップS5)、その後、RAM#A2に“1”を書き込む(ステップS6)。そして、RAM#B3の保持データを読み出し(ステップS7)、その後、RAM#A2の保持データを読み出す(ステップS8)。ここまでで、RAM#B3を着目メモリとし、RAM#A2を着目メモリ以外のメモリとした試験サイクルが終了する。データ出力端子DO18を共通の結果出力端子とするすべてのRAM(ここでは、RAM#A2とRAM#B3)を着目メモリとした試験サイクルが終了したので、メモリ試験を終了する。
【0026】
図3は、図1に示すICチップ1に対して図2に示す手順でメモリ試験を行ったときの試験結果を説明する図である。図3において、P1、P2およびP3の“OK”または“0stack”は、それぞれRAM#Aメモリパワーイネーブル信号MPEN#A、RAM#Bメモリパワーイネーブル信号およびMPEN#Bメモリテストグループ選択信号MTGSの出力ノード(図1参照)の状態を表す(図12においても同じ)。“OK”は正常な状態であり、“0stack”は何らかの原因によって“0”にスタックしていることを意味する。また、メモリ試験において、特に限定しないが、書き込み対象アドレスは0に固定である。
【0027】
図3に示すように、P1、P2およびP3が正常である場合には、ステップS1のRAM#A2に“0”を書き込む動作によって、RAM#A2に“0”が書き込まれる。RAM#B3の値は不定である。そして、ステップS2のRAM#B3に“1”を書き込む動作によって、RAM#B3に“1”が書き込まれる。RAM#A2の値は、“0”のままである。従って、ステップS3のRAM#A2からの読み出し動作によって、期待値通り“0000・・・”が読み出される。また、ステップS4のRAM#B3からの読み出し動作によって、期待値通り“1111・・・”が読み出される。なお、試験に要する時間を短縮するために、外部へ出力される試験結果は、“0000・・・”や“1111・・・”ではなく、1ビット分、すなわち“0”や“1”だけでもよい。
【0028】
続いて、ステップS5のRAM#B3に“0”を書き込む動作によって、RAM#B3に“0”が書き込まれる。RAM#A2の値は、“0”のままである。そして、ステップS6のRAM#A2に“1”を書き込む動作によって、RAM#A2に“1”が書き込まれる。RAM#B3の値は、“0”のままである。従って、ステップS7のRAM#B3からの読み出し動作によって、期待値通り“0000・・・”が読み出される。また、ステップS8のRAM#A2からの読み出し動作によって、期待値通り“1111・・・”が読み出される。
【0029】
それに対して、P1のみが“0”にスタックしている場合には、ステップS2でRAM#B3に“1”を書き込む際にRAM#A2にも“1”が書き込まれてしまうので、ステップS3のRAM#A2からの読み出し動作によって、期待値に反する“1111・・・”が読み出されることになり、不良を検出することができる。また、P2のみが“0”にスタックしている場合には、ステップS6でRAM#A2に“1”を書き込む際にRAM#B3にも“1”が書き込まれてしまうので、ステップS7のRAM#B3からの読み出し動作によって、期待値に反する“1111・・・”が読み出されることになり、不良を検出することができる。
【0030】
また、P1とP2がともに“0”にスタックしている場合には、上述したP1のみが“0”にスタックしている場合と、P2のみが“0”にスタックしている場合の両方の現象が起こり、着目メモリからの読み出しにおいて期待値に反する結果が得られる。従って、不良を検出することができる。また、P3のみが“0”にスタックしている場合には、ステップS4のRAM#B3からの読み出し動作およびステップS7のRAM#B3からの読み出し動作においてセレクタ8がシグネチャアナライザ#A11側を選択してしまうので、それぞれ期待値に反する“0000・・・”および“1111・・・”が読み出される。従って、不良を検出することができる。
【0031】
また、P1とP3がともに“0”にスタックしている場合には、上述したP1のみが“0”にスタックしている場合の現象が起こり、ステップS3のRAM#A2からの読み出し動作によって、期待値に反する“1111・・・”が読み出される。さらに、ステップS7のRAM#B3からの読み出し動作においてセレクタ8がシグネチャアナライザ#A11側を選択してしまうので、期待値に反する“1111・・・”が読み出される。従って、不良を検出することができる。
【0032】
また、P2とP3がともに“0”にスタックしている場合には、ステップS4のRAM#B3からの読み出し動作およびステップS7のRAM#B3からの読み出し動作においてセレクタ8がシグネチャアナライザ#A11側を選択してしまうので、それぞれ期待値に反する“0000・・・”および“1111・・・”が読み出される。従って、不良を検出することができる。なお、この場合には、上述したP2のみが“0”にスタックしている場合の現象も起こるので、ステップS6でRAM#A2に“1”を書き込む際にRAM#B3にも“1”が書き込まれてしまう。
【0033】
しかし、常時、セレクタ8がシグネチャアナライザ#A11側を選択しているため、RAM#B3に書き込まれた“1”がセレクタ8を通過して外部へ出力されることはない。また、P1、P2およびP3が“0”にスタックしている場合には、上述したP1とP2がともに“0”にスタックしている場合とP3のみが“0”にスタックしている場合の両方の現象が起こり、着目メモリからの読み出しにおいて期待値に反する結果が得られる。従って、不良を検出することができる。また、P1またはP2が“1”にスタックしている場合には、それぞれRAM#A2またはRAM#B3に対する書き込み動作が行われないため、RAM#A2またはRAM#B3の値が変化しない。従って、RAM#A2またはRAM#B3から期待値に反する結果が得られることになり、不良を検出することができる。
【0034】
なお、実施の形態1にかかるメモリ試験方法は、図4に示す構成のICチップ101にも適用できる。このICチップ101では、BIST回路#A105が、RAM#A2のクロック端子CKに外部からクロック信号を供給し、オア回路#A110でRAM#Aメモリパワーイネーブル信号MPEN#Aとインヒビット信号BIST_IHの論理和をとり、それをRAM#A2のインヒビット端子IHに入力させる構成となっている。RAM#B3についても同様であり、BIST回路#B106において、オア回路#B112でRAM#Bメモリパワーイネーブル信号MPEN#Bとインヒビット信号BIST_IHの論理和をとり、それをRAM#B3のインヒビット端子IHに入力させる構成となっている。
【0035】
この構成では、RAM#A2にデータを書き込むためにBIST回路#A105内の図示省略したフリップフロップ回路でデータをシフトしている間、このBIST回路#A105内でインヒビット信号BIST_IHが“1”となり、RAM#A2の内部でクロック信号が止まる。それ以外のときには、BIST回路#A105内のインヒビット信号BIST_IHは“0”に固定される。従って、RAM#A2は、RAM#Aメモリパワーイネーブル信号MPEN#Aが“0”のときには、クロック信号に同期して動作し、RAM#Aメモリパワーイネーブル信号MPEN#Aが“1”のときには、内部でクロック信号が止まり、動作しなくなる。RAM#B3についても同様である。つまり、図4に示すICチップ101は、図1のICチップ1と同じ動作をすることになる。よって、P1、P2およびP3のいずれか一つでも“0”にスタックしていれば、不良を検出することができる。
【0036】
また、実施の形態1にかかるメモリ試験方法は、図5に示す構成のICチップ201にも適用できる。このICチップ201は、外部から供給されるクロック信号とRAM#Aメモリパワーイネーブル信号MPEN#Aの論理和によりRAM#A2のクロックを止める図1の構成と、インヒビット信号BIST_IHとRAM#Bメモリパワーイネーブル信号MPEN#Bの論理和によりRAM#B3のクロックを止める図4の構成が混在するものである。この構成でも、図1のICチップ1と同じ動作をするので、P1、P2およびP3のいずれか一つでも“0”にスタックしていれば、不良を検出することができる。
【0037】
また、実施の形態1にかかるメモリ試験方法は、3個以上のRAMが結果出力端子を共有する場合にも適用できる。図6は、3個以上のRAMを搭載したICチップの構成例を示すブロック図である。図6に示すICチップ301は、図1に示すICチップ1に、RAM#C4とBIST回路#C7が追加されたものである。このBIST回路#C7には、オア回路#C14とシグネチャアナライザ#C15が設けられている。この構成の場合、テスト制御回路309は、メモリテストグループ選択信号MTGSをデコードして、RAM#Aメモリパワーイネーブル信号MPEN#AおよびRAM#Bメモリパワーイネーブル信号MPEN#Bの他に、RAM#C4の動作および停止を制御するRAM#Cメモリパワーイネーブル信号MPEN#Cを生成する。
【0038】
オア回路#C14は、RAM#Cメモリパワーイネーブル信号MPEN#Cと、外部からクロック端子CK16を介して供給されるクロック信号の論理和を、RAM#C4のクロック端子CKに供給する。RAM#C4がクロック信号に同期して動作している間、RAM#C4には、データ入力端子DI17を介して外部から入力されたデータに基づいてBIST回路#C7で生成されたデータが書き込まれる。また、RAM#C4がクロック信号に同期して動作している間、RAM#C4からデータが読み出され、シグネチャアナライザ#C15に供給される。シグネチャアナライザ#C15は、RAM#C4から出力されたデータのシグネチャを解析し、その結果をシリアルデータとして3入力1出力型のセレクタ308に供給する。
【0039】
セレクタ308は、テスト制御回路309から供給されるメモリテストグループ選択信号MTGSに基づいて、シグネチャアナライザ#A11から供給されるデータ、シグネチャアナライザ#B13から供給されるデータおよびシグネチャアナライザ#C15から供給されるデータのいずれか一つを選択し、データ出力端子DO18を介して外部へ出力する。特に限定しないが、例えば、メモリテストグループ選択信号MTGSが“00”のときに、RAM#Aメモリパワーイネーブル信号MPEN#Aが“0”となり、それ以外のRAMのメモリパワーイネーブル信号は“1”となる。
【0040】
また、例えば、メモリテストグループ選択信号MTGSが“01”のときには、RAM#Bメモリパワーイネーブル信号MPEN#Bのみが“0”となり、例えば、メモリテストグループ選択信号MTGSが“10”のときには、RAM#Cメモリパワーイネーブル信号MPEN#Cのみが“0”となる。それ以外のRAMのメモリパワーイネーブル信号は“1”となる。また、セレクタ308は、例えば、メモリテストグループ選択信号MTGSが“00”のときにシグネチャアナライザ#A11の出力データを選択し、“01”のときにシグネチャアナライザ#B13の出力データを選択し、“10”のときにシグネチャアナライザ#C15の出力データを選択する。
【0041】
図6に示すICチップ301に対するメモリ試験方法の手順について説明する。図7は、このメモリ試験方法の手順を示すフローチャートである。図7に示すように、メモリ試験を開始すると、まず、RAM#A2を着目メモリとして1回目の試験サイクルを行う。
【0042】
この1回目の試験サイクルでは、最初にRAM#A2に“0”が書き込まれ(ステップS11)、続いてRAM#B3およびRAM#C4にそれぞれ“1”が書き込まれる(ステップS12、S13)。このとき、書き込み対象のRAMのみが動作し、それ以外のRAMは動作しない。RAM#A2、RAM#B3およびRAM#C4の書き込みが終了すると、最初にRAM#A2からデータが読み出され(ステップS14)、続いてRAM#B3およびRAM#C4からデータが読み出される(ステップS15、S16)。このとき、読み出し対象のRAMのみが動作し、それ以外のRAMは動作しない。
【0043】
次いで、RAM#B3を着目メモリとして2回目の試験サイクルを行う。この2回目の試験サイクルでは、最初にRAM#B3に“0”が書き込まれ(ステップS17)、続いてRAM#C4およびRAM#A2にそれぞれ“1”が書き込まれる(ステップS18、S19)。RAM#B3、RAM#C4およびRAM#A2の書き込みが終了すると、最初にRAM#B3からデータが読み出され(ステップS20)、続いてRAM#C4およびRAM#A2からデータが読み出される(ステップS21、S22)。
【0044】
次いで、RAM#C4を着目メモリとして3回目の試験サイクルを行う。この3回目の試験サイクルでは、最初にRAM#C4に“0”が書き込まれ(ステップS23)、続いてRAM#A2およびRAM#B3にそれぞれ“1”が書き込まれる(ステップS24、S25)。RAM#C4、RAM#A2およびRAM#B3の書き込みが終了すると、最初にRAM#C4からデータが読み出され(ステップS26)、続いてRAM#A2およびRAM#B3からデータが読み出される(ステップS27、S28)。
【0045】
図8は、図6に示すICチップ301に対して図7に示す手順でメモリ試験を行ったときの試験結果の一例を説明する図である。ここでは、RAM#Cメモリパワーイネーブル信号MPEN#Cが“0”にスタックしているとする。また、メモリ試験において、特に限定しないが、書き込み対象アドレスは0に固定である。この場合、図8に示すように、RAM#C4を着目メモリとした3回目の試験サイクルにおいて、RAM#A2に“1”を書き込む際にRAM#C4にも“1”が書き込まれてしまうので、RAM#C4から、期待値に反する“1111・・・”が読み出されることになり、不良を検出することができる。
【0046】
それに対して、着目メモリを設定しないでメモリ試験を行うと、次のように不良を検出することができない。図9は、着目メモリを設定しないでメモリ試験を行う場合の手順を示すフローチャートである。図9に示すように、着目メモリを設定しない場合には、RAM#A2、RAM#B3およびRAM#C4にそれぞれ“0”、“1”および“1”を書き込み、それぞれのRAMからデータを読み出す1回目の試験サイクル(ステップS31〜S36)、RAM#A2、RAM#B3およびRAM#C4にそれぞれ“1”、“0”および“1”を書き込み、それぞれのRAMからデータを読み出す2回目の試験サイクル(ステップS37〜S42)、並びにRAM#A2、RAM#B3およびRAM#C4にそれぞれ“1”、“1”および“0”を書き込み、それぞれのRAMからデータを読み出す3回目の試験サイクル(ステップS43〜S48)のいずれのサイクルでも、RAM#A2、RAM#B3、RAM#C4の順で書き込みおよび読み出しを行う。
【0047】
図10は、図6に示すICチップ301に対して図9に示す手順でメモリ試験を行ったときの試験結果の一例を説明する図である。ここでは、RAM#Cメモリパワーイネーブル信号MPEN#Cが“0”にスタックしているとする。また、メモリ試験において、特に限定しないが、書き込み対象アドレスは0に固定である。図10に示すように、RAM#A2やRAM#B3に“0”や“1”が書き込まれる際にRAM#C4の保持データが期待値と異なってしまうことがある。しかし、3回目の試験サイクルにおいて、RAM#A2とRAM#B3に“1”が書き込まれた後にRAM#C4に“0”が書き込まれるので、結局、RAM#C4から期待値通りの“0000・・・”が読み出されることになり、不良を検出することができない。
【0048】
(実施の形態2)
本発明の実施の形態2にかかるメモリ試験方法の手順について説明する。図11は、実施の形態2にかかるメモリ試験方法の手順を示すフローチャートである。ここでは、図1に示すように2個のRAMが結果出力端子を共有する場合について説明する。図11に示すように、実施の形態2は、まず、結果出力端子を共有するすべてのRAMに“1”が書き込まれた状態とした後、着目メモリのみに“0”を書き込み、順次、RAMに対して読み出しを行うものである。
【0049】
メモリ試験を開始すると、まず、結果出力端子を共有するすべてのRAM、すなわちRAM#A2およびRAM#B3に“1”を書き込む(ステップS51、S52)。次いで、RAM#A2を着目メモリとして1回目の試験サイクルを行う。この1回目の試験サイクルでは、RAM#A2にのみ“0”を書き込む(ステップS53)。このとき、書き込み対象のRAMのみが動作し、それ以外のRAMは動作しない。RAM#A2の書き込みが終了すると、RAM#A2からデータを読み出し(ステップS54)、続いてRAM#B3からデータを読み出す(ステップS55)。このとき、読み出し対象のRAMのみが動作し、それ以外のRAMは動作しない。
【0050】
RAM#A2およびRAM#B3からの読み出しが終了すると、RAM#A2に“1”を書き込む(ステップS56)。次いで、RAM#B3を着目メモリとして2回目の試験サイクルを行う。この2回目の試験サイクルでは、RAM#B3にのみ“0”を書き込む(ステップS57)。RAM#B3の書き込みが終了すると、RAM#A2からデータを読み出し(ステップS58)、続いてRAM#B3からデータを読み出し(ステップS59)、メモリ試験を終了する。
【0051】
図12は、図1に示すICチップ1に対して図11に示す手順でメモリ試験を行ったときの試験結果を説明する図である。メモリ試験において、特に限定しないが、書き込み対象アドレスは0に固定である。図12に示すように、P1、P2およびP3が正常である場合には、ステップS51のRAM#A2に“1”を書き込む動作によって、RAM#A2に“1”が書き込まれる。RAM#B3の値は不定である。そして、ステップS52のRAM#B3に“1”を書き込む動作によって、RAM#B3に“1”が書き込まれる。RAM#A2の値は、“1”のままである。次いで、ステップS53のRAM#A2に“0”を書き込む動作によって、RAM#A2に“0”が書き込まれる。RAM#B3の値は、“1”のままである。
【0052】
従って、ステップS54のRAM#A2からの読み出し動作によって、期待値通り“0000・・・”が読み出される。また、ステップS55のRAM#B3からの読み出し動作によって、期待値通り“1111・・・”が読み出される。次いで、ステップS56のRAM#A2に“1”を書き込む動作によって、RAM#A2に“1”が書き込まれる。RAM#B3の値は、“1”のままである。次いで、ステップS57のRAM#B3に“0”を書き込む動作によって、RAM#B3に“0”が書き込まれる。RAM#A2の値は、“1”のままである。従って、ステップS58のRAM#A2からの読み出し動作によって、期待値通り“1111・・・”が読み出される。また、ステップS59のRAM#B3からの読み出し動作によって、期待値通り“0000・・・”が読み出される。
【0053】
それに対して、P1のみが“0”にスタックしている場合には、ステップS57でRAM#B3に“0”を書き込む際にRAM#A2にも“0”が書き込まれてしまうので、ステップS58のRAM#A2からの読み出し動作によって、期待値に反する“0000・・・”が読み出されることになり、不良を検出することができる。また、P2のみが“0”にスタックしている場合には、ステップS53でRAM#A2に“0”を書き込む際にRAM#B3にも“0”が書き込まれてしまうので、ステップS55のRAM#B3からの読み出し動作によって、期待値に反する“0000・・・”が読み出されることになり、不良を検出することができる。
【0054】
また、P1とP2がともに“0”にスタックしている場合には、上述したP1のみが“0”にスタックしている場合と、P2のみが“0”にスタックしている場合の両方の現象が起こり、着目メモリからの読み出しにおいて期待値に反する結果が得られる。従って、不良を検出することができる。また、P3のみが“0”にスタックしている場合には、ステップS55のRAM#B3からの読み出し動作およびステップS59のRAM#B3からの読み出し動作においてセレクタ8がシグネチャアナライザ#A11側を選択してしまうので、それぞれ期待値に反する“0000・・・”および“1111・・・”が読み出される。従って、不良を検出することができる。
【0055】
また、P1とP3がともに“0”にスタックしている場合には、上述したP1のみが“0”にスタックしている場合の現象が起こり、ステップS58のRAM#A2からの読み出し動作によって、期待値に反する“0000・・・”が読み出される。さらに、ステップS55のRAM#B3からの読み出し動作においてセレクタ8がシグネチャアナライザ#A11側を選択してしまうので、期待値に反する“0000・・・”が読み出される。従って、不良を検出することができる。
【0056】
また、P2とP3がともに“0”にスタックしている場合には、ステップS55のRAM#B3からの読み出し動作およびステップS59のRAM#B3からの読み出し動作においてセレクタ8がシグネチャアナライザ#A11側を選択してしまうので、それぞれ期待値に反する“0000・・・”および“1111・・・”が読み出される。従って、不良を検出することができる。なお、この場合には、上述したP2のみが“0”にスタックしている場合の現象も起こるので、ステップS53でRAM#A2に“0”を書き込む際にRAM#B3にも“0”が書き込まれてしまう。しかし、常時、セレクタ8がシグネチャアナライザ#A11側を選択しているため、RAM#B3に書き込まれた“0”がセレクタ8を通過して外部へ出力されることはない。
【0057】
また、P1、P2およびP3が“0”にスタックしている場合には、上述したP1とP2がともに“0”にスタックしている場合とP3のみが“0”にスタックしている場合の両方の現象が起こり、ステップS55のRAM#B3からの読み出し動作およびステップS58のRAM#A2からの読み出し動作によって、期待値に反する“0000・・・”が読み出される。従って、不良を検出することができる。また、P1またはP2が“1”にスタックしている場合には、それぞれRAM#A2またはRAM#B3に対する書き込み動作が行われないため、RAM#A2またはRAM#B3の値が変化しない。従って、RAM#A2またはRAM#B3から期待値に反する結果が得られることになり、不良を検出することができる。
【0058】
以上説明したように、実施の形態1または2によれば、着目メモリを定めてメモリ試験を行うことによって、セレクタ8,308がRAM#A2、RAM#B3およびRAM#C4を正しく選択して試験結果を出力しているか否かを検出することができる。つまり、セレクタ8,308の不良を検出することができるので、不良品のLSIが市場に流通するのを防ぐことができる。また、設計済みの回路に対して特別な回路等を追加する必要がないので、工程の戻り(イタレーション)を防ぐことができる。なお、本発明は、上述した各実施の形態に限らず、種々変更可能である。
【産業上の利用可能性】
【0059】
以上のように、本発明にかかるメモリ試験方法は、LSIに設けられた複数の半導体メモリが結果出力端子を共有している場合のメモリ試験方法に有用であり、特に、携帯電話機、パーソナルコンピュータ、デジタルカメラまたはビデオカメラなどに搭載される画像処理エンジンや映像処理エンジンを構成するLSIのメモリ試験方法に適している。
【図面の簡単な説明】
【0060】
【図1】本発明にかかるメモリ試験方法の適用対象であるICチップの第1の構成を示すブロック図である。
【図2】実施の形態1にかかるメモリ試験方法の手順を示すフローチャートである。
【図3】実施の形態1にかかるメモリ試験方法を行ったときに得られる試験結果を説明する図である。
【図4】本発明にかかるメモリ試験方法の適用対象であるICチップの第2の構成例を示すブロック図である。
【図5】本発明にかかるメモリ試験方法の適用対象であるICチップの第3の構成例を示すブロック図である。
【図6】本発明にかかるメモリ試験方法の適用対象であるICチップの第4の構成例を示すブロック図である。
【図7】RAMが3個ある場合の実施の形態1にかかるメモリ試験方法の手順を示すフローチャートである。
【図8】RAMが3個ある場合にメモリ試験方法を行ったときに得られる試験結果を説明する図である。
【図9】着目メモリを設定しないでメモリ試験を行う場合の手順を示すフローチャートである。
【図10】着目メモリを設定しないでメモリ試験を行ったときに得られる試験結果を説明する図である。
【図11】実施の形態2にかかるメモリ試験方法の手順を示すフローチャートである。
【図12】実施の形態2にかかるメモリ試験方法を行ったときに得られる試験結果を説明する図である。
【符号の説明】
【0061】
1,101,201,301 ICチップ
2,3,4 RAM
8,308 セレクタ
18 データ出力端子DO
【特許請求の範囲】
【請求項1】
複数のメモリ、該メモリから読み出された値に基づく値を出力する結果出力端子、および前記複数のメモリから読み出された値に基づく値から一つを選択して前記結果出力端子へ出力するセレクタを備えた半導体集積回路装置の前記メモリの試験を行うにあたって、
前記複数のメモリのうち、任意のメモリを着目メモリとし、該着目メモリに所定の値を書き込む第1のステップと、
前記複数のメモリのうち、前記着目メモリを除くメモリに、前記第1のステップで前記着目メモリに書き込んだ所定の値とは異なる値を書き込む第2のステップと、
前記着目メモリから値を読み出し、該読み出し値に基づく値を前記セレクタを介して前記結果出力端子から出力する第3のステップと、
前記着目メモリを除くメモリから値を読み出し、該読み出し値に基づく値を前記セレクタを介して順次前記結果出力端子から出力する第4のステップと、
を含む試験サイクルを、すべての前記メモリが着目メモリとなるまで繰り返し行うことを特徴とするメモリ試験方法。
【請求項2】
複数のメモリ、該メモリから読み出された値に基づく値を出力する結果出力端子、および前記複数のメモリから読み出された値に基づく値から一つを選択して前記結果出力端子へ出力するセレクタを備えた半導体集積回路装置の前記メモリの試験を行うにあたって、
すべての前記メモリに所定の値を書き込む第1のステップと、
前記複数のメモリのうち、任意のメモリを着目メモリとし、該着目メモリに、前記第1のステップですべての前記メモリに書き込んだ所定の値とは異なる値を書き込む第2のステップと、
すべての前記メモリから値を読み出し、該読み出し値に基づく値を前記セレクタを介して順次前記結果出力端子から出力する第3のステップと、
を含む試験サイクルを、すべての前記メモリが着目メモリとなるまで繰り返し行うことを特徴とするメモリ試験方法。
【請求項3】
前記複数のメモリのうち、書き込み対象または読み出し対象のメモリのみを動作させ、それ以外のメモリの動作を停止させることを特徴とする請求項1または2に記載のメモリ試験方法。
【請求項4】
前記メモリに値を書き込む際の書き込み対象アドレスを1箇所にすることを特徴とする請求項1〜3のいずれか一つに記載のメモリ試験方法。
【請求項5】
前記結果出力端子から1ビット分の値を出力させることを特徴とする請求項1〜4のいずれか一つに記載のメモリ試験方法。
【請求項1】
複数のメモリ、該メモリから読み出された値に基づく値を出力する結果出力端子、および前記複数のメモリから読み出された値に基づく値から一つを選択して前記結果出力端子へ出力するセレクタを備えた半導体集積回路装置の前記メモリの試験を行うにあたって、
前記複数のメモリのうち、任意のメモリを着目メモリとし、該着目メモリに所定の値を書き込む第1のステップと、
前記複数のメモリのうち、前記着目メモリを除くメモリに、前記第1のステップで前記着目メモリに書き込んだ所定の値とは異なる値を書き込む第2のステップと、
前記着目メモリから値を読み出し、該読み出し値に基づく値を前記セレクタを介して前記結果出力端子から出力する第3のステップと、
前記着目メモリを除くメモリから値を読み出し、該読み出し値に基づく値を前記セレクタを介して順次前記結果出力端子から出力する第4のステップと、
を含む試験サイクルを、すべての前記メモリが着目メモリとなるまで繰り返し行うことを特徴とするメモリ試験方法。
【請求項2】
複数のメモリ、該メモリから読み出された値に基づく値を出力する結果出力端子、および前記複数のメモリから読み出された値に基づく値から一つを選択して前記結果出力端子へ出力するセレクタを備えた半導体集積回路装置の前記メモリの試験を行うにあたって、
すべての前記メモリに所定の値を書き込む第1のステップと、
前記複数のメモリのうち、任意のメモリを着目メモリとし、該着目メモリに、前記第1のステップですべての前記メモリに書き込んだ所定の値とは異なる値を書き込む第2のステップと、
すべての前記メモリから値を読み出し、該読み出し値に基づく値を前記セレクタを介して順次前記結果出力端子から出力する第3のステップと、
を含む試験サイクルを、すべての前記メモリが着目メモリとなるまで繰り返し行うことを特徴とするメモリ試験方法。
【請求項3】
前記複数のメモリのうち、書き込み対象または読み出し対象のメモリのみを動作させ、それ以外のメモリの動作を停止させることを特徴とする請求項1または2に記載のメモリ試験方法。
【請求項4】
前記メモリに値を書き込む際の書き込み対象アドレスを1箇所にすることを特徴とする請求項1〜3のいずれか一つに記載のメモリ試験方法。
【請求項5】
前記結果出力端子から1ビット分の値を出力させることを特徴とする請求項1〜4のいずれか一つに記載のメモリ試験方法。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【公開番号】特開2007−193882(P2007−193882A)
【公開日】平成19年8月2日(2007.8.2)
【国際特許分類】
【出願番号】特願2006−10268(P2006−10268)
【出願日】平成18年1月18日(2006.1.18)
【出願人】(000005223)富士通株式会社 (25,993)
【Fターム(参考)】
【公開日】平成19年8月2日(2007.8.2)
【国際特許分類】
【出願日】平成18年1月18日(2006.1.18)
【出願人】(000005223)富士通株式会社 (25,993)
【Fターム(参考)】
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