セルフタイミング回路を有する半導体メモリ
【課題】通常メモリセルの保持データの誤読み出しを確実に防止することが可能な半導体メモリを提供する。
【解決手段】半導体メモリのセルフタイミング回路において、ダミーワード線に接続され通常レイアウトユニットから構成されたセルフタイミング用ダミーメモリセルが連続して配置された第１のダミービット線と、ダミーワード線に接続され通常レイアウトユニットと点対称又は線対称の関係を有する対称レイアウトユニットから構成されたセルフタイミング用ダミーメモリセルが連続して配置された第２のダミービット線と、第１のダミービット線及び第２のダミービット線を入力し、そのうち電位の変化速度の遅い方のダミービット線の電位変化に基づいて、セルフタイミング信号を出力するタイミング制御回路とを備える。
【解決手段】半導体メモリのセルフタイミング回路において、ダミーワード線に接続され通常レイアウトユニットから構成されたセルフタイミング用ダミーメモリセルが連続して配置された第１のダミービット線と、ダミーワード線に接続され通常レイアウトユニットと点対称又は線対称の関係を有する対称レイアウトユニットから構成されたセルフタイミング用ダミーメモリセルが連続して配置された第２のダミービット線と、第１のダミービット線及び第２のダミービット線を入力し、そのうち電位の変化速度の遅い方のダミービット線の電位変化に基づいて、セルフタイミング信号を出力するタイミング制御回路とを備える。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリセルの保持データを読み出すためのセンスアンプ回路を有する半導体メモリに関し、特にセルフタイミング回路を有し、内部メモリセルの特性に応じてセンスアンプ起動信号の活性化タイミングを制御することによりデータの読み出しマージンを向上させた半導体メモリに関する。
【背景技術】
【０００２】
一般に、スタティックＲＡＭ（Ｓｔａｔｉｃ ＲＡＭ、以下ＳＲＡＭと称する。）は、一対のインバータを交差接続したメモリセルがマトリックス状に配置されたメモリセルアレイを有する。各々のメモリセルにおいて、インバータ対の相互接続点は一対のトランスファートランジスタを介してビット線対に接続され、トランスファートランジスタ対のゲートはワード線に接続される。ビット線対はセンスアンプ回路に接続される。
【０００３】
ＳＲＡＭの読み出し動作においては、まず外部よりクロック信号とアドレス信号が供給され、クロック信号に同期してアドレス信号をデコードすることにより対応するワード線を選択する。ワード線の選択により対応するメモリセルのトランスファートランジスタ対がオンし、それによって対応するメモリセルのインバータ対がビット線対と接続される。ビット線対はメモリセルのインバータ対に保持されたデータに基づいて駆動される。駆動されたビット線対の電位差はセンスアンプ起動信号に応答してセンスアンプ回路により増幅され、メモリセルの保持データが読み出される。上述の読み出し動作において、センスアンプ回路を起動するセンスアンプ起動信号の生成回路として、従来、セルフタイミング回路を用いた生成回路が知られている。（例えば、特許文献１を参照。）
【０００４】
図１は、従来のセルフタイミング回路を備えたＳＲＡＭの回路構成の概略図である。
従来のセルフタイミング回路１１は、少なくとも１つのセルフタイミング用ダミーメモリセルＳＤＭＣと、ダミーメモリセルを選択するためのダミーワード線ＤＷＬと、ダミーメモリセルの保持データを検出するためのダミービット線対ＤＢＬ、ＸＤＢＬと、ダミービット線対ＤＢＬ、ＸＤＢＬの電位に基づいてセルフタイミング信号ＳＬＦを生成するタイミング制御回路１２を有する。セルフタイミング用ダミーメモリセルＳＤＭＣはメモリセルアレイ内の通常メモリセルＭＣと同様に、インバータ対及びトランスファーゲート対を有する。
【０００５】
また、セルフタイミング用ダミーメモリセルＳＤＭＣは、ダミービット線対ＤＢＬ、ＸＤＢＬ上のタイミング制御回路１２から最も遠い位置から順に配置される。ダミーワード線ＤＷＬ及びダミービット線対ＤＢＬ、ＸＤＢＬの配線容量に起因する負荷を、メモリセルアレイＭＣＡ内のワード線ＷＬ及びビット線対ＢＬ、ＸＢＬのそれに合わせるために、ダミーワード線ＤＷＬ及びダミービット線対ＤＢＬ、ＸＤＢＬに対してそれぞれ複数の負荷用ダミーメモリセルＬＤＭＣが設けられる。
【０００６】
従来のセルフタイミング回路１１の動作を図２を用いて説明する。図２に示すように、メモリセルアレイＭＣＡ内で所定のワード線ＷＬを選択するのに同期して、ダミーワード線ＤＷＬが選択される。ダミーワード線ＤＷＬの選択によりセルフタイミング用ダミーメモリセルＳＤＭＣのトランスファーゲート対がオンし、セルフタイミング用ダミーメモリセルＳＤＭＣのインバータ対がダミービット線対ＤＢＬ、ＸＤＢＬと接続され、それによって駆動されたダミービット線対ＤＢＬ、ＸＤＢＬは所定の電位差を発生する。
【０００７】
タイミング制御回路１２は、ダミービット線対ＤＢＬ、ＸＤＢＬのいずれか一方の電位（図では、ＸＤＢＬ）を検出し、検出対象のダミービット線（ＸＤＢＬ）の電位が所定の値よりも小さくなったときにセルフタイミング信号ＳＬＦを活性化させる。セルフタイミング信号ＳＬＦは制御回路１３に供給され、制御回路１３内に設けた遅延回路１４によって所定の時間だけ遅延される。制御回路１３は遅延回路１４の出力信号をセンスアンプ起動信号ＳＡとしてセンスアンプ回路１４に供給する。センスアンプ回路１４は供給されたセンスアンプ起動信号ＳＡに応答して、選択された通常メモリセルＭＣによって駆動されたビット線対ＢＬ、ＸＢＬの電位差を増幅し、保持データを読み出す。
【０００８】
このとき、負荷用ダミーメモリセルＬＤＭＣの負荷調整によりダミービット線対ＤＢＬ、ＸＤＢＬに対する駆動能力を調整するとともに、遅延回路１４の遅延量を調整することにより、センスアンプ起動信号ＳＡの活性化タイミングを最適なタイミングに調整する。
【０００９】
ここで、製造ばらつきによりメモリセルアレイＭＣＡ内の通常メモリセルＭＣの駆動能力にばらつきが生じた場合であっても、同一の製造工程で製造されるためダミーメモリセルＳＤＭＣの駆動能力も同様のばらつきを有する。すなわち、通常メモリセルＭＣの駆動能力がより速くなる方向にばらつく場合には、ダミーメモリセルＳＤＭＣの駆動能力もより速くなる方向にばらつく。図１のセルフタイミング回路１１を用いたセンスアンプ起動信号の生成回路では、ダミーメモリセルＳＤＭＣによって駆動されるダミービット線対ＤＢＬ、ＸＤＢＬの電位に基づいてセンスアンプ起動信号ＳＡの活性化タイミングを決定するため、通常メモリセルＭＣの駆動能力の製造ばらつきに応じてセンスアンプ起動信号ＳＡの活性化タイミングを最適なタイミングに自動調整することができる。
【００１０】
一方、ダミービット線対ＤＢＬ、ＸＤＢＬに接続される負荷用ダミーメモリセルＬＤＭＣにおいて、トランスファートランジスタ対は常にオフするようにゲート電位が設定される。このため、本来ならば、負荷用ダミーメモリセルＬＤＭＣはダミービット線対ＤＢＬ、ＸＤＢＬにメモリセルアレイＭＣＡと同様の配線容量を付加するのみであり、ダミービット線対ＤＢＬ、ＸＤＢＬを駆動することはない。
【００１１】
しかしながら、近年、半導体集積回路の微細化が進み、実際のＳＲＡＭにおいては、メモリセル内のトランスファートランジスタのオフ状態でのリーク電流Ｉleakが無視できない。このため、実際のＳＲＡＭにおいては、負荷用ダミーメモリセルＬＤＭＣも上述のオフリーク電流Ｉleakによりダミービット線対ＤＢＬ、ＸＤＢＬが駆動されることになる。
【００１２】
タイミング制御回路１２が検出対象とするダミービット線（ＸＤＢＬ）が、セルフタイミング用ダミーメモリセルＳＤＭＣだけでなく、負荷用ダミーメモリセルＬＤＭＣのオフリーク電流Ｉleakにより駆動されると、オフリーク電流Ｉleakによる駆動の分だけ検出対象のダミービット線（ＸＤＢＬ）の電位の低下速度が速くなる。それによって、セルフタイミング信号ＳＬＦの活性化タイミングは本来のタイミングよりも早くなってしまい、これに対応してセンスアンプ起動信号ＳＡも本来のタイミングよりも早く活性化されてしまう。その結果、センスアンプ回路１４において通常メモリセルＭＣの保持データの誤読み出しが起こる可能性がある。
【００１３】
一方で、負荷用ダミーメモリセルＬＤＭＣがオフリーク電流Ｉleakによりダミービット線対ＤＢＬ、ＸＤＢＬのうちいずれのビット線をＬレベル方向に引き下げるかは、負荷用ダミーメモリセルＬＤＭＣが保持するデータに依存して決定される。負荷用ダミーメモリセルＬＤＭＣの保持データは、インバータ対の接続ノードがフローティング状態にある場合ＳＲＡＭの電源投入時に任意に決定され、セルフタイミング用ダミーメモリセルＳＤＭＣとは異なり、不特定である。
【００１４】
以上のことを考慮して、タイミング制御回路１２が検出対象とするダミービット線（ＸＤＢＬ）に対して、負荷用ダミーメモリセルＬＤＭＣのオフリーク電流Ｉleakによる駆動の影響を最小にするために、セルフタイミング回路１１において、ダミービット線対ＤＢＬ、ＸＤＢＬに接続されるセルフタイミング用ダミーメモリセルＳＤＭＣ及び負荷用ダミーメモリセルＬＤＭＣの保持データを互いに逆のデータになるように設定する技術が知られている。（例えば、特許文献１を参照。）
【００１５】
図３に、ダミービット線対ＤＢＬ、ＸＤＢＬに接続されるセルフタイミング用ダミーメモリセルＳＤＭＣ及び負荷用ダミーメモリセルＬＤＭＣの保持データの設定パターンの例を示す。図３に示したように、セルフタイミング用ダミーメモリセルＳＤＭＣ及び負荷用ダミーメモリセルＬＤＭＣとの間で、インバータ対ＩＮＶ１、ＩＮＶ２の接続ノードｎ１、ｎ２の電位を互いに逆に固定したパターンになっている。
【００１６】
この構成により、ダミービット線ＸＤＢＬの電位がセルフタイミング用ダミーメモリセルＳＤＭＣのみによりＬレベルに引き下げられる一方、すべての負荷用ダミーメモリセルＬＤＭＣのオフリーク電流による駆動はダミービット線ＤＢＬに対して行われる。ダミービット線ＸＤＢＬの電位に基づいてセルフタイミング信号ＳＬＦが生成されるので、センスアンプ起動信号ＳＬＦの活性化タイミングがオフリーク電流Ｉleakによる駆動の影響で本来のタイミングより早くなるのを防止することができる。
【００１７】
しかしながら、図３に示したセルフタイミング回路１１であっても、周囲の温度変化等によりＳＲＡＭが高温状態となった場合に、オフリーク電流Ｉleakの電流量が増加し、それによってセンスアンプ回路１４において誤読み出しが起こる可能性があるという問題がある。
【００１８】
図４は上述の問題点を説明するための図である。メモリセルＭＣＡ内で、選択されたメモリセルが接続されたビット線対ＢＬ、ＸＢＬにおいて非選択メモリセルの保持データのすべてが選択メモリセルの保持データと逆のデータであった場合を考える。
【００１９】
図４に示すように、この場合オフリーク電流Ｉleakの電流量が増大すると、一方のビット線（図では、ＢＬ）が選択メモリセルのインバータ対によりＬレベル方向に大きく引き下げられるとともに、他方のビット線（図では、ＸＢＬ）も非選択メモリセルのオフリーク電流ＩleakによりＬレベル方向に引き下げられ、ビット線ＸＢＬの電位が時間とともに低下する。このため、上記の場合、ビット線対ＢＬ、ＸＢＬの電位差が所定の電位差になるタイミングは最も遅くなる。
【００２０】
これに対し、図３に示したセルフタイミング回路１１では、セルフタイミング信号ＳＬＦは、検出対象のダミービット線ＸＢＬに対するオフリーク電流Ｉleakによる駆動の影響が最小になるようにダミーメモリセルＳＤＭＣ、ＬＤＭＣの保持データを設定した上で、ダミービット線ＸＤＢＬのみの電位を検出することにより活性化される。このため、セルフタイミング信号ＳＬＦの活性化タイミングはオフリーク電流Ｉleakの大きさにほとんど影響を受けない。すなわち、センスアンプ起動信号ＳＡはオフリーク電流Ｉleakの大きさによらず、ほぼ同じタイミングで活性化される。
【００２１】
従って、オフリーク電流Ｉleakが増加した場合、センスアンプ起動信号ＳＡの活性化タイミングがビット線対ＢＬ、ＸＢＬに所定の電位差が発生するタイミングよりも早くなり、保持データの誤読み出しが発生する可能性がある。
【００２２】
また、図５に図１の従来のセルフタイミング回路におけるダミーメモリセルＳＤＭＣ、ＬＤＭＣのレイアウト例を示す。図５に示すように、従来のダミーメモリセルは、インバータ対及びトランスファートランジスタ対からなる部分を１つのユニットとしてレイアウトされる。
【００２３】
従来のダミーメモリセルは、インバータ５３、５４及びトランスファートランジスタ対５７からなる通常レイアウトユニット５１と、これと点対称又は線対称の関係を有する、インバータ５５、５６及びトランスファートランジスタ対５８からなる対称レイアウトユニット５２とをダミービット線対ＤＢＬ、ＸＤＢＬに沿って交互に配置するようにレイアウトされている。
【００２４】
セルフタイミング用ダミーメモリセルＳＤＭＣとしては、例えば、ダミービット線上のタイミング制御回路１２から最も遠い位置から順に複数のダミーメモリセルが指定される。図５では、セルフタイミング用ダミーメモリセルＳＤＭＣ１、２のトランスファートランジスタ対５７、５８のゲートは図示しない共通のダミーワード線ＤＷＬに接続され、負荷用ダミーメモリセルＬＤＭＣ１、２のトランスファートランジスタ対のゲートはグランドＶＳＳに接続される。
【００２５】
尚、図中、白抜きで示した領域は半導体ウェーハ上の不純物拡散層を表し、濃いハッチングで示した領域は半導体ウェーハ上に形成したゲートポリシリコン層を表す。破線はメモリセル内の局所配線を表し、太線はダミービット線ＤＢＬ、ＸＤＢＬを表し、丸印はダミービット線とのコンタクトを表す。また、図５からわかるように、通常レイアウトユニット５１と対称レイアウトユニット５２の各々において、インバータ対を構成する２つのインバータのレイアウトは互いに線対称にはなっていない。
【００２６】
ここで、図５のダミーメモリセルのレイアウト例では、製造プロセスのフォトエッチング工程等において不純物拡散層とゲートポリシリコン層との間で位置ずれが起こった場合、メモリセルＭＣの保持データの誤読み出しが生じる可能性があるという問題がある。
【００２７】
図６に示したように、不純物拡散層及びゲートポリシリコン層のコーナー部において、実際の出来上がり形状は丸まりを有する。このため、上述の位置ずれが起こった場合、例えば不純物拡散層に対してゲートポリシリコン層が全体的に図中左下の方向にずれた場合（図６参照）、通常レイアウトユニット５１及び対称レイアウトユニット５２において、インバータ対を構成する各インバータの間で駆動能力に差が生じる。
【００２８】
詳細には、通常レイアウトユニット５１において、左下方向の位置ずれに起因して、以下のようにインバータの特性が変化する。すなわち、左側に位置するインバータ５４では上側のトランジスタにおいてチャネル長が短くなり、下側のトラジスタにおいてチャネル長が長くなり、チャネル幅が狭くなるのに対し、右側に位置するインバータ５３では上側のトランジスタにおいてチャネル長が長くなり、下側のトランジスタにおいてチャネル幅が広くなる。
【００２９】
これに対し、対称レイアウトユニット５２においては、左下方向の位置ずれに起因して、以下のようにインバータの特性が変化する。すなわち、左側に位置するインバータ５６では上側のトランジスタにおいてチャネル幅が狭くなり、下側のトラジスタにおいてチャネル長が短くなるのに対し、右側に位置するインバータ５５では上側のトラジスタにおいてチャネル長が短くなり、チャネル幅が広くなり、下側のトランジスタにおいてチャネル長が長くなる。
【００３０】
以上のように、位置ずれにより、通常レイアウトユニット５１及び対称レイアウトユニット５２のインバータ対を構成する４つのインバータ５３〜５６の間で駆動能力が互いに異なるようになる。その結果、位置ずれに応じて、通常レイアウトユニット５１を有するダミーメモリセルＳＤＭＣ１と対称レイアウトユニット５２を有するダミーメモリセルＳＤＭＣ２の間で駆動能力に差が生じてしまう。
【００３１】
これに対応して、タイミング制御回路１２の検出対象であるダミービット線ＸＤＢＬに対する駆動能力も位置ずれに応じて変化する。それによってセルフタイミング信号ＳＬＦの活性化タイミングも位置ずれに応じて変化し、本来のタイミングよりも早くなる可能性がある。
【００３２】
一方、メモリセルアレイＭＣＡ内のメモリセルＭＣも各々のビット線ＢＬ、ＸＢＬについて、図５のダミーメモリセルＳＤＭＣ、ＬＤＭＣのレイアウト例と同様のレイアウトを有する。このため、位置ずれが起こり、読み出し時に選択されたメモリセルＭＣが通常レイアウトユニット５１と対称レイアウトユニット５２のうち、駆動能力の小さい方のレイアウトユニットを有するセルであった場合、ビット線対ＢＬ、ＸＢＬに所定の電位差が生じるタイミングは本来のタイミングよりも遅くなる可能性がある。
【００３３】
従って、位置ずれに応じて、センスアンプ起動信号ＳＡの活性化タイミングがビット線対ＢＬ、ＸＢＬに所定の電位差が生じるタイミングよりも早くなり、保持データの誤読み出しが発生する可能性がある。そこで、本発明の目的は、製造プロセスで層間の位置ずれが起こった場合でも通常メモリセルＭＣの保持データの誤読み出しを防止することが可能な半導体メモリを提供することである。
【先行技術文献】
【特許文献】
【００３４】
【特許文献１】特開２００３−３６６７８号公報
【発明の概要】
【発明が解決しようとする課題】
【００３５】
本発明の目的は、製造ばらつきなどの様々なデバイス特性の変動要因によらず、通常メモリセルＭＣの保持データの誤読み出しを確実に防止することが可能な半導体メモリを提供することである。
【課題を解決するための手段】
【００３６】
上述した目的を達成するための本発明の第１の側面によれば、複数のワード線と、複数のビット線と、前記複数のワード線と前記複数のビット線の交差位置に配置された複数のメモリセルを有するメモリセルアレイと、前記メモリセルアレイの近傍に配置され、前記メモリセルの読み出し時に内部回路の動作タイミングを決定するセルフタイミング信号を生成するセルフタイミング回路を備えた半導体メモリであって、前記セルフタイミング回路は、前記ワード線の選択に応答して選択されるダミーワード線と、前記ダミーワード線に接続され通常レイアウトユニットから構成された複数の第１のセルフタイミング用ダミーメモリセルが連続して配置された第１のダミービット線と、 前記ダミーワード線に接続され前記通常レイアウトユニットと点対称又は線対称の関係を有する対称レイアウトユニットから構成された複数の第２のセルフタイミング用ダミーメモリセルが連続して配置された第２のダミービット線と、前記第１のダミービット線及び第２のダミービット線を入力し、前記第１及び第２のダミービット線のうち電位の変化速度の遅い方のダミービット線の電位変化に基づいて、前記セルフタイミング信号を出力するタイミング制御回路とを備えたことを特徴とする。
【００３７】
上述の第１の側面により、本発明の半導体メモリでは、製造ばらつき等の理由により不純物拡散層とゲートポリシリコン層との間で位置ずれが起こった場合でも、センスアンプ起動信号ＳＡの活性化タイミングを位置ずれに応じて適切に調整することができるので、センスアンプ起動信号ＳＡの活性化タイミングが通常メモリセルＭＣのビット線対ＢＬ、ＸＢＬに所定の電位差が発生するタイミングよりも早くなるのを防止し、保持データの誤読み出しを防止することができる。
【発明の効果】
【００３８】
従って、本発明の半導体メモリでは、製造ばらつきなどの様々なデバイス特性の変動要因によらず、通常メモリセルＭＣの保持データの誤読み出しを確実に防止することが可能になる。
【図面の簡単な説明】
【００３９】
【図１】従来のセルフタイミング回路を備えたＳＲＡＭの回路構成の概略図である。
【図２】従来のセルフタイミング回路の動作を説明するための図である。
【図３】従来のセルフタイミング回路のダミービット線対に接続されるセルフタイミング用ダミーメモリセル及び負荷用ダミーメモリセルの保持データの設定パターンの例を示す図である。
【図４】従来のセルフタイミング回路を備えたＳＲＡＭの問題点を説明するための図である。
【図５】従来のセルフタイミング回路におけるダミーメモリセルのレイアウト例を示す図である。
【図６】従来のレイアウト例において不純物拡散層に対してゲートポリシリコン層が全体的に図中左下の方向にずれた場合のレイアウトを示す図である。
【図７】第１の実施の形態を示す概略構成図である。
【図８】第１の実施の形態のセルフタイミング回路内の各ダミービット線対におけるタイミング用ダミーメモリセル及び負荷用ダミーメモリセルの保持データの設定パターンを示す図である。
【図９】第１の実施の形態のタイミング制御回路の回路構成を示す概略図である。
【図１０】第１の実施の形態のタイミング制御回路の動作を説明するための図である。
【図１１】第２の実施の形態を説明するための図である。
【図１２】第３の実施の形態を説明するための図である。
【図１３】第３の実施の形態のタイミング制御回路の動作を説明するための図である。
【図１４】第４の実施の形態を示す概略構成図である。
【図１５】第４の実施の形態のタイミング制御回路の回路構成を示す概略図である。
【図１６】第４の実施の形態のタイミング制御回路の動作を説明するための図である。
【図１７】第５の実施の形態を説明するための図である。
【図１８】第６の実施の形態を説明するための図である。
【図１９】第７の実施の形態を説明するための図である。
【図２０】第８の実施の形態を説明するための図である。
【図２１】第９の実施の形態を説明するための図である。
【図２２】第１０の実施の形態を説明するための図である。
【図２３】第１１の実施の形態を示す概略構成図である。
【図２４】第１１の実施の形態のセルフタイミング回路の各ダミービット線対におけるダミーメモリセルのレイアウト例を示す図である。
【図２５】第１１の実施の形態のレイアウト例において不純物拡散層に対してゲートポリシリコン層が全体的に図中左下の方向にずれた場合のレイアウトを示す図である。
【図２６】第１１の実施の形態のレイアウト例において不純物拡散層に対してゲートポリシリコン層が全体的に図中左下の方向にずれた場合のレイアウトを示す図である。
【図２７】第１１の実施の形態のタイミング制御回路の回路構成を示す概略図である。
【図２８】第１１の実施の形態のタイミング制御回路の動作を説明するための図である。
【図２９】第１２の実施の形態を説明するための図である。
【図３０】第１２の実施の形態のセルフタイミング回路のダミービット線対におけるダミーメモリセルのレイアウト例を示す図である。
【図３１】第１２の実施の形態のレイアウト例において不純物拡散層に対してゲートポリシリコン層が全体的に図中左下の方向にずれた場合のレイアウトを示す図である。
【発明を実施するための形態】
【００４０】
以下、図面を参照して本発明の実施の形態について説明する。しかしながら、係る実施の形態が本発明の技術的範囲を限定するものではなく、本発明の技術的範囲は特許請求の範囲とその均等物に及ぶものである。
【００４１】
図７は本発明の第１の実施の形態を示す概略構成図である。図７に示したＳＲＡＭは、センスアンプ回路を起動するセンスアンプ起動信号の生成回路としてセルフタイミング回路を有するものである。図６に示したＳＲＡＭの回路構成は、図１に示した従来の回路構成に対してセルフタイミング回路１１がセルフタイミング回路６１に置き換えられている点が異なり、その他の構成については同様である。
【００４２】
図７のセルフタイミング回路６１は２組のダミービット線対ＤＢＬ１、ＸＤＢＬ１及びＤＢＬ２、ＸＤＢＬ２を有する。各々のダミービット線対は、図１のセルフタイミング回路１１と同様に、少なくとも１つのセルフタイミング用ダミーメモリセルＳＤＭＣと複数の負荷用ダミーメモリセルＬＤＭＣを有する。
【００４３】
セルフタイミング用ダミーメモリセルＳＤＭＣ及び負荷用ダミーメモリセルＬＤＭＣに保持されるデータのパターンはダミービット線対ＤＢＬ１、ＸＤＢＬ１及びＤＢＬ２、ＸＤＢＬ２の間で互いに異なる。各々のダミービット線対において、セルフタイミング用ダミーメモリセルＳＤＭＣとしては、例えば、ダミービット線上のタイミング制御回路６２から最も遠い位置から順に複数のダミーメモリセルが指定される。
【００４４】
第１のダミービット線対ＤＢＬ１、ＸＤＢＬ１のうちダミービット線ＸＤＢＬ１が検出対象のダミービット線としてタイミング制御回路６２に接続される。第２のダミービット線対ＤＢＬ２、ＸＤＢＬ２のうちダミービット線対ＸＤＢＬ２が検出対象のダミービット線としてタイミング制御回路６２に接続される。タイミング制御回路６２は、ダミービット線ＸＤＢＬ１、ＸＤＢＬ２を入力し、ダミービット線ＸＤＢＬ１、ＸＤＢＬ２の電位の検出結果に基づいてセルフタイミング信号ＳＬＦを出力する。
【００４５】
ダミービット線対ＤＢＬ１、ＸＤＢＬ１及びＤＢＬ２、ＸＤＢＬ２の各々のセルフタイミング用ダミーメモリセルＳＤＭＣは共通のダミーワード線ＤＷＬに接続される。ダミーワード線ＤＷＬの選択によりすべてのセルフタイミング用ダミーメモリセルＳＤＭＣが同時に選択される。
【００４６】
図８は、セルフタイミング回路６１内のダミービット線対ＤＢＬ１、ＸＤＢＬ１及びＤＢＬ２、ＸＤＢＬ２におけるタイミング用ダミーメモリセルＳＤＭＣ及び負荷用ダミーメモリセルＬＤＭＣの保持データの設定パターンを示す図である。
【００４７】
図８に示すように、第１のダミービット線対ＤＢＬ１、ＸＤＢＬ１における保持データの設定パターンは、図３で示した従来の設定パターンと同一である。すなわち、セルフタイミング用ダミーメモリセルＳＤＭＣ及び負荷用ダミーメモリセルＬＤＭＣとの間で、インバータ対ＩＮＶ１、ＩＮＶ２の接続ノードｎ１、ｎ２の電位を互いに逆に固定した設定パターンになっている。第１のダミービット線対ＤＢＬ１、ＸＤＢＬ１の設定パターンは、タイミング制御回路６２の検出対象であるダミービット線ＸＤＢＬ１に対して負荷用ダミーメモリセルＬＤＭＣのオフリーク電流Ｉleakによる駆動の影響が最小になるようにし、ダミービット線ＸＤＢＬ１がセルフタイミング用ダミーメモリセルＳＤＭＣのみにより駆動されるようにしたものである。
【００４８】
これに対し、第２のダミービット線対ＤＢＬ２、ＸＤＢＬ２における保持データの設定パターンは、セルフタイミング用ダミーメモリセルＳＤＭＣ及び負荷用ダミーメモリセルＬＤＭＣとの間で、インバータ対ＩＮＶ１、ＩＮＶ２の接続ノードｎ１、ｎ２の電位をすべて同一電位に固定したパターンである。第２のダミービット線対ＤＢＬ２、ＸＤＢＬ２の設定パターンは、検出対象のダミービット線ＸＤＢＬ２に対して負荷用ダミーメモリセルＬＤＭＣのオフリーク電流Ｉleakによる駆動の影響が最大になるようにし、ダミービット線ＸＤＢＬ２がセルフタイミング用ダミーメモリセルＳＤＭＣにより駆動されるとともに、すべての負荷用ダミーメモリセルＬＤＭＣのオフリーク電流Ｉleakにより駆動されるようにしたものである。
【００４９】
従って、ダミービット線ＸＤＢＬ１、ＸＤＢＬ２の間の駆動能力の差は、負荷用ダミーメモリセルＬＤＭＣのオフリーク電流Ｉleakによる駆動に起因する。ダミーワード線ＤＷＬを選択した後ダミービット線ＸＤＢＬ１、ＸＤＢＬ２の電位が所定の値になるまでの時間の差は、負荷用ダミーメモリセルＬＤＭＣのオフリーク電流Ｉleakの電流量に依存して変化する。
【００５０】
図９はタイミング制御回路６２の回路構成を示す概略図である。図９に示すように、タイミング制御回路６２は遅延制御部８１、インバータ８２及び遅延制御信号生成部８３を有する。
【００５１】
遅延制御信号生成部８３はインバータ８４、インバータ８５及びＥＸＯＲ回路８６を有する。インバータ８４、８５は例えば同一のしきい値電圧を有する。インバータ８４はダミービット線ＸＤＢＬ１を入力し、ダミービット線ＸＤＢＬ１の電位が所定のしきい値電圧より小さくなったことに応答してＨレベルの信号をＥＸＯＲ回路８６へ出力する。インバータ８５はダミービット線ＸＤＢＬ２を入力し、ダミービット線ＸＤＢＬ２の電位が上記しきい値電圧より小さくなったことに応答してＨレベルの信号をＥＸＯＲ回路８６へ出力する。ＥＸＯＲ回路８６はインバータ８４、８５の出力信号を入力し、２つの出力信号の排他的論理和をとることにより遅延制御信号ＤＣＮＴを生成する。
【００５２】
遅延制御部８１はトランスファースイッチ８７とインバータ８８を有する。トランスファースイッチ８７はソース及びドレインを相互接続させたＰＭＯＳトランジスタとＮＭＯＳトランジスタからなり、ダミービット線ＸＤＢＬ１とインバータ８２の入力ノードを接続する。ＰＭＯＳトランジスタのゲートには遅延制御信号生成部８３からの遅延制御信号ＤＣＮＴがそのまま供給され、ＮＭＯＳトランジスタのゲートには遅延制御信号ＤＣＮＴがインバータ８８を介して供給される。遅延制御部８１はダミービット線ＸＤＢＬ１及び遅延制御信号ＤＣＮＴを入力し、ダミービット線ＸＤＢＬ１の電位を遅延制御信号ＤＣＮＴに基づいて所定の時間だけ遅延させて、インバータ８２の入力ノードへ出力する。
【００５３】
インバータ８２は遅延制御部８１からの出力信号を入力し、その出力信号の電位が所定の値よりも小さくなったことに応答してセルフタイミング信号ＳＬＦを活性化させる。
【００５４】
以下にタイミング制御回路６２の動作を図１０を用いて説明する。メモリセルアレイＭＣＡ内の所定のワード線ＷＬが選択され、これに応答してダミーワード線ＤＷＬが選択されると、ダミービット線ＸＤＢＬ１、ＸＤＢＬ２の電位はそれぞれプリチャージレベル（Ｈレベル）よりＬレベルに引き下げられる。
【００５５】
ここで、上述したように、ダミービット線ＸＤＢＬ１、ＸＤＢＬ２に対する駆動能力の間には負荷用ダミーメモリセルＬＤＭＣのオフリーク電流Ｉleakによる駆動に起因する差があり、ダミービット線ＸＤＢＬ２の電位の低下速度はダミービット線ＸＤＢＬ１のそれよりもオフリーク電流Ｉleakの電流量に対応する分だけ速くなる。
【００５６】
このため、インバータ８５の出力信号がＨレベルになるタイミングｔ１はインバータ８４の出力信号がＨレベルになるタイミングｔ２よりもオフリーク電流Ｉleakの電流量に対応する期間だけ早くなる。従って、ＥＸＯＲ回路８６が生成する遅延制御信号ＤＣＮＴは、オフリーク電流Ｉleakの電流量に依存する長さのＨレベル期間Δｔを有する。Ｈレベル期間Δｔはオフリーク電流Ｉleakの電流量が増加するに従って長くなる。
【００５７】
遅延制御部８１のトランスファースイッチ８７は上記Ｈレベル期間Δｔを有する遅延制御信号ＤＣＮＴを受けて動作し、Ｈレベル期間Δｔの間はオンし、Ｈレベル期間Δｔ以外の期間はオフする。このため、インバータ８２の入力ノードｎ３の電位変化は以下のようになる。
【００５８】
タイミングｔ１より以前の期間では、トランスファースイッチ８７はオンするため、入力ノードｎ３の電位はダミービット線ＸＤＢＬ１の電位の低下に追従してプリチャージレベル（Ｈレベル）よりＬレベルに引き下げられる。タイミングｔ１からタイミングｔ２までの期間（Ｈレベル期間Δｔ）では、トランスファースイッチ８７はオフするため、入力ノードｎ３の電位はダミービット線ＸＤＢＬ１の電位の低下に追従せず、タイミングｔ１における電位のまま保持される。タイミングｔ２以降の期間では、トランスファースイッチ８７はオンするので、入力ノードｎ３の電位は再びダミービット線ＸＤＢＬ１の電位の低下に追従して変化し、タイミングｔ１における電位からＬレベルに引き下げられる。
【００５９】
インバータ８２は入力ノードｎ３の電位がしきい値電圧よりも小さくなったタイミングｔ３でセルフタイミング信号ＳＬＦを活性化させて出力する。インバータ８２のしきい値電圧はインバータ８４、８５のしきい値電圧よりも小さく設定しておくことが望ましい。
【００６０】
図１０からわかるように、タイミングｔ２以降の入力ノードｎ３の電位変化の波形は、タイミングｔ１以降のダミービット線ＸＤＢＬ１の電位変化の波形を上記Ｈレベル期間Δｔだけずらしたものになる。このため、タイミング制御回路６２におけるセルフタイミング信号ＳＬＦの活性化タイミングｔ３は、ダミービット線ＸＤＢＬ１の電位から直接決定した従来の場合の活性化タイミングｔ４に比べて上記Ｈレベル期間Δｔだけ遅延させたものになる。
【００６１】
上述のようにＨレベル期間Δｔはオフリーク電流Ｉleakの電流量が増加するに従って長くなるので、セルフタイミング回路６１はセルフタイミング信号ＳＬＦの活性化タイミングを負荷用ダミーメモリセルＬＤＭＣのオフリーク電流Ｉleakの電流量に応じた期間だけ遅延させ、オフリーク電流Ｉleakの電流量が増加するに従ってセルフタイミング信号ＳＬＦの活性化タイミングの遅延量も増加させることができる。
【００６２】
従って、本発明の第１の実施の形態では、図１０に示したように、周囲の温度変化等の理由によりオフリーク電流Ｉleakが増加した場合でも、センスアンプ起動信号ＳＡの活性化タイミングをオフリーク電流Ｉleakの電流量に応じた期間だけ遅延させることができるので、センスアンプ起動信号ＳＡの活性化タイミングが通常メモリセルＭＣのビット線対ＢＬ、ＸＢＬに所定の電位差が発生するタイミングよりも早くなるのを防止し、保持データの誤読み出しを防止することができる。
【００６３】
次に、本発明の第２の実施の形態を図１１を用いて説明する。本発明の第２の実施の形態の回路構成は、図７に示した第１の実施の形態の回路構成に対してタイミング制御回路６２がタイミング制御回路１０１に置き換えられている点が異なる。その他の構成については同様であるので説明は省略する。図１１に第２の実施の形態におけるタイミング制御回路１０１の回路構成を示す。
【００６４】
図１１に示すように、タイミング制御回路１０１は図９のタイミング制御回路６２において遅延制御部８１が遅延制御部１０２に置き換えられている点が異なる。その他の構成については同様であり、説明は省略する。
【００６５】
遅延制御部１０２はスイッチトランジスタ１０３、付加容量１０４及びインバータ１０５を有する。インバータ８２の入力ノードｎ３とグランドＶＳＳの間に、スイッチトランジスタ１０３と付加容量１０４が直列に接続される。スイッチトランジスタ１０３はソース及びドレインを相互接続させたＰＭＯＳトランジスタとＮＭＯＳトランジスタからなり、ＰＭＯＳトランジスタのゲートには遅延制御信号生成部８３からの遅延制御信号ＤＣＮＴがインバータ１０５を介して供給され、ＮＭＯＳトランジスタのゲートには遅延制御信号ＤＣＮＴがそのまま供給される。
【００６６】
遅延制御部１０２はダミービット線ＸＤＢＬ１及び遅延制御信号ＤＣＮＴを入力し、ダミービット線ＸＤＢＬ１の電位を遅延制御信号ＤＣＮＴに基づいて所定の時間だけ遅延させて、インバータ８２の入力ノードｎ３へ出力する。以下に遅延制御部１０２の動作を説明する。
【００６７】
スイッチトランジスタ１０３は、遅延制御信号ＤＣＮＴに応答して図１０のＨレベル期間Δｔの間のみオンし、入力ノードｎ３に付加容量１０４を接続する。このため、入力ノードｎ３における配線容量は、上記Ｈレベル期間Δｔ（タイミングｔ１からタイミングｔ２までの期間）の間のみ寄生容量に付加容量１０４を加えたものとなり、タイミングｔ１以前及びタイミングｔ２以降の期間のそれに比べて大きく増加する。これに対応して、上記入力ノードｎ３の電位の低下速度はタイミングｔ１からタイミングｔ２までの期間のみ、タイミングｔ１以前及びタイミングｔ２以降の期間のそれに比べて大きく低下する。
【００６８】
このため、タイミングｔ１からタイミングｔ２までの期間、入力ノードｎ３の電位のタイミングｔ１における電位からの低下量を少なくすることができ、それによって入力ノードｎ３の電位をおおよそタイミングｔ１における電位のまま保持することができる。従って、タイミング制御回路１０１における入力ノードｎ３の電位変化は図１０に示したタイミング制御回路６２の場合のそれと同様のものになる。
【００６９】
従って、本発明の第２の実施の形態では、第１の実施の形態の場合と同様に、オフリーク電流Ｉleakが増加した場合でも、センスアンプ起動信号ＳＡの活性化タイミングをオフリーク電流Ｉleakの電流量に応じた期間だけ遅延させることができるので、通常メモリセルＭＣの保持データの誤読み出しを防止することができる。
【００７０】
尚、付加容量１０４の容量値は、ダミービット線ＸＤＢＬ１に対する駆動能力や入力ノードｎ３の寄生容量の大きさに応じて、タイミングｔ１からタイミングｔ２までの期間における、入力ノードｎ３の電位のタイミングｔ１における電位からの低下量が十分に少なくなるように設定すればよい。
【００７１】
次に、本発明の第３の実施の形態を図１２を用いて説明する。本発明の第３の実施の形態の回路構成は、図７に示した第１の実施の形態の回路構成に対して、タイミング制御回路６２がタイミング制御回路１１１に置き換えられている点が異なる。その他の構成については同様であるので説明は省略する。図１２に第３の実施の形態におけるタイミング制御回路１１１の回路構成を示す。
【００７２】
図１２に示すように、タイミング制御回路１１１は図９のタイミング制御回路６２において遅延制御部８１が遅延制御部１１２に置き換えられている点が異なる。また、タイミング制御回路１１１のインバータ８２はタイミング制御回路６２とは異なり遅延制御部１１２内に含まれる。その他の構成については同様であり、説明は省略する。
【００７３】
遅延制御部１１２はインバータ８２、インバータ列１１３、トランスファースイッチ１１４及びインバータ１１５を有する。ダミービット線ＸＤＢＬ１とセルフタイミング信号ＳＬＦの出力ノードｎ４の間にインバータ列１１３に接続される。インバータ列１１３に並列に、ダミービット線ＸＤＢＬ１とセルフタイミング信号ＳＬＦの出力ノードｎ４の間にインバータ８２及びトランスファースイッチ１１４が直列に接続される。
【００７４】
トランスファースイッチ１１４はソース及びドレインを相互接続させたＰＭＯＳトランジスタとＮＭＯＳトランジスタからなり、ＰＭＯＳトランジスタのゲートには遅延制御信号生成部８３からの遅延制御信号ＤＣＮＴがそのまま供給され、ＮＭＯＳトランジスタのゲートには遅延制御信号ＤＣＮＴがインバータ１１５を介して供給される。インバータ列１１３は複数のインバータが直列接続されて構成されており、奇数個のインバータから構成される。インバータ８２及びインバータ列を構成する各インバータのしきい値電圧はインバータ８４、８５のしきい値電圧よりも小さく設定しておくことが望ましい。
【００７５】
トランスファースイッチ１１４は遅延制御信号ＤＣＮＴに応答して動作し、図１０のＨレベル期間Δｔの間のみオフする。このため、上記Ｈレベル期間Δｔ（タイミングｔ１からタイミングｔ２までの期間）の間のみ、インバータ８２の出力ノードとセルフタイミング信号の出力ノードｎ４とが非導通になり、タイミングｔ１以前及びタイミングｔ２以降の期間では導通状態になる。
【００７６】
遅延制御部１１２はダミービット線ＸＤＢＬ１及び遅延制御信号ＤＣＮＴを入力し、セルフタイミング信号ＳＬＦをダミービット線ＸＤＢＬ１の電位と遅延制御信号ＤＣＮＴに基づいて所定の時間だけ遅延させて出力する。以下にタイミング制御回路１１１の動作を図１３を用いて説明する。
【００７７】
タイミングｔ１以前の期間では、インバータ８２及びインバータ列１１３の入力ノードｎ５の電位はダミービット線ＸＤＢＬ１の電位の低下に追従してプリチャージレベル（Ｈレベル）よりＬレベルに引き下げられる。インバータ８２は入力ノードｎ５の電位がしきい値よりも小さくなったタイミングｔ５で出力電圧をＬレベルからＨレベルに遷移させて、トランスファースイッチ１１４に出力する。インバータ列１１３は、複数のインバータの動作時間に対応する期間だけタイミングｔ５よりも遅れてタイミングｔ６で出力電圧をＬレベルからＨレベルに遷移させて、セルフタイミング信号の出力ノードｎ４へ出力する。タイミングｔ５とタイミングｔ６の間の遅延時間はインバータ列１１３を構成するインバータの個数や能力を調整することにより調整することができる。
【００７８】
ここで、図１０に示した遅延制御信号ＤＣＮＴの立ち下がりタイミングｔ２と上記したタイミングｔ５、ｔ６の間の位置関係に従って場合分けをして、セルフタイミング信号ＳＬＦの出力に関する遅延制御部１１２の動作を説明する。
【００７９】
（１）タイミングｔ２がタイミングｔ５よりも早いとき、
トランスファースイッチ１１４はタイミングｔ１でいったんオフした後、インバータ８２がＨレベルを出力するタイミングｔ５よりも前のタイミングｔ２で再度オンする。すなわち、タイミングｔ５ではトランスファースイッチ１１４は導通状態に保持されている。
このため、インバータ８２はタイミングｔ５でセルフタイミング信号の出力ノードｎ４の電位をＬレベルからＨレベルに遷移させる。それによってセルフタイミング信号ＳＬＦはタイミングｔ５で活性化される。
【００８０】
（２）タイミングｔ２がタイミングｔ６よりも遅いとき、
トランスファースイッチ１１４はタイミングｔ１でオフした後、インバータ列１１３がＨレベルを出力するタイミングｔ６よりも後のタイミングｔ２で再度オンする。すなわち、タイミングｔ５及びタイミングｔ６の双方においてトランスファースイッチ１１４は非導通状態に保持されている。
このため、インバータ８２はタイミングｔ５からタイミングｔ６までの期間でＨレベルをセルフタイミング信号の出力ノードｎ４に出力することができず、セルフタイミング信号の出力ノードｎ４の電位はタイミングｔ６においてインバータ列１１３によってＬレベルからＨレベルに遷移させられる。それによってセルフタイミング信号ＳＬＦはタイミングｔ６で活性化される。
【００８１】
（３）タイミングｔ２がタイミングｔ５より遅くタイミングｔ６より早いとき、
トランスファースイッチ１１４はタイミングｔ１でオフした後、インバータ８２がＨレベルを出力するタイミングｔ５よりも後で、かつインバータ列１１３がＨレベルを出力するタイミングｔ６よりも前のタイミングｔ２で再度オンする。すなわち、トランスファースイッチ１１４はタイミングｔ５では非導通状態に保持される一方、タイミングｔ５とタイミングｔ６の間のタイミングｔ２で導通状態になり、タイミングｔ６では導通状態に保持される。
このため、インバータ８２はタイミングｔ５でＨレベルをセルフタイミング信号の出力ノードｎ４に出力することができない。その代わりに、インバータ８２はタイミングｔ５とタイミングｔ６の間のタイミングｔ２でセルフタイミング信号の出力ノードｎ４の電位をＬレベルからＨレベルに遷移させる。それによってセルフタイミング信号ＳＬＦはタイミングｔ２で活性化される。
【００８２】
以上のように、タイミング制御回路１１１は遅延制御信号ＤＣＮＴの立ち下がりタイミングｔ２に応じてセルフタイミング信号ＳＬＦの活性化タイミングをタイミングｔ５からタイミングｔ６の間で変化させ、タイミングｔ２が遅くなるに従ってセルフタイミング信号ＳＬＦの活性化タイミングも遅延させる。
【００８３】
遅延制御信号ＤＣＮＴの立ち下がりタイミングｔ２は負荷用ダミーメモリセルＬＤＭＣのオフリーク電流Ｉleakの電流量が増加するに従って遅くなるので、セルフタイミング回路はセルフタイミング信号ＳＬＦの活性化タイミングをオフリーク電流Ｉleak電流量に応じた期間だけ遅延させ、オフリーク電流Ｉleakの電流量が増加するに従ってセルフタイミング信号ＳＬＦの活性化タイミングの遅延量も増加させることができる。
【００８４】
従って、本発明の第３の実施の形態では、オフリーク電流Ｉleakが増加した場合でも、センスアンプ起動信号ＳＡの活性化タイミングをオフリーク電流Ｉleakの電流量に応じた期間だけ遅延させることができるので、通常メモリセルＭＣの保持データの誤読み出しを防止することができる。
【００８５】
尚、上述の第３の実施の形態では、ダミービット線ＸＤＢＬ１とセルフタイミング信号ＳＬＦの出力ノードｎ４の間に、単一のインバータ８２と３つのインバータを直列接続させたインバータ列１３を並列に設けた例を示したが、この構成に限定されることはなく、直列接続させたインバータの数の異なる２つのインバータ列を並列に設けた構成であればよい。また代わりに、駆動能力が異なり、同一の入力信号に対して異なるタイミングで信号出力を行う２つのインバータを並列に設けるようにしてもよい。
【００８６】
また、上述の第１乃至第３の実施の形態では、トランスファースイッチ及びスイッチトランジスタをソース及びドレインを相互接続させたＰＭＯＳトランジスタとＮＭＯＳトランジスタにより構成したが、これに限定されることはなく、例えばＰＭＯＳトランジスタまたはＮＭＯＳトランジスタ単体により構成するようにしてもよい。
【００８７】
また、上述の第１乃至第３の実施の形態では、ダミービット線対ＤＢＬ、ＸＤＢＬを２組設け、各組のダミービット線ＸＤＢＬから遅延制御信号ＤＣＮＴを生成するように構成したが、これに限定されることはなく、３組以上のダミービット線対ＤＢＬ、ＸＤＢＬを設け、各組のダミービット線ＸＤＢＬから遅延制御信号ＤＣＮＴを生成するように構成してもよい。
【００８８】
この場合、例えば、複数のダミービット線対を２つのグループに分け、第１のグループでは上記第１のダミービット線対ＤＢＬ１、ＸＤＢＬ１と同様の設定パターンでデータを保持するようにし、第２のグループでは上記第２のダミービット線対ＤＢＬ２、ＸＤＢＬ２と同様の設定パターンでデータを保持するように構成する。その上で、第２のグループに属するダミービット線のうち電位の低下速度が最も速いダミービット線ＸＤＢＬの電位に基づいて遅延制御信号ＤＣＮＴをＨレベルに遷移させ、第１のグループに属するダミービット線のうち電位の低下速度が最も遅いダミービット線ＸＤＢＬの電位に基づいて遅延制御信号ＤＣＮＴをレベルに遷移させるようにすればよい。
【００８９】
図１４は第４の実施の形態を示す概略構成図である。図１４に示したＳＲＡＭは、センスアンプ回路を起動するセンスアンプ起動信号の生成回路としてセルフタイミング回路を有するものである。図１４に示したＳＲＡＭの回路構成は、図１に示した従来の回路構成に対してセルフタイミング回路１１がセルフタイミング回路１３１に置き換えられている点が異なり、その他の構成については同様である。
【００９０】
図１４のセルフタイミング回路１３１は、図１のセルフタイミング回路１１と同様に、ダミービット線対ＤＢＬ、ＸＤＢＬを有する。ダミービット線対ＤＢＬ、ＸＤＢＬは、少なくとも１つのセルフタイミング用ダミーメモリセルＳＤＭＣと複数の負荷用ダミーメモリセルＬＤＭＣを有する。セルフタイミング用ダミーメモリセルＳＤＭＣとしては、例えば、ダミービット線上のタイミング制御回路１３２から最も遠い位置から順に複数のダミーメモリセルが指定される。ダミービット線対ＤＢＬ、ＸＤＢＬはそれぞれタイミング制御回路１３２に接続される。
【００９１】
タイミング制御回路１３２は、ダミービット線対ＤＢＬ、ＸＤＢＬを入力し、ダミービット線対ＤＢＬ、ＸＤＢＬの電位の検出結果に基づいてセルフタイミング信号ＳＬＦを出力する。ダミービット線対ＤＢＬ、ＸＤＢＬの各セルフタイミング用ダミーメモリセルＳＤＭＣは共通のダミーワード線ＤＷＬに接続される。ダミーワード線ＤＷＬの選択により、すべてのセルフタイミング用ダミーメモリセルＳＤＭＣが同時に選択される。
【００９２】
タイミング用ダミーメモリセルＳＤＭＣ及び負荷用ダミーメモリセルＬＤＭＣの保持データの設定パターンは図３で示した従来の設定パターンと同一である。すなわち、セルフタイミング用ダミーメモリセルＳＤＭＣ及び負荷用ダミーメモリセルＬＤＭＣとの間で、インバータ対ＩＮＶ１、ＩＮＶ２の接続ノードｎ１、ｎ２の電位を互いに逆に固定した設定パターンになっている。
【００９３】
これらの設定パターンは、ダミービット線ＸＤＢＬに対して負荷用ダミーメモリセルＬＤＭＣのオフリーク電流Ｉleakによる駆動の影響が最小になるようにし、ダミービット線ＸＤＢＬがセルフタイミング用ダミーメモリセルＳＤＭＣのみにより駆動されるようにするとともに、ダミービット線ＤＢＬがすべての負荷用ダミーメモリセルＬＤＭＣのオフリーク電流Ｉleakにより駆動されるようにしたものである。
【００９４】
図１５はタイミング制御回路１３２の回路構成を示す概略図である。図１５に示すように、タイミング制御回路１３２は遅延制御部１４１及びインバータ列１４２を有し、ダミービット線ＸＤＢＬとセルフタイミング信号ＳＬＦの出力ノードｎ６の間に遅延制御部１４１とインバータ列１４２が直列接続された構造を有する。
【００９５】
遅延制御部１４１はソース及びドレインを相互接続させたＰＭＯＳトランジスタ１４３及びＮＭＯＳトランジスタ１４４から構成されたトランスファーゲートを有する。ＰＭＯＳトランジスタ１４３はゲートがグランドＶＳＳに接続され、常にオンされる。ＮＭＯＳトランジスタ１４４のゲートはダミービット線ＤＢＬに接続される。遅延制御部１４１はダミービット線ＢＤＬ、ＸＤＢＬを入力し、ダミービット線ＸＤＢＬの電位をダミービット線ＤＢＬの電位に基づいて所定の時間だけ遅延させて、インバータ列１４２の入力ノードへ出力する。
【００９６】
インバータ列１４２は複数のインバータが直列接続されて構成される。インバータ列１４２は遅延制御部１４１からの出力信号を入力し、その出力信号の電位が所定の値よりも小さくなったことに応答してセルフタイミング信号ＳＬＦを活性化させる。
【００９７】
以下にタイミング制御回路１３２の動作を図１６を用いて説明する。メモリセルアレイＭＣＡ内の所定のワード線ＷＬが選択され、これに応答してダミーワード線ＤＷＬが選択されると、ダミービット線ＸＤＢＬの電位はセルフタイミング用ダミーメモリセルＳＤＭＣにより駆動されて、プリチャージレベル（Ｈレベル）よりＬレベルに引き下げられる。
【００９８】
同時に、ダミービット線ＤＢＬもすべての負荷用ダミーメモリセルＬＤＭＣのオフリーク電流Ｉleakにより駆動されて、プリチャージレベル（Ｈレベル）よりＬレベルに引き下げられる。ダミービット線ＤＢＬのプリチャージレベルからの電位の低下量は負荷用ダミーメモリセルＬＤＭＣのオフリーク電流Ｉleakの電流量に依存して変化する。オフリーク電流Ｉleakの電流量が増加すると、これに従ってダミービット線ＤＢＬの電位の低下量も増加する。
【００９９】
ここで、上述のように、遅延制御部１４１を構成するＮＭＯＳトランジスタ１４４のゲートにはダミービット線ＤＢＬの電位が入力される。このため、ＮＭＯＳトランジスタ１４４のオン抵抗値はダミービット線ＤＢＬの電位に応じて変化し、ダミービット線ＤＢＬのプリチャージレベルからの電位の低下量が増加するに従って増加する。
【０１００】
それによって、遅延制御部１４１におけるオン抵抗値はダミービット線ＤＢＬの電位の低下量が増加するに従って増加する。これに対応して遅延制御部１４１における信号の遅延量もダミービット線ＤＢＬの電位の低下量が増加するに従って増加する。ダミービット線ＤＢＬの電位の低下量はオフリーク電流Ｉleakの電流量に対応するので、遅延制御部１４１における信号の遅延量は負荷用ダミーメモリセルＬＤＭＣのオフリーク電流Ｉleakの電流量に依存して変化し、オフリーク電流Ｉleakの電流量が増加するに従って増加する。
【０１０１】
従って、遅延制御部１４１は入力したダミービット線ＸＤＢＬの電位をオフリーク電流Ｉleakの電流量に応じた時間Δｔだけ遅延させて、インバータ列１４２へ出力する。インバータ列１４２は遅延制御部１４１によって遅延されたダミービット線ＤＢＬの電位を入力し、その電位が所定のしきい値電圧よりも小さくなったことに応答してセルフタイミング信号ＳＬＦを活性化させる。
【０１０２】
このため、セルフタイミング回路１３１はセルフタイミング信号ＳＬＦの活性化タイミングを負荷用ダミーメモリセルＬＤＭＣのオフリーク電流Ｉleakの電流量に応じた時間Δｔだけ遅延させ、オフリーク電流Ｉleakの電流量が増加するに従ってセルフタイミング信号ＳＬＦの活性化タイミングの遅延量も増加させることができる。
【０１０３】
従って、本発明の第４の実施の形態では、周囲の温度変化等の理由によりオフリーク電流Ｉleakが増加した場合でも、センスアンプ起動信号ＳＡの活性化タイミングをオフリーク電流Ｉleakの電流量に応じた期間だけ遅延させることができるので、センスアンプ起動信号ＳＡの活性化タイミングが通常メモリセルＭＣのビット線対ＢＬ、ＸＢＬに所定の電位差が発生するタイミングよりも早くなるのを防止し、保持データの誤読み出しを防止することができる。
【０１０４】
次に、本発明の第５の実施の形態を図１７を用いて説明する。本発明の第５の実施の形態の回路構成は、図１４に示した第４の実施の形態の回路構成に対して、タイミング制御回路１３２がタイミング制御回路１６１または１６２に置き換えられている点が異なる。その他の構成については同様であるので説明は省略する。図１７（ａ）に第５の実施の形態におけるタイミング制御回路１６１の回路構成を示す。図１７（ｂ）に第５の実施の形態におけるタイミング制御回路１６２の回路構成を示す。
【０１０５】
図１７（ａ）に示すように、タイミング制御回路１６１はダミービット線ＸＤＢＬとセルフタイミング信号の出力ノードｎ６の間に複数のインバータからなるインバータ列１６４が設けられ、さらにインバータ列１６４を構成するインバータの間に遅延制御部１６３が挿入された構造を有する。
【０１０６】
遅延制御部１６３はソース及びドレインを相互接続させたＰＭＯＳトランジスタ及びＮＭＯＳトランジスタから構成されたトランスファーゲートを複数個直列に接続させた構造を有する。各々のトランスファーゲートにおいて、ＰＭＯＳトランジスタのゲートはグランドＶＳＳに接続され、ＮＭＯＳトランジスタのゲートはダミービット線ＤＢＬに接続される。各々のトランスファーゲートの構造は図１４の遅延制御部１４１におけるトランスファーゲートのそれと同様である。
【０１０７】
図１７（ｂ）に示すように、タイミング制御回路１６２はダミービット線ＸＤＢＬとセルフタイミング信号の出力ノードｎ６の間に複数のインバータからなるインバータ列１６５が設けられ、さらにインバータ列１６５を構成する各インバータの間に遅延制御部１６６を構成するトランスファーゲートがそれぞれ挿入された構造を有する。
【０１０８】
遅延制御部１６６はソース及びドレインを相互接続させたＰＭＯＳトランジスタ及びＮＭＯＳトランジスタから構成された複数のトランスファーゲートを有する。各々のトランスファーゲートにおいて、ＰＭＯＳトランジスタのゲートはグランドＶＳＳに接続され、ＮＭＯＳトランジスタのゲートはダミービット線ＤＢＬに接続される。各々のトランスファーゲートの構造は図１５の遅延制御部１４１におけるトランスファーゲートのそれと同様である。
【０１０９】
インバータ列１６４、１６５はそれぞれダミービット線ＸＤＢＬを入力し、ダミービット線ＸＤＢＬの電位が所定の値よりも小さくなったことに応答してセルフタイミング信号ＳＬＦを活性化させる。
【０１１０】
ここで、上述のように、インバータ列１６４、１６５のインバータ間にはそれぞれ遅延制御部１６３、１６６を構成するトランスファーゲートが挿入されている。このため、インバータ列１６４、１６５によるセルフタイミング信号ＳＬＦの活性化タイミングは遅延制御部１６３、１６６によってダミービット線ＤＢＬの電位に基づいて所定の時間だけ遅延させられる。
【０１１１】
遅延制御部１６３、１６６のトランスファーゲートはそれぞれ図１５の遅延制御部１４１と同様に、負荷用ダミーメモリセルＬＤＭＣのオフリーク電流Ｉleakの電流量に応じた時間だけ信号を遅延させる。更に、遅延制御部１６３、１６６では、複数のトランスファーゲートにより構成されるため、オフリーク電流Ｉleakの電流量が信号の遅延量に与える影響が強調される。このため、オフリーク電流Ｉleakの同一の電流量に対する遅延制御部１６３、１６６の信号の遅延量は、遅延制御回路１４１のそれに比べてより大きなものになる。
【０１１２】
従って、タイミング制御回路１６１、１６２はそれぞれ負荷用ダミーメモリセルＬＤＭＣのオフリーク電流Ｉleakの同一の電流量に対して、セルフタイミング信号ＳＬＦの活性化タイミングの遅延量をタイミング制御回路１３２と比べてより大きなものにすることができる。それによって、オフリーク電流Ｉleakが増加した場合でも、通常メモリセルＭＣのビット線対ＢＬ、ＸＢＬに所定の電位差が発生するタイミングに対するセルフタイミング信号ＳＬＦの活性化タイミングのマージンを増加させることができる。
【０１１３】
従って、本発明の第５の実施の形態では、オフリーク電流Ｉleakが増加した場合でも、センスアンプ起動信号ＳＡの活性化タイミングをオフリーク電流Ｉleakの電流量に応じた期間だけ遅延させることができるとともに、センスアンプ起動信号ＳＡの活性化タイミングの遅延量をより大きくすることができるので、通常メモリセルＭＣの保持データの読み出しマージンを増加させ、誤読み出しをより確実に防止することが可能になる。
【０１１４】
次に、本発明の第６の実施の形態を図１８を用いて説明する。本発明の第６の実施の形態の回路構成は、図１４に示した第４の実施の形態の回路構成に対して、タイミング制御回路１３２がタイミング制御回路１７１に置き換えられている点が異なる。その他の構成については同様であるので説明は省略する。
【０１１５】
図１８に第６の実施の形態におけるタイミング制御回路１７１の回路構成を示す。タイミング制御回路１７１は遅延制御部１７２及びインバータ列１７３を有し、ダミービット線ＸＤＢＬとセルフタイミング信号ＳＬＦの出力ノードｎ６の間に遅延制御部１７２とインバータ列１７３が直列接続された構造を有する。
【０１１６】
遅延制御部１７２は電源電圧ＶＤＤとグランドＶＳＳの間にＰＭＯＳトランジスタ１７４、ＮＭＯＳトランジスタ１７５及びＮＭＯＳトランジスタ１７６が直列接続されたインバータ構造を有する。ＰＭＯＳトランジスタ１７４及びＮＭＯＳトランジスタ１７５のゲートはともにダミービット線ＸＤＢＬに接続される。ＮＭＯＳトランジスタ１７６のゲートはダミービット線ＤＢＬに接続される。遅延制御部１７２はダミービット線ＢＤＬ、ＸＤＢＬを入力し、ダミービット線ＸＤＢＬの電位が所定の値よりも小さくなったことに応答して動作し、セルフタイミング信号ＳＬＦをダミービット線ＤＢＬの電位に基づいて所定の時間だけ遅延させて活性化させる。
【０１１７】
セルフタイミング信号ＳＬＦはインバータ列１７３の入力ノードに出力される。インバータ列１７３は複数のインバータが直列接続されて構成される。インバータ列１７３は遅延制御部１７２からの出力信号をバッファリングしてセルフタイミング信号ＳＬＦをセルフタイミング信号の出力ノードｎ６へ出力する。
【０１１８】
以下にタイミング制御回路１７１の動作を説明する。遅延制御部１７２では、ＰＭＯＳトランジスタ１７４とＮＭＯＳトランジスタ１７５によってダミービット線ＸＤＢＬを入力とするインバータ回路が構成される。更に、インバータ回路にいて、ＮＭＯＳトランジスタ１７５とグランドＶＳＳの間にゲートでダミービット線ＤＢＬを受けるＮＭＯＳトランジスタ１７６が設けられる。遅延制御部１７２におけるインバータ回路の駆動能力はＮＭＯＳトランジスタ１７６のオン抵抗値に依存して変化し、ＮＭＯＳトランジスタ１７６のオン抵抗値が増加するに従って小さくなる。
【０１１９】
ＮＭＯＳトランジスタ１７６のオン抵抗値はダミービット線ＤＢＬの電位に応じて変化し、ダミービット線ＤＢＬのプリチャージレベルからの電位の低下量が増加するに従って増加する。このため、遅延制御部１７２におけるインバータ回路の駆動能力はダミービット線ＤＢＬの電位に応じて変化し、ダミービット線ＤＢＬのプリチャージレベルからの電位の低下量が増加するに従って小さくなる。
【０１２０】
これに対応して、遅延制御部１７２における信号の遅延量はダミービット線ＤＢＬの電位の低下量が増加するに従って増加する。ダミービット線ＤＢＬの電位の低下量はオフリーク電流Ｉleakの電流量に対応するので、遅延制御部１７２における信号の遅延量は負荷用ダミーメモリセルＬＤＭＣのオフリーク電流Ｉleakの電流量に依存して変化し、オフリーク電流Ｉleakの電流量が増加するに従って増加することになる。従って、遅延制御部１７２は、入力したダミービット線ＸＤＢＬの電位が所定のしきい値電圧よりも小さくなったタイミングからオフリーク電流Ｉleakの電流量に対応する時間だけ遅延させたタイミングで、セルフタイミング信号ＳＬＦを活性化させて出力する。
【０１２１】
このため、タイミング制御回路１７１はセルフタイミング信号ＳＬＦの活性化タイミングを負荷用ダミーメモリセルＬＤＭＣのオフリーク電流Ｉleakの電流量に応じた時間だけ遅延させ、オフリーク電流Ｉleakの電流量が増加するに従ってセルフタイミング信号ＳＬＦの活性化タイミングの遅延量も増加させることができる。
【０１２２】
従って、本発明の第６の実施の形態では、オフリーク電流Ｉleakが増加した場合でも、センスアンプ起動信号ＳＡの活性化タイミングをオフリーク電流Ｉleakの電流量に応じた期間だけ遅延させることができるので、センスアンプ起動信号ＳＡの活性化タイミングが通常メモリセルＭＣのビット線対ＢＬ、ＸＢＬに所定の電位差が発生するタイミングよりも早くなるのを防止し、保持データの誤読み出しを防止することができる。
【０１２３】
次に、本発明の第７の実施の形態を図１９を用いて説明する。本発明の第７の実施の形態の回路構成は、図１８に示した第６の実施の形態の回路構成に対して、タイミング制御回路１７１がタイミング制御回路１８１、１８２に置き換えられている点が異なる。その他の構成については同様であるので説明は省略する。図１９（ａ）に第７の実施の形態におけるタイミング制御回路１８１の回路構成を示す。図１９（ｂ）に第７の実施の形態におけるタイミング制御回路１８２の回路構成を示す。
【０１２４】
図１９（ａ）に示すように、タイミング制御回路１８１は遅延制御部１８３を有する。遅延制御部１８３はダミービット線ＸＤＢＬとセルフタイミング信号の出力ノードｎ６の間に複数のインバータ回路を直列接続させた構造を有する。各々のインバータ回路は図１８の遅延制御部１７２のそれと同様の構造を有する。各々のインバータ回路においてＮＭＯＳトランジスタ１８５のゲートにはダミービット線ＤＢＬが接続される。
【０１２５】
図１９（ｂ）に示すように、タイミング制御回路１８２は遅延制御部１８４を有する。遅延制御部１８４はダミービット線ＸＤＢＬとセルフタイミング信号の出力ノードｎ６の間に複数のインバータ回路を直列接続させた構造を有する。このインバータ回路の直列接続は図１９（ａ）の遅延制御部１８３のそれと同様の構造を有するが、グランドＶＳＳに接続されるＮＭＯＳトランジスタ１８６が複数のインバータ回路に対して共通に設けられている点が異なる。
【０１２６】
遅延制御部１８３、１８４はダミービット線ＢＤＬ、ＸＤＢＬを入力し、ダミービット線ＸＤＢＬの電位が所定の値よりも小さくなったことに応答して動作し、セルフタイミング信号ＳＬＦをダミービット線ＤＢＬの電位に基づいて所定の時間だけ遅延させて活性化させる。セルフタイミング信号ＳＬＦはセルフタイミング信号の出力ノードｎ６へ出力される。
【０１２７】
ここで、上述のように、遅延制御部１８３、１８４の各々のインバータ回路はゲートにダミービット線ＤＢＬを入力するＮＭＯＳトランジスタ１８５、１８６を有する。このため、遅延制御部１８３、１８４によるセルフタイミング信号ＳＬＦの活性化タイミングはダミービット線ＤＢＬの電位に基づいて所定の時間だけ遅延させられる。
【０１２８】
遅延制御部１８３、１８４のＮＭＯＳトランジスタ１８５、１８６はそれぞれ図１８の遅延制御部１７２と同様に、インバータ回路の駆動能力をダミービット線ＤＢＬの電位に応じて変化させ、ダミービット線ＤＢＬのプリチャージレベルからの電位の低下量が増加するに従って小さくする。それによって、遅延制御部１８３、１８４は負荷用ダミーメモリセルＬＤＭＣのオフリーク電流Ｉleakの電流量に応じた時間だけセルフタイミング信号の活性化タイミングを遅延させる。
【０１２９】
更に、遅延制御部１８３、１８４では、直列接続された複数のインバータ回路に対してＮＭＯＳトランジスタ１８５、１８６が設けられるため、オフリーク電流Ｉleakの電流量がタイミングの遅延量に与える影響が強調される。このため、オフリーク電流Ｉleakの同一の電流量に対する遅延制御部１８３、１８４のタイミングの遅延量は、遅延制御回路１７２のそれに比べてより大きなものになる。
【０１３０】
従って、タイミング制御回路１８１、１８２はそれぞれ負荷用ダミーメモリセルＬＤＭＣのオフリーク電流Ｉleakの同一の電流量に対して、セルフタイミング信号ＳＬＦの活性化タイミングの遅延量をタイミング制御回路１７１と比べてより大きなものにすることができる。それによって、オフリーク電流Ｉleakが増加した場合でも、通常メモリセルＭＣのビット線対ＢＬ、ＸＢＬに所定の電位差が発生するタイミングに対するセルフタイミング信号ＳＬＦの活性化タイミングのマージンを増加させることができる。
【０１３１】
従って、本発明の第７の実施の形態では、オフリーク電流Ｉleakが増加した場合でも、センスアンプ起動信号ＳＡの活性化タイミングをオフリーク電流Ｉleakの電流量に応じた期間だけ遅延させることができるとともに、センスアンプ起動信号ＳＡの活性化タイミングの遅延量をより大きくすることができるので、通常メモリセルＭＣの保持データの読み出しマージンを増加させ、誤読み出しをより確実に防止することが可能になる。
【０１３２】
尚、図１９（ｂ）のタイミング制御回路１８２ではダミービット線ＤＢＬが入力されるＮＭＯＳトランジスタを複数のインバータ回路の間で共通化しているので、図１９（ａ）のタイミング制御回路１８１に比べて回路規模を小さくすることができる。
【０１３３】
次に、本発明の第８の実施の形態を図２０を用いて説明する。本発明の第８の実施の形態の回路構成は、図１５に示した第４の実施の形態の回路構成に対して、タイミング制御回路１３２がタイミング制御回路１９１または１９４に置き換えられている点が異なる。その他の構成については同様であるので説明は省略する。図２０（ａ）に第８の実施の形態におけるタイミング制御回路１９１の回路構成を示す。図２０（ｂ）に第８の実施の形態におけるタイミング制御回路１９４の回路構成を示す。
【０１３４】
図２０（ａ）に示すように、タイミング制御回路１９１は図１５のタイミング制御回路１３２の回路構成に対して、遅延制御部１４１が遅延制御部１９３に置き換えられている点が異なる。その他の構成については同様であるので説明は省略する。
【０１３５】
遅延制御部１９３は、ソース及びドレインを相互接続させたＰＭＯＳトランジスタ１４３及びＮＭＯＳトランジスタ１４４から構成されたトランスファーゲートを有する。ＰＭＯＳトランジスタ１４３はゲートがグランドＶＳＳに接続され、オンされる。ＮＭＯＳトランジスタ１４４のゲートには遅延制御信号生成部１９２から出力される遅延制御信号ＤＣＮＴが入力される。
【０１３６】
遅延制御信号生成部１９２は、電源電圧ＶＤＤとグランドＶＳＳの間にＮＭＯＳトランジスタ１９６とＮＭＯＳトランジスタ１９６が直列接続された構造を有する。ＮＭＯＳトランジスタ１９６のゲートはダミービット線ＤＢＬに接続される。ＮＭＯＳトランジスタ１９７はゲートが電源電圧ＶＤＤに接続され、常にオンされる。遅延制御信号生成部１９２はＮＭＯＳトランジスタ１９６とＮＭＯＳトランジスタ１９７の接続ノードより遅延制御信号ＤＣＮＴを出力する。遅延制御部１９３はダミービット線ＤＢＬ、ＸＤＢＬを入力し、ダミービット線ＸＤＢＬの電位をダミービット線ＤＢＬの電位に基づいて所定の時間だけ遅延させて、インバータ列１４２の入力ノードへ出力する。
【０１３７】
図２０（ｂ）に示すように、タイミング制御回路１９４は図２０（ａ）のタイミング制御回路１９１の回路構成に対して、遅延制御部１９３内の遅延制御信号生成部１９２が遅延制御部１９５内の遅延制御信号生成部１９８に置き換えられている点が異なる。その他の構成については同様であるので説明は省略する。遅延制御信号生成部２０５は、遅延制御信号生成部１９２の回路構成に対してＮＭＯＳトランジスタ１９７をＰＭＯＳトランジスタ１９９に置き換えた構造を有する。ＰＭＯＳトランジスタ２０６はゲートにグランドＶＳＳが接続され、常にオンされる。
【０１３８】
以下にタイミング制御回路１９１、１９４の動作を説明する。遅延制御信号生成部１９２、１９８では、ＮＭＯＳトランジスタ１９６のゲートにダミービット線ＤＢＬが接続される。このため、ＮＭＯＳトランジスタ１９６のオン抵抗値はダミービット線ＤＢＬの電位に応じて変化し、ダミービット線ＤＢＬのプリチャージレベル（Ｈレベル）からの電位の低下量が増加するに従って大きくなる。
【０１３９】
それによって、遅延制御信号生成部１９２におけるＮＭＯＳトランジスタ１９６とＮＭＯＳトランジスタ１９６の接続ノード及び遅延制御信号生成部１９８におけるＮＭＯＳトランジスタ１９６とＰＭＯＳトランジスタ１９９の接続ノードの電位はダミービット線ＤＢＬのプリチャージレベルからの電位の低下量が増加するに従って低くなる。すなわち、遅延制御信号ＤＮＴのレベルはダミービット線ＤＢＬのプリチャージレベルからの電位の低下量が増加するに従って低下する。ダミービット線ＤＢＬの電位の低下量はオフリーク電流Ｉleakの電流量に対応するので、遅延制御信号ＤＣＮＴのレベルはオフリーク電流Ｉleakの電流量が増加するに従って低くなる。
【０１４０】
ここで、上述のように、遅延制御部１９３、１９５のＮＭＯＳトランジスタ１４４のゲートには遅延制御信号ＤＣＮＴが入力される。このため、ＮＭＯＳトランジスタ１４４のオン抵抗値はオフリーク電流Ｉleakの電流量が増加するに従って増加する。これに対応して、遅延制御部１９３、１９５における信号の遅延量は負荷用ダミーメモリセルＬＤＭＣのオフリーク電流Ｉleakの電流量に依存して変化し、オフリーク電流Ｉleakの電流量が増加するに従って増加する。
【０１４１】
従って、タイミング制御回路１９１、１９４は、図１５のセルフタイミング回路１３２と同様に、セルフタイミング信号ＳＬＦの活性化タイミングを負荷用ダミーメモリセルＬＤＭＣのオフリーク電流Ｉleakの電流量に応じた時間だけ遅延させ、オフリーク電流Ｉleakの電流量が増加するに従ってセルフタイミング信号ＳＬＦの活性化タイミングの遅延量も増加させることができる。
【０１４２】
従って、本発明の第８の実施の形態では、オフリーク電流Ｉleakが増加した場合でも、センスアンプ起動信号ＳＡの活性化タイミングをオフリーク電流Ｉleakの電流量に応じた期間だけ遅延させることができるので、通常メモリセルＭＣの保持データの誤読み出しを防止することができる。
【０１４３】
更に、タイミング制御回路１９１、１９４では、図１５のタイミング制御回路１３２のようにダミービット線ＤＢＬを直接ＮＭＯＳトランジスタ１４４のゲートに入力するのではなく、ダミービット線ＤＢＬの電位に基づいて遅延制御信号生成部１９２、１９８によって遅延制御信号ＤＣＮＴを生成し、その遅延制御信号ＤＣＮＴをＮＭＯＳトランジスタ１４４のゲートに入力している。このため、遅延制御信号生成部１９２、１９８においてダミービット線ＤＢＬの電位の低下量を増幅することができ、増幅した結果を遅延制御信号ＤＣＮＴとしてＮＭＯＳトランジスタ１４４のゲートに入力することができる。
【０１４４】
従って、タイミング制御回路１９１、１９４は負荷用ダミーメモリセルＬＤＭＣのオフリーク電流Ｉleakの同一の電流量に対して、セルフタイミング信号ＳＬＦの活性化タイミングの遅延量をタイミング制御回路１３２と比べてより大きなものにすることができる。それによって、本発明の第８の実施の形態では、オフリーク電流Ｉleakが増加した場合でも、通常メモリセルＭＣのビット線対ＢＬ、ＸＢＬに所定の電位差が発生するタイミングに対するセルフタイミング信号ＳＬＦの活性化タイミングのマージンを増加させることができ、保持データの読み出しマージンを増加させ、誤読み出しをより確実に防止することが可能になる。
【０１４５】
次に、本発明の第９の実施の形態を図２１を用いて説明する。本発明の第９の実施の形態の回路構成は、図１５に示した第４の実施の形態の回路構成に対して、タイミング制御回路１３２がタイミング制御回路２０１または２０２に置き換えられている点が異なる。その他の構成については同様であるので説明は省略する。図２１（ａ）に第９の実施の形態におけるタイミング制御回路２０１の回路構成を示す。図２１（ｂ）に第９の実施の形態におけるタイミング制御回路２０２の回路構成を示す。
【０１４６】
図２１（ａ）に示すように、タイミング制御回路２０１は図１５のタイミング制御回路１３２の回路構成に対して、遅延制御部１４１が遅延制御部２０４に置き換えられている点が異なる。その他の構成については同様であるので説明は省略する。
【０１４７】
遅延制御部２０４は、ソース及びドレインを相互接続させたＰＭＯＳトランジスタ１４３及びＮＭＯＳトランジスタ１４４から構成されたトランスファーゲートを有する。ＮＭＯＳトランジスタ１４４はゲートがグランドＶＳＳに接続され、常にオンされる。ＰＭＯＳトランジスタ１４３のゲートには遅延制御信号生成部２０５から出力される遅延制御信号ＤＣＮＴが入力される。
【０１４８】
遅延制御信号生成部２０５は、電源電圧ＶＤＤとグランドＶＳＳの間にＮＭＯＳトランジスタ２０６とＮＭＯＳトランジスタ２０７が直列接続された構造を有する。ＮＭＯＳトランジスタ２０７のゲートはダミービット線ＤＢＬに接続される。ＮＭＯＳトランジスタ２０６はゲートが電源電圧ＶＤＤに接続され、常にオンされる。遅延制御信号生成部２０５はＮＭＯＳトランジスタ２０６とＮＭＯＳトランジスタ２０７の接続ノードより遅延制御信号ＤＣＮＴを出力する。遅延制御部２０４はダミービット線ＤＢＬ、ＸＤＢＬを入力し、ダミービット線ＸＤＢＬの電位をダミービット線ＤＢＬの電位に基づいて所定の時間だけ遅延させて、インバータ列１４２の入力ノードへ出力する。
【０１４９】
図２１（ｂ）に示すように、タイミング制御回路２０２は図２１（ａ）のタイミング制御回路２０１の回路構成に対して、遅延制御部２０４内の遅延制御信号生成部２０５が遅延制御部２０３内の遅延制御信号生成部２０８に置き換えられている点が異なる。その他の構成については同様であるので説明は省略する。遅延制御信号生成部２０８は、遅延制御信号生成部２０５の回路構成に対してＮＭＯＳトランジスタ２０６をＰＭＯＳトランジスタ２０９に置き換えた構造を有する。ＰＭＯＳトランジスタ２０９はゲートにグランドＶＳＳが接続され、常にオンされる。
【０１５０】
以下にタイミング制御回路２０１、２０２の動作を説明する。遅延制御信号生成部２０５、２０８では、ＮＭＯＳトランジスタ２０７のゲートにダミービット線ＤＢＬが接続される。このため、ＮＭＯＳトランジスタ２０７のオン抵抗値はダミービット線ＤＢＬの電位に応じて変化し、ダミービット線ＤＢＬのプリチャージレベル（Ｈレベル）からの電位の低下量が増加するに従って大きくなる。
【０１５１】
それによって、遅延制御信号生成部２０５におけるＮＭＯＳトランジスタ２０６とＮＭＯＳトランジスタ２０７の接続ノード及び遅延制御信号生成部２０８におけるＰＭＯＳトランジスタ２０９とＮＭＯＳトランジスタ２０７の接続ノードの電位はダミービット線ＤＢＬのプリチャージレベルからの電位の低下量が増加するに従って高くなる。すなわち、遅延制御信号ＤＮＴのレベルはダミービット線ＤＢＬのプリチャージレベルからの電位の低下量が増加するに従って上昇する。ダミービット線ＤＢＬの電位の低下量はオフリーク電流Ｉleakの電流量に対応するので、遅延制御信号ＤＣＮＴのレベルはオフリーク電流Ｉleakの電流量が増加するに従って上昇する。
【０１５２】
ここで、上述のように、遅延制御部２０３、２０４のＰＭＯＳトランジスタ１４３のゲートには遅延制御信号ＤＣＮＴが入力される。このため、ＰＭＯＳトランジスタ１４４のオン抵抗値はオフリーク電流Ｉleakの電流量が増加するに従って増加する。これに対応して、遅延制御部２０３、２０４における信号の遅延量は負荷用ダミーメモリセルＬＤＭＣのオフリーク電流Ｉleakの電流量に依存して変化し、オフリーク電流Ｉleakの電流量が増加するに従って増加する。
【０１５３】
従って、タイミング制御回路２０１、２０２は、図１５のタイミング制御回路１３２と同様に、セルフタイミング信号ＳＬＦの活性化タイミングを負荷用ダミーメモリセルＬＤＭＣのオフリーク電流Ｉleakの電流量に応じた時間だけ遅延させ、オフリーク電流Ｉleakの電流量が増加するに従ってセルフタイミング信号ＳＬＦの活性化タイミングの遅延量も増加させることができる。
【０１５４】
従って、本発明の第９の実施の形態では、オフリーク電流Ｉleakが増加した場合でも、センスアンプ起動信号ＳＡの活性化タイミングをオフリーク電流Ｉleakの電流量に応じた期間だけ遅延させることができるので、通常メモリセルＭＣの保持データの誤読み出しを防止することができる。
【０１５５】
更に、タイミング制御回路２０１、２０２では、ダミービット線ＤＢＬの電位に基づいて遅延制御信号生成部１９２、１９８によって遅延制御信号ＤＣＮＴを生成し、その遅延制御信号ＤＣＮＴをＰＭＯＳトランジスタ１４３のゲートに入力している。このため、遅延制御信号生成部２０５、２０８においてダミービット線ＤＢＬの電位の低下量を増幅することができ、増幅した結果を遅延制御信号ＤＣＮＴとしてＰＭＯＳトランジスタ１４３のゲートに入力することができる。
【０１５６】
従って、タイミング制御回路２０１、２０２は負荷用ダミーメモリセルＬＤＭＣのオフリーク電流Ｉleakの同一の電流量に対して、セルフタイミング信号ＳＬＦの活性化タイミングの遅延量をタイミング制御回路１３２と比べてより大きなものにすることができる。それによって、本発明の第９の実施の形態では、オフリーク電流Ｉleakが増加した場合でも、通常メモリセルＭＣのビット線対ＢＬ、ＸＢＬに所定の電位差が発生するタイミングに対するセルフタイミング信号ＳＬＦの活性化タイミングのマージンを増加させることができ、保持データの読み出しマージンを増加させ、誤読み出しをより確実に防止することが可能になる。
【０１５７】
次に、本発明の第１０の実施の形態を図２２を用いて説明する。本発明の第１０の実施の形態の回路構成は、図１５に示した第４の実施の形態の回路構成に対して、タイミング制御回路１３２がタイミング制御回路２１１に置き換えられている点が異なる。その他の構成については同様であるので説明は省略する。
【０１５８】
タイミング制御回路２１１は遅延制御部２１２とインバータ列２１３を有し、ダミービット線ＸＤＢＬとセルフタイミング信号ＳＬＦの出力ノードｎ６の間に遅延制御部２１２とインバータ列２１３が直列接続された構造を有する。
【０１５９】
遅延制御部２１２はダミービット線ＢＤＬ、ＸＤＢＬを入力し、ダミービット線ＸＤＢＬの電位をダミービット線ＤＢＬの電位に基づいて所定の時間だけ遅延させて、インバータ列２１３の入力ノードｎ７へ出力する。インバータ列２１３は複数のインバータが直列接続されて構成され、遅延制御部２１２からの出力信号を入力し、その出力信号の電位が所定の値よりも小さくなったことに応答してセルフタイミング信号ＳＬＦを活性化させる。
【０１６０】
遅延制御部２１２はインバータ列２１３の入力ノードｎ７と電源電圧ＶＤＤの間に設けられたＰＭＯＳトランジスタ２１４を有する。ＰＭＯＳトランジスタ２１４のゲートにはダミービット線ＸＤＢＬが接続され、そのオン抵抗値はダミービット線ＤＢＬのプリチャージレベル（Ｈレベル）からの電位の低下量が増加するに従って減少する。このため、ＰＭＯＳトランジスタ２１４を介してインバータ列の入力ノードｎ７に流れ込む電流量はダミービット線ＤＢＬの電位の低下量が増加するに従って増加する。
【０１６１】
ダミービット線ＤＢＬの電位の低下量はオフリーク電流Ｉleakの電流量に対応するので、ＰＭＯＳトランジスタ２１４を介して入力ノードｎ７に流れ込む電流量はオフリーク電流Ｉleakの電流量が増加するに従って増加する。それによって、入力ノードｎ７の電位はＰＭＯＳトランジスタ２１４によってオフリーク電流Ｉleakの電流量に応じた強さでＨレベルに引き上げられ、オフリーク電流Ｉleakの電流量が増加するに従ってより強くＨレベルに引き上げられる。
【０１６２】
ダミーワード線ＤＷＬ選択後、入力ノードｎ７の電位は、ダミービット線ＸＤＢＬがＬレベルに引き下げられるのに応答してＬレベルに引き下げられる。同時に、入力ノードｎ７の電位は上述のようにＰＭＯＳトランジスタ２１４によって負荷用ダミーメモリセルＬＤＭＣのオフリーク電流Ｉleakの電流量に応じた強さでＨレベルに引き上げられる。その結果、入力ノードｎ７の電位の低下速度はオフリーク電流Ｉleakの電流量に応じて遅くなる。これに対応して、インバータ列２１３によるセルフタイミング信号ＳＬＦの活性化タイミングはオフリーク電流Ｉleakの電流量に応じた時間だけ遅延させられる。
【０１６３】
このため、タイミング制御回路２１１はセルフタイミング信号ＳＬＦの活性化タイミングをオフリーク電流Ｉleakの電流量に応じた時間だけ遅延させ、オフリーク電流Ｉleakの電流量が増加するに従ってセルフタイミング信号ＳＬＦの活性化タイミングの遅延量も増加させることができる。従って、本発明の第１０の実施の形態では、オフリーク電流Ｉleakが増加した場合でも、センスアンプ起動信号ＳＡの活性化タイミングをオフリーク電流Ｉleak電流量に応じた期間だけ遅延させることができるので、通常メモリセルＭＣの保持データの誤読み出しを防止することができる。
【０１６４】
更に、第１０の実施の形態では、遅延制御部を１つのＰＭＯＳトランジスタのみに構成することができ、回路規模を縮小することができるので、上述の第４乃至第９の実施の形態と比べてタイミング制御回路の回路規模を縮小することができる。
【０１６５】
尚、上述の第４乃至第１０の実施の形態では、一対のダミービット線対ＤＢＬ、ＸＤＢＬのみを用いてセルフタイミング信号ＳＬＦの活性化タイミングの遅延量を制御するように構成したが、この構成には限定されない。セルフタイミング用ダミーメモリセルのみによりが駆動されるダミービット線と、負荷用ダミーメモリセルＬＤＭＣのオフリーク電流Ｉleakのみにより駆動されるダミービット線を独立して設け、これらの２つのダミービット線を用いてセルフタイミング信号ＳＬＦの活性化タイミングの遅延量を制御するように構成してもよい。
【０１６６】
図２３は第１１の実施の形態を示す概略構成図である。図２３に示したＳＲＡＭは、センスアンプ回路を起動するセンスアンプ起動信号の生成回路としてセルフタイミング回路を有するものである。図２３に示したＳＲＡＭの回路構成は、図１に示した従来の回路構成に対してセルフタイミング回路１１がセルフタイミング回路２２１に置き換えられている点が異なり、その他の構成については同様である。
【０１６７】
図２３のセルフタイミング回路２２１は２組のダミービット線対ＤＢＬ１、ＸＤＢＬ１及びＤＢＬ２、ＸＤＢＬ２を有する。各々のダミービット線対は、図１のセルフタイミング回路１１と同様に、少なくとも１つのセルフタイミング用ダミーメモリセルＳＤＭＣと複数の負荷用ダミーメモリセルＬＤＭＣを有する。
【０１６８】
各々のダミービット線対に接続されるセルフタイミング用ダミーメモリセルＳＤＭＣの保持データは、図３で示した従来の設定パターンと同様に、ダミーメモリセル内のインバータ対の接続ノードｎ１をＨレベルに、接続ノードｎ２をＬレベルにするように設定すればよい。各々のダミービット線対において、セルフタイミング用ダミーメモリセルＳＤＭＣとしては、例えば、ダミービット線上のタイミング制御回路２２２から最も遠い位置から順に複数のダミーメモリセルが指定される。
【０１６９】
第１のダミービット線対ＤＢＬ１、ＸＤＢＬ１のうちダミービット線ＸＤＢＬ１が検出対象のダミービット線としてタイミング制御回路２２２に接続される。第２のダミービット線対ＤＢＬ２、ＸＤＢＬ２のうちダミービット線対ＸＤＢＬ２が検出対象のダミービット線としてタイミング制御回路２２２に接続される。タイミング制御回路２２２は、ダミービット線ＸＤＢＬ１、ＸＤＢＬ２を入力し、ダミービット線ＸＤＢＬ１、ＸＤＢＬ２の電位の検出結果に基づいてセルフタイミング信号ＳＬＦを出力する。
【０１７０】
ダミービット線対ＤＢＬ１、ＸＤＢＬ１及びＤＢＬ２、ＸＤＢＬ２の各々のセルフタイミング用ダミーメモリセルＳＤＭＣは共通のダミーワード線ＤＷＬに接続される。ダミーワード線ＤＷＬの選択によりすべてのセルフタイミング用ダミーメモリセルＳＤＭＣが同時に選択され、ダミービット線対ＤＢＬ１、ＸＤＢＬ１及びＤＢＬ２、ＸＤＢＬ２を同時に駆動する。それによって、駆動された各々のダミービット線対は所定の電位差を発生する。
【０１７１】
図２４に、セルフタイミング回路２２１のダミービット線対ＤＢＬ１、ＸＤＢＬ１及びＤＢＬ２、ＸＤＢＬ２におけるダミーメモリセルＳＤＭＣ、ＬＤＭＣのレイアウト例を示す。各ダミーメモリセルＳＤＭＣ、ＬＤＭＣは、インバータ対及びトランスファートランジスタ対からなる部分を１つのユニットとしてレイアウトされる。
【０１７２】
第１のダミービット線対ＤＢＬ１、ＸＤＢＬ１におけるセルフタイミング用ダミーメモリセルＳＤＭＣは、インバータ２３３、２３４及びトランスファートランジスタ対２３７からなる通常レイアウトユニット２３１をダミービット線対ＤＢＬ１、ＸＤＢＬ１に沿って少なくとも１つ配置するようにレイアウトされている。
【０１７３】
これに対し、第２のダミービット線対ＤＢＬ２、ＸＤＢＬ２におけるセルフタイミング用ダミーメモリセルＳＤＭＣは、通常レイアウト２３１と点対称又は線対称の関係を有する、インバータ２３５、２３６及びトランスファートランジスタ対２３８からなる対称レイアウトユニット２３２をダミービット線対ＤＢＬ２、ＸＤＢＬ２に沿って少なくとも１つ配置するようにレイアウトされている。
【０１７４】
各々のダミービット線対における負荷用ダミーメモリセルＬＤＭＣ（不図示）は通常レイアウトユニットまたは対称レイアウトユニットによりレイアウトされ、いずれのレイアウトユニットでレイアウトするかは任意である。例えば、各々のダミービット線対において、負荷用ダミーメモリセルＬＤＭＣは図５に示した従来のダミーメモリセルと同様に、通常レイアウトユニット２３１及び対称レイアウトユニット２３２をダミービット線対に沿って交互に配置するようにレイアウトされる。あるいは、各々のダミービット線対において、すべての負荷用ダミーメモリセルＬＤＭＣを通常レイアウトユニット２３１及び対称レイアウトユニット２３２のいずれか一方によりレイアウトしてもよい。
【０１７５】
図中、セルフタイミング用ダミーメモリセルＳＤＭＣ１１〜１４、２１〜２４のトランスファートランジスタ対２３７、２３８のゲートは図示しない共通のダミーワード線ＤＷＬに接続されている。各々のダミービット線対における負荷用ダミーメモリセルＬＤＭＣ（不図示）のトランスファートランジスタ対のゲートはグランドＶＳＳに接続される。
【０１７６】
また、図中、白抜きで示した領域は半導体ウェーハ上の不純物拡散層を表し、濃いハッチングで示した領域は半導体ウェーハ上に形成したゲートポリシリコン層を表す。破線はメモリセル内の局所配線を表し、太線はビット線ＤＢＬ、ＸＤＢＬを表し、丸印はダミービット線とのコンタクトコンタクトを表す。また、図２３からわかるように、通常のレイアウトユニット２３１と対称レイアウトユニット２３２の各々において、インバータ対を構成する２つのインバータのレイアウトは互いに線対称にはなっていない。
【０１７７】
ここで、図２３のダミーメモリセルＳＤＭＣ、ＬＤＭＣのレイアウト例で、製造プロセスのフォトエッチング工程等において不純物拡散層とゲートポリシリコン層との間で位置ずれが起こった場合について考える。図２５及び図２６に不純物拡散層に対してゲートポリシリコン層が全体的に図中左下の方向にずれた場合のレイアウトを示す。
【０１７８】
図２５及び図２６に示したように不純物拡散層及びゲートポリシリコン層のコーナー部においては、実際の出来上がり形状は丸まりを有する。このため、上述のように図中左下の方向の位置ずれが起こった場合には、第１のダミービット線対ＤＢＬ１、ＸＤＢＬ１における通常レイアウトユニット２３１を有するダミーメモリセルＳＤＭＣ１１〜１４及び第２のダミービット線対ＤＢＬ２、ＸＤＢＬ２における対称レイアウトユニット２３２を有するダミーメモリセルＳＤＭＣ２１〜２４において、インバータ対を構成する各インバータの間で駆動能力に差が生じる。
【０１７９】
詳細には、図２５に示したように通常レイアウトユニット２３１を有するダミーメモリセルＳＤＭＣ１１〜１４において、左下方向の位置ずれに起因して、図５のダミーメモリセルＳＤＭＣ１と同様に、以下のようにインバータ２３３、２３４の特性が変化する。すなわち、左側に位置するインバータ２３４では上側のトランジスタにおいてチャネル長が短くなり、下側のトラジスタにおいてチャネル長が長くなり、チャネル幅が狭くなるのに対し、右側に位置するインバータ２３３では上側のトランジスタにおいてチャネル長が長くなり、下側のトランジスタにおいてチャネル幅が広くなる。
【０１８０】
これに対し、図２６に示したように対称レイアウトユニット２３２を有するダミーメモリセルＳＤＭＣ２１〜２４においては、左下方向の位置ずれに起因して、図５のダミーメモリセルＳＤＭＣ２と同様に、以下のようにインバータの特性が変化する。すなわち、左側に位置するインバータ２３６では上側のトランジスタにおいてチャネル幅が狭くなり、下側のトラジスタにおいてチャネル長が短くなるのに対し、右側に位置するインバータ２３５では上側のトラジスタにおいてチャネル長が短くなり、チャネル幅が広くなり、下側のトランジスタにおいてチャネル長が長くなる。
【０１８１】
以上のように、位置ずれにより、通常レイアウトユニット２３１を有するダミーメモリセルＳＤＭＣ１１〜１４及び対称レイアウトユニット２３２を有するダミーメモリセルＳＤＭＣ２１〜２４のインバータ対を構成する４つのインバータ２３３〜２３６の間で駆動能力が互いに異なるようになる。その結果、位置ずれに応じて、通常レイアウトユニット２３１を有するダミーメモリセルＳＤＭＣ１１〜１４と対称レイアウトユニット２３２を有するダミーメモリセルＳＤＭＣ２１〜２４の間で駆動能力に差が生じてしまう。これに対応して、ダミービット線ＸＤＢＬ１及びＸＤＢＬ２に対する駆動能力の間にも、位置ずれに応じて差が生じるようになる。
【０１８２】
図２７に図２３のタイミング制御回路２２２の回路構成の概略図を示す。図２７に示すように、タイミング制御回路２２２はインバータ２５１、２５２及びＡＮＤ回路２５３を有する。インバータ２５１、２５２は例えば同一のしきい値電圧を有する。
【０１８３】
インバータ２５１はダミービット線ＸＤＢＬ１を入力し、ダミービット線ＸＤＢＬ１の電位が所定のしきい値電圧よりも小さくなったことに応答してＨレベルの信号をＡＮＤ回路２５３へ出力する。インバータ２５２はダミービット線ＸＤＢＬ２を入力し、ダミービット線ＸＤＢＬ２の電位が所定のしきい値電圧よりも小さくなったことに応答してＨレベルの信号をＡＮＤ回路２５３へ出力する。ＡＮＤ回路２５３はインバータ２５１、２５２の出力信号を入力し、２つの出力信号の論理積をとることによりセルフタイミング信号ＳＬＦを活性化させて出力する。
【０１８４】
以下にタイミング制御回路２２２の動作を図２８を用いて説明する。メモリセルアレイＭＣＡ内の所定のワード線ＷＬが選択され、これに応答してダミーワード線ＤＷＬが選択されると、ダミービット線ＸＤＢＬ１、ＸＤＢＬ２の電位はそれぞれダミーメモリセルＳＤＭＣ１１〜１４、ＳＤＭＣ２１〜２４によってプリチャージレベル（Ｈレベル）よりＬレベルに引き下げられる。
【０１８５】
ここで、上述したように、通常レイアウトユニット２３１を有するダミーメモリセルＳＤＭＣ１１〜１４のダミービット線ＸＤＢＬ１に対する駆動能力と、対称レイアウトユニット２３２を有するダミーメモリセルＳＤＭＣ２１〜２４のダミービット線ＸＤＢＬ２に対する駆動能力の間には、不純物拡散層とゲートポリシリコン層との間の位置ずれに応じた差があり、それによってダミービット線ＸＤＢＬ１、ＸＤＢＬ２の電位の低下速度の間には位置ずれに応じて差が生じる。
【０１８６】
図２８には、通常レイアウトユニット２３１を有するダミーメモリセルＳＤＭＣ１１〜１４の駆動能力が対称レイアウトユニット２３２を有するダミーメモリセルＳＤＭＣ２１〜２４のそれよりも大きくなった場合の例を示してあり、ダミービット線ＸＤＢＬ１の電位の低下速度はダミービット線ＸＤＢＬ２のそれよりも高くなっている。このため、インバータ２５１の出力信号がＨレベルになるタイミングｔ７はインバータ２５２の出力信号がＨレベルになるタイミングｔ８よりも、位置ずれに応じた期間Δｔだけ早くなる。
【０１８７】
ＡＮＤ回路２５３はインバータ２５１、２５２の出力信号の論理積をとってセルフタイミング信号ＳＬＦを出力する。このため、セルフタイミング信号ＳＬＦの活性化タイミングは上記のタイミングｔ７とタイミングｔ８のうちの遅い方のタイミングによって決定される。図２８ではタイミングｔ８においてセルフタイミング信号ＳＬＦが活性化されて出力される。
【０１８８】
従って、タイミング制御回路２２２では、セルフタイミング信号ＳＬＦの活性化タイミングは、通常レイアウトユニット２３１を有するダミーメモリセルＳＤＭＣ１１〜１４と対称レイアウトユニット２３２を有するダミーメモリセルＳＤＭＣ２１〜２４のうち、位置ずれに応じて駆動能力が小さくなった方によって駆動されるダミービット線の電位に基づいて決定される。タイミング制御回路２２２では、セルフタイミング信号ＳＬＦの活性化タイミングは、不純物拡散層とゲートポリシリコン層との間の位置ずれに応じて、駆動能力が小さくなった方のレイアウトユニットを有するメモリセルの駆動能力に合わせて調整される。
【０１８９】
一方、メモリセルアレイＭＣＡ内のメモリセルＭＣは、図５のダミーメモリセルＳＤＭＣ、ＬＤＭＣのレイアウト例と同様に、通常レイアウトユニット２３１及び対称レイアウトユニット２３２を各々のビット線対ＢＬ、ＸＢＬに沿って交互に配置するようにレイアウトされる。このため、位置ずれが起こった場合、メモリセルＭＣには、通常レイアウトユニット２３１と対称レイアウトユニット２３２のうち、駆動能力の小さい方のレイアウトユニットを有するメモリセルと、駆動能力の大きい方のレイアウトユニットを有するメモリセルとが混在する。
【０１９０】
読み出し時に選択されたメモリセルＭＣが駆動能力の小さい方のレイアウトユニットを有するセルであったときには、駆動能力の大きい方のレイアウトユニットを有するセルであったときよりも、ビット線対ＢＬ、ＸＢＬに所定の電位差が生じるタイミングは遅くなる。ビット線対ＢＬ、ＸＢＬに所定の電位差が生じるタイミングは、読み出し時に選択されたメモリセルＭＣが駆動能力の小さい方のレイアウトユニットを有するセルであるか、駆動能力の大きい方のレイアウトユニットを有するセルであるか、によって変化する。
【０１９１】
ここで、上述したように、タイミング制御回路２２２は、不純物拡散層とゲートポリシリコン層との間の位置ずれに応じて駆動能力が小さくなった方のレイアウトユニットを有するメモリセルの駆動能力に合わせてセルフタイミング信号ＳＬＦの活性化タイミングを調整する。
【０１９２】
このため、不純物拡散層とゲートポリシリコン層との間で位置ずれが起こり、読み出し時に選択されたメモリセルＭＣが駆動能力の小さい方のレイアウトユニットを有するセルであった場合であっても、セルフタイミング信号の活性化タイミングが位置ずれに応じて適切に調整させるので、センスアンプ起動信号ＳＡの活性化タイミングが選択されたメモリセルのビット線対ＢＬ、ＸＢＬに所定の電位差が発生するタイミングよりも確実に遅くなるようにすることができる。
【０１９３】
従って、本発明の第１１の実施の形態では、製造ばらつき等の理由により不純物拡散層とゲートポリシリコン層との間で位置ずれが起こった場合でも、センスアンプ起動信号ＳＡの活性化タイミングを位置ずれに応じて適切に調整することができるので、センスアンプ起動信号ＳＡの活性化タイミングが通常メモリセルＭＣのビット線対ＢＬ、ＸＢＬに所定の電位差が発生するタイミングよりも早くなるのを防止し、保持データの誤読み出しを防止することができる。
【０１９４】
尚、上述の第１１の実施の形態においては、ダミービット線対ＤＢＬ、ＸＤＢＬを２組設け、各組のダミービット線ＸＤＢＬからセルフタイミング信号ＳＬＦを生成するように構成したが、これに限定されることはなく、３組以上のダミービット線対ＤＢＬ、ＸＤＢＬを設け、各組のダミービット線ＸＤＢＬからセルフタイミング信号ＳＬＦを生成するように構成してもよい。
【０１９５】
この場合、例えば、複数のダミービット線対を２つのグループに分け、第１のグループでは上記第１のダミービット線対ＤＢＬ１、ＸＤＢＬ１と同様のレイアウトパターンでダミーメモリセルをレイアウトし、第２のグループでは上記第２のダミービット線対ＤＢＬ２、ＸＤＢＬ２と同様のレイアウトパターンでダミーメモリセルをレイアウトするように構成する。その上で、第１及び第２のグループに属するダミービット線のうち電位の低下速度が最も遅いダミービット線ＸＤＢＬの電位に基づいてセルフタイミング信号ＳＬＦをＨレベルに遷移させるようにタイミング制御回路を構成すればよい。
【０１９６】
次に、本発明の第１２の実施の形態を図２９を用いて説明する。本発明の第１２の実施の形態の回路構成は、図２３に示した第１１の実施の形態の回路構成に対して、セルフタイミング回路２２１がセルフタイミング回路２７１に置き換えられている点が異なる。その他の構成については同様であるので説明は省略する。
【０１９７】
図２９のセルフタイミング回路２７１は、少なくとも１つのセルフタイミング用ダミーメモリセルＳＤＭＣと複数の負荷用ダミーメモリセルＬＤＭＣが接続されたダミービット線対ＤＢＬ、ＸＤＢＬを有する。セルフタイミング用ダミーメモリセルＳＤＭＣとしては、例えば、ダミービット線上のタイミング制御回路２７２から最も遠い位置から順に複数のダミーメモリセルが指定される。ダミービット線対ＤＢＬ、ＸＤＢＬはともに検出対象のダミービット線としてタイミング制御回路２７２に接続される。
【０１９８】
タイミング制御回路２７２は、ダミービット線ＤＢＬ、ＸＤＢＬを入力し、ダミービット線ＤＢＬ、ＸＤＢの電位の検出結果に基づいてセルフタイミング信号ＳＬＦを出力する。タイミング制御回路２７２の回路構成は、インバータ２５１、２５２がダミービット線ＸＤＢＬ１、ＸＤＢＬ２の代わりにダミービット線ＤＢＬ、ＸＤＢＬを入力とする点以外は、図２７のタイミング制御回路２２２の回路構成と同様であり、説明は省略する。
【０１９９】
図３０に、セルフタイミング回路２７１のダミービット線対ＤＢＬ、ＸＤＢＬにおけるダミーメモリセルＳＤＭＣ、ＬＤＭＣのレイアウト例を示す。図３０に示すように各ダミーメモリセルＳＤＭＣ、ＬＤＭＣは、インバータ対及びトランスファートランジスタ対からなる部分を１つのユニットとしてレイアウトされる。
【０２００】
図３０のダミーメモリセルは、図５のダミーメモリセルのレイアウト例と同様に、インバータ２３３、２３４及びトランスファートランジスタ対２３７からなる通常レイアウトユニット２３１と、これと点対称又は線対称の関係を有する、インバータ２３５、２３６及びトランスファートランジスタ対２３８からなる対称レイアウトユニット２３２とをダミービット線対ＤＢＬ、ＸＤＢＬに沿って交互に配置するようにレイアウトされる。
【０２０１】
セルフタイミング用ダミーメモリセルＳＤＭＣ１〜４の各々において、図５のダミーメモリセルのレイアウト例とは異なり、トランスファートランジスタ対２３７、２３８を構成する２つのトランジスタのゲート電極が互いに電気的に分離される。
【０２０２】
セルフタイミング用ダミーメモリセルＳＤＭＣ１、３のトランスファートランジスタ対２３７において、ダミービット線ＤＢＬ側のインバータ２３４の出力ノードｎ１に接続されたトランスファートランジスタのゲートは図示しない共通のダミーワード線ＤＷＬに接続される一方、ダミービット線ＸＤＢＬ側のインバータ２３３の出力ノードｎ２に接続されたトランスファートランジスタのゲートはグランドＶＳＳに接続される。
【０２０３】
セルフタイミング用ダミーメモリセルＳＤＭＣ１、３の保持データはインバータ対の接続ノードｎ１をＬレベルに、接続ノードｎ２をＨレベルにするように設定される。それによって、セルフタイミング用ダミーメモリセルＳＤＭＣ１、３では、ダミーワード線ＤＷＬ選択時、ダミービット線ＤＢＬ側のインバータ２３４によりダミービット線ＤＢＬがプリチャージレベル（Ｈレベル）よりＬレベルに引き下げられる。
【０２０４】
セルフタイミング用ダミーメモリセルＳＤＭＣ２、４のトランスファートランジスタ対２３８において、ダミービット線ＤＢＬ側のインバータ２３６の出力ノードｎ１に接続されたトランスファートランジスタのゲートはグランドＶＳＳに接続される一方、ダミービット線ＸＤＢＬ側のインバータ２３５の出力ノードｎ２に接続されたトランスファートランジスタのゲートは図示しない共通のダミーワード線ＤＷＬに接続される。
【０２０５】
セルフタイミング用ダミーメモリセルＳＤＭＣ２、４の保持データはインバータ対の接続ノードｎ１をＨレベルに、接続ノードｎ２をＬレベルにするように設定される。それによって、セルフタイミング用ダミーメモリセルＳＤＭＣ２、４では、ダミーワード線ＤＷＬ選択時、ダミービット線ＸＤＢＬ側のインバータ２３５によりダミービット線ＸＤＢＬがプリチャージレベル（Ｈレベル）よりＬレベルに引き下げられる。
【０２０６】
以上のように、トランスファートランジスタ対２３７、２３８の分離されたゲート電極を共通のダミーワード線ＤＷＬまたはグランドＶＳＳに接続する際の接続パターンは、ダミービット線に沿って隣接するセルフタイミング用ダミーメモリセルＳＤＭＣどうしで互いに逆になるように設定される。すなわち、通常レイアウト２３１を有するセルフタイミング用ダミーメモリセルＳＤＭＣと対称レイアウトユニット２３２を有するセルフタイミング用ダミーメモリセルＳＤＭＣとで、接続パターンが互いに逆になるように設定される。
【０２０７】
それによって、ダミービット線ＤＢＬは通常レイアウトユニット２３２を有するセルフタイミング用ダミーメモリセルＳＤＭＣ１、３のみにより駆動され、ダミービット線ＸＤＢＬは対称レイアウトユニット２３２を有するセルフタイミング用ダミーメモリセルＳＤＭＣ２、４のみにより駆動される。
【０２０８】
ここで、上述のように不純物拡散層とゲートポリシリコン層との間に位置ずれが起こった場合（図３１参照）、通常レイアウトユニット２３１を有するダミーメモリセルＳＤＭＣの駆動能力と対称レイアウトユニット２３２を有するダミーメモリセルＳＤＭＣの駆動能力の間には位置ずれに応じた差が発生する。
【０２０９】
このため、ダミービット線ＤＢＬ及びダミービット線ＸＤＢＬに対する駆動能力の間にも位置ずれに応じた差が生じ、それによってダミービット線ＤＢＬ、ＸＤＢＬの電位の低下速度の間には、図２８のダミービット線ＸＤＢＬ１、ＸＤＢＬ２の場合と同様に、位置ずれに応じて差が生じる。
【０２１０】
従って、図２７のタイミング制御回路２２２の場合と同様に、タイミング制御回路２７２では、セルフタイミング信号ＳＬＦの活性化タイミングは、通常レイアウトユニット２３１を有するダミーメモリセルＳＤＭＣ１、３と対称レイアウトユニット２３２を有するダミーメモリセルＳＤＭＣ２、４のうち、位置ずれに応じて駆動能力が小さくなった方によって駆動されるダミービット線の電位に基づいて決定される。
【０２１１】
それによって、タイミング制御回路２７２は、不純物拡散層とゲートポリシリコン層との間の位置ずれに応じて駆動能力が小さくなった方のレイアウトユニットを有するメモリセルの駆動能力に合わせて、セルフタイミング信号ＳＬＦの活性化タイミングを調整することができる。
【０２１２】
このため、不純物拡散層とゲートポリシリコン層との間で位置ずれが起こり、読み出し時に選択されたメモリセルＭＣが駆動能力の小さい方のレイアウトユニットを有するセルであった場合であっても、セルフタイミング信号の活性化タイミングが位置ずれに応じて適切に調整させるので、センスアンプ起動信号ＳＡの活性化タイミングが選択されたメモリセルのビット線対ＢＬ、ＸＢＬに所定の電位差が発生するタイミングよりも確実に遅くなるようにすることができる。
【０２１３】
従って、本発明の第１２の実施の形態では、不純物拡散層とゲートポリシリコン層との間で位置ずれが起こった場合でも、センスアンプ起動信号ＳＡの活性化タイミングが通常メモリセルＭＣのビット線対ＢＬ、ＸＢＬに所定の電位差が発生するタイミングよりも早くなるのを防止し、保持データの誤読み出しを防止することができる。
【０２１４】
尚、上述の第１２の実施の形態においては、１組のダミービット線対ＤＢＬ、ＸＤＢＬからセルフタイミング信号ＳＬＦを生成するように構成したが、これに限定されることはなく、複数のダミービット線対ＤＢＬ、ＸＤＢＬを設け、すべてのダミービット線ＤＢＬ、ＸＤＢＬのうち電位の低下速度が最も遅いダミービット線の電位に基づいてからセルフタイミング信号ＳＬＦを生成するように構成してもよい。
【０２１５】
また、上述の第１１、第１２の実施の形態では、各ダミービット線対に接続される複数の負荷用ダミーメモリセルＬＤＭＣの保持データの設定パターンは任意のパターンとすることができる。例えば、複数の負荷用ダミーメモリセルＬＤＭＣの保持データの設定パターンを図３の設定パターンと同様に、セルフタイミング用ダミーメモリセルＳＤＭＣの設定パターンと逆になるようにしてもよい。あるいは、各負荷用ダミーメモリセルＬＤＭＣのインバータ対の接続ノードｎ１、ｎ２をフローティング状態に保持することにより、各負荷用ダミーメモリセルＬＤＭＣの保持データを不定としてもよい。
【０２１６】
また、上述の第１１、第１２の実施の形態において、メモリセルの通常レイアウトユニット及び対称レイアウトユニットのレイアウト例は図２４に示したものには限定されず、適宜互いに点対称または線対称の関係を有する任意のレイアウトを用いればよい。
【０２１７】
また、上述の各実施の形態では、ダミーメモリセルを有するタイミング制御回路によりセルフタイミング信号を生成し、セルフタイミング信号に基づいてセンスアンプ起動信号を生成する例を説明したが、これに限定されることはなく、他のタイミング信号、例えばビット線イコライズ信号、センスアンプ出力線のイコライズ信号や出力回路のアウトプットイネーブル信号を生成してもよい。
【０２１８】
また、上述の各実施の形態では、ＳＲＡＭを例にあげて説明したが、これに限定されることはなく、本発明はＤＲＡＭやＦｅＲＡＭなどの他の半導体メモリにも適用することができるのはもちろんである。
【産業上の利用可能性】
【０２１９】
以上のように、本発明は、センスアンプ回路を起動するセンスアンプ起動信号の生成回路としてセルフタイミング回路を有する半導体メモリに用いて有効であり、特に、温度変化や製造ばらつきなどの様々なデバイス特性の変動要因によらず、通常メモリセルＭＣの保持データの誤読み出しを確実に防止することが要求され、十分な読み出しマージンを要求される半導体メモリに用いるのが好適である。
【技術分野】
【０００１】
本発明は、メモリセルの保持データを読み出すためのセンスアンプ回路を有する半導体メモリに関し、特にセルフタイミング回路を有し、内部メモリセルの特性に応じてセンスアンプ起動信号の活性化タイミングを制御することによりデータの読み出しマージンを向上させた半導体メモリに関する。
【背景技術】
【０００２】
一般に、スタティックＲＡＭ（Ｓｔａｔｉｃ ＲＡＭ、以下ＳＲＡＭと称する。）は、一対のインバータを交差接続したメモリセルがマトリックス状に配置されたメモリセルアレイを有する。各々のメモリセルにおいて、インバータ対の相互接続点は一対のトランスファートランジスタを介してビット線対に接続され、トランスファートランジスタ対のゲートはワード線に接続される。ビット線対はセンスアンプ回路に接続される。
【０００３】
ＳＲＡＭの読み出し動作においては、まず外部よりクロック信号とアドレス信号が供給され、クロック信号に同期してアドレス信号をデコードすることにより対応するワード線を選択する。ワード線の選択により対応するメモリセルのトランスファートランジスタ対がオンし、それによって対応するメモリセルのインバータ対がビット線対と接続される。ビット線対はメモリセルのインバータ対に保持されたデータに基づいて駆動される。駆動されたビット線対の電位差はセンスアンプ起動信号に応答してセンスアンプ回路により増幅され、メモリセルの保持データが読み出される。上述の読み出し動作において、センスアンプ回路を起動するセンスアンプ起動信号の生成回路として、従来、セルフタイミング回路を用いた生成回路が知られている。（例えば、特許文献１を参照。）
【０００４】
図１は、従来のセルフタイミング回路を備えたＳＲＡＭの回路構成の概略図である。
従来のセルフタイミング回路１１は、少なくとも１つのセルフタイミング用ダミーメモリセルＳＤＭＣと、ダミーメモリセルを選択するためのダミーワード線ＤＷＬと、ダミーメモリセルの保持データを検出するためのダミービット線対ＤＢＬ、ＸＤＢＬと、ダミービット線対ＤＢＬ、ＸＤＢＬの電位に基づいてセルフタイミング信号ＳＬＦを生成するタイミング制御回路１２を有する。セルフタイミング用ダミーメモリセルＳＤＭＣはメモリセルアレイ内の通常メモリセルＭＣと同様に、インバータ対及びトランスファーゲート対を有する。
【０００５】
また、セルフタイミング用ダミーメモリセルＳＤＭＣは、ダミービット線対ＤＢＬ、ＸＤＢＬ上のタイミング制御回路１２から最も遠い位置から順に配置される。ダミーワード線ＤＷＬ及びダミービット線対ＤＢＬ、ＸＤＢＬの配線容量に起因する負荷を、メモリセルアレイＭＣＡ内のワード線ＷＬ及びビット線対ＢＬ、ＸＢＬのそれに合わせるために、ダミーワード線ＤＷＬ及びダミービット線対ＤＢＬ、ＸＤＢＬに対してそれぞれ複数の負荷用ダミーメモリセルＬＤＭＣが設けられる。
【０００６】
従来のセルフタイミング回路１１の動作を図２を用いて説明する。図２に示すように、メモリセルアレイＭＣＡ内で所定のワード線ＷＬを選択するのに同期して、ダミーワード線ＤＷＬが選択される。ダミーワード線ＤＷＬの選択によりセルフタイミング用ダミーメモリセルＳＤＭＣのトランスファーゲート対がオンし、セルフタイミング用ダミーメモリセルＳＤＭＣのインバータ対がダミービット線対ＤＢＬ、ＸＤＢＬと接続され、それによって駆動されたダミービット線対ＤＢＬ、ＸＤＢＬは所定の電位差を発生する。
【０００７】
タイミング制御回路１２は、ダミービット線対ＤＢＬ、ＸＤＢＬのいずれか一方の電位（図では、ＸＤＢＬ）を検出し、検出対象のダミービット線（ＸＤＢＬ）の電位が所定の値よりも小さくなったときにセルフタイミング信号ＳＬＦを活性化させる。セルフタイミング信号ＳＬＦは制御回路１３に供給され、制御回路１３内に設けた遅延回路１４によって所定の時間だけ遅延される。制御回路１３は遅延回路１４の出力信号をセンスアンプ起動信号ＳＡとしてセンスアンプ回路１４に供給する。センスアンプ回路１４は供給されたセンスアンプ起動信号ＳＡに応答して、選択された通常メモリセルＭＣによって駆動されたビット線対ＢＬ、ＸＢＬの電位差を増幅し、保持データを読み出す。
【０００８】
このとき、負荷用ダミーメモリセルＬＤＭＣの負荷調整によりダミービット線対ＤＢＬ、ＸＤＢＬに対する駆動能力を調整するとともに、遅延回路１４の遅延量を調整することにより、センスアンプ起動信号ＳＡの活性化タイミングを最適なタイミングに調整する。
【０００９】
ここで、製造ばらつきによりメモリセルアレイＭＣＡ内の通常メモリセルＭＣの駆動能力にばらつきが生じた場合であっても、同一の製造工程で製造されるためダミーメモリセルＳＤＭＣの駆動能力も同様のばらつきを有する。すなわち、通常メモリセルＭＣの駆動能力がより速くなる方向にばらつく場合には、ダミーメモリセルＳＤＭＣの駆動能力もより速くなる方向にばらつく。図１のセルフタイミング回路１１を用いたセンスアンプ起動信号の生成回路では、ダミーメモリセルＳＤＭＣによって駆動されるダミービット線対ＤＢＬ、ＸＤＢＬの電位に基づいてセンスアンプ起動信号ＳＡの活性化タイミングを決定するため、通常メモリセルＭＣの駆動能力の製造ばらつきに応じてセンスアンプ起動信号ＳＡの活性化タイミングを最適なタイミングに自動調整することができる。
【００１０】
一方、ダミービット線対ＤＢＬ、ＸＤＢＬに接続される負荷用ダミーメモリセルＬＤＭＣにおいて、トランスファートランジスタ対は常にオフするようにゲート電位が設定される。このため、本来ならば、負荷用ダミーメモリセルＬＤＭＣはダミービット線対ＤＢＬ、ＸＤＢＬにメモリセルアレイＭＣＡと同様の配線容量を付加するのみであり、ダミービット線対ＤＢＬ、ＸＤＢＬを駆動することはない。
【００１１】
しかしながら、近年、半導体集積回路の微細化が進み、実際のＳＲＡＭにおいては、メモリセル内のトランスファートランジスタのオフ状態でのリーク電流Ｉleakが無視できない。このため、実際のＳＲＡＭにおいては、負荷用ダミーメモリセルＬＤＭＣも上述のオフリーク電流Ｉleakによりダミービット線対ＤＢＬ、ＸＤＢＬが駆動されることになる。
【００１２】
タイミング制御回路１２が検出対象とするダミービット線（ＸＤＢＬ）が、セルフタイミング用ダミーメモリセルＳＤＭＣだけでなく、負荷用ダミーメモリセルＬＤＭＣのオフリーク電流Ｉleakにより駆動されると、オフリーク電流Ｉleakによる駆動の分だけ検出対象のダミービット線（ＸＤＢＬ）の電位の低下速度が速くなる。それによって、セルフタイミング信号ＳＬＦの活性化タイミングは本来のタイミングよりも早くなってしまい、これに対応してセンスアンプ起動信号ＳＡも本来のタイミングよりも早く活性化されてしまう。その結果、センスアンプ回路１４において通常メモリセルＭＣの保持データの誤読み出しが起こる可能性がある。
【００１３】
一方で、負荷用ダミーメモリセルＬＤＭＣがオフリーク電流Ｉleakによりダミービット線対ＤＢＬ、ＸＤＢＬのうちいずれのビット線をＬレベル方向に引き下げるかは、負荷用ダミーメモリセルＬＤＭＣが保持するデータに依存して決定される。負荷用ダミーメモリセルＬＤＭＣの保持データは、インバータ対の接続ノードがフローティング状態にある場合ＳＲＡＭの電源投入時に任意に決定され、セルフタイミング用ダミーメモリセルＳＤＭＣとは異なり、不特定である。
【００１４】
以上のことを考慮して、タイミング制御回路１２が検出対象とするダミービット線（ＸＤＢＬ）に対して、負荷用ダミーメモリセルＬＤＭＣのオフリーク電流Ｉleakによる駆動の影響を最小にするために、セルフタイミング回路１１において、ダミービット線対ＤＢＬ、ＸＤＢＬに接続されるセルフタイミング用ダミーメモリセルＳＤＭＣ及び負荷用ダミーメモリセルＬＤＭＣの保持データを互いに逆のデータになるように設定する技術が知られている。（例えば、特許文献１を参照。）
【００１５】
図３に、ダミービット線対ＤＢＬ、ＸＤＢＬに接続されるセルフタイミング用ダミーメモリセルＳＤＭＣ及び負荷用ダミーメモリセルＬＤＭＣの保持データの設定パターンの例を示す。図３に示したように、セルフタイミング用ダミーメモリセルＳＤＭＣ及び負荷用ダミーメモリセルＬＤＭＣとの間で、インバータ対ＩＮＶ１、ＩＮＶ２の接続ノードｎ１、ｎ２の電位を互いに逆に固定したパターンになっている。
【００１６】
この構成により、ダミービット線ＸＤＢＬの電位がセルフタイミング用ダミーメモリセルＳＤＭＣのみによりＬレベルに引き下げられる一方、すべての負荷用ダミーメモリセルＬＤＭＣのオフリーク電流による駆動はダミービット線ＤＢＬに対して行われる。ダミービット線ＸＤＢＬの電位に基づいてセルフタイミング信号ＳＬＦが生成されるので、センスアンプ起動信号ＳＬＦの活性化タイミングがオフリーク電流Ｉleakによる駆動の影響で本来のタイミングより早くなるのを防止することができる。
【００１７】
しかしながら、図３に示したセルフタイミング回路１１であっても、周囲の温度変化等によりＳＲＡＭが高温状態となった場合に、オフリーク電流Ｉleakの電流量が増加し、それによってセンスアンプ回路１４において誤読み出しが起こる可能性があるという問題がある。
【００１８】
図４は上述の問題点を説明するための図である。メモリセルＭＣＡ内で、選択されたメモリセルが接続されたビット線対ＢＬ、ＸＢＬにおいて非選択メモリセルの保持データのすべてが選択メモリセルの保持データと逆のデータであった場合を考える。
【００１９】
図４に示すように、この場合オフリーク電流Ｉleakの電流量が増大すると、一方のビット線（図では、ＢＬ）が選択メモリセルのインバータ対によりＬレベル方向に大きく引き下げられるとともに、他方のビット線（図では、ＸＢＬ）も非選択メモリセルのオフリーク電流ＩleakによりＬレベル方向に引き下げられ、ビット線ＸＢＬの電位が時間とともに低下する。このため、上記の場合、ビット線対ＢＬ、ＸＢＬの電位差が所定の電位差になるタイミングは最も遅くなる。
【００２０】
これに対し、図３に示したセルフタイミング回路１１では、セルフタイミング信号ＳＬＦは、検出対象のダミービット線ＸＢＬに対するオフリーク電流Ｉleakによる駆動の影響が最小になるようにダミーメモリセルＳＤＭＣ、ＬＤＭＣの保持データを設定した上で、ダミービット線ＸＤＢＬのみの電位を検出することにより活性化される。このため、セルフタイミング信号ＳＬＦの活性化タイミングはオフリーク電流Ｉleakの大きさにほとんど影響を受けない。すなわち、センスアンプ起動信号ＳＡはオフリーク電流Ｉleakの大きさによらず、ほぼ同じタイミングで活性化される。
【００２１】
従って、オフリーク電流Ｉleakが増加した場合、センスアンプ起動信号ＳＡの活性化タイミングがビット線対ＢＬ、ＸＢＬに所定の電位差が発生するタイミングよりも早くなり、保持データの誤読み出しが発生する可能性がある。
【００２２】
また、図５に図１の従来のセルフタイミング回路におけるダミーメモリセルＳＤＭＣ、ＬＤＭＣのレイアウト例を示す。図５に示すように、従来のダミーメモリセルは、インバータ対及びトランスファートランジスタ対からなる部分を１つのユニットとしてレイアウトされる。
【００２３】
従来のダミーメモリセルは、インバータ５３、５４及びトランスファートランジスタ対５７からなる通常レイアウトユニット５１と、これと点対称又は線対称の関係を有する、インバータ５５、５６及びトランスファートランジスタ対５８からなる対称レイアウトユニット５２とをダミービット線対ＤＢＬ、ＸＤＢＬに沿って交互に配置するようにレイアウトされている。
【００２４】
セルフタイミング用ダミーメモリセルＳＤＭＣとしては、例えば、ダミービット線上のタイミング制御回路１２から最も遠い位置から順に複数のダミーメモリセルが指定される。図５では、セルフタイミング用ダミーメモリセルＳＤＭＣ１、２のトランスファートランジスタ対５７、５８のゲートは図示しない共通のダミーワード線ＤＷＬに接続され、負荷用ダミーメモリセルＬＤＭＣ１、２のトランスファートランジスタ対のゲートはグランドＶＳＳに接続される。
【００２５】
尚、図中、白抜きで示した領域は半導体ウェーハ上の不純物拡散層を表し、濃いハッチングで示した領域は半導体ウェーハ上に形成したゲートポリシリコン層を表す。破線はメモリセル内の局所配線を表し、太線はダミービット線ＤＢＬ、ＸＤＢＬを表し、丸印はダミービット線とのコンタクトを表す。また、図５からわかるように、通常レイアウトユニット５１と対称レイアウトユニット５２の各々において、インバータ対を構成する２つのインバータのレイアウトは互いに線対称にはなっていない。
【００２６】
ここで、図５のダミーメモリセルのレイアウト例では、製造プロセスのフォトエッチング工程等において不純物拡散層とゲートポリシリコン層との間で位置ずれが起こった場合、メモリセルＭＣの保持データの誤読み出しが生じる可能性があるという問題がある。
【００２７】
図６に示したように、不純物拡散層及びゲートポリシリコン層のコーナー部において、実際の出来上がり形状は丸まりを有する。このため、上述の位置ずれが起こった場合、例えば不純物拡散層に対してゲートポリシリコン層が全体的に図中左下の方向にずれた場合（図６参照）、通常レイアウトユニット５１及び対称レイアウトユニット５２において、インバータ対を構成する各インバータの間で駆動能力に差が生じる。
【００２８】
詳細には、通常レイアウトユニット５１において、左下方向の位置ずれに起因して、以下のようにインバータの特性が変化する。すなわち、左側に位置するインバータ５４では上側のトランジスタにおいてチャネル長が短くなり、下側のトラジスタにおいてチャネル長が長くなり、チャネル幅が狭くなるのに対し、右側に位置するインバータ５３では上側のトランジスタにおいてチャネル長が長くなり、下側のトランジスタにおいてチャネル幅が広くなる。
【００２９】
これに対し、対称レイアウトユニット５２においては、左下方向の位置ずれに起因して、以下のようにインバータの特性が変化する。すなわち、左側に位置するインバータ５６では上側のトランジスタにおいてチャネル幅が狭くなり、下側のトラジスタにおいてチャネル長が短くなるのに対し、右側に位置するインバータ５５では上側のトラジスタにおいてチャネル長が短くなり、チャネル幅が広くなり、下側のトランジスタにおいてチャネル長が長くなる。
【００３０】
以上のように、位置ずれにより、通常レイアウトユニット５１及び対称レイアウトユニット５２のインバータ対を構成する４つのインバータ５３〜５６の間で駆動能力が互いに異なるようになる。その結果、位置ずれに応じて、通常レイアウトユニット５１を有するダミーメモリセルＳＤＭＣ１と対称レイアウトユニット５２を有するダミーメモリセルＳＤＭＣ２の間で駆動能力に差が生じてしまう。
【００３１】
これに対応して、タイミング制御回路１２の検出対象であるダミービット線ＸＤＢＬに対する駆動能力も位置ずれに応じて変化する。それによってセルフタイミング信号ＳＬＦの活性化タイミングも位置ずれに応じて変化し、本来のタイミングよりも早くなる可能性がある。
【００３２】
一方、メモリセルアレイＭＣＡ内のメモリセルＭＣも各々のビット線ＢＬ、ＸＢＬについて、図５のダミーメモリセルＳＤＭＣ、ＬＤＭＣのレイアウト例と同様のレイアウトを有する。このため、位置ずれが起こり、読み出し時に選択されたメモリセルＭＣが通常レイアウトユニット５１と対称レイアウトユニット５２のうち、駆動能力の小さい方のレイアウトユニットを有するセルであった場合、ビット線対ＢＬ、ＸＢＬに所定の電位差が生じるタイミングは本来のタイミングよりも遅くなる可能性がある。
【００３３】
従って、位置ずれに応じて、センスアンプ起動信号ＳＡの活性化タイミングがビット線対ＢＬ、ＸＢＬに所定の電位差が生じるタイミングよりも早くなり、保持データの誤読み出しが発生する可能性がある。そこで、本発明の目的は、製造プロセスで層間の位置ずれが起こった場合でも通常メモリセルＭＣの保持データの誤読み出しを防止することが可能な半導体メモリを提供することである。
【先行技術文献】
【特許文献】
【００３４】
【特許文献１】特開２００３−３６６７８号公報
【発明の概要】
【発明が解決しようとする課題】
【００３５】
本発明の目的は、製造ばらつきなどの様々なデバイス特性の変動要因によらず、通常メモリセルＭＣの保持データの誤読み出しを確実に防止することが可能な半導体メモリを提供することである。
【課題を解決するための手段】
【００３６】
上述した目的を達成するための本発明の第１の側面によれば、複数のワード線と、複数のビット線と、前記複数のワード線と前記複数のビット線の交差位置に配置された複数のメモリセルを有するメモリセルアレイと、前記メモリセルアレイの近傍に配置され、前記メモリセルの読み出し時に内部回路の動作タイミングを決定するセルフタイミング信号を生成するセルフタイミング回路を備えた半導体メモリであって、前記セルフタイミング回路は、前記ワード線の選択に応答して選択されるダミーワード線と、前記ダミーワード線に接続され通常レイアウトユニットから構成された複数の第１のセルフタイミング用ダミーメモリセルが連続して配置された第１のダミービット線と、 前記ダミーワード線に接続され前記通常レイアウトユニットと点対称又は線対称の関係を有する対称レイアウトユニットから構成された複数の第２のセルフタイミング用ダミーメモリセルが連続して配置された第２のダミービット線と、前記第１のダミービット線及び第２のダミービット線を入力し、前記第１及び第２のダミービット線のうち電位の変化速度の遅い方のダミービット線の電位変化に基づいて、前記セルフタイミング信号を出力するタイミング制御回路とを備えたことを特徴とする。
【００３７】
上述の第１の側面により、本発明の半導体メモリでは、製造ばらつき等の理由により不純物拡散層とゲートポリシリコン層との間で位置ずれが起こった場合でも、センスアンプ起動信号ＳＡの活性化タイミングを位置ずれに応じて適切に調整することができるので、センスアンプ起動信号ＳＡの活性化タイミングが通常メモリセルＭＣのビット線対ＢＬ、ＸＢＬに所定の電位差が発生するタイミングよりも早くなるのを防止し、保持データの誤読み出しを防止することができる。
【発明の効果】
【００３８】
従って、本発明の半導体メモリでは、製造ばらつきなどの様々なデバイス特性の変動要因によらず、通常メモリセルＭＣの保持データの誤読み出しを確実に防止することが可能になる。
【図面の簡単な説明】
【００３９】
【図１】従来のセルフタイミング回路を備えたＳＲＡＭの回路構成の概略図である。
【図２】従来のセルフタイミング回路の動作を説明するための図である。
【図３】従来のセルフタイミング回路のダミービット線対に接続されるセルフタイミング用ダミーメモリセル及び負荷用ダミーメモリセルの保持データの設定パターンの例を示す図である。
【図４】従来のセルフタイミング回路を備えたＳＲＡＭの問題点を説明するための図である。
【図５】従来のセルフタイミング回路におけるダミーメモリセルのレイアウト例を示す図である。
【図６】従来のレイアウト例において不純物拡散層に対してゲートポリシリコン層が全体的に図中左下の方向にずれた場合のレイアウトを示す図である。
【図７】第１の実施の形態を示す概略構成図である。
【図８】第１の実施の形態のセルフタイミング回路内の各ダミービット線対におけるタイミング用ダミーメモリセル及び負荷用ダミーメモリセルの保持データの設定パターンを示す図である。
【図９】第１の実施の形態のタイミング制御回路の回路構成を示す概略図である。
【図１０】第１の実施の形態のタイミング制御回路の動作を説明するための図である。
【図１１】第２の実施の形態を説明するための図である。
【図１２】第３の実施の形態を説明するための図である。
【図１３】第３の実施の形態のタイミング制御回路の動作を説明するための図である。
【図１４】第４の実施の形態を示す概略構成図である。
【図１５】第４の実施の形態のタイミング制御回路の回路構成を示す概略図である。
【図１６】第４の実施の形態のタイミング制御回路の動作を説明するための図である。
【図１７】第５の実施の形態を説明するための図である。
【図１８】第６の実施の形態を説明するための図である。
【図１９】第７の実施の形態を説明するための図である。
【図２０】第８の実施の形態を説明するための図である。
【図２１】第９の実施の形態を説明するための図である。
【図２２】第１０の実施の形態を説明するための図である。
【図２３】第１１の実施の形態を示す概略構成図である。
【図２４】第１１の実施の形態のセルフタイミング回路の各ダミービット線対におけるダミーメモリセルのレイアウト例を示す図である。
【図２５】第１１の実施の形態のレイアウト例において不純物拡散層に対してゲートポリシリコン層が全体的に図中左下の方向にずれた場合のレイアウトを示す図である。
【図２６】第１１の実施の形態のレイアウト例において不純物拡散層に対してゲートポリシリコン層が全体的に図中左下の方向にずれた場合のレイアウトを示す図である。
【図２７】第１１の実施の形態のタイミング制御回路の回路構成を示す概略図である。
【図２８】第１１の実施の形態のタイミング制御回路の動作を説明するための図である。
【図２９】第１２の実施の形態を説明するための図である。
【図３０】第１２の実施の形態のセルフタイミング回路のダミービット線対におけるダミーメモリセルのレイアウト例を示す図である。
【図３１】第１２の実施の形態のレイアウト例において不純物拡散層に対してゲートポリシリコン層が全体的に図中左下の方向にずれた場合のレイアウトを示す図である。
【発明を実施するための形態】
【００４０】
以下、図面を参照して本発明の実施の形態について説明する。しかしながら、係る実施の形態が本発明の技術的範囲を限定するものではなく、本発明の技術的範囲は特許請求の範囲とその均等物に及ぶものである。
【００４１】
図７は本発明の第１の実施の形態を示す概略構成図である。図７に示したＳＲＡＭは、センスアンプ回路を起動するセンスアンプ起動信号の生成回路としてセルフタイミング回路を有するものである。図６に示したＳＲＡＭの回路構成は、図１に示した従来の回路構成に対してセルフタイミング回路１１がセルフタイミング回路６１に置き換えられている点が異なり、その他の構成については同様である。
【００４２】
図７のセルフタイミング回路６１は２組のダミービット線対ＤＢＬ１、ＸＤＢＬ１及びＤＢＬ２、ＸＤＢＬ２を有する。各々のダミービット線対は、図１のセルフタイミング回路１１と同様に、少なくとも１つのセルフタイミング用ダミーメモリセルＳＤＭＣと複数の負荷用ダミーメモリセルＬＤＭＣを有する。
【００４３】
セルフタイミング用ダミーメモリセルＳＤＭＣ及び負荷用ダミーメモリセルＬＤＭＣに保持されるデータのパターンはダミービット線対ＤＢＬ１、ＸＤＢＬ１及びＤＢＬ２、ＸＤＢＬ２の間で互いに異なる。各々のダミービット線対において、セルフタイミング用ダミーメモリセルＳＤＭＣとしては、例えば、ダミービット線上のタイミング制御回路６２から最も遠い位置から順に複数のダミーメモリセルが指定される。
【００４４】
第１のダミービット線対ＤＢＬ１、ＸＤＢＬ１のうちダミービット線ＸＤＢＬ１が検出対象のダミービット線としてタイミング制御回路６２に接続される。第２のダミービット線対ＤＢＬ２、ＸＤＢＬ２のうちダミービット線対ＸＤＢＬ２が検出対象のダミービット線としてタイミング制御回路６２に接続される。タイミング制御回路６２は、ダミービット線ＸＤＢＬ１、ＸＤＢＬ２を入力し、ダミービット線ＸＤＢＬ１、ＸＤＢＬ２の電位の検出結果に基づいてセルフタイミング信号ＳＬＦを出力する。
【００４５】
ダミービット線対ＤＢＬ１、ＸＤＢＬ１及びＤＢＬ２、ＸＤＢＬ２の各々のセルフタイミング用ダミーメモリセルＳＤＭＣは共通のダミーワード線ＤＷＬに接続される。ダミーワード線ＤＷＬの選択によりすべてのセルフタイミング用ダミーメモリセルＳＤＭＣが同時に選択される。
【００４６】
図８は、セルフタイミング回路６１内のダミービット線対ＤＢＬ１、ＸＤＢＬ１及びＤＢＬ２、ＸＤＢＬ２におけるタイミング用ダミーメモリセルＳＤＭＣ及び負荷用ダミーメモリセルＬＤＭＣの保持データの設定パターンを示す図である。
【００４７】
図８に示すように、第１のダミービット線対ＤＢＬ１、ＸＤＢＬ１における保持データの設定パターンは、図３で示した従来の設定パターンと同一である。すなわち、セルフタイミング用ダミーメモリセルＳＤＭＣ及び負荷用ダミーメモリセルＬＤＭＣとの間で、インバータ対ＩＮＶ１、ＩＮＶ２の接続ノードｎ１、ｎ２の電位を互いに逆に固定した設定パターンになっている。第１のダミービット線対ＤＢＬ１、ＸＤＢＬ１の設定パターンは、タイミング制御回路６２の検出対象であるダミービット線ＸＤＢＬ１に対して負荷用ダミーメモリセルＬＤＭＣのオフリーク電流Ｉleakによる駆動の影響が最小になるようにし、ダミービット線ＸＤＢＬ１がセルフタイミング用ダミーメモリセルＳＤＭＣのみにより駆動されるようにしたものである。
【００４８】
これに対し、第２のダミービット線対ＤＢＬ２、ＸＤＢＬ２における保持データの設定パターンは、セルフタイミング用ダミーメモリセルＳＤＭＣ及び負荷用ダミーメモリセルＬＤＭＣとの間で、インバータ対ＩＮＶ１、ＩＮＶ２の接続ノードｎ１、ｎ２の電位をすべて同一電位に固定したパターンである。第２のダミービット線対ＤＢＬ２、ＸＤＢＬ２の設定パターンは、検出対象のダミービット線ＸＤＢＬ２に対して負荷用ダミーメモリセルＬＤＭＣのオフリーク電流Ｉleakによる駆動の影響が最大になるようにし、ダミービット線ＸＤＢＬ２がセルフタイミング用ダミーメモリセルＳＤＭＣにより駆動されるとともに、すべての負荷用ダミーメモリセルＬＤＭＣのオフリーク電流Ｉleakにより駆動されるようにしたものである。
【００４９】
従って、ダミービット線ＸＤＢＬ１、ＸＤＢＬ２の間の駆動能力の差は、負荷用ダミーメモリセルＬＤＭＣのオフリーク電流Ｉleakによる駆動に起因する。ダミーワード線ＤＷＬを選択した後ダミービット線ＸＤＢＬ１、ＸＤＢＬ２の電位が所定の値になるまでの時間の差は、負荷用ダミーメモリセルＬＤＭＣのオフリーク電流Ｉleakの電流量に依存して変化する。
【００５０】
図９はタイミング制御回路６２の回路構成を示す概略図である。図９に示すように、タイミング制御回路６２は遅延制御部８１、インバータ８２及び遅延制御信号生成部８３を有する。
【００５１】
遅延制御信号生成部８３はインバータ８４、インバータ８５及びＥＸＯＲ回路８６を有する。インバータ８４、８５は例えば同一のしきい値電圧を有する。インバータ８４はダミービット線ＸＤＢＬ１を入力し、ダミービット線ＸＤＢＬ１の電位が所定のしきい値電圧より小さくなったことに応答してＨレベルの信号をＥＸＯＲ回路８６へ出力する。インバータ８５はダミービット線ＸＤＢＬ２を入力し、ダミービット線ＸＤＢＬ２の電位が上記しきい値電圧より小さくなったことに応答してＨレベルの信号をＥＸＯＲ回路８６へ出力する。ＥＸＯＲ回路８６はインバータ８４、８５の出力信号を入力し、２つの出力信号の排他的論理和をとることにより遅延制御信号ＤＣＮＴを生成する。
【００５２】
遅延制御部８１はトランスファースイッチ８７とインバータ８８を有する。トランスファースイッチ８７はソース及びドレインを相互接続させたＰＭＯＳトランジスタとＮＭＯＳトランジスタからなり、ダミービット線ＸＤＢＬ１とインバータ８２の入力ノードを接続する。ＰＭＯＳトランジスタのゲートには遅延制御信号生成部８３からの遅延制御信号ＤＣＮＴがそのまま供給され、ＮＭＯＳトランジスタのゲートには遅延制御信号ＤＣＮＴがインバータ８８を介して供給される。遅延制御部８１はダミービット線ＸＤＢＬ１及び遅延制御信号ＤＣＮＴを入力し、ダミービット線ＸＤＢＬ１の電位を遅延制御信号ＤＣＮＴに基づいて所定の時間だけ遅延させて、インバータ８２の入力ノードへ出力する。
【００５３】
インバータ８２は遅延制御部８１からの出力信号を入力し、その出力信号の電位が所定の値よりも小さくなったことに応答してセルフタイミング信号ＳＬＦを活性化させる。
【００５４】
以下にタイミング制御回路６２の動作を図１０を用いて説明する。メモリセルアレイＭＣＡ内の所定のワード線ＷＬが選択され、これに応答してダミーワード線ＤＷＬが選択されると、ダミービット線ＸＤＢＬ１、ＸＤＢＬ２の電位はそれぞれプリチャージレベル（Ｈレベル）よりＬレベルに引き下げられる。
【００５５】
ここで、上述したように、ダミービット線ＸＤＢＬ１、ＸＤＢＬ２に対する駆動能力の間には負荷用ダミーメモリセルＬＤＭＣのオフリーク電流Ｉleakによる駆動に起因する差があり、ダミービット線ＸＤＢＬ２の電位の低下速度はダミービット線ＸＤＢＬ１のそれよりもオフリーク電流Ｉleakの電流量に対応する分だけ速くなる。
【００５６】
このため、インバータ８５の出力信号がＨレベルになるタイミングｔ１はインバータ８４の出力信号がＨレベルになるタイミングｔ２よりもオフリーク電流Ｉleakの電流量に対応する期間だけ早くなる。従って、ＥＸＯＲ回路８６が生成する遅延制御信号ＤＣＮＴは、オフリーク電流Ｉleakの電流量に依存する長さのＨレベル期間Δｔを有する。Ｈレベル期間Δｔはオフリーク電流Ｉleakの電流量が増加するに従って長くなる。
【００５７】
遅延制御部８１のトランスファースイッチ８７は上記Ｈレベル期間Δｔを有する遅延制御信号ＤＣＮＴを受けて動作し、Ｈレベル期間Δｔの間はオンし、Ｈレベル期間Δｔ以外の期間はオフする。このため、インバータ８２の入力ノードｎ３の電位変化は以下のようになる。
【００５８】
タイミングｔ１より以前の期間では、トランスファースイッチ８７はオンするため、入力ノードｎ３の電位はダミービット線ＸＤＢＬ１の電位の低下に追従してプリチャージレベル（Ｈレベル）よりＬレベルに引き下げられる。タイミングｔ１からタイミングｔ２までの期間（Ｈレベル期間Δｔ）では、トランスファースイッチ８７はオフするため、入力ノードｎ３の電位はダミービット線ＸＤＢＬ１の電位の低下に追従せず、タイミングｔ１における電位のまま保持される。タイミングｔ２以降の期間では、トランスファースイッチ８７はオンするので、入力ノードｎ３の電位は再びダミービット線ＸＤＢＬ１の電位の低下に追従して変化し、タイミングｔ１における電位からＬレベルに引き下げられる。
【００５９】
インバータ８２は入力ノードｎ３の電位がしきい値電圧よりも小さくなったタイミングｔ３でセルフタイミング信号ＳＬＦを活性化させて出力する。インバータ８２のしきい値電圧はインバータ８４、８５のしきい値電圧よりも小さく設定しておくことが望ましい。
【００６０】
図１０からわかるように、タイミングｔ２以降の入力ノードｎ３の電位変化の波形は、タイミングｔ１以降のダミービット線ＸＤＢＬ１の電位変化の波形を上記Ｈレベル期間Δｔだけずらしたものになる。このため、タイミング制御回路６２におけるセルフタイミング信号ＳＬＦの活性化タイミングｔ３は、ダミービット線ＸＤＢＬ１の電位から直接決定した従来の場合の活性化タイミングｔ４に比べて上記Ｈレベル期間Δｔだけ遅延させたものになる。
【００６１】
上述のようにＨレベル期間Δｔはオフリーク電流Ｉleakの電流量が増加するに従って長くなるので、セルフタイミング回路６１はセルフタイミング信号ＳＬＦの活性化タイミングを負荷用ダミーメモリセルＬＤＭＣのオフリーク電流Ｉleakの電流量に応じた期間だけ遅延させ、オフリーク電流Ｉleakの電流量が増加するに従ってセルフタイミング信号ＳＬＦの活性化タイミングの遅延量も増加させることができる。
【００６２】
従って、本発明の第１の実施の形態では、図１０に示したように、周囲の温度変化等の理由によりオフリーク電流Ｉleakが増加した場合でも、センスアンプ起動信号ＳＡの活性化タイミングをオフリーク電流Ｉleakの電流量に応じた期間だけ遅延させることができるので、センスアンプ起動信号ＳＡの活性化タイミングが通常メモリセルＭＣのビット線対ＢＬ、ＸＢＬに所定の電位差が発生するタイミングよりも早くなるのを防止し、保持データの誤読み出しを防止することができる。
【００６３】
次に、本発明の第２の実施の形態を図１１を用いて説明する。本発明の第２の実施の形態の回路構成は、図７に示した第１の実施の形態の回路構成に対してタイミング制御回路６２がタイミング制御回路１０１に置き換えられている点が異なる。その他の構成については同様であるので説明は省略する。図１１に第２の実施の形態におけるタイミング制御回路１０１の回路構成を示す。
【００６４】
図１１に示すように、タイミング制御回路１０１は図９のタイミング制御回路６２において遅延制御部８１が遅延制御部１０２に置き換えられている点が異なる。その他の構成については同様であり、説明は省略する。
【００６５】
遅延制御部１０２はスイッチトランジスタ１０３、付加容量１０４及びインバータ１０５を有する。インバータ８２の入力ノードｎ３とグランドＶＳＳの間に、スイッチトランジスタ１０３と付加容量１０４が直列に接続される。スイッチトランジスタ１０３はソース及びドレインを相互接続させたＰＭＯＳトランジスタとＮＭＯＳトランジスタからなり、ＰＭＯＳトランジスタのゲートには遅延制御信号生成部８３からの遅延制御信号ＤＣＮＴがインバータ１０５を介して供給され、ＮＭＯＳトランジスタのゲートには遅延制御信号ＤＣＮＴがそのまま供給される。
【００６６】
遅延制御部１０２はダミービット線ＸＤＢＬ１及び遅延制御信号ＤＣＮＴを入力し、ダミービット線ＸＤＢＬ１の電位を遅延制御信号ＤＣＮＴに基づいて所定の時間だけ遅延させて、インバータ８２の入力ノードｎ３へ出力する。以下に遅延制御部１０２の動作を説明する。
【００６７】
スイッチトランジスタ１０３は、遅延制御信号ＤＣＮＴに応答して図１０のＨレベル期間Δｔの間のみオンし、入力ノードｎ３に付加容量１０４を接続する。このため、入力ノードｎ３における配線容量は、上記Ｈレベル期間Δｔ（タイミングｔ１からタイミングｔ２までの期間）の間のみ寄生容量に付加容量１０４を加えたものとなり、タイミングｔ１以前及びタイミングｔ２以降の期間のそれに比べて大きく増加する。これに対応して、上記入力ノードｎ３の電位の低下速度はタイミングｔ１からタイミングｔ２までの期間のみ、タイミングｔ１以前及びタイミングｔ２以降の期間のそれに比べて大きく低下する。
【００６８】
このため、タイミングｔ１からタイミングｔ２までの期間、入力ノードｎ３の電位のタイミングｔ１における電位からの低下量を少なくすることができ、それによって入力ノードｎ３の電位をおおよそタイミングｔ１における電位のまま保持することができる。従って、タイミング制御回路１０１における入力ノードｎ３の電位変化は図１０に示したタイミング制御回路６２の場合のそれと同様のものになる。
【００６９】
従って、本発明の第２の実施の形態では、第１の実施の形態の場合と同様に、オフリーク電流Ｉleakが増加した場合でも、センスアンプ起動信号ＳＡの活性化タイミングをオフリーク電流Ｉleakの電流量に応じた期間だけ遅延させることができるので、通常メモリセルＭＣの保持データの誤読み出しを防止することができる。
【００７０】
尚、付加容量１０４の容量値は、ダミービット線ＸＤＢＬ１に対する駆動能力や入力ノードｎ３の寄生容量の大きさに応じて、タイミングｔ１からタイミングｔ２までの期間における、入力ノードｎ３の電位のタイミングｔ１における電位からの低下量が十分に少なくなるように設定すればよい。
【００７１】
次に、本発明の第３の実施の形態を図１２を用いて説明する。本発明の第３の実施の形態の回路構成は、図７に示した第１の実施の形態の回路構成に対して、タイミング制御回路６２がタイミング制御回路１１１に置き換えられている点が異なる。その他の構成については同様であるので説明は省略する。図１２に第３の実施の形態におけるタイミング制御回路１１１の回路構成を示す。
【００７２】
図１２に示すように、タイミング制御回路１１１は図９のタイミング制御回路６２において遅延制御部８１が遅延制御部１１２に置き換えられている点が異なる。また、タイミング制御回路１１１のインバータ８２はタイミング制御回路６２とは異なり遅延制御部１１２内に含まれる。その他の構成については同様であり、説明は省略する。
【００７３】
遅延制御部１１２はインバータ８２、インバータ列１１３、トランスファースイッチ１１４及びインバータ１１５を有する。ダミービット線ＸＤＢＬ１とセルフタイミング信号ＳＬＦの出力ノードｎ４の間にインバータ列１１３に接続される。インバータ列１１３に並列に、ダミービット線ＸＤＢＬ１とセルフタイミング信号ＳＬＦの出力ノードｎ４の間にインバータ８２及びトランスファースイッチ１１４が直列に接続される。
【００７４】
トランスファースイッチ１１４はソース及びドレインを相互接続させたＰＭＯＳトランジスタとＮＭＯＳトランジスタからなり、ＰＭＯＳトランジスタのゲートには遅延制御信号生成部８３からの遅延制御信号ＤＣＮＴがそのまま供給され、ＮＭＯＳトランジスタのゲートには遅延制御信号ＤＣＮＴがインバータ１１５を介して供給される。インバータ列１１３は複数のインバータが直列接続されて構成されており、奇数個のインバータから構成される。インバータ８２及びインバータ列を構成する各インバータのしきい値電圧はインバータ８４、８５のしきい値電圧よりも小さく設定しておくことが望ましい。
【００７５】
トランスファースイッチ１１４は遅延制御信号ＤＣＮＴに応答して動作し、図１０のＨレベル期間Δｔの間のみオフする。このため、上記Ｈレベル期間Δｔ（タイミングｔ１からタイミングｔ２までの期間）の間のみ、インバータ８２の出力ノードとセルフタイミング信号の出力ノードｎ４とが非導通になり、タイミングｔ１以前及びタイミングｔ２以降の期間では導通状態になる。
【００７６】
遅延制御部１１２はダミービット線ＸＤＢＬ１及び遅延制御信号ＤＣＮＴを入力し、セルフタイミング信号ＳＬＦをダミービット線ＸＤＢＬ１の電位と遅延制御信号ＤＣＮＴに基づいて所定の時間だけ遅延させて出力する。以下にタイミング制御回路１１１の動作を図１３を用いて説明する。
【００７７】
タイミングｔ１以前の期間では、インバータ８２及びインバータ列１１３の入力ノードｎ５の電位はダミービット線ＸＤＢＬ１の電位の低下に追従してプリチャージレベル（Ｈレベル）よりＬレベルに引き下げられる。インバータ８２は入力ノードｎ５の電位がしきい値よりも小さくなったタイミングｔ５で出力電圧をＬレベルからＨレベルに遷移させて、トランスファースイッチ１１４に出力する。インバータ列１１３は、複数のインバータの動作時間に対応する期間だけタイミングｔ５よりも遅れてタイミングｔ６で出力電圧をＬレベルからＨレベルに遷移させて、セルフタイミング信号の出力ノードｎ４へ出力する。タイミングｔ５とタイミングｔ６の間の遅延時間はインバータ列１１３を構成するインバータの個数や能力を調整することにより調整することができる。
【００７８】
ここで、図１０に示した遅延制御信号ＤＣＮＴの立ち下がりタイミングｔ２と上記したタイミングｔ５、ｔ６の間の位置関係に従って場合分けをして、セルフタイミング信号ＳＬＦの出力に関する遅延制御部１１２の動作を説明する。
【００７９】
（１）タイミングｔ２がタイミングｔ５よりも早いとき、
トランスファースイッチ１１４はタイミングｔ１でいったんオフした後、インバータ８２がＨレベルを出力するタイミングｔ５よりも前のタイミングｔ２で再度オンする。すなわち、タイミングｔ５ではトランスファースイッチ１１４は導通状態に保持されている。
このため、インバータ８２はタイミングｔ５でセルフタイミング信号の出力ノードｎ４の電位をＬレベルからＨレベルに遷移させる。それによってセルフタイミング信号ＳＬＦはタイミングｔ５で活性化される。
【００８０】
（２）タイミングｔ２がタイミングｔ６よりも遅いとき、
トランスファースイッチ１１４はタイミングｔ１でオフした後、インバータ列１１３がＨレベルを出力するタイミングｔ６よりも後のタイミングｔ２で再度オンする。すなわち、タイミングｔ５及びタイミングｔ６の双方においてトランスファースイッチ１１４は非導通状態に保持されている。
このため、インバータ８２はタイミングｔ５からタイミングｔ６までの期間でＨレベルをセルフタイミング信号の出力ノードｎ４に出力することができず、セルフタイミング信号の出力ノードｎ４の電位はタイミングｔ６においてインバータ列１１３によってＬレベルからＨレベルに遷移させられる。それによってセルフタイミング信号ＳＬＦはタイミングｔ６で活性化される。
【００８１】
（３）タイミングｔ２がタイミングｔ５より遅くタイミングｔ６より早いとき、
トランスファースイッチ１１４はタイミングｔ１でオフした後、インバータ８２がＨレベルを出力するタイミングｔ５よりも後で、かつインバータ列１１３がＨレベルを出力するタイミングｔ６よりも前のタイミングｔ２で再度オンする。すなわち、トランスファースイッチ１１４はタイミングｔ５では非導通状態に保持される一方、タイミングｔ５とタイミングｔ６の間のタイミングｔ２で導通状態になり、タイミングｔ６では導通状態に保持される。
このため、インバータ８２はタイミングｔ５でＨレベルをセルフタイミング信号の出力ノードｎ４に出力することができない。その代わりに、インバータ８２はタイミングｔ５とタイミングｔ６の間のタイミングｔ２でセルフタイミング信号の出力ノードｎ４の電位をＬレベルからＨレベルに遷移させる。それによってセルフタイミング信号ＳＬＦはタイミングｔ２で活性化される。
【００８２】
以上のように、タイミング制御回路１１１は遅延制御信号ＤＣＮＴの立ち下がりタイミングｔ２に応じてセルフタイミング信号ＳＬＦの活性化タイミングをタイミングｔ５からタイミングｔ６の間で変化させ、タイミングｔ２が遅くなるに従ってセルフタイミング信号ＳＬＦの活性化タイミングも遅延させる。
【００８３】
遅延制御信号ＤＣＮＴの立ち下がりタイミングｔ２は負荷用ダミーメモリセルＬＤＭＣのオフリーク電流Ｉleakの電流量が増加するに従って遅くなるので、セルフタイミング回路はセルフタイミング信号ＳＬＦの活性化タイミングをオフリーク電流Ｉleak電流量に応じた期間だけ遅延させ、オフリーク電流Ｉleakの電流量が増加するに従ってセルフタイミング信号ＳＬＦの活性化タイミングの遅延量も増加させることができる。
【００８４】
従って、本発明の第３の実施の形態では、オフリーク電流Ｉleakが増加した場合でも、センスアンプ起動信号ＳＡの活性化タイミングをオフリーク電流Ｉleakの電流量に応じた期間だけ遅延させることができるので、通常メモリセルＭＣの保持データの誤読み出しを防止することができる。
【００８５】
尚、上述の第３の実施の形態では、ダミービット線ＸＤＢＬ１とセルフタイミング信号ＳＬＦの出力ノードｎ４の間に、単一のインバータ８２と３つのインバータを直列接続させたインバータ列１３を並列に設けた例を示したが、この構成に限定されることはなく、直列接続させたインバータの数の異なる２つのインバータ列を並列に設けた構成であればよい。また代わりに、駆動能力が異なり、同一の入力信号に対して異なるタイミングで信号出力を行う２つのインバータを並列に設けるようにしてもよい。
【００８６】
また、上述の第１乃至第３の実施の形態では、トランスファースイッチ及びスイッチトランジスタをソース及びドレインを相互接続させたＰＭＯＳトランジスタとＮＭＯＳトランジスタにより構成したが、これに限定されることはなく、例えばＰＭＯＳトランジスタまたはＮＭＯＳトランジスタ単体により構成するようにしてもよい。
【００８７】
また、上述の第１乃至第３の実施の形態では、ダミービット線対ＤＢＬ、ＸＤＢＬを２組設け、各組のダミービット線ＸＤＢＬから遅延制御信号ＤＣＮＴを生成するように構成したが、これに限定されることはなく、３組以上のダミービット線対ＤＢＬ、ＸＤＢＬを設け、各組のダミービット線ＸＤＢＬから遅延制御信号ＤＣＮＴを生成するように構成してもよい。
【００８８】
この場合、例えば、複数のダミービット線対を２つのグループに分け、第１のグループでは上記第１のダミービット線対ＤＢＬ１、ＸＤＢＬ１と同様の設定パターンでデータを保持するようにし、第２のグループでは上記第２のダミービット線対ＤＢＬ２、ＸＤＢＬ２と同様の設定パターンでデータを保持するように構成する。その上で、第２のグループに属するダミービット線のうち電位の低下速度が最も速いダミービット線ＸＤＢＬの電位に基づいて遅延制御信号ＤＣＮＴをＨレベルに遷移させ、第１のグループに属するダミービット線のうち電位の低下速度が最も遅いダミービット線ＸＤＢＬの電位に基づいて遅延制御信号ＤＣＮＴをレベルに遷移させるようにすればよい。
【００８９】
図１４は第４の実施の形態を示す概略構成図である。図１４に示したＳＲＡＭは、センスアンプ回路を起動するセンスアンプ起動信号の生成回路としてセルフタイミング回路を有するものである。図１４に示したＳＲＡＭの回路構成は、図１に示した従来の回路構成に対してセルフタイミング回路１１がセルフタイミング回路１３１に置き換えられている点が異なり、その他の構成については同様である。
【００９０】
図１４のセルフタイミング回路１３１は、図１のセルフタイミング回路１１と同様に、ダミービット線対ＤＢＬ、ＸＤＢＬを有する。ダミービット線対ＤＢＬ、ＸＤＢＬは、少なくとも１つのセルフタイミング用ダミーメモリセルＳＤＭＣと複数の負荷用ダミーメモリセルＬＤＭＣを有する。セルフタイミング用ダミーメモリセルＳＤＭＣとしては、例えば、ダミービット線上のタイミング制御回路１３２から最も遠い位置から順に複数のダミーメモリセルが指定される。ダミービット線対ＤＢＬ、ＸＤＢＬはそれぞれタイミング制御回路１３２に接続される。
【００９１】
タイミング制御回路１３２は、ダミービット線対ＤＢＬ、ＸＤＢＬを入力し、ダミービット線対ＤＢＬ、ＸＤＢＬの電位の検出結果に基づいてセルフタイミング信号ＳＬＦを出力する。ダミービット線対ＤＢＬ、ＸＤＢＬの各セルフタイミング用ダミーメモリセルＳＤＭＣは共通のダミーワード線ＤＷＬに接続される。ダミーワード線ＤＷＬの選択により、すべてのセルフタイミング用ダミーメモリセルＳＤＭＣが同時に選択される。
【００９２】
タイミング用ダミーメモリセルＳＤＭＣ及び負荷用ダミーメモリセルＬＤＭＣの保持データの設定パターンは図３で示した従来の設定パターンと同一である。すなわち、セルフタイミング用ダミーメモリセルＳＤＭＣ及び負荷用ダミーメモリセルＬＤＭＣとの間で、インバータ対ＩＮＶ１、ＩＮＶ２の接続ノードｎ１、ｎ２の電位を互いに逆に固定した設定パターンになっている。
【００９３】
これらの設定パターンは、ダミービット線ＸＤＢＬに対して負荷用ダミーメモリセルＬＤＭＣのオフリーク電流Ｉleakによる駆動の影響が最小になるようにし、ダミービット線ＸＤＢＬがセルフタイミング用ダミーメモリセルＳＤＭＣのみにより駆動されるようにするとともに、ダミービット線ＤＢＬがすべての負荷用ダミーメモリセルＬＤＭＣのオフリーク電流Ｉleakにより駆動されるようにしたものである。
【００９４】
図１５はタイミング制御回路１３２の回路構成を示す概略図である。図１５に示すように、タイミング制御回路１３２は遅延制御部１４１及びインバータ列１４２を有し、ダミービット線ＸＤＢＬとセルフタイミング信号ＳＬＦの出力ノードｎ６の間に遅延制御部１４１とインバータ列１４２が直列接続された構造を有する。
【００９５】
遅延制御部１４１はソース及びドレインを相互接続させたＰＭＯＳトランジスタ１４３及びＮＭＯＳトランジスタ１４４から構成されたトランスファーゲートを有する。ＰＭＯＳトランジスタ１４３はゲートがグランドＶＳＳに接続され、常にオンされる。ＮＭＯＳトランジスタ１４４のゲートはダミービット線ＤＢＬに接続される。遅延制御部１４１はダミービット線ＢＤＬ、ＸＤＢＬを入力し、ダミービット線ＸＤＢＬの電位をダミービット線ＤＢＬの電位に基づいて所定の時間だけ遅延させて、インバータ列１４２の入力ノードへ出力する。
【００９６】
インバータ列１４２は複数のインバータが直列接続されて構成される。インバータ列１４２は遅延制御部１４１からの出力信号を入力し、その出力信号の電位が所定の値よりも小さくなったことに応答してセルフタイミング信号ＳＬＦを活性化させる。
【００９７】
以下にタイミング制御回路１３２の動作を図１６を用いて説明する。メモリセルアレイＭＣＡ内の所定のワード線ＷＬが選択され、これに応答してダミーワード線ＤＷＬが選択されると、ダミービット線ＸＤＢＬの電位はセルフタイミング用ダミーメモリセルＳＤＭＣにより駆動されて、プリチャージレベル（Ｈレベル）よりＬレベルに引き下げられる。
【００９８】
同時に、ダミービット線ＤＢＬもすべての負荷用ダミーメモリセルＬＤＭＣのオフリーク電流Ｉleakにより駆動されて、プリチャージレベル（Ｈレベル）よりＬレベルに引き下げられる。ダミービット線ＤＢＬのプリチャージレベルからの電位の低下量は負荷用ダミーメモリセルＬＤＭＣのオフリーク電流Ｉleakの電流量に依存して変化する。オフリーク電流Ｉleakの電流量が増加すると、これに従ってダミービット線ＤＢＬの電位の低下量も増加する。
【００９９】
ここで、上述のように、遅延制御部１４１を構成するＮＭＯＳトランジスタ１４４のゲートにはダミービット線ＤＢＬの電位が入力される。このため、ＮＭＯＳトランジスタ１４４のオン抵抗値はダミービット線ＤＢＬの電位に応じて変化し、ダミービット線ＤＢＬのプリチャージレベルからの電位の低下量が増加するに従って増加する。
【０１００】
それによって、遅延制御部１４１におけるオン抵抗値はダミービット線ＤＢＬの電位の低下量が増加するに従って増加する。これに対応して遅延制御部１４１における信号の遅延量もダミービット線ＤＢＬの電位の低下量が増加するに従って増加する。ダミービット線ＤＢＬの電位の低下量はオフリーク電流Ｉleakの電流量に対応するので、遅延制御部１４１における信号の遅延量は負荷用ダミーメモリセルＬＤＭＣのオフリーク電流Ｉleakの電流量に依存して変化し、オフリーク電流Ｉleakの電流量が増加するに従って増加する。
【０１０１】
従って、遅延制御部１４１は入力したダミービット線ＸＤＢＬの電位をオフリーク電流Ｉleakの電流量に応じた時間Δｔだけ遅延させて、インバータ列１４２へ出力する。インバータ列１４２は遅延制御部１４１によって遅延されたダミービット線ＤＢＬの電位を入力し、その電位が所定のしきい値電圧よりも小さくなったことに応答してセルフタイミング信号ＳＬＦを活性化させる。
【０１０２】
このため、セルフタイミング回路１３１はセルフタイミング信号ＳＬＦの活性化タイミングを負荷用ダミーメモリセルＬＤＭＣのオフリーク電流Ｉleakの電流量に応じた時間Δｔだけ遅延させ、オフリーク電流Ｉleakの電流量が増加するに従ってセルフタイミング信号ＳＬＦの活性化タイミングの遅延量も増加させることができる。
【０１０３】
従って、本発明の第４の実施の形態では、周囲の温度変化等の理由によりオフリーク電流Ｉleakが増加した場合でも、センスアンプ起動信号ＳＡの活性化タイミングをオフリーク電流Ｉleakの電流量に応じた期間だけ遅延させることができるので、センスアンプ起動信号ＳＡの活性化タイミングが通常メモリセルＭＣのビット線対ＢＬ、ＸＢＬに所定の電位差が発生するタイミングよりも早くなるのを防止し、保持データの誤読み出しを防止することができる。
【０１０４】
次に、本発明の第５の実施の形態を図１７を用いて説明する。本発明の第５の実施の形態の回路構成は、図１４に示した第４の実施の形態の回路構成に対して、タイミング制御回路１３２がタイミング制御回路１６１または１６２に置き換えられている点が異なる。その他の構成については同様であるので説明は省略する。図１７（ａ）に第５の実施の形態におけるタイミング制御回路１６１の回路構成を示す。図１７（ｂ）に第５の実施の形態におけるタイミング制御回路１６２の回路構成を示す。
【０１０５】
図１７（ａ）に示すように、タイミング制御回路１６１はダミービット線ＸＤＢＬとセルフタイミング信号の出力ノードｎ６の間に複数のインバータからなるインバータ列１６４が設けられ、さらにインバータ列１６４を構成するインバータの間に遅延制御部１６３が挿入された構造を有する。
【０１０６】
遅延制御部１６３はソース及びドレインを相互接続させたＰＭＯＳトランジスタ及びＮＭＯＳトランジスタから構成されたトランスファーゲートを複数個直列に接続させた構造を有する。各々のトランスファーゲートにおいて、ＰＭＯＳトランジスタのゲートはグランドＶＳＳに接続され、ＮＭＯＳトランジスタのゲートはダミービット線ＤＢＬに接続される。各々のトランスファーゲートの構造は図１４の遅延制御部１４１におけるトランスファーゲートのそれと同様である。
【０１０７】
図１７（ｂ）に示すように、タイミング制御回路１６２はダミービット線ＸＤＢＬとセルフタイミング信号の出力ノードｎ６の間に複数のインバータからなるインバータ列１６５が設けられ、さらにインバータ列１６５を構成する各インバータの間に遅延制御部１６６を構成するトランスファーゲートがそれぞれ挿入された構造を有する。
【０１０８】
遅延制御部１６６はソース及びドレインを相互接続させたＰＭＯＳトランジスタ及びＮＭＯＳトランジスタから構成された複数のトランスファーゲートを有する。各々のトランスファーゲートにおいて、ＰＭＯＳトランジスタのゲートはグランドＶＳＳに接続され、ＮＭＯＳトランジスタのゲートはダミービット線ＤＢＬに接続される。各々のトランスファーゲートの構造は図１５の遅延制御部１４１におけるトランスファーゲートのそれと同様である。
【０１０９】
インバータ列１６４、１６５はそれぞれダミービット線ＸＤＢＬを入力し、ダミービット線ＸＤＢＬの電位が所定の値よりも小さくなったことに応答してセルフタイミング信号ＳＬＦを活性化させる。
【０１１０】
ここで、上述のように、インバータ列１６４、１６５のインバータ間にはそれぞれ遅延制御部１６３、１６６を構成するトランスファーゲートが挿入されている。このため、インバータ列１６４、１６５によるセルフタイミング信号ＳＬＦの活性化タイミングは遅延制御部１６３、１６６によってダミービット線ＤＢＬの電位に基づいて所定の時間だけ遅延させられる。
【０１１１】
遅延制御部１６３、１６６のトランスファーゲートはそれぞれ図１５の遅延制御部１４１と同様に、負荷用ダミーメモリセルＬＤＭＣのオフリーク電流Ｉleakの電流量に応じた時間だけ信号を遅延させる。更に、遅延制御部１６３、１６６では、複数のトランスファーゲートにより構成されるため、オフリーク電流Ｉleakの電流量が信号の遅延量に与える影響が強調される。このため、オフリーク電流Ｉleakの同一の電流量に対する遅延制御部１６３、１６６の信号の遅延量は、遅延制御回路１４１のそれに比べてより大きなものになる。
【０１１２】
従って、タイミング制御回路１６１、１６２はそれぞれ負荷用ダミーメモリセルＬＤＭＣのオフリーク電流Ｉleakの同一の電流量に対して、セルフタイミング信号ＳＬＦの活性化タイミングの遅延量をタイミング制御回路１３２と比べてより大きなものにすることができる。それによって、オフリーク電流Ｉleakが増加した場合でも、通常メモリセルＭＣのビット線対ＢＬ、ＸＢＬに所定の電位差が発生するタイミングに対するセルフタイミング信号ＳＬＦの活性化タイミングのマージンを増加させることができる。
【０１１３】
従って、本発明の第５の実施の形態では、オフリーク電流Ｉleakが増加した場合でも、センスアンプ起動信号ＳＡの活性化タイミングをオフリーク電流Ｉleakの電流量に応じた期間だけ遅延させることができるとともに、センスアンプ起動信号ＳＡの活性化タイミングの遅延量をより大きくすることができるので、通常メモリセルＭＣの保持データの読み出しマージンを増加させ、誤読み出しをより確実に防止することが可能になる。
【０１１４】
次に、本発明の第６の実施の形態を図１８を用いて説明する。本発明の第６の実施の形態の回路構成は、図１４に示した第４の実施の形態の回路構成に対して、タイミング制御回路１３２がタイミング制御回路１７１に置き換えられている点が異なる。その他の構成については同様であるので説明は省略する。
【０１１５】
図１８に第６の実施の形態におけるタイミング制御回路１７１の回路構成を示す。タイミング制御回路１７１は遅延制御部１７２及びインバータ列１７３を有し、ダミービット線ＸＤＢＬとセルフタイミング信号ＳＬＦの出力ノードｎ６の間に遅延制御部１７２とインバータ列１７３が直列接続された構造を有する。
【０１１６】
遅延制御部１７２は電源電圧ＶＤＤとグランドＶＳＳの間にＰＭＯＳトランジスタ１７４、ＮＭＯＳトランジスタ１７５及びＮＭＯＳトランジスタ１７６が直列接続されたインバータ構造を有する。ＰＭＯＳトランジスタ１７４及びＮＭＯＳトランジスタ１７５のゲートはともにダミービット線ＸＤＢＬに接続される。ＮＭＯＳトランジスタ１７６のゲートはダミービット線ＤＢＬに接続される。遅延制御部１７２はダミービット線ＢＤＬ、ＸＤＢＬを入力し、ダミービット線ＸＤＢＬの電位が所定の値よりも小さくなったことに応答して動作し、セルフタイミング信号ＳＬＦをダミービット線ＤＢＬの電位に基づいて所定の時間だけ遅延させて活性化させる。
【０１１７】
セルフタイミング信号ＳＬＦはインバータ列１７３の入力ノードに出力される。インバータ列１７３は複数のインバータが直列接続されて構成される。インバータ列１７３は遅延制御部１７２からの出力信号をバッファリングしてセルフタイミング信号ＳＬＦをセルフタイミング信号の出力ノードｎ６へ出力する。
【０１１８】
以下にタイミング制御回路１７１の動作を説明する。遅延制御部１７２では、ＰＭＯＳトランジスタ１７４とＮＭＯＳトランジスタ１７５によってダミービット線ＸＤＢＬを入力とするインバータ回路が構成される。更に、インバータ回路にいて、ＮＭＯＳトランジスタ１７５とグランドＶＳＳの間にゲートでダミービット線ＤＢＬを受けるＮＭＯＳトランジスタ１７６が設けられる。遅延制御部１７２におけるインバータ回路の駆動能力はＮＭＯＳトランジスタ１７６のオン抵抗値に依存して変化し、ＮＭＯＳトランジスタ１７６のオン抵抗値が増加するに従って小さくなる。
【０１１９】
ＮＭＯＳトランジスタ１７６のオン抵抗値はダミービット線ＤＢＬの電位に応じて変化し、ダミービット線ＤＢＬのプリチャージレベルからの電位の低下量が増加するに従って増加する。このため、遅延制御部１７２におけるインバータ回路の駆動能力はダミービット線ＤＢＬの電位に応じて変化し、ダミービット線ＤＢＬのプリチャージレベルからの電位の低下量が増加するに従って小さくなる。
【０１２０】
これに対応して、遅延制御部１７２における信号の遅延量はダミービット線ＤＢＬの電位の低下量が増加するに従って増加する。ダミービット線ＤＢＬの電位の低下量はオフリーク電流Ｉleakの電流量に対応するので、遅延制御部１７２における信号の遅延量は負荷用ダミーメモリセルＬＤＭＣのオフリーク電流Ｉleakの電流量に依存して変化し、オフリーク電流Ｉleakの電流量が増加するに従って増加することになる。従って、遅延制御部１７２は、入力したダミービット線ＸＤＢＬの電位が所定のしきい値電圧よりも小さくなったタイミングからオフリーク電流Ｉleakの電流量に対応する時間だけ遅延させたタイミングで、セルフタイミング信号ＳＬＦを活性化させて出力する。
【０１２１】
このため、タイミング制御回路１７１はセルフタイミング信号ＳＬＦの活性化タイミングを負荷用ダミーメモリセルＬＤＭＣのオフリーク電流Ｉleakの電流量に応じた時間だけ遅延させ、オフリーク電流Ｉleakの電流量が増加するに従ってセルフタイミング信号ＳＬＦの活性化タイミングの遅延量も増加させることができる。
【０１２２】
従って、本発明の第６の実施の形態では、オフリーク電流Ｉleakが増加した場合でも、センスアンプ起動信号ＳＡの活性化タイミングをオフリーク電流Ｉleakの電流量に応じた期間だけ遅延させることができるので、センスアンプ起動信号ＳＡの活性化タイミングが通常メモリセルＭＣのビット線対ＢＬ、ＸＢＬに所定の電位差が発生するタイミングよりも早くなるのを防止し、保持データの誤読み出しを防止することができる。
【０１２３】
次に、本発明の第７の実施の形態を図１９を用いて説明する。本発明の第７の実施の形態の回路構成は、図１８に示した第６の実施の形態の回路構成に対して、タイミング制御回路１７１がタイミング制御回路１８１、１８２に置き換えられている点が異なる。その他の構成については同様であるので説明は省略する。図１９（ａ）に第７の実施の形態におけるタイミング制御回路１８１の回路構成を示す。図１９（ｂ）に第７の実施の形態におけるタイミング制御回路１８２の回路構成を示す。
【０１２４】
図１９（ａ）に示すように、タイミング制御回路１８１は遅延制御部１８３を有する。遅延制御部１８３はダミービット線ＸＤＢＬとセルフタイミング信号の出力ノードｎ６の間に複数のインバータ回路を直列接続させた構造を有する。各々のインバータ回路は図１８の遅延制御部１７２のそれと同様の構造を有する。各々のインバータ回路においてＮＭＯＳトランジスタ１８５のゲートにはダミービット線ＤＢＬが接続される。
【０１２５】
図１９（ｂ）に示すように、タイミング制御回路１８２は遅延制御部１８４を有する。遅延制御部１８４はダミービット線ＸＤＢＬとセルフタイミング信号の出力ノードｎ６の間に複数のインバータ回路を直列接続させた構造を有する。このインバータ回路の直列接続は図１９（ａ）の遅延制御部１８３のそれと同様の構造を有するが、グランドＶＳＳに接続されるＮＭＯＳトランジスタ１８６が複数のインバータ回路に対して共通に設けられている点が異なる。
【０１２６】
遅延制御部１８３、１８４はダミービット線ＢＤＬ、ＸＤＢＬを入力し、ダミービット線ＸＤＢＬの電位が所定の値よりも小さくなったことに応答して動作し、セルフタイミング信号ＳＬＦをダミービット線ＤＢＬの電位に基づいて所定の時間だけ遅延させて活性化させる。セルフタイミング信号ＳＬＦはセルフタイミング信号の出力ノードｎ６へ出力される。
【０１２７】
ここで、上述のように、遅延制御部１８３、１８４の各々のインバータ回路はゲートにダミービット線ＤＢＬを入力するＮＭＯＳトランジスタ１８５、１８６を有する。このため、遅延制御部１８３、１８４によるセルフタイミング信号ＳＬＦの活性化タイミングはダミービット線ＤＢＬの電位に基づいて所定の時間だけ遅延させられる。
【０１２８】
遅延制御部１８３、１８４のＮＭＯＳトランジスタ１８５、１８６はそれぞれ図１８の遅延制御部１７２と同様に、インバータ回路の駆動能力をダミービット線ＤＢＬの電位に応じて変化させ、ダミービット線ＤＢＬのプリチャージレベルからの電位の低下量が増加するに従って小さくする。それによって、遅延制御部１８３、１８４は負荷用ダミーメモリセルＬＤＭＣのオフリーク電流Ｉleakの電流量に応じた時間だけセルフタイミング信号の活性化タイミングを遅延させる。
【０１２９】
更に、遅延制御部１８３、１８４では、直列接続された複数のインバータ回路に対してＮＭＯＳトランジスタ１８５、１８６が設けられるため、オフリーク電流Ｉleakの電流量がタイミングの遅延量に与える影響が強調される。このため、オフリーク電流Ｉleakの同一の電流量に対する遅延制御部１８３、１８４のタイミングの遅延量は、遅延制御回路１７２のそれに比べてより大きなものになる。
【０１３０】
従って、タイミング制御回路１８１、１８２はそれぞれ負荷用ダミーメモリセルＬＤＭＣのオフリーク電流Ｉleakの同一の電流量に対して、セルフタイミング信号ＳＬＦの活性化タイミングの遅延量をタイミング制御回路１７１と比べてより大きなものにすることができる。それによって、オフリーク電流Ｉleakが増加した場合でも、通常メモリセルＭＣのビット線対ＢＬ、ＸＢＬに所定の電位差が発生するタイミングに対するセルフタイミング信号ＳＬＦの活性化タイミングのマージンを増加させることができる。
【０１３１】
従って、本発明の第７の実施の形態では、オフリーク電流Ｉleakが増加した場合でも、センスアンプ起動信号ＳＡの活性化タイミングをオフリーク電流Ｉleakの電流量に応じた期間だけ遅延させることができるとともに、センスアンプ起動信号ＳＡの活性化タイミングの遅延量をより大きくすることができるので、通常メモリセルＭＣの保持データの読み出しマージンを増加させ、誤読み出しをより確実に防止することが可能になる。
【０１３２】
尚、図１９（ｂ）のタイミング制御回路１８２ではダミービット線ＤＢＬが入力されるＮＭＯＳトランジスタを複数のインバータ回路の間で共通化しているので、図１９（ａ）のタイミング制御回路１８１に比べて回路規模を小さくすることができる。
【０１３３】
次に、本発明の第８の実施の形態を図２０を用いて説明する。本発明の第８の実施の形態の回路構成は、図１５に示した第４の実施の形態の回路構成に対して、タイミング制御回路１３２がタイミング制御回路１９１または１９４に置き換えられている点が異なる。その他の構成については同様であるので説明は省略する。図２０（ａ）に第８の実施の形態におけるタイミング制御回路１９１の回路構成を示す。図２０（ｂ）に第８の実施の形態におけるタイミング制御回路１９４の回路構成を示す。
【０１３４】
図２０（ａ）に示すように、タイミング制御回路１９１は図１５のタイミング制御回路１３２の回路構成に対して、遅延制御部１４１が遅延制御部１９３に置き換えられている点が異なる。その他の構成については同様であるので説明は省略する。
【０１３５】
遅延制御部１９３は、ソース及びドレインを相互接続させたＰＭＯＳトランジスタ１４３及びＮＭＯＳトランジスタ１４４から構成されたトランスファーゲートを有する。ＰＭＯＳトランジスタ１４３はゲートがグランドＶＳＳに接続され、オンされる。ＮＭＯＳトランジスタ１４４のゲートには遅延制御信号生成部１９２から出力される遅延制御信号ＤＣＮＴが入力される。
【０１３６】
遅延制御信号生成部１９２は、電源電圧ＶＤＤとグランドＶＳＳの間にＮＭＯＳトランジスタ１９６とＮＭＯＳトランジスタ１９６が直列接続された構造を有する。ＮＭＯＳトランジスタ１９６のゲートはダミービット線ＤＢＬに接続される。ＮＭＯＳトランジスタ１９７はゲートが電源電圧ＶＤＤに接続され、常にオンされる。遅延制御信号生成部１９２はＮＭＯＳトランジスタ１９６とＮＭＯＳトランジスタ１９７の接続ノードより遅延制御信号ＤＣＮＴを出力する。遅延制御部１９３はダミービット線ＤＢＬ、ＸＤＢＬを入力し、ダミービット線ＸＤＢＬの電位をダミービット線ＤＢＬの電位に基づいて所定の時間だけ遅延させて、インバータ列１４２の入力ノードへ出力する。
【０１３７】
図２０（ｂ）に示すように、タイミング制御回路１９４は図２０（ａ）のタイミング制御回路１９１の回路構成に対して、遅延制御部１９３内の遅延制御信号生成部１９２が遅延制御部１９５内の遅延制御信号生成部１９８に置き換えられている点が異なる。その他の構成については同様であるので説明は省略する。遅延制御信号生成部２０５は、遅延制御信号生成部１９２の回路構成に対してＮＭＯＳトランジスタ１９７をＰＭＯＳトランジスタ１９９に置き換えた構造を有する。ＰＭＯＳトランジスタ２０６はゲートにグランドＶＳＳが接続され、常にオンされる。
【０１３８】
以下にタイミング制御回路１９１、１９４の動作を説明する。遅延制御信号生成部１９２、１９８では、ＮＭＯＳトランジスタ１９６のゲートにダミービット線ＤＢＬが接続される。このため、ＮＭＯＳトランジスタ１９６のオン抵抗値はダミービット線ＤＢＬの電位に応じて変化し、ダミービット線ＤＢＬのプリチャージレベル（Ｈレベル）からの電位の低下量が増加するに従って大きくなる。
【０１３９】
それによって、遅延制御信号生成部１９２におけるＮＭＯＳトランジスタ１９６とＮＭＯＳトランジスタ１９６の接続ノード及び遅延制御信号生成部１９８におけるＮＭＯＳトランジスタ１９６とＰＭＯＳトランジスタ１９９の接続ノードの電位はダミービット線ＤＢＬのプリチャージレベルからの電位の低下量が増加するに従って低くなる。すなわち、遅延制御信号ＤＮＴのレベルはダミービット線ＤＢＬのプリチャージレベルからの電位の低下量が増加するに従って低下する。ダミービット線ＤＢＬの電位の低下量はオフリーク電流Ｉleakの電流量に対応するので、遅延制御信号ＤＣＮＴのレベルはオフリーク電流Ｉleakの電流量が増加するに従って低くなる。
【０１４０】
ここで、上述のように、遅延制御部１９３、１９５のＮＭＯＳトランジスタ１４４のゲートには遅延制御信号ＤＣＮＴが入力される。このため、ＮＭＯＳトランジスタ１４４のオン抵抗値はオフリーク電流Ｉleakの電流量が増加するに従って増加する。これに対応して、遅延制御部１９３、１９５における信号の遅延量は負荷用ダミーメモリセルＬＤＭＣのオフリーク電流Ｉleakの電流量に依存して変化し、オフリーク電流Ｉleakの電流量が増加するに従って増加する。
【０１４１】
従って、タイミング制御回路１９１、１９４は、図１５のセルフタイミング回路１３２と同様に、セルフタイミング信号ＳＬＦの活性化タイミングを負荷用ダミーメモリセルＬＤＭＣのオフリーク電流Ｉleakの電流量に応じた時間だけ遅延させ、オフリーク電流Ｉleakの電流量が増加するに従ってセルフタイミング信号ＳＬＦの活性化タイミングの遅延量も増加させることができる。
【０１４２】
従って、本発明の第８の実施の形態では、オフリーク電流Ｉleakが増加した場合でも、センスアンプ起動信号ＳＡの活性化タイミングをオフリーク電流Ｉleakの電流量に応じた期間だけ遅延させることができるので、通常メモリセルＭＣの保持データの誤読み出しを防止することができる。
【０１４３】
更に、タイミング制御回路１９１、１９４では、図１５のタイミング制御回路１３２のようにダミービット線ＤＢＬを直接ＮＭＯＳトランジスタ１４４のゲートに入力するのではなく、ダミービット線ＤＢＬの電位に基づいて遅延制御信号生成部１９２、１９８によって遅延制御信号ＤＣＮＴを生成し、その遅延制御信号ＤＣＮＴをＮＭＯＳトランジスタ１４４のゲートに入力している。このため、遅延制御信号生成部１９２、１９８においてダミービット線ＤＢＬの電位の低下量を増幅することができ、増幅した結果を遅延制御信号ＤＣＮＴとしてＮＭＯＳトランジスタ１４４のゲートに入力することができる。
【０１４４】
従って、タイミング制御回路１９１、１９４は負荷用ダミーメモリセルＬＤＭＣのオフリーク電流Ｉleakの同一の電流量に対して、セルフタイミング信号ＳＬＦの活性化タイミングの遅延量をタイミング制御回路１３２と比べてより大きなものにすることができる。それによって、本発明の第８の実施の形態では、オフリーク電流Ｉleakが増加した場合でも、通常メモリセルＭＣのビット線対ＢＬ、ＸＢＬに所定の電位差が発生するタイミングに対するセルフタイミング信号ＳＬＦの活性化タイミングのマージンを増加させることができ、保持データの読み出しマージンを増加させ、誤読み出しをより確実に防止することが可能になる。
【０１４５】
次に、本発明の第９の実施の形態を図２１を用いて説明する。本発明の第９の実施の形態の回路構成は、図１５に示した第４の実施の形態の回路構成に対して、タイミング制御回路１３２がタイミング制御回路２０１または２０２に置き換えられている点が異なる。その他の構成については同様であるので説明は省略する。図２１（ａ）に第９の実施の形態におけるタイミング制御回路２０１の回路構成を示す。図２１（ｂ）に第９の実施の形態におけるタイミング制御回路２０２の回路構成を示す。
【０１４６】
図２１（ａ）に示すように、タイミング制御回路２０１は図１５のタイミング制御回路１３２の回路構成に対して、遅延制御部１４１が遅延制御部２０４に置き換えられている点が異なる。その他の構成については同様であるので説明は省略する。
【０１４７】
遅延制御部２０４は、ソース及びドレインを相互接続させたＰＭＯＳトランジスタ１４３及びＮＭＯＳトランジスタ１４４から構成されたトランスファーゲートを有する。ＮＭＯＳトランジスタ１４４はゲートがグランドＶＳＳに接続され、常にオンされる。ＰＭＯＳトランジスタ１４３のゲートには遅延制御信号生成部２０５から出力される遅延制御信号ＤＣＮＴが入力される。
【０１４８】
遅延制御信号生成部２０５は、電源電圧ＶＤＤとグランドＶＳＳの間にＮＭＯＳトランジスタ２０６とＮＭＯＳトランジスタ２０７が直列接続された構造を有する。ＮＭＯＳトランジスタ２０７のゲートはダミービット線ＤＢＬに接続される。ＮＭＯＳトランジスタ２０６はゲートが電源電圧ＶＤＤに接続され、常にオンされる。遅延制御信号生成部２０５はＮＭＯＳトランジスタ２０６とＮＭＯＳトランジスタ２０７の接続ノードより遅延制御信号ＤＣＮＴを出力する。遅延制御部２０４はダミービット線ＤＢＬ、ＸＤＢＬを入力し、ダミービット線ＸＤＢＬの電位をダミービット線ＤＢＬの電位に基づいて所定の時間だけ遅延させて、インバータ列１４２の入力ノードへ出力する。
【０１４９】
図２１（ｂ）に示すように、タイミング制御回路２０２は図２１（ａ）のタイミング制御回路２０１の回路構成に対して、遅延制御部２０４内の遅延制御信号生成部２０５が遅延制御部２０３内の遅延制御信号生成部２０８に置き換えられている点が異なる。その他の構成については同様であるので説明は省略する。遅延制御信号生成部２０８は、遅延制御信号生成部２０５の回路構成に対してＮＭＯＳトランジスタ２０６をＰＭＯＳトランジスタ２０９に置き換えた構造を有する。ＰＭＯＳトランジスタ２０９はゲートにグランドＶＳＳが接続され、常にオンされる。
【０１５０】
以下にタイミング制御回路２０１、２０２の動作を説明する。遅延制御信号生成部２０５、２０８では、ＮＭＯＳトランジスタ２０７のゲートにダミービット線ＤＢＬが接続される。このため、ＮＭＯＳトランジスタ２０７のオン抵抗値はダミービット線ＤＢＬの電位に応じて変化し、ダミービット線ＤＢＬのプリチャージレベル（Ｈレベル）からの電位の低下量が増加するに従って大きくなる。
【０１５１】
それによって、遅延制御信号生成部２０５におけるＮＭＯＳトランジスタ２０６とＮＭＯＳトランジスタ２０７の接続ノード及び遅延制御信号生成部２０８におけるＰＭＯＳトランジスタ２０９とＮＭＯＳトランジスタ２０７の接続ノードの電位はダミービット線ＤＢＬのプリチャージレベルからの電位の低下量が増加するに従って高くなる。すなわち、遅延制御信号ＤＮＴのレベルはダミービット線ＤＢＬのプリチャージレベルからの電位の低下量が増加するに従って上昇する。ダミービット線ＤＢＬの電位の低下量はオフリーク電流Ｉleakの電流量に対応するので、遅延制御信号ＤＣＮＴのレベルはオフリーク電流Ｉleakの電流量が増加するに従って上昇する。
【０１５２】
ここで、上述のように、遅延制御部２０３、２０４のＰＭＯＳトランジスタ１４３のゲートには遅延制御信号ＤＣＮＴが入力される。このため、ＰＭＯＳトランジスタ１４４のオン抵抗値はオフリーク電流Ｉleakの電流量が増加するに従って増加する。これに対応して、遅延制御部２０３、２０４における信号の遅延量は負荷用ダミーメモリセルＬＤＭＣのオフリーク電流Ｉleakの電流量に依存して変化し、オフリーク電流Ｉleakの電流量が増加するに従って増加する。
【０１５３】
従って、タイミング制御回路２０１、２０２は、図１５のタイミング制御回路１３２と同様に、セルフタイミング信号ＳＬＦの活性化タイミングを負荷用ダミーメモリセルＬＤＭＣのオフリーク電流Ｉleakの電流量に応じた時間だけ遅延させ、オフリーク電流Ｉleakの電流量が増加するに従ってセルフタイミング信号ＳＬＦの活性化タイミングの遅延量も増加させることができる。
【０１５４】
従って、本発明の第９の実施の形態では、オフリーク電流Ｉleakが増加した場合でも、センスアンプ起動信号ＳＡの活性化タイミングをオフリーク電流Ｉleakの電流量に応じた期間だけ遅延させることができるので、通常メモリセルＭＣの保持データの誤読み出しを防止することができる。
【０１５５】
更に、タイミング制御回路２０１、２０２では、ダミービット線ＤＢＬの電位に基づいて遅延制御信号生成部１９２、１９８によって遅延制御信号ＤＣＮＴを生成し、その遅延制御信号ＤＣＮＴをＰＭＯＳトランジスタ１４３のゲートに入力している。このため、遅延制御信号生成部２０５、２０８においてダミービット線ＤＢＬの電位の低下量を増幅することができ、増幅した結果を遅延制御信号ＤＣＮＴとしてＰＭＯＳトランジスタ１４３のゲートに入力することができる。
【０１５６】
従って、タイミング制御回路２０１、２０２は負荷用ダミーメモリセルＬＤＭＣのオフリーク電流Ｉleakの同一の電流量に対して、セルフタイミング信号ＳＬＦの活性化タイミングの遅延量をタイミング制御回路１３２と比べてより大きなものにすることができる。それによって、本発明の第９の実施の形態では、オフリーク電流Ｉleakが増加した場合でも、通常メモリセルＭＣのビット線対ＢＬ、ＸＢＬに所定の電位差が発生するタイミングに対するセルフタイミング信号ＳＬＦの活性化タイミングのマージンを増加させることができ、保持データの読み出しマージンを増加させ、誤読み出しをより確実に防止することが可能になる。
【０１５７】
次に、本発明の第１０の実施の形態を図２２を用いて説明する。本発明の第１０の実施の形態の回路構成は、図１５に示した第４の実施の形態の回路構成に対して、タイミング制御回路１３２がタイミング制御回路２１１に置き換えられている点が異なる。その他の構成については同様であるので説明は省略する。
【０１５８】
タイミング制御回路２１１は遅延制御部２１２とインバータ列２１３を有し、ダミービット線ＸＤＢＬとセルフタイミング信号ＳＬＦの出力ノードｎ６の間に遅延制御部２１２とインバータ列２１３が直列接続された構造を有する。
【０１５９】
遅延制御部２１２はダミービット線ＢＤＬ、ＸＤＢＬを入力し、ダミービット線ＸＤＢＬの電位をダミービット線ＤＢＬの電位に基づいて所定の時間だけ遅延させて、インバータ列２１３の入力ノードｎ７へ出力する。インバータ列２１３は複数のインバータが直列接続されて構成され、遅延制御部２１２からの出力信号を入力し、その出力信号の電位が所定の値よりも小さくなったことに応答してセルフタイミング信号ＳＬＦを活性化させる。
【０１６０】
遅延制御部２１２はインバータ列２１３の入力ノードｎ７と電源電圧ＶＤＤの間に設けられたＰＭＯＳトランジスタ２１４を有する。ＰＭＯＳトランジスタ２１４のゲートにはダミービット線ＸＤＢＬが接続され、そのオン抵抗値はダミービット線ＤＢＬのプリチャージレベル（Ｈレベル）からの電位の低下量が増加するに従って減少する。このため、ＰＭＯＳトランジスタ２１４を介してインバータ列の入力ノードｎ７に流れ込む電流量はダミービット線ＤＢＬの電位の低下量が増加するに従って増加する。
【０１６１】
ダミービット線ＤＢＬの電位の低下量はオフリーク電流Ｉleakの電流量に対応するので、ＰＭＯＳトランジスタ２１４を介して入力ノードｎ７に流れ込む電流量はオフリーク電流Ｉleakの電流量が増加するに従って増加する。それによって、入力ノードｎ７の電位はＰＭＯＳトランジスタ２１４によってオフリーク電流Ｉleakの電流量に応じた強さでＨレベルに引き上げられ、オフリーク電流Ｉleakの電流量が増加するに従ってより強くＨレベルに引き上げられる。
【０１６２】
ダミーワード線ＤＷＬ選択後、入力ノードｎ７の電位は、ダミービット線ＸＤＢＬがＬレベルに引き下げられるのに応答してＬレベルに引き下げられる。同時に、入力ノードｎ７の電位は上述のようにＰＭＯＳトランジスタ２１４によって負荷用ダミーメモリセルＬＤＭＣのオフリーク電流Ｉleakの電流量に応じた強さでＨレベルに引き上げられる。その結果、入力ノードｎ７の電位の低下速度はオフリーク電流Ｉleakの電流量に応じて遅くなる。これに対応して、インバータ列２１３によるセルフタイミング信号ＳＬＦの活性化タイミングはオフリーク電流Ｉleakの電流量に応じた時間だけ遅延させられる。
【０１６３】
このため、タイミング制御回路２１１はセルフタイミング信号ＳＬＦの活性化タイミングをオフリーク電流Ｉleakの電流量に応じた時間だけ遅延させ、オフリーク電流Ｉleakの電流量が増加するに従ってセルフタイミング信号ＳＬＦの活性化タイミングの遅延量も増加させることができる。従って、本発明の第１０の実施の形態では、オフリーク電流Ｉleakが増加した場合でも、センスアンプ起動信号ＳＡの活性化タイミングをオフリーク電流Ｉleak電流量に応じた期間だけ遅延させることができるので、通常メモリセルＭＣの保持データの誤読み出しを防止することができる。
【０１６４】
更に、第１０の実施の形態では、遅延制御部を１つのＰＭＯＳトランジスタのみに構成することができ、回路規模を縮小することができるので、上述の第４乃至第９の実施の形態と比べてタイミング制御回路の回路規模を縮小することができる。
【０１６５】
尚、上述の第４乃至第１０の実施の形態では、一対のダミービット線対ＤＢＬ、ＸＤＢＬのみを用いてセルフタイミング信号ＳＬＦの活性化タイミングの遅延量を制御するように構成したが、この構成には限定されない。セルフタイミング用ダミーメモリセルのみによりが駆動されるダミービット線と、負荷用ダミーメモリセルＬＤＭＣのオフリーク電流Ｉleakのみにより駆動されるダミービット線を独立して設け、これらの２つのダミービット線を用いてセルフタイミング信号ＳＬＦの活性化タイミングの遅延量を制御するように構成してもよい。
【０１６６】
図２３は第１１の実施の形態を示す概略構成図である。図２３に示したＳＲＡＭは、センスアンプ回路を起動するセンスアンプ起動信号の生成回路としてセルフタイミング回路を有するものである。図２３に示したＳＲＡＭの回路構成は、図１に示した従来の回路構成に対してセルフタイミング回路１１がセルフタイミング回路２２１に置き換えられている点が異なり、その他の構成については同様である。
【０１６７】
図２３のセルフタイミング回路２２１は２組のダミービット線対ＤＢＬ１、ＸＤＢＬ１及びＤＢＬ２、ＸＤＢＬ２を有する。各々のダミービット線対は、図１のセルフタイミング回路１１と同様に、少なくとも１つのセルフタイミング用ダミーメモリセルＳＤＭＣと複数の負荷用ダミーメモリセルＬＤＭＣを有する。
【０１６８】
各々のダミービット線対に接続されるセルフタイミング用ダミーメモリセルＳＤＭＣの保持データは、図３で示した従来の設定パターンと同様に、ダミーメモリセル内のインバータ対の接続ノードｎ１をＨレベルに、接続ノードｎ２をＬレベルにするように設定すればよい。各々のダミービット線対において、セルフタイミング用ダミーメモリセルＳＤＭＣとしては、例えば、ダミービット線上のタイミング制御回路２２２から最も遠い位置から順に複数のダミーメモリセルが指定される。
【０１６９】
第１のダミービット線対ＤＢＬ１、ＸＤＢＬ１のうちダミービット線ＸＤＢＬ１が検出対象のダミービット線としてタイミング制御回路２２２に接続される。第２のダミービット線対ＤＢＬ２、ＸＤＢＬ２のうちダミービット線対ＸＤＢＬ２が検出対象のダミービット線としてタイミング制御回路２２２に接続される。タイミング制御回路２２２は、ダミービット線ＸＤＢＬ１、ＸＤＢＬ２を入力し、ダミービット線ＸＤＢＬ１、ＸＤＢＬ２の電位の検出結果に基づいてセルフタイミング信号ＳＬＦを出力する。
【０１７０】
ダミービット線対ＤＢＬ１、ＸＤＢＬ１及びＤＢＬ２、ＸＤＢＬ２の各々のセルフタイミング用ダミーメモリセルＳＤＭＣは共通のダミーワード線ＤＷＬに接続される。ダミーワード線ＤＷＬの選択によりすべてのセルフタイミング用ダミーメモリセルＳＤＭＣが同時に選択され、ダミービット線対ＤＢＬ１、ＸＤＢＬ１及びＤＢＬ２、ＸＤＢＬ２を同時に駆動する。それによって、駆動された各々のダミービット線対は所定の電位差を発生する。
【０１７１】
図２４に、セルフタイミング回路２２１のダミービット線対ＤＢＬ１、ＸＤＢＬ１及びＤＢＬ２、ＸＤＢＬ２におけるダミーメモリセルＳＤＭＣ、ＬＤＭＣのレイアウト例を示す。各ダミーメモリセルＳＤＭＣ、ＬＤＭＣは、インバータ対及びトランスファートランジスタ対からなる部分を１つのユニットとしてレイアウトされる。
【０１７２】
第１のダミービット線対ＤＢＬ１、ＸＤＢＬ１におけるセルフタイミング用ダミーメモリセルＳＤＭＣは、インバータ２３３、２３４及びトランスファートランジスタ対２３７からなる通常レイアウトユニット２３１をダミービット線対ＤＢＬ１、ＸＤＢＬ１に沿って少なくとも１つ配置するようにレイアウトされている。
【０１７３】
これに対し、第２のダミービット線対ＤＢＬ２、ＸＤＢＬ２におけるセルフタイミング用ダミーメモリセルＳＤＭＣは、通常レイアウト２３１と点対称又は線対称の関係を有する、インバータ２３５、２３６及びトランスファートランジスタ対２３８からなる対称レイアウトユニット２３２をダミービット線対ＤＢＬ２、ＸＤＢＬ２に沿って少なくとも１つ配置するようにレイアウトされている。
【０１７４】
各々のダミービット線対における負荷用ダミーメモリセルＬＤＭＣ（不図示）は通常レイアウトユニットまたは対称レイアウトユニットによりレイアウトされ、いずれのレイアウトユニットでレイアウトするかは任意である。例えば、各々のダミービット線対において、負荷用ダミーメモリセルＬＤＭＣは図５に示した従来のダミーメモリセルと同様に、通常レイアウトユニット２３１及び対称レイアウトユニット２３２をダミービット線対に沿って交互に配置するようにレイアウトされる。あるいは、各々のダミービット線対において、すべての負荷用ダミーメモリセルＬＤＭＣを通常レイアウトユニット２３１及び対称レイアウトユニット２３２のいずれか一方によりレイアウトしてもよい。
【０１７５】
図中、セルフタイミング用ダミーメモリセルＳＤＭＣ１１〜１４、２１〜２４のトランスファートランジスタ対２３７、２３８のゲートは図示しない共通のダミーワード線ＤＷＬに接続されている。各々のダミービット線対における負荷用ダミーメモリセルＬＤＭＣ（不図示）のトランスファートランジスタ対のゲートはグランドＶＳＳに接続される。
【０１７６】
また、図中、白抜きで示した領域は半導体ウェーハ上の不純物拡散層を表し、濃いハッチングで示した領域は半導体ウェーハ上に形成したゲートポリシリコン層を表す。破線はメモリセル内の局所配線を表し、太線はビット線ＤＢＬ、ＸＤＢＬを表し、丸印はダミービット線とのコンタクトコンタクトを表す。また、図２３からわかるように、通常のレイアウトユニット２３１と対称レイアウトユニット２３２の各々において、インバータ対を構成する２つのインバータのレイアウトは互いに線対称にはなっていない。
【０１７７】
ここで、図２３のダミーメモリセルＳＤＭＣ、ＬＤＭＣのレイアウト例で、製造プロセスのフォトエッチング工程等において不純物拡散層とゲートポリシリコン層との間で位置ずれが起こった場合について考える。図２５及び図２６に不純物拡散層に対してゲートポリシリコン層が全体的に図中左下の方向にずれた場合のレイアウトを示す。
【０１７８】
図２５及び図２６に示したように不純物拡散層及びゲートポリシリコン層のコーナー部においては、実際の出来上がり形状は丸まりを有する。このため、上述のように図中左下の方向の位置ずれが起こった場合には、第１のダミービット線対ＤＢＬ１、ＸＤＢＬ１における通常レイアウトユニット２３１を有するダミーメモリセルＳＤＭＣ１１〜１４及び第２のダミービット線対ＤＢＬ２、ＸＤＢＬ２における対称レイアウトユニット２３２を有するダミーメモリセルＳＤＭＣ２１〜２４において、インバータ対を構成する各インバータの間で駆動能力に差が生じる。
【０１７９】
詳細には、図２５に示したように通常レイアウトユニット２３１を有するダミーメモリセルＳＤＭＣ１１〜１４において、左下方向の位置ずれに起因して、図５のダミーメモリセルＳＤＭＣ１と同様に、以下のようにインバータ２３３、２３４の特性が変化する。すなわち、左側に位置するインバータ２３４では上側のトランジスタにおいてチャネル長が短くなり、下側のトラジスタにおいてチャネル長が長くなり、チャネル幅が狭くなるのに対し、右側に位置するインバータ２３３では上側のトランジスタにおいてチャネル長が長くなり、下側のトランジスタにおいてチャネル幅が広くなる。
【０１８０】
これに対し、図２６に示したように対称レイアウトユニット２３２を有するダミーメモリセルＳＤＭＣ２１〜２４においては、左下方向の位置ずれに起因して、図５のダミーメモリセルＳＤＭＣ２と同様に、以下のようにインバータの特性が変化する。すなわち、左側に位置するインバータ２３６では上側のトランジスタにおいてチャネル幅が狭くなり、下側のトラジスタにおいてチャネル長が短くなるのに対し、右側に位置するインバータ２３５では上側のトラジスタにおいてチャネル長が短くなり、チャネル幅が広くなり、下側のトランジスタにおいてチャネル長が長くなる。
【０１８１】
以上のように、位置ずれにより、通常レイアウトユニット２３１を有するダミーメモリセルＳＤＭＣ１１〜１４及び対称レイアウトユニット２３２を有するダミーメモリセルＳＤＭＣ２１〜２４のインバータ対を構成する４つのインバータ２３３〜２３６の間で駆動能力が互いに異なるようになる。その結果、位置ずれに応じて、通常レイアウトユニット２３１を有するダミーメモリセルＳＤＭＣ１１〜１４と対称レイアウトユニット２３２を有するダミーメモリセルＳＤＭＣ２１〜２４の間で駆動能力に差が生じてしまう。これに対応して、ダミービット線ＸＤＢＬ１及びＸＤＢＬ２に対する駆動能力の間にも、位置ずれに応じて差が生じるようになる。
【０１８２】
図２７に図２３のタイミング制御回路２２２の回路構成の概略図を示す。図２７に示すように、タイミング制御回路２２２はインバータ２５１、２５２及びＡＮＤ回路２５３を有する。インバータ２５１、２５２は例えば同一のしきい値電圧を有する。
【０１８３】
インバータ２５１はダミービット線ＸＤＢＬ１を入力し、ダミービット線ＸＤＢＬ１の電位が所定のしきい値電圧よりも小さくなったことに応答してＨレベルの信号をＡＮＤ回路２５３へ出力する。インバータ２５２はダミービット線ＸＤＢＬ２を入力し、ダミービット線ＸＤＢＬ２の電位が所定のしきい値電圧よりも小さくなったことに応答してＨレベルの信号をＡＮＤ回路２５３へ出力する。ＡＮＤ回路２５３はインバータ２５１、２５２の出力信号を入力し、２つの出力信号の論理積をとることによりセルフタイミング信号ＳＬＦを活性化させて出力する。
【０１８４】
以下にタイミング制御回路２２２の動作を図２８を用いて説明する。メモリセルアレイＭＣＡ内の所定のワード線ＷＬが選択され、これに応答してダミーワード線ＤＷＬが選択されると、ダミービット線ＸＤＢＬ１、ＸＤＢＬ２の電位はそれぞれダミーメモリセルＳＤＭＣ１１〜１４、ＳＤＭＣ２１〜２４によってプリチャージレベル（Ｈレベル）よりＬレベルに引き下げられる。
【０１８５】
ここで、上述したように、通常レイアウトユニット２３１を有するダミーメモリセルＳＤＭＣ１１〜１４のダミービット線ＸＤＢＬ１に対する駆動能力と、対称レイアウトユニット２３２を有するダミーメモリセルＳＤＭＣ２１〜２４のダミービット線ＸＤＢＬ２に対する駆動能力の間には、不純物拡散層とゲートポリシリコン層との間の位置ずれに応じた差があり、それによってダミービット線ＸＤＢＬ１、ＸＤＢＬ２の電位の低下速度の間には位置ずれに応じて差が生じる。
【０１８６】
図２８には、通常レイアウトユニット２３１を有するダミーメモリセルＳＤＭＣ１１〜１４の駆動能力が対称レイアウトユニット２３２を有するダミーメモリセルＳＤＭＣ２１〜２４のそれよりも大きくなった場合の例を示してあり、ダミービット線ＸＤＢＬ１の電位の低下速度はダミービット線ＸＤＢＬ２のそれよりも高くなっている。このため、インバータ２５１の出力信号がＨレベルになるタイミングｔ７はインバータ２５２の出力信号がＨレベルになるタイミングｔ８よりも、位置ずれに応じた期間Δｔだけ早くなる。
【０１８７】
ＡＮＤ回路２５３はインバータ２５１、２５２の出力信号の論理積をとってセルフタイミング信号ＳＬＦを出力する。このため、セルフタイミング信号ＳＬＦの活性化タイミングは上記のタイミングｔ７とタイミングｔ８のうちの遅い方のタイミングによって決定される。図２８ではタイミングｔ８においてセルフタイミング信号ＳＬＦが活性化されて出力される。
【０１８８】
従って、タイミング制御回路２２２では、セルフタイミング信号ＳＬＦの活性化タイミングは、通常レイアウトユニット２３１を有するダミーメモリセルＳＤＭＣ１１〜１４と対称レイアウトユニット２３２を有するダミーメモリセルＳＤＭＣ２１〜２４のうち、位置ずれに応じて駆動能力が小さくなった方によって駆動されるダミービット線の電位に基づいて決定される。タイミング制御回路２２２では、セルフタイミング信号ＳＬＦの活性化タイミングは、不純物拡散層とゲートポリシリコン層との間の位置ずれに応じて、駆動能力が小さくなった方のレイアウトユニットを有するメモリセルの駆動能力に合わせて調整される。
【０１８９】
一方、メモリセルアレイＭＣＡ内のメモリセルＭＣは、図５のダミーメモリセルＳＤＭＣ、ＬＤＭＣのレイアウト例と同様に、通常レイアウトユニット２３１及び対称レイアウトユニット２３２を各々のビット線対ＢＬ、ＸＢＬに沿って交互に配置するようにレイアウトされる。このため、位置ずれが起こった場合、メモリセルＭＣには、通常レイアウトユニット２３１と対称レイアウトユニット２３２のうち、駆動能力の小さい方のレイアウトユニットを有するメモリセルと、駆動能力の大きい方のレイアウトユニットを有するメモリセルとが混在する。
【０１９０】
読み出し時に選択されたメモリセルＭＣが駆動能力の小さい方のレイアウトユニットを有するセルであったときには、駆動能力の大きい方のレイアウトユニットを有するセルであったときよりも、ビット線対ＢＬ、ＸＢＬに所定の電位差が生じるタイミングは遅くなる。ビット線対ＢＬ、ＸＢＬに所定の電位差が生じるタイミングは、読み出し時に選択されたメモリセルＭＣが駆動能力の小さい方のレイアウトユニットを有するセルであるか、駆動能力の大きい方のレイアウトユニットを有するセルであるか、によって変化する。
【０１９１】
ここで、上述したように、タイミング制御回路２２２は、不純物拡散層とゲートポリシリコン層との間の位置ずれに応じて駆動能力が小さくなった方のレイアウトユニットを有するメモリセルの駆動能力に合わせてセルフタイミング信号ＳＬＦの活性化タイミングを調整する。
【０１９２】
このため、不純物拡散層とゲートポリシリコン層との間で位置ずれが起こり、読み出し時に選択されたメモリセルＭＣが駆動能力の小さい方のレイアウトユニットを有するセルであった場合であっても、セルフタイミング信号の活性化タイミングが位置ずれに応じて適切に調整させるので、センスアンプ起動信号ＳＡの活性化タイミングが選択されたメモリセルのビット線対ＢＬ、ＸＢＬに所定の電位差が発生するタイミングよりも確実に遅くなるようにすることができる。
【０１９３】
従って、本発明の第１１の実施の形態では、製造ばらつき等の理由により不純物拡散層とゲートポリシリコン層との間で位置ずれが起こった場合でも、センスアンプ起動信号ＳＡの活性化タイミングを位置ずれに応じて適切に調整することができるので、センスアンプ起動信号ＳＡの活性化タイミングが通常メモリセルＭＣのビット線対ＢＬ、ＸＢＬに所定の電位差が発生するタイミングよりも早くなるのを防止し、保持データの誤読み出しを防止することができる。
【０１９４】
尚、上述の第１１の実施の形態においては、ダミービット線対ＤＢＬ、ＸＤＢＬを２組設け、各組のダミービット線ＸＤＢＬからセルフタイミング信号ＳＬＦを生成するように構成したが、これに限定されることはなく、３組以上のダミービット線対ＤＢＬ、ＸＤＢＬを設け、各組のダミービット線ＸＤＢＬからセルフタイミング信号ＳＬＦを生成するように構成してもよい。
【０１９５】
この場合、例えば、複数のダミービット線対を２つのグループに分け、第１のグループでは上記第１のダミービット線対ＤＢＬ１、ＸＤＢＬ１と同様のレイアウトパターンでダミーメモリセルをレイアウトし、第２のグループでは上記第２のダミービット線対ＤＢＬ２、ＸＤＢＬ２と同様のレイアウトパターンでダミーメモリセルをレイアウトするように構成する。その上で、第１及び第２のグループに属するダミービット線のうち電位の低下速度が最も遅いダミービット線ＸＤＢＬの電位に基づいてセルフタイミング信号ＳＬＦをＨレベルに遷移させるようにタイミング制御回路を構成すればよい。
【０１９６】
次に、本発明の第１２の実施の形態を図２９を用いて説明する。本発明の第１２の実施の形態の回路構成は、図２３に示した第１１の実施の形態の回路構成に対して、セルフタイミング回路２２１がセルフタイミング回路２７１に置き換えられている点が異なる。その他の構成については同様であるので説明は省略する。
【０１９７】
図２９のセルフタイミング回路２７１は、少なくとも１つのセルフタイミング用ダミーメモリセルＳＤＭＣと複数の負荷用ダミーメモリセルＬＤＭＣが接続されたダミービット線対ＤＢＬ、ＸＤＢＬを有する。セルフタイミング用ダミーメモリセルＳＤＭＣとしては、例えば、ダミービット線上のタイミング制御回路２７２から最も遠い位置から順に複数のダミーメモリセルが指定される。ダミービット線対ＤＢＬ、ＸＤＢＬはともに検出対象のダミービット線としてタイミング制御回路２７２に接続される。
【０１９８】
タイミング制御回路２７２は、ダミービット線ＤＢＬ、ＸＤＢＬを入力し、ダミービット線ＤＢＬ、ＸＤＢの電位の検出結果に基づいてセルフタイミング信号ＳＬＦを出力する。タイミング制御回路２７２の回路構成は、インバータ２５１、２５２がダミービット線ＸＤＢＬ１、ＸＤＢＬ２の代わりにダミービット線ＤＢＬ、ＸＤＢＬを入力とする点以外は、図２７のタイミング制御回路２２２の回路構成と同様であり、説明は省略する。
【０１９９】
図３０に、セルフタイミング回路２７１のダミービット線対ＤＢＬ、ＸＤＢＬにおけるダミーメモリセルＳＤＭＣ、ＬＤＭＣのレイアウト例を示す。図３０に示すように各ダミーメモリセルＳＤＭＣ、ＬＤＭＣは、インバータ対及びトランスファートランジスタ対からなる部分を１つのユニットとしてレイアウトされる。
【０２００】
図３０のダミーメモリセルは、図５のダミーメモリセルのレイアウト例と同様に、インバータ２３３、２３４及びトランスファートランジスタ対２３７からなる通常レイアウトユニット２３１と、これと点対称又は線対称の関係を有する、インバータ２３５、２３６及びトランスファートランジスタ対２３８からなる対称レイアウトユニット２３２とをダミービット線対ＤＢＬ、ＸＤＢＬに沿って交互に配置するようにレイアウトされる。
【０２０１】
セルフタイミング用ダミーメモリセルＳＤＭＣ１〜４の各々において、図５のダミーメモリセルのレイアウト例とは異なり、トランスファートランジスタ対２３７、２３８を構成する２つのトランジスタのゲート電極が互いに電気的に分離される。
【０２０２】
セルフタイミング用ダミーメモリセルＳＤＭＣ１、３のトランスファートランジスタ対２３７において、ダミービット線ＤＢＬ側のインバータ２３４の出力ノードｎ１に接続されたトランスファートランジスタのゲートは図示しない共通のダミーワード線ＤＷＬに接続される一方、ダミービット線ＸＤＢＬ側のインバータ２３３の出力ノードｎ２に接続されたトランスファートランジスタのゲートはグランドＶＳＳに接続される。
【０２０３】
セルフタイミング用ダミーメモリセルＳＤＭＣ１、３の保持データはインバータ対の接続ノードｎ１をＬレベルに、接続ノードｎ２をＨレベルにするように設定される。それによって、セルフタイミング用ダミーメモリセルＳＤＭＣ１、３では、ダミーワード線ＤＷＬ選択時、ダミービット線ＤＢＬ側のインバータ２３４によりダミービット線ＤＢＬがプリチャージレベル（Ｈレベル）よりＬレベルに引き下げられる。
【０２０４】
セルフタイミング用ダミーメモリセルＳＤＭＣ２、４のトランスファートランジスタ対２３８において、ダミービット線ＤＢＬ側のインバータ２３６の出力ノードｎ１に接続されたトランスファートランジスタのゲートはグランドＶＳＳに接続される一方、ダミービット線ＸＤＢＬ側のインバータ２３５の出力ノードｎ２に接続されたトランスファートランジスタのゲートは図示しない共通のダミーワード線ＤＷＬに接続される。
【０２０５】
セルフタイミング用ダミーメモリセルＳＤＭＣ２、４の保持データはインバータ対の接続ノードｎ１をＨレベルに、接続ノードｎ２をＬレベルにするように設定される。それによって、セルフタイミング用ダミーメモリセルＳＤＭＣ２、４では、ダミーワード線ＤＷＬ選択時、ダミービット線ＸＤＢＬ側のインバータ２３５によりダミービット線ＸＤＢＬがプリチャージレベル（Ｈレベル）よりＬレベルに引き下げられる。
【０２０６】
以上のように、トランスファートランジスタ対２３７、２３８の分離されたゲート電極を共通のダミーワード線ＤＷＬまたはグランドＶＳＳに接続する際の接続パターンは、ダミービット線に沿って隣接するセルフタイミング用ダミーメモリセルＳＤＭＣどうしで互いに逆になるように設定される。すなわち、通常レイアウト２３１を有するセルフタイミング用ダミーメモリセルＳＤＭＣと対称レイアウトユニット２３２を有するセルフタイミング用ダミーメモリセルＳＤＭＣとで、接続パターンが互いに逆になるように設定される。
【０２０７】
それによって、ダミービット線ＤＢＬは通常レイアウトユニット２３２を有するセルフタイミング用ダミーメモリセルＳＤＭＣ１、３のみにより駆動され、ダミービット線ＸＤＢＬは対称レイアウトユニット２３２を有するセルフタイミング用ダミーメモリセルＳＤＭＣ２、４のみにより駆動される。
【０２０８】
ここで、上述のように不純物拡散層とゲートポリシリコン層との間に位置ずれが起こった場合（図３１参照）、通常レイアウトユニット２３１を有するダミーメモリセルＳＤＭＣの駆動能力と対称レイアウトユニット２３２を有するダミーメモリセルＳＤＭＣの駆動能力の間には位置ずれに応じた差が発生する。
【０２０９】
このため、ダミービット線ＤＢＬ及びダミービット線ＸＤＢＬに対する駆動能力の間にも位置ずれに応じた差が生じ、それによってダミービット線ＤＢＬ、ＸＤＢＬの電位の低下速度の間には、図２８のダミービット線ＸＤＢＬ１、ＸＤＢＬ２の場合と同様に、位置ずれに応じて差が生じる。
【０２１０】
従って、図２７のタイミング制御回路２２２の場合と同様に、タイミング制御回路２７２では、セルフタイミング信号ＳＬＦの活性化タイミングは、通常レイアウトユニット２３１を有するダミーメモリセルＳＤＭＣ１、３と対称レイアウトユニット２３２を有するダミーメモリセルＳＤＭＣ２、４のうち、位置ずれに応じて駆動能力が小さくなった方によって駆動されるダミービット線の電位に基づいて決定される。
【０２１１】
それによって、タイミング制御回路２７２は、不純物拡散層とゲートポリシリコン層との間の位置ずれに応じて駆動能力が小さくなった方のレイアウトユニットを有するメモリセルの駆動能力に合わせて、セルフタイミング信号ＳＬＦの活性化タイミングを調整することができる。
【０２１２】
このため、不純物拡散層とゲートポリシリコン層との間で位置ずれが起こり、読み出し時に選択されたメモリセルＭＣが駆動能力の小さい方のレイアウトユニットを有するセルであった場合であっても、セルフタイミング信号の活性化タイミングが位置ずれに応じて適切に調整させるので、センスアンプ起動信号ＳＡの活性化タイミングが選択されたメモリセルのビット線対ＢＬ、ＸＢＬに所定の電位差が発生するタイミングよりも確実に遅くなるようにすることができる。
【０２１３】
従って、本発明の第１２の実施の形態では、不純物拡散層とゲートポリシリコン層との間で位置ずれが起こった場合でも、センスアンプ起動信号ＳＡの活性化タイミングが通常メモリセルＭＣのビット線対ＢＬ、ＸＢＬに所定の電位差が発生するタイミングよりも早くなるのを防止し、保持データの誤読み出しを防止することができる。
【０２１４】
尚、上述の第１２の実施の形態においては、１組のダミービット線対ＤＢＬ、ＸＤＢＬからセルフタイミング信号ＳＬＦを生成するように構成したが、これに限定されることはなく、複数のダミービット線対ＤＢＬ、ＸＤＢＬを設け、すべてのダミービット線ＤＢＬ、ＸＤＢＬのうち電位の低下速度が最も遅いダミービット線の電位に基づいてからセルフタイミング信号ＳＬＦを生成するように構成してもよい。
【０２１５】
また、上述の第１１、第１２の実施の形態では、各ダミービット線対に接続される複数の負荷用ダミーメモリセルＬＤＭＣの保持データの設定パターンは任意のパターンとすることができる。例えば、複数の負荷用ダミーメモリセルＬＤＭＣの保持データの設定パターンを図３の設定パターンと同様に、セルフタイミング用ダミーメモリセルＳＤＭＣの設定パターンと逆になるようにしてもよい。あるいは、各負荷用ダミーメモリセルＬＤＭＣのインバータ対の接続ノードｎ１、ｎ２をフローティング状態に保持することにより、各負荷用ダミーメモリセルＬＤＭＣの保持データを不定としてもよい。
【０２１６】
また、上述の第１１、第１２の実施の形態において、メモリセルの通常レイアウトユニット及び対称レイアウトユニットのレイアウト例は図２４に示したものには限定されず、適宜互いに点対称または線対称の関係を有する任意のレイアウトを用いればよい。
【０２１７】
また、上述の各実施の形態では、ダミーメモリセルを有するタイミング制御回路によりセルフタイミング信号を生成し、セルフタイミング信号に基づいてセンスアンプ起動信号を生成する例を説明したが、これに限定されることはなく、他のタイミング信号、例えばビット線イコライズ信号、センスアンプ出力線のイコライズ信号や出力回路のアウトプットイネーブル信号を生成してもよい。
【０２１８】
また、上述の各実施の形態では、ＳＲＡＭを例にあげて説明したが、これに限定されることはなく、本発明はＤＲＡＭやＦｅＲＡＭなどの他の半導体メモリにも適用することができるのはもちろんである。
【産業上の利用可能性】
【０２１９】
以上のように、本発明は、センスアンプ回路を起動するセンスアンプ起動信号の生成回路としてセルフタイミング回路を有する半導体メモリに用いて有効であり、特に、温度変化や製造ばらつきなどの様々なデバイス特性の変動要因によらず、通常メモリセルＭＣの保持データの誤読み出しを確実に防止することが要求され、十分な読み出しマージンを要求される半導体メモリに用いるのが好適である。
【特許請求の範囲】
【請求項１】
複数のワード線と、
複数のビット線と、
前記複数のワード線と前記複数のビット線の交差位置に配置された複数のメモリセルを有するメモリセルアレイと、
前記メモリセルアレイの近傍に配置され、前記メモリセルの読み出し時に内部回路の動作タイミングを決定するセルフタイミング信号を生成するセルフタイミング回路を備えた半導体メモリであって、
前記セルフタイミング回路は、
前記ワード線の選択に応答して選択されるダミーワード線と、
前記ダミーワード線に接続され通常レイアウトユニットから構成された複数の第１のセルフタイミング用ダミーメモリセルが連続して配置された第１のダミービット線と、
前記ダミーワード線に接続され前記通常レイアウトユニットと点対称又は線対称の関係を有する対称レイアウトユニットから構成された複数の第２のセルフタイミング用ダミーメモリセルが連続して配置された第２のダミービット線と、
前記第１のダミービット線及び第２のダミービット線を入力し、前記第１及び第２のダミービット線のうち電位の変化速度の遅い方のダミービット線の電位変化に基づいて、前記セルフタイミング信号を出力するタイミング制御回路とを備えたことを特徴とする半導体メモリ。
【請求項２】
前記メモリセルアレイ内の前記メモリセルは、前記通常レイアウトユニットと前記対称レイアウトユニットを前記ビット線に沿って交互に配置するようにレイアウトされていることを特徴とする請求項１記載の半導体メモリ。
【請求項３】
前記メモリセルの読み出し時に前記ビット線に出力された電位を検出するセンスアンプ回路を更に有し、
前記センスアンプ回路を起動するためのセンスアンプ起動信号の活性化タイミングが前記セルフタイミング信号に基づいて決定されることを特徴とする請求項１記載の半導体メモリ。
【請求項４】
複数のワード線と、
複数のビット線と、
前記複数のワード線と前記複数のビット線の交差位置に配置された複数のメモリセルを有するメモリセルアレイと、
前記メモリセルアレイの近傍に配置され、前記メモリセルの読み出し時に内部回路の動作タイミングを決定するセルフタイミング信号を生成するセルフタイミング回路を備えた半導体メモリであって、
前記セルフタイミング回路は、
前記ワード線の選択に応答して選択されるダミーワード線と、
通常レイアウトユニットから構成された第１のセルフタイミング用ダミーメモリセルと、前記通常レイアウトユニットと点対称又は線対称の関係を有する対称レイアウトユニットから構成された第２のセルフタイミング用ダミーメモリセルとを有するダミービット線対と、
前記ダミービット線対を入力し、前記ダミービット線対のうち電位の変化速度の遅い方のダミービット線の電位変化に基づいて、前記セルフタイミング信号を出力するタイミング制御回路とを備え、
前記第１及び第２のセルフタイミング用ダミーメモリセルの各々は、
一方の出力ノードが他方の入力ノードへ交差接続された一対のインバータと、
前記一対のインバータの第１の接続ノードを前記ダミービット線対の一方のダミービット線に接続するとともに、前記一対のインバータの第２の接続ノードを他方のダミービット線に接続する一対のトランスファートランジスタとを備え、
前記一対のトランスファートランジスタのゲートは互いに電気的に分離されていることを特徴とする半導体メモリ。
【請求項５】
前記第１のセルフタイミング用ダミーメモリセルの前記一対のトランスファートランジスタの分離されたゲートのうち、前記一方のダミービット線側のゲートは前記ダミーワード線に接続され、
前記第２のセルフタイミング用ダミーメモリセルの前記一対のトランスファートランジスタの分離されたゲートのうち、前記他方のダミービット線側のゲートは前記ダミーワード線に接続されていることを特徴とする請求項４記載の半導体メモリ。
【請求項１】
複数のワード線と、
複数のビット線と、
前記複数のワード線と前記複数のビット線の交差位置に配置された複数のメモリセルを有するメモリセルアレイと、
前記メモリセルアレイの近傍に配置され、前記メモリセルの読み出し時に内部回路の動作タイミングを決定するセルフタイミング信号を生成するセルフタイミング回路を備えた半導体メモリであって、
前記セルフタイミング回路は、
前記ワード線の選択に応答して選択されるダミーワード線と、
前記ダミーワード線に接続され通常レイアウトユニットから構成された複数の第１のセルフタイミング用ダミーメモリセルが連続して配置された第１のダミービット線と、
前記ダミーワード線に接続され前記通常レイアウトユニットと点対称又は線対称の関係を有する対称レイアウトユニットから構成された複数の第２のセルフタイミング用ダミーメモリセルが連続して配置された第２のダミービット線と、
前記第１のダミービット線及び第２のダミービット線を入力し、前記第１及び第２のダミービット線のうち電位の変化速度の遅い方のダミービット線の電位変化に基づいて、前記セルフタイミング信号を出力するタイミング制御回路とを備えたことを特徴とする半導体メモリ。
【請求項２】
前記メモリセルアレイ内の前記メモリセルは、前記通常レイアウトユニットと前記対称レイアウトユニットを前記ビット線に沿って交互に配置するようにレイアウトされていることを特徴とする請求項１記載の半導体メモリ。
【請求項３】
前記メモリセルの読み出し時に前記ビット線に出力された電位を検出するセンスアンプ回路を更に有し、
前記センスアンプ回路を起動するためのセンスアンプ起動信号の活性化タイミングが前記セルフタイミング信号に基づいて決定されることを特徴とする請求項１記載の半導体メモリ。
【請求項４】
複数のワード線と、
複数のビット線と、
前記複数のワード線と前記複数のビット線の交差位置に配置された複数のメモリセルを有するメモリセルアレイと、
前記メモリセルアレイの近傍に配置され、前記メモリセルの読み出し時に内部回路の動作タイミングを決定するセルフタイミング信号を生成するセルフタイミング回路を備えた半導体メモリであって、
前記セルフタイミング回路は、
前記ワード線の選択に応答して選択されるダミーワード線と、
通常レイアウトユニットから構成された第１のセルフタイミング用ダミーメモリセルと、前記通常レイアウトユニットと点対称又は線対称の関係を有する対称レイアウトユニットから構成された第２のセルフタイミング用ダミーメモリセルとを有するダミービット線対と、
前記ダミービット線対を入力し、前記ダミービット線対のうち電位の変化速度の遅い方のダミービット線の電位変化に基づいて、前記セルフタイミング信号を出力するタイミング制御回路とを備え、
前記第１及び第２のセルフタイミング用ダミーメモリセルの各々は、
一方の出力ノードが他方の入力ノードへ交差接続された一対のインバータと、
前記一対のインバータの第１の接続ノードを前記ダミービット線対の一方のダミービット線に接続するとともに、前記一対のインバータの第２の接続ノードを他方のダミービット線に接続する一対のトランスファートランジスタとを備え、
前記一対のトランスファートランジスタのゲートは互いに電気的に分離されていることを特徴とする半導体メモリ。
【請求項５】
前記第１のセルフタイミング用ダミーメモリセルの前記一対のトランスファートランジスタの分離されたゲートのうち、前記一方のダミービット線側のゲートは前記ダミーワード線に接続され、
前記第２のセルフタイミング用ダミーメモリセルの前記一対のトランスファートランジスタの分離されたゲートのうち、前記他方のダミービット線側のゲートは前記ダミーワード線に接続されていることを特徴とする請求項４記載の半導体メモリ。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【公開番号】特開２０１０−９７６８９（Ｐ２０１０−９７６８９Ａ）
【公開日】平成２２年４月３０日（２０１０．４．３０）
【国際特許分類】
【出願番号】特願２０１０−３９９４（Ｐ２０１０−３９９４）
【出願日】平成２２年１月１２日（２０１０．１．１２）
【分割の表示】特願２００５−５１０９２１（Ｐ２００５−５１０９２１）の分割
【原出願日】平成１５年１１月２８日（２００３．１１．２８）
【出願人】（３０８０１４３４１）富士通マイクロエレクトロニクス株式会社 (2,507)
【Ｆターム（参考）】
【公開日】平成２２年４月３０日（２０１０．４．３０）
【国際特許分類】
【出願日】平成２２年１月１２日（２０１０．１．１２）
【分割の表示】特願２００５−５１０９２１（Ｐ２００５−５１０９２１）の分割
【原出願日】平成１５年１１月２８日（２００３．１１．２８）
【出願人】（３０８０１４３４１）富士通マイクロエレクトロニクス株式会社 (2,507)
【Ｆターム（参考）】
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