【課題】低電源電圧下においても、安定にデータの書込／読出を行なうことのできるスタティック型半導体記憶装置を実現する。
【解決手段】メモリセル列毎に、セル電源線（ＡＰＶＬ０−ＡＰＶＬｎ）を配設するとともに書込補助回路（ＢＰＣＫ０−ＢＰＣＫｎ）を配設する。この書込み補助回路（ＰＣＫ）は、書込み回路から出力される前記相補なデジタル信号に応答して、その応答信号を出力する論理回路（ＶＣＴ，１０）と、第１の電源電圧よりも低い第２の電源電圧を供給する供給線（ＶＬ）とセル電源線（ＶＤＭ）との間に接続され、論理回路の出力する応答信号に応答してオンすることによってセル電源線の電圧を降圧させる第１のスイッチ素子（ＮＴ１）とを有する。 （もっと読む）

【課題】デュアルポートメモリを提供すること。
【解決手段】デュアルポートメモリは、第1のシングルポートメモリおよび第2のシングルポートメモリを含む。第1のシングルポートメモリは、デュアルポートメモリの偶数アドレス中のデータを記憶するように構成される。第2のシングルポートメモリは、デュアルポートメモリの奇数アドレス中のデータを記憶するように構成される。デュアルポートメモリは、奇数アドレスからデータを読み出す読出動作および偶数アドレスの中へデータを書き込む書込動作を同時に実行する。デュアルポートメモリは、偶数アドレスからデータを読み出す読出動作および奇数アドレスの中へデータを書き込む書込動作を同時に実行する。 （もっと読む）

【課題】複数のスタティック型メモリモジュールを備えた半導体装置において、その動作マージンの向上を実現する。
【解決手段】例えば、書き込み動作時に書き込み対象のＳＲＡＭメモリセルＭＣに接続されたメモリセル電源ライン（例えばＡＲＶＤＤ［０］）の電圧レベルを制御する書き込み補助回路（例えばＷＡＳＴ１［０］）を備える。書き込み補助回路は、書き込み動作時に有効化される書き込み補助イネーブル信号ＷＴＥに応じてメモリセル電源ラインの電圧レベルを所定の電圧レベル（ＶＭ１）に低下させると共に、この際の低下速度を書き込み補助パルス信号ＷＰＴのパルス幅に応じて制御する。ＷＰＴのパルス幅は、行数が多い（メモリセル電源ラインの長さが長い）ほど広くなるように設定される。 （もっと読む）

【課題】先端プロセスではＭＯＳのゲートトンネルリーク電流が増大し、低リーク電流での待機が必要となる半導体装置では問題となる。
【解決手段】電源線とソース線との電位差である複数のスタティック型メモリセルの電源電圧を制御する電源電圧制御回路を具備する。負荷Ｐ型ＭＯＳ及び駆動Ｎ型ＭＯＳのゲート絶縁膜厚は、４ｎｍ以下である。電源電圧制御回路は、動作状態から待機状態への変更に伴い、前記ソース線の電位を第１の電圧から当該第１の電位より高い第２の電位に変更する。前記電圧制御回路が前記ソース線の電位を前記第２の電位に変更したとき、前記スタティック型メモリセルの第１及び第２の記憶ノードのうちの一方は前記電源線の電位を保持し、前記第１及び第２の記憶ノードのうちの他方は前記第２の電位を保持する
【選択図】図５
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【課題】消費電力を低減すること。
【解決手段】グローバル入出力回路２１のライトアンプＷＡＧは一対のスイッチＳＷ１，ＳＷ２を介してデータビット線対ＤＢＬ，ＤＢＬＸと接続されている。データビット線対ＤＢＬ，ＤＢＬＸは、スイッチＳＷ３，ＳＷ４を介して、グローバル入出力回路２１と各ブロック２２，２３との間でデータを転送するグローバルビット線対ＧＢＬ，ＧＢＬＸとそれぞれ接続されている。ライトアンプＷＡＧは、入力データＤＩに応じてデータビット線対ＤＢＬ，ＤＢＬＸを駆動する。スイッチＳＷ１，ＳＷ２をオフし、ライトアンプＷＡＧからデータビット線対ＤＢＬ，ＤＢＬＸを切り離す。そして、スイッチＳＷ３，ＳＷ４をオンし、データビット線対ＤＢＬ，ＤＢＬＸにグローバルビット線対ＧＢＬ，ＧＢＬＸを接続する。 （もっと読む）

【課題】同一サイクルで複数のデータを読み出すことを前提としない場合においても、振動やノイズに耐性のある半導体記憶装置を提供する。
【解決手段】制御部２０は、１受信単位を構成する複数のデータユニットのうち、最後に入力されたデータユニットをメモリアレイ２内の第１のアドレスのメモリセルに格納し、最後に入力されたデータユニットに先行して入力されたデータユニットをメモリアレイ内の、第１のアドレスとは別の第２のアドレスのメモリセルに格納する。第１のアドレスのメモリセルと第２のアドレスのメモリセルとは、メモリアレイ２内では少なくとも行方向および列方向において隣接しない。 （もっと読む）

【課題】メモリユニットを備えた半導体装置において、その動作タイミングのばらつきを低減する。
【解決手段】例えば、正規のビット線ＢＬと並んで配置されたダミービット線ＤＢＬ１，ＤＢＬ２と、ＤＢＬ１，ＤＢＬ２上に順次接続された列方向負荷回路ＣＬＢｎ［１］〜ＣＬＢｎ［ｘ］を備える。各列方向負荷回路は、オフ状態に固定された複数のＮＭＯＳトランジスタＭＮａ１〜ＭＮａ４を備え、この内のＭＮａ２，ＭＮａ３のソースおよびドレインがＤＢＬ１又はＤＢＬ２に適宜接続される。ＤＢＬ１，ＤＢＬ２には、ＭＮａ２，ＭＮａ３の拡散層容量に伴う負荷容量が付加され、これに応じてデコード起動信号ＴＤＥＣからダミービット線信号ＳＤＢＬまでの遅延時間が設定される。ＳＤＢＬは、センスアンプの起動タイミングを定める際に使用される。 （もっと読む）

【課題】信号処理で重要となるマルチポート半導体記憶装置を提供する。
【解決手段】第１のビット線に接続される２つのデータ保持ノードを有してクロスカップル接続されたインバータからなるラッチ回路と、第１のビット線とインバータの各データ保持ノードとの間に設けられた第１のスイッチ部と、第１のスイッチ部の導通を制御する第１のワード線とを備えて構成されるメモリセルを備える。複数個のメモリセルの各データ保持ノードを各メモリセル毎にそれぞれ分離して１ビットが１個のメモリセルで構成される第１のモードと、複数個のメモリセルの各データ保持ノードを並列に接続して１ビットが複数個のメモリセルで構成される第２のモードを切り換える第２のスイッチ部とを備え、複数個のメモリセルの各データ保持ノードのうちの１つのデータ保持ノードを第２のビット線に接続するか否かを切り換える第３のスイッチ部をさらに含む。 （もっと読む）

【課題】回路を構成する各トランジスタの設計サイズによらず、マージン設計なしに、安定動作可能な半導体記憶装置の提供。
【解決手段】データ入力端子Ｄ、書込許可入力端子φ、及びデータ出力端子Ｑ₋を有し、書込許可入力端子φのライト選択信号がアサートされるとデータ入力端子Ｄのライトデータ信号の電圧をスルーし、ライト選択信号がネゲートされるとデータライトデータ信号の電圧をホールドし、スルー／ホールドされる電圧の反転値をデータ出力端子Ｑ₋から出力するＤラッチ回路２、並びにＤラッチ回路２のデータ出力端子Ｑ₋とリードデータ線ＲＤの間に接続され、リード選択信号がアサートされるとデータ出力端子Ｑ₋の電圧の反転値をリードデータ線ＲＤへ出力しリード選択信号がネゲートされると出力が高インピーダンス状態となるトライステートバッファ３を具備するメモリセル１とを備えた。 （もっと読む）

【課題】メモリセルの特性バラツキに反映されたタイミング調整を可能とする。
【解決手段】メモリセル群は、対応の行のメモリセルに接続された複数のワード線と、対応の列のメモリセルに接続された複数の一対のビット線とをそれぞれが有する。一方のメモリセル群内のメモリセルへの書込もしくは読出が行われる場合には、他方のメモリセル群は非選択状態にある第１と第２のメモリセルアレイと、上記メモリセルとは接続関係が異なり、上記第１のメモリセルアレイの列に隣接して列状に設けられ、上記第１および第２のメモリセルへのデータの書込のいずれにおいても活性化される複数の第１ダミーセルと、上記メモリセルとは接続関係が異なり、上記第２のメモリセルアレイの列に隣接して列状に設けられ、上記第１および第２のメモリセルからの読出のいずれにおいても活性化される複数の第２ダミーセルとを有する。 （もっと読む）

【課題】半導体記憶装置におけるマルチビットエラーの発生を抑制する。
【解決手段】複数のカラムを有し、互いに異なる１つのデータの入出力端子に各々が対応づけられるブロック（１Ｉ／Ｏビットに対応するセルアレイ）２６Ａ、２６Ｂを複数有し、それらをカラム方向に隣り合わせて配置した第１のメモリセルアレイ、及びそれと同じく構成された第２のメモリセルアレイを備え、第１のメモリセルアレイのブロック２６Ａ−０、２６Ａ−２と第２のメモリセルアレイのブロックブロック２６Ｂ−１、２６Ｂ−３とを組とし、第１のメモリセルアレイのブロック２６Ａ−１、２６Ａ−３と第２のメモリセルアレイのブロック２６Ｂ−０、２６Ｂ−２とを組としてアドレスを割り当て、あるアドレスに対するアクセスにおいて、各メモリセルアレイにてそれぞれ１つおきのブロックの出力がデータとして出力されるようにする。 （もっと読む）

【課題】プログラム処理性能を損なうことなくデータの信頼性を向上させることが可能な半導体記憶装置を提供することである。
【解決手段】本発明にかかる半導体記憶装置は、アドレスに応じたデータの読み出しまたは書き込みを実施するメモリセル２と、メモリセル２に対して２サイクル以上同一アドレスで読み出しを行なっていることを検出する検出手段１５と、メモリセル２から読み出されたデータのエラーを訂正するエラー訂正手段３と、エラー訂正後のデータを保持するデータ保持手段６と、を備える。メモリセル２は、検出手段１５の検出結果に応じて、データ保持手段６に保持されているデータを前記アドレスに対応づけて書き込む。データ保持手段６は、前記アドレスに応じた読み出しデータとしてデータ保持手段６に保持されているデータを出力する。 （もっと読む）

【課題】データを高速に読み出し可能なメモリシステムを提供する。
【解決手段】メモリシステムは、メモリセルアレイとセンスアンプを有する複数のバンクと、前記バンクにデータバスを介して電気的に接続されたバッファ回路と、複数の前記バンクそれぞれと前記バッファ回路との電気的な接続を切り替えるスイッチ回路と、前記バッファ回路に電気的に接続されたインターフェースと、前記バンク、前記バッファ回路、前記スイッチ回路、前記インターフェースを制御する制御部とを備え、前記メモリセルアレイに保持されたデータを５クロックで前記インターフェースに出力する場合において、前記バンクにクロックが入力されて１．５クロック経過後に、前記制御部は前記スイッチ回路を制御し、前記バンクとバッファ回路とを電気的な接続し、前記バーストバッファに前記バンクから読み出されたデータを出力する。 （もっと読む）

【課題】適切なタイミングを生成できるタイミング生成回路及びそのタイミング生成回路を用いた半導体記憶装置を提供する。
【解決手段】実施形態によれば、半導体記憶装置は、メモリセルアレイと、複数のセンスアンプと、タイミング生成回路と、を有する。前記メモリセルアレイは、複数のワード線、前記複数のワード線に交差する複数のビット線、及び、前記複数のワード線と前記複数のビット線との交差部にそれぞれ設けられた複数のメモリセルを有する。前記複数のセンスアンプは、対応するビット線の信号レベルをそれぞれ検知する。前記タイミング生成回路は、前記複数のビット線における各ビット線信号が変化するタイミングの中から予め定められた順番のタイミングを選択するタイミング選択回路を有し、選択されたタイミングに基づいて、前記複数のセンスアンプを活性化する活性化タイミングを生成する。 （もっと読む）

【課題】２個の隣接する列ブロックのいずれにも欠陥がある場合でも、これらの列ブロックの救済が可能な半導体記憶装置を提供する。
【解決手段】データ線シフト回路５８は、偶数番目の正規ブロックに欠陥がある場合に、偶数番目の正規ブロックおよび偶数番目のスペアブロックを対象としたシフトリダンダンシ方式によって、偶数番目の内部正規データ線ＮＩＯＸおよび偶数番目の内部スペアデータ線ＳＩＯＸと偶数番目の外部データ線ＥＩＯＸとの接続を行ない、奇数番目の正規ブロックに欠陥がある場合に、奇数番目の正規ブロックおよび奇数番目のスペアブロックを対象としたシフトリダンダンシ方式によって、奇数番目の内部正規データ線ＮＩＯＸおよび奇数番目の内部スペアデータ線ＳＩＯＸと奇数番目の外部データ線ＥＩＯＸとの接続を行なう。 （もっと読む）

【課題】半導体記憶装置の高速動作時における動作マージンを確保する。
【解決手段】コマンド入力手段１００は、コマンドの入力を受ける。バンク選択手段１０１は、コマンドに対応する所定のバンクを選択する。バースト転送手段１０２は、バンク選択手段１０１によって選択されたバンクを対象としてバースト転送を実行する。コマンド入力禁止手段１０３は、バースト転送手段１０２によるバースト転送が開始された場合には、コマンド入力手段１００が新たなコマンドの入力を受けることを禁止する。 （もっと読む）

【課題】製造ばらつきによって、出力ラッチ不良を引き起こす可能性がある。
【解決手段】複数のメモリセルが配列されたセルアレイと、メモリセル列に対応して設けられた相補のビット線対と、前記ビット線対をデータ読み出し前に所定の電位にプリチャージするプリチャージ回路と、前記ビット線対に接続され、活性化時には選択メモリセルの記憶データを検出して増幅するセンスアンプと、を備えた半導体記憶装置において、前記センスアンプの出力をラッチする出力ラッチ回路と、増幅動作を行う前記センスアンプの出力と、前記出力ラッチ回路の出力とに基づき、ラッチ完了を判定する出力ラッチ判定回路と、を有する半導体記憶装置。 （もっと読む）

【課題】低電源電圧下においても、安定にデータの書込／読出を行なうことのできるスタティック型半導体記憶装置を実現する。
【解決手段】メモリセル列毎に、セル電源線（ＡＰＶＬ０−ＡＰＶＬｎ）を配設するとともに書込補助回路（ＢＰＣＫ０−ＢＰＣＫｎ）を配設し、書込指示信号（ＷＥ）および列選択信号（ＣＳＬ０−ＣＳＬｎ）に従ってセル電源線と電源ノードとを選択的に結合／分離を各列単位で実行する。データ書込時、選択列のセル電源線をフローティング状態として、その電圧レベルをビット線電位変化前に変更し、選択されたメモリセルのラッチ能力を低減して、高速でデータを書込む。 （もっと読む）

【課題】リード用トランジスタのソースとドレインがワード線とビット線に接続されたメモリセルを備えた半導体集積回路において、リード動作時の消費電力を低減する。
【解決手段】メモリセル１０，１１は、リード用トランジスタＱＮ５を有するリードポートを備えている。トランジスタＱＮ５は、ソースとドレインがリードワード線ＸＲＷＬ１とリードビット線ＲＢＬ１に接続されており、ゲートが記憶ノードｎ１に接続されている。センスアンプ部１７はＰＭＯＳクロスカップルＱＰ１３，ＱＰ１４を備えており、トランジスタＱＰ１３，ＱＰ１４は、ソースにリードビット線ＲＢＬ１，ＸＲＢＬ１がそれぞれ接続されており、ドレインがセンスノードｓ１，ｘｓ１に接続されている。 （もっと読む）

【課題】エレクトロマイグレーション耐性を向上させることによる面積の増大、及びプロセスのばらつきによる性能劣化を防止したカレントミラー型センスアンプ、及び半導体記憶装置を提供する。
【解決手段】センスイネーブル信号ＳＥに基づいてカレントミラー型センスアンプ３０の動作電流をオン・オフするための電流制御トランジスタを備えたカレントミラー型センスアンプにおいて、上記電流制御トランジスタを上記動作電流を分割するように複数の電流制御トランジスタＱＥ０〜ＱＥ３に並列に分割して構成し、電流制御トランジスタ制御回路２は、センスイネーブル信号ＳＥ及び電流制御信号ＦＯＵＴ０〜ＦＯＵＴ３に基づいて上記動作電流を減少させるように各電流制御トランジスタＱＥ０〜ＱＥ３をオン・オフする。 （もっと読む）