【課題】ＳＲＡＭの記憶状態を短時間で初期化する。
【解決手段】複数のメモリセル１００は、ワード線１２とビット線１４Ｌ、１４Ｒとの交差部に設けられ、各々は、ワード線１２が選択されたときに、ビット線１４Ｌ、１４Ｒの電位に応じたビットを記憶する。制御回路２０は、ビット線１４Ｌ、１４ＲをＨレベルにプリチャージするとともに、初期化が指示されたとき、ビット線１４ＲのＨレベルをＮＯＴ回路４２によってＬレベルに論理反転して、ビット線１４Ｌに供給し、この後、複数のワード線１２を選択する。 （もっと読む）

【課題】書き込み側と読み出し側とがお互いのアクセスに制約を受けず、自由にリードライトすることができ、データの有効性を向上させることができるデータ転送装置を提供する。
【解決手段】少なくとも２面からなるメモリ１１と、書き込み先のメモリ１１を所定の順番で切り替えて、かつ所定の周期でデータを送信しメモリ１１に書き込ませるデータ送信部１０と、書き込みの周期に依存しない周期で少なくとも２面のメモリより同時にデータを受信するデータ受信部１２と、データ送信部１２がメモリに送信するデータに対して各データに固有な判定情報を付加する判定情報付加部１３と、データ受信部１２がメモリ１１より受信するデータに付加された判定情報を用いてデータが有効であるか否かを判定し、判定結果をデータ受信部に通知する判定情報検査部１５とを備えた。 （もっと読む）

【課題】トランジスタのプロセス依存と配線幅のばらつきとに応じて適切なパルス幅に制御することが可能なパルス幅制御回路及び半導体メモリを提供すること。
【解決手段】配線による遅延とインバータによる遅延とを比較する比較回路と、インバータ段数によりパルス幅を調整するパルス幅調整回路と、を備える。パルス幅調整回路は、比較回路の比較結果に基づいて、インバータによる遅延が配線による遅延よりも小さくなった場合に、インバータ段数を多くし、パルス幅を増加させる。 （もっと読む）

【課題】半導体記憶装置のライトマージンの低下を抑制しつつ、ディスターブ不良を低減する。
【解決手段】実施形態によれば、メモリセル１２と、ダミーセル１６と、書き込み制御部と、ロウデコーダ１３が設けられている。メモリセル１２は、データを記憶する。ダミーセル１６は、メモリセル１２の動作を模擬する。書き込み制御部は、メモリセル１２の書き込みタイミングに合わせてダミーセル１６に書き込みを行わせる。ロウデコーダ１３は、ダミーセル１６の書き込み状況の監視結果に基づいて、メモリセル１６のロウ選択を行うワード線ＷＬの開閉を行う。 （もっと読む）

【課題】Ｄｕｔｙ誤差を低減でき、高速なデータ入出力に有利な半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、電気的に回路閾値を調節可能な第１インバータＩＮＶ１−１を備える入力バッファ１２と、前記第１インバータと共通の回路構成の第２インバータＩＮＶ１−２を備え、前記第２インバータの入力と出力とが短絡されることにより前記第１インバータの回路閾値を検出する回路閾値モニタ１３と、前記回路閾値モニタが検出した回路閾値に対応するパラメータ値を記憶するメモリ１１−２と、前記第１インバータに与えられる前記パラメータ値を、前記メモリから読み出すデータ読み出し回路１５とを具備する。 （もっと読む）

【課題】ライトマージンを維持しつつディスターブマージンを改善した半導体記憶装置を提供する。
【解決手段】メモリセルアレイ１は、一対のインバータＩＮＶ１、ＩＮＶ２を交差接続してなるメモリセルＭＣをワード線ＷＬとビット線対ＢＬ、／ＢＬとの交点に配列してなる。ダミートランジスタＱＮＤ１〜２は、メモリセルＭＣを構成するトランジスタの閾値電圧と一定の関係を有する閾値電圧を備えている。ダミービット線ＤＢＬは、ダミートランジスタＤＢＬの一端に接続され所定の電位まで充電される。ワード線ドライバ２は、ダミービット線ＤＢＬの電圧の変化に応じてワード線ＷＬの電圧の立ち上がり速度を変化させる。 （もっと読む）

【課題】パワードロップによるパワーアップ信号の無用なリセットを防止し、メモリの内部ロジックの安定した初期化に必要なマージンを確保するパワーアップ回路を提供する。
【解決手段】電源電圧のレベル変化に応じて線形的に変化する電源電圧レベルフォロワ部２００と、前記電源電圧の下降時のパワーアップ信号の遷移レベルに対応する第１臨界レベルへの変化を感知するための第１電源電圧感知部２１０Ａと、前記電源電圧の上昇時のパワーアップ信号の遷移レベルに対応し、第１臨界レベルより相対的に高い電圧レベルを有する第２臨界レベルへの変化を感知するための第２電源電圧感知部２１０Ｂと、前記電源電圧の下降時に前記第１電源電圧感知部から出力された第１感知信号に応答して、その出力信号を遷移させ、前記電源電圧の上昇時に第２電源電圧感知部から出力された第２感知信号に応答して、その出力信号を遷移させるためのトリガ部２２０とを備える。 （もっと読む）

【課題】ビット線の電位を制御し、低電源電圧でのメモリセルへのデータの書き込み特性を改善しつつ、各素子に対する信頼性劣化を抑制することが可能で、かつ、安定した書き込み性能を有する半導体記憶装置を提供する。
【解決手段】ワード線とビット線との交点に配置されたメモリセル１００と、ビット線に接続したプリチャージ回路１０１と、書き込み回路とで構成され、書き込み回路は、ライト制御信号で制御されるカラム選択回路１０２と、選択されたビット線の電位を第１の電位（例えば０Ｖ）に制御するトランジスタＱＮ７と、当該選択されたビット線の電位を第１の電位よりも低い第２の電位（例えば負電位）に制御する容量素子ＣＡＰと、電源電圧が高くなった場合に第２の電位をクランプするクランプ回路１０３Ａとで構成する。 （もっと読む）

【課題】製品実使用周波数において不良箇所の特定をすることができる自己試験回路装置およびその自己試験方法を提供する。
【解決手段】自己試験回路装置は、テストメモリ１２と、前記テストメモリより容量が大きいかまたは等しいテスト結果格納メモリ１３と、実使用周波数において前記テストメモリのテストを行って、そのテスト結果を前記テスト結果格納メモリに格納するように構成された制御回路１５とを具備する。 （もっと読む）

【課題】ＳＲＡＭアレイのアクセス中にＳＲＡＭアレイによって消費される電力の量を削減するための機構を提供する。
【解決手段】ＳＲＡＭアレイへ書き込み中の一の入力行の極性を決定するための論理手段と、ＳＲＡＭアレイの各行ごとに一の極性値を追加ＳＲＡＭセルに格納するための論理手段と、当該追加ＳＲＡＭセルに格納された極性値に基づいて決定されるように、一の行が「１」のデータ値よりも多い「０」のデータ値を保持している場合に、当該行内のＳＲＡＭセルの値を反転形式で読み出すための論理手段と、前記追加ＳＲＡＭセルに格納された極性値に基づいて決定されるように、前記行内のＳＲＡＭセルから読み出されるデータが真数データ値又は補数データ値のどちらを表すかを下流の論理手段に通知するための論理手段が設けられる。 （もっと読む）

【課題】従来の半導体記憶装置では、半導体記憶装置の動作速度を満足しつつ、高いＳＥＲ耐性を実現することは難しかった。
【解決手段】一対の記憶ノードと、この記憶ノードに一端が接続された容量と、この容量の他端に接続されるとともに、半導体記憶装置が所定の速度以上で動作する場合には、容量の他端の接続状態を変更するスイッチ部と、を備える。このように、半導体記憶装置の動作状態に応じて、容量の他端の接続状態を変更することで、記憶ノードに接続される容量が半導体記憶装置の動作速度に与える影響を抑えることができる。 （もっと読む）

【課題】実装面積、実装不良、コストの削減を図るためにピン数を縮減してなるコントローラデバイスに接続可能なメモリの提供。
【解決手段】ｎ本の信号を供給するｎ本のピン数を縮減しｍ本としてなるコントローラデバイスに接続可能とされる半導体記憶装置であって、半導体記憶装置内に、ｍ本の信号線を入力して展開しｎ本の信号を生成する変換回路を少なくとも１つ備え、前記半導体記憶装置の内部には変換回路からのｎ本の信号が供給される。半導体記憶装置はｎ本の入力ピンと切替信号を入力するピンを備え、切替信号が第１の論理値を示すとき、ｍ本の信号線が前記変換回路に供給され、前記変換回路からのｎ本の信号が前記メモリ内部に供給され、前記ｎ本のピンのうち残りのピンは非接続ピンとされ、前記切替信号が第２の論理値を示す構成の場合、前記ｎ本の信号線が前記変換回路を経ることなく、直接前記メモリ内部に供給されるよう制御する切替回路を備える。 （もっと読む）

【課題】メモリ電圧監視回路は常時的に動作状態にあり、消費電力が増大する。低消費電力モードを利用するシステムでは、メモリ電圧監視回路が活用されないことも多かった。また、低消費電力モードへの移行に際しては、メモリ電圧監視回路の制御が必要となり、煩わしいプログラム処理が発生する。一方、メモリ電圧監視回路の監視動作を停止させると、低消費電力モード時の電圧検知自体ができない。
【解決手段】電源電圧ＶＤＤを監視し、メモリ内容保持電圧Ｖ１を下回ったときに低電圧検知信号ＳＬを出力するメモリ電圧監視回路２と、メモリ電圧監視回路２からの低電圧検知信号ＳＬを保持する低電圧検知信号保持回路３と、外部リセット信号Ｒ１を入力してリセット信号Ｒ２を生成し、リセット信号Ｒ２を動作許可信号としてメモリ電圧監視回路２に出力するリセット回路４を備える。 （もっと読む）

【課題】入力ポートと出力ポートとが分離され、バイパス機能を有する半導体記憶部を備える半導体装置において、レイアウト構造の簡素化が可能な技術を提供する。
【解決手段】半導体装置の半導体記憶部として使用される半導体記憶装置１００では、出力バッファ回路６は、バイパスモード時に、入力バッファ回路５から出力バッファ回路６まで延在するバイパス線によって伝達される入力データＤ［ｎ−１：０］を出力ポートＯＵＴ０〜ＯＵＴｎ−１に出力する。半導体記憶装置１００のレイアウト構造では、平面視上、メモリセルアレイ１は入力バッファ回路５と出力バッファ回路６とに挟まれて配置されており、バイパス線はメモリセルアレイ１間を通って配置されている。 （もっと読む）

【課題】スキャンテスト信号配線を有する半導体集積回路において、ノーマルモード時にスキャンテスト信号が変化することでノイズの発生源となり、半導体集積回路が誤動作してしまう。
【解決手段】スキャンテスト信号を伝搬するスキャンテスト信号配線１０３と、スキャンテストモードとノーマルモードとのモード切り換えを制御するスキャンイネーブル信号を伝搬するスキャンイネーブル信号配線１０５と、半導体集積回路に所望の動作をさせる機能を有するＳＲＡＭコア回路部１０９と、前記コア回路内部の前記スキャンテスト信号を、前記スキャンイネーブル信号によってノーマルモード時に固定する論理回路１１０を備える。 （もっと読む）

【課題】
レジスタ間でヒューズデータを確実に受け渡す。
【解決手段】
ヒューズ回路２０〜２４は、それぞれレジスタ回路１０〜１４と接続され、内蔵されるヒューズに記録されてあるヒューズデータをレジスタ回路１０〜１４にそれぞれ出力する。レジスタ回路１５〜１９は、それぞれレジスタ回路１０〜１４から転送されるヒューズデータをそれぞれ保持する。論理回路３０は、レジスタ回路１５〜１９の出力に接続され、レジスタ回路１５〜１９に保持されるデータを用いて外部から入力されたアドレスが不良ビットを救済する救済アドレスに一致するかどうか等の情報を演算する。レジスタ回路１０と１１、１１と１２、・・１７と１８、１８と１９は、それぞれ接続され、隣り合うレジスタ回路間でヒューズデータが転送される。その際、隣り合うレジスタ回路同士は、セルフタイミングのハンドシェイク論理に従ってデータ転送を行うように動作する。 （もっと読む）

【課題】外部電源電圧だけでなく外部電源電圧を用いて生成される昇圧電圧及びコア電圧などの内部電源電圧のレベルを全て感知してパワーオンリセット信号を発生する。
【解決手段】本発明はパワーオンリセット回路に関し、電源電圧のレベルを感知する外部電源電圧感知部と、複数個の内部電源電圧のレベルをそれぞれ感知する複数個の内部電源電圧感知部と、外部電源電圧感知部及び内部電源電圧感知部の出力を組み合わせてパワーオンリセット信号を出力する選択出力部とを含んで構成し、外部電源電圧と内部電源電圧が全て一定のレベル以上であればパワーオンリセット信号を出力することを特徴とする。 （もっと読む）

メモリセルアレイは、バイアス電圧が、その「オフ」状態漏れ電流が減るように、メモリセル（１００）内の１つまたは複数のＦＥＴのソースに印加される、「ソースバイアス」を使用する。ソースバイアス電圧は、「オフ」ＦＥＴの場合の小さな正のバイアスとＦＥＴが読み出される場合のアースの間で選択的に切り換えられる。複数のソースバイアス回路（１１０、１１２、１１４、１１６）は、選択的に切り換えられたバイアス電圧を、アレイのメモリセルに供給する。
（もっと読む）

【課題】チップサイズを増大させることなく特性の向上を図ることができる半導体記憶装置を提供する。
【解決手段】本発明の半導体記憶装置は、メモリセル領域５０と周辺回路領域との間に配置されたセル形状の書込動作補助回路２を有し、書込動作補助回路２は、書込開始時にデジット線のディスチャージ動作を行い、書込終了時にデジット線のプリチャージ動作を行う第１の回路４と、デジット線のディスチャージ動作及びデジット線のプリチャージ動作の切替を行う第２の回路５とを有する。 （もっと読む）