【課題】共有されるエラー・ビット・コードをもつ共通フレームにおいてデータおよびデータ・マスク・ビットを転送するためのシステム、方法および装置を提供する。
【解決手段】メモリ・システム１００は、ホスト１１０とメモリ・デバイス１２０との間でデータを転送するためにデータ・フレームを使用する。いくつかの場合には、システムは（別個のビット・レーンを介してではなく）データ・フレーム内で一つまたは複数のデータ・マスク・ビットも転送してもよい。システムは、データ・ビットおよびデータ・マスク・ビットをカバーするエラー・ビット・チェックサム（巡回冗長符号すなわちCRCのような）を生成してもよい。いくつかの実施形態では、データ・ビット、データ・マスク・ビットおよびチェックサム・ビットは共通フレームにおいて転送される。 （もっと読む）

【課題】各メモリ７、８に内蔵されたチップが、それぞれ２つであっても１つであっても、同一のプリント基板ＰＣＢを使用でき、かつ、アドレスデコーダメモリ間経路Ｌ１〜Ｌ４及びプロセッサアドレスデコーダ間経路Ｌ０を構成する経路切り替え用抵抗素子Ｒ２〜Ｒ６の配設箇所が少なく、アドレスデコーダメモリ間経路Ｌ１〜Ｌ４のＳＩ解析工数が増加しない、プリント基板を提供する。
【解決手段】プロセッサアドレスデコーダ間経路Ｌ０は、第１ＭＰＵ出力端子Ａ２３から第１アドレスデコーダ入力端子Ａに指示信号を供給可能で経路切り替え用抵抗素子Ｒ４が実装可能な第１指示信号経路Ａ２３−Ａと、端子Ａ２４から入力端子Ｂに指示信号を供給可能な第２指示信号経路Ａ２４−Ｂと、入力端子Ａにアース信号Ｓｅを供給可能で経路切り替え用抵抗素子Ｒ６が実装可能な固定指示信号経路Ｒ６−Ａとから成る。 （もっと読む）

【課題】任意の個数のメモリデバイスをサポートできるメモリシステムアーキテクチャを提供する。
【解決手段】メモリシステムは直列接続された複数のメモリデバイスを有する。各メモリデバイスは、他のメモリデバイス及びメモリコントローラとの間用の直列入出力インターフェースを有し、メモリコントローラはビットストリームでコマンドを出し、ビットストリームはモジュラコマンドプロトコルに従う。コマンドはアドレス情報及びデバイスアドレスと共にオペレーションコードを含み、アドレッシングされたメモリデバイスだけがコマンドに作用する。データ出力ストローブ信号及びコマンド入力ストローブ信号がデータのタイプおよびデータの長さを識別するために、各出力データストリーム及び入力コマンドデータストリームと並列に供給される。モジュラコマンドプロトコルは性能改善のために各メモリデバイス内での同時動作のために使用される。 （もっと読む）

【課題】メモリデバイスと通信するメモリコントローラを構成するためのシステムを提供する。
【解決手段】メモリコントローラは、複数のピンからなる第１のピンのセットを備え、各ピンはデータビットとアドレスビットとのうちの少なくとも一方に関連している。システムは、メモリコントローラの第１のピンのセットに接続されているプログラマブル論理ブロックを備える。プログラマブル論理ブロックは、第１のピンのセットの一部からなる第２のピンのセットを用い、メモリデバイスのサイズにしたがってメモリデバイスとメモリコントローラとの間のデータ転送をイネーブルする。第２のピンのセット以外のピンは、１つ以上の他のアプリケーションに利用可能である。 （もっと読む）

【課題】ＬＳＩの機能増加に伴い外部端子数が増加傾向にある。更に、回路の微細化が進み、パッケージサイズも小型化が進んでいる。このため、ＬＳＩの外部端子数の削減が求められている。
【解決手段】本発明は、複数の外部記憶デバイスから１つを選択して、実行プログラムをロードする半導体集積回路であって、複数の内蔵ヒューズ回路を備えるヒューズ部と、前記内蔵ヒューズ回路が示す値に応じて選択した外部記憶デバイスからの実行プログラムをロードする処理部と、を有する半導体集積回路である。 （もっと読む）

【課題】端子を追加することなく確実にデータ転送を行うことが可能なメモリコントローラ、及び情報処理装置を提供すること。
【解決手段】メモリコントローラは、メモリから読み出されたリードデータを、メモリに入力される内部クロック信号を帰還した帰還クロック信号に同期して格納するレジスタ群と、レジスタ群にリードデータを取り込む際に、リードデータの格納位置を、帰還クロック信号に同期して指定するライトポインタと、レジスタ群からリードデータを取り出す際に、リードデータの取出位置を、内部クロック信号に同期して指定するリードポインタと、を含むＦＩＦＯメモリを備え、メモリに供給する内部クロック信号の一部をマスクし、リードポインタに対するライトポインタの動作タイミングを調整する。 （もっと読む）

【課題】外部からのアクセスに対する高速な応答性を実現しながら外部からアクセスを受けるためのアドレス入力に割当てられる外部端子の数が少ない半導体装置を提供する。
【解決手段】自らのアドレス空間に保有するリソースを他の外部デバイスが直接アクセスできるようにするために、外部からのアクセスに必要なアドレス信号の一部を入力する外部端子３０３，３０４と、前記外部端子から入力されたアドレス情報の上位側を補完するための補完レジスタ４０１と、外部からアクセス可能なモードレジスタ４００と、前記アドレス空間をアクセスするためのアドレス信号を前記外部端子からの入力情報、必要な補完情報及び前記モードレジスタのモード情報に基づく形態で生成するアドレス制御回路２０２とを、外部インタフェース回路に採用する。 （もっと読む）

【課題】 システムの性能、コスト、又は他の特徴を最適化し得ること。
【解決手段】 メモリコントローラは、時分割多重化バスの使用を通して異なる固有速度で実行中の異なる種類のメモリ装置にアクセスする。データは、１種類のメモリ装置にアクセスする場合にはある速度でバスを介して転送され、別の種類のメモリ装置にアクセスする場合には異なる速度で転送される。加えて、メモリコントローラは、制御情報（例えば、コマンド及びアドレス情報）を異なる種類のメモリ装置に異なる速度で提供し得、場合によっては、制御情報を共有バス上に時間多重化し得る。 （もっと読む）

【課題】データ入力端子とデータ出力端子を分離し、スループットを向上させるとともに、端子数の増加を抑制できる半導体記憶装置及びメモリシステムを提供する。
【解決手段】少なくとも一つのライトデータ入力端子と、ライトデータ入力端子のＮ倍の数のリードデータ出力端子と、データ記憶部と、第１の周波数の信号に同期してデータ記憶部から読み出したリードデータをリードデータ出力端子から出力するデータ出力回路と、ライトデータ入力端子から入力したライトデータを第１の周波数のＮ倍の周波数のライトストローブ信号に同期して取り込み、前記データ記憶部へ送るデータ入力回路と、を備える。 （もっと読む）

【課題】書き換え可能な不揮発性メモリを備える車載カメラ装置において、外部デバイスと接続された既存の信号線を有効に利用して不揮発性メモリのデータを書き換えるようにする。
【解決手段】車載カメラ装置１内のＦＰＧＡ２０は、操作部３に替えて既存の信号線２−１，２−２に接続されたメモリ書換装置４からの入力信号１，２にもとづき、不揮発性メモリ（ＳＰＩフラッシュメモリ）４０のＣ信号、Ｄ信号、Ｓ信号を生成する記録信号生成部２４を備える。不揮発性メモリ４０は、これらＣ信号、Ｄ信号、Ｓ信号によって、それまで記録されているデータを書き換える。 （もっと読む）

メモリ構造体が説明される。一実施形態では、メモリ構造体には、クロック信号を受け取り、単一のアドレス/コントロールバスを介して複数のメモリモジュールに結合されるように構成されたメモリコントローラが備わっている。メモリコントローラは、各メモリモジュール向けの別々のチップセレクト信号によって複数のメモリモジュールのそれぞれに結合する。メモリコントローラは、クロックによって与えられるタイミングに従ってインターリーブされるやり方で、メモリモジュールに対してアドレス/コントロールバスを介してコマンドを送出する。メモリコントローラは、1つのメモリモジュールに対するコマンド送出後の待機期間中に、別のメモリモジュールに対してコマンドを送出することができる。
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【課題】データ信号線の本数を増大させることなくデータ信号を差動信号として構成した半導体集積回路を提供する。
【解決手段】半導体集積回路は、２つのデータ入出力端子と、２つのデータ入出力端子を介してデータを入力するデータ入力回路と、２つのデータ入出力端子を介してデータを出力するデータ出力回路とを含み、データ入力回路及びデータ出力回路の一方の回路は、２つのデータ入出力端子を個々に独立した端子として用いて２つの単相信号を伝送し、データ入力回路及びデータ出力回路の他方の回路は、２つのデータ入出力端子を一対の端子として用いて一対の差動信号を伝送する。 （もっと読む）

【課題】ハイブリッドデータ、コード及びキャッシュ保存のためのNANDベースNOR 及びNANDフラッシュ及びSRAM具備のワンチップ統合メモリシステムの提供。
【解決手段】NANDフラッシュメモリ、NOR フラッシュメモリ及びSRAMを包含し、シングルチップ上に製造されるメモリである。NAND及びNOR メモリのいずれも同じNAND製造プロセスで製造される。これら三つのメモリは該シングルチップの同じアドレスバス、データバス、及びピンを共用する。該アドレスバスはコード、データ及びアドレスの双方向の受け取りと出力に供される。該データバスも双方向のデータの受け取り及び伝送に供される。一つの外部チップイネーブルピン及び一つの外部出力イネーブルピンがこれら三つのメモリに共用されることでシングルチップに必要なピン数を減らす。NAND及びNOR メモリはいずれもデュアル読み出しページバッファとデュアル書き込みページバッファを有し、ロード中読み出しとプログラム中書き込みの動作を行ない、これにより読み出しと書き込み動作を加速する。メモリマップ法が異なるメモリ、状態レジスタ、及びデュアル読み出しページバッファ又はデュアル書き込みページバッファの選択のために使用される。 （もっと読む）

【課題】マイコンシステムにおいて制御しやすいロジック内蔵ＤＲＡＭを提供する。
【解決手段】インタフェース部２は、アドレス信号ＡＤＤ．で指定される領域が、ロジック制御領域である場合には、ＤＲＡＭ４とデータを授受する代わりに、レジスタ６とデータ授受を行なう。その際のデータ信号ＤＡＴＡは、レジスタ６に保持されるロジック回路８に対する制御コマンドや、処理のための入力データである。レジスタ６の保持内容に応じて、ロジック回路８は、たとえば、暗号処理や、画像処理等の、マイコンでは時間を要してしまう処理を実行する。処理結果はレジスタ６に保存され、ＤＲＡＭに対する読出と同様のシーケンスで読出される。 （もっと読む）

【課題】複数のＳＤＲＡＭに対して、並列に個々のＳＤＲＡＭに効率的にアクセスする。
【解決手段】複数個で構成されるＳＤＲＡＭの個々のＳＤＲＡＭに対してアクセス要求を行う複数のマスター１０１ａ、１０１ｂのＳＤＲＡＭに対する書き込みまたは読み出し要求からコマンド発生回路１０２ａ、１０２ｂにより独立にＳＤＲＡＭへのコマンドを生成し、コマンドアドレス多重回路１０４により一つのコマンドに多重する。多重後のコマンドを共通のコマンドとして各ＳＤＲＡＭに供給し、チップセレクト信号のみＳＤＲＡＭ毎に別々に制御することにより、複数のＳＤＲＡＭに対して連続したアクセスを実現する。 （もっと読む）

【解決手段】
メモリインタフェース回路は、複数のデータバスドライバと、書き込みドライバマスク情報に動作可能に応答するにように適合させられる論理とを含む。必要に応じて、複数のバス書き込みドライバ及び論理は別個の集積回路内に実装されてよい。複数のバスドライバは書き込み動作に応答するように適合させられている。論理もまた、書き込みドライバマスク情報に基いて書き込み動作の間に複数のデータバスドライバのいずれか１つを選択的に無効にするように適合させられている。 （もっと読む）

【課題】信号レベルの遷移数が多いことによるデータ転送を効率の低下を防止すること
【解決手段】前記現在のワードはＮ個のビットを有する前のワードと比較され、低レベル値から高レベル値、またはその逆の高レベル値から低レベル値へのビットの遷移の数を識別する。遷移の数がＮ／２よりも多ければ、現在ビットを反転する。反転の有無を表示するためにエクストラビットをデータバイトに付随させなくてもよいように、反転ビットを送るのに通常は書き込み動作中には使用されないデータマスクピンを活用する。 （もっと読む）

【課題】データ入出力パッド１３の終端抵抗と終端抵抗のオンオフを制御する信号を入力するための終端抵抗制御パッド１４とを備えた同期式メモリチップを多ランク搭載した多ランクメモリモジュールにおいて、メモリモジュールに設けた終端抵抗制御（ＯＤＴ）端子の数より、ランクの数のほうが大きい場合においても、内蔵終端抵抗を用いて、高速動作を可能にする。
【解決手段】モジュール基板８上のデータバス１９とデータ入出力パッド１３との配線の長さが長いメモリチップ１２の終端抵抗制御パッド１４を、終端抵抗制御配線１８、２１に接続し、ＯＤＴ端子から終端抵抗のオンオフを制御し、モジュール基板上のデータバス１９とデータ入出力パッド１３との配線の長さが短いメモリチップ１１の終端抵抗制御パッドについて終端抵抗をオンさせるように固定電位２０に接続する。 （もっと読む）

【課題】信号線の接続本数の最小限化と高スループット化を両立したメモリ制御装置を提供すること。
【解決手段】アドレスとデータを時分割で共有する複数のメモリを制御するメモリ制御装置は、第１のメモリのデータバス幅以上のアドレスを第２のメモリのデータバスビットで表現し、第２のメモリのデータバス幅以上のアドレスを第１のメモリのデータバスビットで表現して、複数のメモリに同時アクセスする。 （もっと読む）

【課題】メモリに対するアクセスを高速にするとともに実装面積の増大を抑制可能なメモリ制御回路を提供。
【解決手段】シリアルアクセスが可能で、シリアルアクセスで使用される端子を用いてパラレルアクセスが可能なメモリにアクセスするための第１アクセスデータが入力され、第１アクセスデータをシリアルで出力するシリアルデータ処理回路と、第２アクセスデータが入力され、第２アクセスデータをパラレルで出力するパラレルデータ処理回路と、シリアルアクセスを指示するための第１指示信号が入力されている場合に、シリアルアクセスが可能であるメモリに、シリアルデータ処理回路からの第１アクセスデータをシリアルで出力し、パラレルアクセスを指示するための第２指示信号が入力されている場合に、パラレルアクセスが可能であるメモリに、パラレルデータ処理回路からの第２アクセスデータをパラレルで出力する選択回路とを備える。 （もっと読む）