【課題】選択メモリセルトランジスタに電荷を蓄積する際の電圧を従来よりも自由に設定し得る不揮発性半導体記憶装置を提案する。
【解決手段】不揮発性半導体記憶装置1では、選択メモリセルトランジスタ115に電荷を蓄積させる際、電圧の高い書き込み禁止電圧をＰ型ＭＯＳトランジスタ9bから印加し、電圧の低い書き込み電圧をＮ型ＭＯＳトランジスタ15aから印加して、選択メモリセルトランジスタ115又は非選択メモリセルトランジスタ116へ電圧を印加する役割分担を、Ｐ型ＭＯＳトランジスタ9b及びＮ型ＭＯＳトランジスタ15aに分けたことで、Ｐ型ＭＯＳトランジスタ9b及びＮ型ＭＯＳトランジスタ15aそれぞれのゲート電圧やソース電圧を個別に調整でき、最終的にゲート基板間電圧を例えば4［V］等に設定し得る。 （もっと読む）

【課題】半導体装置の消費電力を低減する。
【解決手段】内部回路（ＬＫ＃２）の内部ノードに対応して対応の内部ノードの信号をラッチする複数のラッチ回路（Ｆ１−Ｆ７）をテストパス（３０２）に配置する。内部回路のＭＩＳトランジスタは、ラッチ回路のＭＩＳトランジスタよりスタンバイ状態時にゲートトンネル電流が低減される状態に設定される。 （もっと読む）

【課題】バックゲートを有するＭＯＳを、回路の動作特性に応じて使い分け、幅広い温度範囲にて高速かつ低電力なＬＳＩを実現する。
【解決手段】薄膜埋め込み酸化膜層を持つＦＤ−ＳＯＩを使用し、薄膜埋め込み酸化膜層の下層半導体領域をバックゲートとし、論理回路ブロックにおいてブロック中の負荷の軽い論理回路にはバックゲートの電圧をブロック活性化に合わせてブロック外から制御する。このバックゲート駆動信号を発生する回路、及び回路ブロック出力部など負荷の重い論理回路には、ゲートとバックゲートとを接続したトランジスタを用い、そのゲート入力信号でバックゲートを直接制御する。 （もっと読む）

【課題】集積度の増加と共にプログラムディスターバンス問題を効果的に減らすことができる３次元メモリー装置、及びそのプログラム方法が提供される。
【解決手段】本発明の３次元メモリー装置は、複数のワードライン平面が積層されたメモリーセルアレイ、選択されたワードライン平面に具備された少なくとも２以上のページのメモリーセルを同時にプログラムする書込み読出し回路、そして前記書込み読出し回路のプログラム動作を制御する制御回路を含むことができる。 （もっと読む）

【課題】信頼性の高い不揮発性半導体記憶装置、及びその製造方法を提供する。
【解決手段】メモリストリングＭＳは、基板Ｂａに対して垂直方向に延びる柱状部３５ａを含むＵ字状半導体層３５と、柱状部３５ａの側面を取り囲むようにブロック絶縁層３４ａを介して形成され、且つ積層方向に所定ピッチをもって複数形成された、メモリトランジスタＭＴｒのフローティングゲートとして機能する浮遊電極層３４ｂａと、浮遊電極層３４ｂａを取り囲むようにトンネル絶縁層３５ｃを介して形成され、メモリトランジスタＭＴｒの制御電極として機能する複数の第１〜第４ワード線導電層３１ａ〜３１ｄとを備える。浮遊電極層３４ｂａの積層方向の長さは、第１〜第４導電層３１ａ〜３１ｄの積層方向の長さよりも短い。 （もっと読む）

【課題】スタティック型半導体記憶装置のメモリセルのトランジスタの基板電圧を、早いタイミングで所定電圧レベルに駆動し、スタティック・ノイズ・マージンを十分に確保し、安定にデータの読出を行なう。
【解決手段】メモリセルの負荷トランジスタ（ＰＱ１，ＰＱ２）の基板領域へ印加される基板電圧（ＶＰＳ）の遷移を、遅くともワード線（ＷＬ）の選択状態への駆動タイミングまでのタイミングに設定する。 （もっと読む）

【課題】高速のスイッチング特性と小サブスレッショルド電流特性とが両立可能なＭＯＳ−ＦＥＴで構成される半導体回路を提供する。
【解決手段】ＭＯＳ−ＦＥＴＱ１，Ｑ２により構成される論理回路１を有した半導体回路において、ＭＯＳ−ＦＥＴＱ１，Ｑ２のバックゲートバイアス電圧Ｖ_cc，Ｖ_SSとは異なる電圧Ｖ_pp，Ｖ_bbを供給する電圧供給手段１５，１３と、ＭＯＳ−ＦＥＴＱ１，Ｑ２のバックゲートバイアス電圧を、電圧Ｖ_cc，Ｖ_SSと電圧Ｖ_cc，Ｖ_SSとは異なる電圧Ｖ_pp，Ｖ_bbとに切り換えるスイッチング手段１０とを備えた構成となっている。 （もっと読む）

【課題】薄膜ＢＯＸ−ＳＯＩ構造であり、ロジック回路の高速動作とメモリ回路の安定動作とを両立できる半導体装置を提供する。
【解決手段】 本発明に係る半導体装置は、半導体支持基板１、厚さ１０ｎｍ以下の絶縁膜４、半導体層４を有している。半導体層４の上面内には、第一のゲート電極２０を有し、ロジック回路を構成する第一の電界効果型トランジスタが形成されている。また、半導体層４の上面内には、第二のゲート電極を有し、メモリ回路を構成する第二の電界効果型トランジスタが形成されている。半導体支持基板１には、導電型の異なるウェル領域６，６Ｔ，７等が、少なくとも３以上形成されている。そして、当該ウェル領域により、第一のゲート電極の下方の半導体支持基板１の領域と、第二のゲート電極の下方の半導体支持基板１の領域とが、電気的に分離される。 （もっと読む）

【課題】電荷トラップ型の不揮発性半導体メモリにおいて、消費電流を低減すること。
【解決手段】不揮発性半導体メモリは、半導体基板１、第１ゲート電極ＷＧ、第２ゲート電極ＣＧ、電荷トラップ膜２２、及びトンネル絶縁膜２３を備える。第１ゲート電極ＷＧは、半導体基板１の表面上に第１ゲート絶縁膜１０を介して形成される。第２ゲート電極ＣＧは、半導体基板１の表面上に第２ゲート絶縁膜２０を介して形成され、第１ゲート電極ＷＧと絶縁膜２０を介して隣接する。電荷トラップ膜２２は、半導体基板１と第１ゲート電極ＷＧと第２ゲート電極ＣＧとに囲まれたトラップ領域ＲＴ中に少なくとも形成される。トンネル絶縁膜２３は、電荷トラップ膜２２と第２ゲート電極ＣＧとの間に形成される。プログラムあるいは消去において、ＦＮトンネル方式により、第２ゲート電極ＣＧから電荷トラップ膜２２へトンネル絶縁膜２３を通して電子が注入される （もっと読む）

【課題】不揮発性メモリ素子のプログラム方法を提供する。
【解決手段】（イ）メモリセルにプログラム電圧を印加し、次いで、第１検証電圧で検証する第１プログラミングステップと、（ロ）第１検証電圧を利用した検証を通過したメモリセルに電荷の安定化を促進するための摂動パルスを印加するステップと、
（ハ）摂動パルスの印加後に第１検証電圧より高い第２検証電圧で検証するステップと、を含むことを特徴とする不揮発性メモリ素子のプログラム方法である。 （もっと読む）

【課題】バリッドビットにおける無効化処理において、電源投入時に無効化処理を行うことができる半導体記憶装置を提供する。
【解決手段】第１のトランジスタと、第２のトランジスタと、を有する第１のインバータ回路と、入力部が前記第１のインバータ回路の出力部に接続され、出力部が前記第１のインバータの入力部に接続され、第３のトランジスタと、第４のトランジスタと、を有する第２のインバータ回路と、を含む初期化用メモリセルを有し、第３のトランジスタのしきい値電圧の絶対値は、第１のトランジスタのしきい値電圧の絶対値より低い構成とする。 （もっと読む）

【課題】ゲート間絶縁膜に発生するリーク電流の増大なく、カップリング比を向上させる。
【解決手段】本発明の例に係る不揮発性半導体メモリは、第１及び第２拡散層１２，１３と、第１及び第２拡散層１２，１３の間に形成されるチャネルと、チャネル上に形成されるゲート絶縁膜１４と、ゲート絶縁膜１４上に形成されるフローティングゲート電極１５と、フローティングゲート電極１５上に形成されるゲート間絶縁膜１６と、ゲート間絶縁膜１６上に形成されるコントロールゲート電極１７とを備え、ゲート間絶縁膜１６のチャネル長方向の端部がフローティングゲート電極１５の側面又はコントロールゲート電極１７の側面よりも内側に存在する。 （もっと読む）

【課題】高い製造歩留を可能とすると伴に、ＣＭＯＳ・ＳＲＡＭのＭＯＳトランジスタのしきい値電圧のバラツキを補償すること。
【解決手段】ＳＲＡＭの情報保持動作と書き込み動作と読み出し動作のいずれかのアクティブモードで基板バイアス電圧Ｖｂｐ、ＶｂｎがＳＲＡＭメモリセルのＭＯＳトランジスタの基板（ウェル）に印加される。まず、ＳＲＡＭのＰＭＯＳとＮＭＯＳのトランジスタのしきい値電圧が測定される。測定結果に応じて、制御メモリＣｎｔ＿ＭＭ１、２の制御情報Ｃｎｔ＿Ｓｇ１、２がプログラムされる。プログラムにより基板バイアス電圧Ｖｂｐ、Ｖｂｎのレベルが調整されて、ＣＭＯＳ・ＳＲＡＭのＭＯＳトランジスタのしきい値電圧のバラツキは、所定の誤差範囲に制御される。ＭＯＳトランジスタのソースに印加される動作電圧に対してＭＯＳトランジスタの基板には、逆バイアスまたは極めて浅い順バイアスの基板バイアス電圧が印加される。 （もっと読む）

【課題】不揮発性で輻射堅牢なスイッチング及びメモリ装置（２２５）と、この装置を製造する方法とを提供する。
【解決手段】装置は、垂直ナノチューブ（１５５）を使用し、ファンデルワールス力により可逆的に状態が保持される。装置の状態を検知するための手段は、キャパシタンス、及びトンネル電流及び電界放出電流を測定することを含む。 （もっと読む）

【課題】 広い温度範囲に亘り高速で操作可能な半導体デバイスを提供すること、半導体メモリデバイスが温度変化の影響を受けなくなるよう半導体デバイスを操作する方法を提供することである。
【解決手段】 本発明においては、半導体メモリデバイスが、その半導体メモリデバイスで測定された上昇した温度に依存する上昇した電圧を出力する温度依存電圧源を備える。少なくとも一つのメモリセルには少なくとも一つの第１のトランジスタが設けられており、第１のトランジスタが第１のトランジスタ本体を含む。第１のトランジスタ本体は温度依存電圧源の出力に接続されている。 （もっと読む）

【課題】バックゲートを有するMOSを、回路の動作特性に応じて使い分け、幅広い温度範囲にて高速かつ低電力なLSIを実現する。
【解決手段】薄膜埋め込み酸化膜層を持つFD-SOIを使用し、薄膜埋め込み酸化膜層の下層半導体領域をバックゲートとし、論理回路ブロックにおいてブロック中の負荷の軽い論理回路にはバックゲートの電圧をブロック活性化に合わせてブロック外から制御する。このバックゲート駆動信号を発生する回路、及び回路ブロック出力部など負荷の重い論理回路には、ゲートとバックゲートとを接続したトランジスタを用い、そのゲート入力信号でバックゲートを直接制御する。 （もっと読む）

【課題】 微細化に有利な、二重ウェル、及びこの二重ウェルから離れたウェルを備えた不揮発性半導体記憶装置を提供する。
【解決手段】不揮発性半導体記憶装置は、第１導電型の半導体基板１内に形成された第１導電型の第１ウェル１０と、第１ウェル１０に形成された複数のメモリセルトランジスタＱ５−１、Ｑ５−２と、第１ウェル１０の側面領域を囲む第１部分７、及び第１ウェル１０の下部領域を囲む第２部分９を有し、第１ウェル１０を半導体基板１から電気的に分離する第２導電型の第２ウェルと、半導体基板１内に形成された第２導電型の第３ウェル領域５と、を備える。そして、第３ウェル５の深さＬ１を、第２ウェルの第２部分９の深さＬ２よりも浅くする。 （もっと読む）

【課題】安定な動作が可能な半導体記憶装置を提供する。
【解決手段】本発明に係る半導体記憶装置は、FBC１と、NFET２及びPFET３を有する周辺回路４とをSOI基板５上に、絶縁層６で分離して形成したものである。SOI基板５は、Ｎ基板７上に形成されるＮ拡散層８と、Ｎ拡散層８の一部に形成されるＰ拡散層９と、Ｎ拡散層８及びＰ拡散層９の上面に形成される薄膜状の埋め込み酸化膜１０とを有する。PFET３の下方にＮ拡散層１４を、NFET２の下方にＰ拡散層１２を配置するため、NFET２やPFET３のバックチャネルを確実にオフでき、埋め込み酸化膜１０が薄いPD-SOI上にFBC１を配置する場合にも周辺回路４を安定に動作させることができる。 （もっと読む）