【課題】本発明は、集積回路装置を形成するための製造方法および対応する集積回路装置を提供する。
【解決手段】集積回路装置を形成するための製造方法は、基板上に第１レベルを形成するステップと、第１レベル上に第２レベルを形成するステップと、第２レベル上にキャップ層を形成するステップであって、キャップ層が第２レベルの第１領域を被覆し、第２領域を被覆せずに残すステップと、第１領域の第１コンタクトホールと第２領域の第２コンタクトホールとを同時にエッチングするステップであって、エッチングは第２領域のキャップ層に対して選択的であり、第１領域のより深くまで進行するステップとを備える。 （もっと読む）

【課題】異なる基材領域又はいくつかのトレンチの底部及び各側壁部を覆う異なる酸化被膜の形成に異なる酸化処理を備える、集積回路を製造する方法を提供する。
【解決手段】表面を有する半導体基板１０を準備するステップと、少なくとも一つの注入種が、前記表面の第二の部分区域１４と比較すると前記表面の第一の部分区域１２に近接して特に注入されるようなイオン注入処理を実行するステップと、前記表面の前記第一の部分区域を覆う第一の膜厚を有する第一の酸化被膜３２と前記表面の前記第二の部分区域を覆う第二の膜厚を有する第二の酸化被膜３６とを形成するように、単一の酸化処理を実行するステップであって、前記第一の膜厚が前記第二の膜厚と異なるステップと、を備える。 （もっと読む）

【課題】 キャパシタ構造を提供する。
【解決手段】 キャパシタ構造は導電材料からなる第１及び第２電極を含む。第１電極と第２電極との間には、原子層堆積により堆積した誘電体膜が配置され、誘電体膜は酸化ジルコニウム及びドーパント酸化物を含む。この場合、ドーパントは、ジルコニウムのイオン半径とは２４ｐｍ超だけ異なるイオン半径を持ち、誘電体膜は、酸素を除いた場合の１０原子パーセント以下の添加元素を含む誘電体膜材料を含む。 （もっと読む）

【課題】低いポテンシャル障壁を示すコンタクト領域の形成方法を提供する。
【解決手段】本発明は、半導体装置の製造方法に関する。ドーパントが注入される少なくとも１つの構造化領域を有するシリコン基板が設けられる。少なくとも１つの構造化領域の表面にコンタクト修正材料が設けられる。少なくとも１つの構造化領域の表面にシリサイド層が形成され、そのシリサイド層は、チタンシリサイド、窒化チタンシリサイド、及びコバルトシリサイドのうち少なくとも１つを含む。 （もっと読む）

【課題】 記憶装置のセルアレイ及び周辺部品を大量に、同時に、かつ安全に形成できる確実な製造プロセスを提供することにある。
【解決手段】 本発明は、集積半導体構造の製造方法、及びそれに対応する半導体構造を提供する。本方法は、周辺回路を周辺装置領域に形成するステップであって、周辺回路は、半導体基板に少なくとも部分的に形成され、かつ第１の高温処理ステップで形成される第１のゲート誘電体を有する周辺トランジスタを備えるステップと、複数のメモリセルを一つのメモリセル領域に形成するステップであって、各メモリセルは、半導体基板に少なくとも部分的に形成され、第２の高温処理ステップで形成される第２のゲート誘電体を有し、かつ金属ゲート導体を有するアクセストランジスタを備えるステップとを備え、第１及び第２の高温処理ステップが金属ゲート導体を形成するステップよりも前に実行される。 （もっと読む）

【課題】基板のサイズが増加しても組成および厚さが一様なコーティングを提供すること。
【解決手段】コーティング溶液の調製方法は、低級アルコール；ポリエチレングリコール；錯化剤；および水；を含む第１溶液を提供する工程、高級アルコール；および少なくとも１つの金属アルコキシド（金属アルコキシド中の金属はジルコニウム、アルミニウム、チタン、タンタルおよびイットリウムから選択される）；を含む第２溶液を提供する工程、第１溶液と第２溶液を混合し、少なくとも１つの金属アルコキシドを金属酸化物とアルコールに加水分解することにより、ゾル・ゲル溶液を形成する工程、低級アルコールと少なくとも１つの金属アルコキシドの加水分解によって生じるアルコールとを除去することにより、濃縮溶液を形成する工程、および濃縮溶液に中級アルコールを加えることにより、コーティング溶液を形成する工程、からなる方法。 （もっと読む）

【課題】集積化トランジスタ素子を提供する。
【解決手段】集積化トランジスタ素子は半導体基板１と；前記半導体基板に形成されるピラー１ａと；前記ピラー１ａを取り囲むゲートトレンチと；前記ピラー１ａの上部領域に形成される第１ソース／ドレイン領域Ｄ１、Ｓと；前記ゲートトレンチの底面の上に形成され、かつ前記ピラーＩａの下部領域を取り囲むゲート誘電体４０と；前記ゲートトレンチ内の前記ゲート誘電体の上に形成され、かつ前記ピラーの下部領域を取り囲むゲート５０と；そして前記ゲートトレンチに隣接する前記半導体基板１の上部領域に形成される少なくとも一つの第２ソース／ドレイン領域と、を備える。 （もっと読む）

【課題】接合リークの改良されたＤＲＡＭ等の集積メモリセルアレイを提供する。
【解決手段】 集積メモリセルアレイは、半導体基板１と複数のセルトランジスタデバイスとを備える。セルトランジスタデバイスは、基板１に形成されたピラー１ａと、ピラーを包囲するゲートトレンチと、ピラー上部領域に形成された第１のソース／ドレイン領域Ｓと、ゲートトレンチ底部に形成されかつピラー下部領域を包囲するゲート絶縁体４０と、ゲートトレンチ内のゲート絶縁体に形成されかつピラー下部領域を包囲するゲート５０と、ゲートトレンチに隣接する半導体基板上部領域に形成される第２のソース／ドレイン領域Ｄ１，Ｄ２とを備える。セルトランジスタデバイスはさらに、複数のビット線ＢＬと、複数のワード線ＷＬと、セルトランジスタデバイスのソース／ドレイン領域に接続される複数のセルキャパシタとを備える。 （もっと読む）

【課題】基板上に均一な層を形成することができる原子層堆積プロセスを提供する。
【解決手段】本発明による原子層堆積プロセスは、基板上に均一な層を形成するために以下の工程を提供する。基板を反応室に搬入する。第１前駆体を反応室に導入し、当該第１前駆体は基板の表面の上で反応することによって中間生成物を形成する。第２前駆体を反応室に導入する。第２前駆体は第１付着係数を有する。第２前駆体は中間生成物の一部分と反応して第１生成物を形成する。第３前駆体を反応室に導入する。第３前駆体は大きい付着係数を有する。第３前駆体は中間生成物の残りの部分と反応して第２生成物を形成する。第２前駆体及び第２前駆体の第１生成物は、表面を部分的に被覆することによって第３前駆体の実効付着係数を小さくする。 （もっと読む）

【課題】微細化トレンチゲートＭＯＳトランジスタの形成方法を提供する。
【解決手段】第１導電型の半導体基板に、トレンチ５を形成し、ゲート誘電体２０をトレンチ５内に形成し、第１導電性充填材料３０'をトレンチ５内にゲート電極３０として設け、第１ソース及びドレイン領域４を、第２導電型の不純物をトレンチ５横の基板１の表面に導入することにより形成し、トレンチ５内の第１導電性充填材料３０'を、所定の深さの位置まで後退するようにエッチバックし、第２ソース及びドレイン領域４'を、第２導電型の不純物をトレンチ５内の基板１の表面に導入し、絶縁スペーサ２５；２５'をトレンチ５内の第１導電性充填材料３０'の上に形成し、第２導電性充填材料３０''をトレンチ５内にゲート電極の上側部分として設ける工程と、を含む。 （もっと読む）