集積回路の製造方法
【課題】異なる基材領域又はいくつかのトレンチの底部及び各側壁部を覆う異なる酸化被膜の形成に異なる酸化処理を備える、集積回路を製造する方法を提供する。
【解決手段】表面を有する半導体基板１０を準備するステップと、少なくとも一つの注入種が、前記表面の第二の部分区域１４と比較すると前記表面の第一の部分区域１２に近接して特に注入されるようなイオン注入処理を実行するステップと、前記表面の前記第一の部分区域を覆う第一の膜厚を有する第一の酸化被膜３２と前記表面の前記第二の部分区域を覆う第二の膜厚を有する第二の酸化被膜３６とを形成するように、単一の酸化処理を実行するステップであって、前記第一の膜厚が前記第二の膜厚と異なるステップと、を備える。
【解決手段】表面を有する半導体基板１０を準備するステップと、少なくとも一つの注入種が、前記表面の第二の部分区域１４と比較すると前記表面の第一の部分区域１２に近接して特に注入されるようなイオン注入処理を実行するステップと、前記表面の前記第一の部分区域を覆う第一の膜厚を有する第一の酸化被膜３２と前記表面の前記第二の部分区域を覆う第二の膜厚を有する第二の酸化被膜３６とを形成するように、単一の酸化処理を実行するステップであって、前記第一の膜厚が前記第二の膜厚と異なるステップと、を備える。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、集積回路の製造方法に関する。
【背景技術】
【０００２】
例えば、ＤＲＡＭのような集積回路は、多くの場合、複数の基材と複数の凹型チャンネルトランジスタとを備える。しばしば、集積回路は、二つの異なるタイプのトランジスタを複数備えることさえもある。この場合に、第一の複数の支持領域と第二の複数の支持領域とを二つの異なる膜厚を有する酸化被膜で覆うことが有利となる、又は必要とされる。
【０００３】
さらに、凹型チャンネルトランジスタは、多くの場合、トレンチ（ｔｒｅｎｃｈ）を備える。上記トレンチの底部と各側壁部とが、通常異なる膜厚を有する酸化被膜によって覆われる。
【特許文献１】独国出願公開第１０−２００６−０３４７７２号明細書
【特許文献２】米国特許第４，２２５，８７９号明細書
【特許文献３】米国特許第５，１８３，７７５号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００４】
従来、異なる基材領域又はいくつかのトレンチの底部及び各側壁部を覆う異なる酸化被膜の形成は、少なくとも二つの異なる酸化処理を必要とする。これらの異なる酸化処理は、例えば、ＤＲＡＭの集積回路を生産するために必要とされる工程処理数を増加させる。
【課題を解決するための手段】
【０００５】
本発明の態様が、請求項１に記載される。
更なる態様が、それぞれの従属項に記載される。
本発明の例示の実施形態が、図面に例示され且つ以下の記載により詳細に説明される。
【発明を実施するための最良の形態】
【０００６】
図１Ａ〜図１Ｈは、集積回路の製造方法の第一の実施形態を例示するための半導体基板の断面図を示しており、ａ）は形成されるワード線に対して垂直なアレイ（ａｒｒａｙ）の断面であり、ｂ）は形成されるワード線に対して平行なアレイの断面であり、ｃ）はアレイから離間した基材の断面である。
【０００７】
本方法の第一の工程処理において、例えば、シリコンを含む半導体基板１０が準備される。半導体基板１０は、凹型チャンネルトランジスタが形成される複数の領域１２を備える。半導体基板１０は、平面トランジスタが形成される複数の領域１４も備える。凹型チャンネルトランジスタと平面トランジスタとが、ＤＲＡＭの構成要素とされ得る。しかしながら、本発明は、ＤＲＡＭの製造に限定されない。
【０００８】
参照符号１６は、領域１２の近傍に形成される埋込ストラップ（ｓｔｒａｐ）を示す。埋込ストラップ１６は、例えば、酸化物から作られる絶縁体１８を有する。絶縁体１８を有する上記埋込ストラップ１６を形成する方法が、先行技術より公知である。しかしながら、本発明は、上記埋込ストラップ１６と関連するアレイに限定されない。
【０００９】
図１Ａから理解されるように、絶縁トレンチ２０は、半導体基板１０の表面にエッチングされる。絶縁トレンチ２０は、例えば、シリコン酸化物を有する絶縁材料で充填される。当然ながら、様々な他の絶縁材料が、絶縁トレンチ２０に充填され得る。
【００１０】
犠牲酸化被膜２２は、半導体基板１０の表面上に形成される。半導体基板１０がシリコンで構成される場合には、犠牲酸化被膜２２は、熱酸化処理中に形成され得る。
その後、様々なイオン注入処理が、異なるウエル（ｗｅｌｌ）２４，２６を形成するように実行され得る。これらのウエルは、ｎ型ドープ又はｐ型ドープ又は非ドープ型とすることができる。本発明の実施形態では、ウエル２４，２６は、後に形成すべき凹型チャンネルトランジスタ及び平面トランジスタのために形成される。しかしながら、ウエル２４，２６は、本明細書でより詳細に記載される工程処理には必要とされない。
【００１１】
選択的であるが、急速熱処理（ＲＴＰ）アニールが、ウエル拡散のために実行される。結果が、図１Ｂに示される。
図１Ｃに示される以下の工程処理において、例えば、硬質炭素マスク（ＣＨＭ）又はフォトレジストマスクのマスク２８は、半導体基板１０の表面上に載置される。
【００１２】
以下のリソグラフィック処理において、マスク２８は、パターン化される。エッチング処理は、領域１２の上側のマスク２８の区域を取り除くために実行される。領域１４を覆うマスク２８の区域は、エッチング処理中に除去されない。
【００１３】
以後、エッチング処理が、複数のトレンチ３０を非保護領域１２内にエッチングするように実行される。エッチング処理は、酸化物に対し選択的に又は非選択的に行うことができる。例えば、エッチング処理は、リアクティブイオンエッチング（ＲＩＥ）処理又はケミカルダウンストリームエッチング（ＣＤＥ）処理とし得る。
【００１４】
エッチング処理の結果が、図１Ｄに示される。トレンチ３０は、半導体基板１０の表面に対して且つ図１Ａ〜図１Ｈの断面に対して直交する垂直な中心平面３１を有する。例えば、トレンチ３０は、２０ｎｍ〜１００ｎｍの間の幅を有し得る。深さは、５０ｎｍ〜４００ｎｍの間の範囲とし得る。しかしながら、本発明の方法は、特定のサイズを有するトレンチ３０に限定されない。
【００１５】
図１Ｄの例示において、トレンチ３０は、二つの隣接する絶縁トレンチ２０の間の間隔及び／又はマスク２８にエッチングされた穴によって制限される幅を有する。本発明の例示において、ＲＩＥ処理又はＣＤＥ処理は、絶縁トレンチ２０に充填される酸化物に対して選択的に行われる一方、アレイの二つの隣接する絶縁トレンチ２０の間のシリコンを除去する。また、ＲＩＥ処理又はＣＤＥ処理の後で、トレンチ３０の底部は、丸みを帯びたコーナーを有し得る。
【００１６】
上述されたエッチング処理中に、犠牲酸化被膜２２は、マスク２８によって領域１４の上側において保護される。従って、これらのエッチング処理中に領域１４から除去されない。
【００１７】
以下の工程処理において、マスク２８は、半導体基板１０の表面から取り除かれる。結果が、図１Ｄに示される。
次に、図１Ｅに示されるように、イオン注入処理が実行される。イオン注入処理中に、少なくとも一つの注入種が、トレンチ３０の側壁と比較するとトレンチ３０の底部に特に近接して注入される。よって、イオン注入部は、トレンチ３０の底部において第一の部分区域の近傍に導入される。イオン注入部は、トレンチ３０の第一の部分区域と密接な関係となり得る。イオン注入処理中において、注入種が、第一の部分区域を対象とされてもよい。
【００１８】
イオン注入の方向は、トレンチ３０の垂直な中心平面３１に対して平行になり得る。し
かしながら、本発明は、トレンチ３０の垂直な中心平面３１に対して平行な向きに実行されるイオン注入処理に限定されない。
【００１９】
トレンチ３０の底部に近接する少なくとも一つのイオン注入部は、トレンチ３０の底部における表面の酸化速度を、例えば、結晶配向に応じて変更し得る。イオン注入の少なくとも一つの注入種は、例えば窒素を含み得る。
【００２０】
選択的であるが、凹型チャンネルＬＣＩ（局部チャンネル注入）が、実施され得る。
領域１４を考慮して、二つの選択肢がある。第一の場合には、領域１４は、イオン注入処理中、イオン注入部の導入を領域１４内に抑制するのに十分な厚みである膜によって覆われる。或いは、イオン注入部が、領域１４の表面近傍にも導入される。
【００２１】
イオン注入は、トレンチ３０の各側壁部にわずかに損傷を与え得る。しかしながら、トレンチ３０の各側壁近傍においては顕著なイオン注入部はない。よって、イオン注入部は、トレンチ３０の第二の部分区域の酸化速度に影響しない。
【００２２】
その後に、損傷を受けた犠牲酸化被膜２２が、半導体基板１０の表面から除去される。トレンチ３０の損傷を受けた側壁も除去され、図１Ｆから理解されるように、トレンチ３０の底部においてシリコンの側壁部分を露出させる絶縁トレンチ２０を充填する酸化物中に窪み３７を形成する。しかしながら、本発明は、特別な形状のトレンチ３０に限定されない。
【００２３】
損傷を受けた酸化物区域の除去後に、単一の酸化処理が、トレンチ３０の底部を覆う第一の酸化被膜３２、トレンチ３０の各側壁部を覆う第二の酸化被膜３４及び領域１４を覆う第三の酸化被膜３６を形成するために実施される。結果が図１Ｇに示される。
【００２４】
三つの酸化被膜３２，３４及び３６の全てが、単一の酸化処理により形成される。この酸化処理は、例えば熱酸化処理である。酸化処理は、エッチング処理を含まない。
第一の酸化被膜３２は、トレンチ３０の底部の表面近傍にイオン注入部と関連して形成される。第二の酸化被膜３４は、イオン注入部から間隔を隔てて形成される。
【００２５】
イオン注入部によって、トレンチ３０の底部における第一の酸化被膜３２は、トレンチ３０の各側壁部を覆う第二の酸化被膜３４の膜厚より著しく小さい膜厚を有する。また、領域１４の表面近傍にイオン注入されないならば、第一の酸化被膜３２の膜厚は、第三の酸化被膜３６の膜厚より著しく小さくし得る。
【００２６】
二つの異なる膜厚を有する酸化被膜３２，３４の同時形成は、トレンチ３０の底部及び各側壁部において、例えば結晶性シリコン等の半導体材料の異なる配向を利用し得る。さらに、イオン注入処理は、酸化速度を特に変更する少なくとも一つの注入種により実行され得る。
【００２７】
更なる実施形態では、領域１４の表面近傍のイオン注入部があり、第三の酸化被膜３６の膜厚は、第一の酸化被膜３２の膜厚の範囲とし得る。
膜３２の厚みに対して第三の酸化被膜３６の厚みを定めるために、領域１４の表面近傍における注入ドーズ量を調整することも可能である。
【００２８】
イオン注入処理の間、薄い膜で領域１４を覆うことによって、領域１４の表面近傍のイオン注入部が、トレンチ３０の底部近傍のイオン注入部より低い濃度を有することがさらに可能である。そして、第三の酸化被膜３６の膜厚は、第一の酸化被膜３２の膜厚より大きくし得るが、第二の酸化被膜３４の膜厚より小さくなる。
【００２９】
本発明の態様では、単一の酸化処理によって異なる膜厚を有する酸化被膜３２、３４及び３６を形成することが可能である。従って、異なる膜厚を有する酸化被膜３２，３４及び３６の形成のために複数の異なる酸化処理を実行する必要がない。酸化処理中にマスクを使用する必要もなくなり、又はエッチング処理によって酸化被膜３２，３４及び３６のうちの一つの膜厚を減らす必要もなくなる。
【００３０】
例えば、第一の酸化被膜３２は、３〜８ｎｍの間の範囲の膜厚を有し得る。第二の酸化被膜３４と第三の酸化被膜３６とは、例えば、１０〜２０ｎｍの間の範囲の著しく大きい膜厚を有し得る。しかしながら、本発明はこの例示に限定されない。
【００３１】
同一の酸化処理中に、付加的な酸化被膜３８が、トレンチ３０の周囲の半導体基板１０の表面上に形成され得る。付加的な酸化被膜３８の膜厚は、付加的な酸化被膜３８近傍にイオン注入がされる場合には、第一の酸化被膜３２の膜厚の範囲内であり、付加的な酸化被膜３８近傍にイオン注入がされない場合には、第二の酸化被膜３４の膜厚の範囲内であり得る。
【００３２】
酸化被膜３２，３４，３６及び３８の形成後に、ポリシリコンの被着が実施される。次に、異なる領域４０，４２，４４及び４６が、異なるドーピング濃度を有するようにドープされる。例えば、領域４０は蛍光物質で高濃度にドープされ、領域４２はドープされず、領域４４は領域４０とは逆極性のドーピングを含み得る。当然ながら、本発明は、領域４０〜４６のドーピング濃度の例示に限定されない。
【００３３】
その後、タングステンからなる付加的な膜４８が、膜４０〜４６に被着され得る。次に、例えば、シリコン窒化物からなる上側膜５０が、膜４８上に形成され且つ平坦化される。最後の工程処理において、積層構造化が実施される。結果が図１Ｈに示される。
【００３４】
図２Ａ〜図２Ｆは、集積回路の製造方法の第二の実施形態を例示するための半導体基板の断面図を示しており、ａ）は形成されるワード線に対して垂直なアレイの断面であり、ｂ）は形成されるワード線に対して平行なアレイの断面であり、ｃ）アレイから離間した基材の断面である。
【００３５】
図２Ａは、図１Ｂとほぼ同一である。それらの図面は、後に凹型チャンネルトランジスタを形成すべき複数の領域１２、絶縁体１８を有する隣接する埋込ストラップ１６及び絶縁材料で充填される絶縁トレンチ２０を有する半導体基板１０を示す。図１Ｂとは逆に、半導体基板１０は、ｐ型ＦＥＴ（領域１４ａ）及びｎ型ＦＥＴ（領域１４ｂ）を形成するために、複数の領域１４ａ，１４ｂを含む。しかしながら、本実施形態は、ｐ型ＦＥＴ及び／又はｎ型ＦＥＴを形成する方法に限定されない。
【００３６】
犠牲酸化被膜２２は、半導体基板１０の表面上に形成される。犠牲酸化被膜２２は、領域１２，１４ａ，１４ｂ全ての表面を覆う。半導体基板１０は、ウエル２４，２６も含み得る。しかしながら、以下により詳細に説明される方法は、ウエル２４，２６のドーピングの特別のタイプに限定されない。
【００３７】
図２Ｂに示されるその後の工程処理において、マスク２８、例えば炭化硬質マスクが、半導体基板１０の表面上に被着される。マスクは、領域１２上に露出される。そして、マスク２８のその露出された区域が、エッチングされる。これは、マスク２８の露出された区域に対して選択的に行われるエッチング処理において実施される。
【００３８】
その後、トレンチ３０が、非保護領域１２内にエッチングされる。これは酸化物に対し
て選択的に又は非選択的に行われるＲＴＥ処理又はＣＤＥ処理において行われる。トレンチ３０は、半導体基板１０の表面に直交する垂直な中心平面３１を有する。例えば、形成されたトレンチ３０は、２０ｎｍ〜１００ｎｍの間の範囲の幅を有し、５０ｎｍ〜４００ｎｍの間の範囲の深さを有する。トレンチ３０の底部は、丸みを帯びたコーナーを有し得る。しかしながら、本発明は、トレンチ３０の底部の特別な形状に限定されない。
【００３９】
ＲＴＥ処理又はＣＤＥ処理中において、領域１４ａ，１４ｂを覆う犠牲酸化被膜２２が、マスク２８によって保護される。
マスク２８は、以降のイオン注入処理中に、領域１４ａ，１４ｂも保護し、トレンチ３０の各側壁部における第二の部分区域と比較してトレンチ３０の底部における第一の部分区域特に近接して少なくとも一つの注入種を注入するように実施される。「近接する」という表現は、トレンチ３０の第一の部分区域に対して近いように又は近い距離にあるようにと説明され得る。よって、形成されたイオン注入部とトレンチ３０の第一の部分区域との間の間隔は、イオン注入部とトレンチ３０の第二の部分区域との間の間隔よりも著しく小さくなる。
【００４０】
例えば、トレンチ３０の底部近傍の少なくとも一つのイオン注入部は、トレンチ３０の第一の部分区域の酸化速度を変更し得る。少なくとも一つのイオン注入部が、トレンチ３０の第一の部分区域の酸化速度の有利な変更に関して選択され得る。イオン注入の注入種の例示は、窒素である。
【００４１】
イオン注入処理の方向は、トレンチ３０の垂直な中心平面３１対して平行に且つ半導体基板１０の表面に対して直交となり得る。しかしながら、本明細書に記載された方法は、イオン注入処理の特定の方向に限定されない。
【００４２】
こうして、イオン注入部は、トレンチ３０の底部の表面近傍に導入される。しかしながら、導入されたイオン注入部は、トレンチ３０の第二の部分区域の酸化速度にほとんど影響を与えない。例えば、イオン注入部と第二の部分区域との間の間隔は、トレンチ３０の第二の部分区域の酸化速度の変更を生じさせるためには過度に大きすぎる。
【００４３】
以下の工程処理において、マスク２８は、半導体基板１０の表面から取り除かれる。
次に、第一の熱酸化処理が、トレンチ３０において酸化被膜３２，３４を形成するために実施される。酸化被膜３２は、トレンチ３０の底部において形成される。トレンチ３０の各側壁部が、酸化被膜３４によって覆われる。よって、酸化被膜３２が、トレンチ３０の底部においてイオン注入部と関連して形成される一方、酸化被膜３４は、イオン注入部から分離される。従って、酸化被膜３２，３４は、異なる膜厚を有する。
【００４４】
同時に二つの異なる膜厚を有する二つの酸化被膜３２，３４を形成するように、トレンチ３０の底部及び各側壁部において、例えば、結晶性シリコンの半導体材料の異なる結晶配向を採用することも可能である。この場合には、イオン注入部は、表面の局部的な結晶配向によって酸化速度が変更されるトレンチ３０の底部において第一の部分区域の近傍に提供される。しかしながら、本発明は、この任意の方法に限定されない。
【００４５】
図２Ｃから理解されるように、トレンチ３０の底部近傍に形成された酸化被膜３２は、トレンチ３０の各側壁部を覆う酸化被膜３４より著しくより薄くなる。例えば、トレンチ３０の底部近傍に形成された酸化被膜３２が、２〜８ｎｍの間の範囲の膜厚を有し、トレンチ３０の各側壁部を覆う酸化被膜３４は、８〜２０ｎｍ間の範囲の膜厚を有する。
【００４６】
しかしながら、本発明は、この例示に限定されない。酸化被膜３２，３４の膜厚は、第一の熱酸化処理の継続時間及びトレンチ３０の底部近傍のイオン注入部の総量によって決
まる。従って、酸化被膜３２，３４の膜厚の範囲が異なることが可能となる。
【００４７】
領域１４ａ，１４ｂを覆うとともにトレンチ３０を囲む犠牲酸化被膜２２の膜厚は、この第一の熱酸化処理中に増加し得る。
以降の工程処理において、犠牲酸化被膜２２は、領域１４ａから除去される。結果が図２Ｃに示される。
【００４８】
第二の熱酸化処理は、次に酸化被膜３６ａを領域１４ａ上に形成するために実施される。領域１４ａ上の新しい酸化被膜３６ａの膜厚は、例えば、２ｎｍ〜８ｎｍの間の範囲となり得る。
【００４９】
次に、領域１４ｂ上の犠牲酸化被膜２２が、取り除かれるようにエッチングされる。第三の熱酸化処理において、酸化被膜３６ｂは、領域１４ｂ上に形成される。本発明の例示において、第三の熱酸化処理の継続時間は、領域１４ｂを覆う酸化被膜３６ｂが領域１４ａを覆う酸化被膜３６ａより著しく薄くなるように、短い時間が選択される。領域１４ａを覆う酸化被膜３６ａの膜厚が、図２Ｅから理解されるように、第三の熱酸化処理中に増加し得る。
【００５０】
こうして、領域１４ａ，１４ｂ上に異なる膜厚を有する酸化被膜３６ａ，３６ｂを形成することが可能となる。例えば、ｐ型ＦＥＴ及びｎ型ＦＥＴのために異なる膜厚を有する酸化被膜３６ａ，３６ｂを形成することが可能となる。先行技術から公知の方法と比較すると、上述の方法は、比較的容易に実施され得る。
【００５１】
最後に、ポリシリコン膜５２が、半導体基板１０上に形成され且つ平坦化される。結果が図２Ｆに示される。
図３Ａ〜図３Ｆは、集積回路の製造方法の第三の実施形態を例示するための半導体基板の断面図を示しており、ａ）は形成されるワード線に対して垂直なアレイの断面であり、ｂ）は形成されるワード線に対して平行なアレイの断面であり、ｃ）はアレイから離間した基材の断面である。
【００５２】
図３Ａは、図２Ａと同一である。従って、ここではより詳細な説明はしない。
以下の工程処理において、マスク２８、例えば炭化硬質マスクが、半導体基板１０の表面上に被着される。マスク２８は、上述した方法により形成される。
【００５３】
次に、ＲＩＥ処理又はＣＤＥ処理が、トレンチ３０を領域１２内にエッチングするために実行される。新しくエッチングされたトレンチ３０は、半導体基板１０の表面に対して直交する垂直の中心平面３１を有する。
【００５４】
その後の工程処理において、イオン注入処理が実行され、少なくとも一つの注入種が、トレンチ３０の各側壁部における第二の部分区域と比較してトレンチ３０の底部における第一の部分区域の近傍に特に注入される。イオン注入処理の注入種は、例えば、窒素とし得る。少なくとも一つの注入種は、第一の部分区域の酸化速度の変更に関して選択され得る。
【００５５】
イオン注入の方向は、図３Ｂに確認され得るように、トレンチ３０の垂直な中心平面３１に対して平行になり得る。しかしながら、本明細書に記載される方法は、イオン注入の特定の方向に限定されない。
【００５６】
こうして、イオン注入部がトレンチ３０の底部の表面近傍に形成され、イオン注入部と第二の部分区域との間の間隔は、イオン注入部と第一の部分区域との間の間隔より著しく
大きくなる。イオン注入部は、以下の工程処理において、トレンチ３０に形成された酸化被膜３２，３４の膜厚を変化させるために提供される。
【００５７】
次に、マスク２８が完全に取り除かれる。同時に、第一の熱酸化処理が、トレンチ３０において酸化被膜３２，３４を形成するために実施される。これら新しく形成された酸化被膜３２，３４は、注入が行われた第一の表面区域及び非注入の第二の表面区域において異なる膜厚を有する。トレンチ３０の底部近傍のイオンドーピングにより、トレンチ３０の底部近傍の第一の表面区域上に形成された酸化被膜３２は、トレンチ３０の各側壁部において第二の表面区域を覆う酸化被膜３４より著しく薄くなる。
【００５８】
異方性のドライエッチング処理が、次に、トレンチ３０の底部近傍に新たに形成された酸化被膜３２と領域１４ａを覆う犠牲酸化被膜２２とをエッチングするように実行される。結果が図３Ｃに示される。破線５４は、トレンチ３０の除去された酸化被膜の側を示す。
【００５９】
当然に、トレンチ３０の底部近傍の酸化被膜３２と領域１４ａを覆う犠牲酸化被膜２２とを除去するような複数のエッチング処理を実行することも可能である。例えば、第一のエッチング処理において、トレンチ３０の底部近傍の酸化被膜３２のみが、除去される。そして、付加的なエッチング処理、例えばウェットエッチング処理において、領域１４ａを覆う犠牲酸化被膜２２が、エッチングされる。
【００６０】
図３Ｄは、第二の熱酸化処理を示し、トレンチ３０の底部において第一の部分区域を覆う新しい酸化被膜３２と領域１４ａを覆う新しい酸化被膜３６ａとを形成するように実施される。トレンチ３０の酸化被膜３２，３４の異なる膜厚が、図３Ｄに示される。
【００６１】
次に、犠牲酸化被膜２２が領域１４ｂから除去される一方、酸化被膜３２，３４及び３６ａは、マスクによって保護される。マスクは、半導体基板１０から取り除かれる。その後、第三の熱酸化処理が、新しい酸化被膜３６ｂを領域１４ｂ上に形成するために実行される。新しい酸化被膜３６ｂは、領域１４ａ上の酸化被膜３６ａより著しく薄くなる。
【００６２】
結果が図３Ｅに示される。トレンチ３０の底部の表面近傍のイオンドーピングによって、トレンチ３０の底部における酸化被膜３２は、トレンチ３０の各側壁部を覆う酸化被膜３４より著しく薄くなる。また、領域１４ｂを覆う新しく形成された酸化被膜３６ｂは、領域１４ａ上の酸化被膜３６ａより著しく薄くなる。
【００６３】
最後に、図３Ｆに示されるように、ポリシリコン膜５２が、単一のポリ蒸着処理で被着される。
以下の工程処理が、凹型チャンネルトランジスタを含む集積回路を生産するために実施され、ｐ型ＦＥＴ及びｎ型ＦＥＴは、先行技術から公知である。従って、それらは、ここでは説明しない。
【００６４】
上記の各段落において、本発明は、トレンチ３０の底部における第一の部分区域と各側壁部における第二の部分区域とを覆う二つの酸化被膜３２，３４に関して記載されている。しかしながら、本発明は、トレンチ３２の部分区域を覆う酸化被膜３２，３４に限定されない。代わりに、本発明は、任意の三次元幾何学的な異なる部分区域を同時に覆う酸化被膜を形成するようにも利用され得る。形成された酸化被膜は、少なくとも二つの異なる膜厚を有する。酸化被膜は、単一の酸化処理、例えば熱酸化処理にて形成される。
【００６５】
例えば、本発明は、フィンの上面における第一の部分区域を覆う第一の膜厚を有する第一の酸化被膜と、フィンの各側壁部における第二の部分区域を覆う第二の膜厚を有する第
二の酸化被膜とを、単一の酸化処理にて形成するために利用され得る。少なくとも二つの酸化被膜の異なる膜厚を提供するために、イオン注入処理は、特にフィンの選択された側において少なくとも一つの注入種を注入するように実施される。注入種は、例えば、フィンの側壁と比較してフィンの上面の近傍に特に、導入され得る。
【図面の簡単な説明】
【００６６】
【図１Ａ】集積回路の製造方法の第一の実施形態を例示するための半導体基板の断面図を示しており、ａ）は形成されるワード線に対して垂直なアレイの断面であり、ｂ）は形成されるワード線に対して平行なアレイの断面であり、ｃ）はアレイから離間した基材の断面である。
【図１Ｂ】集積回路の製造方法の第一の実施形態を例示するための半導体基板の断面図を示しており、ａ）は形成されるワード線に対して垂直なアレイの断面であり、ｂ）は形成されるワード線に対して平行なアレイの断面であり、ｃ）はアレイから離間した基材の断面である。
【図１Ｃ】集積回路の製造方法の第一の実施形態を例示するための半導体基板の断面図を示しており、ａ）は形成されるワード線に対して垂直なアレイの断面であり、ｂ）は形成されるワード線に対して平行なアレイの断面であり、ｃ）はアレイから離間した基材の断面である。
【図１Ｄ】集積回路の製造方法の第一の実施形態を例示するための半導体基板の断面図を示しており、ａ）は形成されるワード線に対して垂直なアレイの断面であり、ｂ）は形成されるワード線に対して平行なアレイの断面であり、ｃ）はアレイから離間した基材の断面である。
【図１Ｅ】集積回路の製造方法の第一の実施形態を例示するための半導体基板の断面図を示しており、ａ）は形成されるワード線に対して垂直なアレイの断面であり、ｂ）は形成されるワード線に対して平行なアレイの断面であり、ｃ）はアレイから離間した基材の断面である。
【図１Ｆ】集積回路の製造方法の第一の実施形態を例示するための半導体基板の断面図を示しており、ａ）は形成されるワード線に対して垂直なアレイの断面であり、ｂ）は形成されるワード線に対して平行なアレイの断面であり、ｃ）はアレイから離間した基材の断面である。
【図１Ｇ】集積回路の製造方法の第一の実施形態を例示するための半導体基板の断面図を示しており、ａ）は形成されるワード線に対して垂直なアレイの断面であり、ｂ）は形成されるワード線に対して平行なアレイの断面であり、ｃ）はアレイから離間した基材の断面である。
【図１Ｈ】集積回路の製造方法の第一の実施形態を例示するための半導体基板の断面図を示しており、ａ）は形成されるワード線に対して垂直なアレイの断面であり、ｂ）は形成されるワード線に対して平行なアレイの断面であり、ｃ）はアレイから離間した基材の断面である。
【図２Ａ】集積回路の製造方法の第二の実施形態を例示するための半導体基板の断面図を示しており、ａ）は形成されるワード線に対して垂直なアレイの断面であり、ｂ）は形成されるワード線に対して平行なアレイの断面であり、ｃ）はアレイから離間した基材の断面である。
【図２Ｂ】集積回路の製造方法の第二の実施形態を例示するための半導体基板の断面図を示しており、ａ）は形成されるワード線に対して垂直なアレイの断面であり、ｂ）は形成されるワード線に対して平行なアレイの断面であり、ｃ）はアレイから離間した基材の断面である。
【図２Ｃ】集積回路の製造方法の第二の実施形態を例示するための半導体基板の断面図を示しており、ａ）は形成されるワード線に対して垂直なアレイの断面であり、ｂ）は形成されるワード線に対して平行なアレイの断面であり、ｃ）はアレイから離間した基材の断面である。
【図２Ｄ】集積回路の製造方法の第二の実施形態を例示するための半導体基板の断面図を示しており、ａ）は形成されるワード線に対して垂直なアレイの断面であり、ｂ）は形成されるワード線に対して平行なアレイの断面であり、ｃ）はアレイから離間した基材の断面である。
【図２Ｅ】集積回路の製造方法の第二の実施形態を例示するための半導体基板の断面図を示しており、ａ）は形成されるワード線に対して垂直なアレイの断面であり、ｂ）は形成されるワード線に対して平行なアレイの断面であり、ｃ）はアレイから離間した基材の断面である。
【図２Ｆ】集積回路の製造方法の第二の実施形態を例示するための半導体基板の断面図を示しており、ａ）は形成されるワード線に対して垂直なアレイの断面であり、ｂ）は形成されるワード線に対して平行なアレイの断面であり、ｃ）はアレイから離間した基材の断面である。
【図３Ａ】集積回路の製造方法の第三の実施形態を例示するための半導体基板の断面図を示しており、ａ）は形成されるワード線に対して垂直なアレイの断面であり、ｂ）は形成されるワード線に対して平行なアレイの断面であり、ｃ）はアレイから離間した基材の断面である。
【図３Ｂ】集積回路の製造方法の第三の実施形態を例示するための半導体基板の断面図を示しており、ａ）は形成されるワード線に対して垂直なアレイの断面であり、ｂ）は形成されるワード線に対して平行なアレイの断面であり、ｃ）はアレイから離間した基材の断面である。
【図３Ｃ】集積回路の製造方法の第三の実施形態を例示するための半導体基板の断面図を示しており、ａ）は形成されるワード線に対して垂直なアレイの断面であり、ｂ）は形成されるワード線に対して平行なアレイの断面であり、ｃ）はアレイから離間した基材の断面である。
【図３Ｄ】集積回路の製造方法の第三の実施形態を例示するための半導体基板の断面図を示しており、ａ）は形成されるワード線に対して垂直なアレイの断面であり、ｂ）は形成されるワード線に対して平行なアレイの断面であり、ｃ）はアレイから離間した基材の断面である。
【図３Ｅ】集積回路の製造方法の第三の実施形態を例示するための半導体基板の断面図を示しており、ａ）は形成されるワード線に対して垂直なアレイの断面であり、ｂ）は形成されるワード線に対して平行なアレイの断面であり、ｃ）はアレイから離間した基材の断面である。
【図３Ｆ】集積回路の製造方法の第一の実施形態を例示するための半導体基板の断面図を示しており、ａ）は形成されるワード線に対して垂直なアレイの断面であり、ｂ）は形成されるワード線に対して平行なアレイの断面であり、ｃ）はアレイから離間した基材の断面である。
【技術分野】
【０００１】
本発明は、集積回路の製造方法に関する。
【背景技術】
【０００２】
例えば、ＤＲＡＭのような集積回路は、多くの場合、複数の基材と複数の凹型チャンネルトランジスタとを備える。しばしば、集積回路は、二つの異なるタイプのトランジスタを複数備えることさえもある。この場合に、第一の複数の支持領域と第二の複数の支持領域とを二つの異なる膜厚を有する酸化被膜で覆うことが有利となる、又は必要とされる。
【０００３】
さらに、凹型チャンネルトランジスタは、多くの場合、トレンチ（ｔｒｅｎｃｈ）を備える。上記トレンチの底部と各側壁部とが、通常異なる膜厚を有する酸化被膜によって覆われる。
【特許文献１】独国出願公開第１０−２００６−０３４７７２号明細書
【特許文献２】米国特許第４，２２５，８７９号明細書
【特許文献３】米国特許第５，１８３，７７５号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００４】
従来、異なる基材領域又はいくつかのトレンチの底部及び各側壁部を覆う異なる酸化被膜の形成は、少なくとも二つの異なる酸化処理を必要とする。これらの異なる酸化処理は、例えば、ＤＲＡＭの集積回路を生産するために必要とされる工程処理数を増加させる。
【課題を解決するための手段】
【０００５】
本発明の態様が、請求項１に記載される。
更なる態様が、それぞれの従属項に記載される。
本発明の例示の実施形態が、図面に例示され且つ以下の記載により詳細に説明される。
【発明を実施するための最良の形態】
【０００６】
図１Ａ〜図１Ｈは、集積回路の製造方法の第一の実施形態を例示するための半導体基板の断面図を示しており、ａ）は形成されるワード線に対して垂直なアレイ（ａｒｒａｙ）の断面であり、ｂ）は形成されるワード線に対して平行なアレイの断面であり、ｃ）はアレイから離間した基材の断面である。
【０００７】
本方法の第一の工程処理において、例えば、シリコンを含む半導体基板１０が準備される。半導体基板１０は、凹型チャンネルトランジスタが形成される複数の領域１２を備える。半導体基板１０は、平面トランジスタが形成される複数の領域１４も備える。凹型チャンネルトランジスタと平面トランジスタとが、ＤＲＡＭの構成要素とされ得る。しかしながら、本発明は、ＤＲＡＭの製造に限定されない。
【０００８】
参照符号１６は、領域１２の近傍に形成される埋込ストラップ（ｓｔｒａｐ）を示す。埋込ストラップ１６は、例えば、酸化物から作られる絶縁体１８を有する。絶縁体１８を有する上記埋込ストラップ１６を形成する方法が、先行技術より公知である。しかしながら、本発明は、上記埋込ストラップ１６と関連するアレイに限定されない。
【０００９】
図１Ａから理解されるように、絶縁トレンチ２０は、半導体基板１０の表面にエッチングされる。絶縁トレンチ２０は、例えば、シリコン酸化物を有する絶縁材料で充填される。当然ながら、様々な他の絶縁材料が、絶縁トレンチ２０に充填され得る。
【００１０】
犠牲酸化被膜２２は、半導体基板１０の表面上に形成される。半導体基板１０がシリコンで構成される場合には、犠牲酸化被膜２２は、熱酸化処理中に形成され得る。
その後、様々なイオン注入処理が、異なるウエル（ｗｅｌｌ）２４，２６を形成するように実行され得る。これらのウエルは、ｎ型ドープ又はｐ型ドープ又は非ドープ型とすることができる。本発明の実施形態では、ウエル２４，２６は、後に形成すべき凹型チャンネルトランジスタ及び平面トランジスタのために形成される。しかしながら、ウエル２４，２６は、本明細書でより詳細に記載される工程処理には必要とされない。
【００１１】
選択的であるが、急速熱処理（ＲＴＰ）アニールが、ウエル拡散のために実行される。結果が、図１Ｂに示される。
図１Ｃに示される以下の工程処理において、例えば、硬質炭素マスク（ＣＨＭ）又はフォトレジストマスクのマスク２８は、半導体基板１０の表面上に載置される。
【００１２】
以下のリソグラフィック処理において、マスク２８は、パターン化される。エッチング処理は、領域１２の上側のマスク２８の区域を取り除くために実行される。領域１４を覆うマスク２８の区域は、エッチング処理中に除去されない。
【００１３】
以後、エッチング処理が、複数のトレンチ３０を非保護領域１２内にエッチングするように実行される。エッチング処理は、酸化物に対し選択的に又は非選択的に行うことができる。例えば、エッチング処理は、リアクティブイオンエッチング（ＲＩＥ）処理又はケミカルダウンストリームエッチング（ＣＤＥ）処理とし得る。
【００１４】
エッチング処理の結果が、図１Ｄに示される。トレンチ３０は、半導体基板１０の表面に対して且つ図１Ａ〜図１Ｈの断面に対して直交する垂直な中心平面３１を有する。例えば、トレンチ３０は、２０ｎｍ〜１００ｎｍの間の幅を有し得る。深さは、５０ｎｍ〜４００ｎｍの間の範囲とし得る。しかしながら、本発明の方法は、特定のサイズを有するトレンチ３０に限定されない。
【００１５】
図１Ｄの例示において、トレンチ３０は、二つの隣接する絶縁トレンチ２０の間の間隔及び／又はマスク２８にエッチングされた穴によって制限される幅を有する。本発明の例示において、ＲＩＥ処理又はＣＤＥ処理は、絶縁トレンチ２０に充填される酸化物に対して選択的に行われる一方、アレイの二つの隣接する絶縁トレンチ２０の間のシリコンを除去する。また、ＲＩＥ処理又はＣＤＥ処理の後で、トレンチ３０の底部は、丸みを帯びたコーナーを有し得る。
【００１６】
上述されたエッチング処理中に、犠牲酸化被膜２２は、マスク２８によって領域１４の上側において保護される。従って、これらのエッチング処理中に領域１４から除去されない。
【００１７】
以下の工程処理において、マスク２８は、半導体基板１０の表面から取り除かれる。結果が、図１Ｄに示される。
次に、図１Ｅに示されるように、イオン注入処理が実行される。イオン注入処理中に、少なくとも一つの注入種が、トレンチ３０の側壁と比較するとトレンチ３０の底部に特に近接して注入される。よって、イオン注入部は、トレンチ３０の底部において第一の部分区域の近傍に導入される。イオン注入部は、トレンチ３０の第一の部分区域と密接な関係となり得る。イオン注入処理中において、注入種が、第一の部分区域を対象とされてもよい。
【００１８】
イオン注入の方向は、トレンチ３０の垂直な中心平面３１に対して平行になり得る。し
かしながら、本発明は、トレンチ３０の垂直な中心平面３１に対して平行な向きに実行されるイオン注入処理に限定されない。
【００１９】
トレンチ３０の底部に近接する少なくとも一つのイオン注入部は、トレンチ３０の底部における表面の酸化速度を、例えば、結晶配向に応じて変更し得る。イオン注入の少なくとも一つの注入種は、例えば窒素を含み得る。
【００２０】
選択的であるが、凹型チャンネルＬＣＩ（局部チャンネル注入）が、実施され得る。
領域１４を考慮して、二つの選択肢がある。第一の場合には、領域１４は、イオン注入処理中、イオン注入部の導入を領域１４内に抑制するのに十分な厚みである膜によって覆われる。或いは、イオン注入部が、領域１４の表面近傍にも導入される。
【００２１】
イオン注入は、トレンチ３０の各側壁部にわずかに損傷を与え得る。しかしながら、トレンチ３０の各側壁近傍においては顕著なイオン注入部はない。よって、イオン注入部は、トレンチ３０の第二の部分区域の酸化速度に影響しない。
【００２２】
その後に、損傷を受けた犠牲酸化被膜２２が、半導体基板１０の表面から除去される。トレンチ３０の損傷を受けた側壁も除去され、図１Ｆから理解されるように、トレンチ３０の底部においてシリコンの側壁部分を露出させる絶縁トレンチ２０を充填する酸化物中に窪み３７を形成する。しかしながら、本発明は、特別な形状のトレンチ３０に限定されない。
【００２３】
損傷を受けた酸化物区域の除去後に、単一の酸化処理が、トレンチ３０の底部を覆う第一の酸化被膜３２、トレンチ３０の各側壁部を覆う第二の酸化被膜３４及び領域１４を覆う第三の酸化被膜３６を形成するために実施される。結果が図１Ｇに示される。
【００２４】
三つの酸化被膜３２，３４及び３６の全てが、単一の酸化処理により形成される。この酸化処理は、例えば熱酸化処理である。酸化処理は、エッチング処理を含まない。
第一の酸化被膜３２は、トレンチ３０の底部の表面近傍にイオン注入部と関連して形成される。第二の酸化被膜３４は、イオン注入部から間隔を隔てて形成される。
【００２５】
イオン注入部によって、トレンチ３０の底部における第一の酸化被膜３２は、トレンチ３０の各側壁部を覆う第二の酸化被膜３４の膜厚より著しく小さい膜厚を有する。また、領域１４の表面近傍にイオン注入されないならば、第一の酸化被膜３２の膜厚は、第三の酸化被膜３６の膜厚より著しく小さくし得る。
【００２６】
二つの異なる膜厚を有する酸化被膜３２，３４の同時形成は、トレンチ３０の底部及び各側壁部において、例えば結晶性シリコン等の半導体材料の異なる配向を利用し得る。さらに、イオン注入処理は、酸化速度を特に変更する少なくとも一つの注入種により実行され得る。
【００２７】
更なる実施形態では、領域１４の表面近傍のイオン注入部があり、第三の酸化被膜３６の膜厚は、第一の酸化被膜３２の膜厚の範囲とし得る。
膜３２の厚みに対して第三の酸化被膜３６の厚みを定めるために、領域１４の表面近傍における注入ドーズ量を調整することも可能である。
【００２８】
イオン注入処理の間、薄い膜で領域１４を覆うことによって、領域１４の表面近傍のイオン注入部が、トレンチ３０の底部近傍のイオン注入部より低い濃度を有することがさらに可能である。そして、第三の酸化被膜３６の膜厚は、第一の酸化被膜３２の膜厚より大きくし得るが、第二の酸化被膜３４の膜厚より小さくなる。
【００２９】
本発明の態様では、単一の酸化処理によって異なる膜厚を有する酸化被膜３２、３４及び３６を形成することが可能である。従って、異なる膜厚を有する酸化被膜３２，３４及び３６の形成のために複数の異なる酸化処理を実行する必要がない。酸化処理中にマスクを使用する必要もなくなり、又はエッチング処理によって酸化被膜３２，３４及び３６のうちの一つの膜厚を減らす必要もなくなる。
【００３０】
例えば、第一の酸化被膜３２は、３〜８ｎｍの間の範囲の膜厚を有し得る。第二の酸化被膜３４と第三の酸化被膜３６とは、例えば、１０〜２０ｎｍの間の範囲の著しく大きい膜厚を有し得る。しかしながら、本発明はこの例示に限定されない。
【００３１】
同一の酸化処理中に、付加的な酸化被膜３８が、トレンチ３０の周囲の半導体基板１０の表面上に形成され得る。付加的な酸化被膜３８の膜厚は、付加的な酸化被膜３８近傍にイオン注入がされる場合には、第一の酸化被膜３２の膜厚の範囲内であり、付加的な酸化被膜３８近傍にイオン注入がされない場合には、第二の酸化被膜３４の膜厚の範囲内であり得る。
【００３２】
酸化被膜３２，３４，３６及び３８の形成後に、ポリシリコンの被着が実施される。次に、異なる領域４０，４２，４４及び４６が、異なるドーピング濃度を有するようにドープされる。例えば、領域４０は蛍光物質で高濃度にドープされ、領域４２はドープされず、領域４４は領域４０とは逆極性のドーピングを含み得る。当然ながら、本発明は、領域４０〜４６のドーピング濃度の例示に限定されない。
【００３３】
その後、タングステンからなる付加的な膜４８が、膜４０〜４６に被着され得る。次に、例えば、シリコン窒化物からなる上側膜５０が、膜４８上に形成され且つ平坦化される。最後の工程処理において、積層構造化が実施される。結果が図１Ｈに示される。
【００３４】
図２Ａ〜図２Ｆは、集積回路の製造方法の第二の実施形態を例示するための半導体基板の断面図を示しており、ａ）は形成されるワード線に対して垂直なアレイの断面であり、ｂ）は形成されるワード線に対して平行なアレイの断面であり、ｃ）アレイから離間した基材の断面である。
【００３５】
図２Ａは、図１Ｂとほぼ同一である。それらの図面は、後に凹型チャンネルトランジスタを形成すべき複数の領域１２、絶縁体１８を有する隣接する埋込ストラップ１６及び絶縁材料で充填される絶縁トレンチ２０を有する半導体基板１０を示す。図１Ｂとは逆に、半導体基板１０は、ｐ型ＦＥＴ（領域１４ａ）及びｎ型ＦＥＴ（領域１４ｂ）を形成するために、複数の領域１４ａ，１４ｂを含む。しかしながら、本実施形態は、ｐ型ＦＥＴ及び／又はｎ型ＦＥＴを形成する方法に限定されない。
【００３６】
犠牲酸化被膜２２は、半導体基板１０の表面上に形成される。犠牲酸化被膜２２は、領域１２，１４ａ，１４ｂ全ての表面を覆う。半導体基板１０は、ウエル２４，２６も含み得る。しかしながら、以下により詳細に説明される方法は、ウエル２４，２６のドーピングの特別のタイプに限定されない。
【００３７】
図２Ｂに示されるその後の工程処理において、マスク２８、例えば炭化硬質マスクが、半導体基板１０の表面上に被着される。マスクは、領域１２上に露出される。そして、マスク２８のその露出された区域が、エッチングされる。これは、マスク２８の露出された区域に対して選択的に行われるエッチング処理において実施される。
【００３８】
その後、トレンチ３０が、非保護領域１２内にエッチングされる。これは酸化物に対し
て選択的に又は非選択的に行われるＲＴＥ処理又はＣＤＥ処理において行われる。トレンチ３０は、半導体基板１０の表面に直交する垂直な中心平面３１を有する。例えば、形成されたトレンチ３０は、２０ｎｍ〜１００ｎｍの間の範囲の幅を有し、５０ｎｍ〜４００ｎｍの間の範囲の深さを有する。トレンチ３０の底部は、丸みを帯びたコーナーを有し得る。しかしながら、本発明は、トレンチ３０の底部の特別な形状に限定されない。
【００３９】
ＲＴＥ処理又はＣＤＥ処理中において、領域１４ａ，１４ｂを覆う犠牲酸化被膜２２が、マスク２８によって保護される。
マスク２８は、以降のイオン注入処理中に、領域１４ａ，１４ｂも保護し、トレンチ３０の各側壁部における第二の部分区域と比較してトレンチ３０の底部における第一の部分区域特に近接して少なくとも一つの注入種を注入するように実施される。「近接する」という表現は、トレンチ３０の第一の部分区域に対して近いように又は近い距離にあるようにと説明され得る。よって、形成されたイオン注入部とトレンチ３０の第一の部分区域との間の間隔は、イオン注入部とトレンチ３０の第二の部分区域との間の間隔よりも著しく小さくなる。
【００４０】
例えば、トレンチ３０の底部近傍の少なくとも一つのイオン注入部は、トレンチ３０の第一の部分区域の酸化速度を変更し得る。少なくとも一つのイオン注入部が、トレンチ３０の第一の部分区域の酸化速度の有利な変更に関して選択され得る。イオン注入の注入種の例示は、窒素である。
【００４１】
イオン注入処理の方向は、トレンチ３０の垂直な中心平面３１対して平行に且つ半導体基板１０の表面に対して直交となり得る。しかしながら、本明細書に記載された方法は、イオン注入処理の特定の方向に限定されない。
【００４２】
こうして、イオン注入部は、トレンチ３０の底部の表面近傍に導入される。しかしながら、導入されたイオン注入部は、トレンチ３０の第二の部分区域の酸化速度にほとんど影響を与えない。例えば、イオン注入部と第二の部分区域との間の間隔は、トレンチ３０の第二の部分区域の酸化速度の変更を生じさせるためには過度に大きすぎる。
【００４３】
以下の工程処理において、マスク２８は、半導体基板１０の表面から取り除かれる。
次に、第一の熱酸化処理が、トレンチ３０において酸化被膜３２，３４を形成するために実施される。酸化被膜３２は、トレンチ３０の底部において形成される。トレンチ３０の各側壁部が、酸化被膜３４によって覆われる。よって、酸化被膜３２が、トレンチ３０の底部においてイオン注入部と関連して形成される一方、酸化被膜３４は、イオン注入部から分離される。従って、酸化被膜３２，３４は、異なる膜厚を有する。
【００４４】
同時に二つの異なる膜厚を有する二つの酸化被膜３２，３４を形成するように、トレンチ３０の底部及び各側壁部において、例えば、結晶性シリコンの半導体材料の異なる結晶配向を採用することも可能である。この場合には、イオン注入部は、表面の局部的な結晶配向によって酸化速度が変更されるトレンチ３０の底部において第一の部分区域の近傍に提供される。しかしながら、本発明は、この任意の方法に限定されない。
【００４５】
図２Ｃから理解されるように、トレンチ３０の底部近傍に形成された酸化被膜３２は、トレンチ３０の各側壁部を覆う酸化被膜３４より著しくより薄くなる。例えば、トレンチ３０の底部近傍に形成された酸化被膜３２が、２〜８ｎｍの間の範囲の膜厚を有し、トレンチ３０の各側壁部を覆う酸化被膜３４は、８〜２０ｎｍ間の範囲の膜厚を有する。
【００４６】
しかしながら、本発明は、この例示に限定されない。酸化被膜３２，３４の膜厚は、第一の熱酸化処理の継続時間及びトレンチ３０の底部近傍のイオン注入部の総量によって決
まる。従って、酸化被膜３２，３４の膜厚の範囲が異なることが可能となる。
【００４７】
領域１４ａ，１４ｂを覆うとともにトレンチ３０を囲む犠牲酸化被膜２２の膜厚は、この第一の熱酸化処理中に増加し得る。
以降の工程処理において、犠牲酸化被膜２２は、領域１４ａから除去される。結果が図２Ｃに示される。
【００４８】
第二の熱酸化処理は、次に酸化被膜３６ａを領域１４ａ上に形成するために実施される。領域１４ａ上の新しい酸化被膜３６ａの膜厚は、例えば、２ｎｍ〜８ｎｍの間の範囲となり得る。
【００４９】
次に、領域１４ｂ上の犠牲酸化被膜２２が、取り除かれるようにエッチングされる。第三の熱酸化処理において、酸化被膜３６ｂは、領域１４ｂ上に形成される。本発明の例示において、第三の熱酸化処理の継続時間は、領域１４ｂを覆う酸化被膜３６ｂが領域１４ａを覆う酸化被膜３６ａより著しく薄くなるように、短い時間が選択される。領域１４ａを覆う酸化被膜３６ａの膜厚が、図２Ｅから理解されるように、第三の熱酸化処理中に増加し得る。
【００５０】
こうして、領域１４ａ，１４ｂ上に異なる膜厚を有する酸化被膜３６ａ，３６ｂを形成することが可能となる。例えば、ｐ型ＦＥＴ及びｎ型ＦＥＴのために異なる膜厚を有する酸化被膜３６ａ，３６ｂを形成することが可能となる。先行技術から公知の方法と比較すると、上述の方法は、比較的容易に実施され得る。
【００５１】
最後に、ポリシリコン膜５２が、半導体基板１０上に形成され且つ平坦化される。結果が図２Ｆに示される。
図３Ａ〜図３Ｆは、集積回路の製造方法の第三の実施形態を例示するための半導体基板の断面図を示しており、ａ）は形成されるワード線に対して垂直なアレイの断面であり、ｂ）は形成されるワード線に対して平行なアレイの断面であり、ｃ）はアレイから離間した基材の断面である。
【００５２】
図３Ａは、図２Ａと同一である。従って、ここではより詳細な説明はしない。
以下の工程処理において、マスク２８、例えば炭化硬質マスクが、半導体基板１０の表面上に被着される。マスク２８は、上述した方法により形成される。
【００５３】
次に、ＲＩＥ処理又はＣＤＥ処理が、トレンチ３０を領域１２内にエッチングするために実行される。新しくエッチングされたトレンチ３０は、半導体基板１０の表面に対して直交する垂直の中心平面３１を有する。
【００５４】
その後の工程処理において、イオン注入処理が実行され、少なくとも一つの注入種が、トレンチ３０の各側壁部における第二の部分区域と比較してトレンチ３０の底部における第一の部分区域の近傍に特に注入される。イオン注入処理の注入種は、例えば、窒素とし得る。少なくとも一つの注入種は、第一の部分区域の酸化速度の変更に関して選択され得る。
【００５５】
イオン注入の方向は、図３Ｂに確認され得るように、トレンチ３０の垂直な中心平面３１に対して平行になり得る。しかしながら、本明細書に記載される方法は、イオン注入の特定の方向に限定されない。
【００５６】
こうして、イオン注入部がトレンチ３０の底部の表面近傍に形成され、イオン注入部と第二の部分区域との間の間隔は、イオン注入部と第一の部分区域との間の間隔より著しく
大きくなる。イオン注入部は、以下の工程処理において、トレンチ３０に形成された酸化被膜３２，３４の膜厚を変化させるために提供される。
【００５７】
次に、マスク２８が完全に取り除かれる。同時に、第一の熱酸化処理が、トレンチ３０において酸化被膜３２，３４を形成するために実施される。これら新しく形成された酸化被膜３２，３４は、注入が行われた第一の表面区域及び非注入の第二の表面区域において異なる膜厚を有する。トレンチ３０の底部近傍のイオンドーピングにより、トレンチ３０の底部近傍の第一の表面区域上に形成された酸化被膜３２は、トレンチ３０の各側壁部において第二の表面区域を覆う酸化被膜３４より著しく薄くなる。
【００５８】
異方性のドライエッチング処理が、次に、トレンチ３０の底部近傍に新たに形成された酸化被膜３２と領域１４ａを覆う犠牲酸化被膜２２とをエッチングするように実行される。結果が図３Ｃに示される。破線５４は、トレンチ３０の除去された酸化被膜の側を示す。
【００５９】
当然に、トレンチ３０の底部近傍の酸化被膜３２と領域１４ａを覆う犠牲酸化被膜２２とを除去するような複数のエッチング処理を実行することも可能である。例えば、第一のエッチング処理において、トレンチ３０の底部近傍の酸化被膜３２のみが、除去される。そして、付加的なエッチング処理、例えばウェットエッチング処理において、領域１４ａを覆う犠牲酸化被膜２２が、エッチングされる。
【００６０】
図３Ｄは、第二の熱酸化処理を示し、トレンチ３０の底部において第一の部分区域を覆う新しい酸化被膜３２と領域１４ａを覆う新しい酸化被膜３６ａとを形成するように実施される。トレンチ３０の酸化被膜３２，３４の異なる膜厚が、図３Ｄに示される。
【００６１】
次に、犠牲酸化被膜２２が領域１４ｂから除去される一方、酸化被膜３２，３４及び３６ａは、マスクによって保護される。マスクは、半導体基板１０から取り除かれる。その後、第三の熱酸化処理が、新しい酸化被膜３６ｂを領域１４ｂ上に形成するために実行される。新しい酸化被膜３６ｂは、領域１４ａ上の酸化被膜３６ａより著しく薄くなる。
【００６２】
結果が図３Ｅに示される。トレンチ３０の底部の表面近傍のイオンドーピングによって、トレンチ３０の底部における酸化被膜３２は、トレンチ３０の各側壁部を覆う酸化被膜３４より著しく薄くなる。また、領域１４ｂを覆う新しく形成された酸化被膜３６ｂは、領域１４ａ上の酸化被膜３６ａより著しく薄くなる。
【００６３】
最後に、図３Ｆに示されるように、ポリシリコン膜５２が、単一のポリ蒸着処理で被着される。
以下の工程処理が、凹型チャンネルトランジスタを含む集積回路を生産するために実施され、ｐ型ＦＥＴ及びｎ型ＦＥＴは、先行技術から公知である。従って、それらは、ここでは説明しない。
【００６４】
上記の各段落において、本発明は、トレンチ３０の底部における第一の部分区域と各側壁部における第二の部分区域とを覆う二つの酸化被膜３２，３４に関して記載されている。しかしながら、本発明は、トレンチ３２の部分区域を覆う酸化被膜３２，３４に限定されない。代わりに、本発明は、任意の三次元幾何学的な異なる部分区域を同時に覆う酸化被膜を形成するようにも利用され得る。形成された酸化被膜は、少なくとも二つの異なる膜厚を有する。酸化被膜は、単一の酸化処理、例えば熱酸化処理にて形成される。
【００６５】
例えば、本発明は、フィンの上面における第一の部分区域を覆う第一の膜厚を有する第一の酸化被膜と、フィンの各側壁部における第二の部分区域を覆う第二の膜厚を有する第
二の酸化被膜とを、単一の酸化処理にて形成するために利用され得る。少なくとも二つの酸化被膜の異なる膜厚を提供するために、イオン注入処理は、特にフィンの選択された側において少なくとも一つの注入種を注入するように実施される。注入種は、例えば、フィンの側壁と比較してフィンの上面の近傍に特に、導入され得る。
【図面の簡単な説明】
【００６６】
【図１Ａ】集積回路の製造方法の第一の実施形態を例示するための半導体基板の断面図を示しており、ａ）は形成されるワード線に対して垂直なアレイの断面であり、ｂ）は形成されるワード線に対して平行なアレイの断面であり、ｃ）はアレイから離間した基材の断面である。
【図１Ｂ】集積回路の製造方法の第一の実施形態を例示するための半導体基板の断面図を示しており、ａ）は形成されるワード線に対して垂直なアレイの断面であり、ｂ）は形成されるワード線に対して平行なアレイの断面であり、ｃ）はアレイから離間した基材の断面である。
【図１Ｃ】集積回路の製造方法の第一の実施形態を例示するための半導体基板の断面図を示しており、ａ）は形成されるワード線に対して垂直なアレイの断面であり、ｂ）は形成されるワード線に対して平行なアレイの断面であり、ｃ）はアレイから離間した基材の断面である。
【図１Ｄ】集積回路の製造方法の第一の実施形態を例示するための半導体基板の断面図を示しており、ａ）は形成されるワード線に対して垂直なアレイの断面であり、ｂ）は形成されるワード線に対して平行なアレイの断面であり、ｃ）はアレイから離間した基材の断面である。
【図１Ｅ】集積回路の製造方法の第一の実施形態を例示するための半導体基板の断面図を示しており、ａ）は形成されるワード線に対して垂直なアレイの断面であり、ｂ）は形成されるワード線に対して平行なアレイの断面であり、ｃ）はアレイから離間した基材の断面である。
【図１Ｆ】集積回路の製造方法の第一の実施形態を例示するための半導体基板の断面図を示しており、ａ）は形成されるワード線に対して垂直なアレイの断面であり、ｂ）は形成されるワード線に対して平行なアレイの断面であり、ｃ）はアレイから離間した基材の断面である。
【図１Ｇ】集積回路の製造方法の第一の実施形態を例示するための半導体基板の断面図を示しており、ａ）は形成されるワード線に対して垂直なアレイの断面であり、ｂ）は形成されるワード線に対して平行なアレイの断面であり、ｃ）はアレイから離間した基材の断面である。
【図１Ｈ】集積回路の製造方法の第一の実施形態を例示するための半導体基板の断面図を示しており、ａ）は形成されるワード線に対して垂直なアレイの断面であり、ｂ）は形成されるワード線に対して平行なアレイの断面であり、ｃ）はアレイから離間した基材の断面である。
【図２Ａ】集積回路の製造方法の第二の実施形態を例示するための半導体基板の断面図を示しており、ａ）は形成されるワード線に対して垂直なアレイの断面であり、ｂ）は形成されるワード線に対して平行なアレイの断面であり、ｃ）はアレイから離間した基材の断面である。
【図２Ｂ】集積回路の製造方法の第二の実施形態を例示するための半導体基板の断面図を示しており、ａ）は形成されるワード線に対して垂直なアレイの断面であり、ｂ）は形成されるワード線に対して平行なアレイの断面であり、ｃ）はアレイから離間した基材の断面である。
【図２Ｃ】集積回路の製造方法の第二の実施形態を例示するための半導体基板の断面図を示しており、ａ）は形成されるワード線に対して垂直なアレイの断面であり、ｂ）は形成されるワード線に対して平行なアレイの断面であり、ｃ）はアレイから離間した基材の断面である。
【図２Ｄ】集積回路の製造方法の第二の実施形態を例示するための半導体基板の断面図を示しており、ａ）は形成されるワード線に対して垂直なアレイの断面であり、ｂ）は形成されるワード線に対して平行なアレイの断面であり、ｃ）はアレイから離間した基材の断面である。
【図２Ｅ】集積回路の製造方法の第二の実施形態を例示するための半導体基板の断面図を示しており、ａ）は形成されるワード線に対して垂直なアレイの断面であり、ｂ）は形成されるワード線に対して平行なアレイの断面であり、ｃ）はアレイから離間した基材の断面である。
【図２Ｆ】集積回路の製造方法の第二の実施形態を例示するための半導体基板の断面図を示しており、ａ）は形成されるワード線に対して垂直なアレイの断面であり、ｂ）は形成されるワード線に対して平行なアレイの断面であり、ｃ）はアレイから離間した基材の断面である。
【図３Ａ】集積回路の製造方法の第三の実施形態を例示するための半導体基板の断面図を示しており、ａ）は形成されるワード線に対して垂直なアレイの断面であり、ｂ）は形成されるワード線に対して平行なアレイの断面であり、ｃ）はアレイから離間した基材の断面である。
【図３Ｂ】集積回路の製造方法の第三の実施形態を例示するための半導体基板の断面図を示しており、ａ）は形成されるワード線に対して垂直なアレイの断面であり、ｂ）は形成されるワード線に対して平行なアレイの断面であり、ｃ）はアレイから離間した基材の断面である。
【図３Ｃ】集積回路の製造方法の第三の実施形態を例示するための半導体基板の断面図を示しており、ａ）は形成されるワード線に対して垂直なアレイの断面であり、ｂ）は形成されるワード線に対して平行なアレイの断面であり、ｃ）はアレイから離間した基材の断面である。
【図３Ｄ】集積回路の製造方法の第三の実施形態を例示するための半導体基板の断面図を示しており、ａ）は形成されるワード線に対して垂直なアレイの断面であり、ｂ）は形成されるワード線に対して平行なアレイの断面であり、ｃ）はアレイから離間した基材の断面である。
【図３Ｅ】集積回路の製造方法の第三の実施形態を例示するための半導体基板の断面図を示しており、ａ）は形成されるワード線に対して垂直なアレイの断面であり、ｂ）は形成されるワード線に対して平行なアレイの断面であり、ｃ）はアレイから離間した基材の断面である。
【図３Ｆ】集積回路の製造方法の第一の実施形態を例示するための半導体基板の断面図を示しており、ａ）は形成されるワード線に対して垂直なアレイの断面であり、ｂ）は形成されるワード線に対して平行なアレイの断面であり、ｃ）はアレイから離間した基材の断面である。
【特許請求の範囲】
【請求項１】
集積回路を製造する方法であって、
表面を有する半導体基板を準備するステップと、
少なくとも一つの注入種が、前記表面の第二の部分区域と比較すると前記表面の第一の部分区域に近接して特に注入されるようなイオン注入処理を実行するステップと、
前記表面の前記第一の部分区域を覆う第一の膜厚を有する第一の酸化被膜と前記表面の前記第二の部分区域を覆う第二の膜厚を有する第二の酸化被膜とを形成するように、単一の酸化処理を実行するステップであって、前記第一の膜厚が前記第二の膜厚と異なるステップと、
を備える方法。
【請求項２】
前記第一の膜厚が、前記第二の膜厚より小さい請求項１に記載の方法。
【請求項３】
前記第一の部分区域に近接して注入される前記少なくとも一つの注入種が、前記第一の部分区域の酸化速度を変更する請求項１に記載の方法。
【請求項４】
前記イオン注入処理の前記少なくとも一つの注入種が、窒素を含む請求項１に記載の方法。
【請求項５】
前記半導体基板が、シリコンを含む請求項１に記載の方法。
【請求項６】
前記単一の酸化処理が、熱酸化処理を含む請求項１に記載の方法。
【請求項７】
少なくとも一つのトレンチが、該少なくとも一つのトレンチの底部を前記第一の部分区域として供与し且つ前記少なくとも一つのトレンチの側壁を前記第二の部分区域として供与されるように、前記半導体基板の表面にエッチングされる請求項１に記載の方法。
【請求項８】
前記第一の酸化被膜と前記第二の酸化被膜とが、トランジスタのゲート酸化物を形成する請求項７に記載の方法。
【請求項９】
少なくとも一つの凹型チャンネルトランジスタが、前記少なくとも一つのトレンチに形成される請求項７に記載の方法。
【請求項１０】
少なくとも一つのフィンが、該少なくとも一つのフィンの上面を前記第一の部分区域として供与し且つ前記少なくとも一つのフィンの側壁を前記第二の部分区域として供与するように、前記半導体基板の表面上に形成される請求項１に記載の方法。
【請求項１１】
前記第一の酸化被膜の前記第一の膜厚は、３〜８ｎｍの間の範囲にあり、前記第二の酸化被膜の前記第二の膜厚は、７〜２０ｎｍの間の範囲にある請求項１に記載の方法。
【請求項１２】
前記イオン注入処理の前に、少なくとも一つの膜で前記半導体基板の複数の領域を覆うステップと、
前記イオン注入処理の後で、前記領域の前記少なくとも一つの膜を除去するステップと、
前記単一の酸化処理によって前記領域を覆う第三の膜厚を有する第三の酸化被膜を形成するステップと、
を更に備える請求項１に記載の方法。
【請求項１３】
前記第三の膜厚が、前記第二の膜厚と等しい請求項１２に記載の方法。
【請求項１４】
前記少なくとも一つの膜が、酸化被膜を含む請求項１２に記載の方法。
【請求項１５】
前記少なくとも一つの膜が、炭化硬質マスク（ＣＨＭ）を含む請求項１２に記載の方法。
【請求項１６】
複数の平面のトランジスタが、前記領域上に形成される請求項１２に記載の方法。
【請求項１７】
前記イオン注入処理の前に、少なくとも一つの膜で前記半導体基板の第一の複数の領域と第二の複数の領域とを覆うステップと、
前記イオン注入処理の後で、前記第一の複数の領域の前記少なくとも一つの膜を除去するステップと、
前記単一の酸化処理によって前記第一の複数の領域を覆う第三の膜厚を有する第三の酸化被膜を形成するステップと、
前記第二の複数の領域の前記少なくとも一つの膜を除去するステップと、
第四の酸化被膜を前記第二の複数の領域上に形成するように第二の酸化処理を実行するステップと、
をさらに備える請求項１に記載の方法。
【請求項１８】
前記第三の膜厚が、前記第二の酸化処理によって増大される請求項１７に記載の方法。
【請求項１９】
前記第二の酸化処理が、熱酸化処理を含む請求項１７に記載の方法。
【請求項２０】
複数のｐ型ＦＥＴが、前記第一の複数の領域上に形成され、複数のｎ型ＦＥＴは、前記第二の複数の領域上に形成される請求項１７に記載の方法。
【請求項２１】
メモリ装置が、前記半導体基板上に形成される請求項１に記載の方法。
【請求項２２】
ＤＲＡＭ（ダイナミックランダムアクセスメモリ）が、前記半導体基板上に
形成される請求項１に記載の方法。
【請求項１】
集積回路を製造する方法であって、
表面を有する半導体基板を準備するステップと、
少なくとも一つの注入種が、前記表面の第二の部分区域と比較すると前記表面の第一の部分区域に近接して特に注入されるようなイオン注入処理を実行するステップと、
前記表面の前記第一の部分区域を覆う第一の膜厚を有する第一の酸化被膜と前記表面の前記第二の部分区域を覆う第二の膜厚を有する第二の酸化被膜とを形成するように、単一の酸化処理を実行するステップであって、前記第一の膜厚が前記第二の膜厚と異なるステップと、
を備える方法。
【請求項２】
前記第一の膜厚が、前記第二の膜厚より小さい請求項１に記載の方法。
【請求項３】
前記第一の部分区域に近接して注入される前記少なくとも一つの注入種が、前記第一の部分区域の酸化速度を変更する請求項１に記載の方法。
【請求項４】
前記イオン注入処理の前記少なくとも一つの注入種が、窒素を含む請求項１に記載の方法。
【請求項５】
前記半導体基板が、シリコンを含む請求項１に記載の方法。
【請求項６】
前記単一の酸化処理が、熱酸化処理を含む請求項１に記載の方法。
【請求項７】
少なくとも一つのトレンチが、該少なくとも一つのトレンチの底部を前記第一の部分区域として供与し且つ前記少なくとも一つのトレンチの側壁を前記第二の部分区域として供与されるように、前記半導体基板の表面にエッチングされる請求項１に記載の方法。
【請求項８】
前記第一の酸化被膜と前記第二の酸化被膜とが、トランジスタのゲート酸化物を形成する請求項７に記載の方法。
【請求項９】
少なくとも一つの凹型チャンネルトランジスタが、前記少なくとも一つのトレンチに形成される請求項７に記載の方法。
【請求項１０】
少なくとも一つのフィンが、該少なくとも一つのフィンの上面を前記第一の部分区域として供与し且つ前記少なくとも一つのフィンの側壁を前記第二の部分区域として供与するように、前記半導体基板の表面上に形成される請求項１に記載の方法。
【請求項１１】
前記第一の酸化被膜の前記第一の膜厚は、３〜８ｎｍの間の範囲にあり、前記第二の酸化被膜の前記第二の膜厚は、７〜２０ｎｍの間の範囲にある請求項１に記載の方法。
【請求項１２】
前記イオン注入処理の前に、少なくとも一つの膜で前記半導体基板の複数の領域を覆うステップと、
前記イオン注入処理の後で、前記領域の前記少なくとも一つの膜を除去するステップと、
前記単一の酸化処理によって前記領域を覆う第三の膜厚を有する第三の酸化被膜を形成するステップと、
を更に備える請求項１に記載の方法。
【請求項１３】
前記第三の膜厚が、前記第二の膜厚と等しい請求項１２に記載の方法。
【請求項１４】
前記少なくとも一つの膜が、酸化被膜を含む請求項１２に記載の方法。
【請求項１５】
前記少なくとも一つの膜が、炭化硬質マスク（ＣＨＭ）を含む請求項１２に記載の方法。
【請求項１６】
複数の平面のトランジスタが、前記領域上に形成される請求項１２に記載の方法。
【請求項１７】
前記イオン注入処理の前に、少なくとも一つの膜で前記半導体基板の第一の複数の領域と第二の複数の領域とを覆うステップと、
前記イオン注入処理の後で、前記第一の複数の領域の前記少なくとも一つの膜を除去するステップと、
前記単一の酸化処理によって前記第一の複数の領域を覆う第三の膜厚を有する第三の酸化被膜を形成するステップと、
前記第二の複数の領域の前記少なくとも一つの膜を除去するステップと、
第四の酸化被膜を前記第二の複数の領域上に形成するように第二の酸化処理を実行するステップと、
をさらに備える請求項１に記載の方法。
【請求項１８】
前記第三の膜厚が、前記第二の酸化処理によって増大される請求項１７に記載の方法。
【請求項１９】
前記第二の酸化処理が、熱酸化処理を含む請求項１７に記載の方法。
【請求項２０】
複数のｐ型ＦＥＴが、前記第一の複数の領域上に形成され、複数のｎ型ＦＥＴは、前記第二の複数の領域上に形成される請求項１７に記載の方法。
【請求項２１】
メモリ装置が、前記半導体基板上に形成される請求項１に記載の方法。
【請求項２２】
ＤＲＡＭ（ダイナミックランダムアクセスメモリ）が、前記半導体基板上に
形成される請求項１に記載の方法。
【図１Ａ】
【図１Ｂ】
【図１Ｃ】
【図１Ｄ】
【図１Ｅ】
【図１Ｆ】
【図１Ｇ】
【図１Ｈ】
【図２Ａ】
【図２Ｂ】
【図２Ｃ】
【図２Ｄ】
【図２Ｅ】
【図２Ｆ】
【図３Ａ】
【図３Ｂ】
【図３Ｃ】
【図３Ｄ】
【図３Ｅ】
【図３Ｆ】
【図１Ｂ】
【図１Ｃ】
【図１Ｄ】
【図１Ｅ】
【図１Ｆ】
【図１Ｇ】
【図１Ｈ】
【図２Ａ】
【図２Ｂ】
【図２Ｃ】
【図２Ｄ】
【図２Ｅ】
【図２Ｆ】
【図３Ａ】
【図３Ｂ】
【図３Ｃ】
【図３Ｄ】
【図３Ｅ】
【図３Ｆ】
【公開番号】特開２００９−１１７８１８（Ｐ２００９−１１７８１８Ａ）
【公開日】平成２１年５月２８日（２００９．５．２８）
【国際特許分類】
【外国語出願】
【出願番号】特願２００８−２６６５８１（Ｐ２００８−２６６５８１）
【出願日】平成２０年１０月１５日（２００８．１０．１５）
【出願人】（５０６２４０９１９）キマンダ アーゲー (15)
【氏名又は名称原語表記】Ｑｉｍｏｎｄａ ＡＧ
【Ｆターム（参考）】
【公開日】平成２１年５月２８日（２００９．５．２８）
【国際特許分類】
【出願番号】特願２００８−２６６５８１（Ｐ２００８−２６６５８１）
【出願日】平成２０年１０月１５日（２００８．１０．１５）
【出願人】（５０６２４０９１９）キマンダ アーゲー (15)
【氏名又は名称原語表記】Ｑｉｍｏｎｄａ ＡＧ
【Ｆターム（参考）】
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