【課題】ストレージキャパシタが選択トランジスタ（ＡＴ）に接続されている半導体メモリセルの集積度を向上させながら、製造コストを低減できる半導体メモリセルおよびその製造方法を提供する。
【解決手段】ストレージキャパシタは、ソース領域Ｓまたはドレイン領域Ｄのための少なくとも１つのコンタクトホールにおいて、コンタクトホールキャパシタＫＫとして形成されている。このような半導体メモリセルは、特にコスト効率よく製造することができ、かつ高集積度を達成できる。 （もっと読む）

【課題】埋め込みゲートトランジスタのＳＣＥに対する免疫性を向上させると同時に、分岐点での重なりを増加させる方法及び構造の提供。
【解決手段】基板１０２は第１活性領域１０４と第２活性領域１０６とを有し、浅溝分離（ＳＴＩ）領域１０８によって分離される。バッファ層１１２は応力緩和層として機能しハードマスク層１１４が形成される。基板１０２の表面に分離領域１０８を部分的に網羅するように凹部１１８を設ける。ゲート誘電体１２０が凹部１１８に形成された後第一ドーパントインプラント１２２により、ドープ済みチャンネル領域１２４が形成される。インプラントはハードマスク１１４を貫通しないので、凹部１１８の下に形成されたドープ済みチャンネル領域１２４中のドーパント濃度は最も高くなる。ドープ済みチャンネル領域１２４はトランジスタのオン・オフを切り替える閾値電圧を変調する。 （もっと読む）

【課題】トレンチ内に埋め込まれたシリコン層と複数のトレンチ間の半導体基板上に形成されたシリコン層とを同じイオン注入を行ない導電層とすること。
【解決手段】半導体基板１０に複数のトレンチ３０と、前記複数のトレンチ間の前記半導体基板上に第１キャパシタ絶縁膜２２を介し第１シリコン層２４と、を形成する工程と、前記複数のトレンチ内に埋め込み絶縁膜３６を埋め込む工程と、前記埋め込み絶縁膜を前記複数のトレンチの側面に第２キャパシタ絶縁膜３３が残存するように除去し、前記埋め込み酸化膜内に凹部を形成する工程と、前記凹部内の前記第２キャパシタ絶縁膜上と前記複数のトレンチ間の前記第１シリコン層上とに第２シリコン層４０を直接形成する工程と、前記凹部内および前記第１キャパシタ絶縁膜上に形成された前記第２シリコン層内に不純物を同時にイオン注入する工程と、を含むことを特徴とする半導体装置の製造方法。 （もっと読む）

【課題】 埋め込み型ＤＲＡＭ構造のための半導体構造体及びその製造方法を提供する。
【解決手段】 ノード誘電体及び深いトレンチを充填する導電性トレンチ充填領域がセミコンダクター・オン・インシュレータ（ＳＯＩ）層の上面とほぼ同一面となる深さにまで窪まされる。浅いトレンチ分離部が深いトレンチの上部の一方の側に形成され、一方深いトレンチの上部の他方の側は、導電性充填領域の半導体材料の露出された表面となる。選択的エピタキシャル成長プロセスが、レイズド・ソース領域及びレイズド・ストラップ領域を付着するために行われる。レイズド・ソース領域は、ＳＯＩ層内のプレーナ・ソース領域上に直接形成され、そしてレイズド・ストラップ領域は、導電性充填領域上に直接形成される。レイズド・ストラップ領域は、プレーナ・ソース領域及び導電性充填領域の間の導電性通路を与えるためにレイズド・ソース領域に接触する。 （もっと読む）

【課題】隣接するトレンチのストレージノード電極同士のショートを防止する半導体装置を提供する。
【解決手段】半導体基板１の複数のトレンチ８の内部表面に第１のポリシリコン膜１２を堆積し、第１のポリシリコン膜１２表面に不純物ドープのシリカガラス膜１３を堆積した後、シリカガラス膜１３をプレート電極形成領域の深さまでエッチングし、シリカガラス膜１３から導電型不純物を導入して導電型不純物含有ポリシリコン膜１６ａと拡散層１６ｂとを有するプレート電極１６を形成する。次にトレンチ内部表面にキャパシタ絶縁膜１７を形成後、トレンチ８内部に第１の導電膜を堆積し、ストレージノード電極１８を形成する。その後、第１及び第２導電層２１，２２でストレージノード電極とセルの拡散層とを接続する。 （もっと読む）

【課題】トレンチ型キャパシタと接続する拡散層ソースの幅のばらつきを抑制する半導体装置及びその製造方法を提供する。
【解決手段】半導体基板１１表面に垂直に形成されたキャパシタ用トレンチ１２の半導体基板１１表面側に形成されたｎ型の埋め込み多結晶シリコン１９と、半導体基板１１に埋め込まれて溝状をなし、埋め込み多結晶シリコン１９を被う素子分離領域２５の曲面２２に連接する側面とほぼ面一な垂直面を内側表面とするゲート絶縁膜３１と、底面及び底面側の対向する両側面をゲート絶縁膜３１と接する埋め込み型のゲート電極４０と、埋め込み多結晶シリコン１９とゲート絶縁膜３１との間及び下方にあり、ｎ型の不純物を有する半導体基板１１に形成された埋め込み拡散層４７と、埋め込み拡散層４７と対向する側にあり、ゲート絶縁膜３１の側面に接し、半導体基板１１の表面から内側にｎ型の不純物を有する表面拡散層４５とを有する。 （もっと読む）

【課題】キャパシタンスを確保することが可能なメモリ装置及びその製造方法を提供する。
【解決手段】基板に、基板の表面に平行な断面がほぼＣ字型であるＣ字型ディープトレンチキャパシタ２０２と、Ｃ字型ディープトレンチキャパシタ２０２に連結されているワードライン２０６，２０６…とが形成されている。メモリ装置２００において、それぞれのメモリセルは、Ｃ字型ディープトレンチキャパシタ２０２の外縁だけでなく内縁もキャパシタンスを提供するために用いられる。 （もっと読む）

【課題】異なる基材領域又はいくつかのトレンチの底部及び各側壁部を覆う異なる酸化被膜の形成に異なる酸化処理を備える、集積回路を製造する方法を提供する。
【解決手段】表面を有する半導体基板１０を準備するステップと、少なくとも一つの注入種が、前記表面の第二の部分区域１４と比較すると前記表面の第一の部分区域１２に近接して特に注入されるようなイオン注入処理を実行するステップと、前記表面の前記第一の部分区域を覆う第一の膜厚を有する第一の酸化被膜３２と前記表面の前記第二の部分区域を覆う第二の膜厚を有する第二の酸化被膜３６とを形成するように、単一の酸化処理を実行するステップであって、前記第一の膜厚が前記第二の膜厚と異なるステップと、を備える。 （もっと読む）

【課題】ゲート誘起ドレインリーク電流が少ない電界効果トランジスタ、および、ゲート電極とソース／ドレイン領域との間に薄い絶縁体構造物を含む集積回路を提供する。
【解決手段】トランジスタ５４２のゲート電極は、ゲート電極とチャネル領域５１２との間の第１のフラットバンド電圧を決定する主部５３２と第１の側部５３５とを含む。この第１の側部は、上記主部に接触すると共に、上記ゲート電極と第１のソース／ドレイン領域５１４，５１６との間の第２のフラットバンド電圧を決定する。上記第１のフラットバンド電圧および上記第２のフラットバンド電圧は、少なくとも０．１ｅＶだけ異なる。 （もっと読む）

【課題】十分なデータ保持特性を有する半導体記憶装置を提供する。
【解決手段】基板１４に形成され、順に連接した第１乃至第３領域１５、１６、１７を有する半導体層１８と、第２領域１６にゲート絶縁膜１９を介して形成されたゲート電極２０と、ゲート電極２０をゲート長方向に挟むように第１および第３領域１５、１７内にそれぞれ形成され、キャリア濃度が第２領域１６より高く、且つ半導体層１８と同じ導電型のソースおよびドレインとを備えたセルトランジスタ１１と、一端が第１領域１５のソースに接続され、他端が共通配線２２に接続されたキャパシタ２１と、を具備する。ゲート電極２０に電源電圧を印加したときに、ゲート絶縁膜１９下の第２領域１６に形成されるＭＯＳキャパシタの空乏層の幅Ｗを、Ｗ＝√（２εφ／ｑＮａ）としたとき、ゲート長Ｌｇと直交する方向の第２領域１６の厚さＴｓｉが、空乏層の幅Ｗより小さい。 （もっと読む）

【課題】簡便な製造プロセスで形成される高性能なＭＯＳトランジスタを実現する。
【解決手段】本発明の半導体装置およびその製造方法は、半導体基板表面に形成された素子分離領域１２によって分離されたＭＯＳトランジスタ１４と、ＭＯＳトランジスタ１４のゲート電極１８の直下に形成され、ＭＯＳトランジスタ１４のチャネル領域１６をゲート酸化膜１７を介して挟み込むように素子分離領域１２の酸化膜中に形成されたトレンチ１３と、トレンチ１３に埋め込まれた導電性材料よりなる埋め込み電極１８を有する。 （もっと読む）

【課題】 改善されたディープ・トレンチ・キャパシタ構造体、及びこのディープ・トレンチ・キャパシタ構造体を組み込むメモリ・デバイスを提供すること。
【解決手段】 後のディープ・トレンチ・エッチング・プロセス中に絶縁体層（２０２、３０２）が完全な状態のままであり、かつ、随意的に、ディープ・トレンチ・キャパシタのディープ・トレンチ（２５０、３５０）が、異なる深さにおいて異なる形状及びサイズを有するように、半導体オン・インシュレータ（ＳＯＩ）ウェハ上にディープ・トレンチ・キャパシタ及びメモリ・デバイスが形成される。異なる深さにおいて異なる形状及びサイズを有するディープ・トレンチ（２５０、３５０）を形成することによって、キャパシタ（２１０、３１０）の容量を選択的に変え、キャパシタ（２１０、３１０）をメモリ・デバイス内のトランジスタ（２２０、３２０）に接続する埋め込み導電性ストラップ（２３０、３３０）の抵抗を低減させることができる。 （もっと読む）

【課題】自己整合方式でリセスゲートＭＯＳトランジスタ素子を製作する方法を提供する。
【解決手段】本発明による方法で製作されたＭＯＳトランジスタ素子は、側壁と底部を有するゲート溝を備える基板と、ゲート溝の側壁に設けられるドレイン／ソースドープ領域と、ゲート溝の底部に設けられるゲートチャネル領域と、ゲート溝の側壁と底部に設けられ、ゲート溝の側壁における第一膜厚とゲート溝の底部における第二膜厚が相違するゲート酸化膜と、ゲート溝に埋め込まれるゲート導体とを含む。 （もっと読む）

【課題】リーク電流を低減することが可能な半導体装置とその製造方法を提供すること。
【解決手段】複数のセル活性領域１０２をセル領域Cに備えたシリコン基板１と、複数のセル活性領域１０２の間のシリコン基板１に形成された素子分離溝１ａと、素子分離溝１ａに形成されたキャパシタ誘電体膜２１と、キャパシタ誘電体膜２１上に形成され、シリコン基板１及びキャパシタ誘電体膜２１と共にキャパシタQを構成するキャパシタ上部電極２３ｂとを有し、セル領域Cの横のシリコン基板１にダミー活性領域１０３を設けたことを特徴とする半導体装置による。 （もっと読む）

【課題】トレンチキャパシタを有するＤＲＡＭのセルトランジスタのコンタクトプラグとストラップとの間の短絡を防止した半導体装置およびその製造方法を提供する。
【解決手段】半導体基板１１に形成されたトレンチキャパシタ１４と、半導体基板１１に、絶縁体によりトレンチキャパシタ１４と分離して形成され、ゲート電極１５と第１拡散層１６および第２拡散層１７とを有するセルトランジスタ１３と、トレンチキャパシタ１４および第１拡散層１６の上に形成され、トレンチキャパシタ１４とセルトランジスタ１３とを電気的に接続する導電膜２１と、導電膜２１上に形成された絶縁性保護膜２２と、絶縁性保護膜２２およびセルトランジスタ１３上に形成され、異方性のエッチング速度が絶縁性保護膜２２より大きい層間絶縁膜２３と、第２拡散層１７を層間絶縁膜２３上に形成された金属配線に電気的に接続するためのコンタクトプラグ２４と、を具備する。 （もっと読む）

【課題】 消費電力が抑制された半導体記憶装置を提供する。
【解決手段】 半導体記憶装置は、データの読み出しおよびデータの書き込みおよびリフレッシュを含む動作が行われる第１モードと、データの読み出しおよびデータの書き込み無しにリフレッシュが自律的に繰り返される第２モードと、を有する。素子分離領域１２は、半導体基板１１の表面に形成され、素子領域を区画し、表面に絶縁膜３１を有し、内部において導電体３２を含む。複数のメモリセルは、素子領域に形成され、それぞれがキャパシタ１４とＭＯＳトランジスタ１６とを含む。電位発生回路４は、導電体に第１モードにおいて第１電位を印加し、第２モードにおいて第１電位より高い第２電位を印加する。 （もっと読む）

【課題】同一半導体基板内に、高いしきい値電圧、または低いしきい値電圧を有する複数のトランジスタを有用な集積回路、およびその製造方法を提供すること。
【解決手段】第１ゲート電極を有する第１タイプのトランジスタと、第２ゲート電極１８１を有する第２タイプのトランジスタ１８３とを含む。上記第１ゲート電極は、半導体基板内に設定された第１ゲート用溝内に形成され、上記第２ゲート電極は、上記半導体基板内に設定された第２ゲート用溝１８０内に形成されている。上記第１ゲート電極は、２つの互いに隣り合う各第１分離用トレンチ間のスペースを完全に充填している。上記第２ゲート電極は、２つの互いに隣り合う各第２分離用トレンチ間のスペースを部分的に充填している。上記第２ゲート電極と、上記互いに隣り合う各第２分離用トレンチとのそれぞれの間に、各基板部分がそれぞれ配置されている。 （もっと読む）

【課題】微細化が進展しても、データ書き込み時には閾値が低く、“１”データ保持時には閾値が高くすることができ、良好なデータ書き込み特性および良好なデータ保持特性の両立を図ることが可能な半導体記憶装置を提供する。
【解決手段】ゲート電極Ｇ１の側壁には側壁絶縁膜３５が形成される。ｎ型拡散層３６の表面にはビット線コンタクト５１が形成され、ｎ型拡散層２７は、埋め込みストラップ４１、及びポリシリコン電極２２Ａを介してストレージノード電極２２に接続されている。側壁絶縁膜３５は、トレンチキャパシタ側、即ちストレージノード電極２２側の厚さが、ビット線コンタクト５１側の厚さよりも大きくされている。 （もっと読む）

【課題】メモリセル領域が狭められたＤＲＡＭメモリセルアレイを提供する。
【解決手段】各メモリセルは、ストレージキャパシタ３、アクセス用のトランジスタ１６、第１方向に沿って配置された複数の各ビット線２、上記第１方向に直交する第２方向に沿って配置された複数の各ワード線８、表面を有する半導体基板１、上記半導体基板に形成され、上記第２方向に伸びる複数の各能動領域を有する。上記アクセス用の各トランジスタは、上記各能動領域無いに部分的に形成されており、かつ、上記各ストレージキャパシタの対応する一つと対応する各ビット線とを電気的に接続する。上記アクセス用の各トランジスタのゲート電極１９は、対応するワード線８に接続されている。上記ストレージキャパシタのキャパシタ用の誘電体３８は、比誘電率が８を超えたものである。上記各ワード線は、上記各ビット線の上方に配置されている。 （もっと読む）

【課題】 素子構造の微細化・低駆動電圧化によって顕在化したMOSFETの閾値のバラつきによる、DRAMのリフレッシュ不良を抑制する。
【解決手段】 DRAMにおいて、セルトランジスタのバックゲートに印加するバックバイアス電位の設定値を記録する第１の手段と、第１の手段に記録された前記バックバイアス電位の設定値に基づいてバックバイアス電位を生成して、生成したバックバイアス電位を前記バックゲートに供給する第２の手段とを有し、セルトランジスタと同一構造で且つ同一工程で同時に製作されたMOSFETの閾値が、セルトランジスタが具備すべき目標値より大きい場合に、前記目標値に対するバックバイアス電位より浅い値が第２の手段に記録されてなる。 （もっと読む）