半導体メモリセルおよびその製造方法
【課題】ストレージキャパシタが選択トランジスタ（ＡＴ）に接続されている半導体メモリセルの集積度を向上させながら、製造コストを低減できる半導体メモリセルおよびその製造方法を提供する。
【解決手段】ストレージキャパシタは、ソース領域Ｓまたはドレイン領域Ｄのための少なくとも１つのコンタクトホールにおいて、コンタクトホールキャパシタＫＫとして形成されている。このような半導体メモリセルは、特にコスト効率よく製造することができ、かつ高集積度を達成できる。
【解決手段】ストレージキャパシタは、ソース領域Ｓまたはドレイン領域Ｄのための少なくとも１つのコンタクトホールにおいて、コンタクトホールキャパシタＫＫとして形成されている。このような半導体メモリセルは、特にコスト効率よく製造することができ、かつ高集積度を達成できる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体メモリセル、特に、コンタクトホールキャパシタを有する半導体メモリセル、および、その製造方法に関するものである。
【背景技術】
【０００２】
将来的に、半導体部品において、大きな高密度メモリーゾーンのための要求が非常に大きくなるであろう。このような埋め込み型メモリーゾーンによって利用可能なチップ表面における全体的な占有度は、現在、既に、トータルのチップ表面の約５０％であり、さらに増大するであろう。
【０００３】
したがって、半導体メモリセルにおいて、高密度が必要とされるのは、メモリーゾーンをできるだけ小さくして、半導体部品の全体的なサイズを低減するためであり、その結果、製造コストも下げることができる。
【０００４】
この理由により、半導体産業は、従来の６トランジスタ半導体メモリセルから離れて、１トランジスタ、２トランジスタ、および、３トランジスタ（１Ｔ、２Ｔ、３Ｔ）半導体メモリセルへ向かう傾向がある。その傾向の結果、漏れ電流を低減できると共に、集積度を高くし、生産の歩留りを向上でき、その上、いわゆるソフトエラーを生じ難くできる。
【０００５】
しかしながら、６トランジスタ半導体メモリセルに比べて、１トランジスタ、２トランジスタ、および、３トランジスタ半導体メモリセルは、電荷を蓄えるための容量またはキャパシタを必要とし、蓄えた電荷を所定の時間間隔でリフレッシュする必要がある。埋め込み型の１Ｔ、２Ｔ、３Ｔの半導体メモリセルのリフレッシュレートは、従来のＤＲＡＭ（dynamic random access memories）よりもかなり高くできるので、小さなストレージキャパシタを使用することが可能となる。
【０００６】
図１ないし図３に、１トランジスタ、２トランジスタ、および、３トランジスタ半導体メモリセルの概略化した等価回路図をそれぞれ示す。ＢＬはビット線を示し、ＷＬはワード線を示し、ＡＴは各選択トランジスタを示し、この各選択トランジスタを介して、ストレージキャパシタＣを駆動することができる。
【０００７】
図２では、２トランジスタ半導体メモリセルに、反転されたワード線ＷＬ／および反転されたビット線ＢＬ／がさらに設けられている。反転されたワード線ＷＬ／および反転されたビット線ＢＬ／は、さらなる別の選択トランジスタＡＴを介してストレージキャパシタＣを駆動する。
【０００８】
図３では、３トランジスタ半導体メモリセルにおけるストレージキャパシタＣは、一方で、書き込みビット線ＢＬWと書き込みワード線ＷＬWと関連付けられた選択トランジスタＡＴとを介して書き込まれ、読み出しワード線ＷＬRと読み出しビット線ＢＬRと別の２つの更なる関連付けられた各選択トランジスタＡＴとを介して読み出される。
【０００９】
このようなＴ１、Ｔ２、Ｔ３半導体メモリセルを製造するために、例えば、いわゆる埋め込み型ＤＲＡＭ半導体メモリセルが使用される。
【００１０】
図４に、深いトレンチキャパシタを有する１トランジスタ半導体メモリセルの概略化した断面図を示す。図４によれば、深いトレンチキャパシタＤＴＣを製造するための深いトレンチが、半導体基板１０に設けられている。キャパシタ誘電体（ＣＤ）は、トレンチ表面上、および、導電性の充填材層上に形成されている。
【００１１】
上記導電性の充填材層は、キャパシタ誘電体の表面上のキャパシタ対向電極ＣＥ１として形成されている。上記導電性の充填材層は、他のキャパシタ電極としての半導体基板１０と共に、深いトレンチキャパシタＤＴＣを形成する。半導体基板１０内にチャネルを規定するためのソース領域Ｓとドレイン領域Ｄとを有する電界効果トランジスタは、選択トランジスタＡＴとして従来は使用されている。
【００１２】
チャネルの表面上に、ゲート誘電体６０が形成されており、ゲート誘電体６０上に、ワード線ＷＬを実質的に形成する制御電極いわゆるゲートＧが形成されている。ソース領域Ｓは、例えばソースコンタクト部ＫＳまたは対応するコンタクトを介して、例えばメタライゼーション層にあるビット線ＢＬに接続されている。同様に、ドレイン領域Ｄは、例えば第１メタライゼーション層Ｍ１と、ドレインコンタクト部ＫＤと、キャパシタコンタクト部ＫＣとを介して、深いトレンチキャパシタＤＴＣつまりそのキャパシタ対向電極ＣＥ１に接続されている。
【００１３】
アクティブエリアＡＡを規定するための、特に、スイッチング素子（例えば、選択トランジスタＡＴ）を絶縁するための半導体回路は、いわゆるトレンチ分離部ＳＴＩをさらに備え、トレンチ分離部ＳＴＩは、例えば、絶縁性の内張り層２０と絶縁性の充填材層３０とを備えている。
【００１４】
深いトレンチキャパシタＤＴＣを使用することによって、非常に小さいスペースが要求されている半導体メモリセルを、例えばＤＲＡＭ半導体メモリセルとして製造することはできるが、深いトレンチキャパシタＤＴＣのための製造プロセスにより、特にコストが極めて高い。
【００１５】
したがって、従来では、現状の１Ｔ、２Ｔ、３Ｔの各半導体メモリセルは、実際上、製造のためのコスト効率がより好適な、いわゆるＭＯＳ／ＭＩＭキャパシタ（ＭＯＳ／ＭＩＭ ｃａｐｓ）により、製造されている。
【００１６】
図５に、このようなＭＯＳキャパシタＭＯＳＣを有する１トランジスタの半導体メモリセルの概略化した断面図を示す。図１に示す部材と同一の部材、または図１に示す部材に相当する部材については、以下において同一の部材番号を付与し、その部材に対する繰り返しの説明を省略している。
【００１７】
したがって、図５では、ストレージキャパシタは、ＭＯＳキャパシタＭＯＳＣによって製造されている。半導体基板１０または半導体基板１０に形成されたドーピング領域は、キャパシタ電極ＣＥ２として使用されている。キャパシタ電極ＣＥ２の表面上に、キャパシタ誘電体ＣＤが、キャパシタ対向電極ＣＥ１と共に形成されている。キャパシタ対向電極ＣＥ１は、キャパシタ誘電体ＣＤ上に、例えば多結晶半導体層として形成されている。
【００１８】
また、キャパシタ対向電極ＣＥ１は、キャパシタコンタクト部ＫＣと、ドレインコンタクト部ＫＤと、好ましくは第１メタライゼーション層Ｍ１とを介して、選択トランジスタＡＴのドレイン領域Ｄに電気的に接続されている。
【発明の概要】
【発明が解決しようとする課題】
【００１９】
このことにより、コストを本質的に下げることができるが、このような半導体メモリセルのために必要なエリアは、大幅に増大している。なぜなら、ＭＯＳまたはＭＩＭキャパシタＭＯＳＣは、半導体基板１０の表面上に基本的に形成されており、したがって、ＭＯＳまたはＭＩＭキャパシタＭＯＳＣの容量は、利用可能な部品表面でのエリア占有に正比例しているからである。
【課題を解決するための手段】
【００２０】
それゆえ、本発明の目的は、集積度を向上させながら、製造コストを低減できる、半導体メモリセルおよびその製造方法を提供することである。
【００２１】
本発明によれば、上記目的は、本願の請求項１の半導体メモリセルの特徴によって達成され、および本願の請求項１０の製造方法の特徴によって達成される。
【００２２】
上記目的は、特に、選択トランジスタのソース領域またはドレイン領域のための、少なくとも一つのコンタクトホール内に、ストレージキャパシタとしてのコンタクトホールキャパシタを用いることによって達成される。選択トランジスタのために、何れの場合も必要とされるコンタクトホール内に上記キャパシタが形成されるので、半導体メモリセルの集積度を、実質的に向上できる。その上、必要とされるコンタクトホールの形成のための製造方法のサブ工程が、コンタクトホールキャパシタを形成するためにも同時に用いることができるので、製造コストも、さらに低減できる。
【００２３】
好ましくは、コンタクトホールキャパシタのための、少なくとも一つのコンタクトホールにおいては、半導体基板上に形成された層間絶縁体内に形成される一方、コンタクトホールに対応する、ソース領域またはドレイン領域の少なくとも一部を露出させる。
【００２４】
キャパシタの対向電極は、上記コンタクトホールの表面上に形成され、上記対向電極は、上記層間絶縁体の表面までには達しないが、上記対向電極における、上記表面に対して下側となる下方ゾーンにて、ソース領域またはドレイン領域と電気的に接続されている。
【００２５】
キャパシタの絶縁体は、上記層間絶縁体の表面に達し、さらに、上記キャパシタの対向電極上に形成され、上記コンタクトホールの上部領域を形成する。最後に、上記コンタクトホールの内部のキャパシタ電極を形成するための導電性の充填材層は、キャパシタ絶縁体の表面上に形成されている。
【００２６】
したがって、コンタクトホールキャパシタは、最小のスペース要求を備え、十分な充電容量を有しており、また、従来の製造方法に対し、単に僅かな変更により製造できるものである。
【００２７】
好ましくは、上記少なくとも一つのコンタクトホールは、円柱状、楕円柱状、角柱状、または、標準的な製造方法において使用可能などのようなマスク形状による形状を備えていてもよい。
【００２８】
上記コンタクトホールキャパシタを接続するために、さらに、キャパシタ接続線を、上記層間絶縁体の上に形成してもよい。そのようなキャパシタ接続線は、従来の金属層の面内に配置されるので、上記キャパシタ接続線の電気抵抗値を最小値に維持できる。
【００２９】
上記キャパシタ接続線は、少なくとも一つの補助接続線を含んでもよい。少なくとも一つの補助接続線は、上記層間絶縁体の上の上記キャパシタ接続線に対し、基本的には直交するように形成される。以上のように、それぞれの容量を、コンタクトホールキャパシタ全体のために、きめ細かく、任意の数値に調整することができる。
【００３０】
特に、複数の各コンタクトホールキャパシタを、選択トランジスタの、それぞれのソース領域またはドレイン領域のために形成してもよい。互いに平行な上記複数の各コンタクトホールキャパシタを互いに一緒に接続するための、少なくとも一つの補助接続線部を設けてもよい。そのようなキャパシタは、例えば、従来から知られている、レーザビームを用いて、所望する容量値に変更、または調整されてもよい。
【００３１】
上記キャパシタ絶縁体には、高い比誘電率を備えた、シリコン酸化物、シリコン窒化物、および／またはいわゆる高ｋ材料が、好ましく使用される。その使用の結果、所望する容量を、さらに増加させることが可能となる。
【００３２】
上記製造方法では、ソース領域およびドレイン領域と共に、ゲート絶縁体および制御電極とを備えた選択トランジスタが、最初に形成される。上記選択トランジスタ上に層間絶縁体が配置される。続いて、ソース領域およびドレイン領域を少なくとも部分的に露出するためのコンタクトホールを、層間絶縁体内に形成する。その後、内張り層を、少なくとも一つのコンタクトホール内に、キャパシタの対向電極として形成する。ただし、上記内張り層は、上記層間絶縁体の表面までには到達しないように形成されている。
【００３３】
次に、さらなる絶縁層を、上記キャパシタの対向電極上に、キャパシタ絶縁体として、上記層間絶縁体の表面に到達するまで形成する。その後、導電性の充填材層を、上記さらなる絶縁層上に、上記コンタクトホールキャパシタのための上記少なくとも一つのコンタクトホール内部にてキャパシタ電極として形成する。続いて、上記キャパシタ電極を接続するために、キャパシタ接続線を、上記層間絶縁体および上記充填材層の上に形成する。
【００３４】
上記製造方法における、従来のコンタクトホールを形成するための各工程を、本発明の製造方法でのコンタクトホールキャパシタを形成するための各工程に共用できるので、本発明の製造方法の製造コストを、極めて低減できる。
【００３５】
特に、コンタクトホールキャパシタのためのコンタクトホールと、残っているソース領域またはドレイン領域のためのコンタクトホールとの双方での、従来からの製造方法により提供されている導電性内張り層の形成方法を、同時に用いることによって、従来のコンタクトホールの製造方法にて使用される何れかの製造方法の各工程または各層の製造方法を、本発明のコンタクトホールキャパシタのキャパシタ対向電極を形成するために使用できることは有利な点である。
【００３６】
その上、上記キャパシタ接続線と共にそれに対応する上記補助接続線部を、上記キャパシタ電極を形成するための導電性の充填材層と共に同時に形成することができる。その結果、上記コンタクトホールキャパシタの製造コストをさらに低減できる。
【００３７】
本発明の他の有利な構成や工程については、さらに他の従属請求項に示されている。
【図面の簡単な説明】
【００３８】
【図１】従来技術の１Ｔ半導体メモリセルの概略化された等価回路図である。
【図２】従来技術の２Ｔ半導体メモリセルの概略化された等価回路図である。
【図３】従来技術の３Ｔ半導体メモリセルの概略化された等価回路図である。
【図４】従来技術の深いトレンチキャパシタを有する１Ｔ半導体メモリセルの概略化された断面図である。
【図５】従来技術のＭＯＳキャパシタを有する１Ｔ半導体メモリセルの概略化された断面図である。
【図６Ａ】本発明の第１実施形態に係る、１Ｔ半導体メモリセルの製造方法における主要な一工程を示す概略化された断面図である。
【図６Ｂ】本発明の第１実施形態に係る、１Ｔ半導体メモリセルの製造方法における主要な他の工程を示す概略化された断面図である。
【図６Ｃ】本発明の第１実施形態に係る、１Ｔ半導体メモリセルの製造方法における主要なさらに他の工程を示す概略化された断面図である。
【図７Ａ】本発明の第２実施形態に係る、１Ｔ半導体メモリセルの製造方法における主要な一工程を示す概略化された断面図である。
【図７Ｂ】本発明の第２実施形態に係る、１Ｔ半導体メモリセルの製造方法における主要な他の工程を示す概略化された断面図である。
【図７Ｃ】本発明の第２実施形態に係る、１Ｔ半導体メモリセルの製造方法における主要なさらに他の工程を示す概略化された断面図である。
【図８】本発明の第３実施形態に係る、１Ｔ半導体メモリセルの概略化された断面図である。
【図９】本発明の図８に示す、各１Ｔ半導体メモリセルの概略化された平面図である。
【図１０】本発明の第４ないし第６の各実施形態に係る、各１Ｔ半導体メモリセルの概略化された平面図である。
【図１１】使用されたキャパシタ誘電体の機能としての全体的な容量と、互いに並列に接続された複数の各コンタクトホールキャパシタとの関係を概略化して示すグラフである。
【発明を実施するための形態】
【００３９】
以下で図を参照して各実施形態により本発明をより詳しく説明する。
【００４０】
図１〜図３は、従来技術の１Ｔ、２Ｔ、３Ｔ半導体メモリセルの概略化された等価回路図である。図４は、従来技術の深いトレンチキャパシタを有する１Ｔ半導体メモリセルの概略化された断面図である。図５は、従来技術のＭＯＳキャパシタを有する１Ｔ半導体メモリセルの概略化された断面図である。
【００４１】
図６Ａ〜図６Ｃは、第１実施形態の本発明の１Ｔ半導体メモリセルの製造における主要な方法の工程を示す概略化された断面図である。図７Ａ〜図７Ｃは、第２実施形態の本発明の１Ｔ半導体メモリセルの製造における主要な方法の工程を示す概略化された断面図である。
【００４２】
図８は、第３実施形態の本発明の１Ｔ半導体メモリセルの概略化された断面図である。図９は、図８の本発明の１Ｔ半導体メモリセルの概略化された平面図である。図１０は、第４ないし第６の各実施形態の本発明の１Ｔ半導体メモリセルの概略化された平面図である。図１１は、キャパシタ誘電体と、並列に接続された複数のコンタクトホールキャパシタとの関数として、全体的な容量を概略化して示す図である。
【００４３】
図６Ａ〜図６Ｃに、本発明の第１実施形態に係る、１Ｔ半導体メモリセルの製造における主要な方法の工程を示す概略化された断面を示す。以下では、図１ないし図５と同じ参照番号の部材は、同一またはそれに相当する部材を示し、それらに関する繰り返しの説明を省略した。
【００４４】
図６Ａによれば、まず、半導体基板１を調製する。半導体基板１としては、Ｓｉ半導体基板を使用することが好ましい。このような調製工程においては、図示されていないが、特に、半導体基板１に、アクティブエリアＡＡを規定するためのトレンチ分離部ＳＴＩを形成してもよい、および／または、トレンチ分離部ＳＴＩに対応する位置にトレンチドーピングを行ってもよい。
【００４５】
続いて、半導体基板１に、半導体メモリセルを選択するための選択トランジスタＡＴを形成する。例えば、半導体基板１の表面上に、ゲート絶縁層２を表面全体に形成し、ゲート絶縁層２の表面全体上に、制御電極層３を形成する。次に、ゲート絶縁層２と制御電極層３とを備えるいわゆるゲートスタックを、例えばリソグラフィー法によってパターン化する。
【００４６】
最後に、ゲートスタックの両側の半導体基板１に、ソース領域Ｓとドレイン領域Ｄとを、自己整合的（セルフアライメント）に、例えばイオン打ち込み法によって形成する。導電性を増大化するために、制御電極層３またはパターン化された制御電極Ｇを任意にサリサイド化（salicided）してもよい。高導電性金属半導体複合体は、堆積された金属層を用いて形成される。このため、制御電極層３は、多結晶半導体材料、特に、ポリシリコンからなることが好ましい。
【００４７】
続いて、半導体基板１、または、ゲートスタック２、Ｇの表面上に、いわゆる、層状の層間誘電体（層間絶縁体）を形成する。層間誘電体の形成としては、ＢＰＳＧ（硼素・リンけい酸ガラス）を表面全体に塗布することが好ましい。このＢＰＳＧ層は、従来の各方法において所定の標準的な厚みを有しているが、この層の厚みは、今後形成されるコンタクトホールキャパシタの容量を既に部分的に決定する。
【００４８】
図６Ｂによれば、コンタクトホールを、層間誘電体４に、ソース領域Ｓとドレイン領域Ｄとのために形成する。コンタクトホールは、ソース領域Ｓとドレイン領域Ｄとを、少なくとも部分的に露出させ、また、半導体基板１の露出場所において開口を形成するものである。以下において、コンタクトホールに関し、本実施形態では、例えばドレイン領域Ｄ上に形成されたコンタクトホールキャパシタＫＫ用の一方のコンタクトホールと、他のソース領域Ｓ上に形成された他方のコンタクトホールとを区別する。当然、コンタクトホールキャパシタを、ソース領域Ｓ用のコンタクトホールに形成してもよい。また、通常のコンタクトホールを、ドレイン領域Ｄのエリアに形成してもよい。
【００４９】
これらの各コンタクトホールは、従来の標準的なプロセス、特に異方性エッチング方法、および、好ましくはいわゆるＲＩＥ法（反応性イオンエッチング法）を用いて同時に形成されることが好ましい。したがって、コンタクトホールキャパシタと残りのソース領域Ｓとのための各コンタクトホールは、特に同時に形成されるが、原則的には、これらの窪みまたはへこみを、方法の異なる工程において、例えば、前後に連続してそれぞれ形成することも可能である。
【００５０】
図９に、このような１Ｔ半導体メモリセルを説明するために概略化した平面図を示す。図１〜図６と同じ部材番号の部材については、同一またはそれに相当する部材を示し、以下では、それらの繰り返しの説明を省いた。
【００５１】
図９によれば、サイズの相異なる各コンタクトホールを、コンタクトホールキャパシタＫＫと、残りのソース領域Ｓとのために、層間誘電体４に形成することが好ましい。このことにより、特に、コンタクトホールキャパシタのキャパシタ容量を増大化すると共に、ソース領域Ｓおよびドレイン領域Ｄのコンタクト抵抗をほぼ同じにすることができる。さらに、この場合、所望のコンタクトホールキャパシタＫＫを形成するために、キャパシタ対向電極ＣＥ１と、キャパシタ誘電体ＣＤと、キャパシタ電極ＣＥ２とによってコンタクトホールを充填することを特に大幅に簡素化される。
【００５２】
再び図６Ｂに戻り、続いて、少なくともコンタクトホールキャパシタＫＫまたはドレイン領域Ｄ用のコンタクトホールの表面上に（すなわち、ドレイン領域Ｄ上の層間誘電体４の表面上と半導体基板１の露出した表面上とに）、導電性の内張り層５を、キャパシタ対向電極ＣＥ１として形成する。この場合、絶縁の理由から、内張り層５がコンタクトホールの上部ゾーンにある層間誘電体４の水平な表面にまで延びない（到達しない）ようにする必要がある。
【００５３】
内張り層５を、残りのソース領域Ｓ用のコンタクトホールの表面上または残りのソース領域Ｓ用のコンタクトホールの半導体基板１の露出された表面上にも同時に形成することが好ましい。なぜなら、このような内張り層は、従来は、基準として、接触ヴィアまたはコンタクト素子を作製するための製造方法において提供されるからである。これにより、内張り層５に対応する層を、ウエハー表面上の表面全体に形成し、コンタクトホールの上部ゾーンにおいて所望の空間を形成するために、層間誘電体４の水平な表面からの、上記層に対する異方性エッチバックを好ましくは遂行して、上記内張り層５を形成する。
【００５４】
例えば、約１０ｎｍの厚みのＴｉＮ層を、均一に、すなわち、一定の層厚で堆積し、ＲＩＥエッチング方法によってエッチバックする。その結果、コンタクトホールの上部ゾーンに上記エッチバックが生じる。
【００５５】
上記製造方法では、コンタクトホールの下部または底部ゾーンにおいて内張り層５が等方性エッチングされる可能性があるが、半導体基板１またはソース領域Ｓおよびドレイン領域Ｄが露出されたとしても、このことは不利なことではない。続いて、この導電性の内張り層５によって、コンタクトホールキャパシタ用のキャパシタ対向電極ＣＥ１を形成する。一方、内張り層５は、従来の残りのソース領域Ｓ用のコンタクトホールにおいて、基本的には堆積プロセスを改善し、導電性を改善するために形成される。
【００５６】
続いて、図６Ｂによれば、残りのソース領域Ｓのためのコンタクトホールを、第１マスク層または第１マスクＭＸ１（必須でない）によって、マスク（覆い）または充填し、さらなる誘電層７を、好ましくは表面全体に堆積する。さらなる誘電層７として、例えば、３〜１５ｎｍの厚みを有し、好ましくは、高い比誘電率を有するいわゆる高ｋ誘電体である、酸化物および／または窒化物の層を使用する。
【００５７】
図６Ｃによれば、続いて、例えば層間誘電体４の表面までの平坦化を行い、第１マスクＭＸ１を、残りのソース領域Ｓ用のコンタクトホールから除去または剥離する。キャパシタ誘電体ＣＤは、層間誘電体４の水平な表面までに達していることから、内張り層５つまりキャパシタ対向電極ＣＥ１をコンタクトホールの上部ゾーンにおいて確実に絶縁している。よって、キャパシタ誘電体ＣＤは、コンタクトホールキャパシタまたはドレイン領域Ｄのためのコンタクトホールのエリア内にて得られる。
【００５８】
図６Ｃによれば、続いて、導電性の充填材層８を、層間誘電体４の表面上とコンタクトホールの中とに堆積してもよい。その場合、コンタクトホールは完全に充填される。充填材層８として、コンタクトホールの製造方法において従来使用されているタングステン層を表面全体に堆積することが好ましい。
【００５９】
続いて、導電性の充填材層８を、フォトリソグラフィーでパターニングする。その結果、ソース領域Ｓに接続されたビット線ＢＬと、それに対応したキャパシタ接続線Ｖｓｓを有するコンタクトホール内部におけるキャパシタ電極ＣＥ２とを１つの製造工程で形成することができる。
【００６０】
しかしながら、パターニングの代わりに、層間誘電体４の表面に到達するまでさらに平坦化することも原則的には可能である。ビット線ＢＬと、キャパシタ電極ＣＥを接続するためのキャパシタ接続線とは、従来の方法にて後続のメタライゼーション工程において形成される。
【００６１】
図７Ａないし図７Ｃに、本発明の第２実施形態に係る、１トランジスタ半導体メモリセルの製造方法における主要な各工程を説明するために、さらなる概略化した各断面図を示す。図１ないし図６と同じ部材番号の部材は、同一またはそれに相当する部材を示し、以下では繰り返しの説明を省いた。図７Ａに、例えば、第１実施形態の代替として図６Ａによる調製工程の後の断面図を示す。
【００６２】
本第２実施形態では、第１実施形態と同様に、コンタクトホールと内張り層５とをまず形成する。続いて、将来的なコンタクトホールキャパシタ用のコンタクトホールを、第１マスクＭＸ１０（必須でない）によって被覆または充填する。続いて、残りのソース領域Ｓ用のコンタクトホールを、導電性の第２充填材層６（例えば、タングステン）によって充填することにより、ソース領域Ｓのためのコンタクト素子を完成させる。例えば、第２充填材層を同じく表面全体に堆積し、続いて平坦化してもよい。
【００６３】
平坦化の後、コンタクトホールキャパシタのためのコンタクトホールに残っている第１マスクＭＸ１０の一部も、除去または剥離し、層間誘電体４の表面上に、第２マスク層ＭＸ２０を形成する。その結果、コンタクトホールキャパシタまたはドレイン領域Ｄのためのコンタクトホールのゾーンのみが露出されたまま残る。続いて、同じく、最終的にキャパシタ誘電体ＣＤとなる誘電層７と、導電性の第１充填材層８（例えばＷ）とを表面全体に堆積する。このようなものの断面図を図７Ｂに示す。
【００６４】
図７Ｃに示す工程および中間物において、同じく、層間誘電体４の表面まで平坦化を任意に行ってもよい。続いて、ビット線ＢＬとキャパシタ接続線Ｖｓｓとを、導電性の第１充填材層８すなわちキャパシタ電極と、導電性の第２充填材層６との表面上にそれぞれ形成する。
【００６５】
しかしながら、コンタクトホールキャパシタ用のコンタクトホールにキャパシタ電極ＣＥ２を製造するために、キャパシタ接続線Ｖｓｓを、導電性の第１充填材層８と一体的に形成することが好ましい。ビット線ＢＬを、後続の方法の工程において形成する。ビット線ＢＬは、さらに、キャパシタ接続線Ｖｓｓおよびキャパシタ電極ＣＥ２またはコンタクトホールのための充填材層と同時に形成されてもよく、その場合は、ビット線ＢＬ用の窪みを、例えば第２マスク層ＭＸ２０の対応する位置に、ダマシン法と同様に形成する必要もある。
【００６６】
図８に、本発明の第３実施形態に係る、１トランジスタ半導体メモリセルを説明するための概略化した断面図を示す。図１ないし図７と同じ部材番号の部材は、同一の部材またはそれに相当する部材を示し、以下では、それらに関する繰り返しの説明を省いた。
【００６７】
図８によれば、層間誘電体４は、さらに、連続した多層構造を備えていてもよく、ＳｉＮ層４ＡおよびＢＰＳＧ層４Ｂを連続して有する多層構造が特に使用される。この場合、ＳｉＮ層４Ａは、パッシベーション層として使用されており、半導体基板１の表面上と、ゲート絶縁層２および制御電極Ｇからなるパターン化されたゲートスタックとの表面上に直接的（当接して）設けられている。従来のコンタクトの製造方法で知られている材料を、同じく、内張り層５またはキャパシタ対向電極ＣＥ１のために使用する。約１０ｎｍの厚みのＴｉＮ層が特に使用される。
【００６８】
本発明の製造プロセスにて新しく導入されるキャパシタ誘電体ＣＤ、または、さらなる誘電層７のために、酸化シリコン、窒化シリコン、または、高い比誘電率を有するいわゆる高ｋ誘電体を使用することが好ましい。また、この誘電層７の厚みは、３ｎｍ〜１５ｎｍであり、その結果、上記厚みにより、容量を調整することができる。
【００６９】
従来のコンタクト方法で知られており、多くの場合非常に深いコンタクトホールを最適に充填することのできるタングステンプラグを、各充填材層６、８として、コンタクトホールに使用することが好ましい。各充填材層６、８が一体的に作製されない場合は、ビット線ＢＬおよびキャパシタ接続線Ｖｓｓを、第１メタライゼーション層においてパターン化して、各Ａｌ層により形成することが好ましい。さらに、同様に、Ｃｕ層または他の高導電性金属層を、例えば、ダマシン方法により、第１メタライゼーション層またはより上層でのメタライゼーション層にて形成することもできる。
【００７０】
図９に、第１ないし第３の各実施形態に係る、１Ｔ半導体メモリセルの概略化した平面図を示す。図１ないし図８と同じ部材番号の部材については、同一の部材またはそれに相当する部材を示し、それに関する繰り返しの説明を以下では省略されている。
【００７１】
図９によれば、コンタクトホールは、その平面図（半導体基板１の表面方向に沿った断面）において楕円形を有している。しかしながら、これらのコンタクトホールは、楕円形に制限されず、同様に、円形、長方形、または、他の形であってもよい。特に、本実施形態では、コンタクトホールの形状としては、正方形または台形が想定される。
【００７２】
図１０に、本発明の第４ないし第６の各実施形態に係る、１トランジスタ半導体メモリセルを説明するための概略化した、さらなる平面図を示す。図１ないし図９と同じ部材番号の部材は、同一の部材またはそれに相当する部材を示し、それらに関する繰り返しの説明を以下では省略されている。
【００７３】
図１０によれば、特に、キャパシタ容量を自由に選択して調節するためのコンタクトホールが大幅に拡大化されていてもよい。半導体基板１におけるドレイン領域Ｄは、このドーピングされているドレイン領域Ｄを補助ドレイン領域ＨＤによって大幅に拡大化されたものとなっている。補助ドレイン領域ＨＤは、その長手方向がワード線ＷＬの長手方向に対して例えば直交するように配置されている。同様に、上記層間誘電体４上に、補助接続線部ＨＶｓｓが形成されていてもよい。補助接続線部ＨＶｓｓにより、コンタクトホールにおける充填材層８の充分なコンタクトを行える。電極ゾーンが拡大化されることにより、キャパシタ容量が増大する。このような構成や方法により、例えばリフレッシュサイクルを、実質的に延長することができる。
【００７４】
図１０は、さらに、２つまたは３つの各コンタクトホールキャパシタＫＫ１・ＫＫ２・ＫＫ３を有する１トランジスタ半導体メモリセルを表している。各コンタクトホールキャパシタＫＫ１・ＫＫ２・ＫＫ３は、同じく、拡大化された補助ドレイン領域ＨＤ上に配置され、同じく、上記層間誘電体４上の補助接続線部ＨＶｓｓに対して相互に並行に接続されている。
【００７５】
キャパシタ接続線Ｖｓｓに対してほぼ直交して、または、ワード線ＷＬおよびビット線ＢＬに対して直交するように形成された補助接続線部ＨＶｓｓにより、３つの各コンタクトホールキャパシタＫＫ１〜ＫＫ３は、そのそれぞれの容量が互いに並列に接続されていてもよい。その結果、対応する１トランジスタ半導体メモリセルに対する全体的な容量は、各コンタクトホールキャパシタＫＫ１〜ＫＫ３に対応して増大化される。
【００７６】
コンタクトホールキャパシタを所定の容量値となるようにモジュール式に連結できるモジュール式の半導体メモリセルは、さらに、上記容量値を、従来から知られている、例えば、レーザートリミングによって、順次、補正することができるという利点を有している。このためには、不必要なコンタクトホールキャパシタを、補助接続線部を介した分離または断線により除去することだけが必要となる。
【００７７】
一方、原理的には、異なった容量値または異なった形状に成形された各コンタクトホールキャパシタが、上記の方法で相互接続されてもよい。その結果、モジュール式の容量値を各回路要求に対して細かく適合することができる。
【００７８】
図１１に、使用されたキャパシタ誘電体として機能するコンタクトホールキャパシタの総容量値と、図１０に示されているような互いに並列に接続された各サブキャパシタの数との間の依存性を示す概略化されたグラフを示す。
【００７９】
したがって、キャパシタ誘電体として約５ｎｍの厚さの窒化物層を有する拡大化されたコンタクトホールキャパシタに対してさえ、非常に高い容量値が得られる。さらに、互いに並列に接続された各キャパシタの数に対する全体的な容量値の予測される依存性を確認することができた。
【００８０】
以上では、本発明を、シリコン半導体基板に形成された１トランジスタ半導体メモリセルに関連して説明してきた。しかしながら、本発明は、上記説明に制限されず、図２および図３に記載の２トランジスタおよび３トランジスタ半導体メモリセル、および、代替の半導体材料を権利範囲としてカバーしている。さらに、コンタクトホールキャパシタは、ソース領域Ｓ用のコンタクトホールに形成されてもよい。コンタクトホールは基本的には楕円形を有しているが、代替のコンタクトホール形状を同様に使用してもよい。コンタクトホールキャパシタのために特に使用された材料の代わりに、さらに、充分に高いキャパシタ容量を許容する代替材料を使用することもできる。
【技術分野】
【０００１】
本発明は、半導体メモリセル、特に、コンタクトホールキャパシタを有する半導体メモリセル、および、その製造方法に関するものである。
【背景技術】
【０００２】
将来的に、半導体部品において、大きな高密度メモリーゾーンのための要求が非常に大きくなるであろう。このような埋め込み型メモリーゾーンによって利用可能なチップ表面における全体的な占有度は、現在、既に、トータルのチップ表面の約５０％であり、さらに増大するであろう。
【０００３】
したがって、半導体メモリセルにおいて、高密度が必要とされるのは、メモリーゾーンをできるだけ小さくして、半導体部品の全体的なサイズを低減するためであり、その結果、製造コストも下げることができる。
【０００４】
この理由により、半導体産業は、従来の６トランジスタ半導体メモリセルから離れて、１トランジスタ、２トランジスタ、および、３トランジスタ（１Ｔ、２Ｔ、３Ｔ）半導体メモリセルへ向かう傾向がある。その傾向の結果、漏れ電流を低減できると共に、集積度を高くし、生産の歩留りを向上でき、その上、いわゆるソフトエラーを生じ難くできる。
【０００５】
しかしながら、６トランジスタ半導体メモリセルに比べて、１トランジスタ、２トランジスタ、および、３トランジスタ半導体メモリセルは、電荷を蓄えるための容量またはキャパシタを必要とし、蓄えた電荷を所定の時間間隔でリフレッシュする必要がある。埋め込み型の１Ｔ、２Ｔ、３Ｔの半導体メモリセルのリフレッシュレートは、従来のＤＲＡＭ（dynamic random access memories）よりもかなり高くできるので、小さなストレージキャパシタを使用することが可能となる。
【０００６】
図１ないし図３に、１トランジスタ、２トランジスタ、および、３トランジスタ半導体メモリセルの概略化した等価回路図をそれぞれ示す。ＢＬはビット線を示し、ＷＬはワード線を示し、ＡＴは各選択トランジスタを示し、この各選択トランジスタを介して、ストレージキャパシタＣを駆動することができる。
【０００７】
図２では、２トランジスタ半導体メモリセルに、反転されたワード線ＷＬ／および反転されたビット線ＢＬ／がさらに設けられている。反転されたワード線ＷＬ／および反転されたビット線ＢＬ／は、さらなる別の選択トランジスタＡＴを介してストレージキャパシタＣを駆動する。
【０００８】
図３では、３トランジスタ半導体メモリセルにおけるストレージキャパシタＣは、一方で、書き込みビット線ＢＬWと書き込みワード線ＷＬWと関連付けられた選択トランジスタＡＴとを介して書き込まれ、読み出しワード線ＷＬRと読み出しビット線ＢＬRと別の２つの更なる関連付けられた各選択トランジスタＡＴとを介して読み出される。
【０００９】
このようなＴ１、Ｔ２、Ｔ３半導体メモリセルを製造するために、例えば、いわゆる埋め込み型ＤＲＡＭ半導体メモリセルが使用される。
【００１０】
図４に、深いトレンチキャパシタを有する１トランジスタ半導体メモリセルの概略化した断面図を示す。図４によれば、深いトレンチキャパシタＤＴＣを製造するための深いトレンチが、半導体基板１０に設けられている。キャパシタ誘電体（ＣＤ）は、トレンチ表面上、および、導電性の充填材層上に形成されている。
【００１１】
上記導電性の充填材層は、キャパシタ誘電体の表面上のキャパシタ対向電極ＣＥ１として形成されている。上記導電性の充填材層は、他のキャパシタ電極としての半導体基板１０と共に、深いトレンチキャパシタＤＴＣを形成する。半導体基板１０内にチャネルを規定するためのソース領域Ｓとドレイン領域Ｄとを有する電界効果トランジスタは、選択トランジスタＡＴとして従来は使用されている。
【００１２】
チャネルの表面上に、ゲート誘電体６０が形成されており、ゲート誘電体６０上に、ワード線ＷＬを実質的に形成する制御電極いわゆるゲートＧが形成されている。ソース領域Ｓは、例えばソースコンタクト部ＫＳまたは対応するコンタクトを介して、例えばメタライゼーション層にあるビット線ＢＬに接続されている。同様に、ドレイン領域Ｄは、例えば第１メタライゼーション層Ｍ１と、ドレインコンタクト部ＫＤと、キャパシタコンタクト部ＫＣとを介して、深いトレンチキャパシタＤＴＣつまりそのキャパシタ対向電極ＣＥ１に接続されている。
【００１３】
アクティブエリアＡＡを規定するための、特に、スイッチング素子（例えば、選択トランジスタＡＴ）を絶縁するための半導体回路は、いわゆるトレンチ分離部ＳＴＩをさらに備え、トレンチ分離部ＳＴＩは、例えば、絶縁性の内張り層２０と絶縁性の充填材層３０とを備えている。
【００１４】
深いトレンチキャパシタＤＴＣを使用することによって、非常に小さいスペースが要求されている半導体メモリセルを、例えばＤＲＡＭ半導体メモリセルとして製造することはできるが、深いトレンチキャパシタＤＴＣのための製造プロセスにより、特にコストが極めて高い。
【００１５】
したがって、従来では、現状の１Ｔ、２Ｔ、３Ｔの各半導体メモリセルは、実際上、製造のためのコスト効率がより好適な、いわゆるＭＯＳ／ＭＩＭキャパシタ（ＭＯＳ／ＭＩＭ ｃａｐｓ）により、製造されている。
【００１６】
図５に、このようなＭＯＳキャパシタＭＯＳＣを有する１トランジスタの半導体メモリセルの概略化した断面図を示す。図１に示す部材と同一の部材、または図１に示す部材に相当する部材については、以下において同一の部材番号を付与し、その部材に対する繰り返しの説明を省略している。
【００１７】
したがって、図５では、ストレージキャパシタは、ＭＯＳキャパシタＭＯＳＣによって製造されている。半導体基板１０または半導体基板１０に形成されたドーピング領域は、キャパシタ電極ＣＥ２として使用されている。キャパシタ電極ＣＥ２の表面上に、キャパシタ誘電体ＣＤが、キャパシタ対向電極ＣＥ１と共に形成されている。キャパシタ対向電極ＣＥ１は、キャパシタ誘電体ＣＤ上に、例えば多結晶半導体層として形成されている。
【００１８】
また、キャパシタ対向電極ＣＥ１は、キャパシタコンタクト部ＫＣと、ドレインコンタクト部ＫＤと、好ましくは第１メタライゼーション層Ｍ１とを介して、選択トランジスタＡＴのドレイン領域Ｄに電気的に接続されている。
【発明の概要】
【発明が解決しようとする課題】
【００１９】
このことにより、コストを本質的に下げることができるが、このような半導体メモリセルのために必要なエリアは、大幅に増大している。なぜなら、ＭＯＳまたはＭＩＭキャパシタＭＯＳＣは、半導体基板１０の表面上に基本的に形成されており、したがって、ＭＯＳまたはＭＩＭキャパシタＭＯＳＣの容量は、利用可能な部品表面でのエリア占有に正比例しているからである。
【課題を解決するための手段】
【００２０】
それゆえ、本発明の目的は、集積度を向上させながら、製造コストを低減できる、半導体メモリセルおよびその製造方法を提供することである。
【００２１】
本発明によれば、上記目的は、本願の請求項１の半導体メモリセルの特徴によって達成され、および本願の請求項１０の製造方法の特徴によって達成される。
【００２２】
上記目的は、特に、選択トランジスタのソース領域またはドレイン領域のための、少なくとも一つのコンタクトホール内に、ストレージキャパシタとしてのコンタクトホールキャパシタを用いることによって達成される。選択トランジスタのために、何れの場合も必要とされるコンタクトホール内に上記キャパシタが形成されるので、半導体メモリセルの集積度を、実質的に向上できる。その上、必要とされるコンタクトホールの形成のための製造方法のサブ工程が、コンタクトホールキャパシタを形成するためにも同時に用いることができるので、製造コストも、さらに低減できる。
【００２３】
好ましくは、コンタクトホールキャパシタのための、少なくとも一つのコンタクトホールにおいては、半導体基板上に形成された層間絶縁体内に形成される一方、コンタクトホールに対応する、ソース領域またはドレイン領域の少なくとも一部を露出させる。
【００２４】
キャパシタの対向電極は、上記コンタクトホールの表面上に形成され、上記対向電極は、上記層間絶縁体の表面までには達しないが、上記対向電極における、上記表面に対して下側となる下方ゾーンにて、ソース領域またはドレイン領域と電気的に接続されている。
【００２５】
キャパシタの絶縁体は、上記層間絶縁体の表面に達し、さらに、上記キャパシタの対向電極上に形成され、上記コンタクトホールの上部領域を形成する。最後に、上記コンタクトホールの内部のキャパシタ電極を形成するための導電性の充填材層は、キャパシタ絶縁体の表面上に形成されている。
【００２６】
したがって、コンタクトホールキャパシタは、最小のスペース要求を備え、十分な充電容量を有しており、また、従来の製造方法に対し、単に僅かな変更により製造できるものである。
【００２７】
好ましくは、上記少なくとも一つのコンタクトホールは、円柱状、楕円柱状、角柱状、または、標準的な製造方法において使用可能などのようなマスク形状による形状を備えていてもよい。
【００２８】
上記コンタクトホールキャパシタを接続するために、さらに、キャパシタ接続線を、上記層間絶縁体の上に形成してもよい。そのようなキャパシタ接続線は、従来の金属層の面内に配置されるので、上記キャパシタ接続線の電気抵抗値を最小値に維持できる。
【００２９】
上記キャパシタ接続線は、少なくとも一つの補助接続線を含んでもよい。少なくとも一つの補助接続線は、上記層間絶縁体の上の上記キャパシタ接続線に対し、基本的には直交するように形成される。以上のように、それぞれの容量を、コンタクトホールキャパシタ全体のために、きめ細かく、任意の数値に調整することができる。
【００３０】
特に、複数の各コンタクトホールキャパシタを、選択トランジスタの、それぞれのソース領域またはドレイン領域のために形成してもよい。互いに平行な上記複数の各コンタクトホールキャパシタを互いに一緒に接続するための、少なくとも一つの補助接続線部を設けてもよい。そのようなキャパシタは、例えば、従来から知られている、レーザビームを用いて、所望する容量値に変更、または調整されてもよい。
【００３１】
上記キャパシタ絶縁体には、高い比誘電率を備えた、シリコン酸化物、シリコン窒化物、および／またはいわゆる高ｋ材料が、好ましく使用される。その使用の結果、所望する容量を、さらに増加させることが可能となる。
【００３２】
上記製造方法では、ソース領域およびドレイン領域と共に、ゲート絶縁体および制御電極とを備えた選択トランジスタが、最初に形成される。上記選択トランジスタ上に層間絶縁体が配置される。続いて、ソース領域およびドレイン領域を少なくとも部分的に露出するためのコンタクトホールを、層間絶縁体内に形成する。その後、内張り層を、少なくとも一つのコンタクトホール内に、キャパシタの対向電極として形成する。ただし、上記内張り層は、上記層間絶縁体の表面までには到達しないように形成されている。
【００３３】
次に、さらなる絶縁層を、上記キャパシタの対向電極上に、キャパシタ絶縁体として、上記層間絶縁体の表面に到達するまで形成する。その後、導電性の充填材層を、上記さらなる絶縁層上に、上記コンタクトホールキャパシタのための上記少なくとも一つのコンタクトホール内部にてキャパシタ電極として形成する。続いて、上記キャパシタ電極を接続するために、キャパシタ接続線を、上記層間絶縁体および上記充填材層の上に形成する。
【００３４】
上記製造方法における、従来のコンタクトホールを形成するための各工程を、本発明の製造方法でのコンタクトホールキャパシタを形成するための各工程に共用できるので、本発明の製造方法の製造コストを、極めて低減できる。
【００３５】
特に、コンタクトホールキャパシタのためのコンタクトホールと、残っているソース領域またはドレイン領域のためのコンタクトホールとの双方での、従来からの製造方法により提供されている導電性内張り層の形成方法を、同時に用いることによって、従来のコンタクトホールの製造方法にて使用される何れかの製造方法の各工程または各層の製造方法を、本発明のコンタクトホールキャパシタのキャパシタ対向電極を形成するために使用できることは有利な点である。
【００３６】
その上、上記キャパシタ接続線と共にそれに対応する上記補助接続線部を、上記キャパシタ電極を形成するための導電性の充填材層と共に同時に形成することができる。その結果、上記コンタクトホールキャパシタの製造コストをさらに低減できる。
【００３７】
本発明の他の有利な構成や工程については、さらに他の従属請求項に示されている。
【図面の簡単な説明】
【００３８】
【図１】従来技術の１Ｔ半導体メモリセルの概略化された等価回路図である。
【図２】従来技術の２Ｔ半導体メモリセルの概略化された等価回路図である。
【図３】従来技術の３Ｔ半導体メモリセルの概略化された等価回路図である。
【図４】従来技術の深いトレンチキャパシタを有する１Ｔ半導体メモリセルの概略化された断面図である。
【図５】従来技術のＭＯＳキャパシタを有する１Ｔ半導体メモリセルの概略化された断面図である。
【図６Ａ】本発明の第１実施形態に係る、１Ｔ半導体メモリセルの製造方法における主要な一工程を示す概略化された断面図である。
【図６Ｂ】本発明の第１実施形態に係る、１Ｔ半導体メモリセルの製造方法における主要な他の工程を示す概略化された断面図である。
【図６Ｃ】本発明の第１実施形態に係る、１Ｔ半導体メモリセルの製造方法における主要なさらに他の工程を示す概略化された断面図である。
【図７Ａ】本発明の第２実施形態に係る、１Ｔ半導体メモリセルの製造方法における主要な一工程を示す概略化された断面図である。
【図７Ｂ】本発明の第２実施形態に係る、１Ｔ半導体メモリセルの製造方法における主要な他の工程を示す概略化された断面図である。
【図７Ｃ】本発明の第２実施形態に係る、１Ｔ半導体メモリセルの製造方法における主要なさらに他の工程を示す概略化された断面図である。
【図８】本発明の第３実施形態に係る、１Ｔ半導体メモリセルの概略化された断面図である。
【図９】本発明の図８に示す、各１Ｔ半導体メモリセルの概略化された平面図である。
【図１０】本発明の第４ないし第６の各実施形態に係る、各１Ｔ半導体メモリセルの概略化された平面図である。
【図１１】使用されたキャパシタ誘電体の機能としての全体的な容量と、互いに並列に接続された複数の各コンタクトホールキャパシタとの関係を概略化して示すグラフである。
【発明を実施するための形態】
【００３９】
以下で図を参照して各実施形態により本発明をより詳しく説明する。
【００４０】
図１〜図３は、従来技術の１Ｔ、２Ｔ、３Ｔ半導体メモリセルの概略化された等価回路図である。図４は、従来技術の深いトレンチキャパシタを有する１Ｔ半導体メモリセルの概略化された断面図である。図５は、従来技術のＭＯＳキャパシタを有する１Ｔ半導体メモリセルの概略化された断面図である。
【００４１】
図６Ａ〜図６Ｃは、第１実施形態の本発明の１Ｔ半導体メモリセルの製造における主要な方法の工程を示す概略化された断面図である。図７Ａ〜図７Ｃは、第２実施形態の本発明の１Ｔ半導体メモリセルの製造における主要な方法の工程を示す概略化された断面図である。
【００４２】
図８は、第３実施形態の本発明の１Ｔ半導体メモリセルの概略化された断面図である。図９は、図８の本発明の１Ｔ半導体メモリセルの概略化された平面図である。図１０は、第４ないし第６の各実施形態の本発明の１Ｔ半導体メモリセルの概略化された平面図である。図１１は、キャパシタ誘電体と、並列に接続された複数のコンタクトホールキャパシタとの関数として、全体的な容量を概略化して示す図である。
【００４３】
図６Ａ〜図６Ｃに、本発明の第１実施形態に係る、１Ｔ半導体メモリセルの製造における主要な方法の工程を示す概略化された断面を示す。以下では、図１ないし図５と同じ参照番号の部材は、同一またはそれに相当する部材を示し、それらに関する繰り返しの説明を省略した。
【００４４】
図６Ａによれば、まず、半導体基板１を調製する。半導体基板１としては、Ｓｉ半導体基板を使用することが好ましい。このような調製工程においては、図示されていないが、特に、半導体基板１に、アクティブエリアＡＡを規定するためのトレンチ分離部ＳＴＩを形成してもよい、および／または、トレンチ分離部ＳＴＩに対応する位置にトレンチドーピングを行ってもよい。
【００４５】
続いて、半導体基板１に、半導体メモリセルを選択するための選択トランジスタＡＴを形成する。例えば、半導体基板１の表面上に、ゲート絶縁層２を表面全体に形成し、ゲート絶縁層２の表面全体上に、制御電極層３を形成する。次に、ゲート絶縁層２と制御電極層３とを備えるいわゆるゲートスタックを、例えばリソグラフィー法によってパターン化する。
【００４６】
最後に、ゲートスタックの両側の半導体基板１に、ソース領域Ｓとドレイン領域Ｄとを、自己整合的（セルフアライメント）に、例えばイオン打ち込み法によって形成する。導電性を増大化するために、制御電極層３またはパターン化された制御電極Ｇを任意にサリサイド化（salicided）してもよい。高導電性金属半導体複合体は、堆積された金属層を用いて形成される。このため、制御電極層３は、多結晶半導体材料、特に、ポリシリコンからなることが好ましい。
【００４７】
続いて、半導体基板１、または、ゲートスタック２、Ｇの表面上に、いわゆる、層状の層間誘電体（層間絶縁体）を形成する。層間誘電体の形成としては、ＢＰＳＧ（硼素・リンけい酸ガラス）を表面全体に塗布することが好ましい。このＢＰＳＧ層は、従来の各方法において所定の標準的な厚みを有しているが、この層の厚みは、今後形成されるコンタクトホールキャパシタの容量を既に部分的に決定する。
【００４８】
図６Ｂによれば、コンタクトホールを、層間誘電体４に、ソース領域Ｓとドレイン領域Ｄとのために形成する。コンタクトホールは、ソース領域Ｓとドレイン領域Ｄとを、少なくとも部分的に露出させ、また、半導体基板１の露出場所において開口を形成するものである。以下において、コンタクトホールに関し、本実施形態では、例えばドレイン領域Ｄ上に形成されたコンタクトホールキャパシタＫＫ用の一方のコンタクトホールと、他のソース領域Ｓ上に形成された他方のコンタクトホールとを区別する。当然、コンタクトホールキャパシタを、ソース領域Ｓ用のコンタクトホールに形成してもよい。また、通常のコンタクトホールを、ドレイン領域Ｄのエリアに形成してもよい。
【００４９】
これらの各コンタクトホールは、従来の標準的なプロセス、特に異方性エッチング方法、および、好ましくはいわゆるＲＩＥ法（反応性イオンエッチング法）を用いて同時に形成されることが好ましい。したがって、コンタクトホールキャパシタと残りのソース領域Ｓとのための各コンタクトホールは、特に同時に形成されるが、原則的には、これらの窪みまたはへこみを、方法の異なる工程において、例えば、前後に連続してそれぞれ形成することも可能である。
【００５０】
図９に、このような１Ｔ半導体メモリセルを説明するために概略化した平面図を示す。図１〜図６と同じ部材番号の部材については、同一またはそれに相当する部材を示し、以下では、それらの繰り返しの説明を省いた。
【００５１】
図９によれば、サイズの相異なる各コンタクトホールを、コンタクトホールキャパシタＫＫと、残りのソース領域Ｓとのために、層間誘電体４に形成することが好ましい。このことにより、特に、コンタクトホールキャパシタのキャパシタ容量を増大化すると共に、ソース領域Ｓおよびドレイン領域Ｄのコンタクト抵抗をほぼ同じにすることができる。さらに、この場合、所望のコンタクトホールキャパシタＫＫを形成するために、キャパシタ対向電極ＣＥ１と、キャパシタ誘電体ＣＤと、キャパシタ電極ＣＥ２とによってコンタクトホールを充填することを特に大幅に簡素化される。
【００５２】
再び図６Ｂに戻り、続いて、少なくともコンタクトホールキャパシタＫＫまたはドレイン領域Ｄ用のコンタクトホールの表面上に（すなわち、ドレイン領域Ｄ上の層間誘電体４の表面上と半導体基板１の露出した表面上とに）、導電性の内張り層５を、キャパシタ対向電極ＣＥ１として形成する。この場合、絶縁の理由から、内張り層５がコンタクトホールの上部ゾーンにある層間誘電体４の水平な表面にまで延びない（到達しない）ようにする必要がある。
【００５３】
内張り層５を、残りのソース領域Ｓ用のコンタクトホールの表面上または残りのソース領域Ｓ用のコンタクトホールの半導体基板１の露出された表面上にも同時に形成することが好ましい。なぜなら、このような内張り層は、従来は、基準として、接触ヴィアまたはコンタクト素子を作製するための製造方法において提供されるからである。これにより、内張り層５に対応する層を、ウエハー表面上の表面全体に形成し、コンタクトホールの上部ゾーンにおいて所望の空間を形成するために、層間誘電体４の水平な表面からの、上記層に対する異方性エッチバックを好ましくは遂行して、上記内張り層５を形成する。
【００５４】
例えば、約１０ｎｍの厚みのＴｉＮ層を、均一に、すなわち、一定の層厚で堆積し、ＲＩＥエッチング方法によってエッチバックする。その結果、コンタクトホールの上部ゾーンに上記エッチバックが生じる。
【００５５】
上記製造方法では、コンタクトホールの下部または底部ゾーンにおいて内張り層５が等方性エッチングされる可能性があるが、半導体基板１またはソース領域Ｓおよびドレイン領域Ｄが露出されたとしても、このことは不利なことではない。続いて、この導電性の内張り層５によって、コンタクトホールキャパシタ用のキャパシタ対向電極ＣＥ１を形成する。一方、内張り層５は、従来の残りのソース領域Ｓ用のコンタクトホールにおいて、基本的には堆積プロセスを改善し、導電性を改善するために形成される。
【００５６】
続いて、図６Ｂによれば、残りのソース領域Ｓのためのコンタクトホールを、第１マスク層または第１マスクＭＸ１（必須でない）によって、マスク（覆い）または充填し、さらなる誘電層７を、好ましくは表面全体に堆積する。さらなる誘電層７として、例えば、３〜１５ｎｍの厚みを有し、好ましくは、高い比誘電率を有するいわゆる高ｋ誘電体である、酸化物および／または窒化物の層を使用する。
【００５７】
図６Ｃによれば、続いて、例えば層間誘電体４の表面までの平坦化を行い、第１マスクＭＸ１を、残りのソース領域Ｓ用のコンタクトホールから除去または剥離する。キャパシタ誘電体ＣＤは、層間誘電体４の水平な表面までに達していることから、内張り層５つまりキャパシタ対向電極ＣＥ１をコンタクトホールの上部ゾーンにおいて確実に絶縁している。よって、キャパシタ誘電体ＣＤは、コンタクトホールキャパシタまたはドレイン領域Ｄのためのコンタクトホールのエリア内にて得られる。
【００５８】
図６Ｃによれば、続いて、導電性の充填材層８を、層間誘電体４の表面上とコンタクトホールの中とに堆積してもよい。その場合、コンタクトホールは完全に充填される。充填材層８として、コンタクトホールの製造方法において従来使用されているタングステン層を表面全体に堆積することが好ましい。
【００５９】
続いて、導電性の充填材層８を、フォトリソグラフィーでパターニングする。その結果、ソース領域Ｓに接続されたビット線ＢＬと、それに対応したキャパシタ接続線Ｖｓｓを有するコンタクトホール内部におけるキャパシタ電極ＣＥ２とを１つの製造工程で形成することができる。
【００６０】
しかしながら、パターニングの代わりに、層間誘電体４の表面に到達するまでさらに平坦化することも原則的には可能である。ビット線ＢＬと、キャパシタ電極ＣＥを接続するためのキャパシタ接続線とは、従来の方法にて後続のメタライゼーション工程において形成される。
【００６１】
図７Ａないし図７Ｃに、本発明の第２実施形態に係る、１トランジスタ半導体メモリセルの製造方法における主要な各工程を説明するために、さらなる概略化した各断面図を示す。図１ないし図６と同じ部材番号の部材は、同一またはそれに相当する部材を示し、以下では繰り返しの説明を省いた。図７Ａに、例えば、第１実施形態の代替として図６Ａによる調製工程の後の断面図を示す。
【００６２】
本第２実施形態では、第１実施形態と同様に、コンタクトホールと内張り層５とをまず形成する。続いて、将来的なコンタクトホールキャパシタ用のコンタクトホールを、第１マスクＭＸ１０（必須でない）によって被覆または充填する。続いて、残りのソース領域Ｓ用のコンタクトホールを、導電性の第２充填材層６（例えば、タングステン）によって充填することにより、ソース領域Ｓのためのコンタクト素子を完成させる。例えば、第２充填材層を同じく表面全体に堆積し、続いて平坦化してもよい。
【００６３】
平坦化の後、コンタクトホールキャパシタのためのコンタクトホールに残っている第１マスクＭＸ１０の一部も、除去または剥離し、層間誘電体４の表面上に、第２マスク層ＭＸ２０を形成する。その結果、コンタクトホールキャパシタまたはドレイン領域Ｄのためのコンタクトホールのゾーンのみが露出されたまま残る。続いて、同じく、最終的にキャパシタ誘電体ＣＤとなる誘電層７と、導電性の第１充填材層８（例えばＷ）とを表面全体に堆積する。このようなものの断面図を図７Ｂに示す。
【００６４】
図７Ｃに示す工程および中間物において、同じく、層間誘電体４の表面まで平坦化を任意に行ってもよい。続いて、ビット線ＢＬとキャパシタ接続線Ｖｓｓとを、導電性の第１充填材層８すなわちキャパシタ電極と、導電性の第２充填材層６との表面上にそれぞれ形成する。
【００６５】
しかしながら、コンタクトホールキャパシタ用のコンタクトホールにキャパシタ電極ＣＥ２を製造するために、キャパシタ接続線Ｖｓｓを、導電性の第１充填材層８と一体的に形成することが好ましい。ビット線ＢＬを、後続の方法の工程において形成する。ビット線ＢＬは、さらに、キャパシタ接続線Ｖｓｓおよびキャパシタ電極ＣＥ２またはコンタクトホールのための充填材層と同時に形成されてもよく、その場合は、ビット線ＢＬ用の窪みを、例えば第２マスク層ＭＸ２０の対応する位置に、ダマシン法と同様に形成する必要もある。
【００６６】
図８に、本発明の第３実施形態に係る、１トランジスタ半導体メモリセルを説明するための概略化した断面図を示す。図１ないし図７と同じ部材番号の部材は、同一の部材またはそれに相当する部材を示し、以下では、それらに関する繰り返しの説明を省いた。
【００６７】
図８によれば、層間誘電体４は、さらに、連続した多層構造を備えていてもよく、ＳｉＮ層４ＡおよびＢＰＳＧ層４Ｂを連続して有する多層構造が特に使用される。この場合、ＳｉＮ層４Ａは、パッシベーション層として使用されており、半導体基板１の表面上と、ゲート絶縁層２および制御電極Ｇからなるパターン化されたゲートスタックとの表面上に直接的（当接して）設けられている。従来のコンタクトの製造方法で知られている材料を、同じく、内張り層５またはキャパシタ対向電極ＣＥ１のために使用する。約１０ｎｍの厚みのＴｉＮ層が特に使用される。
【００６８】
本発明の製造プロセスにて新しく導入されるキャパシタ誘電体ＣＤ、または、さらなる誘電層７のために、酸化シリコン、窒化シリコン、または、高い比誘電率を有するいわゆる高ｋ誘電体を使用することが好ましい。また、この誘電層７の厚みは、３ｎｍ〜１５ｎｍであり、その結果、上記厚みにより、容量を調整することができる。
【００６９】
従来のコンタクト方法で知られており、多くの場合非常に深いコンタクトホールを最適に充填することのできるタングステンプラグを、各充填材層６、８として、コンタクトホールに使用することが好ましい。各充填材層６、８が一体的に作製されない場合は、ビット線ＢＬおよびキャパシタ接続線Ｖｓｓを、第１メタライゼーション層においてパターン化して、各Ａｌ層により形成することが好ましい。さらに、同様に、Ｃｕ層または他の高導電性金属層を、例えば、ダマシン方法により、第１メタライゼーション層またはより上層でのメタライゼーション層にて形成することもできる。
【００７０】
図９に、第１ないし第３の各実施形態に係る、１Ｔ半導体メモリセルの概略化した平面図を示す。図１ないし図８と同じ部材番号の部材については、同一の部材またはそれに相当する部材を示し、それに関する繰り返しの説明を以下では省略されている。
【００７１】
図９によれば、コンタクトホールは、その平面図（半導体基板１の表面方向に沿った断面）において楕円形を有している。しかしながら、これらのコンタクトホールは、楕円形に制限されず、同様に、円形、長方形、または、他の形であってもよい。特に、本実施形態では、コンタクトホールの形状としては、正方形または台形が想定される。
【００７２】
図１０に、本発明の第４ないし第６の各実施形態に係る、１トランジスタ半導体メモリセルを説明するための概略化した、さらなる平面図を示す。図１ないし図９と同じ部材番号の部材は、同一の部材またはそれに相当する部材を示し、それらに関する繰り返しの説明を以下では省略されている。
【００７３】
図１０によれば、特に、キャパシタ容量を自由に選択して調節するためのコンタクトホールが大幅に拡大化されていてもよい。半導体基板１におけるドレイン領域Ｄは、このドーピングされているドレイン領域Ｄを補助ドレイン領域ＨＤによって大幅に拡大化されたものとなっている。補助ドレイン領域ＨＤは、その長手方向がワード線ＷＬの長手方向に対して例えば直交するように配置されている。同様に、上記層間誘電体４上に、補助接続線部ＨＶｓｓが形成されていてもよい。補助接続線部ＨＶｓｓにより、コンタクトホールにおける充填材層８の充分なコンタクトを行える。電極ゾーンが拡大化されることにより、キャパシタ容量が増大する。このような構成や方法により、例えばリフレッシュサイクルを、実質的に延長することができる。
【００７４】
図１０は、さらに、２つまたは３つの各コンタクトホールキャパシタＫＫ１・ＫＫ２・ＫＫ３を有する１トランジスタ半導体メモリセルを表している。各コンタクトホールキャパシタＫＫ１・ＫＫ２・ＫＫ３は、同じく、拡大化された補助ドレイン領域ＨＤ上に配置され、同じく、上記層間誘電体４上の補助接続線部ＨＶｓｓに対して相互に並行に接続されている。
【００７５】
キャパシタ接続線Ｖｓｓに対してほぼ直交して、または、ワード線ＷＬおよびビット線ＢＬに対して直交するように形成された補助接続線部ＨＶｓｓにより、３つの各コンタクトホールキャパシタＫＫ１〜ＫＫ３は、そのそれぞれの容量が互いに並列に接続されていてもよい。その結果、対応する１トランジスタ半導体メモリセルに対する全体的な容量は、各コンタクトホールキャパシタＫＫ１〜ＫＫ３に対応して増大化される。
【００７６】
コンタクトホールキャパシタを所定の容量値となるようにモジュール式に連結できるモジュール式の半導体メモリセルは、さらに、上記容量値を、従来から知られている、例えば、レーザートリミングによって、順次、補正することができるという利点を有している。このためには、不必要なコンタクトホールキャパシタを、補助接続線部を介した分離または断線により除去することだけが必要となる。
【００７７】
一方、原理的には、異なった容量値または異なった形状に成形された各コンタクトホールキャパシタが、上記の方法で相互接続されてもよい。その結果、モジュール式の容量値を各回路要求に対して細かく適合することができる。
【００７８】
図１１に、使用されたキャパシタ誘電体として機能するコンタクトホールキャパシタの総容量値と、図１０に示されているような互いに並列に接続された各サブキャパシタの数との間の依存性を示す概略化されたグラフを示す。
【００７９】
したがって、キャパシタ誘電体として約５ｎｍの厚さの窒化物層を有する拡大化されたコンタクトホールキャパシタに対してさえ、非常に高い容量値が得られる。さらに、互いに並列に接続された各キャパシタの数に対する全体的な容量値の予測される依存性を確認することができた。
【００８０】
以上では、本発明を、シリコン半導体基板に形成された１トランジスタ半導体メモリセルに関連して説明してきた。しかしながら、本発明は、上記説明に制限されず、図２および図３に記載の２トランジスタおよび３トランジスタ半導体メモリセル、および、代替の半導体材料を権利範囲としてカバーしている。さらに、コンタクトホールキャパシタは、ソース領域Ｓ用のコンタクトホールに形成されてもよい。コンタクトホールは基本的には楕円形を有しているが、代替のコンタクトホール形状を同様に使用してもよい。コンタクトホールキャパシタのために特に使用された材料の代わりに、さらに、充分に高いキャパシタ容量を許容する代替材料を使用することもできる。
【特許請求の範囲】
【請求項１】
電荷を蓄えるためのストレージキャパシタ（ＫＫ）と、
半導体基板（１）内にてチャネルを規定するためのソース領域（Ｓ）およびドレイン領域（Ｄ）、上記チャネルの表面上に形成されたゲート絶縁体、並びに上記ゲート絶縁体上に形成された制御電極（Ｇ）を含み、半導体メモリセルを選択するために、上記ストレージキャパシタ（ＫＫ）に接続されている、少なくとも一つの選択トランジスタ（ＡＴ）と、上記半導体基板（１）上に形成された、層状の層間絶縁体（４）と、上記ソース領域（Ｓ）およびドレイン領域（Ｄ）を少なくとも部分的に露出するために上記層間絶縁体（４）に形成された各コンタクトホールとを有する半導体メモリセルにおいて、
上記ストレージキャパシタは、上記選択トランジスタ（ＡＴ）に属するソースまたはドレインの各領域（Ｓ，Ｄ）のための複数の各コンタクトホール内にてそれぞれコンタクトホールキャパシタ（ＫＫ１ないしＫＫ３）として設定されており、
上記各コンタクトホールキャパシタ（ＫＫ１ないしＫＫ３）は、それぞれ、
上記ソースまたはドレインの領域（Ｓ，Ｄ）と電気的に接続され、上記層間絶縁体（４）の表面に達せず、かつ、上記コンタクトホールの表面上に形成されたキャパシタ対向電極（ＣＥ１）と、
上記層間絶縁体（４）の表面に達し、上記キャパシタ対向電極（ＣＥ１）の表面上に形成されたキャパシタ絶縁体（ＣＤ）と、
上記キャパシタ絶縁体（ＣＤ）の表面上に形成されるキャパシタ電極（ＣＥ２）としての導電性の充填材層（８）と、を含み、
上記複数の各コンタクトホールキャパシタ（ＫＫ１ないしＫＫ３）の各充填材（８）を互いに接続する、補助接続線部（ＨＶｓｓ）が、上記層間絶縁体（４）上に設けられていることを特徴とする半導体メモリセル。
【請求項２】
上記ドレイン領域（Ｄ）は、拡大化された補助ドレイン領域（ＨＤ）となっていることを特徴とする請求項１に記載の半導体メモリセル。
【請求項３】
上記キャパシタ絶縁体（ＣＤ）は、酸化物、窒化物および／または高ｋ材料を含むことを特徴とする請求項２に記載の半導体メモリセル。
【請求項４】
上記キャパシタ対向電極（ＣＥ１）は、上記ソースまたはドレインのそれぞれの各領域（Ｓ，Ｄ）のための少なくとも一つのさらなるコンタクトホールの表面上に内張り層として形成され、
上記導電性の充填材層（８）は、上記コンタクトホールを充填していることを特徴とする請求項１ないし３の何れか１項に記載の半導体メモリセル。
【請求項５】
上記少なくとも一つのコンタクトホールは、上記半導体基板（１）の表面方向での断面形状が、円形、楕円形、または長方形であることを特徴とする請求項１ないし４の何れか１項に記載の半導体メモリセル。
【請求項６】
上記コンタクトホールキャパシタ（ＫＫ）は、上記層間絶縁体（４）の上に形成されたキャパシタ接続線（Ｖｓｓ）に接続されていることを特徴とする請求項１ないし５の何れか１項に記載の半導体メモリセル。
【請求項７】
上記キャパシタ接続線は、上記層間絶縁体（４）の上に形成され、上記キャパシタ接続線（Ｖｓｓ）に対し、上記補助接続線部（ＨＶｓｓ）が直交していることを特徴とする請求項６に記載の半導体メモリセル。
【請求項８】
上記補助接続線部（ＨＶｓｓ）は、上記複数の各コンタクトホールキャパシタ（ＫＫ１ないしＫＫ３）の容量を互いに並列に接続していることを特徴とする請求項７に記載の半導体メモリセル。
【請求項９】
上記選択トランジスタ（ＡＴ）は、１コ、２コまたは３コであることを特徴とする請求項１ないし８の何れか１項に記載の半導体メモリセル。
【請求項１０】
コンタクトホールキャパシタ（ＫＫ）と、上記コンタクトホールキャパシタ（ＫＫ）に接続された少なくとも一つの選択トランジスタ（ＡＴ）とを有する半導体メモリセルの製造方法において、
ａ） 半導体基板（１）を調製する工程と、
ｂ） 上記半導体基板内にてチャネルを規定するためのソース領域（Ｓ）およびドレイン領域（Ｄ）、上記チャネルの表面上に形成されたゲート絶縁体（２）および制御電極（Ｇ）を備えるゲートスタックを含む上記選択トランジスタ（ＡＴ）を形成する工程と、
ｃ） 上記半導体基板（１）の表面上、および上記ゲートスタック（２、Ｇ）の表面上に層間絶縁体（４）を形成する工程と、
ｄ） 上記選択トランジスタ（ＡＴ）のソース領域（Ｓ）およびドレイン領域（Ｄ）を少なくとも部分的に露出するための、上記層間絶縁体（４）内での、ソースまたはドレインの領域、および複数の各コンタクトホールキャパシタのための複数の各コンタクトホールを形成する工程と、
ｅ） 上記半導体基板（１）の表面上、および上記複数の各コンタクトホールの表面上にて形成され、かつ、上記層間絶縁体（４）の表面にまで達しないように形成された内張り層（５）をキャパシタ対向電極（ＣＥ１）として形成する工程と、
ｆ） 上記層間絶縁体（４）の表面上に延び、上記キャパシタ対向電極（ＣＥ１）の表面上に、さらなる絶縁体層（７）をキャパシタ絶縁体として形成する工程と、
ｇ） 上記複数の各コンタクトホールの内部にて、上記キャパシタ絶縁体（ＣＤ）の表面上にて導電性の充填材層（８）をキャパシタ電極（ＣＥ２）として形成する工程と、
ｈ） 上記層間絶縁体（４）の表面上、かつ、上記充填材層（８）の表面上に、上記キャパシタ電極（ＣＥ２）を接続するためのキャパシタ接続線（Ｖｓｓ）を形成する工程と、を含む半導体メモリセルの製造方法。
【請求項１１】
上記工程ａ）では、上記半導体基板（１）内に、アクティブ領域（ＡＡ）を規定するための各トレンチ分離部（ＳＴＩ）を形成することを特徴とする請求項１０に記載の半導体メモリセルの製造方法。
【請求項１２】
上記工程ｂ）では、上記半導体基板（１）の表面全体に対しゲート絶縁体層（２）を形成し、上記ゲート絶縁体層（２）の表面全体に対し制御電極層（３）を形成し、各ゲートスタックを形成し、イオン打ち込み法によるセルフアライメント方法によって、上記選択トランジスタ（ＡＴ）における、ソースおよびドレインの各領域（Ｓ、Ｄ）を形成することを特徴とする請求項１０または１１に記載の半導体メモリセルの製造方法。
【請求項１３】
上記工程ｃ）では、ＳｉＮ層（４Ａ）およびＢＰＳＧ層を含む積層体を形成することを特徴とする請求項１０ないし１２の何れか１項に記載の半導体メモリセルの製造方法。
【請求項１４】
上記工程ｄ）では、上記コンタクトホールキャパシタ（ＫＫ）のため、および上記ソースまたはドレインの領域の各コンタクトホールを同時に形成することを特徴とする請求項１０ないし１３の何れか１項に記載の半導体メモリセルの製造方法。
【請求項１５】
上記工程ｈ）では、上記複数の各コンタクトホールのための補助接続線（ＨＶｓｓ）を、さらに形成することを特徴とする請求項１０に記載の半導体メモリセルの製造方法。
【請求項１６】
上記各コンタクトホールを、上記半導体基板（１）の表面方向での断面形状を、円形、楕円形、または長方形に形成することを特徴とする請求項１０ないし１５の何れか１項に記載の半導体メモリセルの製造方法。
【請求項１７】
上記工程ｅ）では、上記内張り層（５）もまた、ソースまたはドレインの各領域のための上記コンタクトホール内に同時に形成することを特徴とする請求項１０ないし１６の何れか１項に記載の半導体メモリセルの製造方法。
【請求項１８】
上記工程ｅ）では、上記内張り層（５）を、表面全体に形成し、続いて、コンタクトホールの上部ゾーンまでエッチバックして形成することを特徴とする請求項１０ないし１７の何れか１項に記載の半導体メモリセルの製造方法。
【請求項１９】
上記工程ｅ）では、約１０ｎｍの厚さのＴｉＮ層を堆積することを特徴とする請求項１０ないし１８の何れか１項に記載の半導体メモリセルの製造方法。
【請求項２０】
上記工程ｇ）では、導電性の充填材層（８）を、表面全体に堆積し、上記層間絶縁体（４）の表面に達するまで平坦化することを特徴とする請求項１０ないし１９の何れか１項に記載の半導体メモリセルの製造方法。
【請求項２１】
上記各工程ｇ）、ｈ）では、導電性の充填材層（８）を、表面全体に堆積し、続いて、上記キャパシタ接続線（Ｖｓｓ）を形成する構造とすることを特徴とする請求項１０ないし１９の何れか１項に記載の半導体メモリセルの製造方法。
【請求項２２】
上記工程ｈ）では、上記ソースまたはドレインの各領域（Ｓ、Ｄ）のためのビット線（ＢＬ）を、さらに同時に形成することを特徴とする請求項１０ないし２１の何れか１項に記載の半導体メモリセルの製造方法。
【請求項１】
電荷を蓄えるためのストレージキャパシタ（ＫＫ）と、
半導体基板（１）内にてチャネルを規定するためのソース領域（Ｓ）およびドレイン領域（Ｄ）、上記チャネルの表面上に形成されたゲート絶縁体、並びに上記ゲート絶縁体上に形成された制御電極（Ｇ）を含み、半導体メモリセルを選択するために、上記ストレージキャパシタ（ＫＫ）に接続されている、少なくとも一つの選択トランジスタ（ＡＴ）と、上記半導体基板（１）上に形成された、層状の層間絶縁体（４）と、上記ソース領域（Ｓ）およびドレイン領域（Ｄ）を少なくとも部分的に露出するために上記層間絶縁体（４）に形成された各コンタクトホールとを有する半導体メモリセルにおいて、
上記ストレージキャパシタは、上記選択トランジスタ（ＡＴ）に属するソースまたはドレインの各領域（Ｓ，Ｄ）のための複数の各コンタクトホール内にてそれぞれコンタクトホールキャパシタ（ＫＫ１ないしＫＫ３）として設定されており、
上記各コンタクトホールキャパシタ（ＫＫ１ないしＫＫ３）は、それぞれ、
上記ソースまたはドレインの領域（Ｓ，Ｄ）と電気的に接続され、上記層間絶縁体（４）の表面に達せず、かつ、上記コンタクトホールの表面上に形成されたキャパシタ対向電極（ＣＥ１）と、
上記層間絶縁体（４）の表面に達し、上記キャパシタ対向電極（ＣＥ１）の表面上に形成されたキャパシタ絶縁体（ＣＤ）と、
上記キャパシタ絶縁体（ＣＤ）の表面上に形成されるキャパシタ電極（ＣＥ２）としての導電性の充填材層（８）と、を含み、
上記複数の各コンタクトホールキャパシタ（ＫＫ１ないしＫＫ３）の各充填材（８）を互いに接続する、補助接続線部（ＨＶｓｓ）が、上記層間絶縁体（４）上に設けられていることを特徴とする半導体メモリセル。
【請求項２】
上記ドレイン領域（Ｄ）は、拡大化された補助ドレイン領域（ＨＤ）となっていることを特徴とする請求項１に記載の半導体メモリセル。
【請求項３】
上記キャパシタ絶縁体（ＣＤ）は、酸化物、窒化物および／または高ｋ材料を含むことを特徴とする請求項２に記載の半導体メモリセル。
【請求項４】
上記キャパシタ対向電極（ＣＥ１）は、上記ソースまたはドレインのそれぞれの各領域（Ｓ，Ｄ）のための少なくとも一つのさらなるコンタクトホールの表面上に内張り層として形成され、
上記導電性の充填材層（８）は、上記コンタクトホールを充填していることを特徴とする請求項１ないし３の何れか１項に記載の半導体メモリセル。
【請求項５】
上記少なくとも一つのコンタクトホールは、上記半導体基板（１）の表面方向での断面形状が、円形、楕円形、または長方形であることを特徴とする請求項１ないし４の何れか１項に記載の半導体メモリセル。
【請求項６】
上記コンタクトホールキャパシタ（ＫＫ）は、上記層間絶縁体（４）の上に形成されたキャパシタ接続線（Ｖｓｓ）に接続されていることを特徴とする請求項１ないし５の何れか１項に記載の半導体メモリセル。
【請求項７】
上記キャパシタ接続線は、上記層間絶縁体（４）の上に形成され、上記キャパシタ接続線（Ｖｓｓ）に対し、上記補助接続線部（ＨＶｓｓ）が直交していることを特徴とする請求項６に記載の半導体メモリセル。
【請求項８】
上記補助接続線部（ＨＶｓｓ）は、上記複数の各コンタクトホールキャパシタ（ＫＫ１ないしＫＫ３）の容量を互いに並列に接続していることを特徴とする請求項７に記載の半導体メモリセル。
【請求項９】
上記選択トランジスタ（ＡＴ）は、１コ、２コまたは３コであることを特徴とする請求項１ないし８の何れか１項に記載の半導体メモリセル。
【請求項１０】
コンタクトホールキャパシタ（ＫＫ）と、上記コンタクトホールキャパシタ（ＫＫ）に接続された少なくとも一つの選択トランジスタ（ＡＴ）とを有する半導体メモリセルの製造方法において、
ａ） 半導体基板（１）を調製する工程と、
ｂ） 上記半導体基板内にてチャネルを規定するためのソース領域（Ｓ）およびドレイン領域（Ｄ）、上記チャネルの表面上に形成されたゲート絶縁体（２）および制御電極（Ｇ）を備えるゲートスタックを含む上記選択トランジスタ（ＡＴ）を形成する工程と、
ｃ） 上記半導体基板（１）の表面上、および上記ゲートスタック（２、Ｇ）の表面上に層間絶縁体（４）を形成する工程と、
ｄ） 上記選択トランジスタ（ＡＴ）のソース領域（Ｓ）およびドレイン領域（Ｄ）を少なくとも部分的に露出するための、上記層間絶縁体（４）内での、ソースまたはドレインの領域、および複数の各コンタクトホールキャパシタのための複数の各コンタクトホールを形成する工程と、
ｅ） 上記半導体基板（１）の表面上、および上記複数の各コンタクトホールの表面上にて形成され、かつ、上記層間絶縁体（４）の表面にまで達しないように形成された内張り層（５）をキャパシタ対向電極（ＣＥ１）として形成する工程と、
ｆ） 上記層間絶縁体（４）の表面上に延び、上記キャパシタ対向電極（ＣＥ１）の表面上に、さらなる絶縁体層（７）をキャパシタ絶縁体として形成する工程と、
ｇ） 上記複数の各コンタクトホールの内部にて、上記キャパシタ絶縁体（ＣＤ）の表面上にて導電性の充填材層（８）をキャパシタ電極（ＣＥ２）として形成する工程と、
ｈ） 上記層間絶縁体（４）の表面上、かつ、上記充填材層（８）の表面上に、上記キャパシタ電極（ＣＥ２）を接続するためのキャパシタ接続線（Ｖｓｓ）を形成する工程と、を含む半導体メモリセルの製造方法。
【請求項１１】
上記工程ａ）では、上記半導体基板（１）内に、アクティブ領域（ＡＡ）を規定するための各トレンチ分離部（ＳＴＩ）を形成することを特徴とする請求項１０に記載の半導体メモリセルの製造方法。
【請求項１２】
上記工程ｂ）では、上記半導体基板（１）の表面全体に対しゲート絶縁体層（２）を形成し、上記ゲート絶縁体層（２）の表面全体に対し制御電極層（３）を形成し、各ゲートスタックを形成し、イオン打ち込み法によるセルフアライメント方法によって、上記選択トランジスタ（ＡＴ）における、ソースおよびドレインの各領域（Ｓ、Ｄ）を形成することを特徴とする請求項１０または１１に記載の半導体メモリセルの製造方法。
【請求項１３】
上記工程ｃ）では、ＳｉＮ層（４Ａ）およびＢＰＳＧ層を含む積層体を形成することを特徴とする請求項１０ないし１２の何れか１項に記載の半導体メモリセルの製造方法。
【請求項１４】
上記工程ｄ）では、上記コンタクトホールキャパシタ（ＫＫ）のため、および上記ソースまたはドレインの領域の各コンタクトホールを同時に形成することを特徴とする請求項１０ないし１３の何れか１項に記載の半導体メモリセルの製造方法。
【請求項１５】
上記工程ｈ）では、上記複数の各コンタクトホールのための補助接続線（ＨＶｓｓ）を、さらに形成することを特徴とする請求項１０に記載の半導体メモリセルの製造方法。
【請求項１６】
上記各コンタクトホールを、上記半導体基板（１）の表面方向での断面形状を、円形、楕円形、または長方形に形成することを特徴とする請求項１０ないし１５の何れか１項に記載の半導体メモリセルの製造方法。
【請求項１７】
上記工程ｅ）では、上記内張り層（５）もまた、ソースまたはドレインの各領域のための上記コンタクトホール内に同時に形成することを特徴とする請求項１０ないし１６の何れか１項に記載の半導体メモリセルの製造方法。
【請求項１８】
上記工程ｅ）では、上記内張り層（５）を、表面全体に形成し、続いて、コンタクトホールの上部ゾーンまでエッチバックして形成することを特徴とする請求項１０ないし１７の何れか１項に記載の半導体メモリセルの製造方法。
【請求項１９】
上記工程ｅ）では、約１０ｎｍの厚さのＴｉＮ層を堆積することを特徴とする請求項１０ないし１８の何れか１項に記載の半導体メモリセルの製造方法。
【請求項２０】
上記工程ｇ）では、導電性の充填材層（８）を、表面全体に堆積し、上記層間絶縁体（４）の表面に達するまで平坦化することを特徴とする請求項１０ないし１９の何れか１項に記載の半導体メモリセルの製造方法。
【請求項２１】
上記各工程ｇ）、ｈ）では、導電性の充填材層（８）を、表面全体に堆積し、続いて、上記キャパシタ接続線（Ｖｓｓ）を形成する構造とすることを特徴とする請求項１０ないし１９の何れか１項に記載の半導体メモリセルの製造方法。
【請求項２２】
上記工程ｈ）では、上記ソースまたはドレインの各領域（Ｓ、Ｄ）のためのビット線（ＢＬ）を、さらに同時に形成することを特徴とする請求項１０ないし２１の何れか１項に記載の半導体メモリセルの製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６Ａ】
【図６Ｂ】
【図６Ｃ】
【図７Ａ】
【図７Ｂ】
【図７Ｃ】
【図８】
【図９】
【図１０】
【図１１】
【図２】
【図３】
【図４】
【図５】
【図６Ａ】
【図６Ｂ】
【図６Ｃ】
【図７Ａ】
【図７Ｂ】
【図７Ｃ】
【図８】
【図９】
【図１０】
【図１１】
【公開番号】特開２０１２−１０９５７７（Ｐ２０１２−１０９５７７Ａ）
【公開日】平成２４年６月７日（２０１２．６．７）
【国際特許分類】
【出願番号】特願２０１１−２６９１２５（Ｐ２０１１−２６９１２５）
【出願日】平成２３年１２月８日（２０１１．１２．８）
【分割の表示】特願２００６−５４９９４９（Ｐ２００６−５４９９４９）の分割
【原出願日】平成１６年１２月３０日（２００４．１２．３０）
【出願人】（５０１２０９０７０）インフィネオン テクノロジーズ アーゲー (331)
【氏名又は名称原語表記】ＩＮＦＩＮＥＯＮ ＴＥＣＨＮＯＬＯＧＩＥＳ ＡＧ
【Ｆターム（参考）】
【公開日】平成２４年６月７日（２０１２．６．７）
【国際特許分類】
【出願日】平成２３年１２月８日（２０１１．１２．８）
【分割の表示】特願２００６−５４９９４９（Ｐ２００６−５４９９４９）の分割
【原出願日】平成１６年１２月３０日（２００４．１２．３０）
【出願人】（５０１２０９０７０）インフィネオン テクノロジーズ アーゲー (331)
【氏名又は名称原語表記】ＩＮＦＩＮＥＯＮ ＴＥＣＨＮＯＬＯＧＩＥＳ ＡＧ
【Ｆターム（参考）】
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