半導体装置およびその製造方法
【課題】トレンチ内に埋め込まれたシリコン層と複数のトレンチ間の半導体基板上に形成されたシリコン層とを同じイオン注入を行ない導電層とすること。
【解決手段】半導体基板１０に複数のトレンチ３０と、前記複数のトレンチ間の前記半導体基板上に第１キャパシタ絶縁膜２２を介し第１シリコン層２４と、を形成する工程と、前記複数のトレンチ内に埋め込み絶縁膜３６を埋め込む工程と、前記埋め込み絶縁膜を前記複数のトレンチの側面に第２キャパシタ絶縁膜３３が残存するように除去し、前記埋め込み酸化膜内に凹部を形成する工程と、前記凹部内の前記第２キャパシタ絶縁膜上と前記複数のトレンチ間の前記第１シリコン層上とに第２シリコン層４０を直接形成する工程と、前記凹部内および前記第１キャパシタ絶縁膜上に形成された前記第２シリコン層内に不純物を同時にイオン注入する工程と、を含むことを特徴とする半導体装置の製造方法。
【解決手段】半導体基板１０に複数のトレンチ３０と、前記複数のトレンチ間の前記半導体基板上に第１キャパシタ絶縁膜２２を介し第１シリコン層２４と、を形成する工程と、前記複数のトレンチ内に埋め込み絶縁膜３６を埋め込む工程と、前記埋め込み絶縁膜を前記複数のトレンチの側面に第２キャパシタ絶縁膜３３が残存するように除去し、前記埋め込み酸化膜内に凹部を形成する工程と、前記凹部内の前記第２キャパシタ絶縁膜上と前記複数のトレンチ間の前記第１シリコン層上とに第２シリコン層４０を直接形成する工程と、前記凹部内および前記第１キャパシタ絶縁膜上に形成された前記第２シリコン層内に不純物を同時にイオン注入する工程と、を含むことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、例えば、半導体基板に形成されたトレンチにキャパシタ絶縁膜が形成された半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
ＤＲＡＭ（Dynamic Random Access Memory）等においては、データを記憶するキャパシタが用いられる。キャパシタに用いるキャパシタ絶縁膜をＳＴＩ（Shallow Trench Isolation）用のトレンチの側壁に形成する技術が知られている。キャパシタの電極として、トレンチ内にキャパシタ絶縁膜を介し埋め込まれた多結晶シリコンやアモルファスシリコン等のシリコン層を用いることが知られている。キャパシタの電極を、トランジスタのゲート電極と同時に形成することが知られている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】国際公開第２００７／０６９２９２号パンフレット
【特許文献２】特開２００１−３２００３１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
複数のトレンチの間の半導体基板上にキャパシタ絶縁膜を形成する場合、複数のトレンチの間の半導体基板上にキャパシタ絶縁膜を介しシリコン層が電極として形成される。しかしながら、トレンチ内に埋め込まれたシリコン層と複数のトレンチ間の半導体基板上に形成されたシリコン層とを同じイオン注入を行ない導電層とすることは難しい。
【０００５】
本半導体装置およびその製造方法は、トレンチ内に埋め込まれたシリコン層と複数のトレンチ間の半導体基板上に形成されたシリコン層とを同じイオン注入を行ない導電層とすることを目的とする。
【課題を解決するための手段】
【０００６】
例えば、半導体基板に複数のトレンチと、前記複数のトレンチ間の前記半導体基板上に第１キャパシタ絶縁膜を介し第１シリコン層と、を形成する工程と、前記複数のトレンチ内に埋め込み絶縁膜を埋め込む工程と、前記埋め込み絶縁膜を前記複数のトレンチの側面に第２キャパシタ絶縁膜が残存するように除去し、前記埋め込み酸化膜内に凹部を形成する工程と、前記凹部内の前記第２キャパシタ絶縁膜上と前記複数のトレンチ間の前記第１シリコン層上とに第２シリコン層を直接形成する工程と、前記凹部内および前記第１キャパシタ絶縁膜上に形成された前記第２シリコン層内に不純物を同時にイオン注入する工程と、を含むことを特徴とする半導体装置の製造方法を用いる。
【０００７】
例えば、半導体基板内に形成された複数のトレンチと、前記複数のトレンチ間の前記半導体基板上に第１キャパシタ絶縁膜を介し形成された導電性の第１シリコン層と、前記各複数のトレンチ内に、前記複数のトレンチの側面に第２キャパシタ絶縁膜が残存するように形成された凹部を備えた前記埋め込み絶縁膜と、前記凹部内の前記第２キャパシタ絶縁膜上と前記複数のトレンチ間の前記第１シリコン層上とに直接形成された導電性の第２シリコン層と、を具備することを特徴とする半導体装置を用いる。
【発明の効果】
【０００８】
本半導体装置およびその製造方法によれば、トレンチ内に埋め込まれたシリコン層と複数のトレンチ間の半導体基板上に形成されたシリコン層とを同じイオン注入を行ない導電層とすることができる。
【図面の簡単な説明】
【０００９】
【図１】図１は、実施例１に係る半導体装置を用いた回路の例を示す回路図である。
【図２】図２は、実施例１に係る半導体装置の平面図である。
【図３】図３（ａ）から図３（ｃ）は実施例１に係る半導体装置の断面図である。
【図４】図４は（ａ）から図４（ｃ）は、比較例１の製造工程を示す断面図である。
【図５】図５（ａ）から図５（ｃ）は、実施例１に係る半導体装置の製造工程を示す断面図である。
【図６】図６（ａ）から図６（ｄ）は実施例２に係る半導体装置の製造工程を示す断面図（その１）である。
【図７】図７（ａ）から図７（ｄ）は実施例２に係る半導体装置の製造工程を示す断面図（その２）である。
【図８】図８（ａ）から図８（ｄ）は実施例２に係る半導体装置の製造工程を示す断面図（その３）である。
【図９】図９（ａ）から図９（ｄ）は実施例２に係る半導体装置の製造工程を示す断面図（その４）である。
【図１０】図１０（ａ）から図１０（ｄ）は実施例２に係る半導体装置の製造工程を示す断面図（その５）である。
【図１１】図１１（ａ）から図１１（ｄ）は実施例２に係る半導体装置の製造工程を示す断面図（その６）である。
【図１２】図１２（ａ）から図１２（ｄ）は実施例２に係る半導体装置の製造工程を示す断面図（その７）である。
【図１３】図１３（ａ）から図１３（ｄ）は実施例２に係る半導体装置の製造工程を示す断面図（その８）である。
【図１４】図１４（ａ）から図１４（ｄ）は実施例２に係る半導体装置の製造工程を示す断面図（その９）である。
【図１５】図１５（ａ）から図１５（ｄ）は実施例２に係る半導体装置の製造工程を示す断面図（その１０）である。
【図１６】図１６（ａ）から図１６（ｄ）は実施例２に係る半導体装置の製造工程を示す断面図（その１１）である。
【図１７】図１７（ａ）から図１７（ｄ）は実施例２に係る半導体装置の製造工程を示す断面図（その１２）である。
【図１８】図１８（ａ）から図１８（ｄ）は実施例２に係る半導体装置の製造工程を示す断面図（その１３）である。
【図１９】図１９（ａ）から図１９（ｄ）は実施例２に係る半導体装置の製造工程を示す断面図（その１４）である。
【図２０】図２０（ａ）から図２０（ｄ）は実施例２に係る半導体装置の製造工程を示す断面図（その１５）である。
【図２１】図２１（ａ）から図２１（ｄ）は比較例２に係る半導体装置の製造工程を示す断面図（その１）である。
【図２２】図２２（ａ）から図２２（ｄ）は比較例２に係る半導体装置の製造工程を示す断面図（その２）である。
【図２３】図２３（ａ）から図２３（ｄ）は比較例２に係る半導体装置の製造工程を示す断面図（その３）である。
【図２４】図２４（ａ）から図２４（ｄ）は比較例２に係る半導体装置の製造工程を示す断面図（その４）である。
【図２５】図２５（ａ）から図２５（ｄ）は比較例２に係る半導体装置の製造工程を示す断面図（その５）である。
【図２６】図２６（ａ）から図２６（ｄ）は比較例２に係る半導体装置の製造工程を示す断面図（その６）である。
【図２７】図２７（ａ）から図２７（ｄ）は比較例２に係る半導体装置の製造工程を示す断面図（その７）である。
【図２８】図２８（ａ）から図２８（ｄ）は比較例３に係る半導体装置の製造工程を示す断面図（その１）である。
【図２９】図２９（ａ）から図２９（ｄ）は比較例３に係る半導体装置の製造工程を示す断面図（その２）である。
【発明を実施するための形態】
【００１０】
以下、図面を参照に実施例について説明する。
【実施例１】
【００１１】
図１は、実施例１に係る半導体装置を用いた回路の例を示す回路図である。図１のように、セルＣｅはセルトランジスタＴｒとキャパシタＣａを備えている。セルトランジスタＴｒのゲートがワード線ＷＬ、セルトランジスタＴｒのドレインがビット線ＢＬ、およびセルトランジスタＴｒのソースがキャパシタＣａに接続されている。ビット線ＢＬとワード線ＷＬとを用いセルＣｅのセルトランジスタＴｒを選択する。これにより、キャパシタＣａに電荷を蓄積させることにより、データを選択されたセルＣｅに記憶することができる。また、キャパシタＣａの電荷を読み出すことにより、選択されたセルＣｅからデータを読み出すことができる。
【００１２】
図２は、実施例１に係る半導体装置の平面図である。図２のように、半導体基板１０にトレンチ３０と活性領域３１が形成されている。キャパシタＣａが形成されるキャパシタ領域Ｒｃにおいては、トレンチ３０および活性領域３１は図２の横方向（第１方向）に延伸している。キャパシタ電極７０は複数のトレンチ３０および活性領域３１上に形成されている。セルトランジスタＴｒが形成されるトランジスタ領域Ｒｔにおいては、活性領域３１上にゲート電極７２が形成されている。
【００１３】
図３（ａ）から図３（ｃ）は実施例１に係る半導体装置の断面図である。図３（ａ）は図２のＡ−Ａ断面、図３（ｂ）は図２のＢ−Ｂ断面、図３（ｃ）はＣ−Ｃ断面に対応する。以下、図４（ａ）から図５（ｃ）も同様である。図３（ａ）を参照し、半導体基板１０内にウエル１２が形成されている。キャパシタ領域Ｒｃにおいては、活性領域の半導体基板１０上に第１キャパシタ絶縁膜２２を介しキャパシタ電極７０が形成されている。キャパシタ電極７０は、導電性の第１シリコン層２４ａと導電性の第２シリコン層４０ａとを含む。第１シリコン層２４ａは第１キャパシタ絶縁膜２２上に形成され、第２シリコン層４０ａは第１シリコン層２４ａ上に形成されている。これにより、キャパシタ電極７０、第１キャパシタ絶縁膜２２および第２キャパシタ絶縁膜３３、並びに半導体基板１０からキャパシタＣａが形成される。トランジスタ領域Ｒｔにおいては、半導体基板１０上にゲート絶縁膜２３を介しゲート電極７２が形成されている。ゲート電極７２は、導電性の第１シリコン層２４ａと導電性の第２シリコン層４０ａとを含む。ゲート電極７２の両側の半導体基板１０内にはソースおよびドレイン領域４２が形成されている。ウエル１２は例えばＰ型であり、ソースおよびドレイン領域４２は例えばＮ型である。これにより、ゲート電極７２、ソースおよびドレイン領域４２およびウエル１２内のチャネルからセルトランジスタＴｒが形成される。
【００１４】
図３（ｂ）を参照し、トレンチ３０内には例えばシリコン酸化膜である埋め込み絶縁膜３６が形成されている。埋め込み絶縁膜３６には凹部３８が形成され、凹部３８内にキャパシタ電極７０が形成されている。図３（ｃ）を参照し、トレンチ３０内の半導体基板１０の側面に第２キャパシタ絶縁膜３３を介し導電性の第２シリコン層４０ａが形成されている。複数のトレンチ３０間の半導体基板１０に第１キャパシタ絶縁膜２２を介し導電性の第１シリコン層２４ａが形成されている。トレンチ３０の底には埋め込み絶縁膜３６が残存している。図３（ａ）および図３（ｃ）のように、埋め込み絶縁膜３６は、各複数のトレンチ３０内に、複数のトレンチ３０の側面に第２キャパシタ絶縁膜３３が残存するように形成されている。第２シリコン層４０ａは、凹部３８内の第２キャパシタ絶縁膜３３上と複数のトレンチ３０間の第１シリコン層２４ａ上とに直接形成されている。なお、図２のように、複数のトレンチ３０は巨視的には１つのトレンチであってもよいが、図３（ｃ）のように、キャパシタ電極７０下では、複数のトレンチ３０が形成されているため、ここでは、複数のトレンチ３０という。
【００１５】
このように、実施例１においては、トレンチ３０間の半導体基板１０上のキャパシタ電極７０は第１シリコン層２４ａと第２シリコン層４０ａとから形成されている。一方、トレンチ３０内のキャパシタ電極７０は、第２シリコン層４０ａから形成されている。トレンチ３０内には、第１シリコン層２４ａは形成されていない。
【００１６】
次に、キャパシタ電極７０を１層のシリコン層を用い形成した比較例１の問題を説明する。導電性のシリコン層は、シリコン層に不純物をイオン注入した後熱処理することにより形成する。図４（ａ）から図４（ｃ）は、比較例１の製造工程を示す断面図である。図４（ａ）から図４（ｃ）のように、トレンチ３０内およびトレンチ３０間の半導体基板１０上には全面にシリコン層４１が１層形成されている。開口部５９を備えるフォトレジスト５８を形成する。開口部５９は、複数のトレンチ３０に渡り、トレンチ３０の延伸する第１方向に交差する第２方向に延伸している。フォトレジスト５８をマスクに、シリコン層４１に不純物６２をイオン注入する。不純物が注入されたシリコン層をシリコン層４１ａを用い図示している。その後、熱処理することにより、シリコン層４１内の不純物６２が拡散および活性化し、導電性のシリコン層が形成される。
【００１７】
不純物６２をイオン注入する際に、注入エネルギーが大きいと、図４（ａ）および図４（ｃ）の領域Ａにおいて、不純物６２がシリコン層４１を貫通し、第１キャパシタ絶縁膜２２を貫通し、半導体基板１０に至る。このため、第１キャパシタ絶縁膜２２にダメージが生じ、キャパシタのリーク等の信頼性低下の原因となりうる。一方、注入エネルギーが小さいと、トレンチ３０において不純物６２はシリコン層４１の中下部まで注入されない。よって、その後の拡散工程を経ても、図４（ｂ）および図４（ｃ）の領域Ｂの不純物濃度が低くなってしまう。このため、キャパシタ電極７０の抵抗が高くなってしまう。また、キャパシタ電極７０に電圧を印加した際に、シリコン層４１の空乏化が生じてしまう。
【００１８】
このように、比較例１においては、シリコン層４１が１層のため、第１キャパシタ絶縁膜２２のダメージの抑制と、キャパシタ電極７０の低抵抗化との両立が難しい。
【００１９】
図５（ａ）から図５（ｃ）は、実施例１に係る半導体装置の製造工程を示す断面図である。図５（ａ）から図５（ｃ）のように、トレンチ３０間の半導体基板１０上には第１シリコン層２４と第２シリコン層４０とが形成されている。一方、トレンチ３０内には、第１シリコン層２４は形成されていない。フォトレジスト５８をマスクに、シリコン層４１に不純物６２をイオン注入する。不純物が注入されたシリコン層を第２シリコン層４０ａとして図示している。トレンチ３０間の半導体基板１０上のシリコン層の厚さが比較例１より大きいため、図５（ａ）および図５（ｃ）のように、領域Ａにおいては、第１キャパシタ絶縁膜２２を貫通する不純物６２を少なくできる。よって、キャパシタの信頼性の低下を抑制できる。また、トレンチ３０内のシリコン層の厚さは比較例１と同程度であるため、図５（ｂ）および図５（ｃ）の領域Ｂにおいて、拡散工程後の不純物濃度を確保できる。よって、キャパシタ電極の低抵抗化が可能となる。
【実施例２】
【００２０】
実施例２は、実施例１の具体例である。図６（ａ）から図２０（ｄ）は実施例２に係る半導体装置の製造工程を示す断面図である。図６（ａ）のように、例えばシリコン半導体基板１０上に熱酸化法を用い膜厚が１０ｎｍのシリコン酸化膜２０を形成する。図６（ｂ）のように、フォトリソグラフィ技術およびイオン注入法を用い、半導体基板１０に不純物を注入する。例えば、Ｎ型ＦＥＴ（Field Effect Transistor）素子を形成する領域のウエル１２として、Ｂ＋イオンを注入エネルギーが１５０ｋｅＶ、注入ドーズ量が３．０×１０１３ｃｍ−２の条件を用い注入する。Ｐ型ＦＥＴ素子を形成する領域のウエルとして、Ｐ＋イオンを注入エネルギーが３６０ｋｅＶ、注入ドーズ量が３．０×１０１３ｃｍ−２の条件を用い注入する。セルＣｅ内のチャネル領域にＡｓ＋イオンを注入エネルギーが１００ｋｅＶ、注入ドーズ量が３．０×１０１２ｃｍ−２の条件を用い注入する。その後熱処理を行なうことにより、不純物を拡散および活性化する。
【００２１】
図６（ｃ）のように、シリコン酸化膜２０を除去する。半導体基板１０上に例えばドライ酸化法を用い膜厚が３ｎｍのシリコン酸化膜を第１キャパシタ絶縁膜２２として形成する。図６（ｄ）のように、第１キャパシタ絶縁膜２２上に例えば膜厚が６０ｎｍの第１シリコン層２４を形成する。第１シリコン層２４は、主に多結晶シリコンまたはアモルファスシリコンを含む。第１シリコン膜２４上に例えば膜厚が８０ｎｍのシリコン窒化膜２６を形成する。
【００２２】
図７（ａ）は、図２のＡ−Ａ断面、図７（ｂ）は図２のＢ−Ｂ断面、図７（ｃ）は図２のＣ−Ｃ断面に対応する図である。図７（ｄ）は周辺回路領域の周辺トランジスタの断面図である。以下、図２０（ｄ）まで同様である。
【００２３】
図７（ａ）から図７（ｄ）のように、シリコン窒化膜２６上に開口部を備えるフォトレジスト５０を形成する。図８（ａ）から図８（ｄ）のように、フォトレジスト５０をマスクに、シリコン窒化膜２６、第１シリコン層２４、第１キャパシタ絶縁膜２２をエッチングする。さらに、半導体基板１０をエッチングする。フォトレジスト５０を剥離する。これにより、例えば深さが３００ｎｍのトレンチ３０が形成される。
【００２４】
図９（ａ）から図９（ｄ）のように、トレンチ３０の側面の半導体基板１０上に例えばドライ酸化法を用い膜厚が３ｎｍのシリコン酸化膜３２を形成する。全面に例えば膜厚が１５ｎｍのシリコン窒化膜３４を形成する。これより、トレンチ３０側面のシリコン酸化膜３２上にシリコン窒化膜３４が形成される。シリコン酸化膜３２およびシリコン窒化膜３４により第２キャパシタ絶縁膜３３が形成される。また、トレンチ３０間のシリコン窒化膜２６上にシリコン窒化膜３４が形成される。
【００２５】
図１０（ａ）から図１０（ｄ）のように、全面に例えば高密度プラズマＣＶＤ（Chemical Vapor Deposition）法を用い、トレンチ３０内に埋め込まれるように全面にシリコン酸化膜を形成する。その後、ＣＭＰ（Chemical Mechanical Polish）法を用い平坦化する。シリコン窒化膜３４は、ＣＭＰのストッパとして機能する。これにより、トレンチ３０内に埋め込み絶縁膜３６が形成される。埋め込み絶縁膜３６はトランジスタ間においては素子分離絶縁膜として機能する。
【００２６】
図１１（ａ）から図１１（ｄ）のように、例えば熱リン酸を用い、シリコン窒化膜３４および２６を除去する。これにより、トレンチ３０間の半導体基板１０上に第１キャパシタ絶縁膜２２を介し第１シリコン層２４が残存する。
【００２７】
図１２（ａ）から図１２（ｄ）のように、周辺回路領域以外をフォトレジスト５２で覆う。周辺トランジスタの第１シリコン層２４を除去する。周辺トランジスタのチャネル形成のための不純物６０のイオン注入を行なう。これにより、周辺トランジスタのチャネル１４を形成する。フォトレジスト５２を剥離する。このとき、各種トランジスタに応じ、フォトレジストの形成、イオン注入、およびフォトレジストの剥離を複数回繰り返す。その後熱処理を行ない、不純物を拡散および活性化させる。なお、ここで、セルトランジスタＴｒのウエル１２、周辺トランジスタのチャネル１４としているが、ウエル１２はセルトランジスタＴｒのチャネルを含み、チャンル１４は周辺トランジスタのウエルを含んでもよい。
【００２８】
図１３（ａ）から図１３（ｄ）のように、開口部５５を備えるフォトレジスト５４を形成する。開口部５５は、複数のトレンチ３０に渡って形成されている。フォトレジスト５４をマスクに埋め込み絶縁膜３６を除去する。トレンチ３０内の埋め込み絶縁膜３６は、トレンチ３０の底部に、例えば１３０ｎｍ残存するようにする。このように、埋め込み絶縁膜３６をトレンチ３０の底部に残存させるのは、寄生素子効果の抑制のためである。また、トレンチ３０間には第１シリコン層２４が形成されており、第１キャパシタ絶縁膜２２はエッチングされない。ここで、開口部５５が複数のトレンチ３０に渡り形成されているのは、トレンチ３０の幅および間隔はフォトリソグラフィ技術の限界近くとなっているためである。すなわち、個々のトレンチ３０に開口部５５を形成することは寸法精度および合わせ精度の観点から難しいためである。
【００２９】
図１４（ａ）から図１４（ｄ）のように、フォトレジスト５４を剥離する。周辺回路領域の活性領域上の絶縁膜２２を除去する。周辺回路の各種周辺トランジスタに応じたゲート酸化膜としてシリコン酸化膜２８を半導体基板１０の酸化およびエッチングを繰り返し形成する。各種トランジスタに応じ、例えば、２．５ｎｍ、４ｎｍおよび８ｎｍの異なる膜厚のゲート酸化膜を形成する。このとき、第１シリコン層２４上にもシリコン酸化膜２８が形成される。
【００３０】
図１５（ａ）から図１５（ｄ）のように、周辺回路領域にフォトレジスト５６を形成し、第１シリコン層２４上のシリコン酸化膜２８を除去する。図１６（ａ）から図１６（ｄ）のように、全面に例えば膜厚が１００ｎｍの第２シリコン層４０を形成する。第２シリコン層４０は、主に多結晶シリコンまたはアモルファスシリコンを含む。これにより、トレンチ３０内の埋め込み絶縁膜３６内に形成された凹部３８内に第２シリコン層４０が埋め込まれる。
【００３１】
図１７（ａ）から図１７（ｄ）のように、第２シリコン層４０上に開口部５９を備えるフォトレジスト５８を形成する。開口部５５と同様に、開口部５９は複数のトレンチ３０に渡り形成されている。開口部５９は開口部５５とほぼ一致している。フォトレジスト５８をマスクに第２シリコン層４０に不純物６２をイオン注入する。例えばＢ＋イオンを、注入エネンルギーが４ｋｅＶ、注入ドーズ量が６×１０１５ｃｍ−２の条件を用いイオン注入する。さらに、Ｂ＋イオンを、注入エネンルギーが８ｋｅＶ、注入ドーズ量が６×１０１５ｃｍ−２の条件を用いイオン注入する。このとき、活性領域においては、第１キャパシタ絶縁膜２２を貫通する不純物イオンを減らし、かつトレンチ領域においては、不純物６２が深くまで注入されるように条件を設定する。例えば、不純物６２が第１シリコン層２４下の半導体基板１０に、半導体基板１０内の不純物濃度より高い濃度のイオンが注入されないように、イオン注入することが好ましい。例えば、第１シリコン層２４と第２シリコン層４０の膜厚の合計が１６５ｎｍのとき、上記条件でＢ＋イオンを注入した場合、半導体基板１０表面の不純物濃度は、約１×１０１８ｃｍ−３である。図１７（ａ）から図１７（ｄ）において、不純物が注入された第２シリコン層４０を第２シリコン層４０ａで示している。
【００３２】
図１８（ａ）から図１８（ｄ）のように、フォトレジスト５８を剥離する。キャパシタ電極およびゲート電極となるべき領域以外の第２シリコン層４０および第１シリコン層２４を除去する。
【００３３】
図１９（ａ）から図１９（ｄ）のように、セルトランジスタＴｒのソースおよびドレイン領域４２およびポケット注入領域４４を形成する。ソースおよびドレイン領域４２は、例えばＢ＋イオンが、注入エネンルギーが０．５ｋｅＶ、注入ドーズ量が５×１０１３ｃｍ−２の条件で注入されている。ポケット注入領域４４は、例えばＰ＋イオンが、注入エネンルギーが３０ｋｅＶ、注入ドーズ量が１×１０１３ｃｍ−２の条件で注入されている。その後、例えば１０００℃の温度で熱処理を行なう。これにより、ソースおよびドレイン領域４２およびポケット注入領域４４が活性化される。さらに、第２シリコン層４０ａ内の不純物が拡散および活性化する。不純物が拡散した第１シリコン層および第２シリコン層をそれぞれ第１シリコン層２４ａおよび第２シリコン層４０ａを用い図示した。これにより、第１シリコン層２４ａおよび第２シリコン層４０ａ全体が導電性となる。第１シリコン層２４ａおよび第２シリコン層４０ａからキャパシタ電極７０が形成される。不純物がキャパシタ電極７０全体に拡散しているため、キャパシタ電極７０が低抵抗化する。また、キャパシタ電極７０の空乏化を抑制することができる。
【００３４】
図２０（ａ）から図２０（ｄ）のように、周辺トランジスタにＬＤＤ（lightly Doped Drain）領域８４およびポケット注入領域８２を形成する。周辺トランジスタとして例えばＰ型トランジスタの場合、ＬＤＤ領域８４には、例えばＢ＋イオンが、注入エネンルギーが０．６ｋｅＶ、注入ドーズ量が３×１０１４ｃｍ−２の条件で注入されている。ポケット注入領域８２は、例えばＡｓ＋イオンが、注入エネンルギーが６０ｋｅＶ、注入ドーズ量が５×１０１２ｃｍ−２の条件で注入されている。第２シリコン層４０の側壁として膜厚が例えば１５ｎｍのシリコン酸化膜２９を形成する。さらに、膜厚が７０ｎｍのシリコン酸化膜４８を形成する。異方性エッチングを行ないビットライン拡散領域４６、ソースおよびドレイン領域８６にシリコン酸化膜４８の開口を設ける。このとき、キャパシタ電極７０の周辺のシリコン酸化膜４８は残存させる。
【００３５】
シリコン酸化膜４８をマスクに、ビットライン拡散領域４６、ソースおよびドレイン領域８６を形成する。ビットライン拡散領域４６、ソースおよびドレイン領域８６は、Ｎ型トランジスタの場合、例えばＰ＋イオンが、注入エネンルギーが８ｋｅＶ、注入ドーズ量が１×１０１６ｃｍ−２の条件で注入されている。Ｐ型トランジスタの場合、例えばＢ＋イオンが、注入エネンルギーが４ｋｅＶ、注入ドーズ量が６×１０１５ｃｍ−２の条件で注入されている。熱処理を行なうことにより、ビットライン拡散領域４６、ソースおよびドレイン領域８６の不純物が活性化する。さらに、第１シリコン層２４および第２シリコン層４０内の不純物が活性化する。これにより、セルトランジスタＴｒにおいては、第１シリコン層２４ａと第２シリコン層４０ａとからゲート電極７２が形成される。周辺トランジスタにおいては、第２シリコン層４０からゲート電極７４が形成される。またキャパシタＣａにおいては、第１シリコン層２４ａと第２シリコン層４０ａとからキャパシタ電極７０が形成される。
【００３６】
全面にＣｏを形成する。例えばＲＴＡ（Rapid Thermal Anneal）法を用い熱処理する。これにより、ＣｏとＳｉとが反応しビットライン拡散領域４６、ソースおよびドレイン領域８６上にそれぞれシリサイド層４７、８７が形成される。また、ゲート電極７２、７４およびキャパシタ電極７０上にそれぞれシリサイド層７３、７５および７１が形成される。未反応Ｃｏは除去する。これにより、キャパシタＣａおよびセルトランジスタＴｒおよび周辺トランジスタが完成する。その後、層間絶縁膜、コンタクトホール、配線、パッド電極およびパッシベーション膜を形成し、実施例２に係る半導体装置が完成する。
【００３７】
実施例２の効果につき説明するため、比較例２に係る半導体装置の製造方法について説明する。図２１（ａ）から図２７（ｄ）は比較例２に係る半導体装置の製造工程を示す断面図である。図２１（ａ）は、図２のＡ−Ａ断面、図２１（ｂ）は図２のＢ−Ｂ断面、図２１（ｃ）は図２のＣ−Ｃ断面に対応する図である。図２１（ｄ）は周辺回路のトランジスタの断面図である。以下、図２７（ｄ）まで同様である。
【００３８】
図２１（ａ）から図２１（ｄ）のように、半導体基板１０上にシリコン酸化膜２０を形成し、シリコン酸化膜２０上にシリコン窒化膜２６を形成する。半導体基板１０にトレンチ３０を形成する。トレンチ３０の表面にシリコン酸化膜２１を形成する。
【００３９】
図２２（ａ）から図２２（ｄ）のように、トレンチ３０内に例えばシリコン酸化膜が埋め込まれるように全面にシリコン酸化膜を形成する。その後、ＣＭＰ法を用い平坦化する。シリコン窒化膜２６はＣＭＰのストッパとして機能する。これにより、トレンチ３０内に埋め込み絶縁膜３６が埋め込まれる。
【００４０】
図２３（ａ）から図２３（ｄ）のように、シリコン窒化膜２６を除去する。シリコン酸化膜２０をスルー膜とし、半導体基板１０内に不純物６８をイオン注入する。これにより、ウエル１２、チャネル１４等を形成する。複数の種類のトランジシタを形成するため、フォトレジストの形成、イオン注入およびフォトレジストの剥離のサイクルを複数回行なう。
【００４１】
図２４（ａ）から図２４（ｄ）のように、開口部５５を備えるフォトレジスト５４を形成する。フォトレジスト５４をマスクに、埋め込み絶縁膜３６内に凹部３８を形成する。このとき、開口部５５内のトレンチ３０間の半導体基板１０上のシリコン酸化膜２０もエッチングされる。
【００４２】
図２５（ａ）から図２５（ｄ）のように、半導体基板１０上のシリコン酸化膜２０を除去する。トレンチ３０の内面に第２キャパシタ絶縁膜３３となり、トレンチ間の半導体基板１０上に第１キャパシタ絶縁膜２２となるシリコン酸化膜を形成する。周辺トランジスタのゲート酸化膜としてシリコン酸化膜２８を形成する。全面にシリコン層４０を形成する。シリコン層４０は、凹部３８を埋め込むように第２キャパシタ絶縁膜３３を介し形成される。また、トレンチ３０間の半導体基板１０上に第１キャパシタ絶縁膜２２を介し形成される。
【００４３】
図２６（ａ）から図２６（ｄ）のように、開口部５９を備えるフォトレジスト５８をマスクにシリコン層４０に不純物６２をイオン注入する。図２７（ａ）から図２７（ｄ）のように、その後、図１８（ａ）から図２０（ｄ）と同様の製造工程を行なうことにより、比較例２に係る半導体装置が完成する。
【００４４】
比較例２によれば、図２４（ａ）から図２４（ｄ）のように、埋め込み絶縁膜３６をドライエッチングし凹部３８を形成する際に、トレンチ３０間の半導体基板１０の表面（領域Ｄ）がドライエッチングの雰囲気に曝される。これにより、図２５（ａ）から図２５（ｄ）において、半導体基板１０上に形成される第１キャパシタ絶縁膜２２の膜質が劣化しやすい。その結果、キャパシタの信頼性が低下する可能性がある。
【００４５】
一方、実施例２によれば、図１３（ａ）から図１３（ｄ）のように、凹部３８を形成する工程において、複数のトレンチ３０間の半導体基板１０上には、第１シリコン層２４を介して開口部５５が形成されている。つまり、凹部３８を形成する際に、開口部５５内の複数のトレンチ３０間の半導体基板１０は、第１シリコン層２４に覆われている。これにより、半導体基板１０の表面または第１キャパシタ絶縁膜が埋め込み絶縁膜３６をドライエッチング際の雰囲気に曝されることがない。よって、キャパシタの信頼性の低下を抑制することができる。
【００４６】
また、比較例２によれば、図２６（ａ）から図２６（ｄ）のように、１層のシリコン層に不純物６２をイオン注入している。このため、図４（ａ）から図４（ｃ）を用い説明した比較例１と同様に、シリコン層４１が１層のため、キャパシタの信頼性の低下の抑制と、キャパシタ電極７０の低抵抗化（キャパシタ電極７０の空乏化の抑制）との両立が難しい。
【００４７】
一方、実施例２によれば、図１６（ａ）から図１６（ｄ）のように、凹部３８内の第２キャパシタ絶縁膜３３上と複数のトレンチ３０間の第１シリコン層２４上とに第２シリコン層４０を直接形成する。図１７（ａ）から図１７（ｄ）のように、凹部３８内および第１キャパシタ絶縁膜２２上に形成された第２シリコン層４０内に不純物６２を同時にイオン注入する。これにより、図５（ａ）および図５（ｃ）を用い説明した実施例１と同様に、キャパシタの信頼性の低下を抑制できる。かつ、キャパシタ電極の低抵抗化が可能となる。
【００４８】
実施例２によれば、図９（ａ）から図９（ｄ）のように、複数のトレンチ３０の側面の半導体基板１０上に第２キャパシタ絶縁膜としてシリコン酸化膜３２とシリコン酸化膜３２上にシリコン窒化膜３４とを形成する。これにより、図１３（ａ）から図１３（ｄ）のように、埋め込み絶縁膜３６に凹部３８を形成する際に、トレンチ３０の側面に形成されたシリコン酸化膜３２が除去されることを抑制することができる。さらに、第２キャパシタ絶縁膜がシリコン窒化膜３４を含むためキャパシタの容量値を向上させることができる。
【００４９】
実施例２においては、図６（ｃ）および図６（ｄ）のように、第１キャパシタ絶縁膜２２は、第１シリコン層２４形成前に形成することになる。図１３（ａ）から図１３（ｄ）のように、凹部３８を形成する際は、トレンチ３０間の半導体基板１０は、第１シリコン層２４で覆われている。よって、比較例２のように、第１キャパシタ絶縁膜２２と第２キャパシタ絶縁膜３３とを同時に形成することはできない。また、凹部３８を形成した後に第２キャパシタ絶縁膜３３をシリコン酸化膜を用い形成した場合、第１シリコン層２４上に形成されるシリコン酸化膜を第２キャパシタ絶縁膜３３に対し選択的に除去することが難しくなる。よって、第２キャパシタ絶縁膜３３は、実施例２のように、シリコン酸化膜３２とシリコン窒化膜３４との２層とすることが好ましい。これにより、図１５（ａ）から図１５（ｄ）のように、第１シリコン層２４上に形成されるシリコン酸化膜を第２キャパシタ絶縁膜３３に対し選択的に除去することができる。
【００５０】
実施例２によれば、図１３（ａ）から図１３（ｄ）のように、複数のトレンチ３０の少なくとも底部に埋め込み絶縁膜３６が残存するように凹部３８を形成する。これにより、寄生素子効果を抑制することができる。
【００５１】
また、実施例２によれば、図２０（ａ）から図２０（ｄ）のように、キャパシタＣａを選択するセルトランジスタＴｒのゲート電極７２は第１シリコン層２４ａおよび第２シリコン層４０ａを含む。これにより、キャパシタ電極７０とゲート電極７２とを同じ工程で形成することができる。よって、製造工程の簡略化が図れる。
【００５２】
さらに、実施例２のように、埋め込み絶縁膜３６は、素子分離絶縁膜とすることができる。これにより、素子分離絶縁膜の形成と埋め込み絶縁膜３６との形成を同じ工程で行なうことができる。よって、製造工程の簡略化が図れる。
【００５３】
さらに、実施例２の効果につき説明するため、比較例３に係る半導体装置の製造方法について説明する。図２８（ａ）から図２９（ｄ）は比較例３に係る半導体装置の製造工程を示す断面図である。図２８（ａ）は図２のＡ−Ａ断面、図２８（ｂ）は図２のＢ−Ｂ断面、図２８（ｃ）は図２のＣ−Ｃ断面に対応する図である。図２８（ｄ）は周辺回路のトランジスタの断面図である。図２９（ａ）から図２９（ｄ）も同様である。
【００５４】
比較例３においては、比較例２の図２４（ａ）から図２４（ｄ）において、トレンチ３０間の半導体基板１０がトライエッチングの雰囲気に曝されることを抑制することを目的としている。
【００５５】
図２８（ａ）から図２８（ｄ）のように、比較例２の図２２（ａ）から図２２（ｄ）の後に、開口部５５を備えたフォトレジスト５４をマスクに、埋め込み絶縁膜３６内に凹部３８を形成する。これにより、トレンチ３０間の半導体基板１０上のシリコン酸化膜２０は、シリコン窒化膜２６により保護される。よって比較例１の図２３（ａ）から図２３（ｄ）のように、半導体基板１０の表面が、ドライエッチングの雰囲気に曝されることを抑制できる。
【００５６】
図２９（ａ）から図２９（ｄ）のように、シリコン窒化膜２６を除去した後、凹部３８の側面となる半導体基板を酸化し、シリコン酸化膜２１を形成する。その後、フォトリソグラフィ技術およびイオン注入法を用い、半導体基板１０に不純物６８を注入する。これにより、半導体基板１０内にウエルおよびチャネルを形成する。その後、比較例２の図２５（ａ）から図２７（ｄ）と同様の工程を行なうことにより比較例３に係る半導体装置が完成する。
【００５７】
比較例３によれば、図２９（ａ）から図２９（ｄ）において、複数の種類のトランジシタ（セルトランジスタおよび周辺トランジスタ）を形成するため、フォトレジストの形成、イオン注入およびフォトレジストの剥離のサイクルを複数回行なうこととなる。イオン注入後のフォトレジスト剥離には、例えば超音波洗浄のような強固な剥離工程を行なう。これは、イオン注入後のフォトレジストは剥離しにくいためである。例えば、イオン注入エネルギーが高い場合または注入ドーズ量が多い場合、強固な剥離工程を行なうこととなる。
【００５８】
図２９（ｃ）のように、トレンチ３０間の半導体基板１０は非常に薄い。このため、超音波洗浄のような強固な剥離工程により、トレンチ３０間の半導体基板１０が離脱してしまうことがある。
【００５９】
一方、実施例２によれば、図６（ｂ）のように、半導体基板１０にウエルおよびチャネルを形成するためのイオン注入を行なう。その後、図６（ｄ）のように、第１シリコン層２４を形成する。よって、図１３（ａ）から図１３（ｄ）のように、トレンチ３０間の半導体基板１０が離脱し易い状態において強固な剥離工程が行なわれることがない。よって、トレンチ３０間の半導体基板１０が離脱を抑制することができる。
【００６０】
以上、発明の好ましい実施例について詳述したが、本発明は係る特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
【００６１】
実施例１〜２を含む実施形態に関し、さらに以下の付記を開示する。
付記１：半導体基板に複数のトレンチと、前記複数のトレンチ間の前記半導体基板上に第１キャパシタ絶縁膜を介し第１シリコン層と、を形成する工程と、前記複数のトレンチ内に埋め込み絶縁膜を埋め込む工程と、前記埋め込み絶縁膜を前記複数のトレンチの側面に第２キャパシタ絶縁膜が残存するように除去し、前記埋め込み酸化膜内に凹部を形成する工程と、前記凹部内の前記第２キャパシタ絶縁膜上と前記複数のトレンチ間の前記第１シリコン層上とに第２シリコン層を直接形成する工程と、前記凹部内および前記第１キャパシタ絶縁膜上に形成された前記第２シリコン層内に不純物を同時にイオン注入する工程と、を含むことを特徴とする半導体装置の製造方法。
付記２：前記凹部を形成する工程は、前記複数のトレンチに渡る開口部を備えるマスクを用い前記凹部を形成する工程であり、前記凹部を形成する際に、前記開口部内の前記複数のトレンチ間の前記半導体基板は、前記第１シリコン層に覆われていることを特徴とする付記１記載の半導体装置の製造方法。
付記３：前記複数のトレンチの側面の前記半導体基板上に前記第２キャパシタ絶縁膜としてシリコン酸化膜と前記シリコン酸化膜上にシリコン窒化膜とを形成する工程を含むことを特徴とする付記１または２記載の半導体装置の製造方法。
付記４：前記半導体基板にウエルおよびチャネルを形成するためのイオン注入を行なう工程を含み、前記イオン注入を行なう工程の後、前記第１シリコン層を形成する工程を行なうことを特徴とする付記１から３のいずれか一項記載の半導体装置の製造方法。
付記５：前記凹部を形成する工程は、前記複数のトレンチの少なくとも底部に埋め込み絶縁膜が残存するように前記凹部を形成する工程であることを特徴とする付記１から４のいずれか一項記載の半導体装置の製造方法。
付記６：半導体基板内に形成された複数のトレンチと、前記複数のトレンチ間の前記半導体基板上に第１キャパシタ絶縁膜を介し形成された導電性の第１シリコン層と、前記各複数のトレンチ内に、前記複数のトレンチの側面に第２キャパシタ絶縁膜が残存するように形成された凹部を備えた前記埋め込み絶縁膜と、前記凹部内の前記第２キャパシタ絶縁膜上と前記複数のトレンチ間の前記第１シリコン層上とに直接形成された導電性の第２シリコン層と、を具備することを特徴とする半導体装置。
付記７：前記絶縁膜は、前記複数のトレンチの側面の前記半導体基板上に形成されたシリコン酸化膜、および前記シリコン酸化膜上に形成されたシリコン窒化膜を含むことを特徴とする付記６記載の半導体装置。
付記８：前記第１キャパシタ絶縁膜および前記第２キャパシタ絶縁膜を含むキャパシタを選択するトランジスタのゲートは前記第１シリコン層および前記第２シリコン層を含むことを特徴とする付記６または７記載の半導体装置。
付記９：前記複数の埋め込み絶縁膜は、前記素子分離絶縁膜であることを特徴とする付記６から８のいずれか一項記載の半導体装置。
【符号の説明】
【００６２】
１０ 半導体基板
１２ ウエル
１４ チャネル
２２ 第１キャパシタ絶縁膜
２４ 第１シリコン層
２６ シリコン窒化膜
３０ トレンチ
３２ シリコン酸化膜
３３ 第２キャパシタ絶縁膜
３４ シリコン窒化膜
３６ 埋め込み絶縁膜
３８ 凹部
４０ 第２シリコン層
６２ 不純物
７０ キャパシタ電極
７２ ゲート電極
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、例えば、半導体基板に形成されたトレンチにキャパシタ絶縁膜が形成された半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
ＤＲＡＭ（Dynamic Random Access Memory）等においては、データを記憶するキャパシタが用いられる。キャパシタに用いるキャパシタ絶縁膜をＳＴＩ（Shallow Trench Isolation）用のトレンチの側壁に形成する技術が知られている。キャパシタの電極として、トレンチ内にキャパシタ絶縁膜を介し埋め込まれた多結晶シリコンやアモルファスシリコン等のシリコン層を用いることが知られている。キャパシタの電極を、トランジスタのゲート電極と同時に形成することが知られている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】国際公開第２００７／０６９２９２号パンフレット
【特許文献２】特開２００１−３２００３１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
複数のトレンチの間の半導体基板上にキャパシタ絶縁膜を形成する場合、複数のトレンチの間の半導体基板上にキャパシタ絶縁膜を介しシリコン層が電極として形成される。しかしながら、トレンチ内に埋め込まれたシリコン層と複数のトレンチ間の半導体基板上に形成されたシリコン層とを同じイオン注入を行ない導電層とすることは難しい。
【０００５】
本半導体装置およびその製造方法は、トレンチ内に埋め込まれたシリコン層と複数のトレンチ間の半導体基板上に形成されたシリコン層とを同じイオン注入を行ない導電層とすることを目的とする。
【課題を解決するための手段】
【０００６】
例えば、半導体基板に複数のトレンチと、前記複数のトレンチ間の前記半導体基板上に第１キャパシタ絶縁膜を介し第１シリコン層と、を形成する工程と、前記複数のトレンチ内に埋め込み絶縁膜を埋め込む工程と、前記埋め込み絶縁膜を前記複数のトレンチの側面に第２キャパシタ絶縁膜が残存するように除去し、前記埋め込み酸化膜内に凹部を形成する工程と、前記凹部内の前記第２キャパシタ絶縁膜上と前記複数のトレンチ間の前記第１シリコン層上とに第２シリコン層を直接形成する工程と、前記凹部内および前記第１キャパシタ絶縁膜上に形成された前記第２シリコン層内に不純物を同時にイオン注入する工程と、を含むことを特徴とする半導体装置の製造方法を用いる。
【０００７】
例えば、半導体基板内に形成された複数のトレンチと、前記複数のトレンチ間の前記半導体基板上に第１キャパシタ絶縁膜を介し形成された導電性の第１シリコン層と、前記各複数のトレンチ内に、前記複数のトレンチの側面に第２キャパシタ絶縁膜が残存するように形成された凹部を備えた前記埋め込み絶縁膜と、前記凹部内の前記第２キャパシタ絶縁膜上と前記複数のトレンチ間の前記第１シリコン層上とに直接形成された導電性の第２シリコン層と、を具備することを特徴とする半導体装置を用いる。
【発明の効果】
【０００８】
本半導体装置およびその製造方法によれば、トレンチ内に埋め込まれたシリコン層と複数のトレンチ間の半導体基板上に形成されたシリコン層とを同じイオン注入を行ない導電層とすることができる。
【図面の簡単な説明】
【０００９】
【図１】図１は、実施例１に係る半導体装置を用いた回路の例を示す回路図である。
【図２】図２は、実施例１に係る半導体装置の平面図である。
【図３】図３（ａ）から図３（ｃ）は実施例１に係る半導体装置の断面図である。
【図４】図４は（ａ）から図４（ｃ）は、比較例１の製造工程を示す断面図である。
【図５】図５（ａ）から図５（ｃ）は、実施例１に係る半導体装置の製造工程を示す断面図である。
【図６】図６（ａ）から図６（ｄ）は実施例２に係る半導体装置の製造工程を示す断面図（その１）である。
【図７】図７（ａ）から図７（ｄ）は実施例２に係る半導体装置の製造工程を示す断面図（その２）である。
【図８】図８（ａ）から図８（ｄ）は実施例２に係る半導体装置の製造工程を示す断面図（その３）である。
【図９】図９（ａ）から図９（ｄ）は実施例２に係る半導体装置の製造工程を示す断面図（その４）である。
【図１０】図１０（ａ）から図１０（ｄ）は実施例２に係る半導体装置の製造工程を示す断面図（その５）である。
【図１１】図１１（ａ）から図１１（ｄ）は実施例２に係る半導体装置の製造工程を示す断面図（その６）である。
【図１２】図１２（ａ）から図１２（ｄ）は実施例２に係る半導体装置の製造工程を示す断面図（その７）である。
【図１３】図１３（ａ）から図１３（ｄ）は実施例２に係る半導体装置の製造工程を示す断面図（その８）である。
【図１４】図１４（ａ）から図１４（ｄ）は実施例２に係る半導体装置の製造工程を示す断面図（その９）である。
【図１５】図１５（ａ）から図１５（ｄ）は実施例２に係る半導体装置の製造工程を示す断面図（その１０）である。
【図１６】図１６（ａ）から図１６（ｄ）は実施例２に係る半導体装置の製造工程を示す断面図（その１１）である。
【図１７】図１７（ａ）から図１７（ｄ）は実施例２に係る半導体装置の製造工程を示す断面図（その１２）である。
【図１８】図１８（ａ）から図１８（ｄ）は実施例２に係る半導体装置の製造工程を示す断面図（その１３）である。
【図１９】図１９（ａ）から図１９（ｄ）は実施例２に係る半導体装置の製造工程を示す断面図（その１４）である。
【図２０】図２０（ａ）から図２０（ｄ）は実施例２に係る半導体装置の製造工程を示す断面図（その１５）である。
【図２１】図２１（ａ）から図２１（ｄ）は比較例２に係る半導体装置の製造工程を示す断面図（その１）である。
【図２２】図２２（ａ）から図２２（ｄ）は比較例２に係る半導体装置の製造工程を示す断面図（その２）である。
【図２３】図２３（ａ）から図２３（ｄ）は比較例２に係る半導体装置の製造工程を示す断面図（その３）である。
【図２４】図２４（ａ）から図２４（ｄ）は比較例２に係る半導体装置の製造工程を示す断面図（その４）である。
【図２５】図２５（ａ）から図２５（ｄ）は比較例２に係る半導体装置の製造工程を示す断面図（その５）である。
【図２６】図２６（ａ）から図２６（ｄ）は比較例２に係る半導体装置の製造工程を示す断面図（その６）である。
【図２７】図２７（ａ）から図２７（ｄ）は比較例２に係る半導体装置の製造工程を示す断面図（その７）である。
【図２８】図２８（ａ）から図２８（ｄ）は比較例３に係る半導体装置の製造工程を示す断面図（その１）である。
【図２９】図２９（ａ）から図２９（ｄ）は比較例３に係る半導体装置の製造工程を示す断面図（その２）である。
【発明を実施するための形態】
【００１０】
以下、図面を参照に実施例について説明する。
【実施例１】
【００１１】
図１は、実施例１に係る半導体装置を用いた回路の例を示す回路図である。図１のように、セルＣｅはセルトランジスタＴｒとキャパシタＣａを備えている。セルトランジスタＴｒのゲートがワード線ＷＬ、セルトランジスタＴｒのドレインがビット線ＢＬ、およびセルトランジスタＴｒのソースがキャパシタＣａに接続されている。ビット線ＢＬとワード線ＷＬとを用いセルＣｅのセルトランジスタＴｒを選択する。これにより、キャパシタＣａに電荷を蓄積させることにより、データを選択されたセルＣｅに記憶することができる。また、キャパシタＣａの電荷を読み出すことにより、選択されたセルＣｅからデータを読み出すことができる。
【００１２】
図２は、実施例１に係る半導体装置の平面図である。図２のように、半導体基板１０にトレンチ３０と活性領域３１が形成されている。キャパシタＣａが形成されるキャパシタ領域Ｒｃにおいては、トレンチ３０および活性領域３１は図２の横方向（第１方向）に延伸している。キャパシタ電極７０は複数のトレンチ３０および活性領域３１上に形成されている。セルトランジスタＴｒが形成されるトランジスタ領域Ｒｔにおいては、活性領域３１上にゲート電極７２が形成されている。
【００１３】
図３（ａ）から図３（ｃ）は実施例１に係る半導体装置の断面図である。図３（ａ）は図２のＡ−Ａ断面、図３（ｂ）は図２のＢ−Ｂ断面、図３（ｃ）はＣ−Ｃ断面に対応する。以下、図４（ａ）から図５（ｃ）も同様である。図３（ａ）を参照し、半導体基板１０内にウエル１２が形成されている。キャパシタ領域Ｒｃにおいては、活性領域の半導体基板１０上に第１キャパシタ絶縁膜２２を介しキャパシタ電極７０が形成されている。キャパシタ電極７０は、導電性の第１シリコン層２４ａと導電性の第２シリコン層４０ａとを含む。第１シリコン層２４ａは第１キャパシタ絶縁膜２２上に形成され、第２シリコン層４０ａは第１シリコン層２４ａ上に形成されている。これにより、キャパシタ電極７０、第１キャパシタ絶縁膜２２および第２キャパシタ絶縁膜３３、並びに半導体基板１０からキャパシタＣａが形成される。トランジスタ領域Ｒｔにおいては、半導体基板１０上にゲート絶縁膜２３を介しゲート電極７２が形成されている。ゲート電極７２は、導電性の第１シリコン層２４ａと導電性の第２シリコン層４０ａとを含む。ゲート電極７２の両側の半導体基板１０内にはソースおよびドレイン領域４２が形成されている。ウエル１２は例えばＰ型であり、ソースおよびドレイン領域４２は例えばＮ型である。これにより、ゲート電極７２、ソースおよびドレイン領域４２およびウエル１２内のチャネルからセルトランジスタＴｒが形成される。
【００１４】
図３（ｂ）を参照し、トレンチ３０内には例えばシリコン酸化膜である埋め込み絶縁膜３６が形成されている。埋め込み絶縁膜３６には凹部３８が形成され、凹部３８内にキャパシタ電極７０が形成されている。図３（ｃ）を参照し、トレンチ３０内の半導体基板１０の側面に第２キャパシタ絶縁膜３３を介し導電性の第２シリコン層４０ａが形成されている。複数のトレンチ３０間の半導体基板１０に第１キャパシタ絶縁膜２２を介し導電性の第１シリコン層２４ａが形成されている。トレンチ３０の底には埋め込み絶縁膜３６が残存している。図３（ａ）および図３（ｃ）のように、埋め込み絶縁膜３６は、各複数のトレンチ３０内に、複数のトレンチ３０の側面に第２キャパシタ絶縁膜３３が残存するように形成されている。第２シリコン層４０ａは、凹部３８内の第２キャパシタ絶縁膜３３上と複数のトレンチ３０間の第１シリコン層２４ａ上とに直接形成されている。なお、図２のように、複数のトレンチ３０は巨視的には１つのトレンチであってもよいが、図３（ｃ）のように、キャパシタ電極７０下では、複数のトレンチ３０が形成されているため、ここでは、複数のトレンチ３０という。
【００１５】
このように、実施例１においては、トレンチ３０間の半導体基板１０上のキャパシタ電極７０は第１シリコン層２４ａと第２シリコン層４０ａとから形成されている。一方、トレンチ３０内のキャパシタ電極７０は、第２シリコン層４０ａから形成されている。トレンチ３０内には、第１シリコン層２４ａは形成されていない。
【００１６】
次に、キャパシタ電極７０を１層のシリコン層を用い形成した比較例１の問題を説明する。導電性のシリコン層は、シリコン層に不純物をイオン注入した後熱処理することにより形成する。図４（ａ）から図４（ｃ）は、比較例１の製造工程を示す断面図である。図４（ａ）から図４（ｃ）のように、トレンチ３０内およびトレンチ３０間の半導体基板１０上には全面にシリコン層４１が１層形成されている。開口部５９を備えるフォトレジスト５８を形成する。開口部５９は、複数のトレンチ３０に渡り、トレンチ３０の延伸する第１方向に交差する第２方向に延伸している。フォトレジスト５８をマスクに、シリコン層４１に不純物６２をイオン注入する。不純物が注入されたシリコン層をシリコン層４１ａを用い図示している。その後、熱処理することにより、シリコン層４１内の不純物６２が拡散および活性化し、導電性のシリコン層が形成される。
【００１７】
不純物６２をイオン注入する際に、注入エネルギーが大きいと、図４（ａ）および図４（ｃ）の領域Ａにおいて、不純物６２がシリコン層４１を貫通し、第１キャパシタ絶縁膜２２を貫通し、半導体基板１０に至る。このため、第１キャパシタ絶縁膜２２にダメージが生じ、キャパシタのリーク等の信頼性低下の原因となりうる。一方、注入エネルギーが小さいと、トレンチ３０において不純物６２はシリコン層４１の中下部まで注入されない。よって、その後の拡散工程を経ても、図４（ｂ）および図４（ｃ）の領域Ｂの不純物濃度が低くなってしまう。このため、キャパシタ電極７０の抵抗が高くなってしまう。また、キャパシタ電極７０に電圧を印加した際に、シリコン層４１の空乏化が生じてしまう。
【００１８】
このように、比較例１においては、シリコン層４１が１層のため、第１キャパシタ絶縁膜２２のダメージの抑制と、キャパシタ電極７０の低抵抗化との両立が難しい。
【００１９】
図５（ａ）から図５（ｃ）は、実施例１に係る半導体装置の製造工程を示す断面図である。図５（ａ）から図５（ｃ）のように、トレンチ３０間の半導体基板１０上には第１シリコン層２４と第２シリコン層４０とが形成されている。一方、トレンチ３０内には、第１シリコン層２４は形成されていない。フォトレジスト５８をマスクに、シリコン層４１に不純物６２をイオン注入する。不純物が注入されたシリコン層を第２シリコン層４０ａとして図示している。トレンチ３０間の半導体基板１０上のシリコン層の厚さが比較例１より大きいため、図５（ａ）および図５（ｃ）のように、領域Ａにおいては、第１キャパシタ絶縁膜２２を貫通する不純物６２を少なくできる。よって、キャパシタの信頼性の低下を抑制できる。また、トレンチ３０内のシリコン層の厚さは比較例１と同程度であるため、図５（ｂ）および図５（ｃ）の領域Ｂにおいて、拡散工程後の不純物濃度を確保できる。よって、キャパシタ電極の低抵抗化が可能となる。
【実施例２】
【００２０】
実施例２は、実施例１の具体例である。図６（ａ）から図２０（ｄ）は実施例２に係る半導体装置の製造工程を示す断面図である。図６（ａ）のように、例えばシリコン半導体基板１０上に熱酸化法を用い膜厚が１０ｎｍのシリコン酸化膜２０を形成する。図６（ｂ）のように、フォトリソグラフィ技術およびイオン注入法を用い、半導体基板１０に不純物を注入する。例えば、Ｎ型ＦＥＴ（Field Effect Transistor）素子を形成する領域のウエル１２として、Ｂ＋イオンを注入エネルギーが１５０ｋｅＶ、注入ドーズ量が３．０×１０１３ｃｍ−２の条件を用い注入する。Ｐ型ＦＥＴ素子を形成する領域のウエルとして、Ｐ＋イオンを注入エネルギーが３６０ｋｅＶ、注入ドーズ量が３．０×１０１３ｃｍ−２の条件を用い注入する。セルＣｅ内のチャネル領域にＡｓ＋イオンを注入エネルギーが１００ｋｅＶ、注入ドーズ量が３．０×１０１２ｃｍ−２の条件を用い注入する。その後熱処理を行なうことにより、不純物を拡散および活性化する。
【００２１】
図６（ｃ）のように、シリコン酸化膜２０を除去する。半導体基板１０上に例えばドライ酸化法を用い膜厚が３ｎｍのシリコン酸化膜を第１キャパシタ絶縁膜２２として形成する。図６（ｄ）のように、第１キャパシタ絶縁膜２２上に例えば膜厚が６０ｎｍの第１シリコン層２４を形成する。第１シリコン層２４は、主に多結晶シリコンまたはアモルファスシリコンを含む。第１シリコン膜２４上に例えば膜厚が８０ｎｍのシリコン窒化膜２６を形成する。
【００２２】
図７（ａ）は、図２のＡ−Ａ断面、図７（ｂ）は図２のＢ−Ｂ断面、図７（ｃ）は図２のＣ−Ｃ断面に対応する図である。図７（ｄ）は周辺回路領域の周辺トランジスタの断面図である。以下、図２０（ｄ）まで同様である。
【００２３】
図７（ａ）から図７（ｄ）のように、シリコン窒化膜２６上に開口部を備えるフォトレジスト５０を形成する。図８（ａ）から図８（ｄ）のように、フォトレジスト５０をマスクに、シリコン窒化膜２６、第１シリコン層２４、第１キャパシタ絶縁膜２２をエッチングする。さらに、半導体基板１０をエッチングする。フォトレジスト５０を剥離する。これにより、例えば深さが３００ｎｍのトレンチ３０が形成される。
【００２４】
図９（ａ）から図９（ｄ）のように、トレンチ３０の側面の半導体基板１０上に例えばドライ酸化法を用い膜厚が３ｎｍのシリコン酸化膜３２を形成する。全面に例えば膜厚が１５ｎｍのシリコン窒化膜３４を形成する。これより、トレンチ３０側面のシリコン酸化膜３２上にシリコン窒化膜３４が形成される。シリコン酸化膜３２およびシリコン窒化膜３４により第２キャパシタ絶縁膜３３が形成される。また、トレンチ３０間のシリコン窒化膜２６上にシリコン窒化膜３４が形成される。
【００２５】
図１０（ａ）から図１０（ｄ）のように、全面に例えば高密度プラズマＣＶＤ（Chemical Vapor Deposition）法を用い、トレンチ３０内に埋め込まれるように全面にシリコン酸化膜を形成する。その後、ＣＭＰ（Chemical Mechanical Polish）法を用い平坦化する。シリコン窒化膜３４は、ＣＭＰのストッパとして機能する。これにより、トレンチ３０内に埋め込み絶縁膜３６が形成される。埋め込み絶縁膜３６はトランジスタ間においては素子分離絶縁膜として機能する。
【００２６】
図１１（ａ）から図１１（ｄ）のように、例えば熱リン酸を用い、シリコン窒化膜３４および２６を除去する。これにより、トレンチ３０間の半導体基板１０上に第１キャパシタ絶縁膜２２を介し第１シリコン層２４が残存する。
【００２７】
図１２（ａ）から図１２（ｄ）のように、周辺回路領域以外をフォトレジスト５２で覆う。周辺トランジスタの第１シリコン層２４を除去する。周辺トランジスタのチャネル形成のための不純物６０のイオン注入を行なう。これにより、周辺トランジスタのチャネル１４を形成する。フォトレジスト５２を剥離する。このとき、各種トランジスタに応じ、フォトレジストの形成、イオン注入、およびフォトレジストの剥離を複数回繰り返す。その後熱処理を行ない、不純物を拡散および活性化させる。なお、ここで、セルトランジスタＴｒのウエル１２、周辺トランジスタのチャネル１４としているが、ウエル１２はセルトランジスタＴｒのチャネルを含み、チャンル１４は周辺トランジスタのウエルを含んでもよい。
【００２８】
図１３（ａ）から図１３（ｄ）のように、開口部５５を備えるフォトレジスト５４を形成する。開口部５５は、複数のトレンチ３０に渡って形成されている。フォトレジスト５４をマスクに埋め込み絶縁膜３６を除去する。トレンチ３０内の埋め込み絶縁膜３６は、トレンチ３０の底部に、例えば１３０ｎｍ残存するようにする。このように、埋め込み絶縁膜３６をトレンチ３０の底部に残存させるのは、寄生素子効果の抑制のためである。また、トレンチ３０間には第１シリコン層２４が形成されており、第１キャパシタ絶縁膜２２はエッチングされない。ここで、開口部５５が複数のトレンチ３０に渡り形成されているのは、トレンチ３０の幅および間隔はフォトリソグラフィ技術の限界近くとなっているためである。すなわち、個々のトレンチ３０に開口部５５を形成することは寸法精度および合わせ精度の観点から難しいためである。
【００２９】
図１４（ａ）から図１４（ｄ）のように、フォトレジスト５４を剥離する。周辺回路領域の活性領域上の絶縁膜２２を除去する。周辺回路の各種周辺トランジスタに応じたゲート酸化膜としてシリコン酸化膜２８を半導体基板１０の酸化およびエッチングを繰り返し形成する。各種トランジスタに応じ、例えば、２．５ｎｍ、４ｎｍおよび８ｎｍの異なる膜厚のゲート酸化膜を形成する。このとき、第１シリコン層２４上にもシリコン酸化膜２８が形成される。
【００３０】
図１５（ａ）から図１５（ｄ）のように、周辺回路領域にフォトレジスト５６を形成し、第１シリコン層２４上のシリコン酸化膜２８を除去する。図１６（ａ）から図１６（ｄ）のように、全面に例えば膜厚が１００ｎｍの第２シリコン層４０を形成する。第２シリコン層４０は、主に多結晶シリコンまたはアモルファスシリコンを含む。これにより、トレンチ３０内の埋め込み絶縁膜３６内に形成された凹部３８内に第２シリコン層４０が埋め込まれる。
【００３１】
図１７（ａ）から図１７（ｄ）のように、第２シリコン層４０上に開口部５９を備えるフォトレジスト５８を形成する。開口部５５と同様に、開口部５９は複数のトレンチ３０に渡り形成されている。開口部５９は開口部５５とほぼ一致している。フォトレジスト５８をマスクに第２シリコン層４０に不純物６２をイオン注入する。例えばＢ＋イオンを、注入エネンルギーが４ｋｅＶ、注入ドーズ量が６×１０１５ｃｍ−２の条件を用いイオン注入する。さらに、Ｂ＋イオンを、注入エネンルギーが８ｋｅＶ、注入ドーズ量が６×１０１５ｃｍ−２の条件を用いイオン注入する。このとき、活性領域においては、第１キャパシタ絶縁膜２２を貫通する不純物イオンを減らし、かつトレンチ領域においては、不純物６２が深くまで注入されるように条件を設定する。例えば、不純物６２が第１シリコン層２４下の半導体基板１０に、半導体基板１０内の不純物濃度より高い濃度のイオンが注入されないように、イオン注入することが好ましい。例えば、第１シリコン層２４と第２シリコン層４０の膜厚の合計が１６５ｎｍのとき、上記条件でＢ＋イオンを注入した場合、半導体基板１０表面の不純物濃度は、約１×１０１８ｃｍ−３である。図１７（ａ）から図１７（ｄ）において、不純物が注入された第２シリコン層４０を第２シリコン層４０ａで示している。
【００３２】
図１８（ａ）から図１８（ｄ）のように、フォトレジスト５８を剥離する。キャパシタ電極およびゲート電極となるべき領域以外の第２シリコン層４０および第１シリコン層２４を除去する。
【００３３】
図１９（ａ）から図１９（ｄ）のように、セルトランジスタＴｒのソースおよびドレイン領域４２およびポケット注入領域４４を形成する。ソースおよびドレイン領域４２は、例えばＢ＋イオンが、注入エネンルギーが０．５ｋｅＶ、注入ドーズ量が５×１０１３ｃｍ−２の条件で注入されている。ポケット注入領域４４は、例えばＰ＋イオンが、注入エネンルギーが３０ｋｅＶ、注入ドーズ量が１×１０１３ｃｍ−２の条件で注入されている。その後、例えば１０００℃の温度で熱処理を行なう。これにより、ソースおよびドレイン領域４２およびポケット注入領域４４が活性化される。さらに、第２シリコン層４０ａ内の不純物が拡散および活性化する。不純物が拡散した第１シリコン層および第２シリコン層をそれぞれ第１シリコン層２４ａおよび第２シリコン層４０ａを用い図示した。これにより、第１シリコン層２４ａおよび第２シリコン層４０ａ全体が導電性となる。第１シリコン層２４ａおよび第２シリコン層４０ａからキャパシタ電極７０が形成される。不純物がキャパシタ電極７０全体に拡散しているため、キャパシタ電極７０が低抵抗化する。また、キャパシタ電極７０の空乏化を抑制することができる。
【００３４】
図２０（ａ）から図２０（ｄ）のように、周辺トランジスタにＬＤＤ（lightly Doped Drain）領域８４およびポケット注入領域８２を形成する。周辺トランジスタとして例えばＰ型トランジスタの場合、ＬＤＤ領域８４には、例えばＢ＋イオンが、注入エネンルギーが０．６ｋｅＶ、注入ドーズ量が３×１０１４ｃｍ−２の条件で注入されている。ポケット注入領域８２は、例えばＡｓ＋イオンが、注入エネンルギーが６０ｋｅＶ、注入ドーズ量が５×１０１２ｃｍ−２の条件で注入されている。第２シリコン層４０の側壁として膜厚が例えば１５ｎｍのシリコン酸化膜２９を形成する。さらに、膜厚が７０ｎｍのシリコン酸化膜４８を形成する。異方性エッチングを行ないビットライン拡散領域４６、ソースおよびドレイン領域８６にシリコン酸化膜４８の開口を設ける。このとき、キャパシタ電極７０の周辺のシリコン酸化膜４８は残存させる。
【００３５】
シリコン酸化膜４８をマスクに、ビットライン拡散領域４６、ソースおよびドレイン領域８６を形成する。ビットライン拡散領域４６、ソースおよびドレイン領域８６は、Ｎ型トランジスタの場合、例えばＰ＋イオンが、注入エネンルギーが８ｋｅＶ、注入ドーズ量が１×１０１６ｃｍ−２の条件で注入されている。Ｐ型トランジスタの場合、例えばＢ＋イオンが、注入エネンルギーが４ｋｅＶ、注入ドーズ量が６×１０１５ｃｍ−２の条件で注入されている。熱処理を行なうことにより、ビットライン拡散領域４６、ソースおよびドレイン領域８６の不純物が活性化する。さらに、第１シリコン層２４および第２シリコン層４０内の不純物が活性化する。これにより、セルトランジスタＴｒにおいては、第１シリコン層２４ａと第２シリコン層４０ａとからゲート電極７２が形成される。周辺トランジスタにおいては、第２シリコン層４０からゲート電極７４が形成される。またキャパシタＣａにおいては、第１シリコン層２４ａと第２シリコン層４０ａとからキャパシタ電極７０が形成される。
【００３６】
全面にＣｏを形成する。例えばＲＴＡ（Rapid Thermal Anneal）法を用い熱処理する。これにより、ＣｏとＳｉとが反応しビットライン拡散領域４６、ソースおよびドレイン領域８６上にそれぞれシリサイド層４７、８７が形成される。また、ゲート電極７２、７４およびキャパシタ電極７０上にそれぞれシリサイド層７３、７５および７１が形成される。未反応Ｃｏは除去する。これにより、キャパシタＣａおよびセルトランジスタＴｒおよび周辺トランジスタが完成する。その後、層間絶縁膜、コンタクトホール、配線、パッド電極およびパッシベーション膜を形成し、実施例２に係る半導体装置が完成する。
【００３７】
実施例２の効果につき説明するため、比較例２に係る半導体装置の製造方法について説明する。図２１（ａ）から図２７（ｄ）は比較例２に係る半導体装置の製造工程を示す断面図である。図２１（ａ）は、図２のＡ−Ａ断面、図２１（ｂ）は図２のＢ−Ｂ断面、図２１（ｃ）は図２のＣ−Ｃ断面に対応する図である。図２１（ｄ）は周辺回路のトランジスタの断面図である。以下、図２７（ｄ）まで同様である。
【００３８】
図２１（ａ）から図２１（ｄ）のように、半導体基板１０上にシリコン酸化膜２０を形成し、シリコン酸化膜２０上にシリコン窒化膜２６を形成する。半導体基板１０にトレンチ３０を形成する。トレンチ３０の表面にシリコン酸化膜２１を形成する。
【００３９】
図２２（ａ）から図２２（ｄ）のように、トレンチ３０内に例えばシリコン酸化膜が埋め込まれるように全面にシリコン酸化膜を形成する。その後、ＣＭＰ法を用い平坦化する。シリコン窒化膜２６はＣＭＰのストッパとして機能する。これにより、トレンチ３０内に埋め込み絶縁膜３６が埋め込まれる。
【００４０】
図２３（ａ）から図２３（ｄ）のように、シリコン窒化膜２６を除去する。シリコン酸化膜２０をスルー膜とし、半導体基板１０内に不純物６８をイオン注入する。これにより、ウエル１２、チャネル１４等を形成する。複数の種類のトランジシタを形成するため、フォトレジストの形成、イオン注入およびフォトレジストの剥離のサイクルを複数回行なう。
【００４１】
図２４（ａ）から図２４（ｄ）のように、開口部５５を備えるフォトレジスト５４を形成する。フォトレジスト５４をマスクに、埋め込み絶縁膜３６内に凹部３８を形成する。このとき、開口部５５内のトレンチ３０間の半導体基板１０上のシリコン酸化膜２０もエッチングされる。
【００４２】
図２５（ａ）から図２５（ｄ）のように、半導体基板１０上のシリコン酸化膜２０を除去する。トレンチ３０の内面に第２キャパシタ絶縁膜３３となり、トレンチ間の半導体基板１０上に第１キャパシタ絶縁膜２２となるシリコン酸化膜を形成する。周辺トランジスタのゲート酸化膜としてシリコン酸化膜２８を形成する。全面にシリコン層４０を形成する。シリコン層４０は、凹部３８を埋め込むように第２キャパシタ絶縁膜３３を介し形成される。また、トレンチ３０間の半導体基板１０上に第１キャパシタ絶縁膜２２を介し形成される。
【００４３】
図２６（ａ）から図２６（ｄ）のように、開口部５９を備えるフォトレジスト５８をマスクにシリコン層４０に不純物６２をイオン注入する。図２７（ａ）から図２７（ｄ）のように、その後、図１８（ａ）から図２０（ｄ）と同様の製造工程を行なうことにより、比較例２に係る半導体装置が完成する。
【００４４】
比較例２によれば、図２４（ａ）から図２４（ｄ）のように、埋め込み絶縁膜３６をドライエッチングし凹部３８を形成する際に、トレンチ３０間の半導体基板１０の表面（領域Ｄ）がドライエッチングの雰囲気に曝される。これにより、図２５（ａ）から図２５（ｄ）において、半導体基板１０上に形成される第１キャパシタ絶縁膜２２の膜質が劣化しやすい。その結果、キャパシタの信頼性が低下する可能性がある。
【００４５】
一方、実施例２によれば、図１３（ａ）から図１３（ｄ）のように、凹部３８を形成する工程において、複数のトレンチ３０間の半導体基板１０上には、第１シリコン層２４を介して開口部５５が形成されている。つまり、凹部３８を形成する際に、開口部５５内の複数のトレンチ３０間の半導体基板１０は、第１シリコン層２４に覆われている。これにより、半導体基板１０の表面または第１キャパシタ絶縁膜が埋め込み絶縁膜３６をドライエッチング際の雰囲気に曝されることがない。よって、キャパシタの信頼性の低下を抑制することができる。
【００４６】
また、比較例２によれば、図２６（ａ）から図２６（ｄ）のように、１層のシリコン層に不純物６２をイオン注入している。このため、図４（ａ）から図４（ｃ）を用い説明した比較例１と同様に、シリコン層４１が１層のため、キャパシタの信頼性の低下の抑制と、キャパシタ電極７０の低抵抗化（キャパシタ電極７０の空乏化の抑制）との両立が難しい。
【００４７】
一方、実施例２によれば、図１６（ａ）から図１６（ｄ）のように、凹部３８内の第２キャパシタ絶縁膜３３上と複数のトレンチ３０間の第１シリコン層２４上とに第２シリコン層４０を直接形成する。図１７（ａ）から図１７（ｄ）のように、凹部３８内および第１キャパシタ絶縁膜２２上に形成された第２シリコン層４０内に不純物６２を同時にイオン注入する。これにより、図５（ａ）および図５（ｃ）を用い説明した実施例１と同様に、キャパシタの信頼性の低下を抑制できる。かつ、キャパシタ電極の低抵抗化が可能となる。
【００４８】
実施例２によれば、図９（ａ）から図９（ｄ）のように、複数のトレンチ３０の側面の半導体基板１０上に第２キャパシタ絶縁膜としてシリコン酸化膜３２とシリコン酸化膜３２上にシリコン窒化膜３４とを形成する。これにより、図１３（ａ）から図１３（ｄ）のように、埋め込み絶縁膜３６に凹部３８を形成する際に、トレンチ３０の側面に形成されたシリコン酸化膜３２が除去されることを抑制することができる。さらに、第２キャパシタ絶縁膜がシリコン窒化膜３４を含むためキャパシタの容量値を向上させることができる。
【００４９】
実施例２においては、図６（ｃ）および図６（ｄ）のように、第１キャパシタ絶縁膜２２は、第１シリコン層２４形成前に形成することになる。図１３（ａ）から図１３（ｄ）のように、凹部３８を形成する際は、トレンチ３０間の半導体基板１０は、第１シリコン層２４で覆われている。よって、比較例２のように、第１キャパシタ絶縁膜２２と第２キャパシタ絶縁膜３３とを同時に形成することはできない。また、凹部３８を形成した後に第２キャパシタ絶縁膜３３をシリコン酸化膜を用い形成した場合、第１シリコン層２４上に形成されるシリコン酸化膜を第２キャパシタ絶縁膜３３に対し選択的に除去することが難しくなる。よって、第２キャパシタ絶縁膜３３は、実施例２のように、シリコン酸化膜３２とシリコン窒化膜３４との２層とすることが好ましい。これにより、図１５（ａ）から図１５（ｄ）のように、第１シリコン層２４上に形成されるシリコン酸化膜を第２キャパシタ絶縁膜３３に対し選択的に除去することができる。
【００５０】
実施例２によれば、図１３（ａ）から図１３（ｄ）のように、複数のトレンチ３０の少なくとも底部に埋め込み絶縁膜３６が残存するように凹部３８を形成する。これにより、寄生素子効果を抑制することができる。
【００５１】
また、実施例２によれば、図２０（ａ）から図２０（ｄ）のように、キャパシタＣａを選択するセルトランジスタＴｒのゲート電極７２は第１シリコン層２４ａおよび第２シリコン層４０ａを含む。これにより、キャパシタ電極７０とゲート電極７２とを同じ工程で形成することができる。よって、製造工程の簡略化が図れる。
【００５２】
さらに、実施例２のように、埋め込み絶縁膜３６は、素子分離絶縁膜とすることができる。これにより、素子分離絶縁膜の形成と埋め込み絶縁膜３６との形成を同じ工程で行なうことができる。よって、製造工程の簡略化が図れる。
【００５３】
さらに、実施例２の効果につき説明するため、比較例３に係る半導体装置の製造方法について説明する。図２８（ａ）から図２９（ｄ）は比較例３に係る半導体装置の製造工程を示す断面図である。図２８（ａ）は図２のＡ−Ａ断面、図２８（ｂ）は図２のＢ−Ｂ断面、図２８（ｃ）は図２のＣ−Ｃ断面に対応する図である。図２８（ｄ）は周辺回路のトランジスタの断面図である。図２９（ａ）から図２９（ｄ）も同様である。
【００５４】
比較例３においては、比較例２の図２４（ａ）から図２４（ｄ）において、トレンチ３０間の半導体基板１０がトライエッチングの雰囲気に曝されることを抑制することを目的としている。
【００５５】
図２８（ａ）から図２８（ｄ）のように、比較例２の図２２（ａ）から図２２（ｄ）の後に、開口部５５を備えたフォトレジスト５４をマスクに、埋め込み絶縁膜３６内に凹部３８を形成する。これにより、トレンチ３０間の半導体基板１０上のシリコン酸化膜２０は、シリコン窒化膜２６により保護される。よって比較例１の図２３（ａ）から図２３（ｄ）のように、半導体基板１０の表面が、ドライエッチングの雰囲気に曝されることを抑制できる。
【００５６】
図２９（ａ）から図２９（ｄ）のように、シリコン窒化膜２６を除去した後、凹部３８の側面となる半導体基板を酸化し、シリコン酸化膜２１を形成する。その後、フォトリソグラフィ技術およびイオン注入法を用い、半導体基板１０に不純物６８を注入する。これにより、半導体基板１０内にウエルおよびチャネルを形成する。その後、比較例２の図２５（ａ）から図２７（ｄ）と同様の工程を行なうことにより比較例３に係る半導体装置が完成する。
【００５７】
比較例３によれば、図２９（ａ）から図２９（ｄ）において、複数の種類のトランジシタ（セルトランジスタおよび周辺トランジスタ）を形成するため、フォトレジストの形成、イオン注入およびフォトレジストの剥離のサイクルを複数回行なうこととなる。イオン注入後のフォトレジスト剥離には、例えば超音波洗浄のような強固な剥離工程を行なう。これは、イオン注入後のフォトレジストは剥離しにくいためである。例えば、イオン注入エネルギーが高い場合または注入ドーズ量が多い場合、強固な剥離工程を行なうこととなる。
【００５８】
図２９（ｃ）のように、トレンチ３０間の半導体基板１０は非常に薄い。このため、超音波洗浄のような強固な剥離工程により、トレンチ３０間の半導体基板１０が離脱してしまうことがある。
【００５９】
一方、実施例２によれば、図６（ｂ）のように、半導体基板１０にウエルおよびチャネルを形成するためのイオン注入を行なう。その後、図６（ｄ）のように、第１シリコン層２４を形成する。よって、図１３（ａ）から図１３（ｄ）のように、トレンチ３０間の半導体基板１０が離脱し易い状態において強固な剥離工程が行なわれることがない。よって、トレンチ３０間の半導体基板１０が離脱を抑制することができる。
【００６０】
以上、発明の好ましい実施例について詳述したが、本発明は係る特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
【００６１】
実施例１〜２を含む実施形態に関し、さらに以下の付記を開示する。
付記１：半導体基板に複数のトレンチと、前記複数のトレンチ間の前記半導体基板上に第１キャパシタ絶縁膜を介し第１シリコン層と、を形成する工程と、前記複数のトレンチ内に埋め込み絶縁膜を埋め込む工程と、前記埋め込み絶縁膜を前記複数のトレンチの側面に第２キャパシタ絶縁膜が残存するように除去し、前記埋め込み酸化膜内に凹部を形成する工程と、前記凹部内の前記第２キャパシタ絶縁膜上と前記複数のトレンチ間の前記第１シリコン層上とに第２シリコン層を直接形成する工程と、前記凹部内および前記第１キャパシタ絶縁膜上に形成された前記第２シリコン層内に不純物を同時にイオン注入する工程と、を含むことを特徴とする半導体装置の製造方法。
付記２：前記凹部を形成する工程は、前記複数のトレンチに渡る開口部を備えるマスクを用い前記凹部を形成する工程であり、前記凹部を形成する際に、前記開口部内の前記複数のトレンチ間の前記半導体基板は、前記第１シリコン層に覆われていることを特徴とする付記１記載の半導体装置の製造方法。
付記３：前記複数のトレンチの側面の前記半導体基板上に前記第２キャパシタ絶縁膜としてシリコン酸化膜と前記シリコン酸化膜上にシリコン窒化膜とを形成する工程を含むことを特徴とする付記１または２記載の半導体装置の製造方法。
付記４：前記半導体基板にウエルおよびチャネルを形成するためのイオン注入を行なう工程を含み、前記イオン注入を行なう工程の後、前記第１シリコン層を形成する工程を行なうことを特徴とする付記１から３のいずれか一項記載の半導体装置の製造方法。
付記５：前記凹部を形成する工程は、前記複数のトレンチの少なくとも底部に埋め込み絶縁膜が残存するように前記凹部を形成する工程であることを特徴とする付記１から４のいずれか一項記載の半導体装置の製造方法。
付記６：半導体基板内に形成された複数のトレンチと、前記複数のトレンチ間の前記半導体基板上に第１キャパシタ絶縁膜を介し形成された導電性の第１シリコン層と、前記各複数のトレンチ内に、前記複数のトレンチの側面に第２キャパシタ絶縁膜が残存するように形成された凹部を備えた前記埋め込み絶縁膜と、前記凹部内の前記第２キャパシタ絶縁膜上と前記複数のトレンチ間の前記第１シリコン層上とに直接形成された導電性の第２シリコン層と、を具備することを特徴とする半導体装置。
付記７：前記絶縁膜は、前記複数のトレンチの側面の前記半導体基板上に形成されたシリコン酸化膜、および前記シリコン酸化膜上に形成されたシリコン窒化膜を含むことを特徴とする付記６記載の半導体装置。
付記８：前記第１キャパシタ絶縁膜および前記第２キャパシタ絶縁膜を含むキャパシタを選択するトランジスタのゲートは前記第１シリコン層および前記第２シリコン層を含むことを特徴とする付記６または７記載の半導体装置。
付記９：前記複数の埋め込み絶縁膜は、前記素子分離絶縁膜であることを特徴とする付記６から８のいずれか一項記載の半導体装置。
【符号の説明】
【００６２】
１０ 半導体基板
１２ ウエル
１４ チャネル
２２ 第１キャパシタ絶縁膜
２４ 第１シリコン層
２６ シリコン窒化膜
３０ トレンチ
３２ シリコン酸化膜
３３ 第２キャパシタ絶縁膜
３４ シリコン窒化膜
３６ 埋め込み絶縁膜
３８ 凹部
４０ 第２シリコン層
６２ 不純物
７０ キャパシタ電極
７２ ゲート電極
【特許請求の範囲】
【請求項１】
半導体基板に複数のトレンチと、前記複数のトレンチ間の前記半導体基板上に第１キャパシタ絶縁膜を介し第１シリコン層と、を形成する工程と、
前記複数のトレンチ内に埋め込み絶縁膜を埋め込む工程と、
前記埋め込み絶縁膜を前記複数のトレンチの側面に第２キャパシタ絶縁膜が残存するように除去し、前記埋め込み酸化膜内に凹部を形成する工程と、
前記凹部内の前記第２キャパシタ絶縁膜上と前記複数のトレンチ間の前記第１シリコン層上とに第２シリコン層を直接形成する工程と、
前記凹部内および前記第１キャパシタ絶縁膜上に形成された前記第２シリコン層内に不純物を同時にイオン注入する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項２】
前記凹部を形成する工程は、前記複数のトレンチに渡る開口部を備えるマスクを用い前記凹部を形成する工程であり、
前記凹部を形成する際に、前記開口部内の前記複数のトレンチ間の前記半導体基板は、前記第１シリコン層に覆われていることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記複数のトレンチの側面の前記半導体基板上に前記第２キャパシタ絶縁膜としてシリコン酸化膜と前記シリコン酸化膜上にシリコン窒化膜とを形成する工程を含むことを特徴とする請求項１または２記載の半導体装置の製造方法。
【請求項４】
前記半導体基板にウエルおよびチャネルを形成するためのイオン注入を行なう工程を含み、前記イオン注入を行なう工程の後、前記第１シリコン層を形成する工程を行なうことを特徴とする請求項１から３のいずれか一項記載の半導体装置の製造方法。
【請求項５】
半導体基板内に形成された複数のトレンチと、
前記複数のトレンチ間の前記半導体基板上に第１キャパシタ絶縁膜を介し形成された導電性の第１シリコン層と、
前記各複数のトレンチ内に、前記複数のトレンチの側面に第２キャパシタ絶縁膜が残存するように形成された凹部を備えた前記埋め込み絶縁膜と、
前記凹部内の前記第２キャパシタ絶縁膜上と前記複数のトレンチ間の前記第１シリコン層上とに直接形成された導電性の第２シリコン層と、
を具備することを特徴とする半導体装置。
【請求項１】
半導体基板に複数のトレンチと、前記複数のトレンチ間の前記半導体基板上に第１キャパシタ絶縁膜を介し第１シリコン層と、を形成する工程と、
前記複数のトレンチ内に埋め込み絶縁膜を埋め込む工程と、
前記埋め込み絶縁膜を前記複数のトレンチの側面に第２キャパシタ絶縁膜が残存するように除去し、前記埋め込み酸化膜内に凹部を形成する工程と、
前記凹部内の前記第２キャパシタ絶縁膜上と前記複数のトレンチ間の前記第１シリコン層上とに第２シリコン層を直接形成する工程と、
前記凹部内および前記第１キャパシタ絶縁膜上に形成された前記第２シリコン層内に不純物を同時にイオン注入する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項２】
前記凹部を形成する工程は、前記複数のトレンチに渡る開口部を備えるマスクを用い前記凹部を形成する工程であり、
前記凹部を形成する際に、前記開口部内の前記複数のトレンチ間の前記半導体基板は、前記第１シリコン層に覆われていることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記複数のトレンチの側面の前記半導体基板上に前記第２キャパシタ絶縁膜としてシリコン酸化膜と前記シリコン酸化膜上にシリコン窒化膜とを形成する工程を含むことを特徴とする請求項１または２記載の半導体装置の製造方法。
【請求項４】
前記半導体基板にウエルおよびチャネルを形成するためのイオン注入を行なう工程を含み、前記イオン注入を行なう工程の後、前記第１シリコン層を形成する工程を行なうことを特徴とする請求項１から３のいずれか一項記載の半導体装置の製造方法。
【請求項５】
半導体基板内に形成された複数のトレンチと、
前記複数のトレンチ間の前記半導体基板上に第１キャパシタ絶縁膜を介し形成された導電性の第１シリコン層と、
前記各複数のトレンチ内に、前記複数のトレンチの側面に第２キャパシタ絶縁膜が残存するように形成された凹部を備えた前記埋め込み絶縁膜と、
前記凹部内の前記第２キャパシタ絶縁膜上と前記複数のトレンチ間の前記第１シリコン層上とに直接形成された導電性の第２シリコン層と、
を具備することを特徴とする半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【公開番号】特開２０１２−１５２７１（Ｐ２０１２−１５２７１Ａ）
【公開日】平成２４年１月１９日（２０１２．１．１９）
【国際特許分類】
【出願番号】特願２０１０−１４９４１６（Ｐ２０１０−１４９４１６）
【出願日】平成２２年６月３０日（２０１０．６．３０）
【出願人】（３０８０１４３４１）富士通セミコンダクター株式会社 (2,507)
【Ｆターム（参考）】
【公開日】平成２４年１月１９日（２０１２．１．１９）
【国際特許分類】
【出願日】平成２２年６月３０日（２０１０．６．３０）
【出願人】（３０８０１４３４１）富士通セミコンダクター株式会社 (2,507)
【Ｆターム（参考）】
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