半導体記憶装置
【課題】微細化が進展しても、データ書き込み時には閾値が低く、“１”データ保持時には閾値が高くすることができ、良好なデータ書き込み特性および良好なデータ保持特性の両立を図ることが可能な半導体記憶装置を提供する。
【解決手段】ゲート電極Ｇ１の側壁には側壁絶縁膜３５が形成される。ｎ型拡散層３６の表面にはビット線コンタクト５１が形成され、ｎ型拡散層２７は、埋め込みストラップ４１、及びポリシリコン電極２２Ａを介してストレージノード電極２２に接続されている。側壁絶縁膜３５は、トレンチキャパシタ側、即ちストレージノード電極２２側の厚さが、ビット線コンタクト５１側の厚さよりも大きくされている。
【解決手段】ゲート電極Ｇ１の側壁には側壁絶縁膜３５が形成される。ｎ型拡散層３６の表面にはビット線コンタクト５１が形成され、ｎ型拡散層２７は、埋め込みストラップ４１、及びポリシリコン電極２２Ａを介してストレージノード電極２２に接続されている。側壁絶縁膜３５は、トレンチキャパシタ側、即ちストレージノード電極２２側の厚さが、ビット線コンタクト５１側の厚さよりも大きくされている。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に係わり、特にＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）又はＤＲＡＭ機能を搭載したＤＲＡＭ混載装置に適用して好適なものに関する。
【背景技術】
【０００２】
ＤＲＡＭの微細化の進展により、ＤＲＡＭのメモリセルを構成するトランジスタのゲート長及び素子幅はますます狭くなっている。これに伴い、トランジスタの短チャネル特性が劣化し、トランジスタの閾値の低下によるサブスレショルド・リークが問題となる。
【０００３】
これを抑制するためには、チャネルの不純物ドーズを増大し閾値を高く補正することが必要となるが、チャネル不純物の増大は、拡散層リーク電流の増大を招き、結果としてメモリセルのデータ保持特性を劣化させるという問題がある。
【０００４】
この改善方法として、ビット線コンタクトのホール開口後、コンタクトホールを通してＰ型不純物をイオン注入し、ビット線コンタクト側の不純物濃度を高くし、閾値を高くする方法が考案されている（例えば、特許文献１参照）。この場合、データ保持時に問題となるストレージノード側の拡散層近傍でのチャネル濃度は増大しないため、データ保持特性の劣化を防ぎつつ、ビット線コンタクト側の拡散層深さを浅くすることで短チャネル効果を抑制し閾値の低下を防ぐことができる。
【０００５】
但しこの場合、ビット線コンタクト直下の拡散層のウエル濃度を上昇させることになり、基板バイアス効果が増大する。その結果、１データ書き込み時に基板バイアス効果の影響によりトランジスタの３極管領域での電流の低下が著しくなり、結果として書き込み不良を引き起こすという問題がある。
【０００６】
以上の問題を解決する手段としてシリコン面に対して斜めにゲート電極のエッジ近傍の直下に向けてイオン注入するＨａｌｏイオン注入法が提案されている（例えば、特許文献２参照）。この場合、斜めにイオン注入することで、拡散層直下のウエル濃度の上昇を抑えつつ、ゲート電極エッジの直下近傍のチャネル濃度を上昇させることが可能となる。ビット線コンタクト側のみにＨａｌｏイオン注入を行うことで、ビット線コンタクト側のチャネル濃度が高く、ストレージノード側のチャネル濃度が低いという濃度勾配を形成することが可能となる。このチャネル濃度勾配により、ビット線コンタクト側の拡散層がドレインとなる場合、すなわち、データ書き込み時にはドレイン側の高濃度領域はドレイン電界の影響を受けやすいのに対して、ストレージノード側がドレインとなる１データの保持時には、逆に、チャネル濃度の高い領域はドレインの電界の影響を受けにくい。その結果として、ビット線コンタクトをドレインとしたときの閾値がストレージノード電極をドレインとしたときの閾値より低くなる。結局、サブスレショルド・リークの問題とならないデータ書き込み時には閾値が低く、サブスレショルド・リークの問題となる“１”データ保持時には閾値が高くなり、データ書き込み特性およびデータ保持特性を同時に改善することが可能になる。
【０００７】
ここで、ＤＲＡＭメモリセルアレイが、１つのビット線コンタクトを隣り合う２つのメモリセルで共有する構造を有する場合、ビット線コンタクト側にのみＨａｌｏイオン注入をする必要がある（図１）。ストレージノード電極側にＨａｌｏイオン注入が行われると、ストレージノード側の拡散層リークを増大させてしまうので、レジストなどでカバーをする必要がある。このとき、Ｈａｌｏイオン注入の角度はこのレジスト高さと、隣り合うゲートとゲートの間隔により制限されることになり、ＤＲＡＭセルサイズのシュリンクに伴いゲート間隔が狭くなり、イオン注入の角度はシリコン基板に対してより垂直に近い角度にする必要が生じる。このため、ゲートエッジ直下へのイオン注入がますます困難となり、ビット線コンタクト側をドレインとする閾値特性とストレージノード側の閾値特性の差を十分に大きくすることが困難になる。
【特許文献１】米国特許第６９６７１３３号公報
【特許文献１】米国特許第６４４４５４８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明は、微細化が進展しても、データ書き込み時には閾値が低く、“１”データ保持時には閾値が高くすることができ、良好なデータ書き込み特性および良好なデータ保持特性の両立を図ることが可能な半導体記憶装置を提供するものである。
【課題を解決するための手段】
【０００９】
本発明の第１の態様に係る半導体記憶装置は、半導体基板の表面に形成されるＭＯＳＦＥＴと、 半導体基板の表面に形成されたトレンチ内に設けられるトレンチキャパシタとを備え、前記ＭＯＳＦＥＴは、前記半導体基板の表面にゲート絶縁膜を介して形成されるゲート電極と、前記ゲート電極の側壁に形成される側壁絶縁膜と、前記ゲート電極を挟むようにして前記半導体基板の表面に形成される第１及び第２拡散層と、前記第１拡散層と前記トレンチキャパシタとを接続するトレンチキャパシタコンタクトと、前記第２拡散層とビット線とを接続する前ビット線コンタクトとを備え、前記第１拡散層側の前記側壁絶縁膜は、前記第２拡散層側の側壁絶縁膜よりも厚くなるように形成されていることを特徴とする。
【００１０】
本発明の第２の態様に係る半導体記憶装置は、半導体基板の表面に形成されるＭＯＳＦＥＴと、半導体基板の表面に形成されたトレンチ内に設けられるトレンチキャパシタとを備え、前記ＭＯＳＦＥＴは前記半導体基板の表面にゲート絶縁膜を介して形成されるゲート電極と、前記ゲート電極の側壁に形成される側壁絶縁膜と、前記ゲート電極を挟むようにして前記半導体基板の表面に形成される第１及び第２拡散層と、前記第１拡散層と前記トレンチキャパシタとを接続するトレンチキャパシタコンタクトと、前記第２拡散層とビット線とを接続するビット線コンタクトとを備え、前記ゲート電極は、ポリシリコンにより形成され、前記第２拡散層側の一部が第１導電型とされ、その他の部分が第２導電型とされていることを特徴とする。
【００１１】
本発明の第３の態様に係る半導体記憶装置は、前記半導体基板の表面に形成されるＭＯＳＦＥＴと、半導体基板の表面に形成されたトレンチ内に設けられるトレンチキャパシタとを備え、前記ＭＯＳＦＥＴは、前記半導体基板の表面にゲート絶縁膜を介して形成されるゲート電極と、前記ゲート電極の側壁に形成される側壁絶縁膜と、前記ゲート電極を挟むようにして前記半導体基板の表面に形成される第１及び第２拡散層と、前記半導体基板の表面に形成されて前記第１拡散層と前記トレンチキャパシタとを接続するトレンチキャパシタコンタクトと、前記第２拡散層に接続されるビット線コンタクトとを備え、前記ビット線コンタクトを形成するポリシリコンの不純物濃度が、前記トレンチキャパシタコンタクトを形成するポリシリコンの不純物濃度より高くされたことを特徴とする。
【００１２】
本発明の第４の態様に係る半導体記憶装置は、半導体基板の表面に形成されるＭＯＳＦＥＴと、半導体基板の表面に形成されたトレンチ内に設けられるトレンチキャパシタとを備え、前記ＭＯＳＦＥＴは、前記半導体基板の表面にゲート絶縁膜を介して形成されるゲート電極と、前記ゲート電極の側壁に形成される側壁絶縁膜と、前記ゲート電極を挟むようにして前記半導体基板の表面に形成される第１及び第２拡散層と、前記半導体基板の表面に形成されて前記第１拡散層と前記トレンチキャパシタとを接続するトレンチキャパシタコンタクトと、前記第２拡散層に接続されるビット線コンタクトとを備え、前記ビット線コンタクトを形成するポリシリコンの高さが、前記トレンチキャパシタコンタクトを形成するポリシリコンの高さより高いことを特徴とする。
【発明の効果】
【００１３】
この発明によれば、微細化が進展しても、データ書き込み時には閾値が低く、“１”データ保持時には閾値が高くすることができ、良好なデータ書き込み特性および良好なデータ保持特性の両立を図ることが可能な半導体記憶装置を提供することが可能になる。
【発明を実施するための最良の形態】
【００１４】
次に、本発明の実施の形態を、図面を参照して詳細に説明する。
【００１５】
［第１の実施の形態］
まず、本発明の第１の実施の形態に係るＤＲＡＭを図１を参照して説明する。
図１は、本実施の形態に係るＤＲＡＭのメモリセルの断面図を示している。図１に示すように、この実施の形態のメモリセルは、ｐ型半導体基板１１にトレンチが形成され、このトレンチ内にデータ保持のためのキャパシタ（トレンチキャパシタ）が形成されたトレンチキャパシタ方式のものである。このトレンチキャパシタに対し、１つのセルトランジスタ（後述）が接続され、１つのメモリセルが形成されている。
【００１６】
トレンチキャパシタは、プレート拡散層２０、ノード絶縁膜２１、ストレージノード電極２２及びポリシリコン電極２２Ａとから構成されている。
【００１７】
プレート拡散層２０は、トレンチキャパシタ形成のために半導体基板１１に形成されたトレンチから砒素（Ａｓ）又はリン（Ｐ）を半導体基板１１中にイオン注入した後熱拡散することにより形成される。
【００１８】
ノード絶縁膜２１は、このトレンチ側壁にＮＯ膜又はＡｌ２Ｏ３等の高誘電体膜を堆積させることにより形成される。
【００１９】
ストレージノード電極２２は、ノード絶縁膜２１の形成後、例えばポリシリコンをトレンチ内部に埋め込むことにより形成される。ポリシリコン電極２２Ａは、このストレージノード電極２２の上のトレンチ内部にポリシリコンを埋め込むことにより形成される。ポリシリコン電極２２Ａは、後述する埋め込みストラップ４１（トレンチキャパシタコンタクト）によりセルトランジスタと接続される。
【００２０】
また、トレンチ側壁には、例えばシリコン酸化膜からなるカラー絶縁膜２３が形成されている。このカラー絶縁膜２３は、前述のプレート拡散層２０とセルトランジスタの拡散層とを絶縁分離する機能を有する。なお、各メモリセルは、半導体基板１１の表面に形成された素子分離絶縁膜２５により絶縁分離されている。この実施の形態では、後述するように２つのメモリセルがビット線コンタクトを共有しており、素子分離絶縁膜２５はこの１対の２つのメモリセル毎に設けられている。素子分離絶縁膜２５は、半導体基板１１の表面にトレンチを形成し、ここにプラズマＣＶＤ法等を用いてシリコン酸化膜を埋め込むことにより形成される。
【００２１】
このトレンチキャパシタと共に１つのメモリセルを構成するセルトランジスタは、半導体基板１１表面に形成されたゲート絶縁膜３１と、ゲート絶縁膜３１を介して形成されたゲート電極Ｇ１とにより構成される。
【００２２】
ゲート電極Ｇ１は、ポリシリコン層３２、ＤＲＡＭのワード線として機能するＷＳｉ層３３、及びシリコン窒化膜３４を積層させて構成される。また、このゲート電極Ｇ１の側壁にはシリコン酸化膜等からなる側壁絶縁膜３５が形成される。
【００２３】
このゲート電極Ｇ１の両側の半導体基板１１の表面上には、ｎ型拡散層３６（第２拡散層）、ｎ型拡散層３７（第１拡散層）が形成されており、セルトランジスタのソース・ドレイン拡散層とされている。ｎ型拡散層３６は、２つのセルトランジスタ間で共有され、その表面にはビット線ＢＬと接続されるビット線コンタクト５１が形成されている。
【００２４】
一方ｎ型拡散層３７は、埋め込みストラップ４１、及びポリシリコン電極２２Ａを介してトレンチキャパシタのストレージノード電極２２に接続されている。なお、ゲート電極Ｇ１は層間絶縁膜４５で覆われ、その表面にはビット線コンタクト５１と接続されるビット線ＢＬが形成されている。
【００２５】
この実施の形態においては、側壁絶縁膜３５は、トレンチキャパシタ側、即ちストレージノード電極２２側の厚さが、ビット線コンタクト５１側の厚さよりも大きくされている。すなわち、側壁絶縁膜３５は、ストレージノード電極２２の側において、反対側のビット線コンタクト５１側におけるよりも肉厚とされた肉厚部３５Ａを有している。この肉厚部３５Ａは、例えば他の部分の側壁絶縁膜３５の厚さが４０Åである場合１４０Å程度の厚さを有するように形成することができる。このような側壁絶縁膜３５の厚さの差がゲート電極Ｇ１の左右に与えられることにより、データ書き込み時にはセルトランジスタの閾値が低く、“１”データ保持時にセルトランジスタの閾値が高くなり、データ書き込み特性およびデータ保持特性を同時に改善することが可能になる。
【００２６】
次に、このような側壁絶縁膜３５の形成手順を、図２及び図３を参照して説明する。
【００２７】
まず、図２（ａ）に示すように、ゲート電極Ｇ１の加工後、低圧力下での水素と酸素の混合気体を用いたＷｅｔ ＲＴＯ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ｏｘｉｄａｔｉｏｎ）によりゲート電極Ｇ１の側壁を４０Åの厚さに酸化させて、側壁絶縁膜３５を形成する。
【００２８】
続いて図２（ｂ）に示すように、この側壁絶縁膜３５、及びゲート絶縁膜３１の表面上に減圧ＣＶＤ法によりシリコン窒化膜からなるマスクＭ１を約８０Åの厚さに堆積させる。さらにこのマスクＭ１上にポリシリコンからなるマスクＭ２を約１５０Åの厚さに堆積させる。
【００２９】
次に、図２（ｃ）に示すように、マスクＭ２に対し、ＢＦ２を照射角度１０度（ストレージノード電極２２側からビット線コンタクト５１側へ向かう方向）にて、１Ｅ×１０１５ｃｍ−２の不純物ドーズ量でイオン注入する。続いて、図２（ｄ）に示すように、アルカリ溶液にてＢＦ２のイオン注入がされていない領域のマスクＭ２を選択エッチングする。
【００３０】
その後、図３（ｅ）に示すように、残ったマスクＭ２をマスク材としてホット燐酸によりマスクＭ１をエッチングする。次に図３（ｆ）に示すように、ケミカル・ドライ・エッチング（ＣＤＥ）にてマスクＭ２を等方性エッチングにより除去する。
【００３１】
次に図３（ｇ）に示すように、ドライＲＴＯにて１００Åの酸化を行うことで、シリコン窒化膜からなるマスクＭ１に覆われていない領域を選択酸化して、肉厚部３５Ａを形成する。最後に図３（ｈ）に示すようにホット燐酸にてマスクＭ１を剥離して、図１に示すような側壁絶縁膜３５が形成される。なお、図１では図示を省略するが、側壁絶縁膜３５の上には、スペーサ膜としてのシリコン窒化膜、更にはバリア層としてのシリコン窒化膜が堆積されている。
【００３２】
以上、ストレージノード電極２２側の側壁絶縁膜３５の厚さを厚くする工程を説明したが、本発明はこの工程により製造される半導体装置に限定されるものではない。例えばビット線コンタクト５１側の側壁絶縁膜３５の厚さを薄くする工程により、同様の構造を得る場合にも、本発明は適用可能である。
【００３３】
［第２の実施の形態］
次に、本発明の第２の実施の形態に係るＤＲＡＭを図４を参照して説明する。
図４は、本実施の形態に係るＤＲＡＭのメモリセルの断面図を示している。この実施の形態のメモリセルも、第１の実施の形態と同様にトレンチキャパシタ方式のものである。第１の実施の形態と同一の構成要素については図４において同一の符号を付し、以下においてはその詳細な説明は省略する。
【００３４】
第２の実施の形態は、第１の実施の形態と異なり、側壁絶縁膜３５はビット線コンタクト５１側、及びストレージノード電極２２側において同じ厚さとされている。ただし、ゲート電極Ｇ１を形成するポリシリコン層３２のうち、ビット線コンタクト５１に近い側がｐ型層３２ｐとされ、それ以外の部分はｎ型とされている点で、第１の実施の形態と異なっている。この形態によれば、第１の実施の形態と同様に、データ書き込み時にはセルトランジスタの閾値が低く、“１”データ保持時にはセルトランジスタの閾値が高くなり、データ書き込み特性およびデータ保持特性を同時に改善することが可能になる。
【００３５】
次に、このようなポリシリコン層３５の形成手順を、図５及び図６を参照して説明する。
【００３６】
まず、図５（ａ）に示すようにゲート電極Ｇ１を加工した後、図５（ｂ）に示すように、低圧力下での水素と酸素の混合気体を用いたＷｅｔ ＲＴＯ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ｏｘｉｄａｔｉｏｎ）によりゲート電極ＧＩの側壁を４０Åの厚さに酸化させて側壁絶縁膜３５を形成する。
【００３７】
続いて図５（ｃ）に示すように、この側壁絶縁膜３５、及びゲート絶縁膜３１上に減圧ＣＶＤ法によりポリシリコン膜からなるマスクＭ３を約３００Åの厚さに堆積させる。
【００３８】
次に、図５（ｄ）に示すように、ＢＦ２を照射角度０度（垂直）で、加速電圧５ｋｅＶ、不純物ドーズ量１×１０１５ｃｍ−２の条件でイオン注入する。照射角度が０度のため、マスクＭ３のうち、ゲート電極Ｇ１の側壁に沿った部分にはイオン注入がなされない。
【００３９】
その後、図６（ｅ）に示すように、マスクＭ３のうち、アルカリ溶液にてＢＦ２のイオン注入されていない領域を選択的にエッチング除去する。すなわち、ゲート電極Ｇ１の側壁に沿ったマスクＭ３のみが除去される。
【００４０】
次に図６（ｆ）に示すように、残ったポリシリコンのマスクＭ３をマスクとして、斜め方向（ビット線コンタクト５１側からストレージノード電極２２側へ向かう方向）よりゲート電極Ｇ１のポリシリコン層３２にＢＦ２を不純物ドーズ量１×１０１５ｃｍ−２でイオン注入する。これにより、図６（ｇ）に示すように、ポリシリコン層３２のうち、ビット線コンタクト５１に近い側をｐ型層３２Ｐに変えることが可能になる。
【００４１】
以上、ｎ型のポリシリコン層３２に斜め方向からｐ型イオンを注入してｐ型層３２Ｐに変化させる例を説明したが、本発明はこれに限定されるものではない。例えば、ｐ型のポリシリコン層３２にｎ型イオンを注入して一部をｎ型層に変化させ、残りをｐ型層とする工程でも、同様の構成、効果を実現することが可能である。
【００４２】
［第３の実施の形態］
次に、本発明の第３の実施の形態に係るＤＲＡＭを図７を参照して説明する。
図７は、本実施の形態に係るＤＲＡＭのメモリセルの断面図を示している。この実施の形態のメモリセルも、第１の実施の形態と同様にトレンチキャパシタ方式のものである。第１、第２の実施の形態と同一の構成要素については図７において同一の符号を付し、以下においてはその詳細な説明は省略する。
【００４３】
第３の実施の形態は、第２の実施の形態と同様、側壁絶縁膜３５はビット線コンタクト５１側、及びストレージノード電極２２側において同じ厚さとされている。また、ポリシリコン層３２も全体に亘ってｎ型とされている。ただしこの実施の形態では、セルトランジスタのｎ型拡散層３７とストレージノード電極２２とは、ポリシリコン電極２２Ａ、及び半導体基板１１の表面に形成されたトレンチキャパシタコンタクト４２とにより互いに接続されている。トレンチキャパシタコンタクト４２は、半導体基板１１の表面からの高さがＨ１に設定されている。
【００４４】
一方、ビット線コンタクト５１は、半導体基板１１の表面からの高さＨ２がＨ１よりも十分に大きくされている（Ｈ２＞＞Ｈ１）。一例として、Ｈ２を１５００Å、Ｈ１を１０００Åとするなど、前者を後者の１．５倍程度の大きさに設定することが可能である。これにより、本実施の形態では、上記の実施の形態と同様に、データ書き込み時にはセルトランジスタの閾値が低く、“１”データ保持時にはセルトランジスタの閾値が高くなり、データ書き込み特性およびデータ保持特性を同時に改善することが可能になる。なお、この実施の形態の側壁絶縁膜３５は、シリコン窒化膜から形成される。
【００４５】
次に、このようなトレンチキャパシタコンタクト４２、及びビット線コンタクト５１の形成手順を、図８及び図９を参照して説明する。
【００４６】
ゲート電極Ｇ１の加工後、ＲＴＯによりゲート電極Ｇ１を後酸化し、次に、シリコン窒化膜を半導体基板１１の全面に堆積し、ドライエッチングでエッチバックすることで、シリコン窒化膜からなる側壁絶縁膜３５を形成する（図８（ａ））。
【００４７】
次に図８（ｂ）に示すように、層間絶縁膜４５としてＢＰＳＧ膜を全面に堆積した後、化学機械研磨（ＣＭＰ）にて層間絶縁膜４５を平坦化する。次に図８（ｃ）に示すように、フォトリソグラフィにより、ストレージノード電極２２側のコンタクトであるトレンチキャパシタコンタクト４２の形成のためのコンタクトホールパターンを形成し、レジストをマスクに層間絶縁膜４５をドライエッチングにより加工しコンタクトホールＴ１を形成する。コンタクトホールＴ１の形成後、露出したゲート絶縁膜３１はＲＩＥ等の方法により剥離される。
【００４８】
次に、減圧ＣＶＤ法によりポリシリコン膜４２´を２００Åの厚さまで堆積した後ＰＨ３を減圧ＣＶＤ装置に流すことによりＰ（リン）をポリシリコン膜５１´に吸着させる。次に、再度ポリシリコン膜４２´を２０００Å堆積させる（図９（ｄ））。
【００４９】
次に図９（ｅ）に示すように、ケミカル・ドライ・エッチングによりポリシリコン膜４２´をエッチバックして、コンタクトホールＴ１中にのみポリシリコン膜４２´を１０００Åの厚さとなるよう残す。次に、図９（ｆ）に示すように、再度層間絶縁膜４５を堆積し、ＣＭＰ法により平坦化する。
【００５０】
続いて次に図１０（ｇ）に示すように、フォトリソグラフィにより、ビット線コンタクト５１を形成するためのコンタクトホールパターンを形成し、レジストをマスクに層間絶縁膜４５をドライエッチングにより加工しコンタクトホールＴ２を形成する。コンタクトホールＴ２の形成後、露出したゲート絶縁膜３１はＲＩＥ等の方法により剥離される。
【００５１】
次に、減圧ＣＶＤ法によりポリシリコン膜５１´を１００Åの厚さに堆積した後ＰＨ３を減圧ＣＶＤ装置に流すことによりＰ（リン）をポリシリコン膜５１´に吸着させる。続いてに、再度ポリシリコン膜５１´の堆積を開始し、２０００Åの厚さまで堆積させる。
【００５２】
次に図１０（ｈ）に示すように、ケミカル・ドライ・エッチングによりポリシリコン膜５１´をエッチングし、コンタクトホールＴ２中にのみポリシリコン膜５１´を１５００Åの厚さだけ残す。最後にＲＴＡにより９５０度、１０秒の熱工程を印加することでＰ（リン）をポリシリコン膜５１´中に拡散し且つ活性化する。引き続き、ビット線コンタクト５１及びビット線ＢＬの配線形成を行って、図７に示すようなＤＲＡＭが形成される。
【００５３】
以上により、ストレージノード電極２２側のトレンチキャパシタコンタクト４２中の不純物濃度を、ビット線コンタクト５１中の不純物濃度より低く設定することができ、また、リン吸着層から半導体基板１１までの距離を変えることで、ビット線コンタクト５１側とトレンチキャパシタコンタクト４２とでリン（Ｐ）の拡散量を異ならせ、結果として、拡散層深さをトレンチキャパシタコンタクト４２側で浅く、ビット線コンタクト５１側で深い構造を形成することが可能となる。これにより、データ書き込み時にはセルトランジスタの閾値が低く、“１”データ保持時にセルトランジスタの閾値が高くなり、データ書き込み特性およびデータ保持特性を同時に改善することが可能になる。
【００５４】
以上、第３の実施の形態の製造工程を説明したが、図７の構造はこの工程のみによって得られるものではなく、様々に変更が可能である。
【００５５】
［第４の実施の形態］
次に、本発明の第４の実施の形態に係るＤＲＡＭを図１１を参照して説明する。
図１１は、本実施の形態に係るＤＲＡＭのメモリセルの断面図を示している。この実施の形態のメモリセルも、第１の実施の形態と同様にトレンチキャパシタ方式のものである。第１、第２の実施の形態と同一の構成要素については図１１において同一の符号を付し、以下においてはその詳細な説明は省略する。
【００５６】
この実施の形態では、ビット線コンタクト５１は、半導体基板１１の表面からの高さＨ２がＨ１と略同一とされている一方、ビット線コンタクト５１の不純物濃度Ｄｂが、トレンチキャパシタコンタクト４２の不純物濃度Ｄａよりも高くされている点で、第３の実施の形態と異なっている。一例として、ＤｂはＤａの１．５倍程度の大きさに設定され得る。これによっても、第３の実施の形態と同様の効果を得ることができる。
【００５７】
［その他］
以上、発明の実施の形態を説明したが、本発明はこれらに限定されるものではなく、発明の趣旨を逸脱しない範囲内において、種々の変更、追加等が可能である。例えば、上記実施の形態では、第１導電型がｎ型、第２導電型がｐ型である例を示したが、これを逆にして第１導電型がｐ型、第２導電型がｎ型である例にも本発明は適用可能である。また、上記の各実施の形態の特徴を併せ持つ装置も、本発明の範囲に含まれることは言うまでもない。また、上記の実施の形態では、２つのメモリセルがビット線コンタクトを共有する形式のＤＲＡＭを説明したが、本発明はこれに限らずビット線コンタクトがメモリセル毎に設けられるＤＲＡＭにも適用可能である。
【図面の簡単な説明】
【００５８】
【図１】本発明の第１の実施の形態に係るＤＲＡＭのメモリセルの断面図を示している。
【図２】第１の実施の形態に係るＤＲＡＭの製造工程を説明する工程図である。
【図３】第１の実施の形態に係るＤＲＡＭの製造工程を説明する工程図である。
【図４】本発明の第２の実施の形態に係るＤＲＡＭのメモリセルの断面図を示している。
【図５】第２の実施の形態に係るＤＲＡＭの製造工程を説明する工程図である。
【図６】第２の実施の形態に係るＤＲＡＭの製造工程を説明する工程図である。
【図７】本発明の第３の実施の形態に係るＤＲＡＭのメモリセルの断面図を示している。
【図８】第３の実施の形態に係るＤＲＡＭの製造工程を説明する工程図である。
【図９】第３の実施の形態に係るＤＲＡＭの製造工程を説明する工程図である。
【図１０】第３の実施の形態に係るＤＲＡＭの製造工程を説明する工程図である。
【図１１】本発明の第４の実施の形態に係るＤＲＡＭのメモリセルの断面図を示している。
【符号の説明】
【００５９】
１１・・・ｐ型半導体基板、 ２０・・・プレート拡散層、 ２１・・・ノード絶縁膜、 ２２・・・ストレージノード電極、 ２２Ａ・・・埋め込みストラップ、 ２５・・・素子分離絶縁膜、 ３１・・・ゲート絶縁膜 、Ｇ１・・・ゲート電極、 ３２・・・ポリシリコン層、 ３３・・・ＷＳｉ層、 ３４・・・シリコン窒化膜、 ＢＬ・・・ビット線、 ４１・・・埋め込みストラップ、 ４２・・・トレンチキャパシタコンタクト、 ５１・・・ビット線コンタクト、 Ｍ１，Ｍ２，Ｍ３・・・マスク。
【技術分野】
【０００１】
本発明は、半導体記憶装置に係わり、特にＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）又はＤＲＡＭ機能を搭載したＤＲＡＭ混載装置に適用して好適なものに関する。
【背景技術】
【０００２】
ＤＲＡＭの微細化の進展により、ＤＲＡＭのメモリセルを構成するトランジスタのゲート長及び素子幅はますます狭くなっている。これに伴い、トランジスタの短チャネル特性が劣化し、トランジスタの閾値の低下によるサブスレショルド・リークが問題となる。
【０００３】
これを抑制するためには、チャネルの不純物ドーズを増大し閾値を高く補正することが必要となるが、チャネル不純物の増大は、拡散層リーク電流の増大を招き、結果としてメモリセルのデータ保持特性を劣化させるという問題がある。
【０００４】
この改善方法として、ビット線コンタクトのホール開口後、コンタクトホールを通してＰ型不純物をイオン注入し、ビット線コンタクト側の不純物濃度を高くし、閾値を高くする方法が考案されている（例えば、特許文献１参照）。この場合、データ保持時に問題となるストレージノード側の拡散層近傍でのチャネル濃度は増大しないため、データ保持特性の劣化を防ぎつつ、ビット線コンタクト側の拡散層深さを浅くすることで短チャネル効果を抑制し閾値の低下を防ぐことができる。
【０００５】
但しこの場合、ビット線コンタクト直下の拡散層のウエル濃度を上昇させることになり、基板バイアス効果が増大する。その結果、１データ書き込み時に基板バイアス効果の影響によりトランジスタの３極管領域での電流の低下が著しくなり、結果として書き込み不良を引き起こすという問題がある。
【０００６】
以上の問題を解決する手段としてシリコン面に対して斜めにゲート電極のエッジ近傍の直下に向けてイオン注入するＨａｌｏイオン注入法が提案されている（例えば、特許文献２参照）。この場合、斜めにイオン注入することで、拡散層直下のウエル濃度の上昇を抑えつつ、ゲート電極エッジの直下近傍のチャネル濃度を上昇させることが可能となる。ビット線コンタクト側のみにＨａｌｏイオン注入を行うことで、ビット線コンタクト側のチャネル濃度が高く、ストレージノード側のチャネル濃度が低いという濃度勾配を形成することが可能となる。このチャネル濃度勾配により、ビット線コンタクト側の拡散層がドレインとなる場合、すなわち、データ書き込み時にはドレイン側の高濃度領域はドレイン電界の影響を受けやすいのに対して、ストレージノード側がドレインとなる１データの保持時には、逆に、チャネル濃度の高い領域はドレインの電界の影響を受けにくい。その結果として、ビット線コンタクトをドレインとしたときの閾値がストレージノード電極をドレインとしたときの閾値より低くなる。結局、サブスレショルド・リークの問題とならないデータ書き込み時には閾値が低く、サブスレショルド・リークの問題となる“１”データ保持時には閾値が高くなり、データ書き込み特性およびデータ保持特性を同時に改善することが可能になる。
【０００７】
ここで、ＤＲＡＭメモリセルアレイが、１つのビット線コンタクトを隣り合う２つのメモリセルで共有する構造を有する場合、ビット線コンタクト側にのみＨａｌｏイオン注入をする必要がある（図１）。ストレージノード電極側にＨａｌｏイオン注入が行われると、ストレージノード側の拡散層リークを増大させてしまうので、レジストなどでカバーをする必要がある。このとき、Ｈａｌｏイオン注入の角度はこのレジスト高さと、隣り合うゲートとゲートの間隔により制限されることになり、ＤＲＡＭセルサイズのシュリンクに伴いゲート間隔が狭くなり、イオン注入の角度はシリコン基板に対してより垂直に近い角度にする必要が生じる。このため、ゲートエッジ直下へのイオン注入がますます困難となり、ビット線コンタクト側をドレインとする閾値特性とストレージノード側の閾値特性の差を十分に大きくすることが困難になる。
【特許文献１】米国特許第６９６７１３３号公報
【特許文献１】米国特許第６４４４５４８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明は、微細化が進展しても、データ書き込み時には閾値が低く、“１”データ保持時には閾値が高くすることができ、良好なデータ書き込み特性および良好なデータ保持特性の両立を図ることが可能な半導体記憶装置を提供するものである。
【課題を解決するための手段】
【０００９】
本発明の第１の態様に係る半導体記憶装置は、半導体基板の表面に形成されるＭＯＳＦＥＴと、 半導体基板の表面に形成されたトレンチ内に設けられるトレンチキャパシタとを備え、前記ＭＯＳＦＥＴは、前記半導体基板の表面にゲート絶縁膜を介して形成されるゲート電極と、前記ゲート電極の側壁に形成される側壁絶縁膜と、前記ゲート電極を挟むようにして前記半導体基板の表面に形成される第１及び第２拡散層と、前記第１拡散層と前記トレンチキャパシタとを接続するトレンチキャパシタコンタクトと、前記第２拡散層とビット線とを接続する前ビット線コンタクトとを備え、前記第１拡散層側の前記側壁絶縁膜は、前記第２拡散層側の側壁絶縁膜よりも厚くなるように形成されていることを特徴とする。
【００１０】
本発明の第２の態様に係る半導体記憶装置は、半導体基板の表面に形成されるＭＯＳＦＥＴと、半導体基板の表面に形成されたトレンチ内に設けられるトレンチキャパシタとを備え、前記ＭＯＳＦＥＴは前記半導体基板の表面にゲート絶縁膜を介して形成されるゲート電極と、前記ゲート電極の側壁に形成される側壁絶縁膜と、前記ゲート電極を挟むようにして前記半導体基板の表面に形成される第１及び第２拡散層と、前記第１拡散層と前記トレンチキャパシタとを接続するトレンチキャパシタコンタクトと、前記第２拡散層とビット線とを接続するビット線コンタクトとを備え、前記ゲート電極は、ポリシリコンにより形成され、前記第２拡散層側の一部が第１導電型とされ、その他の部分が第２導電型とされていることを特徴とする。
【００１１】
本発明の第３の態様に係る半導体記憶装置は、前記半導体基板の表面に形成されるＭＯＳＦＥＴと、半導体基板の表面に形成されたトレンチ内に設けられるトレンチキャパシタとを備え、前記ＭＯＳＦＥＴは、前記半導体基板の表面にゲート絶縁膜を介して形成されるゲート電極と、前記ゲート電極の側壁に形成される側壁絶縁膜と、前記ゲート電極を挟むようにして前記半導体基板の表面に形成される第１及び第２拡散層と、前記半導体基板の表面に形成されて前記第１拡散層と前記トレンチキャパシタとを接続するトレンチキャパシタコンタクトと、前記第２拡散層に接続されるビット線コンタクトとを備え、前記ビット線コンタクトを形成するポリシリコンの不純物濃度が、前記トレンチキャパシタコンタクトを形成するポリシリコンの不純物濃度より高くされたことを特徴とする。
【００１２】
本発明の第４の態様に係る半導体記憶装置は、半導体基板の表面に形成されるＭＯＳＦＥＴと、半導体基板の表面に形成されたトレンチ内に設けられるトレンチキャパシタとを備え、前記ＭＯＳＦＥＴは、前記半導体基板の表面にゲート絶縁膜を介して形成されるゲート電極と、前記ゲート電極の側壁に形成される側壁絶縁膜と、前記ゲート電極を挟むようにして前記半導体基板の表面に形成される第１及び第２拡散層と、前記半導体基板の表面に形成されて前記第１拡散層と前記トレンチキャパシタとを接続するトレンチキャパシタコンタクトと、前記第２拡散層に接続されるビット線コンタクトとを備え、前記ビット線コンタクトを形成するポリシリコンの高さが、前記トレンチキャパシタコンタクトを形成するポリシリコンの高さより高いことを特徴とする。
【発明の効果】
【００１３】
この発明によれば、微細化が進展しても、データ書き込み時には閾値が低く、“１”データ保持時には閾値が高くすることができ、良好なデータ書き込み特性および良好なデータ保持特性の両立を図ることが可能な半導体記憶装置を提供することが可能になる。
【発明を実施するための最良の形態】
【００１４】
次に、本発明の実施の形態を、図面を参照して詳細に説明する。
【００１５】
［第１の実施の形態］
まず、本発明の第１の実施の形態に係るＤＲＡＭを図１を参照して説明する。
図１は、本実施の形態に係るＤＲＡＭのメモリセルの断面図を示している。図１に示すように、この実施の形態のメモリセルは、ｐ型半導体基板１１にトレンチが形成され、このトレンチ内にデータ保持のためのキャパシタ（トレンチキャパシタ）が形成されたトレンチキャパシタ方式のものである。このトレンチキャパシタに対し、１つのセルトランジスタ（後述）が接続され、１つのメモリセルが形成されている。
【００１６】
トレンチキャパシタは、プレート拡散層２０、ノード絶縁膜２１、ストレージノード電極２２及びポリシリコン電極２２Ａとから構成されている。
【００１７】
プレート拡散層２０は、トレンチキャパシタ形成のために半導体基板１１に形成されたトレンチから砒素（Ａｓ）又はリン（Ｐ）を半導体基板１１中にイオン注入した後熱拡散することにより形成される。
【００１８】
ノード絶縁膜２１は、このトレンチ側壁にＮＯ膜又はＡｌ２Ｏ３等の高誘電体膜を堆積させることにより形成される。
【００１９】
ストレージノード電極２２は、ノード絶縁膜２１の形成後、例えばポリシリコンをトレンチ内部に埋め込むことにより形成される。ポリシリコン電極２２Ａは、このストレージノード電極２２の上のトレンチ内部にポリシリコンを埋め込むことにより形成される。ポリシリコン電極２２Ａは、後述する埋め込みストラップ４１（トレンチキャパシタコンタクト）によりセルトランジスタと接続される。
【００２０】
また、トレンチ側壁には、例えばシリコン酸化膜からなるカラー絶縁膜２３が形成されている。このカラー絶縁膜２３は、前述のプレート拡散層２０とセルトランジスタの拡散層とを絶縁分離する機能を有する。なお、各メモリセルは、半導体基板１１の表面に形成された素子分離絶縁膜２５により絶縁分離されている。この実施の形態では、後述するように２つのメモリセルがビット線コンタクトを共有しており、素子分離絶縁膜２５はこの１対の２つのメモリセル毎に設けられている。素子分離絶縁膜２５は、半導体基板１１の表面にトレンチを形成し、ここにプラズマＣＶＤ法等を用いてシリコン酸化膜を埋め込むことにより形成される。
【００２１】
このトレンチキャパシタと共に１つのメモリセルを構成するセルトランジスタは、半導体基板１１表面に形成されたゲート絶縁膜３１と、ゲート絶縁膜３１を介して形成されたゲート電極Ｇ１とにより構成される。
【００２２】
ゲート電極Ｇ１は、ポリシリコン層３２、ＤＲＡＭのワード線として機能するＷＳｉ層３３、及びシリコン窒化膜３４を積層させて構成される。また、このゲート電極Ｇ１の側壁にはシリコン酸化膜等からなる側壁絶縁膜３５が形成される。
【００２３】
このゲート電極Ｇ１の両側の半導体基板１１の表面上には、ｎ型拡散層３６（第２拡散層）、ｎ型拡散層３７（第１拡散層）が形成されており、セルトランジスタのソース・ドレイン拡散層とされている。ｎ型拡散層３６は、２つのセルトランジスタ間で共有され、その表面にはビット線ＢＬと接続されるビット線コンタクト５１が形成されている。
【００２４】
一方ｎ型拡散層３７は、埋め込みストラップ４１、及びポリシリコン電極２２Ａを介してトレンチキャパシタのストレージノード電極２２に接続されている。なお、ゲート電極Ｇ１は層間絶縁膜４５で覆われ、その表面にはビット線コンタクト５１と接続されるビット線ＢＬが形成されている。
【００２５】
この実施の形態においては、側壁絶縁膜３５は、トレンチキャパシタ側、即ちストレージノード電極２２側の厚さが、ビット線コンタクト５１側の厚さよりも大きくされている。すなわち、側壁絶縁膜３５は、ストレージノード電極２２の側において、反対側のビット線コンタクト５１側におけるよりも肉厚とされた肉厚部３５Ａを有している。この肉厚部３５Ａは、例えば他の部分の側壁絶縁膜３５の厚さが４０Åである場合１４０Å程度の厚さを有するように形成することができる。このような側壁絶縁膜３５の厚さの差がゲート電極Ｇ１の左右に与えられることにより、データ書き込み時にはセルトランジスタの閾値が低く、“１”データ保持時にセルトランジスタの閾値が高くなり、データ書き込み特性およびデータ保持特性を同時に改善することが可能になる。
【００２６】
次に、このような側壁絶縁膜３５の形成手順を、図２及び図３を参照して説明する。
【００２７】
まず、図２（ａ）に示すように、ゲート電極Ｇ１の加工後、低圧力下での水素と酸素の混合気体を用いたＷｅｔ ＲＴＯ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ｏｘｉｄａｔｉｏｎ）によりゲート電極Ｇ１の側壁を４０Åの厚さに酸化させて、側壁絶縁膜３５を形成する。
【００２８】
続いて図２（ｂ）に示すように、この側壁絶縁膜３５、及びゲート絶縁膜３１の表面上に減圧ＣＶＤ法によりシリコン窒化膜からなるマスクＭ１を約８０Åの厚さに堆積させる。さらにこのマスクＭ１上にポリシリコンからなるマスクＭ２を約１５０Åの厚さに堆積させる。
【００２９】
次に、図２（ｃ）に示すように、マスクＭ２に対し、ＢＦ２を照射角度１０度（ストレージノード電極２２側からビット線コンタクト５１側へ向かう方向）にて、１Ｅ×１０１５ｃｍ−２の不純物ドーズ量でイオン注入する。続いて、図２（ｄ）に示すように、アルカリ溶液にてＢＦ２のイオン注入がされていない領域のマスクＭ２を選択エッチングする。
【００３０】
その後、図３（ｅ）に示すように、残ったマスクＭ２をマスク材としてホット燐酸によりマスクＭ１をエッチングする。次に図３（ｆ）に示すように、ケミカル・ドライ・エッチング（ＣＤＥ）にてマスクＭ２を等方性エッチングにより除去する。
【００３１】
次に図３（ｇ）に示すように、ドライＲＴＯにて１００Åの酸化を行うことで、シリコン窒化膜からなるマスクＭ１に覆われていない領域を選択酸化して、肉厚部３５Ａを形成する。最後に図３（ｈ）に示すようにホット燐酸にてマスクＭ１を剥離して、図１に示すような側壁絶縁膜３５が形成される。なお、図１では図示を省略するが、側壁絶縁膜３５の上には、スペーサ膜としてのシリコン窒化膜、更にはバリア層としてのシリコン窒化膜が堆積されている。
【００３２】
以上、ストレージノード電極２２側の側壁絶縁膜３５の厚さを厚くする工程を説明したが、本発明はこの工程により製造される半導体装置に限定されるものではない。例えばビット線コンタクト５１側の側壁絶縁膜３５の厚さを薄くする工程により、同様の構造を得る場合にも、本発明は適用可能である。
【００３３】
［第２の実施の形態］
次に、本発明の第２の実施の形態に係るＤＲＡＭを図４を参照して説明する。
図４は、本実施の形態に係るＤＲＡＭのメモリセルの断面図を示している。この実施の形態のメモリセルも、第１の実施の形態と同様にトレンチキャパシタ方式のものである。第１の実施の形態と同一の構成要素については図４において同一の符号を付し、以下においてはその詳細な説明は省略する。
【００３４】
第２の実施の形態は、第１の実施の形態と異なり、側壁絶縁膜３５はビット線コンタクト５１側、及びストレージノード電極２２側において同じ厚さとされている。ただし、ゲート電極Ｇ１を形成するポリシリコン層３２のうち、ビット線コンタクト５１に近い側がｐ型層３２ｐとされ、それ以外の部分はｎ型とされている点で、第１の実施の形態と異なっている。この形態によれば、第１の実施の形態と同様に、データ書き込み時にはセルトランジスタの閾値が低く、“１”データ保持時にはセルトランジスタの閾値が高くなり、データ書き込み特性およびデータ保持特性を同時に改善することが可能になる。
【００３５】
次に、このようなポリシリコン層３５の形成手順を、図５及び図６を参照して説明する。
【００３６】
まず、図５（ａ）に示すようにゲート電極Ｇ１を加工した後、図５（ｂ）に示すように、低圧力下での水素と酸素の混合気体を用いたＷｅｔ ＲＴＯ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ｏｘｉｄａｔｉｏｎ）によりゲート電極ＧＩの側壁を４０Åの厚さに酸化させて側壁絶縁膜３５を形成する。
【００３７】
続いて図５（ｃ）に示すように、この側壁絶縁膜３５、及びゲート絶縁膜３１上に減圧ＣＶＤ法によりポリシリコン膜からなるマスクＭ３を約３００Åの厚さに堆積させる。
【００３８】
次に、図５（ｄ）に示すように、ＢＦ２を照射角度０度（垂直）で、加速電圧５ｋｅＶ、不純物ドーズ量１×１０１５ｃｍ−２の条件でイオン注入する。照射角度が０度のため、マスクＭ３のうち、ゲート電極Ｇ１の側壁に沿った部分にはイオン注入がなされない。
【００３９】
その後、図６（ｅ）に示すように、マスクＭ３のうち、アルカリ溶液にてＢＦ２のイオン注入されていない領域を選択的にエッチング除去する。すなわち、ゲート電極Ｇ１の側壁に沿ったマスクＭ３のみが除去される。
【００４０】
次に図６（ｆ）に示すように、残ったポリシリコンのマスクＭ３をマスクとして、斜め方向（ビット線コンタクト５１側からストレージノード電極２２側へ向かう方向）よりゲート電極Ｇ１のポリシリコン層３２にＢＦ２を不純物ドーズ量１×１０１５ｃｍ−２でイオン注入する。これにより、図６（ｇ）に示すように、ポリシリコン層３２のうち、ビット線コンタクト５１に近い側をｐ型層３２Ｐに変えることが可能になる。
【００４１】
以上、ｎ型のポリシリコン層３２に斜め方向からｐ型イオンを注入してｐ型層３２Ｐに変化させる例を説明したが、本発明はこれに限定されるものではない。例えば、ｐ型のポリシリコン層３２にｎ型イオンを注入して一部をｎ型層に変化させ、残りをｐ型層とする工程でも、同様の構成、効果を実現することが可能である。
【００４２】
［第３の実施の形態］
次に、本発明の第３の実施の形態に係るＤＲＡＭを図７を参照して説明する。
図７は、本実施の形態に係るＤＲＡＭのメモリセルの断面図を示している。この実施の形態のメモリセルも、第１の実施の形態と同様にトレンチキャパシタ方式のものである。第１、第２の実施の形態と同一の構成要素については図７において同一の符号を付し、以下においてはその詳細な説明は省略する。
【００４３】
第３の実施の形態は、第２の実施の形態と同様、側壁絶縁膜３５はビット線コンタクト５１側、及びストレージノード電極２２側において同じ厚さとされている。また、ポリシリコン層３２も全体に亘ってｎ型とされている。ただしこの実施の形態では、セルトランジスタのｎ型拡散層３７とストレージノード電極２２とは、ポリシリコン電極２２Ａ、及び半導体基板１１の表面に形成されたトレンチキャパシタコンタクト４２とにより互いに接続されている。トレンチキャパシタコンタクト４２は、半導体基板１１の表面からの高さがＨ１に設定されている。
【００４４】
一方、ビット線コンタクト５１は、半導体基板１１の表面からの高さＨ２がＨ１よりも十分に大きくされている（Ｈ２＞＞Ｈ１）。一例として、Ｈ２を１５００Å、Ｈ１を１０００Åとするなど、前者を後者の１．５倍程度の大きさに設定することが可能である。これにより、本実施の形態では、上記の実施の形態と同様に、データ書き込み時にはセルトランジスタの閾値が低く、“１”データ保持時にはセルトランジスタの閾値が高くなり、データ書き込み特性およびデータ保持特性を同時に改善することが可能になる。なお、この実施の形態の側壁絶縁膜３５は、シリコン窒化膜から形成される。
【００４５】
次に、このようなトレンチキャパシタコンタクト４２、及びビット線コンタクト５１の形成手順を、図８及び図９を参照して説明する。
【００４６】
ゲート電極Ｇ１の加工後、ＲＴＯによりゲート電極Ｇ１を後酸化し、次に、シリコン窒化膜を半導体基板１１の全面に堆積し、ドライエッチングでエッチバックすることで、シリコン窒化膜からなる側壁絶縁膜３５を形成する（図８（ａ））。
【００４７】
次に図８（ｂ）に示すように、層間絶縁膜４５としてＢＰＳＧ膜を全面に堆積した後、化学機械研磨（ＣＭＰ）にて層間絶縁膜４５を平坦化する。次に図８（ｃ）に示すように、フォトリソグラフィにより、ストレージノード電極２２側のコンタクトであるトレンチキャパシタコンタクト４２の形成のためのコンタクトホールパターンを形成し、レジストをマスクに層間絶縁膜４５をドライエッチングにより加工しコンタクトホールＴ１を形成する。コンタクトホールＴ１の形成後、露出したゲート絶縁膜３１はＲＩＥ等の方法により剥離される。
【００４８】
次に、減圧ＣＶＤ法によりポリシリコン膜４２´を２００Åの厚さまで堆積した後ＰＨ３を減圧ＣＶＤ装置に流すことによりＰ（リン）をポリシリコン膜５１´に吸着させる。次に、再度ポリシリコン膜４２´を２０００Å堆積させる（図９（ｄ））。
【００４９】
次に図９（ｅ）に示すように、ケミカル・ドライ・エッチングによりポリシリコン膜４２´をエッチバックして、コンタクトホールＴ１中にのみポリシリコン膜４２´を１０００Åの厚さとなるよう残す。次に、図９（ｆ）に示すように、再度層間絶縁膜４５を堆積し、ＣＭＰ法により平坦化する。
【００５０】
続いて次に図１０（ｇ）に示すように、フォトリソグラフィにより、ビット線コンタクト５１を形成するためのコンタクトホールパターンを形成し、レジストをマスクに層間絶縁膜４５をドライエッチングにより加工しコンタクトホールＴ２を形成する。コンタクトホールＴ２の形成後、露出したゲート絶縁膜３１はＲＩＥ等の方法により剥離される。
【００５１】
次に、減圧ＣＶＤ法によりポリシリコン膜５１´を１００Åの厚さに堆積した後ＰＨ３を減圧ＣＶＤ装置に流すことによりＰ（リン）をポリシリコン膜５１´に吸着させる。続いてに、再度ポリシリコン膜５１´の堆積を開始し、２０００Åの厚さまで堆積させる。
【００５２】
次に図１０（ｈ）に示すように、ケミカル・ドライ・エッチングによりポリシリコン膜５１´をエッチングし、コンタクトホールＴ２中にのみポリシリコン膜５１´を１５００Åの厚さだけ残す。最後にＲＴＡにより９５０度、１０秒の熱工程を印加することでＰ（リン）をポリシリコン膜５１´中に拡散し且つ活性化する。引き続き、ビット線コンタクト５１及びビット線ＢＬの配線形成を行って、図７に示すようなＤＲＡＭが形成される。
【００５３】
以上により、ストレージノード電極２２側のトレンチキャパシタコンタクト４２中の不純物濃度を、ビット線コンタクト５１中の不純物濃度より低く設定することができ、また、リン吸着層から半導体基板１１までの距離を変えることで、ビット線コンタクト５１側とトレンチキャパシタコンタクト４２とでリン（Ｐ）の拡散量を異ならせ、結果として、拡散層深さをトレンチキャパシタコンタクト４２側で浅く、ビット線コンタクト５１側で深い構造を形成することが可能となる。これにより、データ書き込み時にはセルトランジスタの閾値が低く、“１”データ保持時にセルトランジスタの閾値が高くなり、データ書き込み特性およびデータ保持特性を同時に改善することが可能になる。
【００５４】
以上、第３の実施の形態の製造工程を説明したが、図７の構造はこの工程のみによって得られるものではなく、様々に変更が可能である。
【００５５】
［第４の実施の形態］
次に、本発明の第４の実施の形態に係るＤＲＡＭを図１１を参照して説明する。
図１１は、本実施の形態に係るＤＲＡＭのメモリセルの断面図を示している。この実施の形態のメモリセルも、第１の実施の形態と同様にトレンチキャパシタ方式のものである。第１、第２の実施の形態と同一の構成要素については図１１において同一の符号を付し、以下においてはその詳細な説明は省略する。
【００５６】
この実施の形態では、ビット線コンタクト５１は、半導体基板１１の表面からの高さＨ２がＨ１と略同一とされている一方、ビット線コンタクト５１の不純物濃度Ｄｂが、トレンチキャパシタコンタクト４２の不純物濃度Ｄａよりも高くされている点で、第３の実施の形態と異なっている。一例として、ＤｂはＤａの１．５倍程度の大きさに設定され得る。これによっても、第３の実施の形態と同様の効果を得ることができる。
【００５７】
［その他］
以上、発明の実施の形態を説明したが、本発明はこれらに限定されるものではなく、発明の趣旨を逸脱しない範囲内において、種々の変更、追加等が可能である。例えば、上記実施の形態では、第１導電型がｎ型、第２導電型がｐ型である例を示したが、これを逆にして第１導電型がｐ型、第２導電型がｎ型である例にも本発明は適用可能である。また、上記の各実施の形態の特徴を併せ持つ装置も、本発明の範囲に含まれることは言うまでもない。また、上記の実施の形態では、２つのメモリセルがビット線コンタクトを共有する形式のＤＲＡＭを説明したが、本発明はこれに限らずビット線コンタクトがメモリセル毎に設けられるＤＲＡＭにも適用可能である。
【図面の簡単な説明】
【００５８】
【図１】本発明の第１の実施の形態に係るＤＲＡＭのメモリセルの断面図を示している。
【図２】第１の実施の形態に係るＤＲＡＭの製造工程を説明する工程図である。
【図３】第１の実施の形態に係るＤＲＡＭの製造工程を説明する工程図である。
【図４】本発明の第２の実施の形態に係るＤＲＡＭのメモリセルの断面図を示している。
【図５】第２の実施の形態に係るＤＲＡＭの製造工程を説明する工程図である。
【図６】第２の実施の形態に係るＤＲＡＭの製造工程を説明する工程図である。
【図７】本発明の第３の実施の形態に係るＤＲＡＭのメモリセルの断面図を示している。
【図８】第３の実施の形態に係るＤＲＡＭの製造工程を説明する工程図である。
【図９】第３の実施の形態に係るＤＲＡＭの製造工程を説明する工程図である。
【図１０】第３の実施の形態に係るＤＲＡＭの製造工程を説明する工程図である。
【図１１】本発明の第４の実施の形態に係るＤＲＡＭのメモリセルの断面図を示している。
【符号の説明】
【００５９】
１１・・・ｐ型半導体基板、 ２０・・・プレート拡散層、 ２１・・・ノード絶縁膜、 ２２・・・ストレージノード電極、 ２２Ａ・・・埋め込みストラップ、 ２５・・・素子分離絶縁膜、 ３１・・・ゲート絶縁膜 、Ｇ１・・・ゲート電極、 ３２・・・ポリシリコン層、 ３３・・・ＷＳｉ層、 ３４・・・シリコン窒化膜、 ＢＬ・・・ビット線、 ４１・・・埋め込みストラップ、 ４２・・・トレンチキャパシタコンタクト、 ５１・・・ビット線コンタクト、 Ｍ１，Ｍ２，Ｍ３・・・マスク。
【特許請求の範囲】
【請求項１】
半導体基板の表面に形成されるＭＯＳＦＥＴと、
半導体基板の表面に形成されたトレンチ内に設けられるトレンチキャパシタと
を備え、
前記ＭＯＳＦＥＴは、
前記半導体基板の表面にゲート絶縁膜を介して形成されるゲート電極と、
前記ゲート電極の側壁に形成される側壁絶縁膜と、
前記ゲート電極を挟むようにして前記半導体基板の表面に形成される第１及び第２拡散層と、
前記第１拡散層と前記トレンチキャパシタとを接続するトレンチキャパシタコンタクトと、
前記第２拡散層とビット線とを接続するビット線コンタクトと
を備え、
前記第１拡散層側の前記側壁絶縁膜は、前記第２拡散層側の側壁絶縁膜よりも厚くなるように形成されている
ことを特徴とする半導体記憶装置。
【請求項２】
半導体基板の表面に形成されるＭＯＳＦＥＴと、
半導体基板の表面に形成されたトレンチ内に設けられるトレンチキャパシタと
を備え、
前記ＭＯＳＦＥＴは、
前記半導体基板の表面にゲート絶縁膜を介して形成されるゲート電極と、
前記ゲート電極の側壁に形成される側壁絶縁膜と、
前記ゲート電極を挟むようにして前記半導体基板の表面に形成される第１及び第２拡散層と、
前記第１拡散層と前記トレンチキャパシタとを接続するトレンチキャパシタコンタクトと、
前記第２拡散層とビット線とを接続するビット線コンタクトと
を備え、
前記ゲート電極は、ポリシリコンにより形成され、前記第２拡散層側の一部が第１導電型とされ、その他の部分が第２導電型とされている
ことを特徴とする半導体記憶装置。
【請求項３】
半導体基板の表面に形成されるＭＯＳＦＥＴと、
半導体基板の表面に形成されたトレンチ内に設けられるトレンチキャパシタと
を備え、
前記ＭＯＳＦＥＴは、
前記半導体基板の表面にゲート絶縁膜を介して形成されるゲート電極と、
前記ゲート電極の側壁に形成される側壁絶縁膜と、
前記ゲート電極を挟むようにして前記半導体基板の表面に形成される第１及び第２拡散層と、
前記半導体基板の表面に形成されて前記第１拡散層と前記トレンチキャパシタとを接続するトレンチキャパシタコンタクトと、
前記第２拡散層に接続されるビット線コンタクトと
を備え、
前記ビット線コンタクトを形成するポリシリコンの不純物濃度が、前記トレンチキャパシタコンタクトを形成するポリシリコンの不純物濃度より高くされた
ことを特徴とする半導体記憶装置。
【請求項４】
半導体基板の表面に形成されるＭＯＳＦＥＴと、
半導体基板の表面に形成されたトレンチ内に設けられるトレンチキャパシタと、
を備え、
前記ＭＯＳＦＥＴは、
前記半導体基板の表面にゲート絶縁膜を介して形成されるゲート電極と、
前記ゲート電極の側壁に形成される側壁絶縁膜と、
前記ゲート電極を挟むようにして前記半導体基板の表面に形成される第１及び第２拡散層と、
前記半導体基板の表面に形成されて前記第１拡散層と前記トレンチキャパシタとを接続するトレンチキャパシタコンタクトと、
前記第２拡散層に接続されるビット線コンタクトと
を備え、
前記ビット線コンタクトを形成するポリシリコンの高さが、前記トレンチキャパシタコンタクトを形成するポリシリコンの高さより高くされた
ことを特徴とする半導体記憶装置。
【請求項１】
半導体基板の表面に形成されるＭＯＳＦＥＴと、
半導体基板の表面に形成されたトレンチ内に設けられるトレンチキャパシタと
を備え、
前記ＭＯＳＦＥＴは、
前記半導体基板の表面にゲート絶縁膜を介して形成されるゲート電極と、
前記ゲート電極の側壁に形成される側壁絶縁膜と、
前記ゲート電極を挟むようにして前記半導体基板の表面に形成される第１及び第２拡散層と、
前記第１拡散層と前記トレンチキャパシタとを接続するトレンチキャパシタコンタクトと、
前記第２拡散層とビット線とを接続するビット線コンタクトと
を備え、
前記第１拡散層側の前記側壁絶縁膜は、前記第２拡散層側の側壁絶縁膜よりも厚くなるように形成されている
ことを特徴とする半導体記憶装置。
【請求項２】
半導体基板の表面に形成されるＭＯＳＦＥＴと、
半導体基板の表面に形成されたトレンチ内に設けられるトレンチキャパシタと
を備え、
前記ＭＯＳＦＥＴは、
前記半導体基板の表面にゲート絶縁膜を介して形成されるゲート電極と、
前記ゲート電極の側壁に形成される側壁絶縁膜と、
前記ゲート電極を挟むようにして前記半導体基板の表面に形成される第１及び第２拡散層と、
前記第１拡散層と前記トレンチキャパシタとを接続するトレンチキャパシタコンタクトと、
前記第２拡散層とビット線とを接続するビット線コンタクトと
を備え、
前記ゲート電極は、ポリシリコンにより形成され、前記第２拡散層側の一部が第１導電型とされ、その他の部分が第２導電型とされている
ことを特徴とする半導体記憶装置。
【請求項３】
半導体基板の表面に形成されるＭＯＳＦＥＴと、
半導体基板の表面に形成されたトレンチ内に設けられるトレンチキャパシタと
を備え、
前記ＭＯＳＦＥＴは、
前記半導体基板の表面にゲート絶縁膜を介して形成されるゲート電極と、
前記ゲート電極の側壁に形成される側壁絶縁膜と、
前記ゲート電極を挟むようにして前記半導体基板の表面に形成される第１及び第２拡散層と、
前記半導体基板の表面に形成されて前記第１拡散層と前記トレンチキャパシタとを接続するトレンチキャパシタコンタクトと、
前記第２拡散層に接続されるビット線コンタクトと
を備え、
前記ビット線コンタクトを形成するポリシリコンの不純物濃度が、前記トレンチキャパシタコンタクトを形成するポリシリコンの不純物濃度より高くされた
ことを特徴とする半導体記憶装置。
【請求項４】
半導体基板の表面に形成されるＭＯＳＦＥＴと、
半導体基板の表面に形成されたトレンチ内に設けられるトレンチキャパシタと、
を備え、
前記ＭＯＳＦＥＴは、
前記半導体基板の表面にゲート絶縁膜を介して形成されるゲート電極と、
前記ゲート電極の側壁に形成される側壁絶縁膜と、
前記ゲート電極を挟むようにして前記半導体基板の表面に形成される第１及び第２拡散層と、
前記半導体基板の表面に形成されて前記第１拡散層と前記トレンチキャパシタとを接続するトレンチキャパシタコンタクトと、
前記第２拡散層に接続されるビット線コンタクトと
を備え、
前記ビット線コンタクトを形成するポリシリコンの高さが、前記トレンチキャパシタコンタクトを形成するポリシリコンの高さより高くされた
ことを特徴とする半導体記憶装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【公開番号】特開２００８−１１７９３８（Ｐ２００８−１１７９３８Ａ）
【公開日】平成２０年５月２２日（２００８．５．２２）
【国際特許分類】
【出願番号】特願２００６−２９９７９１（Ｐ２００６−２９９７９１）
【出願日】平成１８年１１月６日（２００６．１１．６）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２０年５月２２日（２００８．５．２２）
【国際特許分類】
【出願日】平成１８年１１月６日（２００６．１１．６）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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