【課題】半導体装置が動作状態から待機状態に移行するとき、内部電源電圧の目標電圧からの上昇を抑制する。
【解決手段】非動作状態の負荷回路への電源電流の供給に用いられる電源回路１５において、トランジスタＰＴＲＳ１は、外部電源電圧を受ける電源ノードと出力ノード１８との間に接続される。比較器５０は、第１の入力端子および参照電圧が入力される第２の入力端子を有し、第１および第２の入力端子間の電圧差に応じた制御電圧をトランジスタＰＴＲＳ１の制御電極に出力する。分圧回路４０は、出力ノードの電圧を分圧した電圧を比較器５０の第１の入力端子に出力する回路であり、分圧比を変更可能である。電源回路１５は、負荷回路が動作状態のときに、分圧回路４０の分圧比を第１の分圧比から第１の分圧比よりも高い第２の分圧比に変更する。 （もっと読む）

【課題】周辺回路に供給される電源電圧が変化しても、メモリセルの動作マージンを適切な値に調整することができる半導体装置を提供すること。
【解決手段】本発明の一態様に係る半導体装置１００は、メモリセルアレイ２０１と周辺回路２０２とを有するＳＲＡＭ２００と、周辺回路２０２に供給されるコア電源電圧ＶＤＤの変化に応じて、当該コア電源電圧ＶＤＤのα倍（α＞１）のメモリセル電圧ＶＭＭを生成し、メモリセルアレイ２０１に供給するメモリセル電圧生成部３００とを備える。 （もっと読む）

【課題】ダブルゲートトランジスタを用いた機能回路のバックゲート電圧を適切に制御して良好な特性を実現可能な半導体装置等及びその制御方法を提供する。
【解決手段】本発明の半導体装置は、ダブルゲートトランジスタを含む機能回路と、ダブルゲート構造の基準トランジスタ２０、３０を含む電圧制御回路を備えている。基準トランジスタ２０、３０には、第１ゲート電極に参照電圧Ｖｒｐ、Ｖｒｎが印加され、第２ゲート電極の電位はドレイン電流Ｉｐ、Ｉｎが参照電流Ｉｒｐ、Ｉｒｎと一致するように制御され、その電位が制御電圧ＶＢＧＰ、ＶＢＧＮとして出力される。制御電圧ＶＢＧＰ、ＶＢＧＮを機能回路のダブルゲートトランジスタの第２ゲート電極に印加することで機能回路に所望の特性が付与される。 （もっと読む）

【課題】ＳＲＡＭにおけるＳＮＭを精度良く改善する。
【解決手段】本発明によるＳＲＡＭは、メモリセル１００と、電源電圧Ｖｃｃを抵抗分圧することで生成された参照電圧ＶＲＥＦに応じてプリチャージ電圧ＶＢＰを生成する降圧回路１５と、ビット線ＢＬ０に対するプリチャージ電圧ＶＢＰの供給を制御するプリチャージ回路１１とを具備する。 （もっと読む）

【課題】温度が変動しても一定の電源電圧又はBGR電圧を検知する低電圧動作に有利な電位検知回路、BGR電位検知回路を提供する。
【解決手段】電位検知回路は、NMOS（PMOS）トランジスタをダイオード接続し、ゲートとドレイン（ソース）に電源電圧を供給し、ソース（ドレイン）と接地電位間に抵抗を挿入し、前記ソース（ドレイン）の電位をソース（ドレイン）電位検知回路で受けるように構成され、前記NMOS（PMOS）トランジスタのVG-ID曲線上の動作点は、温度が代わってもドレイン電流が一定になる様にチャネル幅とチャネル長が調節されており、BGR電位検知回路は、ダイオード接続したNMOSトランジスタと同様の温度依存性を持つ電位Ｖ＋を定数倍して、NMOSトランジスタの電源電圧とする事を特徴とする。 （もっと読む）

【課題】内部電圧制御装置及びこれを用いた半導体メモリー装置を提供する。
【解決手段】アクティブ信号に応答してイネーブル信号を生成するイネーブル信号生成部と、アクティブ信号及びイネーブル信号によって駆動され、内部電圧と基準電圧とを比較して第１及び第２駆動信号を生成し、内部電圧を駆動する内部電圧駆動部と、を含み、イネーブル信号生成部は、第２駆動信号を受信してイネーブル信号をイネーブルさせるか否かを決定する内部電圧制御装置を提供する。 （もっと読む）

【課題】スタティック型メモリセルを有する半導体装置において、ＳＮＭとライトマージンの両方を同時に確保することができる技術を提供する。
【解決手段】スタティック型メモリセル（ＭＣ）１を有する半導体装置である。そして、複数のスタティック型メモリセル（ＭＣ）１が行列状に配置されたメモリセルアレイ５と、半導体装置内の温度を検知する温度センサ回路６と、メモリセルＭＣの書き込み又は読み出し動作時に、温度センサ回路６の出力に基づいて、メモリセルアレイ５のワード線ＷＬに供給される電圧を制御するワードドライバ２と、を有する。 （もっと読む）

【課題】半導体集積回路において、進んだ製造プロセスにおいても、無駄に面積のオーバーヘッドが生じないメモリセルを実現する。
【解決手段】情報保持回路２Ｂは、第１の反転回路１８Ａと、連続して直列に接続された同極の２個のトランジスタ１８ｃ、１８ｄを有する第２の反転回路１８Ｂとを備える。前記第１の反転回路１８Ａの出力は前記第２の反転回路１８Ｂの入力に接続され、前記第２の反転回路１８Ｂの出力は前記第１の反転回路１８Ａの入力に接続される。書き込み用ポートＡＷは、前記情報保持回路２Ｂに接続される。前記第２の反転回路１８Ｂの同極の２個のトランジスタ１８ｃ、１８ｄのうち１つのトランジスタ１８ｃのゲートは、前記書き込み用ポートＡＷのデータ信号が入力される。 （もっと読む）

【課題】読み出しアクセス時間を増加させることなく、リーク電流を削減する。
【解決手段】半導体記憶装置１０は、複数のワード線ＷＬと、複数のワード線ＷＬにそれぞれ接続され、かつ複数のトランジスタから構成されたスタティック型の複数のメモリセルＭＣを有するメモリセルアレイ１１と、複数のメモリセルＭＣにそれぞれ接続された複数の低位電源線１４と、複数の低位電源線１４に接続され、かつ、読み出しアクセス先のメモリセルＭＣに対して低位電源線１４を接地電圧に設定し、書き込みアクセス先及びアクセスがないメモリセルＭＣに対して低位電源線１４を接地電圧より高い電圧に設定する電源回路２３とを含む。 （もっと読む）

【課題】トランジスタ特性のばらつきや動作環境の変化があっても、スタティックノイズマージンを改善することができるようにする。
【解決手段】半導体集積回路であって、マトリクス状に配置された複数のメモリセルと、前記複数のメモリセルの各行にそれぞれ対応する複数のワード線と、前記複数のワード線をそれぞれ駆動する複数のワード線ドライバと、前記複数のワード線にそれぞれ接続され、前記接続されたワード線が活性状態の時に、そのワード線の電圧が電源電圧以下となるようにする複数のプルダウン回路とを有する。前記複数のワード線ドライバは、それぞれ、対応するワード線を活性状態にするためのトランジスタを有する。前記複数のプルダウン回路は、それぞれ、対応するワード線を駆動するワード線ドライバに含まれた前記トランジスタと同一の導電形であって、そのワード線をプルダウンするプルダウントランジスタを有する。 （もっと読む）

【課題】高速読出のスタティックＲＡＭからなる低電圧電源使用の半導体集積回路装置及び高速動作の論理回路からなる低電圧電源使用の半導体集積回路装置を提供すること。
【解決手段】
半導体集積回路装置は、複数のメモリセルの動作電位を制御する複数のスイッチ回路と中間電位生成回路とを含む。複数のスイッチ回路は、複数のワード線を制御する信号に応じて制御され、メモリセルの駆動用ＭＯＳＦＥＴのソース電位が、中間電位生成回路が生成する電源電位と接地電位との間の中間電位か、接地電位かとなるように切り替える。中間電位生成回路は抵抗を含み、上記中間電位が複数のメモリセルから抵抗に流れる電流により生成される。
【効果】低閾値電圧のＭＯＳＦＥＴの採用と集積回路の規模縮小が可能となる。 （もっと読む）

【課題】広い温度範囲にわたって、低電源電圧下においても、正確にメモリセルの書込電流を読出特性の劣化を抑制しつつ改善する。
【解決手段】ワード線ドライバの電源ノードに、電源電圧（ＶＤＤＲ）を降圧するドライバ電源回路（１０）を設ける。このドライバ電源回路１０は、Ｎ＋ドープトポリシリコンの非シリサイド抵抗素子（２０）と、ドライバ電源ノード（１１）の電圧レベルを低下させるプルダウン回路とを含む。このプルダウン回路は、ドライバ電源ノードの電圧レベルをプルダウンするメモリセルトランジスタと同じしきい値特性を有するプルダウントランジスタ（２１）と、このプルダウントランジスタ２１のゲート電圧を少なくとも調整するゲート制御回路（３０）を含む。このゲート制御回路は、メモリセルトランジスタのしきい値電圧変動に連動してそのプルダウントランジスタのゲート電位を補正する。 （もっと読む）

【課題】ＰＬＬ（Phase Locked Loop）回路を搭載した半導体集積回路において、当該ＰＬＬ回路の発振安定待ちの時間を有効利用する。
【解決手段】実動作準備期間中に、ＰＬＬ回路５０の帰還ループを遮断した状態で位相比較器５１の参照クロック入力部Ｆｐと帰還クロック入力部Ｆｒとの双方に基準クロック１００を供給して、位相比較器５１における位相差の検出不感帯が小さくなるように当該位相比較器５１内のリセット信号の遅延を調整する。 （もっと読む）

【課題】高速読出のスタティックＲＡＭからなる低電圧電源使用の半導体集積回路装置及び高速動作の論理回路からなる低電圧電源使用の半導体集積回路装置を提供すること。
【解決手段】隣接する２行のメモリセルの駆動用ＮＭＯＳのソースを２行に共通のソース線によって接続する。メモリセルが読出動作を行なうように選択された場合には同共通ソース線を接地電位に保ち、かつ、不活性作及び待機時には同共通ソース線を電源電位と接地電位の中間電位に保つスイッチ回路を共通ソース線毎に設ける。 （もっと読む）

【課題】低電圧化と高速動作化を実現した差動増幅回路を提供する。
【解決手段】一対の第１入力端子にそれぞれゲートが接続された第１及び第２導電型の第１及び第２差動ＭＯＳＦＥＴ対の第１共通ソースにそれぞれ第１及び第２容量手段及び第１及び第２導電型の第１及び第２電流源ＭＯＳＦＥＴを設けて第１及び第２増幅部を構成する。上記第１及び第２差動ＭＯＳＦＥＴ対に流れる電流をそれぞれ供給する第２及び第１導電型の第１及び第２ＭＯＳＦＥＴ対及び上記第１及び第２ＭＯＳＦＥＴ対のそれぞれに直列形態にされた第２及び第１導電型の第３及び第４ＭＯＳＦＥＴ対により第１及び第２出力部を構成する。上記第３ＭＯＳＦＥＴ対と第４ＭＯＳＦＥＴ対の対応するドレイン同士を接続して一対の出力端子とし、上記第１及び第２電流源ＭＯＳＦＥＴ並びに上記第１ないし第４ＭＯＳＦＥＴのゲートにバイアス電圧を供給する。 （もっと読む）

【課題】 ＳＲＡＭメモリ回路が消費するリーク電流を低減する。
【解決手段】 負荷ＭＯＳトランジスタｍｐ１、ｍｐ２と、駆動ＭＯＳトランジスタｍｎ１、ｍｎ２と、転送ＭＯＳトランジスタｍｎ３、ｍｎ４と、を含む回路で構成される複数のメモリセルからなるＳＲＡＭメモリセルアレイと、該負荷ＭＯＳトランジスタｍｐ１、ｍｐ２と電気的に結合されると共に、少なくとも動作時及び待機時において、該負荷ＭＯＳトランジスタｍｐ１、ｍｐ２に基板電位を供給する基板バイアス発生回路と、該駆動ＭＯＳトランジスタｍｎ１、ｍｎ２と電気的に結合されると共に、待機時において、該駆動ＭＯＳトランジスタｍｎ１、ｍｎ２にソース電位を供給するソースバイアス発生回路と、を少なくとも含む半導体集積回路装置を提供する。動作時及び待機時の両方におけるＳＲＡＭメモリセルでのリーク電流を低減し、消費電流を低減することができる。 （もっと読む）

【課題】本発明は、８Ｔｒ．セル構造の単一ビット線駆動型のＳＲＡＭにおいて、ビット線の分割数を減らし、チップサイズを低減できるようにする。
【解決手段】たとえば、メモリセルＭＣ０〜ＭＣ５１１には、それぞれに対応する、５１２本のワード線ＷＬ０〜ＷＬ５１１のいずれか１本が接続されている。また、メモリセルＭＣ０〜ＭＣ５１１には、それぞれ、相補一対のビット線ＢＬ，／ＢＬが接続されている。ビット線対ＢＬ，／ＢＬの一端は、それぞれ、差動センスアンプ１１に接続されている。ビット線／ＢＬの他端には基準電流発生回路１５が接続されて、データ読み出し動作時にセル電流Ｉｃｅｌｌの約１／２の基準電流（Ｉｃｅｌｌ／２）が与えられるようになっている。 （もっと読む）

【課題】待機時におけるビット線のリークを低減する。
【解決手段】SRAMの電力を低減するための方法は、SRAMの待機動作中の部分の全てのビット線に第１の電圧を印加し、SRAMの通常動作中の部分の全てのビット線に第２の電圧を印加することにより達成される。第１の電圧は、第２の電圧以下である。 （もっと読む）

【課題】内部回路が受けるノイズの影響を小さくすることができる半導体装置を提供することである。
【解決手段】
ノイズを嫌うアナログ的動作を行なう基準電位発生回路１０１３は、外部リード１００１と接続されたワイヤ１００７、ワイヤ１００７と直列に接続された内部リード１００３、およびワイヤ１００９を介して電位を供給される。内部リード１００３は、ワイヤ１００９と直列に接続される。内部リード１００３は、半導体装置の外部との電圧のやりとりを直接行なうための、半導体装置の外部との接触部を有さず、かつ、半導体装置の内部配線より太い。 （もっと読む）

【課題】
揮発性記憶回路に付加回路を設け、電源オフ時にデータを記憶する。
【解決手段】
一対の電界効果トランジスタと前記トランジスタのドレイン端子に接続された一対の不揮発性の可変抵抗素子とで構成され、入出力端子がクロスカップルされた一対のインバータと、前記不揮発性の可変抵抗素子の他端に接続され制御電圧が供給される電源供給線とを有し、電源供給線を介し可変抵抗素子を制御することにより、メモリセルの電源オフ時に直前のデータを記憶できるようにした。 （もっと読む）