【課題】半導体装置が動作状態から待機状態に移行するとき、内部電源電圧の目標電圧からの上昇を抑制する。
【解決手段】非動作状態の負荷回路への電源電流の供給に用いられる電源回路１５において、トランジスタＰＴＲＳ１は、外部電源電圧を受ける電源ノードと出力ノード１８との間に接続される。比較器５０は、第１の入力端子および参照電圧が入力される第２の入力端子を有し、第１および第２の入力端子間の電圧差に応じた制御電圧をトランジスタＰＴＲＳ１の制御電極に出力する。分圧回路４０は、出力ノードの電圧を分圧した電圧を比較器５０の第１の入力端子に出力する回路であり、分圧比を変更可能である。電源回路１５は、負荷回路が動作状態のときに、分圧回路４０の分圧比を第１の分圧比から第１の分圧比よりも高い第２の分圧比に変更する。 （もっと読む）

【課題】低電源電圧下においても、安定にデータの書込／読出を行なうことのできるスタティック型半導体記憶装置を実現する。
【解決手段】メモリセル列毎に、セル電源線（ＡＰＶＬ０−ＡＰＶＬｎ）を配設するとともに書込補助回路（ＢＰＣＫ０−ＢＰＣＫｎ）を配設する。この書込み補助回路（ＰＣＫ）は、書込み回路から出力される前記相補なデジタル信号に応答して、その応答信号を出力する論理回路（ＶＣＴ，１０）と、第１の電源電圧よりも低い第２の電源電圧を供給する供給線（ＶＬ）とセル電源線（ＶＤＭ）との間に接続され、論理回路の出力する応答信号に応答してオンすることによってセル電源線の電圧を降圧させる第１のスイッチ素子（ＮＴ１）とを有する。 （もっと読む）

【課題】ビットセルのサイズを増大することなく低電圧書込動作を行うメモリを有する集積回路を提供する。
【解決手段】放電回路は、複数のメモリセルのそれぞれの電力供給電圧ノードと結合し、書込動作の第１の部分中に、選択した複数のメモリセルの電力供給電圧ノード上の電圧を第１の電力供給電圧から前記第１の電力供給電圧より低い所定の電圧に変更する。メモリセル電力供給多重化回路は、複数の各メモリセルの前記電力供給電圧ノードと結合し、第１の電力供給電圧を、書込動作中にメモリセルの選択した列の前記電力供給電圧ノードに供給するためのものであって、第１の電力供給電圧より高い第２の電力供給電圧を、書込動作中にすべての前記選択しなかった列の前記電力供給電圧ノードに供給する。 （もっと読む）

【課題】低電源電圧でもＳＮＭと書き込みマージンを両立させたＳＲＡＭを備える。
【解決手段】ＳＲＡＭは、複数列に対応して設けられた複数のセル電源線、電源電圧を供給する電源線、及び前記複数のセル電源線にそれぞれ対応して設けられ、各々はその対応するメモリセル電源線と前記電源線との間を電気的に接続する複数の電源回路を含む。メモリセルの各々は、第１及び第２のＰチャネル型トランジスタと、第１ないし第４のＮチャネル型トランジスタと第１及び第２の記憶ノードとを有するＣＭＯＳラッチ回路で構成される。電源回路は、第１の状態時にはその接続するセル電源線に第１の電圧を供給し、第２の状態時にはその接続するセル電源線に前記第１の電圧よりも低い第２の電圧を供給する、 （もっと読む）

【課題】消費電流を低減させる。
【解決手段】半導体装置は、外部端子から供給された外部電源電圧より低い第１内部電圧を第１出力端子から出力する第１降圧回路、外部電源電圧より低い第２内部電圧を第２出力端子から出力する第１モードと第２出力端子から第１及び第２内部電圧より低い第３内部電圧を出力する第２モードとが切替えられる第２降圧回路、第１出力端子に接続され接地電圧が供給される第１ＳＲＡＭを含む第１内部回路、第２出力端子に接続され接地電圧が供給される第２ＳＲＡＭを含む第２内部回路とを備え、スタンバイ時に第２降圧回路は第２モードに制御され、第１内部回路の高位電源電圧として第１降圧回路から第１内部電圧が供給されて第１ＳＲＡＭの記憶内容は保持され、第２内部回路の高位電源電圧として第２降圧回路から第３内部電圧が供給されて第２ＳＲＡＭの記憶内容は消失される。 （もっと読む）

【課題】従来の半導体装置は、消費電力が大きくなる問題があった。
【解決手段】半導体装置１は、プログラムとプログラムによって利用されるデータとの少なくとも一方が格納される記憶領域部１６と、プログラムを実行して記憶領域部１６にバスを介してアクセス要求を発行する機能ブロック１１と、バス２３上に流れる、記憶領域部１６に対するアクセス要求を示す第１の信号ＲＥＱと、記憶領域部１６によるバス２３の占有状態を示す第２の信号ＧＮＴと、を監視して記憶領域部１６へのアクセスが発生していない期間は記憶領域部１６をスタンバイ状態に制御し、記憶領域部１６へのアクセスが発生している期間は記憶領域部１６を活性状態に制御するバス状態監視回路２０と、を有し、記憶領域部１６は、プログラム又はデータを記憶する記憶セルの低電位側電源電圧と高電位側電源電圧との電圧差を前記スタンバイ状態において活性状態よりも小さくする。 （もっと読む）

【課題】待機時のリーク電流が少なく、かつ、データ保持特性に優れたＳＲＡＭセルを備えた半導体装置を提供する。
【解決手段】それぞれ負荷ＭＯＳトランジスタを備えた複数のＳＲＡＭセルがマトリクス状に配置されたメモリセルアレイ１１０と、メモリセルアレイの第１の電源端子ＶＤＤＭと第２の電源端子ＶＳＳＭとの間に電源を供給する電源回路１３０と、負荷ＭＯＳトランジスタに基板バイアス電圧を与える基板バイアス発生回路１４０と、動作時より待機時の方が、第１の電源端子と第２の電源端子との間の電位差が小さく、かつ、負荷ＭＯＳトランジスタの基板バイアス電圧が浅くなるように電源回路と基板バイアス発生回路とを制御する電圧制御回路２００と、を備える。 （もっと読む）

【課題】先端プロセスでは、ＭＯＳのゲートトンネルリーク電流が増大し、低リーク電流での待機が必要となる半導体装置では問題となる。
【解決手段】電源線とソース線との電位差である複数のスタティック型メモリセルの電源電圧を制御する電源電圧制御回路を具備する。負荷型Ｐ型ＭＯＳ及び駆動型Ｎ型ＭＯＳのゲート絶縁膜厚は、４ｎｍ以下である。電源電圧制御回路は、動作状態では前記電源電圧を第１電圧とし、待機状態では前記電源電圧を前記第１電圧よりも小さい第２電圧とするように制御して、オフ状態での負荷型Ｐ型ＭＯＳのソース電極とゲート電極の間に流れるゲートトンネルリーク電流、及び、駆動型Ｎ型ＭＯＳのソース電極とゲート電極の間に流れるゲートトンネルリーク電流を動作状態に対し待機状態の方を小さくする。 （もっと読む）

【課題】データ読み出し速度の低下を抑制しつつ、記憶データの破壊を抑制できる半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、複数のメモリセルが行列状に配置されたＳＲＡＭセルアレイ１０２と、ワード線ＷＬ＿１〜ＷＬ＿ｍと、ワード線ＷＬ＿１〜ＷＬ＿ｍをそれぞれ駆動するワード線ドライバ１０４＿１〜１０４＿ｍと、電源電圧ＶＤＤに対するＭＯＳトランジスタの閾値電圧Ｖｔｈの比率が高い場合には、Ｈレベルの判定結果信号ＥＮを出力し、電源電圧ＶＤＤに対するＭＯＳトランジスタの閾値電圧Ｖｔｈの比率が低い場合には、Ｌレベルの判定結果信号ＥＮを出力する閾値電圧判定回路１０５と、比較結果に応じた電源電圧ＶＤＲＶをワード線ドライバ１０４＿１〜１０４＿ｍに供給する可変電圧源１０６と、を備える。 （もっと読む）

【課題】スタンバイ状態への設定と解除が頻繁に繰り返されることにより、消費電力が増大することを避けることのできる半導体装置を提供する。
【解決手段】内部回路５０と、第１制御信号を受けて内部回路への電源供給を制御する電源制御回路４０と、第２制御信号を受けて第１制御信号を出力する制御信号発生回路３０と、を備え、制御信号発生回路３０は、第２制御信号の非活性期間が第１の期間未満であるときに第１制御信号を非活性状態とせず、第１の期間以上であるときに第１制御信号を非活性状態とする。 （もっと読む）

【課題】低電源電圧の場合にも、メモリセルにおいて記憶内容を確実に保持することができ、しかも、メモリセルに対して確実に書き込みを行うことができる半導体記憶装置を提供すること。
【解決手段】行列状に配置される複数のメモリセルとメモリセルの列に対応して配置される複数のビットラインの対とを備えている。メモリセルは、クロスカップル接続され、各々の出力がビットラインの各々に至る経路に接続される一対のインバータと、各々のインバータを介して、電源電位から接地電位に至る経路に設けられる電源スイッチと、を含む。メモリセルの列に対応して配置され、列選択結果に応じて選択的に活性化されるカラムラインを備え、電源スイッチは、カラムラインが活性化される場合であってライト動作の場合には、非導通にされる。 （もっと読む）

【課題】スタンバイモードでのリーク電流の制御を安定して行なうことができる半導体装置を提供する。
【解決手段】グランド制御用ビット線ＣＢＴ，ＣＢＢは、ＳＲＡＭセルＣＬに接続される。電源線ＡＲＶＳＳは、グランド制御用ビット線ＣＢＴ，ＣＢＢに接続される。ＮチャネルＭＯＳトランジスタＮ５１およびＮ５２は、制御線ＣＴに接続される制御電極を有し、接地電源と電源線ＡＲＶＳＳとの間に設けられ、スタンバイ制御回路から供給されるグランド制御信号ＣＮＴ＿ＡＲＶＳＳによって制御される。ＮチャネルＭＯＳトランジスタＮ１は、電源線上ＡＲＶＳＳでダイオード接続される。ロウデコーダＲＤの電源は、スタンバイ制御回路から供給されるスタンバイ信号ＳＴＤＢＹに従って制御される。ＮチャネルＭＯＳトランジスタＮ１は、ワード線ＷＬをプルダウンし、スタンバイ信号ＳＴＤＢＹに従って制御される。 （もっと読む）

【課題】周辺回路に供給される電源電圧が変化しても、メモリセルの動作マージンを適切な値に調整することができる半導体装置を提供すること。
【解決手段】本発明の一態様に係る半導体装置１００は、メモリセルアレイ２０１と周辺回路２０２とを有するＳＲＡＭ２００と、周辺回路２０２に供給されるコア電源電圧ＶＤＤの変化に応じて、当該コア電源電圧ＶＤＤのα倍（α＞１）のメモリセル電圧ＶＭＭを生成し、メモリセルアレイ２０１に供給するメモリセル電圧生成部３００とを備える。 （もっと読む）

【課題】書き込み時の記憶ノードの電位の反転性を保証しつつ、記憶ノードのプルアップを高速化する。
【解決手段】ウェル電位制御部１３は、書き込みサイクル内においてワード線ＷＬの電位がハイレベルからロウレベルに移行するタイミングでメモリセルＭＣのＰチャンネル電界効果トランジスタＭ１、Ｍ２のＮウェル電位を下降または電源電位を上昇させる。 （もっと読む）

【課題】プロセス条件によらず書き込み特性の悪化を抑制した半導体記憶装置、及び半導体装置を提供する。
【解決手段】半導体記憶装置は、ワード線ＷＬ、ワード線ＷＬに交差する複数のビット線対ＢＬ、並びにワード線ＷＬと前記ビット線対ＢＬの各交差部に接続されたメモリセルＭＣを備えたメモリセルアレイ１１と、メモリセルＭＣへのデータ書き込みの際に、選択したワード線ＷＬを正の電圧ＶＷＬまで駆動するワード線ドライバ１３と、メモリセルＭＣへのデータ書き込みの際に、選択したビット線対ＢＬを電圧ＶＷＬに応じた負の電圧ＶＢＬまで駆動するビット線ブースタ１５とを備える。 （もっと読む）

ＳＲＡＭセルが複数のセクタに配置されたＳＲＡＭにおけるリーク低減のためのソースバイアス機構。スタンバイモードでは、複数のセクタ内のセクタ内のＳＲＡＭセルは非選択状態にされ、ソースバイアス電位が複数のセクタのＳＲＡＭセルに供給される。動作モードでは、複数のセクタ内の選択されたセクタのＳＲＡＭセルに供給されるソースバイアス電位は非アクティブにされ、選択されないセクタ内の残りのＳＲＡＭセルはソースバイアスされ続けながら、選択されたセクタ内の物理行内のＳＲＡＭセルは読み出される。スタンバイモードにあるＳＲＡＭセルに供給されるソースバイアス電位は、制御信号の論理状態に基づいて異なる電圧に設定することができる。
（もっと読む）

【課題】ＳＲＡＭにおけるＳＮＭを精度良く改善する。
【解決手段】本発明によるＳＲＡＭは、メモリセル１００と、電源電圧Ｖｃｃを抵抗分圧することで生成された参照電圧ＶＲＥＦに応じてプリチャージ電圧ＶＢＰを生成する降圧回路１５と、ビット線ＢＬ０に対するプリチャージ電圧ＶＢＰの供給を制御するプリチャージ回路１１とを具備する。 （もっと読む）

【課題】マルチポートメモリでは、書き込みマージンを拡大するためにメモリセル電圧を下げるアシスト機能を使うと、書き込みと同時刻に読み出し動作が行われた場合に、読み出しポートを制御するゲート電圧が下がるためにアクセス時間が遅くなる問題があった。その結果、微細化に伴うセル面積縮小ができない課題があった。
【解決手段】一方の出力を他方の入力に互いに接続することでデータを記憶する第１及び第２のインバータ２０，３０と、第１のインバータ２０の入力と書き込みビット線ＷＢＬとを接続するＣＭＯＳスイッチ４０と、第１のインバータ２０の出力がゲートに接続された読み出し用ＭＯＳトランジスタ５１と、当該ＭＯＳトランジスタ５１を読み出し用ビット線ＲＢＬに接続するＭＯＳスイッチ５２とを備える。第１及び第２のインバータ２０，３０は大きさが互いに異なり、かつそれぞれ異なるソース電源に接続される。 （もっと読む）

【課題】電源電圧の低下を抑制する半導体記憶装置、半導体装置及び電子機器を提供すること。
【解決手段】第１メモリマクロ１１において、スリープ解除検出回路１８は、仮想電源回路２３の第４トランジスタのゲートに出力される第３遅延スリープ信号ＳＬＰｔ３を検出する。そして、スリープ解除検出回路１８は、Ｈレベルの駆動スリープ信号ＳＬＰｄが先に入力され、Ｈレベルの第３遅延スリープ信号ＳＬＰｔ３を入力すると、次段のメモリマクロにスリープモードから通常モードへ切替えるためのＨレベルのスリープ信号を出力する。 （もっと読む）

【課題】低電源電圧でもＳＮＭと書き込みマージンを両立させたＳＲＡＭを備える。
【解決手段】第１インバータを構成する第１ＮＭＯＳとこれに接続された第２ＮＭＯＳとが形成された第１部分、第１インバータを構成する第１ＰＭＯＳ、第２インバータを構成する第２ＰＭＯＳとが形成された第２部分と第２インバータを構成する第３ＮＭＯＳと、これに接続された第４ＮＭＯＳとが形成された第３部分の順に配置されたＳＲＡＭメモリセルを、前記第１方向および第２方向に複数行列状に配列してメモリセルアレイを構成する。複数の第１ビット線は、第２方向のメモリセルの列ごとに設けられ、第２ＮＭＯＳにそれぞれ接続される。複数の第２ビット線は、第２方向のメモリセルの列ごとに設けられ、各メモリセルの第４ＮＭＯＳにそれぞれ接続される。 （もっと読む）