FinFETを形成する方法およびFinFET構造
【課題】 ゲートの平面性が改善されたFinFETおよび形成方法を提供する。
【解決手段】 不要なフィンを除去する前にフィンのパターン上にゲートが配置される。リソグラフィ技法またはエッチング技法あるいはその両方の組み合わせを使用して、不要なフィンを除去することができる。残りのフィンの全部または一部を併合することができる。
【解決手段】 不要なフィンを除去する前にフィンのパターン上にゲートが配置される。リソグラフィ技法またはエッチング技法あるいはその両方の組み合わせを使用して、不要なフィンを除去することができる。残りのフィンの全部または一部を併合することができる。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、一般に、半導体に関し、詳細には、FinFETとして知られるフィン・タイプ・トランジスタならびに改善された製造プロセスおよびFinFET構造に関する。
【背景技術】
【0002】
トランジスタのサイズを低減する必要性が続くにつれて、新しくより小さいタイプのトランジスタが作成されている。トランジスタ技術の最近の進歩の1つは、FinFETとして知られるフィン・タイプ電界効果トランジスタの導入である。FinFET構造は、その表面に沿ったチャネルを有する中心フィンと、フィン構造の両端のソースおよびドレインとを含む。ゲート導体はチャネル部分を覆っている。
【発明の概要】
【発明が解決しようとする課題】
【0003】
FinFET構造はトランジスタベースのデバイスのサイズを低減するが、FinFETトランジスタのサイズを低減し続けることは依然として重要である。しかし、その優れた短チャネル制御を考慮すると、FinFETデバイスは非常に魅力的であるが、製造時にこのデバイスの3D性に対処することは重大な難問をもたらしている。したがって、改善されたFinFET構造および形成方法を有することが望ましい。
【課題を解決するための手段】
【0004】
一実施形態では、FinFETを形成する方法が開示される。この方法はフィンのパターンを形成することを含む。それぞれのフィンはその上に配置されたフィン・ハードマスク層を含む。フィンのパターンの上にゲート層が配置される。その後のステップとしては、ゲート層の上にゲート・ハードマスク層を付着させることと、ゲート・ハードマスク層およびゲート層の一部分を除去し、それにより、フィンのパターンを露出することと、フィンのパターンのうちの第1のサブセットのフィンの上に耐エッチング層(etch−resistant layer)を付着させることと、フィンのパターンのうちの第2のサブセットのフィンをエッチングによって除去することと、第1のサブセットのフィンのうちの少なくともいくつかを併合することを含む。
【0005】
他の実施形態では、FinFETを形成する方法が開示される。この方法は、フィンのパターンを形成することを含み、それぞれのフィンはその上に配置されたフィン・ハードマスク層を含む。その後のステップとしては、フィンのパターンのうちの第1のサブセットのフィンからフィン・ハードマスク層を除去することと、フィンのパターンの上にゲート層を付着させることと、ゲート層の上にゲート・ハードマスク層を付着させることと、ゲート層および第1のサブセットのフィンの一部分を単一プロセス・ステップで除去し、そのステップ中にフィンのパターンのうちの第2のサブセットのフィンが保存されることを含む。
【0006】
他の実施形態では、FinFET構造が提供される。このFinFET構造は、誘電体基板と、誘電体基板上に配置された複数の設計フィン(design fin)と、誘電体基板上に配置された複数のフィンレット(finlet)と、各設計フィンの一部分の上ならびに複数のフィンレットのそれぞれの上に配置されたゲート層とを含む。
【0007】
本発明の構造、動作、および利点は、添付図面に併せて示されている以下の説明を考慮したときにさらに明らかになるであろう。これらの図は限定ではなく例示のためのものである。
【0008】
これらの図の一部では、例示を明瞭にするために、特定の要素が省略されている場合もあれば、一定の縮尺で示されていない場合もある。断面図は、例示を明瞭にするために、「真の」断面図であれば本来目に見えると思われる特定の背景線を省略して、「スライス」または「近視眼的」断面図の形になっている場合もある。
【0009】
多くの場合、図面の様々な図において同様の要素は同様の番号で参照することができ、その場合、典型的に、最後の2つの有効数字は同じになる可能性があり、最上位の数字は図面の番号になる。
【図面の簡単な説明】
【0010】
【図1】従来技術のFinFET形成プロセスを示す図である。
【図2】従来技術のFinFET形成プロセスを示す図である。
【図3】従来技術のFinFET形成プロセスを示す図である。
【図4】従来技術のFinFET形成プロセスを示す図である。
【図5】本発明の一実施形態によるFinFET形成プロセスを示す図である。
【図6】本発明の一実施形態によるFinFET形成プロセスを示す図である。
【図7】本発明の一実施形態によるFinFET形成プロセスを示す図である。
【図8】本発明の一実施形態によるFinFET形成プロセスを示す図である。
【図9】本発明の一実施形態によるFinFET形成プロセスを示す図である。
【図10】本発明の一実施形態によるFinFET形成プロセスを示す図である。
【図11】本発明の一実施形態によるFinFET形成プロセスを示す図である。
【図12】本発明の代替一実施形態によるFinFET形成プロセスを示す図である。
【図13】本発明の代替一実施形態によるFinFET形成プロセスを示す図である。
【図14】本発明の代替一実施形態によるFinFET形成プロセスを示す図である。
【図15】本発明の他の実施形態によるFinFET形成プロセスの一ステップを示す図である。
【図16】本発明の一実施形態によるFinFET形成プロセスのプロセス・ステップを示す流れ図である。
【図17】本発明の代替一実施形態によるFinFET形成プロセスのプロセス・ステップを示す流れ図である。
【図18】模範的な設計フローのブロック図である。
【発明を実施するための形態】
【0011】
従来のFinFETプロセス・フローでは、ゲート・プロセス・ステップのいずれかが行われる前に、フィンおよび活性領域が完全に形成される。本発明の諸実施形態では、フィンはまずチップの全域で均一に形成される。事例によっては、ピッチが固定される場合もある。他の諸実施形態では、ピッチは様々になる可能性がある。一実施形態では、チップの一部分(たとえば、ロジック)は第1のフィン・ピッチ(たとえば、40ナノメートル)を有し、チップの第2の部分(たとえば、SRAM)は異なるピッチ(たとえば、44ナノメートル)になっている。
【0012】
次に、フィンの上にゲート層が配置される。交換ゲート・フロー(replacement gate flow)の場合、そのゲート層は、当技術分野で知られている様々な膜を付着させてエッチングすることにより、チャネルにアクセスしてデバイスの仕事関数を設計するためにプロセス・フローの後の段階で除去される犠牲膜(sacrificial film )にすることができるであろう。ゲート優先フロー(gate−first flow)の場合、ゲート層は、デバイスの仕事関数を設定する最終膜を含むことになるであろう。これらの2つのフローに加えて、ゲート層が最終膜と犠牲膜のセットを含む、多くのハイブリッド・オプションも存在する。
【0013】
犠牲フィン(sacrificial fin)の除去は、ゲートが形成された後に行われる。これは、ゲート高の変動を最小限にするという重要な利点を提供する。これは、デバイスの信頼性およびパフォーマンスを改善し、結果的に、その後の処理ステップの複雑化も軽減される。
【0014】
状況を示す目的で、図1〜図4において従来技術のFinFETプロセスについて簡単に説明する。図1はFinFET構造100の側面図を示している。一般に102として示されている複数のフィンは誘電体基板101上に配置される。それぞれのフィンはシリコン部分104とハードマスク部分106からなる。FinFETの形成を完了するために、フィンの一部分が除去され、残りのフィンは保持される。特定のFinFET設計は、どのフィンが除去され、どのフィンが保持されるかを決定する。本発明のために、保持すべきフィンは「設計フィン」と呼び、除去すべきフィンは「犠牲フィン」と呼ぶ。図1〜図4の例では、フィン102A、102B、および102Cは犠牲フィンであり、フィン102Dを含む残りのフィンは設計フィンである。このため、全体的なフィン・パターンは、保持される設計フィンと、除去される犠牲フィンという2つのサブセットに分けられる。
【0015】
図2では、犠牲フィンは除去され(図1の102A、102B、および102Cと比較されたい)、設計フィン(一般に102Dとして示されている)は残存している。犠牲フィンの除去は、当技術分野で知られているように、リソグラフィとエッチングの組み合わせによって実行することができる。
【0016】
図3では、設計フィン102Dの上にゲート層108が配置される。次に、ゲート層108の上にゲート・ハードマスク層110が配置される。犠牲フィンが前に除去されている領域では、ゲート層108は平坦ではない領域112を有する。その結果、ゲート・ハードマスク110の表面115も対応する平坦ではない領域114を有する。これらの平坦ではない領域は、その後の処理ステップで複雑化を引き起こす可能性があるので、望ましいものではない。
【0017】
図4は、設計フィン102Dの側面の上のゲート層の一部分を除去した後のFinFET構造100の平面図を示している。
【0018】
図5〜図11は、本発明の一実施形態によるFinFET形成プロセスを示している。このプロセスの開始点は、図1に示されているようなFinFET構造である。前に述べたように、多くの場合、図面の様々な図において同様の要素は同様の番号で参照することができ、その場合、典型的に、最後の2つの有効数字は同じになる可能性がある。たとえば、図5の誘電体基板201は図1の誘電体基板101と同様のものである。図5では、フィン202のセット全体の上にゲート層208およびゲート・ハードマスク層210が配置される。これは設計フィンならびに犠牲フィンの両方を含む。この時点でいかなるフィンも除去されていないので、ゲート層208とハードマスク層210は一貫した高さのものであり、ゲート・ハードマスク表面215は平面である(図3の115と比較されたい)。一実施形態では、ゲート層208はポリシリコンからなり、ゲート・ハードマスク層210は窒化物層である。他の実施形態では、ゲート層208はタングステンからなる。他の実施形態では、ハードマスク層210は酸化物からなる。さらに他の実施形態では、ハードマスク層210は炭化シリコンからなる。一実施形態では、フィン・パターンのピッチPは約20ナノメートル〜約60ナノメートルの範囲内の値に固定される。
【0019】
図6は、フィン202の側面の上のゲート層の一部分を除去した後のFinFET構造200の平面図を示している。
【0020】
図7は、形成プロセスのその後の一ステップの後のFinFET構造200の平面図を示しており、設計フィンの上に耐エッチング層218が配置され、犠牲フィン(202A、202B、および202C)は覆われずに残されている。一実施形態では、耐エッチング層は炭素からなる。他の実施形態では、耐エッチング層はフォトレジストからなる。他の実施形態では、耐エッチング層はシリコン含有有機層からなる。
【0021】
図8は、犠牲フィン(図7の202A、202B、および202C)を除去し、次に耐エッチング層(図7の218)を除去した後のFinFET構造200の平面図を示している。犠牲フィンの一部分(「フィンレット」という)はゲートの下に残存する。犠牲フィンは、ウェット・エッチング・プロセスまたはドライ・エッチング・プロセスによって除去することができる。
【0022】
図9は、設計フィンのいくつかを併合した後のFinFET構造200の平面図を示している。ほとんどの実用的なケースでは、フィンの併合は、ゲート上のオフセット・スペーサ(図示せず)、たとえば、窒化物スペーサの形成後に行われるであろう。フィンの併合は、隣接フィンを互いに接触させることを含む。併合されたフィン224は、接触用により大きい表面積を提供するために特定の事例で使用される。併合プロセスはエピタキシャル成長によって実行することができる。場合によっては、設計フィンのすべてが併合されるわけではない。実施形態によっては、少なくとも2つの設計フィンが併合される。
【0023】
図10は、図9の線A−A’(ゲートの内側)に沿って示されたFinFET構造200の断面図である。この図では、各フィンレット220は、その上にフィン・ハードマスク部分206が配置されたシリコン部分204からなることが分かる。一実施形態では、フィン・ハードマスク部分206は、窒化シリコン、炭化シリコン、TiN、TaN、または無定形炭素(amorphous carbon)からなる。
【0024】
図11は、図9の線B−B’(ゲートの外側)に沿って示されたFinFET構造200の断面図である。この図では、設計フィン(併合されたフィン224および単一設計フィン202D)のみが残存する。図11はシリコン部分204とフィン・ハードマスク部分206とを含むものとして設計フィンを示しているが、実施形態によっては、フィン・ハードマスク部分206がB−B’の断面図で完全に除去される可能性があることに留意されたい。
【0025】
図12〜図14は、本発明の代替一実施形態によるFinFET形成プロセスを示している。このプロセスの開始点は、図1に示されているようなFinFET構造である。図12では、設計フィン(一般に302Dとして示されている)は、シリコン部分304と、シリコン部分304の上に配置されたフィン・ハードマスク部分306とを含む。一実施形態では、フィン・ハードマスク部分306は約2ナノメートル〜約20ナノメートルの範囲内の厚さを有する。犠牲フィン(322A、322B、および322C)は、フィン・ハードマスク部分が除去されており、このため、シリコン部分304からなる。
【0026】
図13では、設計フィン302と犠牲フィン322の両方を含むフィンのセット全体の上にゲート層308およびゲート・ハードマスク層310が配置される。この実施形態は、フィン・ハードマスク部分の厚さHがフィン・シリコン部分304の厚さSと比較して小さいときにより効果的である。一実施形態では、H/Sの比率は約0.05〜約0.125の間である。このようにして、ゲート・ハードマスク層310の上面315は依然として実質的に平面である。
【0027】
図14は、フィン302の側面の上のゲート層の一部分を除去した後のFinFET構造300の平面図を示している。このステップも、犠牲フィン(図13の322)を除去し、フィンレット320を残している。図10のフィンレット220とは異なり、フィンレット320はフィン・ハードマスク部分(図10の206など)を持たず、シリコン部分のみからなる。これ以降、必要に応じて設計フィンを併合することができ、業界標準技法を使用してこの時点からFinFETを完成することができる。この実施形態は、耐エッチング層(図7の218)の必要性を除去するものである。
【0028】
図15は、本発明の他の実施形態によるFinFET形成プロセスの一ステップを示している。この場合、FinFET構造400はフィン402からなり、そのそれぞれはシリコン部分404とその上に配置された共形保護膜(conformal protective film)406とを有する。共形保護膜406は、シリコン部分404の上面404Tならびにシリコン部分404の側面404Sの両方を覆う。一実施形態では、共形保護膜406は、窒化シリコン、炭化シリコン、TiN、およびTaNのうちの1つからなる。FinFET構造400を使用して、図5〜図10および図12〜図14に関して記載した方法を実行することができる。
【0029】
図16は、本発明の一実施形態によるFinFET形成プロセスのプロセス・ステップを示す流れ図である。プロセス・ステップ560では、フィン・パターンを形成する。プロセス・ステップ562では、ゲート層を付着させる(図5の208を参照)。プロセス・ステップ564では、ゲート・ハードマスクを付着させる(図5の210を参照)。プロセス・ステップ566では、ゲート層の一部分を除去する(図6を参照)。プロセス・ステップ568では、耐エッチング層で設計フィンを保護する(図7の218を参照)。プロセス・ステップ570では、犠牲フィンを除去する(図8を参照)。ステップ572では、設計フィンのいくつかを併合する(図9の224を参照)。
【0030】
図17は、本発明の代替一実施形態によるFinFET形成プロセスのプロセス・ステップを示す流れ図である。プロセス・ステップ660では、フィン・パターンを形成する。プロセス・ステップ662では、フィン・ハードマスクを犠牲フィンから除去する(図12の322Aを参照)。フィン・ハードマスクの除去は、リソグラフィ・プロセスあるいはエッチング・プロセスまたはその両方の組み合わせで行うことができる。プロセス・ステップ664では、ゲート層を付着させる(図13の308を参照)。プロセス・ステップ666では、ゲート・ハードマスク層を付着させる(図13の310を参照)。プロセス・ステップ668では、犠牲フィンとともにゲート層の一部分を除去する(図14を参照)。ハードマスクは前に犠牲フィンから除去されているので、ゲート部分および犠牲フィンの除去は単一プロセス・ステップで実施される。このため、ゲート層(シリコン)を除去する同じプロセスが犠牲フィンのシリコンも除去する。
【0031】
図18は、たとえば、半導体ICの論理設計、シミュレーション、テスト、レイアウト、および製造に使用される模範的な設計フロー1600のブロック図を示している。設計フロー1600は、上記で説明し、図5〜図15に示されている設計構造あるいはデバイスまたはその両方について論理的にまたはその他の点で機能的に同等の表現を生成するために設計構造またはデバイスを処理するためのプロセス、マシン、あるいはメカニズム、またはこれらの組み合わせを含む。設計フロー1600によって処理されるかあるいは生成されるかまたはその両方が行われる設計構造は、データ処理システム上で実行されるかまたはその他の処理が行われたときに、ハードウェア・コンポーネント、回路、デバイス、またはシステムについて論理的に、構造上、機械的に、またはその他の点で機能的に同等の表現を生成するデータあるいは命令またはその両方を含むようにマシン可読伝送または記憶媒体上にエンコードすることができる。マシンとしては、回路、コンポーネント、デバイス、またはシステムの設計、製造、またはシミュレートなど、IC設計プロセスに使用される任意のマシンを含むがこれに限定されない。たとえば、マシンとしては、リソグラフィ・マシン、マスクを生成するためのマシンあるいは機器またはその両方(たとえば、Eビーム・ライタ)、設計構造をシミュレートするためのコンピュータまたは機器、製造またはテスト・プロセスで使用される任意の装置、あるいは設計構造について機能的に同等の表現を任意の媒体にプログラミングするための任意のマシン(たとえば、プログラマブル・ゲート・アレイをプログラミングするためのマシン)を含むことができる。
【0032】
設計フロー1600は、設計される表現のタイプ次第で様々になる可能性がある。たとえば、特定用途向けIC(ASIC)を構築するための設計フロー1600は、標準コンポーネントを設計するための設計フロー1600または設計をプログラマブル・アレイ、たとえば、Altera(R)Inc.またはXilinx(R)Inc.によって提供されるプログラマブル・ゲート・アレイ(PGA)またはフィールド・プログラマブル・ゲート・アレイ(FPGA)にインスタンス化するための設計フロー1600とは異なる可能性がある。
【0033】
図18は、好ましくは設計プロセス1610によって処理される入力設計構造1620を含む、複数のこのような設計構造を示している。設計構造1620は、ハードウェア・デバイスについて論理的に同等の機能表現を生成するために設計プロセス1610によって生成され処理された論理シミュレーション設計構造にすることができる。また、あるいは代わって、設計構造1620は、設計プロセス1610によって処理されたときにハードウェア・デバイスの物理的構造の機能表現を生成するデータあるいはプログラム命令またはその両方を含むことができる。機能上あるいは構造上またはその両方の設計特徴を表現するかどうかにかかわらず、設計構造1620は、コア開発者/設計者によって実現されるように電子コンピュータ支援設計(ECAD)を使用して生成することができる。マシン可読データ伝送、ゲート・アレイ、または記憶媒体上にエンコードされると、設計構造1620は、図5〜図15に示されているような電子コンポーネント、回路、電子または論理モジュール、装置、デバイス、あるいはシステムをシミュレートするかまたはその他の点で機能的に表現するために設計プロセス1610内で1つまたは複数のハードウェア・モジュールあるいはソフトウェア・モジュールまたはその両方によってアクセスし処理することができる。このため、設計構造1620は、設計またはシミュレーション・データ処理システムによって処理されたときに、回路またはその他のレベルのハードウェア論理設計について機能的にシミュレートするかまたはその他の方法で表現する、人間可読あるいはマシン可読またはその両方のソース・コード、コンパイル済み構造、ならびにコンピュータ実行可能コード構造を含む、ファイルまたはその他のデータ構造を含むことができる。このようなデータ構造は、VerilogおよびVHDLなどの低水準HDL設計言語あるいはCまたはC++などの高水準設計言語もしくはその両方に準拠するかあるいは互換性があるかまたはその両方である、ハードウェア記述言語(HDL)設計エンティティまたはその他のデータ構造を含むことができる。
【0034】
設計プロセス1610は、好ましくは、設計構造1620などの設計構造を含むことができるネットリスト1680を生成するために図5〜図15に示されているコンポーネント、回路、デバイス、または論理構造の設計/シミュレーション機能上同等のものについて合成、変換、またはその他の処理を行うためのハードウェア・モジュールあるいはソフトウェア・モジュールまたはその両方を使用し取り入れる。ネットリスト1680は、たとえば、集積回路設計内のその他の要素および回路への接続を記述する、ワイヤ、個別コンポーネント、論理ゲート、制御回路、入出力装置、モデルなどのリストを表すコンパイル済みまたはその他の処理済みのデータ構造を含むことができる。ネットリスト1680は、デバイスの設計仕様およびパラメータ次第でネットリスト1680が1回または複数回再合成される反復プロセスを使用して合成することができる。本明細書に記載されているその他の設計構造タイプと同様に、ネットリスト1680は、マシン可読データ記憶媒体上に記録するかまたはプログラマブル・ゲート・アレイにプログラミングすることができる。この媒体は、磁気または光ディスク・ドライブ、プログラマブル・ゲート・アレイ、コンパクト・フラッシュ、またはその他のフラッシュ・メモリなどの不揮発性記憶媒体にすることができる。さらに、または代替例では、この媒体は、インターネットまたはその他のネットワーキングに適した手段を介してデータ・パケットを伝送し、中間的に保管することができる、システム・メモリまたはキャッシュ・メモリ、バッファ・スペース、あるいは電気的または光学的に伝導性のデバイスおよび材料にすることができる。
【0035】
設計プロセス1610は、様々な入力、たとえば、所与の製造技術(たとえば、種々の技術ノード、32nm、45nm、90nmなど)について、モデル、レイアウト、および記号表現を含む、1組の一般的に使用される要素、回路、およびデバイスを収容することができるライブラリ・エレメント1630、設計仕様1640、特徴付けデータ1650、検証データ1660、設計ルール1670、およびテスト・データ・ファイル1685(テスト・パターンおよびその他のテスト情報を含むことができる)からの入力を使用することを含むことができる。設計プロセス1610は、たとえば、タイミング分析、検証、設計ルール・チェック、配置および経路指定動作などの標準回路設計プロセスをさらに含むことができる。集積回路の当業者であれば、本発明の範囲および精神を逸脱せずに、設計プロセス1610で使用される可能性のある電子設計自動化ツールおよびアプリケーションの範囲を認識することができる。本発明の設計構造は任意の特定の設計フローに限定されない。
【0036】
設計プロセス1610は、好ましくは、任意の追加の集積回路設計またはデータ(適用可能な場合)とともに、図5〜図15示されている本発明の一実施形態を第2の設計構造1690に変換する。設計構造1690は、集積回路のレイアウト・データの交換に使用されるデータ・フォーマットで記憶媒体上に常駐する(たとえば、このような設計構造を保管するためのGDSII(GDS2)、GL1、OASIS、または任意のその他の適切なフォーマットで保管された情報)。設計構造1690は、たとえば、図5〜図15に関連して上述した本発明の一実施形態を生産するために半導体製造業者が必要とする、テスト・データ・ファイル、設計内容ファイル、製造データ、レイアウト・パラメータ、ワイヤ、金属レベル、ビア、形状、製造ラインを通る経路指定のためのデータ、および任意のその他のデータなどの情報を含むことができる。次に、設計構造1690は、たとえば、設計構造1690がテープ出力に移行し、製造業に公開され、マスク業者に公開され、他の設計業者に送信され、顧客に返送されるなどの段階1695に移行することができる。
【0037】
特定の好ましい一実施形態または諸実施形態に関して本発明を示し説明してきたが、当業者であれば、本明細書および添付図面を読み理解すると、特定の同等の変更例および修正例が思い浮かぶであろう。特に、上記のコンポーネント(組み立て品、デバイス、回路など)によって実行される様々な機能に関して、このようなコンポーネントを記述するために使用される用語(「手段」への言及を含む)は、他の指示がない限り、本発明の本明細書に例示されている模範的な諸実施形態の機能を実行する開示構造に対して構造上同等ではないが、記載されているコンポーネントの指定の機能を実行する(すなわち、機能的に同等である)任意のコンポーネントに対応するものである。加えて、本発明の特定の1つ特徴はいくつかの実施形態のうちの1つのみに関連して開示されている可能性があるが、このような特徴は、任意の所与のまたは特定の適用例のために望ましく有利である可能性のある、他の諸実施形態の1つまたは複数の特徴と組み合わせることができる。
【符号の説明】
【0038】
200 FinFET構造
201 誘電体基板
202D 設計フィン
204 シリコン部分
206 フィン・ハードマスク部分
208 ゲート層
210 ゲート・ハードマスク層
215 ゲート・ハードマスク表面
220 フィンレット
【技術分野】
【0001】
本発明は、一般に、半導体に関し、詳細には、FinFETとして知られるフィン・タイプ・トランジスタならびに改善された製造プロセスおよびFinFET構造に関する。
【背景技術】
【0002】
トランジスタのサイズを低減する必要性が続くにつれて、新しくより小さいタイプのトランジスタが作成されている。トランジスタ技術の最近の進歩の1つは、FinFETとして知られるフィン・タイプ電界効果トランジスタの導入である。FinFET構造は、その表面に沿ったチャネルを有する中心フィンと、フィン構造の両端のソースおよびドレインとを含む。ゲート導体はチャネル部分を覆っている。
【発明の概要】
【発明が解決しようとする課題】
【0003】
FinFET構造はトランジスタベースのデバイスのサイズを低減するが、FinFETトランジスタのサイズを低減し続けることは依然として重要である。しかし、その優れた短チャネル制御を考慮すると、FinFETデバイスは非常に魅力的であるが、製造時にこのデバイスの3D性に対処することは重大な難問をもたらしている。したがって、改善されたFinFET構造および形成方法を有することが望ましい。
【課題を解決するための手段】
【0004】
一実施形態では、FinFETを形成する方法が開示される。この方法はフィンのパターンを形成することを含む。それぞれのフィンはその上に配置されたフィン・ハードマスク層を含む。フィンのパターンの上にゲート層が配置される。その後のステップとしては、ゲート層の上にゲート・ハードマスク層を付着させることと、ゲート・ハードマスク層およびゲート層の一部分を除去し、それにより、フィンのパターンを露出することと、フィンのパターンのうちの第1のサブセットのフィンの上に耐エッチング層(etch−resistant layer)を付着させることと、フィンのパターンのうちの第2のサブセットのフィンをエッチングによって除去することと、第1のサブセットのフィンのうちの少なくともいくつかを併合することを含む。
【0005】
他の実施形態では、FinFETを形成する方法が開示される。この方法は、フィンのパターンを形成することを含み、それぞれのフィンはその上に配置されたフィン・ハードマスク層を含む。その後のステップとしては、フィンのパターンのうちの第1のサブセットのフィンからフィン・ハードマスク層を除去することと、フィンのパターンの上にゲート層を付着させることと、ゲート層の上にゲート・ハードマスク層を付着させることと、ゲート層および第1のサブセットのフィンの一部分を単一プロセス・ステップで除去し、そのステップ中にフィンのパターンのうちの第2のサブセットのフィンが保存されることを含む。
【0006】
他の実施形態では、FinFET構造が提供される。このFinFET構造は、誘電体基板と、誘電体基板上に配置された複数の設計フィン(design fin)と、誘電体基板上に配置された複数のフィンレット(finlet)と、各設計フィンの一部分の上ならびに複数のフィンレットのそれぞれの上に配置されたゲート層とを含む。
【0007】
本発明の構造、動作、および利点は、添付図面に併せて示されている以下の説明を考慮したときにさらに明らかになるであろう。これらの図は限定ではなく例示のためのものである。
【0008】
これらの図の一部では、例示を明瞭にするために、特定の要素が省略されている場合もあれば、一定の縮尺で示されていない場合もある。断面図は、例示を明瞭にするために、「真の」断面図であれば本来目に見えると思われる特定の背景線を省略して、「スライス」または「近視眼的」断面図の形になっている場合もある。
【0009】
多くの場合、図面の様々な図において同様の要素は同様の番号で参照することができ、その場合、典型的に、最後の2つの有効数字は同じになる可能性があり、最上位の数字は図面の番号になる。
【図面の簡単な説明】
【0010】
【図1】従来技術のFinFET形成プロセスを示す図である。
【図2】従来技術のFinFET形成プロセスを示す図である。
【図3】従来技術のFinFET形成プロセスを示す図である。
【図4】従来技術のFinFET形成プロセスを示す図である。
【図5】本発明の一実施形態によるFinFET形成プロセスを示す図である。
【図6】本発明の一実施形態によるFinFET形成プロセスを示す図である。
【図7】本発明の一実施形態によるFinFET形成プロセスを示す図である。
【図8】本発明の一実施形態によるFinFET形成プロセスを示す図である。
【図9】本発明の一実施形態によるFinFET形成プロセスを示す図である。
【図10】本発明の一実施形態によるFinFET形成プロセスを示す図である。
【図11】本発明の一実施形態によるFinFET形成プロセスを示す図である。
【図12】本発明の代替一実施形態によるFinFET形成プロセスを示す図である。
【図13】本発明の代替一実施形態によるFinFET形成プロセスを示す図である。
【図14】本発明の代替一実施形態によるFinFET形成プロセスを示す図である。
【図15】本発明の他の実施形態によるFinFET形成プロセスの一ステップを示す図である。
【図16】本発明の一実施形態によるFinFET形成プロセスのプロセス・ステップを示す流れ図である。
【図17】本発明の代替一実施形態によるFinFET形成プロセスのプロセス・ステップを示す流れ図である。
【図18】模範的な設計フローのブロック図である。
【発明を実施するための形態】
【0011】
従来のFinFETプロセス・フローでは、ゲート・プロセス・ステップのいずれかが行われる前に、フィンおよび活性領域が完全に形成される。本発明の諸実施形態では、フィンはまずチップの全域で均一に形成される。事例によっては、ピッチが固定される場合もある。他の諸実施形態では、ピッチは様々になる可能性がある。一実施形態では、チップの一部分(たとえば、ロジック)は第1のフィン・ピッチ(たとえば、40ナノメートル)を有し、チップの第2の部分(たとえば、SRAM)は異なるピッチ(たとえば、44ナノメートル)になっている。
【0012】
次に、フィンの上にゲート層が配置される。交換ゲート・フロー(replacement gate flow)の場合、そのゲート層は、当技術分野で知られている様々な膜を付着させてエッチングすることにより、チャネルにアクセスしてデバイスの仕事関数を設計するためにプロセス・フローの後の段階で除去される犠牲膜(sacrificial film )にすることができるであろう。ゲート優先フロー(gate−first flow)の場合、ゲート層は、デバイスの仕事関数を設定する最終膜を含むことになるであろう。これらの2つのフローに加えて、ゲート層が最終膜と犠牲膜のセットを含む、多くのハイブリッド・オプションも存在する。
【0013】
犠牲フィン(sacrificial fin)の除去は、ゲートが形成された後に行われる。これは、ゲート高の変動を最小限にするという重要な利点を提供する。これは、デバイスの信頼性およびパフォーマンスを改善し、結果的に、その後の処理ステップの複雑化も軽減される。
【0014】
状況を示す目的で、図1〜図4において従来技術のFinFETプロセスについて簡単に説明する。図1はFinFET構造100の側面図を示している。一般に102として示されている複数のフィンは誘電体基板101上に配置される。それぞれのフィンはシリコン部分104とハードマスク部分106からなる。FinFETの形成を完了するために、フィンの一部分が除去され、残りのフィンは保持される。特定のFinFET設計は、どのフィンが除去され、どのフィンが保持されるかを決定する。本発明のために、保持すべきフィンは「設計フィン」と呼び、除去すべきフィンは「犠牲フィン」と呼ぶ。図1〜図4の例では、フィン102A、102B、および102Cは犠牲フィンであり、フィン102Dを含む残りのフィンは設計フィンである。このため、全体的なフィン・パターンは、保持される設計フィンと、除去される犠牲フィンという2つのサブセットに分けられる。
【0015】
図2では、犠牲フィンは除去され(図1の102A、102B、および102Cと比較されたい)、設計フィン(一般に102Dとして示されている)は残存している。犠牲フィンの除去は、当技術分野で知られているように、リソグラフィとエッチングの組み合わせによって実行することができる。
【0016】
図3では、設計フィン102Dの上にゲート層108が配置される。次に、ゲート層108の上にゲート・ハードマスク層110が配置される。犠牲フィンが前に除去されている領域では、ゲート層108は平坦ではない領域112を有する。その結果、ゲート・ハードマスク110の表面115も対応する平坦ではない領域114を有する。これらの平坦ではない領域は、その後の処理ステップで複雑化を引き起こす可能性があるので、望ましいものではない。
【0017】
図4は、設計フィン102Dの側面の上のゲート層の一部分を除去した後のFinFET構造100の平面図を示している。
【0018】
図5〜図11は、本発明の一実施形態によるFinFET形成プロセスを示している。このプロセスの開始点は、図1に示されているようなFinFET構造である。前に述べたように、多くの場合、図面の様々な図において同様の要素は同様の番号で参照することができ、その場合、典型的に、最後の2つの有効数字は同じになる可能性がある。たとえば、図5の誘電体基板201は図1の誘電体基板101と同様のものである。図5では、フィン202のセット全体の上にゲート層208およびゲート・ハードマスク層210が配置される。これは設計フィンならびに犠牲フィンの両方を含む。この時点でいかなるフィンも除去されていないので、ゲート層208とハードマスク層210は一貫した高さのものであり、ゲート・ハードマスク表面215は平面である(図3の115と比較されたい)。一実施形態では、ゲート層208はポリシリコンからなり、ゲート・ハードマスク層210は窒化物層である。他の実施形態では、ゲート層208はタングステンからなる。他の実施形態では、ハードマスク層210は酸化物からなる。さらに他の実施形態では、ハードマスク層210は炭化シリコンからなる。一実施形態では、フィン・パターンのピッチPは約20ナノメートル〜約60ナノメートルの範囲内の値に固定される。
【0019】
図6は、フィン202の側面の上のゲート層の一部分を除去した後のFinFET構造200の平面図を示している。
【0020】
図7は、形成プロセスのその後の一ステップの後のFinFET構造200の平面図を示しており、設計フィンの上に耐エッチング層218が配置され、犠牲フィン(202A、202B、および202C)は覆われずに残されている。一実施形態では、耐エッチング層は炭素からなる。他の実施形態では、耐エッチング層はフォトレジストからなる。他の実施形態では、耐エッチング層はシリコン含有有機層からなる。
【0021】
図8は、犠牲フィン(図7の202A、202B、および202C)を除去し、次に耐エッチング層(図7の218)を除去した後のFinFET構造200の平面図を示している。犠牲フィンの一部分(「フィンレット」という)はゲートの下に残存する。犠牲フィンは、ウェット・エッチング・プロセスまたはドライ・エッチング・プロセスによって除去することができる。
【0022】
図9は、設計フィンのいくつかを併合した後のFinFET構造200の平面図を示している。ほとんどの実用的なケースでは、フィンの併合は、ゲート上のオフセット・スペーサ(図示せず)、たとえば、窒化物スペーサの形成後に行われるであろう。フィンの併合は、隣接フィンを互いに接触させることを含む。併合されたフィン224は、接触用により大きい表面積を提供するために特定の事例で使用される。併合プロセスはエピタキシャル成長によって実行することができる。場合によっては、設計フィンのすべてが併合されるわけではない。実施形態によっては、少なくとも2つの設計フィンが併合される。
【0023】
図10は、図9の線A−A’(ゲートの内側)に沿って示されたFinFET構造200の断面図である。この図では、各フィンレット220は、その上にフィン・ハードマスク部分206が配置されたシリコン部分204からなることが分かる。一実施形態では、フィン・ハードマスク部分206は、窒化シリコン、炭化シリコン、TiN、TaN、または無定形炭素(amorphous carbon)からなる。
【0024】
図11は、図9の線B−B’(ゲートの外側)に沿って示されたFinFET構造200の断面図である。この図では、設計フィン(併合されたフィン224および単一設計フィン202D)のみが残存する。図11はシリコン部分204とフィン・ハードマスク部分206とを含むものとして設計フィンを示しているが、実施形態によっては、フィン・ハードマスク部分206がB−B’の断面図で完全に除去される可能性があることに留意されたい。
【0025】
図12〜図14は、本発明の代替一実施形態によるFinFET形成プロセスを示している。このプロセスの開始点は、図1に示されているようなFinFET構造である。図12では、設計フィン(一般に302Dとして示されている)は、シリコン部分304と、シリコン部分304の上に配置されたフィン・ハードマスク部分306とを含む。一実施形態では、フィン・ハードマスク部分306は約2ナノメートル〜約20ナノメートルの範囲内の厚さを有する。犠牲フィン(322A、322B、および322C)は、フィン・ハードマスク部分が除去されており、このため、シリコン部分304からなる。
【0026】
図13では、設計フィン302と犠牲フィン322の両方を含むフィンのセット全体の上にゲート層308およびゲート・ハードマスク層310が配置される。この実施形態は、フィン・ハードマスク部分の厚さHがフィン・シリコン部分304の厚さSと比較して小さいときにより効果的である。一実施形態では、H/Sの比率は約0.05〜約0.125の間である。このようにして、ゲート・ハードマスク層310の上面315は依然として実質的に平面である。
【0027】
図14は、フィン302の側面の上のゲート層の一部分を除去した後のFinFET構造300の平面図を示している。このステップも、犠牲フィン(図13の322)を除去し、フィンレット320を残している。図10のフィンレット220とは異なり、フィンレット320はフィン・ハードマスク部分(図10の206など)を持たず、シリコン部分のみからなる。これ以降、必要に応じて設計フィンを併合することができ、業界標準技法を使用してこの時点からFinFETを完成することができる。この実施形態は、耐エッチング層(図7の218)の必要性を除去するものである。
【0028】
図15は、本発明の他の実施形態によるFinFET形成プロセスの一ステップを示している。この場合、FinFET構造400はフィン402からなり、そのそれぞれはシリコン部分404とその上に配置された共形保護膜(conformal protective film)406とを有する。共形保護膜406は、シリコン部分404の上面404Tならびにシリコン部分404の側面404Sの両方を覆う。一実施形態では、共形保護膜406は、窒化シリコン、炭化シリコン、TiN、およびTaNのうちの1つからなる。FinFET構造400を使用して、図5〜図10および図12〜図14に関して記載した方法を実行することができる。
【0029】
図16は、本発明の一実施形態によるFinFET形成プロセスのプロセス・ステップを示す流れ図である。プロセス・ステップ560では、フィン・パターンを形成する。プロセス・ステップ562では、ゲート層を付着させる(図5の208を参照)。プロセス・ステップ564では、ゲート・ハードマスクを付着させる(図5の210を参照)。プロセス・ステップ566では、ゲート層の一部分を除去する(図6を参照)。プロセス・ステップ568では、耐エッチング層で設計フィンを保護する(図7の218を参照)。プロセス・ステップ570では、犠牲フィンを除去する(図8を参照)。ステップ572では、設計フィンのいくつかを併合する(図9の224を参照)。
【0030】
図17は、本発明の代替一実施形態によるFinFET形成プロセスのプロセス・ステップを示す流れ図である。プロセス・ステップ660では、フィン・パターンを形成する。プロセス・ステップ662では、フィン・ハードマスクを犠牲フィンから除去する(図12の322Aを参照)。フィン・ハードマスクの除去は、リソグラフィ・プロセスあるいはエッチング・プロセスまたはその両方の組み合わせで行うことができる。プロセス・ステップ664では、ゲート層を付着させる(図13の308を参照)。プロセス・ステップ666では、ゲート・ハードマスク層を付着させる(図13の310を参照)。プロセス・ステップ668では、犠牲フィンとともにゲート層の一部分を除去する(図14を参照)。ハードマスクは前に犠牲フィンから除去されているので、ゲート部分および犠牲フィンの除去は単一プロセス・ステップで実施される。このため、ゲート層(シリコン)を除去する同じプロセスが犠牲フィンのシリコンも除去する。
【0031】
図18は、たとえば、半導体ICの論理設計、シミュレーション、テスト、レイアウト、および製造に使用される模範的な設計フロー1600のブロック図を示している。設計フロー1600は、上記で説明し、図5〜図15に示されている設計構造あるいはデバイスまたはその両方について論理的にまたはその他の点で機能的に同等の表現を生成するために設計構造またはデバイスを処理するためのプロセス、マシン、あるいはメカニズム、またはこれらの組み合わせを含む。設計フロー1600によって処理されるかあるいは生成されるかまたはその両方が行われる設計構造は、データ処理システム上で実行されるかまたはその他の処理が行われたときに、ハードウェア・コンポーネント、回路、デバイス、またはシステムについて論理的に、構造上、機械的に、またはその他の点で機能的に同等の表現を生成するデータあるいは命令またはその両方を含むようにマシン可読伝送または記憶媒体上にエンコードすることができる。マシンとしては、回路、コンポーネント、デバイス、またはシステムの設計、製造、またはシミュレートなど、IC設計プロセスに使用される任意のマシンを含むがこれに限定されない。たとえば、マシンとしては、リソグラフィ・マシン、マスクを生成するためのマシンあるいは機器またはその両方(たとえば、Eビーム・ライタ)、設計構造をシミュレートするためのコンピュータまたは機器、製造またはテスト・プロセスで使用される任意の装置、あるいは設計構造について機能的に同等の表現を任意の媒体にプログラミングするための任意のマシン(たとえば、プログラマブル・ゲート・アレイをプログラミングするためのマシン)を含むことができる。
【0032】
設計フロー1600は、設計される表現のタイプ次第で様々になる可能性がある。たとえば、特定用途向けIC(ASIC)を構築するための設計フロー1600は、標準コンポーネントを設計するための設計フロー1600または設計をプログラマブル・アレイ、たとえば、Altera(R)Inc.またはXilinx(R)Inc.によって提供されるプログラマブル・ゲート・アレイ(PGA)またはフィールド・プログラマブル・ゲート・アレイ(FPGA)にインスタンス化するための設計フロー1600とは異なる可能性がある。
【0033】
図18は、好ましくは設計プロセス1610によって処理される入力設計構造1620を含む、複数のこのような設計構造を示している。設計構造1620は、ハードウェア・デバイスについて論理的に同等の機能表現を生成するために設計プロセス1610によって生成され処理された論理シミュレーション設計構造にすることができる。また、あるいは代わって、設計構造1620は、設計プロセス1610によって処理されたときにハードウェア・デバイスの物理的構造の機能表現を生成するデータあるいはプログラム命令またはその両方を含むことができる。機能上あるいは構造上またはその両方の設計特徴を表現するかどうかにかかわらず、設計構造1620は、コア開発者/設計者によって実現されるように電子コンピュータ支援設計(ECAD)を使用して生成することができる。マシン可読データ伝送、ゲート・アレイ、または記憶媒体上にエンコードされると、設計構造1620は、図5〜図15に示されているような電子コンポーネント、回路、電子または論理モジュール、装置、デバイス、あるいはシステムをシミュレートするかまたはその他の点で機能的に表現するために設計プロセス1610内で1つまたは複数のハードウェア・モジュールあるいはソフトウェア・モジュールまたはその両方によってアクセスし処理することができる。このため、設計構造1620は、設計またはシミュレーション・データ処理システムによって処理されたときに、回路またはその他のレベルのハードウェア論理設計について機能的にシミュレートするかまたはその他の方法で表現する、人間可読あるいはマシン可読またはその両方のソース・コード、コンパイル済み構造、ならびにコンピュータ実行可能コード構造を含む、ファイルまたはその他のデータ構造を含むことができる。このようなデータ構造は、VerilogおよびVHDLなどの低水準HDL設計言語あるいはCまたはC++などの高水準設計言語もしくはその両方に準拠するかあるいは互換性があるかまたはその両方である、ハードウェア記述言語(HDL)設計エンティティまたはその他のデータ構造を含むことができる。
【0034】
設計プロセス1610は、好ましくは、設計構造1620などの設計構造を含むことができるネットリスト1680を生成するために図5〜図15に示されているコンポーネント、回路、デバイス、または論理構造の設計/シミュレーション機能上同等のものについて合成、変換、またはその他の処理を行うためのハードウェア・モジュールあるいはソフトウェア・モジュールまたはその両方を使用し取り入れる。ネットリスト1680は、たとえば、集積回路設計内のその他の要素および回路への接続を記述する、ワイヤ、個別コンポーネント、論理ゲート、制御回路、入出力装置、モデルなどのリストを表すコンパイル済みまたはその他の処理済みのデータ構造を含むことができる。ネットリスト1680は、デバイスの設計仕様およびパラメータ次第でネットリスト1680が1回または複数回再合成される反復プロセスを使用して合成することができる。本明細書に記載されているその他の設計構造タイプと同様に、ネットリスト1680は、マシン可読データ記憶媒体上に記録するかまたはプログラマブル・ゲート・アレイにプログラミングすることができる。この媒体は、磁気または光ディスク・ドライブ、プログラマブル・ゲート・アレイ、コンパクト・フラッシュ、またはその他のフラッシュ・メモリなどの不揮発性記憶媒体にすることができる。さらに、または代替例では、この媒体は、インターネットまたはその他のネットワーキングに適した手段を介してデータ・パケットを伝送し、中間的に保管することができる、システム・メモリまたはキャッシュ・メモリ、バッファ・スペース、あるいは電気的または光学的に伝導性のデバイスおよび材料にすることができる。
【0035】
設計プロセス1610は、様々な入力、たとえば、所与の製造技術(たとえば、種々の技術ノード、32nm、45nm、90nmなど)について、モデル、レイアウト、および記号表現を含む、1組の一般的に使用される要素、回路、およびデバイスを収容することができるライブラリ・エレメント1630、設計仕様1640、特徴付けデータ1650、検証データ1660、設計ルール1670、およびテスト・データ・ファイル1685(テスト・パターンおよびその他のテスト情報を含むことができる)からの入力を使用することを含むことができる。設計プロセス1610は、たとえば、タイミング分析、検証、設計ルール・チェック、配置および経路指定動作などの標準回路設計プロセスをさらに含むことができる。集積回路の当業者であれば、本発明の範囲および精神を逸脱せずに、設計プロセス1610で使用される可能性のある電子設計自動化ツールおよびアプリケーションの範囲を認識することができる。本発明の設計構造は任意の特定の設計フローに限定されない。
【0036】
設計プロセス1610は、好ましくは、任意の追加の集積回路設計またはデータ(適用可能な場合)とともに、図5〜図15示されている本発明の一実施形態を第2の設計構造1690に変換する。設計構造1690は、集積回路のレイアウト・データの交換に使用されるデータ・フォーマットで記憶媒体上に常駐する(たとえば、このような設計構造を保管するためのGDSII(GDS2)、GL1、OASIS、または任意のその他の適切なフォーマットで保管された情報)。設計構造1690は、たとえば、図5〜図15に関連して上述した本発明の一実施形態を生産するために半導体製造業者が必要とする、テスト・データ・ファイル、設計内容ファイル、製造データ、レイアウト・パラメータ、ワイヤ、金属レベル、ビア、形状、製造ラインを通る経路指定のためのデータ、および任意のその他のデータなどの情報を含むことができる。次に、設計構造1690は、たとえば、設計構造1690がテープ出力に移行し、製造業に公開され、マスク業者に公開され、他の設計業者に送信され、顧客に返送されるなどの段階1695に移行することができる。
【0037】
特定の好ましい一実施形態または諸実施形態に関して本発明を示し説明してきたが、当業者であれば、本明細書および添付図面を読み理解すると、特定の同等の変更例および修正例が思い浮かぶであろう。特に、上記のコンポーネント(組み立て品、デバイス、回路など)によって実行される様々な機能に関して、このようなコンポーネントを記述するために使用される用語(「手段」への言及を含む)は、他の指示がない限り、本発明の本明細書に例示されている模範的な諸実施形態の機能を実行する開示構造に対して構造上同等ではないが、記載されているコンポーネントの指定の機能を実行する(すなわち、機能的に同等である)任意のコンポーネントに対応するものである。加えて、本発明の特定の1つ特徴はいくつかの実施形態のうちの1つのみに関連して開示されている可能性があるが、このような特徴は、任意の所与のまたは特定の適用例のために望ましく有利である可能性のある、他の諸実施形態の1つまたは複数の特徴と組み合わせることができる。
【符号の説明】
【0038】
200 FinFET構造
201 誘電体基板
202D 設計フィン
204 シリコン部分
206 フィン・ハードマスク部分
208 ゲート層
210 ゲート・ハードマスク層
215 ゲート・ハードマスク表面
220 フィンレット
【特許請求の範囲】
【請求項1】
FinFETを形成する方法であって、
フィンのパターンを形成することであって、それぞれのフィンがその上に配置されたフィン・ハードマスク層を含むことと、
前記フィンのパターンの上にゲート層を付着させることと、
前記ゲート層の上にゲート・ハードマスク層を付着させることと、
前記ゲート・ハードマスク層および前記ゲート層の一部分を除去し、それにより、前記フィンのパターンを露出することと、
前記フィンのパターンのうちの第1のサブセットのフィンの上に耐エッチング層を付着させることと、
前記フィンのパターンのうちの第2のサブセットのフィンをエッチングによって除去することと、
前記第1のサブセットのフィンのうちの少なくともいくつかを併合すること
を含む、方法。
【請求項2】
第1のサブセットのフィンの上に耐エッチング層を付着させることが、炭素を含む層を付着させることを含む、請求項1記載の方法。
【請求項3】
第1のサブセットのフィンの上に耐エッチング層を付着させることが、フォトレジストを含む層を付着させることを含む、請求項1記載の方法。
【請求項4】
フィンのパターンを形成することが、20ナノメートル〜60ナノメートルに及ぶピッチでフィンのパターンを形成することを含む、請求項1記載の方法。
【請求項5】
第2のサブセットのフィンを除去することがウェット・エッチングをさらに含む、請求項1記載の方法。
【請求項6】
第2のサブセットのフィンを除去することがドライ・エッチングをさらに含む、請求項1記載の方法。
【請求項7】
フィンのパターンを形成することが、酸化シリコン、窒化シリコン、炭化シリコン、TiN、TaN、および無定形炭素からなるグループから選択された材料からなるハードマスクを付着させることをさらに含む、請求項1記載の方法。
【請求項8】
フィンのパターンを形成することが、窒化シリコン、炭化シリコン、TiN、TaN、および無定形炭素からなるグループから選択された材料の共形膜を付着させることをさらに含む、請求項1記載の方法。
【請求項9】
FinFETを形成する方法であって、
フィンのパターンを形成することであって、それぞれのフィンがその上に配置されたフィン・ハードマスク層を含むことと、
前記フィンのパターンのうちの第1のサブセットのフィンから前記フィン・ハードマスク層を除去することと、
前記フィンのパターンの上にゲート層を付着させることと、
前記ゲート層の上にゲート・ハードマスク層を付着させることと、
前記ゲート・ハードマスク層の一部分を除去することと、
前記ゲート層および前記第1のサブセットのフィンの一部分を単一プロセス・ステップで除去し、前記フィンのパターンのうちの第2のサブセットのフィンが保存されること
を含む、方法。
【請求項10】
前記第2のサブセットのフィンのうちの少なくとも2つのフィンを併合することをさらに含む、請求項9記載の方法。
【請求項11】
フィンのパターンを形成することが、20ナノメートル〜60ナノメートルに及ぶピッチでフィンのパターンを形成することを含む、請求項9記載の方法。
【請求項12】
フィンのパターンを形成することが、酸化シリコン、窒化シリコン、炭化シリコン、TiN、TaN、および無定形炭素からなるグループから選択された材料からなるハードマスクを付着させることをさらに含む、請求項9記載の方法。
【請求項13】
フィンのパターンを形成することが、窒化シリコン、炭化シリコン、TiN、TaN、および無定形炭素からなるグループから選択された材料の共形膜を付着させることをさらに含む、請求項9記載の方法。
【請求項14】
酸化物のハードマスクを付着させることが、2ナノメートル〜20ナノメートルの範囲内の厚さを有するハードマスク層を付着させることを含む、請求項12記載の方法。
【請求項15】
フィンのパターンを形成することが、ハードマスク厚対シリコン厚の比率が0.05〜0.125に及ぶフィンのパターンを形成することを含む、請求項9記載の方法。
【請求項16】
誘電体基板と、
前記誘電体基板上に配置された複数の設計フィンと、
前記誘電体基板上に配置された複数のフィンレットと、
各設計フィンの一部分の上ならびに前記複数のフィンレットのそれぞれの上に配置されたゲート層と
を含む、FinFET構造。
【請求項17】
前記複数のフィンレットのそれぞれがシリコン部分とハードマスク部分からなり、前記ハードマスク部分が前記シリコン部分の上に配置される、請求項16記載のFinFET構造。
【請求項18】
前記ハードマスク部分が前記シリコン部分の側面上に配置される、請求項17記載のFinFET構造。
【請求項19】
前記複数のフィンレットのそれぞれがシリコン部分のみからなる、請求項16記載のFinFET構造。
【請求項20】
前記ハードマスク部分の厚さ対前記シリコン部分の厚さの比率が0.05〜0.125に及ぶ、請求項17記載のFinFET構造。
【請求項1】
FinFETを形成する方法であって、
フィンのパターンを形成することであって、それぞれのフィンがその上に配置されたフィン・ハードマスク層を含むことと、
前記フィンのパターンの上にゲート層を付着させることと、
前記ゲート層の上にゲート・ハードマスク層を付着させることと、
前記ゲート・ハードマスク層および前記ゲート層の一部分を除去し、それにより、前記フィンのパターンを露出することと、
前記フィンのパターンのうちの第1のサブセットのフィンの上に耐エッチング層を付着させることと、
前記フィンのパターンのうちの第2のサブセットのフィンをエッチングによって除去することと、
前記第1のサブセットのフィンのうちの少なくともいくつかを併合すること
を含む、方法。
【請求項2】
第1のサブセットのフィンの上に耐エッチング層を付着させることが、炭素を含む層を付着させることを含む、請求項1記載の方法。
【請求項3】
第1のサブセットのフィンの上に耐エッチング層を付着させることが、フォトレジストを含む層を付着させることを含む、請求項1記載の方法。
【請求項4】
フィンのパターンを形成することが、20ナノメートル〜60ナノメートルに及ぶピッチでフィンのパターンを形成することを含む、請求項1記載の方法。
【請求項5】
第2のサブセットのフィンを除去することがウェット・エッチングをさらに含む、請求項1記載の方法。
【請求項6】
第2のサブセットのフィンを除去することがドライ・エッチングをさらに含む、請求項1記載の方法。
【請求項7】
フィンのパターンを形成することが、酸化シリコン、窒化シリコン、炭化シリコン、TiN、TaN、および無定形炭素からなるグループから選択された材料からなるハードマスクを付着させることをさらに含む、請求項1記載の方法。
【請求項8】
フィンのパターンを形成することが、窒化シリコン、炭化シリコン、TiN、TaN、および無定形炭素からなるグループから選択された材料の共形膜を付着させることをさらに含む、請求項1記載の方法。
【請求項9】
FinFETを形成する方法であって、
フィンのパターンを形成することであって、それぞれのフィンがその上に配置されたフィン・ハードマスク層を含むことと、
前記フィンのパターンのうちの第1のサブセットのフィンから前記フィン・ハードマスク層を除去することと、
前記フィンのパターンの上にゲート層を付着させることと、
前記ゲート層の上にゲート・ハードマスク層を付着させることと、
前記ゲート・ハードマスク層の一部分を除去することと、
前記ゲート層および前記第1のサブセットのフィンの一部分を単一プロセス・ステップで除去し、前記フィンのパターンのうちの第2のサブセットのフィンが保存されること
を含む、方法。
【請求項10】
前記第2のサブセットのフィンのうちの少なくとも2つのフィンを併合することをさらに含む、請求項9記載の方法。
【請求項11】
フィンのパターンを形成することが、20ナノメートル〜60ナノメートルに及ぶピッチでフィンのパターンを形成することを含む、請求項9記載の方法。
【請求項12】
フィンのパターンを形成することが、酸化シリコン、窒化シリコン、炭化シリコン、TiN、TaN、および無定形炭素からなるグループから選択された材料からなるハードマスクを付着させることをさらに含む、請求項9記載の方法。
【請求項13】
フィンのパターンを形成することが、窒化シリコン、炭化シリコン、TiN、TaN、および無定形炭素からなるグループから選択された材料の共形膜を付着させることをさらに含む、請求項9記載の方法。
【請求項14】
酸化物のハードマスクを付着させることが、2ナノメートル〜20ナノメートルの範囲内の厚さを有するハードマスク層を付着させることを含む、請求項12記載の方法。
【請求項15】
フィンのパターンを形成することが、ハードマスク厚対シリコン厚の比率が0.05〜0.125に及ぶフィンのパターンを形成することを含む、請求項9記載の方法。
【請求項16】
誘電体基板と、
前記誘電体基板上に配置された複数の設計フィンと、
前記誘電体基板上に配置された複数のフィンレットと、
各設計フィンの一部分の上ならびに前記複数のフィンレットのそれぞれの上に配置されたゲート層と
を含む、FinFET構造。
【請求項17】
前記複数のフィンレットのそれぞれがシリコン部分とハードマスク部分からなり、前記ハードマスク部分が前記シリコン部分の上に配置される、請求項16記載のFinFET構造。
【請求項18】
前記ハードマスク部分が前記シリコン部分の側面上に配置される、請求項17記載のFinFET構造。
【請求項19】
前記複数のフィンレットのそれぞれがシリコン部分のみからなる、請求項16記載のFinFET構造。
【請求項20】
前記ハードマスク部分の厚さ対前記シリコン部分の厚さの比率が0.05〜0.125に及ぶ、請求項17記載のFinFET構造。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【公開番号】特開2013−115427(P2013−115427A)
【公開日】平成25年6月10日(2013.6.10)
【国際特許分類】
【出願番号】特願2012−196345(P2012−196345)
【出願日】平成24年9月6日(2012.9.6)
【出願人】(390009531)インターナショナル・ビジネス・マシーンズ・コーポレーション (4,084)
【氏名又は名称原語表記】INTERNATIONAL BUSINESS MACHINES CORPORATION
【Fターム(参考)】
【公開日】平成25年6月10日(2013.6.10)
【国際特許分類】
【出願日】平成24年9月6日(2012.9.6)
【出願人】(390009531)インターナショナル・ビジネス・マシーンズ・コーポレーション (4,084)
【氏名又は名称原語表記】INTERNATIONAL BUSINESS MACHINES CORPORATION
【Fターム(参考)】
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