半導体装置
【課題】低電圧動作が可能なＳＲＡＭをそのセル面積の増加を抑えて実現する。
【解決手段】第１方向Ｓに並ぶＰ型ウェル領域２０、Ｎ型ウェル領域３０、Ｐ型ウェル領域４０に、第２方向Ｔに隣接するメモリセル１ａが形成される。各メモリセル１ａは、Ｐ型ウェル領域２０，４０に形成されたトランスファトランジスタＴｆ１，Ｔｆ２及びドライバトランジスタＤｒ１，Ｄｒ２、Ｎ型ウェル領域３０形成されたロードトランジスタＬｏ１，Ｌｏ２を備える。ＳＲＡＭ１では、第２方向Ｔに隣接するメモリセル１ａの、互いのトランスファトランジスタＴｆ１のゲート電極がワード線ＷＬ１に、互いのトランスファトランジスタＴｆ２のゲート電極がワード線ＷＬ２に、それぞれ電気的に接続される。ワード線ＷＬ１はＰ型ウェル領域２０に、ワード線ＷＬ２はＰ型ウェル領域４０に、それぞれ電気的に接続される。
【解決手段】第１方向Ｓに並ぶＰ型ウェル領域２０、Ｎ型ウェル領域３０、Ｐ型ウェル領域４０に、第２方向Ｔに隣接するメモリセル１ａが形成される。各メモリセル１ａは、Ｐ型ウェル領域２０，４０に形成されたトランスファトランジスタＴｆ１，Ｔｆ２及びドライバトランジスタＤｒ１，Ｄｒ２、Ｎ型ウェル領域３０形成されたロードトランジスタＬｏ１，Ｌｏ２を備える。ＳＲＡＭ１では、第２方向Ｔに隣接するメモリセル１ａの、互いのトランスファトランジスタＴｆ１のゲート電極がワード線ＷＬ１に、互いのトランスファトランジスタＴｆ２のゲート電極がワード線ＷＬ２に、それぞれ電気的に接続される。ワード線ＷＬ１はＰ型ウェル領域２０に、ワード線ＷＬ２はＰ型ウェル領域４０に、それぞれ電気的に接続される。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。
【背景技術】
【０００２】
ＳＲＡＭ（Static Random Access Memory）を備える半導体装置に関しては、ＳＲＡＭの動作電圧の低電圧化、低消費電力化、面積縮小化等の試みがなされている。例えば、ＳＲＡＭセルに含まれる所定のＭＯＳ（Metal Oxide Semiconductor）トランジスタを、そのゲート電極とウェル領域（ボディ）を短絡させたＤＴ（Dynamic Threshold voltage）ＭＯＳとし、オン時の閾値電圧を低下させる技術が知られている。また、ビット線の信号に基づいてボディにバイアスを印加したり、記憶データに応じた電位を基板バイアスとして印加したりすることで、閾値電圧を制御する技術等も知られている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００９−１１０５９４号公報
【特許文献２】特開２００２−３５３３４０号公報
【特許文献３】特開２０００−１１４３９９号公報
【非特許文献】
【０００４】
【非特許文献１】アイ・イー・イー・イー・トランザクションズ・オン・エレクトロン・デバイス（IEEE TRANSACTIONS ON ELECTRON DEVICE），２００８年１月，第５５巻，第１号，ｐｐ．３６５−３７１
【非特許文献２】アイ・イー・イー・イー・インターナショナル・エレクトロン・デバイスズ・ミーティング・９４（IEEE International Electron Devices Meeting 1994），１９９４年，ｐｐ．８０９−８１２
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ＳＲＡＭに上記のようなＤＴＭＯＳを採用する場合には、ＤＴＭＯＳを採用するＳＲＡＭ及びそれを備える半導体装置の製造プロセスが複雑になる、コストが高くなる、といった問題が生じ得る。また、低電圧化、低消費電力化のためにウェル領域（ボディ）に所定の電位を印加して閾値電圧を制御しようとした場合、その回路構成によっては、ＳＲＡＭセルの面積縮小化を図ることができない、といった問題が生じる場合がある。
【課題を解決するための手段】
【０００６】
本発明の一観点によれば、半導体基板内の第１方向に並ぶ第１Ｐ型ウェル領域、第１Ｎ型ウェル領域及び第２Ｐ型ウェル領域と、前記第１Ｐ型ウェル領域に設けられた第１アクティブ領域、前記第２Ｐ型ウェル領域に設けられた第２アクティブ領域並びに、前記第１Ｎ型ウェル領域に設けられた前記第１方向に並ぶ第３アクティブ領域及び第４アクティブ領域と、前記第１Ｐ型ウェル領域、前記第１Ｎ型ウェル領域及び前記第２Ｐ型ウェル領域を用いて形成され、前記第１方向と直交する第２方向に隣接するメモリセルと、前記メモリセルに電気的に接続された信号線とを含む半導体装置が提供される。前記各メモリセルは、前記第１アクティブ領域上に形成された第１ゲート電極と、該第１ゲート電極両側の前記第１アクティブ領域内に形成された第１Ｎ型領域及び第２Ｎ型領域とを備える第１Ｎ型トランジスタと、前記第１アクティブ領域上で、前記第１ゲート電極に対し前記第２Ｎ型領域側に形成された第２ゲート電極と、該第２ゲート電極両側の前記第１アクティブ領域内に形成された前記第２Ｎ型領域及び第３Ｎ型領域とを備える第２Ｎ型トランジスタと、前記第３アクティブ領域上に形成され、前記第２ゲート電極に電気的に接続された第３ゲート電極と、該第３ゲート電極両側の前記第３アクティブ領域内に形成された第１Ｐ型領域及び第２Ｐ型領域とを備える第１Ｐ型トランジスタと、前記第２アクティブ領域上に形成された第４ゲート電極と、該第４ゲート電極両側の前記第２アクティブ領域内に形成された第４Ｎ型領域及び第５Ｎ型領域とを備える第３Ｎ型トランジスタと、前記第２アクティブ領域上で、前記第４ゲート電極に対し前記第５Ｎ型領域側に形成された第５ゲート電極と、該第５ゲート電極両側の前記第２アクティブ領域内に形成された前記第５Ｎ型領域及び第６Ｎ型領域とを備える第４Ｎ型トランジスタと、前記第４アクティブ領域上に形成され、前記第５ゲート電極に電気的に接続された第６ゲート電極と、該第６ゲート電極両側の前記第４アクティブ領域内に形成された第３Ｐ型領域及び第４Ｐ型領域とを備える第２Ｐ型トランジスタとを含み、前記第２Ｎ型領域、前記第１Ｐ型領域及び前記第６ゲート電極が電気的に接続され、前記第５Ｎ型領域、前記第３Ｐ型領域及び前記第３ゲート電極が電気的に接続される。前記信号線は、前記第２方向に隣接する前記メモリセルの互いの前記第１ゲート電極及び、前記第１Ｐ型ウェル領域に電気的に接続された第１ワード線と、前記第２方向に隣接する前記メモリセルの互いの前記第４ゲート電極及び、前記第２Ｐ型ウェル領域に電気的に接続された第２ワード線とを含む。
【発明の効果】
【０００７】
開示の技術によれば、メモリセル面積の増加を抑えた、低電圧動作が可能なＳＲＡＭを備える半導体装置を実現することができる。また、そのような半導体装置を、製造プロセスの複雑化、高コスト化を抑えて、実現することができる。
【図面の簡単な説明】
【０００８】
【図１】第１の実施の形態に係るＳＲＡＭの一例を示す図（その１）である。
【図２】第１の実施の形態に係るＳＲＡＭの一例を示す図（その２）である。
【図３】第１の実施の形態に係るＳＲＡＭの一例を示す図（その３）である。
【図４】第１の実施の形態に係るＳＲＡＭのメモリセルの回路図である。
【図５】別形態のＳＲＡＭの一例を示す図である。
【図６】別形態のＳＲＡＭのメモリセルの回路図である。
【図７】ＳＲＡＭのメモリセルの一例を示す図である。
【図８】電源電圧とアクティブ領域幅の関係の一例を示す図である。
【図９】ＤＴＭＯＳ技術を用いたＳＲＡＭの一例を示す図（その１）である。
【図１０】ＤＴＭＯＳ技術を用いたＳＲＡＭの一例を示す図（その２）である。
【図１１】別形態のＳＲＡＭの別例を示す図（その１）である。
【図１２】別形態のＳＲＡＭの別例を示す図（その２）である。
【図１３】第１の実施の形態に係る素子分離層及び犠牲酸化層形成工程の一例の説明図である。
【図１４】第１の実施の形態に係るＰ型ウェル領域形成工程の一例の説明図である。
【図１５】第１の実施の形態に係るＮ型ウェル領域形成工程の一例の説明図である。
【図１６】第１の実施の形態に係るディープＮ型ウェル領域形成工程の一例の説明図である。
【図１７】第１の実施の形態に係るゲート酸化膜及びゲート電極形成工程の一例の説明図である。
【図１８】第１の実施の形態に係るＮ型エクステンション領域及びＰ型ハロ領域形成工程の一例の説明図である。
【図１９】第１の実施の形態に係るＰ型エクステンション領域及びＮ型ハロ領域形成工程の一例の説明図である。
【図２０】第１の実施の形態に係るサイドウォールスペーサ形成工程の一例の説明図である。
【図２１】第１の実施の形態に係るＮＭＯＳ用ソースドレイン領域形成工程の一例の説明図である。
【図２２】第１の実施の形態に係るＰＭＯＳ用ソースドレイン領域形成工程の一例の説明図である。
【図２３】第１の実施の形態に係るコンタクト電極形成工程の一例の説明図である。
【図２４】第２の実施の形態に係るＳＲＡＭの一例を示す図（その１）である。
【図２５】第２の実施の形態に係るＳＲＡＭの一例を示す図（その２）である。
【図２６】第２の実施の形態に係る素子分離層及び犠牲酸化層形成工程の一例の説明図である。
【図２７】第２の実施の形態に係るＰ型ウェル領域形成工程の一例の説明図である。
【図２８】第２の実施の形態に係るＮ型ウェル領域形成工程の一例の説明図である。
【図２９】第２の実施の形態に係るディープＮ型ウェル領域形成工程の一例の説明図である。
【図３０】第２の実施の形態に係るゲート酸化膜及びゲート電極形成工程の一例の説明図である。
【図３１】第２の実施の形態に係るＮ型エクステンション領域及びＰ型ハロ領域形成工程の一例の説明図である。
【図３２】第２の実施の形態に係るＰ型エクステンション領域及びＮ型ハロ領域形成工程の一例の説明図である。
【図３３】第２の実施の形態に係るサイドウォールスペーサ形成工程の一例の説明図である。
【図３４】第２の実施の形態に係るＮＭＯＳ用ソースドレイン領域形成工程の一例の説明図である。
【図３５】第２の実施の形態に係るＰＭＯＳ用ソースドレイン領域形成工程の一例の説明図である。
【図３６】第２の実施の形態に係るコンタクト電極形成工程の一例の説明図である。
【図３７】第３の実施の形態に係るＳＲＡＭのメモリセルの回路図である。
【図３８】第３の実施の形態に係るＳＲＡＭの一例を示す図（その１）である。
【図３９】第３の実施の形態に係るＳＲＡＭの一例を示す図（その２）である。
【図４０】第３の実施の形態に係る素子分離層及び犠牲酸化層形成工程の一例の説明図である。
【図４１】第３の実施の形態に係るＰ型ウェル領域形成工程の一例の説明図である。
【図４２】第３の実施の形態に係るＮ型ウェル領域形成工程の一例の説明図である。
【図４３】第３の実施の形態に係るディープＮ型ウェル領域形成工程の一例の説明図である。
【図４４】第３の実施の形態に係るゲート酸化膜及びゲート電極形成工程の一例の説明図である。
【図４５】第３の実施の形態に係るＮ型エクステンション領域及びＰ型ハロ領域形成工程の一例の説明図である。
【図４６】第３の実施の形態に係るＰ型エクステンション領域及びＮ型ハロ領域形成工程の一例の説明図である。
【図４７】第３の実施の形態に係るサイドウォールスペーサ形成工程の一例の説明図である。
【図４８】第３の実施の形態に係るＮＭＯＳ用ソースドレイン領域形成工程の一例の説明図である。
【図４９】第３の実施の形態に係るＰＭＯＳ用ソースドレイン領域形成工程の一例の説明図である。
【図５０】第３の実施の形態に係るコンタクト電極形成工程の一例の説明図である。
【発明を実施するための形態】
【０００９】
まず、第１の実施の形態について説明する。
図１〜図３は第１の実施の形態に係るＳＲＡＭの一例を示す図である。図１は要部平面模式図である。図２は図１の部分拡大模式図である。図３は要部断面模式図であって、（Ａ）は図２のＭ１−Ｍ１断面模式図、（Ｂ）は図２のＭ２−Ｍ２断面模式図である。また、図４は第１の実施の形態に係るＳＲＡＭのメモリセルの回路図である。
【００１０】
図１に示すＳＲＡＭ１は、半導体基板１０内に形成されたＰ型ウェル領域２０、Ｎ型ウェル領域３０及びＰ型ウェル領域４０を有する。Ｐ型ウェル領域２０、Ｎ型ウェル領域３０及びＰ型ウェル領域４０は、第１方向Ｓに並んで形成され、各々、第１方向Ｓと直交する第２方向Ｔに延在するように形成される。ＳＲＡＭ１は、このようなＰ型ウェル領域２０、Ｎ型ウェル領域３０及びＰ型ウェル領域４０の組を複数有する。一組のＰ型ウェル領域２０、Ｎ型ウェル領域３０及びＰ型ウェル領域４０を用いて、図１及び図２に示すようなメモリセル１ａが形成される。
【００１１】
各組の間、即ち一の組のＰ型ウェル領域２０と他の組のＰ型ウェル領域２０との間、一の組のＰ型ウェル領域４０と他の組のＰ型ウェル領域４０との間には、Ｎ型ウェル領域５０が形成される。半導体基板１０内には、図３に示すように、Ｐ型ウェル領域２０、Ｎ型ウェル領域３０、Ｐ型ウェル領域４０及びＮ型ウェル領域５０よりも深い領域に、Ｎ型ウェル領域（ディープＮ型ウェル領域）６０が形成される。一の組のＰ型ウェル領域２０とＰ型ウェル領域４０の間は、Ｎ型ウェル領域３０及びＮ型ウェル領域６０によって電気的に分離される。一の組のＰ型ウェル領域２０と他の組のＰ型ウェル領域２０との間、一の組のＰ型ウェル領域４０と他の組のＰ型ウェル領域４０との間は、Ｎ型ウェル領域５０及びＮ型ウェル領域６０、並びに素子分離層１１によって電気的に分離される。
【００１２】
Ｐ型ウェル領域２０及びＰ型ウェル領域４０には、トランスファトランジスタ（Ｔｆ１，Ｔｆ２）及びドライバトランジスタ（Ｄｒ１，Ｄｒ２）が形成されるアクティブ領域２０ａ及びアクティブ領域４０ａが設けられる。Ｎ型ウェル領域３０には、ロードトランジスタ（Ｌｏ１，Ｌｏ２）が形成されるアクティブ領域３０ａ及びアクティブ領域３０ｂが設けられる。これらのアクティブ領域２０ａ及びアクティブ領域４０ａ並びに、アクティブ領域３０ａ及びアクティブ領域３０ｂは、半導体基板１０に所定深さで（ここでは一例としてＮ型ウェル領域６０よりも浅く）形成された絶縁性の素子分離層１１で画定される。
【００１３】
ＳＲＡＭ１は、複数のメモリセル１ａを有する。メモリセル１ａの構成を、図１〜図３を参照して詳細に説明する。
メモリセル１ａは、Ｐ型ウェル領域２０のアクティブ領域２０ａに形成されたトランスファトランジスタＴｆ１及びドライバトランジスタＤｒ１並びに、Ｎ型ウェル領域３０のアクティブ領域３０ａに形成されたロードトランジスタＬｏ１を有する。トランスファトランジスタＴｆ１及びドライバトランジスタＤｒ１はＮチャネル型ＭＯＳトランジスタ（ＮＭＯＳ）であり、ロードトランジスタＬｏ１はＰチャネル型ＭＯＳトランジスタ（ＰＭＯＳ）である。
【００１４】
ここで、トランスファトランジスタＴｆ１は、アクティブ領域２０ａ上に形成されたゲート電極２ａ並びに、そのゲート電極２ａ両側のアクティブ領域２０ａ内に形成されたＮ型領域３ａ及びＮ型領域３ｂを有する。ドライバトランジスタＤｒ１は、アクティブ領域２０ａ上で上記ゲート電極２ａに対してＮ型領域３ｂ側に形成されたゲート電極２ｂ並びに、そのゲート電極２ｂ両側のアクティブ領域２０ａ内に形成されたＮ型領域３ｂ及びＮ型領域３ｃを有する。ロードトランジスタＬｏ１は、アクティブ領域３０ａ上に形成されたゲート電極２ｃ並びに、そのゲート電極２ｃ両側のアクティブ領域３０ａ内に形成されたＰ型領域３ｄ及びＰ型領域３ｅを有する。尚、ドライバトランジスタＤｒ１のゲート電極２ｂと、ロードトランジスタＬｏ１のゲート電極２ｃとは、電気的に接続され、例えば一体で（一本のゲート電極として）形成することができる。
【００１５】
更に、メモリセル１ａは、Ｐ型ウェル領域４０のアクティブ領域４０ａに形成されたトランスファトランジスタＴｆ２及びドライバトランジスタＤｒ２並びに、Ｎ型ウェル領域３０のアクティブ領域３０ｂに形成されたロードトランジスタＬｏ２を有する。トランスファトランジスタＴｆ２及びドライバトランジスタＤｒ２はＮＭＯＳであり、ロードトランジスタＬｏ２はＰＭＯＳである。
【００１６】
ここで、トランスファトランジスタＴｆ２は、アクティブ領域４０ａ上に形成されたゲート電極２ｄ並びに、そのゲート電極２ｄ両側のアクティブ領域４０ａ内に形成されたＮ型領域３ｆ及びＮ型領域３ｇを有する。ドライバトランジスタＤｒ２は、アクティブ領域４０ａ上で上記ゲート電極２ｄに対してＮ型領域３ｇ側に形成されたゲート電極２ｅ並びに、そのゲート電極２ｅ両側のアクティブ領域４０ａ内に形成されたＮ型領域３ｇ及びＮ型領域３ｈを有する。ロードトランジスタＬｏ２は、アクティブ領域３０ｂ上に形成されたゲート電極２ｆ並びに、そのゲート電極２ｆ両側のアクティブ領域３０ｂ内に形成されたＰ型領域３ｉ及びＰ型領域３ｊを含む。尚、ドライバトランジスタＤｒ２のゲート電極２ｅと、ロードトランジスタＬｏ２のゲート電極２ｆとは、電気的に接続され、例えば一体で（一本のゲート電極として）形成することができる。
【００１７】
メモリセル１ａにおいて、ゲート電極２ｃ（及びゲート電極２ｂ）、Ｐ型領域３ｉ及びＮ型領域３ｇは、ゲート電極２ｃとＰ型領域３ｉに接続されたコンタクト電極４ｉ及び、Ｎ型領域３ｇに接続されたコンタクト電極４ｇを介して、電気的に接続される。更に、メモリセル１ａにおいて、ゲート電極２ｆ（及びゲート電極２ｅ）、Ｐ型領域３ｄ及びＮ型領域３ｂは、ゲート電極２ｆとＰ型領域３ｄに接続されたコンタクト電極４ｄ及び、Ｎ型領域３ｂに接続されたコンタクト電極４ｂを介して、電気的に接続される。尚、コンタクト電極４ｉ及びコンタクト電極４ｄは、所謂シェアードコンタクト電極である。
【００１８】
トランスファトランジスタＴｆ１のＮ型領域３ａは、コンタクト電極４ａを介して、ビット線対の一方のビット線ＢＬに電気的に接続され、トランスファトランジスタＴｆ２のＮ型領域３ｆは、コンタクト電極４ｆを介して、ビット線対のもう一方のビット線ＸＢＬに電気的に接続される。ビット線ＢＬ及びビット線ＸＢＬは、このＳＲＡＭ１では、第１方向Ｓに延在される。
【００１９】
ドライバトランジスタＤｒ１のＮ型領域３ｃ及びドライバトランジスタＤｒ２のＮ型領域３ｈはそれぞれ、コンタクト電極４ｃ及びコンタクト電極４ｈを介して、グランド電位線Ｖｓｓに電気的に接続される。ロードトランジスタＬｏ１のＰ型領域３ｅ及びロードトランジスタＬｏ２のＰ型領域３ｊはそれぞれ、コンタクト電極４ｅ及びコンタクト電極４ｊを介して、電源電位線Ｖｃｃに電気的に接続される。
【００２０】
このＳＲＡＭ１では、トランスファトランジスタＴｆ１のゲート電極２ａ及び、トランスファトランジスタＴｆ２のゲート電極２ｄはそれぞれ、コンタクト電極４ｍ及びコンタクト電極４ｎを介して、ワード線ＷＬ１及びワード線ＷＬ２に電気的に接続される。ワード線ＷＬ１及びワード線ＷＬ２は、このＳＲＡＭ１では、第２方向Ｔに延在される。尚、ワード線ＷＬ１及びワード線ＷＬ２は、同じ電位レベルとされる。
【００２１】
図１に示すように、一対のＮ型ウェル領域５０に挟まれた、１組のＰ型ウェル領域２０、Ｎ型ウェル領域３０及びＰ型ウェル領域４０を用いて、上記のような構成を有するメモリセル１ａが、第２方向Ｔに、その境界Ｂａを軸として線対称に複数設けられる。
【００２２】
ＳＲＡＭ１では、１組のＰ型ウェル領域２０、Ｎ型ウェル領域３０及びＰ型ウェル領域４０上で第２方向Ｔに隣接するメモリセル１ａの境界Ｂａに、ダミーゲート電極２が設けられる。ダミーゲート電極２の下には、Ｐ型のアクティブ領域２０ａ（Ｐ型ウェル領域２０）が存在する。それにより、ＳＲＡＭ１において、第２方向Ｔに隣接するメモリセル１ａのＮ型領域３ａ（ビット線ＢＬ）同士（或いはＮ型領域３ｃ同士）が電気的に分離される。
【００２３】
同様に、ＳＲＡＭ１においては、ダミーゲート電極２の下に存在するＰ型のアクティブ領域４０ａ（Ｐ型ウェル領域４０）により、第２方向Ｔに隣接するメモリセル１ａのＮ型領域３ｈ同士（或いはＮ型領域３ｆ（ビット線ＸＢＬ）同士）が電気的に分離される。また、ＳＲＡＭ１においては、ダミーゲート電極２の下に存在するＮ型のアクティブ領域３０ａ（Ｎ型ウェル領域３０）により、第２方向Ｔに隣接するメモリセル１ａのＰ型領域３ｊ同士（或いはＰ型領域３ｅ同士）が電気的に分離される。
【００２４】
あるメモリセル１ａのトランスファトランジスタＴｆ１のゲート電極２ａにコンタクト電極４ｍを介して電気的に接続されたワード線ＷＬ１は、第２方向Ｔに隣接するメモリセル１ａのトランスファトランジスタＴｆ１のゲート電極２ａにも同様に電気的に接続される。また、あるメモリセル１ａのトランスファトランジスタＴｆ２のゲート電極２ｄにコンタクト電極４ｎを介して電気的に接続されたワード線ＷＬ２は、第２方向Ｔに隣接するメモリセル１ａのトランスファトランジスタＴｆ２のゲート電極２ｄにも同様に電気的に接続される。
【００２５】
ＳＲＡＭ１のＰ型ウェル領域２０及びＰ型ウェル領域４０にはそれぞれ、素子分離層１１で画定されたＰ型タップ領域２１及びＰ型タップ領域４１が形成される。Ｎ型ウェル領域３０にも同様に、素子分離層１１で画定されたＮ型タップ領域３１が形成される。Ｎ型タップ領域３１には、コンタクト電極３１ａが接続される。
【００２６】
各メモリセル１ａのトランスファトランジスタＴｆ１のゲート電極２ａに電気的に接続されたワード線ＷＬ１は、コンタクト電極２１ａを介して、Ｐ型タップ領域２１に電気的に接続される。トランスファトランジスタＴｆ２のゲート電極２ｄに電気的に接続されたワード線ＷＬ２も同様に、コンタクト電極４１ａを介して、Ｐ型タップ領域４１に電気的に接続される。
【００２７】
即ち、第２方向Ｔに隣接するメモリセル１ａのトランスファトランジスタＴｆ１のゲート電極２ａと、それらのトランスファトランジスタＴｆ１（及びドライバトランジスタＤｒ１）が形成されるＰ型ウェル領域２０とが短絡される。同様に、第２方向Ｔに隣接するメモリセル１ａのトランスファトランジスタＴｆ２のゲート電極２ｄと、それらのトランスファトランジスタＴｆ２（及びドライバトランジスタＤｒ２）が形成されるＰ型ウェル領域４０とが短絡される。
【００２８】
これにより、ＳＲＡＭ１の各メモリセル１ａについて、図４に示すような回路が実現される。メモリセル１ａでは、ラッチ部（データ記憶部）のＮｏｄｅ１とＮｏｄｅ２において、Ｎｏｄｅ１がＬｏｗ（Ｌ）レベル且つＮｏｄｅ２がＨｉｇｈ（Ｈ）レベル、或いは、Ｎｏｄｅ１がＨレベル且つＮｏｄｅ２がＬレベル、という２種類の状態を区別することで、０或いは１が記憶される。
【００２９】
第１方向Ｓに隣接するメモリセル１ａ同士は、図３（Ｂ）に示すように、Ｐ型ウェル領域２０、Ｎ型ウェル領域３０及びＰ型ウェル領域４０を挟む一対のＮ型ウェル領域５０、それらＮ型ウェル領域５０よりも深い領域に位置するＮ型ウェル領域６０、及び素子分離層１１で電気的に分離される。第１方向Ｓに隣接するメモリセル１ａは、その境界Ｂｂを軸として線対称に設けられる。
【００３０】
図１に示すように、第２方向Ｔに並ぶ各メモリセル１ａのトランスファトランジスタＴｆ１のゲート電極２ａは、当該各メモリセル１ａの第１方向Ｓに隣接するトランスファトランジスタＴｆ１のゲート電極２ａとそれぞれ電気的に分離される。同様に、第２方向Ｔに並ぶメモリセル１ａのトランスファトランジスタＴｆ２のゲート電極２ｄは、当該各メモリセル１ａの第１方向Ｓに隣接するトランスファトランジスタＴｆ２のゲート電極２ｄとそれぞれ電気的に分離される。
【００３１】
第１の実施の形態に係るＳＲＡＭ１は、例えば、以上のような構成を有している。
尚、ＳＲＡＭ１において、ゲート電極２ａ〜２ｆ及びダミーゲート電極２の下にはゲート酸化膜が形成される。
【００３２】
ＳＲＡＭ１において、ゲート電極２ａ〜２ｆ及びダミーゲート電極２の側壁には、サイドウォールスペーサが形成されてもよい。また、ＳＲＡＭ１において、ゲート電極２ａ〜２ｆ及びダミーゲート電極２並びに、Ｎ型領域３ａ，３ｂ，３ｃ，３ｆ，３ｇ，３ｈ，３ｐ、Ｐ型領域３ｄ，３ｅ，３ｉ，３ｊ，３ｑ、Ｎ型タップ領域３１、Ｐ型タップ領域２１，４１の表層には、サリサイド層が形成されてもよい。また、ＳＲＡＭ１において、各ＮＭＯＳ（トランスファトランジスタＴｆ１，Ｔｆ２及びドライバトランジスタＤｒ１，Ｄｒ２）及びＰＭＯＳ（ロードトランジスタＬｏ１，Ｌｏ２）には、エクステンション領域、ハロ領域が形成されてもよい。
【００３３】
第１の実施の形態に係るＳＲＡＭ１との比較のため、ここで別形態のＳＲＡＭについて述べる。
図５は別形態のＳＲＡＭの一例を示す図であって、（Ａ）は要部平面模式図、（Ｂ）は（Ａ）のＭ３−Ｍ３断面模式図である。また、図６は別形態のＳＲＡＭのメモリセルの回路図である。尚、図５では、説明の便宜上、上記のＳＲＡＭ１と同等又は対応する要素には同じ符号を付している。
【００３４】
図５に示すＳＲＡＭ１００は、半導体基板１１０の、交互に並んだＰ型ウェル領域１２０及びＮ型ウェル領域１３０に形成される。Ｐ型ウェル領域１２０及びＮ型ウェル領域１３０よりも深い領域には、Ｎ型ウェル領域（ディープＮ型ウェル領域）１６０が設けられる。
【００３５】
ＳＲＡＭ１００のメモリセル１００ａは、Ｐ型ウェル領域１２０のアクティブ領域１２０ａに形成されたトランスファトランジスタＴｆ１及びドライバトランジスタＤｒ１を有する。更に、メモリセル１００ａは、そのＰ型ウェル領域１２０に隣接するＮ型ウェル領域１３０のアクティブ領域１３０ａに形成されたロードトランジスタＬｏ１及び、アクティブ領域１３０ｂに形成されたロードトランジスタＬｏ２を有する。更に、メモリセル１００ａは、そのＮ型ウェル領域１３０に隣接する、もう一方のＰ型ウェル領域１２０のアクティブ領域１２０ａに形成されたトランスファトランジスタＴｆ２及びドライバトランジスタＤｒ２を有する。
【００３６】
このようなメモリセル１００ａが、第２方向Ｔにその境界を軸として線対称に設けられ、第１方向Ｓにその境界を軸として線対称に設けられる。第１方向Ｓに隣接するメモリセル１００ａは、Ｐ型ウェル領域１２０を共用して形成される。また、第１方向Ｓに隣接するメモリセル１００ａでは、各トランスファトランジスタＴｆ１のゲート電極２ａ同士が、Ｐ型ウェル領域１２０上の素子分離層１１１の上で電気的に接続される。同様に、各トランスファトランジスタＴｆ２のゲート電極２ｄ同士が、Ｐ型ウェル領域１２０上の素子分離層１１１の上で電気的に接続される。そして、第１方向Ｓに隣接するメモリセル１００ａのゲート電極２ａ同士及びゲート電極２ｄ同士は、第１方向Ｓに延在される共通のワード線ＷＬに電気的に接続される。図５（Ｂ）には、ゲート電極２ａとワード線ＷＬを電気的に接続するコンタクト電極４ｍを点線で図示している。
【００３７】
第２方向Ｔに隣接するメモリセル１００ａについては、トランスファトランジスタＴｆ１のＮ型領域３ａ同士、トランスファトランジスタＴｆ２のＮ型領域３ｆ同士が共用される。第２方向Ｔに隣接するメモリセル１００ａでは、ドライバトランジスタＤｒ１のＮ型領域３ｃ同士、ドライバトランジスタＤｒ２のＮ型領域３ｈ同士が共用される。第２方向Ｔに隣接するメモリセル１００ａでは、ロードトランジスタＬｏ１のＰ型領域３ｅ同士、ロードトランジスタＬｏ２のＰ型領域３ｊ同士が共用される。
【００３８】
そして、共用されるＮ型領域３ａが、コンタクト電極４ａを介して、第２方向Ｔに延在されるビット線ＢＬに電気的に接続され、共用されるＮ型領域３ｆが、コンタクト電極４ｆを介して、第２方向Ｔに延在されるビット線ＸＢＬに電気的に接続される。共用されるＮ型領域３ｃ同士及びＮ型領域３ｈ同士は、グランド電位線Ｖｓｓに電気的に接続され、共用されるＰ型領域３ｅ同士及びＰ型領域３ｊ同士は、電源電位線Ｖｃｃに電気的に接続される。
【００３９】
ＳＲＡＭ１００のＰ型ウェル領域１２０にはそれぞれ、Ｐ型タップ領域１２１が形成され、Ｎ型ウェル領域１３０には、Ｎ型タップ領域１３１が形成される。Ｐ型ウェル領域１２０及びＮ型ウェル領域１３０にはそれぞれコンタクト電極１２１ａ及びコンタクト電極１３１ａが接続される。Ｐ型ウェル領域１２０及びＮ型ウェル領域１３０の電位はそれぞれ、Ｐ型タップ領域１２１及びＮ型タップ領域１３１で引き出される。
【００４０】
以上のような構成により、ＳＲＡＭ１００の各メモリセル１００ａについて、図６に示すような回路が実現される。
ＳＲＡＭ１００では、第１方向Ｓに並ぶメモリセル１００ａでワード線ＷＬが共用され、また、第２方向Ｔに並ぶメモリセル１００ａでビット線ＢＬ及びビット線ＸＢＬが共用される。そのため、ワード線ＷＬが第１方向Ｓに延在され、ビット線ＢＬ及びビット線ＸＢＬが第２方向Ｔに延在される。また、このＳＲＡＭ１００では、ワード線ＷＬに電気的に接続されるトランスファトランジスタＴｆ１のゲート電極２ａと、そのトランスファトランジスタＴｆ１が形成されるＰ型ウェル領域１２０とは、短絡されない。同様に、ワード線ＷＬに電気的に接続されるトランスファトランジスタＴｆ２のゲート電極２ｄと、そのトランスファトランジスタＴｆ２が形成されるＰ型ウェル領域１２０とは、短絡されない。
【００４１】
今、このようなＳＲＡＭ１００について、電源電圧（動作電圧）を低下（低電圧化）させることを考える。例えば、ＳＲＡＭ１００の電源電圧が１．２Ｖであった場合、その電源電圧を１．０Ｖに低下させることを考える。この場合、ＳＲＡＭ１００の構成を変更せず、そのまま電源電圧を低下させると、オン電流Ｉｏｎの不足を招き、ＳＲＡＭ１００が動作しなくなる。そのため、メモリセル１００ａ内のトランジスタのゲート幅（アクティブ領域幅）Ｗを大きくしなければならず、その結果、セル面積の増加を招いてしまう。
【００４２】
例えば、６５ｎｍテクノロジの場合を例に挙げると、電源電圧１．２Ｖでは０．５μｍ2のメモリセル（「１．２Ｖセル」という）が報告されている（アイ・イー・イー・イー・２００４・シンポジウム・オン・ヴィエルエスアイ・テクノロジー・ダイジェスト・オブ・テクニカル・ペーパーズ（IEEE 2004 Symposium on VLSI Technology Digest of Technical Papers），２００４年，ｐｐ．１０−１１）。この１．２Ｖセルをベースに、電源電圧を１．０Ｖに低下させたメモリセル（「１．０Ｖセル」という）を考えると、オン電流Ｉｏｎの不足分を補うためには、トランスファトランジスタ及びドライバトランジスタのアクティブ領域幅Ｗを２０５ｎｍに変更することが必要になると推察される。参考までに、このような１．０Ｖセルについて推察される各部のサイズを図７（Ａ）に示す。１．０Ｖセルのセル面積は概ね、１．１７μｍ×０．５μｍ＝０．５８５μｍ2と見積もられる。
【００４３】
ここで更に、電源電圧を０．５Ｖに低下させたメモリセル（「０．５Ｖセル」という）を考えると、オン電流Ｉｏｎの不足分を補うためには、図７（Ｂ）及び図８に示すように、全トランジスタのアクティブ領域幅Ｗを、１．０Ｖセルの時の４倍にすることが必要になると推察される。０．５Ｖセルのセル面積は概ね、２．８８μｍ×０．５μｍ＝１．４４μｍ2と見積もられる。
【００４４】
一方、低電圧でオン電流Ｉｏｎを確保する技術として、ＤＴＭＯＳ技術がある。次に、このようなＤＴＭＯＳ技術を用いたＳＲＡＭの一例について説明する。
図９及び図１０はＤＴＭＯＳ技術を用いたＳＲＡＭの一例を示す図である。図９は要部平面模式図である。図１０は要部断面模式図であって、（Ａ）は図９のＭ４−Ｍ４断面模式図、（Ｂ）は図９のＭ５−Ｍ５断面模式図、（Ｃ）は図９のＭ６−Ｍ６断面模式図である。尚、図９及び図１０では、説明の便宜上、上記のＳＲＡＭ１及びＳＲＡＭ１００と同等又は対応する要素には同じ符号を付している。
【００４５】
複数のメモリセル２００ａを有するＳＲＡＭ２００では、半導体基板２１０ａ、埋め込み絶縁層（ＢＯＸ層）２１０ｂ及び半導体層２１０ｃの積層構造を有するＳＯＩ基板２１０が用いられる。また、素子分離層として、ＢＯＸ層２１０ｂに達する素子分離層（Full Trench；ＦＴ）２１１ａ及び、ＦＴ２１１ａよりも浅い素子分離層（Partial Trench；ＰＴ）２１１ｂが用いられる。更に、ＳＲＡＭ２００では、トランスファトランジスタＴｆ１のゲート電極２ａを、トランスファトランジスタＴｆ１及びドライバトランジスタＤｒ１が形成されるＰ型ウェル領域１２０と短絡させる貫通コンタクト電極２１２が用いられる。また、トランスファトランジスタＴｆ２のゲート電極２ｄを、トランスファトランジスタＴｆ２及びドライバトランジスタＤｒ２が形成されるＰ型ウェル領域１２０と短絡させる貫通コンタクト電極２１２が用いられる。
【００４６】
図１０（Ａ）には、Ｐ型ウェル領域１２０のアクティブ領域１２０ａに沿った断面を模式的に図示し、図１０（Ｂ）には、Ｐ型ウェル領域１２０内の素子分離層（ＦＴ２１１ａ及びＰＴ２１１ｂ）に沿った断面を模式的に図示している。貫通コンタクト電極２１２は、ゲート電極２ａ、ゲート電極２ｄと部分的に接続され、ＢＯＸ層２１０ｂとの間に半導体層２１０ｃを残して設けられたＰＴ２１１ｂを貫通して、Ｐ型ウェル領域１２０に達している。このような貫通コンタクト電極２１２に、第１方向Ｓに延在されるワード線ＷＬが電気的に接続され、ゲート電極２ａとその下のＰ型ウェル領域１２０が短絡され、ゲート電極２ｄとその下のＰ型ウェル領域１２０が短絡される。
【００４７】
ＳＲＡＭ２００では、一のワード線ＷＬ（例えばＷＬ＿１）と貫通コンタクト電極２１２で短絡されるＰ型ウェル領域１２０が、他のワード線ＷＬ（例えばＷＬ＿０，ＷＬ＿２）と貫通コンタクト電極２１２で短絡されるＰ型ウェル領域１２０と、電気的に分離される。ＳＲＡＭ２００では、このようなＰ型ウェル領域１２０の電気的な分離が、ＳＯＩ基板２１０のＢＯＸ層２１０ｂ及び、ＦＴ２１１ａで行われる。
【００４８】
これにより、各メモリセル２００ａにおいて、トランスファトランジスタＴｆ１のゲート電極２ａ（ワード線）と、トランスファトランジスタＴｆ１及びドライバトランジスタＤｒ１のＰ型ウェル領域１２０とが短絡されたＤＴＭＯＳ構造が得られる。同様に、トランスファトランジスタＴｆ２のゲート電極２ｄ（ワード線）と、トランスファトランジスタＴｆ２及びドライバトランジスタＤｒ２のＰ型ウェル領域１２０とが短絡されたＤＴＭＯＳ構造が得られる。
【００４９】
尚、Ｎ型ウェル領域１３０のロードトランジスタＬｏ１及びロードトランジスタＬｏ２は、ＤＴＭＯＳ構造とせず、Ｎ型ウェル領域１３０の電位引き出しのために、図１０（Ｃ）のようにコンタクト電極１３１ａを設けたＮ型タップ領域１３１が形成される。ＳＲＡＭ２００では、ＳＯＩ基板２１０を用いるため、ＰＴ２１１ｂとＢＯＸ層２１０ｂの間の半導体層２１０ｃにより、Ｎ型ウェル領域１３０の電位が引き出される。
【００５０】
ＳＲＡＭ２００では、上記のように貫通コンタクト電極２１２、ＳＯＩ基板２１０、ＰＴ２１１ｂ等を用いてＤＴＭＯＳ構造を形成することで、先のＳＲＡＭ１で述べた図４と同様の回路が実現される。
【００５１】
しかし、このＳＲＡＭ２００のように、貫通コンタクト電極２１２、ＳＯＩ基板２１０、ＰＴ２１１ｂを用いると、例えば上記のＳＲＡＭ１００に比べ、その製造プロセスが複雑になり、製造コストも高くなる。貫通コンタクト電極２１２、ＳＯＩ基板２１０、ＰＴ２１１ｂを用いず、上記のＳＲＡＭ１００と同様の概念及び技術で図４のような回路を実現しようとすると、例えば、次の図１１及び図１２に示すようなＳＲＡＭが考えられる。
【００５２】
図１１及び図１２は別形態のＳＲＡＭの別例を示す図である。図１１は要部平面図である。図１２は要部断面模式図であって、（Ａ）は図１１のＭ７−Ｍ７断面模式図、（Ｂ）は図１１のＭ８−Ｍ８断面模式図である。尚、説明の便宜上、図１１及び図１２では、上記のＳＲＡＭ１及びＳＲＡＭ１００と同等又は対応する要素には同じ符号を付している。
【００５３】
ワード線は第１方向Ｓに延在され、ビット線は第２方向Ｔに延在される。ＳＲＡＭ３００は、複数のメモリセル３００ａを有する。ＳＲＡＭ３００では、ＳＯＩ基板が用いられない。そのため、図１２（Ａ）のように、一のワード線と短絡されるＰ型ウェル領域１２０は、他のワード線と短絡されるＰ型ウェル領域１２０と、素子分離層１１１、Ｎ型ウェル領域１３０及びＮ型ウェル領域１６０によって電気的に分離される。Ｐ型ウェル領域１２０にはそれぞれ、Ｐ型タップ領域１２１が形成され、Ｐ型タップ領域１２１とワード線をコンタクト電極１２１ａを介して電気的に接続することで、Ｐ型ウェル領域１２０とワード線が短絡される。このような構造を採用することで、上記図４のような回路が実現される。
【００５４】
但し、このようなＳＲＡＭ３００の場合、第２方向Ｔに隣接するメモリセル３００ａ間でＰ型ウェル領域１２０同士を電気的に分離する構造であるため、セル面積が増加する。即ち、図１２（Ａ）を例にとると、第２方向Ｔに隣接するメモリセル３００ａ間でＮ型領域３ａが共用できないため、メモリセル３００ａの片側につき、コンタクト電極４ａの半分の長さＬ１及び、コンタクト電極４ａから素子分離層１１１までのＮ型領域３ａの長さＬ２が増加する。更に、Ｐ型ウェル領域１２０上の素子分離層１１１の長さＬ３及び、Ｎ型ウェル領域１３０上の素子分離層１１１の長さＬ４が増加する。このような長さＬ１〜Ｌ４の増加が、メモリセル３００ａの両側で発生する。更に、図１２（Ｂ）のように、Ｐ型ウェル領域１２０内にＰ型タップ領域１２１を追加することになるため、第１方向Ｓでは、片側につき長さＬ５が増加する。
【００５５】
また、このようなＳＲＡＭ３００の場合、第２方向Ｔに隣接するメモリセル３００ａ間では、アクティブ領域１２０ａの連続性が途切れて狭ソースドレイン幅（長さＬ２の箇所）となるため、駆動能力の劣化が引き起こされる可能性がある。ＮＭＯＳの駆動能力劣化は、リード電流を劣化させる。
【００５６】
ＳＲＡＭ３００について、上記のような増加分の長さＬ１〜Ｌ５は、例えば、長さＬ１〜Ｌ４の合計が０．４９μｍ（両側で０．９８μｍ）、長さＬ５が０．０５５μｍ（両側で０．１１μｍ）と考えることができる。一方、ＳＲＡＭ１００のメモリセル１００ａを、上記のように１．０Ｖセル（図７（Ａ））とした場合、そのセル面積は概ね、１．１７μｍ×０．５μｍ＝０．５８５μｍ2と見積もられる。メモリセル１００ａを、上記のように０．５Ｖセル（図７（Ｂ））とした場合には、そのセル面積は概ね、２．８８μｍ×０．５μｍ＝１．４４μｍ2と見積もられる。ＳＲＡＭ３００のメモリセル３００ａでは、長さＬ１〜Ｌ５を考慮すると、そのセル面積は概ね、（１．１７μｍ＋０．１１μｍ）×（０．５μｍ＋０．９８μｍ）＝１．８９４４μｍ2と見積もられる。ＳＲＡＭ３００のメモリセル３００ａを採用するよりも、０．５Ｖセルを採用した方が、まだセル面積の増加を抑えることができ、この計算例では、ＳＲＡＭ３００は比較的面積ペナルティが大きい構造となる。
【００５７】
これに対し、上記第１の実施の形態に係るＳＲＡＭ１によれば、貫通コンタクト電極、ＳＯＩ基板、ＰＴを用いず、且つ、セル面積の増加を抑えて、動作電圧の低減（低電圧化）が可能な図４のような回路を実現することができる。
【００５８】
ＳＲＡＭ１では、図１、図２及び図３（Ａ）のように、第２方向Ｔに並ぶメモリセル１ａの、各トランスファトランジスタＴｆ１のゲート電極２ａが、第２方向Ｔに延在されるワード線ＷＬ１にコンタクト電極２１ａで電気的に接続される。ワード線ＷＬ１は、トランスファトランジスタＴｆ１及びドライバトランジスタＤｒ１が形成されるＰ型ウェル領域２０のＰ型タップ領域２１に電気的に接続される。これにより、第２方向Ｔに並ぶ各メモリセル１ａにおいて、トランスファトランジスタＴｆ１のゲート電極２ａ（ワード線ＷＬ１）と、トランスファトランジスタＴｆ１及びドライバトランジスタＤｒ１が形成されるＰ型ウェル領域２０とが、短絡される（ＤＴＭＯＳ）。
【００５９】
同様に、ＳＲＡＭ１では、第２方向Ｔに並ぶメモリセル１ａの、各トランスファトランジスタＴｆ２のゲート電極２ｄが、ワード線ＷＬ２にコンタクト電極４１ａで電気的に接続される。ワード線ＷＬ２は、トランスファトランジスタＴｆ２及びドライバトランジスタＤｒ２が形成されるＰ型ウェル領域４０のＰ型タップ領域４１に電気的に接続される。これにより、第２方向Ｔに並ぶ各メモリセル１ａにおいて、トランスファトランジスタＴｆ２のゲート電極２ｄ（ワード線ＷＬ２）と、トランスファトランジスタＴｆ２及びドライバトランジスタＤｒ２が形成されるＰ型ウェル領域４０とが、短絡される（ＤＴＭＯＳ）。
【００６０】
このようなＤＴＭＯＳ構造を採用することで、動作電圧の低電圧化におけるオン電流Ｉｏｎの確保が図られる。
ＳＲＡＭ１では、第２方向Ｔに隣接するメモリセル１ａについては、第１方向Ｓに延在されるビット線ＢＬにコンタクト電極４ａで電気的に接続されるＮ型領域３ａを共用できない。そのため、第２方向Ｔに隣接するメモリセル１ａについてそれぞれ、Ｎ型領域３ａが形成される。Ｎ型領域３ａ間は、第２方向Ｔに隣接するメモリセル１ａ間に設ける、ダミーゲート電極２下のＰ型のアクティブ領域２０ａによって、電気的に分離される。ダミーゲート電極２の利用により、アクティブ領域２０ａの連続性を保ちつつ、第２方向Ｔに隣接するメモリセル１ａのＮ型領域３ａ同士が電気的に分離される。
【００６１】
同様に、ＳＲＡＭ１では、第２方向Ｔに隣接するメモリセル１ａについては、第１方向Ｓに延在されるビット線ＸＢＬにコンタクト電極４ｆで電気的に接続されるＮ型領域３ｆを共用できないため、それぞれＮ型領域３ｆが形成される。Ｎ型領域３ｆ間は、第２方向Ｔに隣接するメモリセル１ａ間に設ける、ダミーゲート電極２下のＰ型のアクティブ領域４０ａによって、その連続性を保ちつつ、電気的に分離される。
【００６２】
第２方向Ｔに隣接するメモリセル１ａの境界Ｂａにダミーゲート電極２を設けることによるメモリセル１ａの、１．０Ｖセル（図７（Ａ））に対する第２方向Ｔの長さの増加は、例えば、片側で０．１２μｍ（両側で０．２４μｍ）である。
【００６３】
また、ＳＲＡＭ１では、第１方向Ｓに隣接するメモリセル１ａのＰ型ウェル領域２０間及びＰ型ウェル領域４０間が、素子分離層１１、Ｎ型ウェル領域５０及びＮ型ウェル領域６０によって電気的に分離される。メモリセル１ａでは、Ｎ型ウェル領域５０を設けることで、１．０Ｖセルに対して第１方向Ｓの長さが増加するが、その増加は、例えば、片側で０．２３５μｍ（両側で０．４７μｍ）である。
【００６４】
更に、ＳＲＡＭ１では、第１方向Ｓに隣接するメモリセル１ａのトランスファトランジスタＴｆ１のゲート電極２ａ同士、トランスファトランジスタＴｆ２のゲート電極２ｄ同士が共用できないため、分割される。尚、この分割は、第１方向Ｓに隣接するメモリセル１ａ間に設けるＮ型ウェル領域５０の範囲内に収まる。
【００６５】
ＳＲＡＭ１では、例えば、１．０Ｖセルに対して上記のような長さの増加が生じた場合、そのセル面積は概ね、（１．１７μｍ＋０．４７μｍ）×（０．５μｍ＋０．２４μｍ）＝１．２１３６μｍ2と見積もられる。ＳＲＡＭ１のメモリセル１ａでは、０．５Ｖセル（図７（Ｂ），セル面積１．４４μｍ2）よりもそのセル面積を抑えることが可能になる。
【００６６】
このように第１の実施の形態に係るＳＲＡＭ１によれば、貫通コンタクト電極、ＳＯＩ基板、ＰＴを用いず、セル面積の増加を抑えて、０．５Ｖといった動作電圧の低電圧化を実現することが可能になる。
【００６７】
上記のような構成を有するＳＲＡＭ１は、例えば、以下のようにして形成することができる。上記ＳＲＡＭ１の形成方法の一例を、図１３〜図２３を参照して説明する。
図１３は第１の実施の形態に係る素子分離層及び犠牲酸化層形成工程の一例の説明図であって、（Ａ）は要部平面模式図、（Ｂ）は（Ａ）のＮ１ａ−Ｎ１ａ断面模式図、（Ｃ）は（Ａ）のＮ２ａ−Ｎ２ａ断面模式図である。
【００６８】
まず、図１３に示すように、Ｐ型の半導体基板１０に、素子分離層１１及び犠牲酸化層１２を形成する。素子分離層１１は、例えば、ＳＴＩ（Shallow Trench Isolation）法を用いて、半導体基板１０の表面から３００ｎｍの深さで形成される。素子分離層１１の形成により、ＳＲＡＭ１のＮＭＯＳ、ＰＭＯＳが形成されるアクティブ領域、及びタップ領域が画定される。素子分離層１１で画定される半導体基板１０の表層部に、例えば、熱酸化法を用いて、犠牲酸化層１２を形成する。
【００６９】
尚、この工程では、半導体基板１０に素子分離層１１を形成した後、半導体基板１０の表層部に犠牲酸化層１２を形成しても、半導体基板１０の表層部に犠牲酸化層１２を形成した後、素子分離層１１を形成してもよい。
【００７０】
図１４は第１の実施の形態に係るＰ型ウェル領域形成工程の一例の説明図であって、（Ａ）は要部平面模式図、（Ｂ）は（Ａ）のＮ１ｂ−Ｎ１ｂ断面模式図、（Ｃ）は（Ａ）のＮ２ｂ−Ｎ２ｂ断面模式図である。
【００７１】
素子分離層１１及び犠牲酸化層１２の形成後、図１４に示すように、Ｐ型ウェル領域２０及びＰ型ウェル領域４０を形成する。Ｐ型ウェル領域２０及びＰ型ウェル領域４０は、フォトリソグラフィ技術及びイオン注入技術を用い、ＮＭＯＳ（トランスファトランジスタ及びドライバトランジスタ）を形成する領域、及びＮＭＯＳのタップ領域に、ボロン等のＰ型不純物７１を導入して、形成する（図１４（Ａ），（Ｂ））。Ｐ型不純物７１は、犠牲酸化層１２を通って半導体基板１０内に導入され、その後、この工程で或いは後の工程で行われるアニールによって拡散、活性化される。
【００７２】
半導体基板１０の、素子分離層１１で画定され、Ｐ型不純物７１が導入された領域が、Ｐ型のアクティブ領域２０ａ及びアクティブ領域４０ａ並びに、後述のＰ型タップ領域２１及びＰ型タップ領域４１が形成される領域となる。
【００７３】
Ｐ型不純物７１のイオン注入後、更にＮＭＯＳの閾値電圧調整用のイオン注入（所謂チャネル注入）を行ってもよい。尚、Ｐ型不純物７１のイオン注入を、ＮＭＯＳのチャネル注入と兼ねてもよい。
【００７４】
図１５は第１の実施の形態に係るＮ型ウェル領域形成工程の一例の説明図であって、（Ａ）は要部平面模式図、（Ｂ）は（Ａ）のＮ１ｃ−Ｎ１ｃ断面模式図、（Ｃ）は（Ａ）のＮ２ｃ−Ｎ２ｃ断面模式図である。
【００７５】
Ｐ型ウェル領域２０及びＰ型ウェル領域４０の形成後、図１５に示すように、Ｎ型ウェル領域３０及びＮ型ウェル領域５０を形成する。Ｎ型ウェル領域３０は、フォトリソグラフィ技術及びイオン注入技術を用い、ＰＭＯＳ（ロードトランジスタ）を形成する領域、及びＰＭＯＳのタップ領域に、リン、ヒ素等のＮ型不純物７２を導入して、形成する（図１５（Ａ），（Ｃ））。Ｎ型ウェル領域５０は、形成するメモリセル１ａの第１方向Ｓの境界Ｂｂが含まれる領域に、Ｎ型不純物７２を導入して、形成する（図１５（Ａ），（Ｃ））。Ｎ型不純物７２は、犠牲酸化層１２を通って半導体基板１０内に導入され、その後、この工程で或いは後の工程で行われるアニールによって拡散、活性化される。
【００７６】
半導体基板１０の、素子分離層１１で画定され、Ｎ型不純物７２が導入された領域が、Ｎ型のアクティブ領域３０ａ及びアクティブ領域３０ｂ並びに、後述のＮ型タップ領域３１が形成される領域となる。
【００７７】
Ｎ型不純物７２のイオン注入後、更にＰＭＯＳの閾値電圧調整用のイオン注入（所謂チャネル注入）を行ってもよい。尚、Ｎ型不純物７２のイオン注入を、ＰＭＯＳのチャネル注入と兼ねてもよい。
【００７８】
図１６は第１の実施の形態に係るディープＮ型ウェル領域形成工程の一例の説明図であって、（Ａ）は要部平面模式図、（Ｂ）は（Ａ）のＮ１ｄ−Ｎ１ｄ断面模式図、（Ｃ）は（Ａ）のＮ２ｄ−Ｎ２ｄ断面模式図である。
【００７９】
Ｎ型ウェル領域３０及びＮ型ウェル領域５０の形成後、図１６に示すように、Ｎ型ウェル領域（ディープＮ型ウェル領域）６０を形成する。Ｎ型ウェル領域６０は、フォトリソグラフィ技術及びイオン注入技術を用い、ＳＲＡＭ１を形成する領域に、リン、ヒ素等のＮ型不純物７３を導入して、形成する（図１６（Ａ）〜（Ｃ））。Ｎ型不純物７３は、犠牲酸化層１２を通り、先に半導体基板１０内に形成したＰ型ウェル領域２０及びＰ型ウェル領域４０並びに、Ｎ型ウェル領域３０及びＮ型ウェル領域５０よりも深い領域に導入される。導入されたＮ型不純物７３は、その後、この工程で或いは後の工程で行われるアニールによって拡散、活性化される。
【００８０】
図１７は第１の実施の形態に係るゲート酸化膜及びゲート電極形成工程の一例の説明図であって、（Ａ）は要部平面模式図、（Ｂ）は（Ａ）のＮ１ｅ−Ｎ１ｅ断面模式図、（Ｃ）は（Ａ）のＮ２ｅ−Ｎ２ｅ断面模式図である。
【００８１】
Ｎ型ウェル領域６０の形成まで行った後、図１７に示すように、ゲート酸化膜５、ゲート電極２ａ〜２ｆ及びダミーゲート電極２を形成する。ゲート酸化膜５、ゲート電極２ａ〜２ｆ及びダミーゲート電極２は、例えば、犠牲酸化層１２の除去後、半導体基板１０上に酸化膜を形成し、当該酸化膜上にポリシリコンを形成し、フォトリソグラフィ技術及びエッチング技術を用い、形成する。ゲート酸化膜５、ゲート電極２ａ〜２ｆ及びダミーゲート電極２は、例えば、半導体基板１０の表面からの高さが１００ｎｍとなるように、形成する。
【００８２】
図１８は第１の実施の形態に係るＮ型エクステンション領域及びＰ型ハロ領域形成工程の一例の説明図であって、（Ａ）は要部平面模式図、（Ｂ）は（Ａ）のＮ１ｆ−Ｎ１ｆ断面模式図、（Ｃ）は（Ａ）のＮ２ｆ−Ｎ２ｆ断面模式図である。
【００８３】
ゲート酸化膜５、ゲート電極２ａ〜２ｆ及びダミーゲート電極２の形成後、図１８に示すように、Ｎ型エクステンション領域７４ａ及びＰ型ハロ領域７５ａを形成する。Ｎ型エクステンション領域７４ａ及びＰ型ハロ領域７５ａは、フォトリソグラフィ技術及びイオン注入技術を用いて形成する。Ｎ型エクステンション領域７４ａは、ＮＭＯＳを形成する領域の半導体基板１０（アクティブ領域２０ａ及びアクティブ領域４０ａ）で、ＮＭＯＳの各ゲート電極２ａ，２ｂ，２ｄ，２ｅ及びダミーゲート電極２の両側に、形成する（図１８（Ａ），（Ｂ））。Ｐ型ハロ領域７５ａは、Ｎ型エクステンション領域７４ａよりも深く、Ｎ型エクステンション領域７４ａを囲むように、形成する（図１８（Ｂ））。Ｎ型エクステンション領域７４ａ及びＰ型ハロ領域７５ａに導入された不純物は、この工程で或いは後の工程で行われるアニールによって拡散、活性化される。
【００８４】
図１９は第１の実施の形態に係るＰ型エクステンション領域及びＮ型ハロ領域形成工程の一例の説明図であって、（Ａ）は要部平面模式図、（Ｂ）は（Ａ）のＮ１ｇ−Ｎ１ｇ断面模式図、（Ｃ）は（Ａ）のＮ２ｇ−Ｎ２ｇ断面模式図である。
【００８５】
図１８と同様に、図１９に示すように、Ｐ型エクステンション領域７４ｂ及びＮ型ハロ領域７５ｂを形成する。Ｐ型エクステンション領域７４ｂ及びＮ型ハロ領域７５ｂは、フォトリソグラフィ技術及びイオン注入技術を用いて形成する。Ｐ型エクステンション領域７４ｂは、ＰＭＯＳを形成する領域の半導体基板１０（アクティブ領域３０ａ及びアクティブ領域３０ｂ）で、ＰＭＯＳの各ゲート電極２ｃ，２ｆ及びダミーゲート電極２の両側に、形成する（図１９（Ａ），（Ｃ））。Ｎ型ハロ領域７５ｂは、Ｐ型エクステンション領域７４ｂよりも深く、Ｐ型エクステンション領域７４ｂを囲むように、形成する（図１９（Ｃ））。Ｐ型エクステンション領域７４ｂ及びＮ型ハロ領域７５ｂに導入された不純物は、この工程で或いは後の工程で行われるアニールによって拡散、活性化される。
【００８６】
図２０は第１の実施の形態に係るサイドウォールスペーサ形成工程の一例の説明図であって、（Ａ）は要部平面模式図、（Ｂ）は（Ａ）のＮ１ｈ−Ｎ１ｈ断面模式図、（Ｃ）は（Ａ）のＮ２ｈ−Ｎ２ｈ断面模式図である。
【００８７】
Ｎ型エクステンション領域７４ａ及びＰ型エクステンション領域７４ｂ等の形成後、ゲート電極２ａ〜２ｆ及びダミーゲート電極２の側壁に、図２０（Ｂ），（Ｃ）に示すように、サイドウォールスペーサ７６を形成する（図２０（Ａ）では図示を省略）。サイドウォールスペーサ７６は、ＳＲＡＭ１を形成する領域の半導体基板１０（素子分離層１１）上に、１層又は２層以上の絶縁層を形成し、それをエッチバックすることで、形成する。
【００８８】
図２１は第１の実施の形態に係るＮＭＯＳ用ソースドレイン領域形成工程の一例の説明図であって、（Ａ）は要部平面模式図、（Ｂ）は（Ａ）のＮ１ｉ−Ｎ１ｉ断面模式図、（Ｃ）は（Ａ）のＮ２ｉ−Ｎ２ｉ断面模式図である。
【００８９】
サイドウォールスペーサ７６の形成後、図２１に示すように、ＮＭＯＳのソースドレイン領域となるＮ型領域３ａ，３ｂ，３ｃ，３ｆ，３ｇ，３ｈ，３ｐ及び、ＰＭＯＳのＮ型タップ領域３１を形成する。Ｎ型領域３ａ，３ｂ，３ｃ，３ｆ，３ｇ，３ｈ，３ｐ及びＮ型タップ領域３１は、フォトリソグラフィ技術及びイオン注入技術を用いて形成する。Ｎ型領域３ａ，３ｂ，３ｃ，３ｆ，３ｇ，３ｈ，３ｐは、ＮＭＯＳを形成する領域の半導体基板１０（アクティブ領域２０ａ及びアクティブ領域４０ａ）に、ＮＭＯＳの各ゲート電極２ａ，２ｂ，２ｄ，２ｅ及びダミーゲート電極２をマスクにして、形成する（図２１（Ａ），（Ｂ））。Ｎ型領域３ａ，３ｂ，３ｃ，３ｆ，３ｇ，３ｈ，３ｐを形成する際に導入する不純物は、Ｎ型タップ領域３１を形成する領域の半導体基板１０にも導入される。それにより、Ｎ型領域３ａ，３ｂ，３ｃ，３ｆ，３ｇ，３ｈ，３ｐと共に、Ｎ型タップ領域３１が形成される（図２１（Ａ），（Ｃ））。
【００９０】
図２２は第１の実施の形態に係るＰＭＯＳ用ソースドレイン領域形成工程の一例の説明図であって、（Ａ）は要部平面模式図、（Ｂ）は（Ａ）のＮ１ｊ−Ｎ１ｊ断面模式図、（Ｃ）は（Ａ）のＮ２ｊ−Ｎ２ｊ断面模式図である。
【００９１】
図２１と同様に、図２２に示すように、ＰＭＯＳのソースドレイン領域となるＰ型領域３ｄ，３ｅ，３ｉ，３ｊ，３ｑ並びに、ＮＭＯＳのＰ型タップ領域２１及びＰ型タップ領域４１を形成する。Ｐ型領域３ｄ，３ｅ，３ｉ，３ｊ，３ｑ並びに、Ｐ型タップ領域２１及びＰ型タップ領域４１は、フォトリソグラフィ技術及びイオン注入技術を用いて形成する。Ｐ型領域３ｄ，３ｅ，３ｉ，３ｊ，３ｑは、ＰＭＯＳを形成する領域の半導体基板１０（アクティブ領域３０ａ及びアクティブ領域３０ｂ）に、ＰＭＯＳの各ゲート電極２ｃ，２ｆ及びダミーゲート電極２をマスクにして、形成する（図２２（Ａ），（Ｃ））。Ｐ型領域３ｄ，３ｅ，３ｉ，３ｊ，３ｑを形成する際に導入する不純物は、Ｐ型タップ領域２１及びＰ型タップ領域４１を形成する領域の半導体基板１０にも導入される。それにより、Ｐ型領域３ｄ，３ｅ，３ｉ，３ｊ，３ｑと共に、Ｐ型タップ領域２１及びＰ型タップ領域４１が形成される（図２２（Ａ），（Ｂ））。
【００９２】
図２３は第１の実施の形態に係るコンタクト電極形成工程の一例の説明図であって、（Ａ）は要部平面模式図、（Ｂ）は（Ａ）のＮ１ｋ−Ｎ１ｋ断面模式図、（Ｃ）は（Ａ）のＮ２ｋ−Ｎ２ｋ断面模式図である。
【００９３】
上記図２２の工程まで行った後、図２３に示すように、コンタクト電極４ａ〜４ｊ，４ｍ，４ｎ，３１ａ，２１ａ，４１ａを形成する。
コンタクト電極４ａ〜４ｊ，４ｍ，４ｎ，３１ａ，２１ａ，４１ａの形成に先立ち、まず上記図２２の工程で述べたＮ型領域３ａ，３ｂ，３ｃ，３ｆ，３ｇ，３ｈ、Ｐ型領域３ｄ，３ｅ，３ｉ，３ｊ、Ｎ型タップ領域３１、Ｐ型タップ領域２１及びＰ型タップ領域４１にサリサイド層７７を形成する。その後、層間絶縁膜７８を形成し、その層間絶縁膜７８のコンタクト電極４ａ〜４ｊ，４ｍ，４ｎ，２１ａ，４１ａを形成する領域（Ｎ型領域３ａ，３ｂ，３ｃ，３ｆ，３ｇ，３ｈ、Ｐ型領域３ｄ，３ｅ，３ｉ，３ｊ、Ｎ型タップ領域３１、Ｐ型タップ領域２１、Ｐ型タップ領域４１）にコンタクトホール７８ａを形成する。そして、コンタクトホール７８ａを、タングステンや銅等の導電材料で埋め込み、コンタクト電極４ａ〜４ｊ，４ｍ，４ｎ，３１ａ，２１ａ，４１ａを形成する。
【００９４】
以後は、図１３〜図２３のような工程で形成された構造体の上に、所定の導電部（配線若しくはビア、又は配線及びビア）を含む配線層を形成する。更に、第２方向Ｔに延びるワード線ＷＬ１，ＷＬ２を含む配線層、及び第１方向Ｓに延びるビット線ＢＬ，ＸＢＬを含む配線層を形成する。
【００９５】
以上のようにして、上記ＳＲＡＭ１を形成することができる。
次に、第２の実施の形態について説明する。
図２４及び図２５は第２の実施の形態に係るＳＲＡＭの一例を示す図である。図２４は要部平面模式図である。図２５は要部断面模式図であって、（Ａ）は図２４のＭ１１−Ｍ１１断面模式図、（Ｂ）は図１のＭ１２−Ｍ１２断面模式図である。尚、説明の便宜上、上記のＳＲＡＭ１と同等又は対応する要素には同じ符号を付している。
【００９６】
図２４及び図２５に示すＳＲＡＭ１Ａでは、上記ＳＲＡＭ１で設けたようなＮ型ウェル領域５０が用いられない。ＳＲＡＭ１Ａでは、第１方向Ｓに隣接するメモリセル１ＡａのＰ型ウェル領域２０間及びＰ型ウェル領域４０間が、素子分離層１１及びＮ型ウェル領域（ディープＮ型ウェル領域）６０で電気的に分離される。ＳＲＡＭ１Ａは、このような点で、上記ＳＲＡＭ１と相違する。
【００９７】
ＳＲＡＭ１Ａでは、図２５（Ｂ）に示すように、Ｐ型ウェル領域２０とＮ型ウェル領域６０の境界を素子分離層１１の下端よりも浅くする。これにより、第１方向Ｓに隣接するメモリセル１ＡａのＰ型ウェル領域２０間が電気的に分離される。同様に、Ｐ型ウェル領域４０とＮ型ウェル領域６０の境界を素子分離層１１の下端よりも浅くすることで、第１方向Ｓに隣接するメモリセル１ＡａのＰ型ウェル領域４０間が電気的に分離される。
【００９８】
ＳＲＡＭ１Ａでは、このようにＰ型ウェル領域２０とＮ型ウェル領域６０の境界、Ｐ型ウェル領域４０とＮ型ウェル領域６０の境界を、素子分離層１１の下端よりも浅くする。そのため、Ｐ型ウェル領域２０の延在方向、即ち第２方向Ｔについては、図２５（Ａ）に示すように、アクティブ領域２０ａとＰ型タップ領域２１の間を、上記ＳＲＡＭ１のように素子分離層１１で分離せず、バッティングコンタクトにより連続させる。このような構造により、Ｐ型ウェル領域２０の電位をＰ型タップ領域２１で引き出す。同様に、Ｐ型ウェル領域４０の延在方向、即ち第２方向Ｔについては、アクティブ領域４０ａとＰ型タップ領域４１の間を、バッティングコンタクトにより連続させ、Ｐ型ウェル領域４０の電位をＰ型タップ領域４１で引き出す。
【００９９】
上記のように、ＳＲＡＭ１Ａでは、第１方向Ｓに隣接するメモリセル１ＡａのＰ型ウェル領域２０間及びＰ型ウェル領域４０間を、素子分離層１１とＮ型ウェル領域６０で電気的に分離する。そのため、素子分離層１１は、第１方向Ｓに隣接するメモリセル１Ａａのアクティブ領域２０ａ間及びＰ型ウェル領域４０間に設計、製造上必要とされる最小間隔まで狭めることが可能になる。但し、上記ＳＲＡＭ１同様、このＳＲＡＭ１Ａにおいても、第１方向Ｓに隣接するメモリセル１Ａａのゲート電極２ａ間及びゲート電極２ｄ間は分離されるため、ゲート電極２ａ間及びゲート電極２ｄ間に設計、製造上必要とされる最小間隔が確保される。
【０１００】
このようにゲート電極２ａ間及びゲート電極２ｄ間に所定の間隔を確保するために、メモリセル１Ａａは、第１方向Ｓについて、片側につき長さＬ６（ゲート電極２ａ間及びゲート電極２ｄ間の間隔の半分）だけ増加する。例えば、長さＬ６が０．１２μｍ（両側で０．２４μｍ）とすると、ＳＲＡＭ１Ａのメモリセル１Ａａのセル面積は概ね、（１．１７μｍ＋０．２４μｍ）×（０．５μｍ＋０．２４μｍ）＝１．０４３４μｍ2と見積もられる。ＳＲＡＭ１Ａのメモリセル１Ａａでは、０．５Ｖセル（図７（Ｂ），セル面積１．４４μｍ2）よりもそのセル面積を抑えることが可能になる。
【０１０１】
第２の実施の形態に係るＳＲＡＭ１Ａによれば、貫通コンタクト電極、ＳＯＩ基板、ＰＴを用いず、セル面積の増加を抑えて、動作電圧の低電圧化を実現することが可能になる。
【０１０２】
上記のような構成を有するＳＲＡＭ１Ａは、例えば、以下のようにして形成することができる。上記ＳＲＡＭ１Ａの形成方法の一例を、図２６〜図３６を参照して説明する。
図２６は第２の実施の形態に係る素子分離層及び犠牲酸化層形成工程の一例の説明図であって、（Ａ）は要部平面模式図、（Ｂ）は（Ａ）のＮ３ａ−Ｎ３ａ断面模式図、（Ｃ）は（Ａ）のＮ４ａ−Ｎ４ａ断面模式図である。
【０１０３】
図２６に示すように、Ｐ型の半導体基板１０に、例えば、ＳＴＩ法を用いて素子分離層１１を形成し、熱酸化法を用いて犠牲酸化層１２を形成する。素子分離層１１の形成により、ＳＲＡＭ１ＡのＮＭＯＳ、ＰＭＯＳが形成されるアクティブ領域、及びＰＭＯＳのタップ領域が画定される。
【０１０４】
図２７は第２の実施の形態に係るＰ型ウェル領域形成工程の一例の説明図であって、（Ａ）は要部平面模式図、（Ｂ）は（Ａ）のＮ３ｂ−Ｎ３ｂ断面模式図、（Ｃ）は（Ａ）のＮ４ｂ−Ｎ４ｂ断面模式図である。
【０１０５】
素子分離層１１及び犠牲酸化層１２の形成後、図２７に示すように、Ｐ型ウェル領域２０及びＰ型ウェル領域４０を形成する。Ｐ型ウェル領域２０及びＰ型ウェル領域４０は、ＮＭＯＳ（トランスファトランジスタ及びドライバトランジスタ）を形成する領域、及びＮＭＯＳのタップ領域に、Ｐ型不純物７１を導入し、素子分離層１１よりも浅く、形成する（図２７（Ａ），（Ｂ））。Ｐ型不純物７１は、犠牲酸化層１２を通って半導体基板１０内に導入され、その後、この工程で或いは後の工程で行われるアニールによって拡散、活性化される。
【０１０６】
半導体基板１０の、素子分離層１１で画定され、Ｐ型不純物７１が導入された領域が、Ｐ型のアクティブ領域２０ａ及びアクティブ領域４０ａ並びに、後述のＰ型タップ領域２１及びＰ型タップ領域４１が形成される領域となる。
【０１０７】
Ｐ型不純物７１のイオン注入後、更にＮＭＯＳの閾値電圧調整用のイオン注入（所謂チャネル注入）を行ってもよい。尚、Ｐ型不純物７１のイオン注入を、ＮＭＯＳのチャネル注入と兼ねてもよい。
【０１０８】
図２８は第２の実施の形態に係るＮ型ウェル領域形成工程の一例の説明図であって、（Ａ）は要部平面模式図、（Ｂ）は（Ａ）のＮ３ｃ−Ｎ３ｃ断面模式図、（Ｃ）は（Ａ）のＮ４ｃ−Ｎ４ｃ断面模式図である。
【０１０９】
Ｐ型ウェル領域２０及びＰ型ウェル領域４０の形成後、図２８に示すように、Ｎ型ウェル領域３０を形成する。Ｎ型ウェル領域３０は、ＰＭＯＳ（ロードトランジスタ）を形成する領域、及びＰＭＯＳのタップ領域に、Ｎ型不純物７２を導入して、形成する（図２８（Ａ），（Ｃ））。Ｎ型不純物７２は、犠牲酸化層１２を通って半導体基板１０内に導入され、その後、この工程で或いは後の工程で行われるアニールによって拡散、活性化される。
【０１１０】
半導体基板１０の、素子分離層１１で画定され、Ｎ型不純物７２が導入された領域が、Ｎ型のアクティブ領域３０ａ及びアクティブ領域３０ｂ並びに、後述のＮ型タップ領域３１が形成される領域となる。
【０１１１】
Ｎ型不純物７２のイオン注入後、更にＰＭＯＳの閾値電圧調整用のイオン注入（所謂チャネル注入）を行ってもよい。尚、Ｎ型不純物７２のイオン注入を、ＰＭＯＳのチャネル注入と兼ねてもよい。
【０１１２】
図２９は第２の実施の形態に係るディープＮ型ウェル領域形成工程の一例の説明図であって、（Ａ）は要部平面模式図、（Ｂ）は（Ａ）のＮ３ｄ−Ｎ３ｄ断面模式図、（Ｃ）は（Ａ）のＮ４ｄ−Ｎ４ｄ断面模式図である。
【０１１３】
Ｎ型ウェル領域３０の形成後、図２９に示すように、Ｎ型ウェル領域（ディープＮ型ウェル領域）６０を形成する。Ｎ型ウェル領域６０は、ＳＲＡＭ１Ａを形成する領域に、Ｎ型不純物７３を導入して、形成する（図２９（Ａ）〜（Ｃ））。Ｎ型不純物７３は、犠牲酸化層１２を通って半導体基板１０内のＰ型ウェル領域２０、Ｐ型ウェル領域４０及びＮ型ウェル領域３０よりも深い領域に導入される。導入されたＮ型不純物７３は、その後、この工程で或いは後の工程で行われるアニールによって拡散、活性化される。
【０１１４】
Ｐ型ウェル領域２０及びＰ型ウェル領域４０は、素子分離層１１の下端よりも浅く形成されているため（図２７）、Ｐ型ウェル領域２０及びＰ型ウェル領域４０とＮ型ウェル領域６０との境界は、素子分離層１１の下端よりも浅い領域に位置するようになる。
【０１１５】
図３０は第２の実施の形態に係るゲート酸化膜及びゲート電極形成工程の一例の説明図であって、（Ａ）は要部平面模式図、（Ｂ）は（Ａ）のＮ３ｅ−Ｎ３ｅ断面模式図、（Ｃ）は（Ａ）のＮ４ｅ−Ｎ４ｅ断面模式図である。
【０１１６】
Ｎ型ウェル領域６０の形成まで行った後、図３０に示すように、ゲート酸化膜５、ゲート電極２ａ〜２ｆ及びダミーゲート電極２を形成する。
図３１は第２の実施の形態に係るＮ型エクステンション領域及びＰ型ハロ領域形成工程の一例の説明図であって、（Ａ）は要部平面模式図、（Ｂ）は（Ａ）のＮ３ｆ−Ｎ３ｆ断面模式図、（Ｃ）は（Ａ）のＮ４ｆ−Ｎ４ｆ断面模式図である。
【０１１７】
ゲート酸化膜５、ゲート電極２ａ〜２ｆ及びダミーゲート電極２の形成後、図３１に示すように、Ｎ型エクステンション領域７４ａ及びＰ型ハロ領域７５ａを形成する。Ｎ型エクステンション領域７４ａは、ＮＭＯＳの各ゲート電極２ａ，２ｂ，２ｄ，２ｅ及びダミーゲート電極２の両側に、形成する（図３１（Ａ），（Ｂ））。Ｐ型ハロ領域７５ａは、Ｎ型エクステンション領域７４ａよりも深く、Ｎ型エクステンション領域７４ａを囲むように、形成する（図３１（Ｂ））。Ｎ型エクステンション領域７４ａ及びＰ型ハロ領域７５ａに導入された不純物は、この工程で或いは後の工程で行われるアニールによって拡散、活性化される。
【０１１８】
図３２は第２の実施の形態に係るＰ型エクステンション領域及びＮ型ハロ領域形成工程の一例の説明図であって、（Ａ）は要部平面模式図、（Ｂ）は（Ａ）のＮ３ｇ−Ｎ３ｇ断面模式図、（Ｃ）は（Ａ）のＮ４ｇ−Ｎ４ｇ断面模式図である。
【０１１９】
図３１と同様に、図３２に示すように、Ｐ型エクステンション領域７４ｂ及びＮ型ハロ領域７５ｂを形成する。Ｐ型エクステンション領域７４ｂは、ＰＭＯＳの各ゲート電極２ｃ，２ｆ及びダミーゲート電極２の両側に、形成する（図３２（Ａ），（Ｃ））。Ｎ型ハロ領域７５ｂは、Ｐ型エクステンション領域７４ｂよりも深く、Ｐ型エクステンション領域７４ｂを囲むように、形成する（図３２（Ｃ））。Ｐ型エクステンション領域７４ｂ及びＮ型ハロ領域７５ｂに導入された不純物は、この工程で或いは後の工程で行われるアニールによって拡散、活性化される。
【０１２０】
図３３は第２の実施の形態に係るサイドウォールスペーサ形成工程の一例の説明図であって、（Ａ）は要部平面模式図、（Ｂ）は（Ａ）のＮ３ｈ−Ｎ３ｈ断面模式図、（Ｃ）は（Ａ）のＮ４ｈ−Ｎ４ｈ断面模式図である。
【０１２１】
Ｎ型エクステンション領域７４ａ及びＰ型エクステンション領域７４ｂ等の形成後、ゲート電極２ａ〜２ｆ及びダミーゲート電極２の側壁に、図３３（Ｂ），（Ｃ）に示すように、サイドウォールスペーサ７６を形成する（図３３（Ａ）では図示を省略）。
【０１２２】
図３４は第２の実施の形態に係るＮＭＯＳ用ソースドレイン領域形成工程の一例の説明図であって、（Ａ）は要部平面模式図、（Ｂ）は（Ａ）のＮ３ｉ−Ｎ３ｉ断面模式図、（Ｃ）は（Ａ）のＮ４ｉ−Ｎ４ｉ断面模式図である。
【０１２３】
サイドウォールスペーサ７６の形成後、図３４に示すように、ＮＭＯＳのソースドレイン領域となるＮ型領域３ａ，３ｂ，３ｃ，３ｆ，３ｇ，３ｈ，３ｐを形成する（図３４（Ａ），（Ｂ））。Ｎ型領域３ａ，３ｂ，３ｃ，３ｆ，３ｇ，３ｈ，３ｐを形成する際に導入する不純物は、Ｎ型タップ領域３１を形成する領域の半導体基板１０にも導入され、Ｎ型タップ領域３１が形成される（図３４（Ａ），（Ｃ））。
【０１２４】
図３５は第２の実施の形態に係るＰＭＯＳ用ソースドレイン領域形成工程の一例の説明図であって、（Ａ）は要部平面模式図、（Ｂ）は（Ａ）のＮ３ｊ−Ｎ３ｊ断面模式図、（Ｃ）は（Ａ）のＮ４ｊ−Ｎ４ｊ断面模式図である。
【０１２５】
図３４と同様に、図３５に示すように、ＰＭＯＳのソースドレイン領域となるＰ型領域３ｄ，３ｅ，３ｉ，３ｊ，３ｑを形成する（図３５（Ａ），（Ｃ））。Ｐ型領域３ｄ，３ｅ，３ｉ，３ｊ，３ｑを形成する際に導入する不純物は、Ｐ型タップ領域２１及びＰ型タップ領域４１を形成する領域の半導体基板１０にも導入され、Ｐ型タップ領域２１及びＰ型タップ領域４１が形成される（図３５（Ａ），（Ｂ））。Ｐ型タップ領域２１、Ｐ型タップ領域４１は、Ｎ型領域３ｐと連続的に形成される。
【０１２６】
図３６は第２の実施の形態に係るコンタクト電極形成工程の一例の説明図であって、（Ａ）は要部平面模式図、（Ｂ）は（Ａ）のＮ３ｋ−Ｎ３ｋ断面模式図、（Ｃ）は（Ａ）のＮ４ｋ−Ｎ４ｋ断面模式図である。
【０１２７】
上記図３５の工程まで行った後、図３６に示すように、まず、Ｎ型領域３ａ，３ｂ，３ｃ，３ｆ，３ｇ，３ｈ、Ｐ型領域３ｄ，３ｅ，３ｉ，３ｊ、Ｎ型タップ領域３１、Ｐ型タップ領域２１及びＰ型タップ領域４１にサリサイド層７７を形成する。その後、層間絶縁膜７８を形成し、その層間絶縁膜７８の所定の位置にコンタクトホール７８ａを形成する。そして、コンタクトホール７８ａを、所定の導電材料で埋め込み、コンタクト電極４ａ〜４ｊ，４ｍ，４ｎ，３１ａ，２１ａ，４１ａを形成する。
【０１２８】
以後は、図２６〜図３６のような工程で形成された構造体の上に、所定の導電部（配線若しくはビア、又は配線及びビア）を含む配線層を形成する。更に、第２方向Ｔに延びるワード線ＷＬ１，ＷＬ２を含む配線層、及び第１方向Ｓに延びるビット線ＢＬ，ＸＢＬを含む配線層を形成する。
【０１２９】
以上のようにして、上記ＳＲＡＭ１Ａを形成することができる。
次に、第３の実施の形態について説明する。
まず、第３の実施の形態に係るＳＲＡＭの回路について述べる。
【０１３０】
ＳＲＡＭ分野では、上記のようにメモリセルにトランスファトランジスタ、ドライバトランジスタ、ロードトランジスタを各一対ずつ、計６つのトランジスタを含むもの（６Ｔ−ＳＲＡＭ）のほか、更に２つのトランジスタを追加したもの（８Ｔ−ＳＲＡＭ）がある（アイ・イー・イー・イー・２００５・シンポジウム・オン・ヴィエルエスアイ・テクノロジー・ダイジェスト・オブ・テクニカル・ペーパーズ（IEEE 2005 Symposium on VLSI Technology Digest of Technical Papers），２００５年，ｐｐ．１２８−１２９）。
【０１３１】
図３７は第３の実施の形態に係るＳＲＡＭのメモリセルの回路図である。
８Ｔ−ＳＲＡＭ（ＳＲＡＭ）１Ｂでは、上記のような６Ｔ−ＳＲＡＭ部（ＳＲＡＭ部）８０を書き込み部として用い、新たに読み出し部として２つの読み出しトランジスタＲ１，Ｒ２（ＮＭＯＳ）、読み出しワード線ＲＷＬ及び読み出しビット線ＲＢＬが設けられる。
【０１３２】
読み出しトランジスタＲ１及び読み出しトランジスタＲ２は直列に接続され、一方の読み出しトランジスタＲ１のソースがグランド電位線Ｖｓｓに電気的に接続され、もう一方の読み出しトランジスタＲ２のドレインが読み出しビット線ＲＢＬに電気的に接続される。読み出しトランジスタＲ２のゲートが読み出しワード線ＲＷＬに電気的に接続され、読み出しトランジスタＲ１のゲートが６Ｔ−ＳＲＡＭ部８０のＮｏｄｅ１に電気的に接続されている。
【０１３３】
ＳＲＡＭ１Ｂでは、読み出しワード線ＲＷＬにより読み出しトランジスタＲ２をオンした時、Ｎｏｄｅ１がＨレベルなら読み出しビット線ＲＢＬがＬレベルとなり、Ｎｏｄｅ１がＬレベルなら読み出しビット線ＲＢＬがＨレベルとなるため、読み出しが可能である。
【０１３４】
このようなＳＲＡＭ１Ｂにおいて、読み出しトランジスタＲ１及び読み出しトランジスタＲ２のＰ型ウェル領域（ボディ）を読み出しワード線ＲＷＬと接続（短絡）する。それにより、読み出しトランジスタＲ１及び読み出しトランジスタＲ２をＤＴＭＯＳ構造とし、低電圧動作を可能にする。
【０１３５】
図３８及び図３９は第３の実施の形態に係るＳＲＡＭの一例を示す図である。図３８は要部平面模式図である。図３９は図３８のＭ１３−Ｍ１３断面模式図である。尚、説明の便宜上、上記のＳＲＡＭ１及びＳＲＡＭ１Ａと同等又は対応する要素には同じ符号を付している。
【０１３６】
ここでは、上記第２の実施の形態に係るＳＲＡＭ１Ａに読み出し部を追加した場合を例に、第３の実施の形態に係るＳＲＡＭ（８Ｔ−ＳＲＡＭ）１Ｂについて説明する。
ＳＲＡＭ１Ｂは、複数のメモリセル１Ｂａを有する。書き込み部として用いるＳＲＡＭ部８０は、上記ＳＲＡＭ１Ａのメモリセル１Ａａと同様の構成とされる。ここでは、読み出しトランジスタＲ１及び読み出しトランジスタＲ２が形成される領域の構成を中心に、図３８及び図３９を参照して、第３の実施の形態に係るＳＲＡＭ１Ｂの構成について説明する。
【０１３７】
ＳＲＡＭ１Ｂでは、Ｐ型ウェル領域４０にアクティブ領域４０ｂが設けられ、このアクティブ領域４０ｂに読み出しトランジスタＲ１及び読み出しトランジスタＲ２が形成される。アクティブ領域４０ｂは、読み出しトランジスタＲ１が形成される領域の幅が、読み出しトランジスタＲ２が形成される領域の幅よりも広く形成される。
【０１３８】
読み出しトランジスタＲ１は、アクティブ領域４０ｂ上に形成されたゲート電極２ｇ並びに、そのゲート電極２ｇ両側のアクティブ領域４０ｂ内に形成されたＮ型領域３ｕ及びＮ型領域３ｖを有する。ゲート電極２ｇは、ＳＲＡＭ部８０のドライバトランジスタＤｒ２のゲート電極２ｅ、ロードトランジスタＬｏ２のゲート電極２ｆ、ロードトランジスタＬｏ１のＰ型領域３ｄ及び、トランスファトランジスタＴｒ１（ドライバトランジスタＤｒ１）のＮ型領域３ｂに電気的に接続される。尚、ゲート電極２ｇは、例えば、ゲート電極２ｅ（及びゲート電極２ｆ）と一体で（一本のゲート電極として）形成することができる。Ｎ型領域３ｕは、コンタクト電極４ｕを介してグランド電位線Ｖｓｓに電気的に接続される。
【０１３９】
読み出しトランジスタＲ２は、アクティブ領域４０ｂ上で上記ゲート電極２ｇに対してＮ型領域３ｖ側に形成されたゲート電極２ｈ並びに、そのゲート電極２ｈ両側のアクティブ領域４０ｂ内に形成されたＮ型領域３ｖ及びＮ型領域３ｗを有する。ゲート電極２ｈは、コンタクト電極４ｚを介して読み出しワード線ＲＷＬに電気的に接続される。ゲート電極２ｈに電気的に接続された読み出しワード線ＲＷＬは、コンタクト電極４２ａを介して、アクティブ領域４０ｂに形成されたＰ型タップ領域４２に電気的に接続される。Ｎ型領域３ｗは、コンタクト電極４ｗを介して読み出しビット線ＲＢＬに電気的に接続される。
【０１４０】
このような構成を有するメモリセル１Ｂａが、１組のＰ型ウェル領域２０、Ｎ型ウェル領域３０及びＰ型ウェル領域４０を用いて、第２方向Ｔに、その境界Ｂａを軸として線対称に複数設けられる。また、メモリセル１Ｂａは、第１方向Ｓに、その境界Ｂｂを軸として線対称に複数設けられる。
【０１４１】
読み出しワード線ＲＷＬは、第２方向Ｔに隣接するメモリセル１Ｂａの各ゲート電極２ｈに電気的に接続され、コンタクト電極４２ａ及びＰ型タップ領域４２を介して、Ｐ型ウェル領域４０に電気的に接続される。これにより、読み出しトランジスタＲ２のゲート電極２ｈ（読み出しワード線ＲＷＬ）と、読み出しトランジスタＲ１及び読み出しトランジスタＲ２が形成されるアクティブ領域４０ｂとが短絡される。読み出しワード線ＲＷＬは、この例では、第２方向Ｔに延在される。
【０１４２】
第２方向Ｔに隣接するメモリセル１Ｂａの境界Ｂａには、ダミーゲート電極２が設けられる。ダミーゲート電極２の下に存在するＰ型のアクティブ領域４０ｂにより、第２方向Ｔに隣接するメモリセル１ＢａのＮ型領域３ｗ（読み出しビット線ＲＢＬ）同士（或いはＮ型領域３ｕ同士）が電気的に分離される。読み出しビット線ＲＢＬは、この例では、第１方向Ｓに延在される。
【０１４３】
このように、ＳＲＡＭ部８０に読み出し部を追加したＳＲＡＭ１Ｂでは、読み出しトランジスタＲ１及び読み出しトランジスタＲ２が形成されるＰ型ウェル領域４０を、読み出しワード線ＲＷＬと短絡させる（ＤＴＭＯＳ）。このようなＤＴＭＯＳ構造を採用することで、動作電圧の低電圧化におけるオン電流Ｉｏｎの確保が図られる。また、このＳＲＡＭ１Ｂでは、ダミーゲート電極２を用いることで、アクティブ領域４０ｂの連続性を保ちつつ、第２方向Ｔに隣接するメモリセル１ＢａのＮ型領域３ｗ同士、Ｎ型領域３ｕ同士を電気的に分離する。
【０１４４】
尚、この第３の実施の形態に係る読み出しトランジスタＲ１及び読み出しトランジスタＲ２は、上記第２の実施の形態に係るＳＲＡＭ１Ａのほか、上記第１の実施の形態に係るＳＲＡＭ１に対しても同様に適用可能である。
【０１４５】
第３の実施の形態に係るＳＲＡＭ１Ｂにおいても、上記のＳＲＡＭ１、ＳＲＡＭ１Ａと同様に、貫通コンタクト電極、ＳＯＩ基板、ＰＴを用いず、セル面積の増加を抑えて、動作電圧の低電圧化を実現することが可能になる。
【０１４６】
上記のような構成を有するＳＲＡＭ１Ｂは、例えば、以下のようにして形成することができる。上記ＳＲＡＭ１Ｂの形成方法の一例を、図４０〜図５０を参照して説明する。
図４０は第３の実施の形態に係る素子分離層及び犠牲酸化層形成工程の一例の説明図であって、（Ａ）は要部平面模式図、（Ｂ）は（Ａ）のＮ５ａ−Ｎ５ａ断面模式図、（Ｃ）は（Ａ）のＮ６ａ−Ｎ６ａ断面模式図である。
【０１４７】
図４０に示すように、Ｐ型の半導体基板１０に、例えば、ＳＴＩ法を用いて素子分離層１１を形成し、熱酸化法を用いて犠牲酸化層１２を形成する。素子分離層１１の形成により、ＳＲＡＭ１ＢのＮＭＯＳ，ＰＭＯＳが形成されるアクティブ領域、及びＰＭＯＳのタップ領域が画定される。
【０１４８】
図４１は第３の実施の形態に係るＰ型ウェル領域形成工程の一例の説明図であって、（Ａ）は要部平面模式図、（Ｂ）は（Ａ）のＮ５ｂ−Ｎ５ｂ断面模式図、（Ｃ）は（Ａ）のＮ６ｂ−Ｎ６ｂ断面模式図である。
【０１４９】
素子分離層１１及び犠牲酸化層１２の形成後、図４１に示すように、Ｐ型ウェル領域２０及びＰ型ウェル領域４０を形成する。Ｐ型ウェル領域２０及びＰ型ウェル領域４０は、ＮＭＯＳ（トランスファトランジスタ、ドライバトランジスタ及び読み出しトランジスタ）を形成する領域、及びＮＭＯＳのタップ領域に、Ｐ型不純物７１を導入し、素子分離層１１よりも浅く、形成する（図４１（Ａ），（Ｂ））。Ｐ型不純物７１は、犠牲酸化層１２を通って半導体基板１０内に導入され、その後、この工程で或いは後の工程で行われるアニールによって拡散、活性化される。
【０１５０】
半導体基板１０の、素子分離層１１で画定され、Ｐ型不純物７１が導入された領域が、Ｐ型のアクティブ領域２０ａ、アクティブ領域４０ａ及びアクティブ領域４０ｂ並びに、後述のＰ型タップ領域２１、Ｐ型タップ領域４１及びＰ型タップ領域４２が形成される領域となる。
【０１５１】
Ｐ型不純物７１のイオン注入後、更にＮＭＯＳの閾値電圧調整用のイオン注入（所謂チャネル注入）を行ってもよい。尚、Ｐ型不純物７１のイオン注入を、ＮＭＯＳのチャネル注入と兼ねてもよい。
【０１５２】
図４２は第３の実施の形態に係るＮ型ウェル領域形成工程の一例の説明図であって、（Ａ）は要部平面模式図、（Ｂ）は（Ａ）のＮ５ｃ−Ｎ５ｃ断面模式図、（Ｃ）は（Ａ）のＮ６ｃ−Ｎ６ｃ断面模式図である。
【０１５３】
Ｐ型ウェル領域２０及びＰ型ウェル領域４０の形成後、図４２に示すように、Ｎ型ウェル領域３０を形成する。Ｎ型ウェル領域３０は、ＰＭＯＳ（ロードトランジスタ）を形成する領域、及びＰＭＯＳのタップ領域に、Ｎ型不純物７２を導入して、形成する（図４２（Ａ），（Ｃ））。Ｎ型不純物７２は、犠牲酸化層１２を通って半導体基板１０内に導入され、その後、この工程で或いは後の工程で行われるアニールによって拡散、活性化される。
【０１５４】
半導体基板１０の、素子分離層１１で画定され、Ｎ型不純物７２が導入された領域が、Ｎ型のアクティブ領域３０ａ及びアクティブ領域３０ｂ並びに、後述のＮ型タップ領域３１が形成される領域となる。
【０１５５】
Ｎ型不純物７２のイオン注入後、更にＰＭＯＳの閾値電圧調整用のイオン注入（所謂チャネル注入）を行ってもよい。尚、Ｎ型不純物７２のイオン注入を、ＰＭＯＳのチャネル注入と兼ねてもよい。
【０１５６】
図４３は第３の実施の形態に係るディープＮ型ウェル領域形成工程の一例の説明図であって、（Ａ）は要部平面模式図、（Ｂ）は（Ａ）のＮ５ｄ−Ｎ５ｄ断面模式図、（Ｃ）は（Ａ）のＮ６ｄ−Ｎ６ｄ断面模式図である。
【０１５７】
Ｎ型ウェル領域３０の形成後、図４３に示すように、Ｎ型ウェル領域（ディープＮ型ウェル領域）６０を形成する。Ｎ型ウェル領域６０は、ＳＲＡＭ１Ｂを形成する領域に、Ｎ型不純物７３を導入して、形成する（図４３（Ａ）〜（Ｃ））。Ｎ型不純物７３は、犠牲酸化層１２を通って半導体基板１０内のＰ型ウェル領域２０、Ｐ型ウェル領域４０及びＮ型ウェル領域３０よりも深い領域に導入される。導入されたＮ型不純物７３は、その後、この工程で或いは後の工程で行われるアニールによって拡散、活性化される。
【０１５８】
Ｐ型ウェル領域２０及びＰ型ウェル領域４０は、素子分離層１１の下端よりも浅く形成されているため（図４１）、Ｐ型ウェル領域２０及びＰ型ウェル領域４０とＮ型ウェル領域６０との境界は、素子分離層１１の下端よりも浅い領域に位置するようになる。
【０１５９】
図４４は第３の実施の形態に係るゲート酸化膜及びゲート電極形成工程の一例の説明図であって、（Ａ）は要部平面模式図、（Ｂ）は（Ａ）のＮ５ｅ−Ｎ５ｅ断面模式図、（Ｃ）は（Ａ）のＮ６ｅ−Ｎ６ｅ断面模式図である。
【０１６０】
Ｎ型ウェル領域６０の形成まで行った後、図４４に示すように、ゲート酸化膜５、ゲート電極２ａ〜２ｈ及びダミーゲート電極２を形成する。
図４５は第３の実施の形態に係るＮ型エクステンション領域及びＰ型ハロ領域形成工程の一例の説明図であって、（Ａ）は要部平面模式図、（Ｂ）は（Ａ）のＮ５ｆ−Ｎ５ｆ断面模式図、（Ｃ）は（Ａ）のＮ６ｆ−Ｎ６ｆ断面模式図である。
【０１６１】
ゲート酸化膜５、ゲート電極２ａ〜２ｈ及びダミーゲート電極２の形成後、図４５に示すように、Ｎ型エクステンション領域７４ａ及びＰ型ハロ領域７５ａを形成する。Ｎ型エクステンション領域７４ａは、ＮＭＯＳの各ゲート電極２ａ，２ｂ，２ｄ，２ｅ，２ｇ，２ｈ及びダミーゲート電極２の両側に、形成する（図４５（Ａ），（Ｂ））。Ｐ型ハロ領域７５ａは、Ｎ型エクステンション領域７４ａよりも深く、Ｎ型エクステンション領域７４ａを囲むように、形成する（図４５（Ｂ））。Ｎ型エクステンション領域７４ａ及びＰ型ハロ領域７５ａに導入された不純物は、この工程で或いは後の工程で行われるアニールによって拡散、活性化される。
【０１６２】
図４６は第３の実施の形態に係るＰ型エクステンション領域及びＮ型ハロ領域形成工程の一例の説明図であって、（Ａ）は要部平面模式図、（Ｂ）は（Ａ）のＮ５ｇ−Ｎ５ｇ断面模式図、（Ｃ）は（Ａ）のＮ６ｇ−Ｎ６ｇ断面模式図である。
【０１６３】
図４５と同様に、図４６に示すように、Ｐ型エクステンション領域７４ｂ及びＮ型ハロ領域７５ｂを形成する。Ｐ型エクステンション領域７４ｂは、ＰＭＯＳの各ゲート電極２ｃ，２ｆ及びダミーゲート電極２の両側に、形成する（図４６（Ａ），（Ｃ））。Ｎ型ハロ領域７５ｂは、Ｐ型エクステンション領域７４ｂよりも深く、Ｐ型エクステンション領域７４ｂを囲むように、形成する（図４６（Ｃ））。Ｐ型エクステンション領域７４ｂ及びＮ型ハロ領域７５ｂに導入された不純物は、この工程で或いは後の工程で行われるアニールによって拡散、活性化される。
【０１６４】
図４７は第３の実施の形態に係るサイドウォールスペーサ形成工程の一例の説明図であって、（Ａ）は要部平面模式図、（Ｂ）は（Ａ）のＮ５ｈ−Ｎ５ｈ断面模式図、（Ｃ）は（Ａ）のＮ６ｈ−Ｎ６ｈ断面模式図である。
【０１６５】
Ｎ型エクステンション領域７４ａ及びＰ型エクステンション領域７４ｂ等の形成後、ゲート電極２ａ〜２ｈ及びダミーゲート電極２の側壁に、図４７（Ｂ），（Ｃ）に示すように、サイドウォールスペーサ７６を形成する（図４７（Ａ）では図示を省略）。
【０１６６】
図４８は第３の実施の形態に係るＮＭＯＳ用ソースドレイン領域形成工程の一例の説明図であって、（Ａ）は要部平面模式図、（Ｂ）は（Ａ）のＮ５ｉ−Ｎ５ｉ断面模式図、（Ｃ）は（Ａ）のＮ６ｉ−Ｎ６ｉ断面模式図である。
【０１６７】
サイドウォールスペーサ７６の形成後、図４８に示すように、ＮＭＯＳのソースドレイン領域となるＮ型領域３ａ，３ｂ，３ｃ，３ｆ，３ｇ，３ｈ，３ｕ，３ｖ，３ｗ，３ｐを形成する（図４８（Ａ），（Ｂ））。Ｎ型領域３ａ，３ｂ，３ｃ，３ｆ，３ｇ，３ｈ，３ｕ，３ｖ，３ｗ，３ｐを形成する際に導入する不純物は、Ｎ型タップ領域３１を形成する領域の半導体基板１０にも導入され、Ｎ型タップ領域３１が形成される（図４８（Ａ），（Ｃ））。
【０１６８】
図４９は第３の実施の形態に係るＰＭＯＳ用ソースドレイン領域形成工程の一例の説明図であって、（Ａ）は要部平面模式図、（Ｂ）は（Ａ）のＮ５ｊ−Ｎ５ｊ断面模式図、（Ｃ）は（Ａ）のＮ６ｊ−Ｎ６ｊ断面模式図である。
【０１６９】
図４８と同様に、図４９に示すように、ＰＭＯＳのソースドレイン領域となるＰ型領域３ｄ，３ｅ，３ｉ，３ｊ，３ｑを形成する（図４９（Ａ），（Ｃ））。Ｐ型領域３ｄ，３ｅ，３ｉ，３ｊ，３ｑを形成する際に導入する不純物は、Ｐ型タップ領域２１及びＰ型タップ領域４１，４２を形成する領域の半導体基板１０にも導入され、Ｐ型タップ領域２１及びＰ型タップ領域４１，４２が形成される（図４９（Ａ），（Ｂ））。Ｐ型タップ領域２１、Ｐ型タップ領域４１は、Ｎ型領域３ｐと連続的に形成される。
【０１７０】
図５０は第３の実施の形態に係るコンタクト電極形成工程の一例の説明図であって、（Ａ）は要部平面模式図、（Ｂ）は（Ａ）のＮ５ｋ−Ｎ５ｋ断面模式図、（Ｃ）は（Ａ）のＮ６ｋ−Ｎ６ｋ断面模式図である。
【０１７１】
上記図４９の工程まで行った後、図５０に示すように、まず、Ｎ型領域３ａ，３ｂ，３ｃ，３ｆ，３ｇ，３ｈ，３ｕ，３ｖ，３ｗ、Ｐ型領域３ｄ，３ｅ，３ｉ，３ｊ、Ｎ型タップ領域３１、Ｐ型タップ領域２１及びＰ型タップ領域４１，４２にサリサイド層７７を形成する。その後、層間絶縁膜７８を形成し、その層間絶縁膜７８の所定の位置にコンタクトホール７８ａを形成する。そして、コンタクトホール７８ａを、所定の導電材料で埋め込み、コンタクト電極４ａ〜４ｊ，４ｍ，４ｎ，４ｕ，４ｗ，４ｚ，３１ａ，２１ａ，４１ａ，４２ａを形成する。
【０１７２】
以後は、図４０〜図５０のような工程で形成された構造体の上に、所定の導電部（配線若しくはビア、又は配線及びビア）を含む配線層を形成する。更に、第２方向Ｔに延びるワード線ＷＬ１，ＷＬ２を含む配線層、及び第１方向Ｓに延びるビット線ＢＬ，ＸＢＬを含む配線層を形成する。
【０１７３】
以上のようにして、上記ＳＲＡＭ１Ｂを形成することができる。
以上説明した実施の形態に関し、更に以下の付記を開示する。
（付記１） 半導体基板内の第１方向に並ぶ第１Ｐ型ウェル領域、第１Ｎ型ウェル領域及び第２Ｐ型ウェル領域と、
前記第１Ｐ型ウェル領域に設けられた第１アクティブ領域、前記第２Ｐ型ウェル領域に設けられた第２アクティブ領域並びに、前記第１Ｎ型ウェル領域に設けられた前記第１方向に並ぶ第３アクティブ領域及び第４アクティブ領域と、
前記第１Ｐ型ウェル領域、前記第１Ｎ型ウェル領域及び前記第２Ｐ型ウェル領域を用いて形成され、前記第１方向と直交する第２方向に隣接するメモリセルと、
前記メモリセルに電気的に接続された信号線と、
を含み、
前記各メモリセルは、
前記第１アクティブ領域上に形成された第１ゲート電極と、該第１ゲート電極両側の前記第１アクティブ領域内に形成された第１Ｎ型領域及び第２Ｎ型領域とを備える第１Ｎ型トランジスタと、
前記第１アクティブ領域上で、前記第１ゲート電極に対し前記第２Ｎ型領域側に形成された第２ゲート電極と、該第２ゲート電極両側の前記第１アクティブ領域内に形成された前記第２Ｎ型領域及び第３Ｎ型領域とを備える第２Ｎ型トランジスタと、
前記第３アクティブ領域上に形成され、前記第２ゲート電極に電気的に接続された第３ゲート電極と、該第３ゲート電極両側の前記第３アクティブ領域内に形成された第１Ｐ型領域及び第２Ｐ型領域とを備える第１Ｐ型トランジスタと、
前記第２アクティブ領域上に形成された第４ゲート電極と、該第４ゲート電極両側の前記第２アクティブ領域内に形成された第４Ｎ型領域及び第５Ｎ型領域とを備える第３Ｎ型トランジスタと、
前記第２アクティブ領域上で、前記第４ゲート電極に対し前記第５Ｎ型領域側に形成された第５ゲート電極と、該第５ゲート電極両側の前記第２アクティブ領域内に形成された前記第５Ｎ型領域及び第６Ｎ型領域とを備える第４Ｎ型トランジスタと、
前記第４アクティブ領域上に形成され、前記第５ゲート電極に電気的に接続された第６ゲート電極と、該第６ゲート電極両側の前記第４アクティブ領域内に形成された第３Ｐ型領域及び第４Ｐ型領域とを備える第２Ｐ型トランジスタと、
を含み、
前記第２Ｎ型領域、前記第１Ｐ型領域及び前記第６ゲート電極が電気的に接続され、前記第５Ｎ型領域、前記第３Ｐ型領域及び前記第３ゲート電極が電気的に接続され、
前記信号線は、
前記第２方向に隣接する前記メモリセルの互いの前記第１ゲート電極及び、前記第１Ｐ型ウェル領域に電気的に接続された第１ワード線と、
前記第２方向に隣接する前記メモリセルの互いの前記第４ゲート電極及び、前記第２Ｐ型ウェル領域に電気的に接続された第２ワード線と、
を含む、
ことを特徴とする半導体装置。
【０１７４】
（付記２） 前記第２方向に隣接する前記メモリセルが、互いの境界を軸として線対称に設けられ、
前記境界に設けられた第１ダミーゲート電極を含み、
前記第１ダミーゲート電極を挟んで隣接する前記メモリセルの互いの前記第１Ｎ型領域同士が、前記第１ダミーゲート電極下の前記第１Ｐ型ウェル領域で電気的に分離されている、
ことを特徴とする付記１に記載の半導体装置。
【０１７５】
（付記３） 隣接する前記メモリセルの互いの前記第４Ｐ型領域同士が、前記第１ダミーゲート電極下の前記第１Ｎ型ウェル領域で電気的に分離されている、
ことを特徴とする付記２に記載の半導体装置。
【０１７６】
（付記４） 隣接する前記メモリセルの互いの前記第６Ｎ型領域同士が、前記第１ダミーゲート電極下の前記第２Ｐ型ウェル領域で電気的に分離されている、
ことを特徴とする付記２又は３に記載の半導体装置。
【０１７７】
（付記５） 前記第２方向に隣接する前記メモリセルが、互いの境界を軸として線対称に設けられ、
前記境界に設けられた第２ダミーゲート電極を含み、
前記第２ダミーゲート電極を挟んで隣接する前記メモリセルの互いの前記第４Ｎ型領域同士が、前記第２ダミーゲート電極下の前記第２Ｐ型ウェル領域で電気的に分離されている、
ことを特徴とする付記１に記載の半導体装置。
【０１７８】
（付記６） 隣接する前記メモリセルの互いの前記第３Ｎ型領域同士が、前記第２ダミーゲート電極下の前記第１Ｐ型ウェル領域で電気的に分離されている、
ことを特徴とする付記５に記載の半導体装置。
【０１７９】
（付記７） 隣接する前記メモリセルの互いの前記第２Ｐ型領域同士が、前記第２ダミーゲート電極下の前記第１Ｎ型ウェル領域で電気的に分離されている、
ことを特徴とする付記５又は６に記載の半導体装置。
【０１８０】
（付記８） 隣接する前記メモリセルの各々の前記第１方向に、隣接する前記メモリセルと線対称に設けられた他のメモリセルを含み、
隣接する前記メモリセルの前記第１ゲート電極が、前記他のメモリセルの前記第１ゲート電極と電気的に分離され、
隣接する前記メモリセルの前記第４ゲート電極が、前記他のメモリセルの前記第４ゲート電極と電気的に分離されている、
ことを特徴とする付記１乃至７のいずれかに記載の半導体装置。
【０１８１】
（付記９） 隣接する前記メモリセルの前記第１Ｐ型ウェル領域と、前記他のメモリセルの前記第１Ｐ型ウェル領域とを電気的に分離する第２Ｎ型ウェル領域と、
隣接する前記メモリセルの前記第２Ｐ型ウェル領域と、前記他のメモリセルの前記第２Ｐ型ウェル領域とを電気的に分離する第３Ｎ型ウェル領域と、
を更に含むことを特徴とする付記８に記載の半導体装置。
【０１８２】
（付記１０） 隣接する前記メモリセルの前記第１Ｐ型ウェル領域と、前記他のメモリセルの前記第１Ｐ型ウェル領域とを電気的に分離する第１素子分離層と、
隣接する前記メモリセルの前記第２Ｐ型ウェル領域と、前記他のメモリセルの前記第２Ｐ型ウェル領域とを電気的に分離する第２素子分離層と、
を更に含むことを特徴とする付記８又は９に記載の半導体装置。
【０１８３】
（付記１１） 前記第１Ｐ型ウェル領域の下端が、前記第１素子分離層の下端よりも浅い領域に位置し、前記第２Ｐ型ウェル領域の下端が、前記第２素子分離層の下端よりも浅い領域に位置している、
ことを特徴とする付記１０に記載の半導体装置。
【０１８４】
（付記１２） 前記第１ワード線及び前記第２ワード線は、前記第２方向に延在されていることを特徴とする付記１乃至１１のいずれかに記載の半導体装置。
（付記１３） 前記信号線は、
前記メモリセルの前記第１Ｎ型領域に電気的に接続された第１ビット線と、
前記メモリセルの前記第４Ｎ型領域に電気的に接続された第２ビット線と、
を更に含み、
前記第１ビット線及び前記第２ビット線は、前記第１方向に延在されている、
ことを特徴とする付記１乃至１２のいずれかに記載の半導体装置。
【０１８５】
（付記１４） 前記第３Ｎ型領域及び前記第６Ｎ型領域がグランド電位線に電気的に接続され、前記第２Ｐ型領域及び前記第４Ｐ型領域が電源電位線に電気的に接続されていることを特徴とする付記１乃至１３のいずれかに記載の半導体装置。
【０１８６】
（付記１５） 前記第２Ｐ型ウェル領域に設けられた第５アクティブ領域を更に含み、
前記各メモリセルは、
前記第５アクティブ領域上に形成された第７ゲート電極と、該第７ゲート電極両側の前記第５アクティブ領域内に形成された第７Ｎ型領域及び第８Ｎ型領域とを備える第５Ｎ型トランジスタと、
前記第５アクティブ領域上で、前記第７ゲート電極に対し前記第８Ｎ型領域側に形成された第８ゲート電極と、該第８ゲート電極両側の前記第５アクティブ領域内に形成された前記第８Ｎ型領域及び第９Ｎ型領域とを備える第６Ｎ型トランジスタと、
を更に含み、
前記第７ゲート電極が、前記第５ゲート電極に電気的に接続され、
前記信号線は、前記第２方向に隣接する前記メモリセルの互いの前記第８ゲート電極及び、前記第２Ｐ型ウェル領域に電気的に接続された第３ワード線を含む、
ことを特徴とする付記１乃至１４のいずれかに記載の半導体装置。
【０１８７】
（付記１６） 前記第８ゲート電極に対し前記第９Ｎ型領域側に形成された第３ダミーゲート電極を含み、
前記第３ダミーゲート電極を挟んで隣接する前記メモリセルの互いの前記第９Ｎ型領域同士が、前記第３ダミーゲート電極下の前記第２Ｐ型ウェル領域で電気的に分離されている、
ことを特徴とする付記１５に記載の半導体装置。
【０１８８】
（付記１７） 前記第３ワード線は、前記第２方向に延在されていることを特徴とする付記１５又は１６に記載の半導体装置。
（付記１８） 前記信号線は、前記メモリセルの前記第９Ｎ型領域に電気的に接続された第３ビット線を更に含み、
前記第３ビット線は、前記第１方向に延在されている、
ことを特徴とする付記１５乃至１７のいずれかに記載の半導体装置。
【０１８９】
（付記１９） 半導体基板内の第１方向に並ぶ第１Ｐ型ウェル領域、第１Ｎ型ウェル領域及び第２Ｐ型ウェル領域と、
前記第１Ｐ型ウェル領域、前記第１Ｎ型ウェル領域及び前記第２Ｐ型ウェル領域を用いて形成され、前記第１方向と直交する第２方向に隣接するメモリセルと、
前記メモリセルに電気的に接続された信号線と、
を含み、
前記各メモリセルは、
前記第１Ｐ型ウェル領域、前記第１Ｎ型ウェル領域及び前記第２Ｐ型ウェル領域を用いて形成されたデータ記憶部と、
前記第１Ｐ型ウェル領域及び前記第２Ｐ型ウェル領域にそれぞれ形成され、前記データ記憶部に対するデータの書き込み又は読み出しを行うための第１Ｎ型トランジスタ及び第２Ｎ型トランジスタと、
を含み、
前記信号線は、
前記第２方向に隣接する前記メモリセルの、互いの前記第１Ｎ型トランジスタのゲート電極及び、前記第１Ｐ型ウェル領域に電気的に接続された第１ワード線と、
前記第２方向に隣接する前記メモリセルの、互いの前記第２Ｎ型トランジスタのゲート電極及び、前記第２Ｐ型ウェル領域に電気的に接続された第２ワード線と、
を含む、
ことを特徴とする半導体装置。
【符号の説明】
【０１９０】
１，１Ａ，１Ｂ，１００，２００，３００ ＳＲＡＭ
１ａ，１Ａａ，１Ｂａ，１００ａ，２００ａ，３００ａ メモリセル
２ ダミーゲート電極
２ａ，２ｂ，２ｃ，２ｄ，２ｅ，２ｆ ゲート電極
３ａ，３ｂ，３ｃ，３ｆ，３ｇ，３ｈ，３ｐ Ｎ型領域
３ｄ，３ｅ，３ｉ，３ｊ，３ｑ Ｐ型領域
４ａ，４ｂ，４ｃ，４ｄ，４ｅ，４ｆ，４ｇ，４ｈ，４ｉ，４ｊ，４ｍ，４ｎ，４ｕ，４ｗ，４ｚ，２１ａ，３１ａ，４１ａ，４２ａ，１２１ａ，１３１ａ コンタクト電極
５ ゲート酸化膜
１０，１１０ 半導体基板
１１，１１１ 素子分離層
１２ 犠牲酸化層
２０，４０，１２０ Ｐ型ウェル領域
３０，５０，６０，１３０，１６０ Ｎ型ウェル領域
２０ａ，３０ａ，３０ｂ，４０ａ，４０ｂ，１２０ａ，１３０ａ，１３０ｂ アクティブ領域
２１，４１，４２，１２１ Ｐ型タップ領域
３１，１３１ Ｎ型タップ領域
７１ Ｐ型不純物
７２，７３ Ｎ型不純物
７４ａ Ｎ型エクステンション領域
７４ｂ Ｐ型エクステンション領域
７５ａ Ｐ型ハロ領域
７５ｂ Ｎ型ハロ領域
７６ サイドウォールスペーサ
７７ サリサイド層
７８ 層間絶縁膜
７８ａ コンタクトホール
２１０ ＳＯＩ基板
２１０ａ 半導体基板
２１０ｂ ＢＯＸ層
２１０ｃ 半導体層
２１１ａ ＦＴ
２１１ｂ ＰＴ
２１２ 貫通コンタクト電極
Ｔｆ１，Ｔｆ２ トランスファトランジスタ
Ｄｒ１，Ｄｒ２ ドライバトランジスタ
Ｌｏ１，Ｌｏ２ ロードトランジスタ
【技術分野】
【０００１】
本発明は、半導体装置に関する。
【背景技術】
【０００２】
ＳＲＡＭ（Static Random Access Memory）を備える半導体装置に関しては、ＳＲＡＭの動作電圧の低電圧化、低消費電力化、面積縮小化等の試みがなされている。例えば、ＳＲＡＭセルに含まれる所定のＭＯＳ（Metal Oxide Semiconductor）トランジスタを、そのゲート電極とウェル領域（ボディ）を短絡させたＤＴ（Dynamic Threshold voltage）ＭＯＳとし、オン時の閾値電圧を低下させる技術が知られている。また、ビット線の信号に基づいてボディにバイアスを印加したり、記憶データに応じた電位を基板バイアスとして印加したりすることで、閾値電圧を制御する技術等も知られている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００９−１１０５９４号公報
【特許文献２】特開２００２−３５３３４０号公報
【特許文献３】特開２０００−１１４３９９号公報
【非特許文献】
【０００４】
【非特許文献１】アイ・イー・イー・イー・トランザクションズ・オン・エレクトロン・デバイス（IEEE TRANSACTIONS ON ELECTRON DEVICE），２００８年１月，第５５巻，第１号，ｐｐ．３６５−３７１
【非特許文献２】アイ・イー・イー・イー・インターナショナル・エレクトロン・デバイスズ・ミーティング・９４（IEEE International Electron Devices Meeting 1994），１９９４年，ｐｐ．８０９−８１２
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ＳＲＡＭに上記のようなＤＴＭＯＳを採用する場合には、ＤＴＭＯＳを採用するＳＲＡＭ及びそれを備える半導体装置の製造プロセスが複雑になる、コストが高くなる、といった問題が生じ得る。また、低電圧化、低消費電力化のためにウェル領域（ボディ）に所定の電位を印加して閾値電圧を制御しようとした場合、その回路構成によっては、ＳＲＡＭセルの面積縮小化を図ることができない、といった問題が生じる場合がある。
【課題を解決するための手段】
【０００６】
本発明の一観点によれば、半導体基板内の第１方向に並ぶ第１Ｐ型ウェル領域、第１Ｎ型ウェル領域及び第２Ｐ型ウェル領域と、前記第１Ｐ型ウェル領域に設けられた第１アクティブ領域、前記第２Ｐ型ウェル領域に設けられた第２アクティブ領域並びに、前記第１Ｎ型ウェル領域に設けられた前記第１方向に並ぶ第３アクティブ領域及び第４アクティブ領域と、前記第１Ｐ型ウェル領域、前記第１Ｎ型ウェル領域及び前記第２Ｐ型ウェル領域を用いて形成され、前記第１方向と直交する第２方向に隣接するメモリセルと、前記メモリセルに電気的に接続された信号線とを含む半導体装置が提供される。前記各メモリセルは、前記第１アクティブ領域上に形成された第１ゲート電極と、該第１ゲート電極両側の前記第１アクティブ領域内に形成された第１Ｎ型領域及び第２Ｎ型領域とを備える第１Ｎ型トランジスタと、前記第１アクティブ領域上で、前記第１ゲート電極に対し前記第２Ｎ型領域側に形成された第２ゲート電極と、該第２ゲート電極両側の前記第１アクティブ領域内に形成された前記第２Ｎ型領域及び第３Ｎ型領域とを備える第２Ｎ型トランジスタと、前記第３アクティブ領域上に形成され、前記第２ゲート電極に電気的に接続された第３ゲート電極と、該第３ゲート電極両側の前記第３アクティブ領域内に形成された第１Ｐ型領域及び第２Ｐ型領域とを備える第１Ｐ型トランジスタと、前記第２アクティブ領域上に形成された第４ゲート電極と、該第４ゲート電極両側の前記第２アクティブ領域内に形成された第４Ｎ型領域及び第５Ｎ型領域とを備える第３Ｎ型トランジスタと、前記第２アクティブ領域上で、前記第４ゲート電極に対し前記第５Ｎ型領域側に形成された第５ゲート電極と、該第５ゲート電極両側の前記第２アクティブ領域内に形成された前記第５Ｎ型領域及び第６Ｎ型領域とを備える第４Ｎ型トランジスタと、前記第４アクティブ領域上に形成され、前記第５ゲート電極に電気的に接続された第６ゲート電極と、該第６ゲート電極両側の前記第４アクティブ領域内に形成された第３Ｐ型領域及び第４Ｐ型領域とを備える第２Ｐ型トランジスタとを含み、前記第２Ｎ型領域、前記第１Ｐ型領域及び前記第６ゲート電極が電気的に接続され、前記第５Ｎ型領域、前記第３Ｐ型領域及び前記第３ゲート電極が電気的に接続される。前記信号線は、前記第２方向に隣接する前記メモリセルの互いの前記第１ゲート電極及び、前記第１Ｐ型ウェル領域に電気的に接続された第１ワード線と、前記第２方向に隣接する前記メモリセルの互いの前記第４ゲート電極及び、前記第２Ｐ型ウェル領域に電気的に接続された第２ワード線とを含む。
【発明の効果】
【０００７】
開示の技術によれば、メモリセル面積の増加を抑えた、低電圧動作が可能なＳＲＡＭを備える半導体装置を実現することができる。また、そのような半導体装置を、製造プロセスの複雑化、高コスト化を抑えて、実現することができる。
【図面の簡単な説明】
【０００８】
【図１】第１の実施の形態に係るＳＲＡＭの一例を示す図（その１）である。
【図２】第１の実施の形態に係るＳＲＡＭの一例を示す図（その２）である。
【図３】第１の実施の形態に係るＳＲＡＭの一例を示す図（その３）である。
【図４】第１の実施の形態に係るＳＲＡＭのメモリセルの回路図である。
【図５】別形態のＳＲＡＭの一例を示す図である。
【図６】別形態のＳＲＡＭのメモリセルの回路図である。
【図７】ＳＲＡＭのメモリセルの一例を示す図である。
【図８】電源電圧とアクティブ領域幅の関係の一例を示す図である。
【図９】ＤＴＭＯＳ技術を用いたＳＲＡＭの一例を示す図（その１）である。
【図１０】ＤＴＭＯＳ技術を用いたＳＲＡＭの一例を示す図（その２）である。
【図１１】別形態のＳＲＡＭの別例を示す図（その１）である。
【図１２】別形態のＳＲＡＭの別例を示す図（その２）である。
【図１３】第１の実施の形態に係る素子分離層及び犠牲酸化層形成工程の一例の説明図である。
【図１４】第１の実施の形態に係るＰ型ウェル領域形成工程の一例の説明図である。
【図１５】第１の実施の形態に係るＮ型ウェル領域形成工程の一例の説明図である。
【図１６】第１の実施の形態に係るディープＮ型ウェル領域形成工程の一例の説明図である。
【図１７】第１の実施の形態に係るゲート酸化膜及びゲート電極形成工程の一例の説明図である。
【図１８】第１の実施の形態に係るＮ型エクステンション領域及びＰ型ハロ領域形成工程の一例の説明図である。
【図１９】第１の実施の形態に係るＰ型エクステンション領域及びＮ型ハロ領域形成工程の一例の説明図である。
【図２０】第１の実施の形態に係るサイドウォールスペーサ形成工程の一例の説明図である。
【図２１】第１の実施の形態に係るＮＭＯＳ用ソースドレイン領域形成工程の一例の説明図である。
【図２２】第１の実施の形態に係るＰＭＯＳ用ソースドレイン領域形成工程の一例の説明図である。
【図２３】第１の実施の形態に係るコンタクト電極形成工程の一例の説明図である。
【図２４】第２の実施の形態に係るＳＲＡＭの一例を示す図（その１）である。
【図２５】第２の実施の形態に係るＳＲＡＭの一例を示す図（その２）である。
【図２６】第２の実施の形態に係る素子分離層及び犠牲酸化層形成工程の一例の説明図である。
【図２７】第２の実施の形態に係るＰ型ウェル領域形成工程の一例の説明図である。
【図２８】第２の実施の形態に係るＮ型ウェル領域形成工程の一例の説明図である。
【図２９】第２の実施の形態に係るディープＮ型ウェル領域形成工程の一例の説明図である。
【図３０】第２の実施の形態に係るゲート酸化膜及びゲート電極形成工程の一例の説明図である。
【図３１】第２の実施の形態に係るＮ型エクステンション領域及びＰ型ハロ領域形成工程の一例の説明図である。
【図３２】第２の実施の形態に係るＰ型エクステンション領域及びＮ型ハロ領域形成工程の一例の説明図である。
【図３３】第２の実施の形態に係るサイドウォールスペーサ形成工程の一例の説明図である。
【図３４】第２の実施の形態に係るＮＭＯＳ用ソースドレイン領域形成工程の一例の説明図である。
【図３５】第２の実施の形態に係るＰＭＯＳ用ソースドレイン領域形成工程の一例の説明図である。
【図３６】第２の実施の形態に係るコンタクト電極形成工程の一例の説明図である。
【図３７】第３の実施の形態に係るＳＲＡＭのメモリセルの回路図である。
【図３８】第３の実施の形態に係るＳＲＡＭの一例を示す図（その１）である。
【図３９】第３の実施の形態に係るＳＲＡＭの一例を示す図（その２）である。
【図４０】第３の実施の形態に係る素子分離層及び犠牲酸化層形成工程の一例の説明図である。
【図４１】第３の実施の形態に係るＰ型ウェル領域形成工程の一例の説明図である。
【図４２】第３の実施の形態に係るＮ型ウェル領域形成工程の一例の説明図である。
【図４３】第３の実施の形態に係るディープＮ型ウェル領域形成工程の一例の説明図である。
【図４４】第３の実施の形態に係るゲート酸化膜及びゲート電極形成工程の一例の説明図である。
【図４５】第３の実施の形態に係るＮ型エクステンション領域及びＰ型ハロ領域形成工程の一例の説明図である。
【図４６】第３の実施の形態に係るＰ型エクステンション領域及びＮ型ハロ領域形成工程の一例の説明図である。
【図４７】第３の実施の形態に係るサイドウォールスペーサ形成工程の一例の説明図である。
【図４８】第３の実施の形態に係るＮＭＯＳ用ソースドレイン領域形成工程の一例の説明図である。
【図４９】第３の実施の形態に係るＰＭＯＳ用ソースドレイン領域形成工程の一例の説明図である。
【図５０】第３の実施の形態に係るコンタクト電極形成工程の一例の説明図である。
【発明を実施するための形態】
【０００９】
まず、第１の実施の形態について説明する。
図１〜図３は第１の実施の形態に係るＳＲＡＭの一例を示す図である。図１は要部平面模式図である。図２は図１の部分拡大模式図である。図３は要部断面模式図であって、（Ａ）は図２のＭ１−Ｍ１断面模式図、（Ｂ）は図２のＭ２−Ｍ２断面模式図である。また、図４は第１の実施の形態に係るＳＲＡＭのメモリセルの回路図である。
【００１０】
図１に示すＳＲＡＭ１は、半導体基板１０内に形成されたＰ型ウェル領域２０、Ｎ型ウェル領域３０及びＰ型ウェル領域４０を有する。Ｐ型ウェル領域２０、Ｎ型ウェル領域３０及びＰ型ウェル領域４０は、第１方向Ｓに並んで形成され、各々、第１方向Ｓと直交する第２方向Ｔに延在するように形成される。ＳＲＡＭ１は、このようなＰ型ウェル領域２０、Ｎ型ウェル領域３０及びＰ型ウェル領域４０の組を複数有する。一組のＰ型ウェル領域２０、Ｎ型ウェル領域３０及びＰ型ウェル領域４０を用いて、図１及び図２に示すようなメモリセル１ａが形成される。
【００１１】
各組の間、即ち一の組のＰ型ウェル領域２０と他の組のＰ型ウェル領域２０との間、一の組のＰ型ウェル領域４０と他の組のＰ型ウェル領域４０との間には、Ｎ型ウェル領域５０が形成される。半導体基板１０内には、図３に示すように、Ｐ型ウェル領域２０、Ｎ型ウェル領域３０、Ｐ型ウェル領域４０及びＮ型ウェル領域５０よりも深い領域に、Ｎ型ウェル領域（ディープＮ型ウェル領域）６０が形成される。一の組のＰ型ウェル領域２０とＰ型ウェル領域４０の間は、Ｎ型ウェル領域３０及びＮ型ウェル領域６０によって電気的に分離される。一の組のＰ型ウェル領域２０と他の組のＰ型ウェル領域２０との間、一の組のＰ型ウェル領域４０と他の組のＰ型ウェル領域４０との間は、Ｎ型ウェル領域５０及びＮ型ウェル領域６０、並びに素子分離層１１によって電気的に分離される。
【００１２】
Ｐ型ウェル領域２０及びＰ型ウェル領域４０には、トランスファトランジスタ（Ｔｆ１，Ｔｆ２）及びドライバトランジスタ（Ｄｒ１，Ｄｒ２）が形成されるアクティブ領域２０ａ及びアクティブ領域４０ａが設けられる。Ｎ型ウェル領域３０には、ロードトランジスタ（Ｌｏ１，Ｌｏ２）が形成されるアクティブ領域３０ａ及びアクティブ領域３０ｂが設けられる。これらのアクティブ領域２０ａ及びアクティブ領域４０ａ並びに、アクティブ領域３０ａ及びアクティブ領域３０ｂは、半導体基板１０に所定深さで（ここでは一例としてＮ型ウェル領域６０よりも浅く）形成された絶縁性の素子分離層１１で画定される。
【００１３】
ＳＲＡＭ１は、複数のメモリセル１ａを有する。メモリセル１ａの構成を、図１〜図３を参照して詳細に説明する。
メモリセル１ａは、Ｐ型ウェル領域２０のアクティブ領域２０ａに形成されたトランスファトランジスタＴｆ１及びドライバトランジスタＤｒ１並びに、Ｎ型ウェル領域３０のアクティブ領域３０ａに形成されたロードトランジスタＬｏ１を有する。トランスファトランジスタＴｆ１及びドライバトランジスタＤｒ１はＮチャネル型ＭＯＳトランジスタ（ＮＭＯＳ）であり、ロードトランジスタＬｏ１はＰチャネル型ＭＯＳトランジスタ（ＰＭＯＳ）である。
【００１４】
ここで、トランスファトランジスタＴｆ１は、アクティブ領域２０ａ上に形成されたゲート電極２ａ並びに、そのゲート電極２ａ両側のアクティブ領域２０ａ内に形成されたＮ型領域３ａ及びＮ型領域３ｂを有する。ドライバトランジスタＤｒ１は、アクティブ領域２０ａ上で上記ゲート電極２ａに対してＮ型領域３ｂ側に形成されたゲート電極２ｂ並びに、そのゲート電極２ｂ両側のアクティブ領域２０ａ内に形成されたＮ型領域３ｂ及びＮ型領域３ｃを有する。ロードトランジスタＬｏ１は、アクティブ領域３０ａ上に形成されたゲート電極２ｃ並びに、そのゲート電極２ｃ両側のアクティブ領域３０ａ内に形成されたＰ型領域３ｄ及びＰ型領域３ｅを有する。尚、ドライバトランジスタＤｒ１のゲート電極２ｂと、ロードトランジスタＬｏ１のゲート電極２ｃとは、電気的に接続され、例えば一体で（一本のゲート電極として）形成することができる。
【００１５】
更に、メモリセル１ａは、Ｐ型ウェル領域４０のアクティブ領域４０ａに形成されたトランスファトランジスタＴｆ２及びドライバトランジスタＤｒ２並びに、Ｎ型ウェル領域３０のアクティブ領域３０ｂに形成されたロードトランジスタＬｏ２を有する。トランスファトランジスタＴｆ２及びドライバトランジスタＤｒ２はＮＭＯＳであり、ロードトランジスタＬｏ２はＰＭＯＳである。
【００１６】
ここで、トランスファトランジスタＴｆ２は、アクティブ領域４０ａ上に形成されたゲート電極２ｄ並びに、そのゲート電極２ｄ両側のアクティブ領域４０ａ内に形成されたＮ型領域３ｆ及びＮ型領域３ｇを有する。ドライバトランジスタＤｒ２は、アクティブ領域４０ａ上で上記ゲート電極２ｄに対してＮ型領域３ｇ側に形成されたゲート電極２ｅ並びに、そのゲート電極２ｅ両側のアクティブ領域４０ａ内に形成されたＮ型領域３ｇ及びＮ型領域３ｈを有する。ロードトランジスタＬｏ２は、アクティブ領域３０ｂ上に形成されたゲート電極２ｆ並びに、そのゲート電極２ｆ両側のアクティブ領域３０ｂ内に形成されたＰ型領域３ｉ及びＰ型領域３ｊを含む。尚、ドライバトランジスタＤｒ２のゲート電極２ｅと、ロードトランジスタＬｏ２のゲート電極２ｆとは、電気的に接続され、例えば一体で（一本のゲート電極として）形成することができる。
【００１７】
メモリセル１ａにおいて、ゲート電極２ｃ（及びゲート電極２ｂ）、Ｐ型領域３ｉ及びＮ型領域３ｇは、ゲート電極２ｃとＰ型領域３ｉに接続されたコンタクト電極４ｉ及び、Ｎ型領域３ｇに接続されたコンタクト電極４ｇを介して、電気的に接続される。更に、メモリセル１ａにおいて、ゲート電極２ｆ（及びゲート電極２ｅ）、Ｐ型領域３ｄ及びＮ型領域３ｂは、ゲート電極２ｆとＰ型領域３ｄに接続されたコンタクト電極４ｄ及び、Ｎ型領域３ｂに接続されたコンタクト電極４ｂを介して、電気的に接続される。尚、コンタクト電極４ｉ及びコンタクト電極４ｄは、所謂シェアードコンタクト電極である。
【００１８】
トランスファトランジスタＴｆ１のＮ型領域３ａは、コンタクト電極４ａを介して、ビット線対の一方のビット線ＢＬに電気的に接続され、トランスファトランジスタＴｆ２のＮ型領域３ｆは、コンタクト電極４ｆを介して、ビット線対のもう一方のビット線ＸＢＬに電気的に接続される。ビット線ＢＬ及びビット線ＸＢＬは、このＳＲＡＭ１では、第１方向Ｓに延在される。
【００１９】
ドライバトランジスタＤｒ１のＮ型領域３ｃ及びドライバトランジスタＤｒ２のＮ型領域３ｈはそれぞれ、コンタクト電極４ｃ及びコンタクト電極４ｈを介して、グランド電位線Ｖｓｓに電気的に接続される。ロードトランジスタＬｏ１のＰ型領域３ｅ及びロードトランジスタＬｏ２のＰ型領域３ｊはそれぞれ、コンタクト電極４ｅ及びコンタクト電極４ｊを介して、電源電位線Ｖｃｃに電気的に接続される。
【００２０】
このＳＲＡＭ１では、トランスファトランジスタＴｆ１のゲート電極２ａ及び、トランスファトランジスタＴｆ２のゲート電極２ｄはそれぞれ、コンタクト電極４ｍ及びコンタクト電極４ｎを介して、ワード線ＷＬ１及びワード線ＷＬ２に電気的に接続される。ワード線ＷＬ１及びワード線ＷＬ２は、このＳＲＡＭ１では、第２方向Ｔに延在される。尚、ワード線ＷＬ１及びワード線ＷＬ２は、同じ電位レベルとされる。
【００２１】
図１に示すように、一対のＮ型ウェル領域５０に挟まれた、１組のＰ型ウェル領域２０、Ｎ型ウェル領域３０及びＰ型ウェル領域４０を用いて、上記のような構成を有するメモリセル１ａが、第２方向Ｔに、その境界Ｂａを軸として線対称に複数設けられる。
【００２２】
ＳＲＡＭ１では、１組のＰ型ウェル領域２０、Ｎ型ウェル領域３０及びＰ型ウェル領域４０上で第２方向Ｔに隣接するメモリセル１ａの境界Ｂａに、ダミーゲート電極２が設けられる。ダミーゲート電極２の下には、Ｐ型のアクティブ領域２０ａ（Ｐ型ウェル領域２０）が存在する。それにより、ＳＲＡＭ１において、第２方向Ｔに隣接するメモリセル１ａのＮ型領域３ａ（ビット線ＢＬ）同士（或いはＮ型領域３ｃ同士）が電気的に分離される。
【００２３】
同様に、ＳＲＡＭ１においては、ダミーゲート電極２の下に存在するＰ型のアクティブ領域４０ａ（Ｐ型ウェル領域４０）により、第２方向Ｔに隣接するメモリセル１ａのＮ型領域３ｈ同士（或いはＮ型領域３ｆ（ビット線ＸＢＬ）同士）が電気的に分離される。また、ＳＲＡＭ１においては、ダミーゲート電極２の下に存在するＮ型のアクティブ領域３０ａ（Ｎ型ウェル領域３０）により、第２方向Ｔに隣接するメモリセル１ａのＰ型領域３ｊ同士（或いはＰ型領域３ｅ同士）が電気的に分離される。
【００２４】
あるメモリセル１ａのトランスファトランジスタＴｆ１のゲート電極２ａにコンタクト電極４ｍを介して電気的に接続されたワード線ＷＬ１は、第２方向Ｔに隣接するメモリセル１ａのトランスファトランジスタＴｆ１のゲート電極２ａにも同様に電気的に接続される。また、あるメモリセル１ａのトランスファトランジスタＴｆ２のゲート電極２ｄにコンタクト電極４ｎを介して電気的に接続されたワード線ＷＬ２は、第２方向Ｔに隣接するメモリセル１ａのトランスファトランジスタＴｆ２のゲート電極２ｄにも同様に電気的に接続される。
【００２５】
ＳＲＡＭ１のＰ型ウェル領域２０及びＰ型ウェル領域４０にはそれぞれ、素子分離層１１で画定されたＰ型タップ領域２１及びＰ型タップ領域４１が形成される。Ｎ型ウェル領域３０にも同様に、素子分離層１１で画定されたＮ型タップ領域３１が形成される。Ｎ型タップ領域３１には、コンタクト電極３１ａが接続される。
【００２６】
各メモリセル１ａのトランスファトランジスタＴｆ１のゲート電極２ａに電気的に接続されたワード線ＷＬ１は、コンタクト電極２１ａを介して、Ｐ型タップ領域２１に電気的に接続される。トランスファトランジスタＴｆ２のゲート電極２ｄに電気的に接続されたワード線ＷＬ２も同様に、コンタクト電極４１ａを介して、Ｐ型タップ領域４１に電気的に接続される。
【００２７】
即ち、第２方向Ｔに隣接するメモリセル１ａのトランスファトランジスタＴｆ１のゲート電極２ａと、それらのトランスファトランジスタＴｆ１（及びドライバトランジスタＤｒ１）が形成されるＰ型ウェル領域２０とが短絡される。同様に、第２方向Ｔに隣接するメモリセル１ａのトランスファトランジスタＴｆ２のゲート電極２ｄと、それらのトランスファトランジスタＴｆ２（及びドライバトランジスタＤｒ２）が形成されるＰ型ウェル領域４０とが短絡される。
【００２８】
これにより、ＳＲＡＭ１の各メモリセル１ａについて、図４に示すような回路が実現される。メモリセル１ａでは、ラッチ部（データ記憶部）のＮｏｄｅ１とＮｏｄｅ２において、Ｎｏｄｅ１がＬｏｗ（Ｌ）レベル且つＮｏｄｅ２がＨｉｇｈ（Ｈ）レベル、或いは、Ｎｏｄｅ１がＨレベル且つＮｏｄｅ２がＬレベル、という２種類の状態を区別することで、０或いは１が記憶される。
【００２９】
第１方向Ｓに隣接するメモリセル１ａ同士は、図３（Ｂ）に示すように、Ｐ型ウェル領域２０、Ｎ型ウェル領域３０及びＰ型ウェル領域４０を挟む一対のＮ型ウェル領域５０、それらＮ型ウェル領域５０よりも深い領域に位置するＮ型ウェル領域６０、及び素子分離層１１で電気的に分離される。第１方向Ｓに隣接するメモリセル１ａは、その境界Ｂｂを軸として線対称に設けられる。
【００３０】
図１に示すように、第２方向Ｔに並ぶ各メモリセル１ａのトランスファトランジスタＴｆ１のゲート電極２ａは、当該各メモリセル１ａの第１方向Ｓに隣接するトランスファトランジスタＴｆ１のゲート電極２ａとそれぞれ電気的に分離される。同様に、第２方向Ｔに並ぶメモリセル１ａのトランスファトランジスタＴｆ２のゲート電極２ｄは、当該各メモリセル１ａの第１方向Ｓに隣接するトランスファトランジスタＴｆ２のゲート電極２ｄとそれぞれ電気的に分離される。
【００３１】
第１の実施の形態に係るＳＲＡＭ１は、例えば、以上のような構成を有している。
尚、ＳＲＡＭ１において、ゲート電極２ａ〜２ｆ及びダミーゲート電極２の下にはゲート酸化膜が形成される。
【００３２】
ＳＲＡＭ１において、ゲート電極２ａ〜２ｆ及びダミーゲート電極２の側壁には、サイドウォールスペーサが形成されてもよい。また、ＳＲＡＭ１において、ゲート電極２ａ〜２ｆ及びダミーゲート電極２並びに、Ｎ型領域３ａ，３ｂ，３ｃ，３ｆ，３ｇ，３ｈ，３ｐ、Ｐ型領域３ｄ，３ｅ，３ｉ，３ｊ，３ｑ、Ｎ型タップ領域３１、Ｐ型タップ領域２１，４１の表層には、サリサイド層が形成されてもよい。また、ＳＲＡＭ１において、各ＮＭＯＳ（トランスファトランジスタＴｆ１，Ｔｆ２及びドライバトランジスタＤｒ１，Ｄｒ２）及びＰＭＯＳ（ロードトランジスタＬｏ１，Ｌｏ２）には、エクステンション領域、ハロ領域が形成されてもよい。
【００３３】
第１の実施の形態に係るＳＲＡＭ１との比較のため、ここで別形態のＳＲＡＭについて述べる。
図５は別形態のＳＲＡＭの一例を示す図であって、（Ａ）は要部平面模式図、（Ｂ）は（Ａ）のＭ３−Ｍ３断面模式図である。また、図６は別形態のＳＲＡＭのメモリセルの回路図である。尚、図５では、説明の便宜上、上記のＳＲＡＭ１と同等又は対応する要素には同じ符号を付している。
【００３４】
図５に示すＳＲＡＭ１００は、半導体基板１１０の、交互に並んだＰ型ウェル領域１２０及びＮ型ウェル領域１３０に形成される。Ｐ型ウェル領域１２０及びＮ型ウェル領域１３０よりも深い領域には、Ｎ型ウェル領域（ディープＮ型ウェル領域）１６０が設けられる。
【００３５】
ＳＲＡＭ１００のメモリセル１００ａは、Ｐ型ウェル領域１２０のアクティブ領域１２０ａに形成されたトランスファトランジスタＴｆ１及びドライバトランジスタＤｒ１を有する。更に、メモリセル１００ａは、そのＰ型ウェル領域１２０に隣接するＮ型ウェル領域１３０のアクティブ領域１３０ａに形成されたロードトランジスタＬｏ１及び、アクティブ領域１３０ｂに形成されたロードトランジスタＬｏ２を有する。更に、メモリセル１００ａは、そのＮ型ウェル領域１３０に隣接する、もう一方のＰ型ウェル領域１２０のアクティブ領域１２０ａに形成されたトランスファトランジスタＴｆ２及びドライバトランジスタＤｒ２を有する。
【００３６】
このようなメモリセル１００ａが、第２方向Ｔにその境界を軸として線対称に設けられ、第１方向Ｓにその境界を軸として線対称に設けられる。第１方向Ｓに隣接するメモリセル１００ａは、Ｐ型ウェル領域１２０を共用して形成される。また、第１方向Ｓに隣接するメモリセル１００ａでは、各トランスファトランジスタＴｆ１のゲート電極２ａ同士が、Ｐ型ウェル領域１２０上の素子分離層１１１の上で電気的に接続される。同様に、各トランスファトランジスタＴｆ２のゲート電極２ｄ同士が、Ｐ型ウェル領域１２０上の素子分離層１１１の上で電気的に接続される。そして、第１方向Ｓに隣接するメモリセル１００ａのゲート電極２ａ同士及びゲート電極２ｄ同士は、第１方向Ｓに延在される共通のワード線ＷＬに電気的に接続される。図５（Ｂ）には、ゲート電極２ａとワード線ＷＬを電気的に接続するコンタクト電極４ｍを点線で図示している。
【００３７】
第２方向Ｔに隣接するメモリセル１００ａについては、トランスファトランジスタＴｆ１のＮ型領域３ａ同士、トランスファトランジスタＴｆ２のＮ型領域３ｆ同士が共用される。第２方向Ｔに隣接するメモリセル１００ａでは、ドライバトランジスタＤｒ１のＮ型領域３ｃ同士、ドライバトランジスタＤｒ２のＮ型領域３ｈ同士が共用される。第２方向Ｔに隣接するメモリセル１００ａでは、ロードトランジスタＬｏ１のＰ型領域３ｅ同士、ロードトランジスタＬｏ２のＰ型領域３ｊ同士が共用される。
【００３８】
そして、共用されるＮ型領域３ａが、コンタクト電極４ａを介して、第２方向Ｔに延在されるビット線ＢＬに電気的に接続され、共用されるＮ型領域３ｆが、コンタクト電極４ｆを介して、第２方向Ｔに延在されるビット線ＸＢＬに電気的に接続される。共用されるＮ型領域３ｃ同士及びＮ型領域３ｈ同士は、グランド電位線Ｖｓｓに電気的に接続され、共用されるＰ型領域３ｅ同士及びＰ型領域３ｊ同士は、電源電位線Ｖｃｃに電気的に接続される。
【００３９】
ＳＲＡＭ１００のＰ型ウェル領域１２０にはそれぞれ、Ｐ型タップ領域１２１が形成され、Ｎ型ウェル領域１３０には、Ｎ型タップ領域１３１が形成される。Ｐ型ウェル領域１２０及びＮ型ウェル領域１３０にはそれぞれコンタクト電極１２１ａ及びコンタクト電極１３１ａが接続される。Ｐ型ウェル領域１２０及びＮ型ウェル領域１３０の電位はそれぞれ、Ｐ型タップ領域１２１及びＮ型タップ領域１３１で引き出される。
【００４０】
以上のような構成により、ＳＲＡＭ１００の各メモリセル１００ａについて、図６に示すような回路が実現される。
ＳＲＡＭ１００では、第１方向Ｓに並ぶメモリセル１００ａでワード線ＷＬが共用され、また、第２方向Ｔに並ぶメモリセル１００ａでビット線ＢＬ及びビット線ＸＢＬが共用される。そのため、ワード線ＷＬが第１方向Ｓに延在され、ビット線ＢＬ及びビット線ＸＢＬが第２方向Ｔに延在される。また、このＳＲＡＭ１００では、ワード線ＷＬに電気的に接続されるトランスファトランジスタＴｆ１のゲート電極２ａと、そのトランスファトランジスタＴｆ１が形成されるＰ型ウェル領域１２０とは、短絡されない。同様に、ワード線ＷＬに電気的に接続されるトランスファトランジスタＴｆ２のゲート電極２ｄと、そのトランスファトランジスタＴｆ２が形成されるＰ型ウェル領域１２０とは、短絡されない。
【００４１】
今、このようなＳＲＡＭ１００について、電源電圧（動作電圧）を低下（低電圧化）させることを考える。例えば、ＳＲＡＭ１００の電源電圧が１．２Ｖであった場合、その電源電圧を１．０Ｖに低下させることを考える。この場合、ＳＲＡＭ１００の構成を変更せず、そのまま電源電圧を低下させると、オン電流Ｉｏｎの不足を招き、ＳＲＡＭ１００が動作しなくなる。そのため、メモリセル１００ａ内のトランジスタのゲート幅（アクティブ領域幅）Ｗを大きくしなければならず、その結果、セル面積の増加を招いてしまう。
【００４２】
例えば、６５ｎｍテクノロジの場合を例に挙げると、電源電圧１．２Ｖでは０．５μｍ2のメモリセル（「１．２Ｖセル」という）が報告されている（アイ・イー・イー・イー・２００４・シンポジウム・オン・ヴィエルエスアイ・テクノロジー・ダイジェスト・オブ・テクニカル・ペーパーズ（IEEE 2004 Symposium on VLSI Technology Digest of Technical Papers），２００４年，ｐｐ．１０−１１）。この１．２Ｖセルをベースに、電源電圧を１．０Ｖに低下させたメモリセル（「１．０Ｖセル」という）を考えると、オン電流Ｉｏｎの不足分を補うためには、トランスファトランジスタ及びドライバトランジスタのアクティブ領域幅Ｗを２０５ｎｍに変更することが必要になると推察される。参考までに、このような１．０Ｖセルについて推察される各部のサイズを図７（Ａ）に示す。１．０Ｖセルのセル面積は概ね、１．１７μｍ×０．５μｍ＝０．５８５μｍ2と見積もられる。
【００４３】
ここで更に、電源電圧を０．５Ｖに低下させたメモリセル（「０．５Ｖセル」という）を考えると、オン電流Ｉｏｎの不足分を補うためには、図７（Ｂ）及び図８に示すように、全トランジスタのアクティブ領域幅Ｗを、１．０Ｖセルの時の４倍にすることが必要になると推察される。０．５Ｖセルのセル面積は概ね、２．８８μｍ×０．５μｍ＝１．４４μｍ2と見積もられる。
【００４４】
一方、低電圧でオン電流Ｉｏｎを確保する技術として、ＤＴＭＯＳ技術がある。次に、このようなＤＴＭＯＳ技術を用いたＳＲＡＭの一例について説明する。
図９及び図１０はＤＴＭＯＳ技術を用いたＳＲＡＭの一例を示す図である。図９は要部平面模式図である。図１０は要部断面模式図であって、（Ａ）は図９のＭ４−Ｍ４断面模式図、（Ｂ）は図９のＭ５−Ｍ５断面模式図、（Ｃ）は図９のＭ６−Ｍ６断面模式図である。尚、図９及び図１０では、説明の便宜上、上記のＳＲＡＭ１及びＳＲＡＭ１００と同等又は対応する要素には同じ符号を付している。
【００４５】
複数のメモリセル２００ａを有するＳＲＡＭ２００では、半導体基板２１０ａ、埋め込み絶縁層（ＢＯＸ層）２１０ｂ及び半導体層２１０ｃの積層構造を有するＳＯＩ基板２１０が用いられる。また、素子分離層として、ＢＯＸ層２１０ｂに達する素子分離層（Full Trench；ＦＴ）２１１ａ及び、ＦＴ２１１ａよりも浅い素子分離層（Partial Trench；ＰＴ）２１１ｂが用いられる。更に、ＳＲＡＭ２００では、トランスファトランジスタＴｆ１のゲート電極２ａを、トランスファトランジスタＴｆ１及びドライバトランジスタＤｒ１が形成されるＰ型ウェル領域１２０と短絡させる貫通コンタクト電極２１２が用いられる。また、トランスファトランジスタＴｆ２のゲート電極２ｄを、トランスファトランジスタＴｆ２及びドライバトランジスタＤｒ２が形成されるＰ型ウェル領域１２０と短絡させる貫通コンタクト電極２１２が用いられる。
【００４６】
図１０（Ａ）には、Ｐ型ウェル領域１２０のアクティブ領域１２０ａに沿った断面を模式的に図示し、図１０（Ｂ）には、Ｐ型ウェル領域１２０内の素子分離層（ＦＴ２１１ａ及びＰＴ２１１ｂ）に沿った断面を模式的に図示している。貫通コンタクト電極２１２は、ゲート電極２ａ、ゲート電極２ｄと部分的に接続され、ＢＯＸ層２１０ｂとの間に半導体層２１０ｃを残して設けられたＰＴ２１１ｂを貫通して、Ｐ型ウェル領域１２０に達している。このような貫通コンタクト電極２１２に、第１方向Ｓに延在されるワード線ＷＬが電気的に接続され、ゲート電極２ａとその下のＰ型ウェル領域１２０が短絡され、ゲート電極２ｄとその下のＰ型ウェル領域１２０が短絡される。
【００４７】
ＳＲＡＭ２００では、一のワード線ＷＬ（例えばＷＬ＿１）と貫通コンタクト電極２１２で短絡されるＰ型ウェル領域１２０が、他のワード線ＷＬ（例えばＷＬ＿０，ＷＬ＿２）と貫通コンタクト電極２１２で短絡されるＰ型ウェル領域１２０と、電気的に分離される。ＳＲＡＭ２００では、このようなＰ型ウェル領域１２０の電気的な分離が、ＳＯＩ基板２１０のＢＯＸ層２１０ｂ及び、ＦＴ２１１ａで行われる。
【００４８】
これにより、各メモリセル２００ａにおいて、トランスファトランジスタＴｆ１のゲート電極２ａ（ワード線）と、トランスファトランジスタＴｆ１及びドライバトランジスタＤｒ１のＰ型ウェル領域１２０とが短絡されたＤＴＭＯＳ構造が得られる。同様に、トランスファトランジスタＴｆ２のゲート電極２ｄ（ワード線）と、トランスファトランジスタＴｆ２及びドライバトランジスタＤｒ２のＰ型ウェル領域１２０とが短絡されたＤＴＭＯＳ構造が得られる。
【００４９】
尚、Ｎ型ウェル領域１３０のロードトランジスタＬｏ１及びロードトランジスタＬｏ２は、ＤＴＭＯＳ構造とせず、Ｎ型ウェル領域１３０の電位引き出しのために、図１０（Ｃ）のようにコンタクト電極１３１ａを設けたＮ型タップ領域１３１が形成される。ＳＲＡＭ２００では、ＳＯＩ基板２１０を用いるため、ＰＴ２１１ｂとＢＯＸ層２１０ｂの間の半導体層２１０ｃにより、Ｎ型ウェル領域１３０の電位が引き出される。
【００５０】
ＳＲＡＭ２００では、上記のように貫通コンタクト電極２１２、ＳＯＩ基板２１０、ＰＴ２１１ｂ等を用いてＤＴＭＯＳ構造を形成することで、先のＳＲＡＭ１で述べた図４と同様の回路が実現される。
【００５１】
しかし、このＳＲＡＭ２００のように、貫通コンタクト電極２１２、ＳＯＩ基板２１０、ＰＴ２１１ｂを用いると、例えば上記のＳＲＡＭ１００に比べ、その製造プロセスが複雑になり、製造コストも高くなる。貫通コンタクト電極２１２、ＳＯＩ基板２１０、ＰＴ２１１ｂを用いず、上記のＳＲＡＭ１００と同様の概念及び技術で図４のような回路を実現しようとすると、例えば、次の図１１及び図１２に示すようなＳＲＡＭが考えられる。
【００５２】
図１１及び図１２は別形態のＳＲＡＭの別例を示す図である。図１１は要部平面図である。図１２は要部断面模式図であって、（Ａ）は図１１のＭ７−Ｍ７断面模式図、（Ｂ）は図１１のＭ８−Ｍ８断面模式図である。尚、説明の便宜上、図１１及び図１２では、上記のＳＲＡＭ１及びＳＲＡＭ１００と同等又は対応する要素には同じ符号を付している。
【００５３】
ワード線は第１方向Ｓに延在され、ビット線は第２方向Ｔに延在される。ＳＲＡＭ３００は、複数のメモリセル３００ａを有する。ＳＲＡＭ３００では、ＳＯＩ基板が用いられない。そのため、図１２（Ａ）のように、一のワード線と短絡されるＰ型ウェル領域１２０は、他のワード線と短絡されるＰ型ウェル領域１２０と、素子分離層１１１、Ｎ型ウェル領域１３０及びＮ型ウェル領域１６０によって電気的に分離される。Ｐ型ウェル領域１２０にはそれぞれ、Ｐ型タップ領域１２１が形成され、Ｐ型タップ領域１２１とワード線をコンタクト電極１２１ａを介して電気的に接続することで、Ｐ型ウェル領域１２０とワード線が短絡される。このような構造を採用することで、上記図４のような回路が実現される。
【００５４】
但し、このようなＳＲＡＭ３００の場合、第２方向Ｔに隣接するメモリセル３００ａ間でＰ型ウェル領域１２０同士を電気的に分離する構造であるため、セル面積が増加する。即ち、図１２（Ａ）を例にとると、第２方向Ｔに隣接するメモリセル３００ａ間でＮ型領域３ａが共用できないため、メモリセル３００ａの片側につき、コンタクト電極４ａの半分の長さＬ１及び、コンタクト電極４ａから素子分離層１１１までのＮ型領域３ａの長さＬ２が増加する。更に、Ｐ型ウェル領域１２０上の素子分離層１１１の長さＬ３及び、Ｎ型ウェル領域１３０上の素子分離層１１１の長さＬ４が増加する。このような長さＬ１〜Ｌ４の増加が、メモリセル３００ａの両側で発生する。更に、図１２（Ｂ）のように、Ｐ型ウェル領域１２０内にＰ型タップ領域１２１を追加することになるため、第１方向Ｓでは、片側につき長さＬ５が増加する。
【００５５】
また、このようなＳＲＡＭ３００の場合、第２方向Ｔに隣接するメモリセル３００ａ間では、アクティブ領域１２０ａの連続性が途切れて狭ソースドレイン幅（長さＬ２の箇所）となるため、駆動能力の劣化が引き起こされる可能性がある。ＮＭＯＳの駆動能力劣化は、リード電流を劣化させる。
【００５６】
ＳＲＡＭ３００について、上記のような増加分の長さＬ１〜Ｌ５は、例えば、長さＬ１〜Ｌ４の合計が０．４９μｍ（両側で０．９８μｍ）、長さＬ５が０．０５５μｍ（両側で０．１１μｍ）と考えることができる。一方、ＳＲＡＭ１００のメモリセル１００ａを、上記のように１．０Ｖセル（図７（Ａ））とした場合、そのセル面積は概ね、１．１７μｍ×０．５μｍ＝０．５８５μｍ2と見積もられる。メモリセル１００ａを、上記のように０．５Ｖセル（図７（Ｂ））とした場合には、そのセル面積は概ね、２．８８μｍ×０．５μｍ＝１．４４μｍ2と見積もられる。ＳＲＡＭ３００のメモリセル３００ａでは、長さＬ１〜Ｌ５を考慮すると、そのセル面積は概ね、（１．１７μｍ＋０．１１μｍ）×（０．５μｍ＋０．９８μｍ）＝１．８９４４μｍ2と見積もられる。ＳＲＡＭ３００のメモリセル３００ａを採用するよりも、０．５Ｖセルを採用した方が、まだセル面積の増加を抑えることができ、この計算例では、ＳＲＡＭ３００は比較的面積ペナルティが大きい構造となる。
【００５７】
これに対し、上記第１の実施の形態に係るＳＲＡＭ１によれば、貫通コンタクト電極、ＳＯＩ基板、ＰＴを用いず、且つ、セル面積の増加を抑えて、動作電圧の低減（低電圧化）が可能な図４のような回路を実現することができる。
【００５８】
ＳＲＡＭ１では、図１、図２及び図３（Ａ）のように、第２方向Ｔに並ぶメモリセル１ａの、各トランスファトランジスタＴｆ１のゲート電極２ａが、第２方向Ｔに延在されるワード線ＷＬ１にコンタクト電極２１ａで電気的に接続される。ワード線ＷＬ１は、トランスファトランジスタＴｆ１及びドライバトランジスタＤｒ１が形成されるＰ型ウェル領域２０のＰ型タップ領域２１に電気的に接続される。これにより、第２方向Ｔに並ぶ各メモリセル１ａにおいて、トランスファトランジスタＴｆ１のゲート電極２ａ（ワード線ＷＬ１）と、トランスファトランジスタＴｆ１及びドライバトランジスタＤｒ１が形成されるＰ型ウェル領域２０とが、短絡される（ＤＴＭＯＳ）。
【００５９】
同様に、ＳＲＡＭ１では、第２方向Ｔに並ぶメモリセル１ａの、各トランスファトランジスタＴｆ２のゲート電極２ｄが、ワード線ＷＬ２にコンタクト電極４１ａで電気的に接続される。ワード線ＷＬ２は、トランスファトランジスタＴｆ２及びドライバトランジスタＤｒ２が形成されるＰ型ウェル領域４０のＰ型タップ領域４１に電気的に接続される。これにより、第２方向Ｔに並ぶ各メモリセル１ａにおいて、トランスファトランジスタＴｆ２のゲート電極２ｄ（ワード線ＷＬ２）と、トランスファトランジスタＴｆ２及びドライバトランジスタＤｒ２が形成されるＰ型ウェル領域４０とが、短絡される（ＤＴＭＯＳ）。
【００６０】
このようなＤＴＭＯＳ構造を採用することで、動作電圧の低電圧化におけるオン電流Ｉｏｎの確保が図られる。
ＳＲＡＭ１では、第２方向Ｔに隣接するメモリセル１ａについては、第１方向Ｓに延在されるビット線ＢＬにコンタクト電極４ａで電気的に接続されるＮ型領域３ａを共用できない。そのため、第２方向Ｔに隣接するメモリセル１ａについてそれぞれ、Ｎ型領域３ａが形成される。Ｎ型領域３ａ間は、第２方向Ｔに隣接するメモリセル１ａ間に設ける、ダミーゲート電極２下のＰ型のアクティブ領域２０ａによって、電気的に分離される。ダミーゲート電極２の利用により、アクティブ領域２０ａの連続性を保ちつつ、第２方向Ｔに隣接するメモリセル１ａのＮ型領域３ａ同士が電気的に分離される。
【００６１】
同様に、ＳＲＡＭ１では、第２方向Ｔに隣接するメモリセル１ａについては、第１方向Ｓに延在されるビット線ＸＢＬにコンタクト電極４ｆで電気的に接続されるＮ型領域３ｆを共用できないため、それぞれＮ型領域３ｆが形成される。Ｎ型領域３ｆ間は、第２方向Ｔに隣接するメモリセル１ａ間に設ける、ダミーゲート電極２下のＰ型のアクティブ領域４０ａによって、その連続性を保ちつつ、電気的に分離される。
【００６２】
第２方向Ｔに隣接するメモリセル１ａの境界Ｂａにダミーゲート電極２を設けることによるメモリセル１ａの、１．０Ｖセル（図７（Ａ））に対する第２方向Ｔの長さの増加は、例えば、片側で０．１２μｍ（両側で０．２４μｍ）である。
【００６３】
また、ＳＲＡＭ１では、第１方向Ｓに隣接するメモリセル１ａのＰ型ウェル領域２０間及びＰ型ウェル領域４０間が、素子分離層１１、Ｎ型ウェル領域５０及びＮ型ウェル領域６０によって電気的に分離される。メモリセル１ａでは、Ｎ型ウェル領域５０を設けることで、１．０Ｖセルに対して第１方向Ｓの長さが増加するが、その増加は、例えば、片側で０．２３５μｍ（両側で０．４７μｍ）である。
【００６４】
更に、ＳＲＡＭ１では、第１方向Ｓに隣接するメモリセル１ａのトランスファトランジスタＴｆ１のゲート電極２ａ同士、トランスファトランジスタＴｆ２のゲート電極２ｄ同士が共用できないため、分割される。尚、この分割は、第１方向Ｓに隣接するメモリセル１ａ間に設けるＮ型ウェル領域５０の範囲内に収まる。
【００６５】
ＳＲＡＭ１では、例えば、１．０Ｖセルに対して上記のような長さの増加が生じた場合、そのセル面積は概ね、（１．１７μｍ＋０．４７μｍ）×（０．５μｍ＋０．２４μｍ）＝１．２１３６μｍ2と見積もられる。ＳＲＡＭ１のメモリセル１ａでは、０．５Ｖセル（図７（Ｂ），セル面積１．４４μｍ2）よりもそのセル面積を抑えることが可能になる。
【００６６】
このように第１の実施の形態に係るＳＲＡＭ１によれば、貫通コンタクト電極、ＳＯＩ基板、ＰＴを用いず、セル面積の増加を抑えて、０．５Ｖといった動作電圧の低電圧化を実現することが可能になる。
【００６７】
上記のような構成を有するＳＲＡＭ１は、例えば、以下のようにして形成することができる。上記ＳＲＡＭ１の形成方法の一例を、図１３〜図２３を参照して説明する。
図１３は第１の実施の形態に係る素子分離層及び犠牲酸化層形成工程の一例の説明図であって、（Ａ）は要部平面模式図、（Ｂ）は（Ａ）のＮ１ａ−Ｎ１ａ断面模式図、（Ｃ）は（Ａ）のＮ２ａ−Ｎ２ａ断面模式図である。
【００６８】
まず、図１３に示すように、Ｐ型の半導体基板１０に、素子分離層１１及び犠牲酸化層１２を形成する。素子分離層１１は、例えば、ＳＴＩ（Shallow Trench Isolation）法を用いて、半導体基板１０の表面から３００ｎｍの深さで形成される。素子分離層１１の形成により、ＳＲＡＭ１のＮＭＯＳ、ＰＭＯＳが形成されるアクティブ領域、及びタップ領域が画定される。素子分離層１１で画定される半導体基板１０の表層部に、例えば、熱酸化法を用いて、犠牲酸化層１２を形成する。
【００６９】
尚、この工程では、半導体基板１０に素子分離層１１を形成した後、半導体基板１０の表層部に犠牲酸化層１２を形成しても、半導体基板１０の表層部に犠牲酸化層１２を形成した後、素子分離層１１を形成してもよい。
【００７０】
図１４は第１の実施の形態に係るＰ型ウェル領域形成工程の一例の説明図であって、（Ａ）は要部平面模式図、（Ｂ）は（Ａ）のＮ１ｂ−Ｎ１ｂ断面模式図、（Ｃ）は（Ａ）のＮ２ｂ−Ｎ２ｂ断面模式図である。
【００７１】
素子分離層１１及び犠牲酸化層１２の形成後、図１４に示すように、Ｐ型ウェル領域２０及びＰ型ウェル領域４０を形成する。Ｐ型ウェル領域２０及びＰ型ウェル領域４０は、フォトリソグラフィ技術及びイオン注入技術を用い、ＮＭＯＳ（トランスファトランジスタ及びドライバトランジスタ）を形成する領域、及びＮＭＯＳのタップ領域に、ボロン等のＰ型不純物７１を導入して、形成する（図１４（Ａ），（Ｂ））。Ｐ型不純物７１は、犠牲酸化層１２を通って半導体基板１０内に導入され、その後、この工程で或いは後の工程で行われるアニールによって拡散、活性化される。
【００７２】
半導体基板１０の、素子分離層１１で画定され、Ｐ型不純物７１が導入された領域が、Ｐ型のアクティブ領域２０ａ及びアクティブ領域４０ａ並びに、後述のＰ型タップ領域２１及びＰ型タップ領域４１が形成される領域となる。
【００７３】
Ｐ型不純物７１のイオン注入後、更にＮＭＯＳの閾値電圧調整用のイオン注入（所謂チャネル注入）を行ってもよい。尚、Ｐ型不純物７１のイオン注入を、ＮＭＯＳのチャネル注入と兼ねてもよい。
【００７４】
図１５は第１の実施の形態に係るＮ型ウェル領域形成工程の一例の説明図であって、（Ａ）は要部平面模式図、（Ｂ）は（Ａ）のＮ１ｃ−Ｎ１ｃ断面模式図、（Ｃ）は（Ａ）のＮ２ｃ−Ｎ２ｃ断面模式図である。
【００７５】
Ｐ型ウェル領域２０及びＰ型ウェル領域４０の形成後、図１５に示すように、Ｎ型ウェル領域３０及びＮ型ウェル領域５０を形成する。Ｎ型ウェル領域３０は、フォトリソグラフィ技術及びイオン注入技術を用い、ＰＭＯＳ（ロードトランジスタ）を形成する領域、及びＰＭＯＳのタップ領域に、リン、ヒ素等のＮ型不純物７２を導入して、形成する（図１５（Ａ），（Ｃ））。Ｎ型ウェル領域５０は、形成するメモリセル１ａの第１方向Ｓの境界Ｂｂが含まれる領域に、Ｎ型不純物７２を導入して、形成する（図１５（Ａ），（Ｃ））。Ｎ型不純物７２は、犠牲酸化層１２を通って半導体基板１０内に導入され、その後、この工程で或いは後の工程で行われるアニールによって拡散、活性化される。
【００７６】
半導体基板１０の、素子分離層１１で画定され、Ｎ型不純物７２が導入された領域が、Ｎ型のアクティブ領域３０ａ及びアクティブ領域３０ｂ並びに、後述のＮ型タップ領域３１が形成される領域となる。
【００７７】
Ｎ型不純物７２のイオン注入後、更にＰＭＯＳの閾値電圧調整用のイオン注入（所謂チャネル注入）を行ってもよい。尚、Ｎ型不純物７２のイオン注入を、ＰＭＯＳのチャネル注入と兼ねてもよい。
【００７８】
図１６は第１の実施の形態に係るディープＮ型ウェル領域形成工程の一例の説明図であって、（Ａ）は要部平面模式図、（Ｂ）は（Ａ）のＮ１ｄ−Ｎ１ｄ断面模式図、（Ｃ）は（Ａ）のＮ２ｄ−Ｎ２ｄ断面模式図である。
【００７９】
Ｎ型ウェル領域３０及びＮ型ウェル領域５０の形成後、図１６に示すように、Ｎ型ウェル領域（ディープＮ型ウェル領域）６０を形成する。Ｎ型ウェル領域６０は、フォトリソグラフィ技術及びイオン注入技術を用い、ＳＲＡＭ１を形成する領域に、リン、ヒ素等のＮ型不純物７３を導入して、形成する（図１６（Ａ）〜（Ｃ））。Ｎ型不純物７３は、犠牲酸化層１２を通り、先に半導体基板１０内に形成したＰ型ウェル領域２０及びＰ型ウェル領域４０並びに、Ｎ型ウェル領域３０及びＮ型ウェル領域５０よりも深い領域に導入される。導入されたＮ型不純物７３は、その後、この工程で或いは後の工程で行われるアニールによって拡散、活性化される。
【００８０】
図１７は第１の実施の形態に係るゲート酸化膜及びゲート電極形成工程の一例の説明図であって、（Ａ）は要部平面模式図、（Ｂ）は（Ａ）のＮ１ｅ−Ｎ１ｅ断面模式図、（Ｃ）は（Ａ）のＮ２ｅ−Ｎ２ｅ断面模式図である。
【００８１】
Ｎ型ウェル領域６０の形成まで行った後、図１７に示すように、ゲート酸化膜５、ゲート電極２ａ〜２ｆ及びダミーゲート電極２を形成する。ゲート酸化膜５、ゲート電極２ａ〜２ｆ及びダミーゲート電極２は、例えば、犠牲酸化層１２の除去後、半導体基板１０上に酸化膜を形成し、当該酸化膜上にポリシリコンを形成し、フォトリソグラフィ技術及びエッチング技術を用い、形成する。ゲート酸化膜５、ゲート電極２ａ〜２ｆ及びダミーゲート電極２は、例えば、半導体基板１０の表面からの高さが１００ｎｍとなるように、形成する。
【００８２】
図１８は第１の実施の形態に係るＮ型エクステンション領域及びＰ型ハロ領域形成工程の一例の説明図であって、（Ａ）は要部平面模式図、（Ｂ）は（Ａ）のＮ１ｆ−Ｎ１ｆ断面模式図、（Ｃ）は（Ａ）のＮ２ｆ−Ｎ２ｆ断面模式図である。
【００８３】
ゲート酸化膜５、ゲート電極２ａ〜２ｆ及びダミーゲート電極２の形成後、図１８に示すように、Ｎ型エクステンション領域７４ａ及びＰ型ハロ領域７５ａを形成する。Ｎ型エクステンション領域７４ａ及びＰ型ハロ領域７５ａは、フォトリソグラフィ技術及びイオン注入技術を用いて形成する。Ｎ型エクステンション領域７４ａは、ＮＭＯＳを形成する領域の半導体基板１０（アクティブ領域２０ａ及びアクティブ領域４０ａ）で、ＮＭＯＳの各ゲート電極２ａ，２ｂ，２ｄ，２ｅ及びダミーゲート電極２の両側に、形成する（図１８（Ａ），（Ｂ））。Ｐ型ハロ領域７５ａは、Ｎ型エクステンション領域７４ａよりも深く、Ｎ型エクステンション領域７４ａを囲むように、形成する（図１８（Ｂ））。Ｎ型エクステンション領域７４ａ及びＰ型ハロ領域７５ａに導入された不純物は、この工程で或いは後の工程で行われるアニールによって拡散、活性化される。
【００８４】
図１９は第１の実施の形態に係るＰ型エクステンション領域及びＮ型ハロ領域形成工程の一例の説明図であって、（Ａ）は要部平面模式図、（Ｂ）は（Ａ）のＮ１ｇ−Ｎ１ｇ断面模式図、（Ｃ）は（Ａ）のＮ２ｇ−Ｎ２ｇ断面模式図である。
【００８５】
図１８と同様に、図１９に示すように、Ｐ型エクステンション領域７４ｂ及びＮ型ハロ領域７５ｂを形成する。Ｐ型エクステンション領域７４ｂ及びＮ型ハロ領域７５ｂは、フォトリソグラフィ技術及びイオン注入技術を用いて形成する。Ｐ型エクステンション領域７４ｂは、ＰＭＯＳを形成する領域の半導体基板１０（アクティブ領域３０ａ及びアクティブ領域３０ｂ）で、ＰＭＯＳの各ゲート電極２ｃ，２ｆ及びダミーゲート電極２の両側に、形成する（図１９（Ａ），（Ｃ））。Ｎ型ハロ領域７５ｂは、Ｐ型エクステンション領域７４ｂよりも深く、Ｐ型エクステンション領域７４ｂを囲むように、形成する（図１９（Ｃ））。Ｐ型エクステンション領域７４ｂ及びＮ型ハロ領域７５ｂに導入された不純物は、この工程で或いは後の工程で行われるアニールによって拡散、活性化される。
【００８６】
図２０は第１の実施の形態に係るサイドウォールスペーサ形成工程の一例の説明図であって、（Ａ）は要部平面模式図、（Ｂ）は（Ａ）のＮ１ｈ−Ｎ１ｈ断面模式図、（Ｃ）は（Ａ）のＮ２ｈ−Ｎ２ｈ断面模式図である。
【００８７】
Ｎ型エクステンション領域７４ａ及びＰ型エクステンション領域７４ｂ等の形成後、ゲート電極２ａ〜２ｆ及びダミーゲート電極２の側壁に、図２０（Ｂ），（Ｃ）に示すように、サイドウォールスペーサ７６を形成する（図２０（Ａ）では図示を省略）。サイドウォールスペーサ７６は、ＳＲＡＭ１を形成する領域の半導体基板１０（素子分離層１１）上に、１層又は２層以上の絶縁層を形成し、それをエッチバックすることで、形成する。
【００８８】
図２１は第１の実施の形態に係るＮＭＯＳ用ソースドレイン領域形成工程の一例の説明図であって、（Ａ）は要部平面模式図、（Ｂ）は（Ａ）のＮ１ｉ−Ｎ１ｉ断面模式図、（Ｃ）は（Ａ）のＮ２ｉ−Ｎ２ｉ断面模式図である。
【００８９】
サイドウォールスペーサ７６の形成後、図２１に示すように、ＮＭＯＳのソースドレイン領域となるＮ型領域３ａ，３ｂ，３ｃ，３ｆ，３ｇ，３ｈ，３ｐ及び、ＰＭＯＳのＮ型タップ領域３１を形成する。Ｎ型領域３ａ，３ｂ，３ｃ，３ｆ，３ｇ，３ｈ，３ｐ及びＮ型タップ領域３１は、フォトリソグラフィ技術及びイオン注入技術を用いて形成する。Ｎ型領域３ａ，３ｂ，３ｃ，３ｆ，３ｇ，３ｈ，３ｐは、ＮＭＯＳを形成する領域の半導体基板１０（アクティブ領域２０ａ及びアクティブ領域４０ａ）に、ＮＭＯＳの各ゲート電極２ａ，２ｂ，２ｄ，２ｅ及びダミーゲート電極２をマスクにして、形成する（図２１（Ａ），（Ｂ））。Ｎ型領域３ａ，３ｂ，３ｃ，３ｆ，３ｇ，３ｈ，３ｐを形成する際に導入する不純物は、Ｎ型タップ領域３１を形成する領域の半導体基板１０にも導入される。それにより、Ｎ型領域３ａ，３ｂ，３ｃ，３ｆ，３ｇ，３ｈ，３ｐと共に、Ｎ型タップ領域３１が形成される（図２１（Ａ），（Ｃ））。
【００９０】
図２２は第１の実施の形態に係るＰＭＯＳ用ソースドレイン領域形成工程の一例の説明図であって、（Ａ）は要部平面模式図、（Ｂ）は（Ａ）のＮ１ｊ−Ｎ１ｊ断面模式図、（Ｃ）は（Ａ）のＮ２ｊ−Ｎ２ｊ断面模式図である。
【００９１】
図２１と同様に、図２２に示すように、ＰＭＯＳのソースドレイン領域となるＰ型領域３ｄ，３ｅ，３ｉ，３ｊ，３ｑ並びに、ＮＭＯＳのＰ型タップ領域２１及びＰ型タップ領域４１を形成する。Ｐ型領域３ｄ，３ｅ，３ｉ，３ｊ，３ｑ並びに、Ｐ型タップ領域２１及びＰ型タップ領域４１は、フォトリソグラフィ技術及びイオン注入技術を用いて形成する。Ｐ型領域３ｄ，３ｅ，３ｉ，３ｊ，３ｑは、ＰＭＯＳを形成する領域の半導体基板１０（アクティブ領域３０ａ及びアクティブ領域３０ｂ）に、ＰＭＯＳの各ゲート電極２ｃ，２ｆ及びダミーゲート電極２をマスクにして、形成する（図２２（Ａ），（Ｃ））。Ｐ型領域３ｄ，３ｅ，３ｉ，３ｊ，３ｑを形成する際に導入する不純物は、Ｐ型タップ領域２１及びＰ型タップ領域４１を形成する領域の半導体基板１０にも導入される。それにより、Ｐ型領域３ｄ，３ｅ，３ｉ，３ｊ，３ｑと共に、Ｐ型タップ領域２１及びＰ型タップ領域４１が形成される（図２２（Ａ），（Ｂ））。
【００９２】
図２３は第１の実施の形態に係るコンタクト電極形成工程の一例の説明図であって、（Ａ）は要部平面模式図、（Ｂ）は（Ａ）のＮ１ｋ−Ｎ１ｋ断面模式図、（Ｃ）は（Ａ）のＮ２ｋ−Ｎ２ｋ断面模式図である。
【００９３】
上記図２２の工程まで行った後、図２３に示すように、コンタクト電極４ａ〜４ｊ，４ｍ，４ｎ，３１ａ，２１ａ，４１ａを形成する。
コンタクト電極４ａ〜４ｊ，４ｍ，４ｎ，３１ａ，２１ａ，４１ａの形成に先立ち、まず上記図２２の工程で述べたＮ型領域３ａ，３ｂ，３ｃ，３ｆ，３ｇ，３ｈ、Ｐ型領域３ｄ，３ｅ，３ｉ，３ｊ、Ｎ型タップ領域３１、Ｐ型タップ領域２１及びＰ型タップ領域４１にサリサイド層７７を形成する。その後、層間絶縁膜７８を形成し、その層間絶縁膜７８のコンタクト電極４ａ〜４ｊ，４ｍ，４ｎ，２１ａ，４１ａを形成する領域（Ｎ型領域３ａ，３ｂ，３ｃ，３ｆ，３ｇ，３ｈ、Ｐ型領域３ｄ，３ｅ，３ｉ，３ｊ、Ｎ型タップ領域３１、Ｐ型タップ領域２１、Ｐ型タップ領域４１）にコンタクトホール７８ａを形成する。そして、コンタクトホール７８ａを、タングステンや銅等の導電材料で埋め込み、コンタクト電極４ａ〜４ｊ，４ｍ，４ｎ，３１ａ，２１ａ，４１ａを形成する。
【００９４】
以後は、図１３〜図２３のような工程で形成された構造体の上に、所定の導電部（配線若しくはビア、又は配線及びビア）を含む配線層を形成する。更に、第２方向Ｔに延びるワード線ＷＬ１，ＷＬ２を含む配線層、及び第１方向Ｓに延びるビット線ＢＬ，ＸＢＬを含む配線層を形成する。
【００９５】
以上のようにして、上記ＳＲＡＭ１を形成することができる。
次に、第２の実施の形態について説明する。
図２４及び図２５は第２の実施の形態に係るＳＲＡＭの一例を示す図である。図２４は要部平面模式図である。図２５は要部断面模式図であって、（Ａ）は図２４のＭ１１−Ｍ１１断面模式図、（Ｂ）は図１のＭ１２−Ｍ１２断面模式図である。尚、説明の便宜上、上記のＳＲＡＭ１と同等又は対応する要素には同じ符号を付している。
【００９６】
図２４及び図２５に示すＳＲＡＭ１Ａでは、上記ＳＲＡＭ１で設けたようなＮ型ウェル領域５０が用いられない。ＳＲＡＭ１Ａでは、第１方向Ｓに隣接するメモリセル１ＡａのＰ型ウェル領域２０間及びＰ型ウェル領域４０間が、素子分離層１１及びＮ型ウェル領域（ディープＮ型ウェル領域）６０で電気的に分離される。ＳＲＡＭ１Ａは、このような点で、上記ＳＲＡＭ１と相違する。
【００９７】
ＳＲＡＭ１Ａでは、図２５（Ｂ）に示すように、Ｐ型ウェル領域２０とＮ型ウェル領域６０の境界を素子分離層１１の下端よりも浅くする。これにより、第１方向Ｓに隣接するメモリセル１ＡａのＰ型ウェル領域２０間が電気的に分離される。同様に、Ｐ型ウェル領域４０とＮ型ウェル領域６０の境界を素子分離層１１の下端よりも浅くすることで、第１方向Ｓに隣接するメモリセル１ＡａのＰ型ウェル領域４０間が電気的に分離される。
【００９８】
ＳＲＡＭ１Ａでは、このようにＰ型ウェル領域２０とＮ型ウェル領域６０の境界、Ｐ型ウェル領域４０とＮ型ウェル領域６０の境界を、素子分離層１１の下端よりも浅くする。そのため、Ｐ型ウェル領域２０の延在方向、即ち第２方向Ｔについては、図２５（Ａ）に示すように、アクティブ領域２０ａとＰ型タップ領域２１の間を、上記ＳＲＡＭ１のように素子分離層１１で分離せず、バッティングコンタクトにより連続させる。このような構造により、Ｐ型ウェル領域２０の電位をＰ型タップ領域２１で引き出す。同様に、Ｐ型ウェル領域４０の延在方向、即ち第２方向Ｔについては、アクティブ領域４０ａとＰ型タップ領域４１の間を、バッティングコンタクトにより連続させ、Ｐ型ウェル領域４０の電位をＰ型タップ領域４１で引き出す。
【００９９】
上記のように、ＳＲＡＭ１Ａでは、第１方向Ｓに隣接するメモリセル１ＡａのＰ型ウェル領域２０間及びＰ型ウェル領域４０間を、素子分離層１１とＮ型ウェル領域６０で電気的に分離する。そのため、素子分離層１１は、第１方向Ｓに隣接するメモリセル１Ａａのアクティブ領域２０ａ間及びＰ型ウェル領域４０間に設計、製造上必要とされる最小間隔まで狭めることが可能になる。但し、上記ＳＲＡＭ１同様、このＳＲＡＭ１Ａにおいても、第１方向Ｓに隣接するメモリセル１Ａａのゲート電極２ａ間及びゲート電極２ｄ間は分離されるため、ゲート電極２ａ間及びゲート電極２ｄ間に設計、製造上必要とされる最小間隔が確保される。
【０１００】
このようにゲート電極２ａ間及びゲート電極２ｄ間に所定の間隔を確保するために、メモリセル１Ａａは、第１方向Ｓについて、片側につき長さＬ６（ゲート電極２ａ間及びゲート電極２ｄ間の間隔の半分）だけ増加する。例えば、長さＬ６が０．１２μｍ（両側で０．２４μｍ）とすると、ＳＲＡＭ１Ａのメモリセル１Ａａのセル面積は概ね、（１．１７μｍ＋０．２４μｍ）×（０．５μｍ＋０．２４μｍ）＝１．０４３４μｍ2と見積もられる。ＳＲＡＭ１Ａのメモリセル１Ａａでは、０．５Ｖセル（図７（Ｂ），セル面積１．４４μｍ2）よりもそのセル面積を抑えることが可能になる。
【０１０１】
第２の実施の形態に係るＳＲＡＭ１Ａによれば、貫通コンタクト電極、ＳＯＩ基板、ＰＴを用いず、セル面積の増加を抑えて、動作電圧の低電圧化を実現することが可能になる。
【０１０２】
上記のような構成を有するＳＲＡＭ１Ａは、例えば、以下のようにして形成することができる。上記ＳＲＡＭ１Ａの形成方法の一例を、図２６〜図３６を参照して説明する。
図２６は第２の実施の形態に係る素子分離層及び犠牲酸化層形成工程の一例の説明図であって、（Ａ）は要部平面模式図、（Ｂ）は（Ａ）のＮ３ａ−Ｎ３ａ断面模式図、（Ｃ）は（Ａ）のＮ４ａ−Ｎ４ａ断面模式図である。
【０１０３】
図２６に示すように、Ｐ型の半導体基板１０に、例えば、ＳＴＩ法を用いて素子分離層１１を形成し、熱酸化法を用いて犠牲酸化層１２を形成する。素子分離層１１の形成により、ＳＲＡＭ１ＡのＮＭＯＳ、ＰＭＯＳが形成されるアクティブ領域、及びＰＭＯＳのタップ領域が画定される。
【０１０４】
図２７は第２の実施の形態に係るＰ型ウェル領域形成工程の一例の説明図であって、（Ａ）は要部平面模式図、（Ｂ）は（Ａ）のＮ３ｂ−Ｎ３ｂ断面模式図、（Ｃ）は（Ａ）のＮ４ｂ−Ｎ４ｂ断面模式図である。
【０１０５】
素子分離層１１及び犠牲酸化層１２の形成後、図２７に示すように、Ｐ型ウェル領域２０及びＰ型ウェル領域４０を形成する。Ｐ型ウェル領域２０及びＰ型ウェル領域４０は、ＮＭＯＳ（トランスファトランジスタ及びドライバトランジスタ）を形成する領域、及びＮＭＯＳのタップ領域に、Ｐ型不純物７１を導入し、素子分離層１１よりも浅く、形成する（図２７（Ａ），（Ｂ））。Ｐ型不純物７１は、犠牲酸化層１２を通って半導体基板１０内に導入され、その後、この工程で或いは後の工程で行われるアニールによって拡散、活性化される。
【０１０６】
半導体基板１０の、素子分離層１１で画定され、Ｐ型不純物７１が導入された領域が、Ｐ型のアクティブ領域２０ａ及びアクティブ領域４０ａ並びに、後述のＰ型タップ領域２１及びＰ型タップ領域４１が形成される領域となる。
【０１０７】
Ｐ型不純物７１のイオン注入後、更にＮＭＯＳの閾値電圧調整用のイオン注入（所謂チャネル注入）を行ってもよい。尚、Ｐ型不純物７１のイオン注入を、ＮＭＯＳのチャネル注入と兼ねてもよい。
【０１０８】
図２８は第２の実施の形態に係るＮ型ウェル領域形成工程の一例の説明図であって、（Ａ）は要部平面模式図、（Ｂ）は（Ａ）のＮ３ｃ−Ｎ３ｃ断面模式図、（Ｃ）は（Ａ）のＮ４ｃ−Ｎ４ｃ断面模式図である。
【０１０９】
Ｐ型ウェル領域２０及びＰ型ウェル領域４０の形成後、図２８に示すように、Ｎ型ウェル領域３０を形成する。Ｎ型ウェル領域３０は、ＰＭＯＳ（ロードトランジスタ）を形成する領域、及びＰＭＯＳのタップ領域に、Ｎ型不純物７２を導入して、形成する（図２８（Ａ），（Ｃ））。Ｎ型不純物７２は、犠牲酸化層１２を通って半導体基板１０内に導入され、その後、この工程で或いは後の工程で行われるアニールによって拡散、活性化される。
【０１１０】
半導体基板１０の、素子分離層１１で画定され、Ｎ型不純物７２が導入された領域が、Ｎ型のアクティブ領域３０ａ及びアクティブ領域３０ｂ並びに、後述のＮ型タップ領域３１が形成される領域となる。
【０１１１】
Ｎ型不純物７２のイオン注入後、更にＰＭＯＳの閾値電圧調整用のイオン注入（所謂チャネル注入）を行ってもよい。尚、Ｎ型不純物７２のイオン注入を、ＰＭＯＳのチャネル注入と兼ねてもよい。
【０１１２】
図２９は第２の実施の形態に係るディープＮ型ウェル領域形成工程の一例の説明図であって、（Ａ）は要部平面模式図、（Ｂ）は（Ａ）のＮ３ｄ−Ｎ３ｄ断面模式図、（Ｃ）は（Ａ）のＮ４ｄ−Ｎ４ｄ断面模式図である。
【０１１３】
Ｎ型ウェル領域３０の形成後、図２９に示すように、Ｎ型ウェル領域（ディープＮ型ウェル領域）６０を形成する。Ｎ型ウェル領域６０は、ＳＲＡＭ１Ａを形成する領域に、Ｎ型不純物７３を導入して、形成する（図２９（Ａ）〜（Ｃ））。Ｎ型不純物７３は、犠牲酸化層１２を通って半導体基板１０内のＰ型ウェル領域２０、Ｐ型ウェル領域４０及びＮ型ウェル領域３０よりも深い領域に導入される。導入されたＮ型不純物７３は、その後、この工程で或いは後の工程で行われるアニールによって拡散、活性化される。
【０１１４】
Ｐ型ウェル領域２０及びＰ型ウェル領域４０は、素子分離層１１の下端よりも浅く形成されているため（図２７）、Ｐ型ウェル領域２０及びＰ型ウェル領域４０とＮ型ウェル領域６０との境界は、素子分離層１１の下端よりも浅い領域に位置するようになる。
【０１１５】
図３０は第２の実施の形態に係るゲート酸化膜及びゲート電極形成工程の一例の説明図であって、（Ａ）は要部平面模式図、（Ｂ）は（Ａ）のＮ３ｅ−Ｎ３ｅ断面模式図、（Ｃ）は（Ａ）のＮ４ｅ−Ｎ４ｅ断面模式図である。
【０１１６】
Ｎ型ウェル領域６０の形成まで行った後、図３０に示すように、ゲート酸化膜５、ゲート電極２ａ〜２ｆ及びダミーゲート電極２を形成する。
図３１は第２の実施の形態に係るＮ型エクステンション領域及びＰ型ハロ領域形成工程の一例の説明図であって、（Ａ）は要部平面模式図、（Ｂ）は（Ａ）のＮ３ｆ−Ｎ３ｆ断面模式図、（Ｃ）は（Ａ）のＮ４ｆ−Ｎ４ｆ断面模式図である。
【０１１７】
ゲート酸化膜５、ゲート電極２ａ〜２ｆ及びダミーゲート電極２の形成後、図３１に示すように、Ｎ型エクステンション領域７４ａ及びＰ型ハロ領域７５ａを形成する。Ｎ型エクステンション領域７４ａは、ＮＭＯＳの各ゲート電極２ａ，２ｂ，２ｄ，２ｅ及びダミーゲート電極２の両側に、形成する（図３１（Ａ），（Ｂ））。Ｐ型ハロ領域７５ａは、Ｎ型エクステンション領域７４ａよりも深く、Ｎ型エクステンション領域７４ａを囲むように、形成する（図３１（Ｂ））。Ｎ型エクステンション領域７４ａ及びＰ型ハロ領域７５ａに導入された不純物は、この工程で或いは後の工程で行われるアニールによって拡散、活性化される。
【０１１８】
図３２は第２の実施の形態に係るＰ型エクステンション領域及びＮ型ハロ領域形成工程の一例の説明図であって、（Ａ）は要部平面模式図、（Ｂ）は（Ａ）のＮ３ｇ−Ｎ３ｇ断面模式図、（Ｃ）は（Ａ）のＮ４ｇ−Ｎ４ｇ断面模式図である。
【０１１９】
図３１と同様に、図３２に示すように、Ｐ型エクステンション領域７４ｂ及びＮ型ハロ領域７５ｂを形成する。Ｐ型エクステンション領域７４ｂは、ＰＭＯＳの各ゲート電極２ｃ，２ｆ及びダミーゲート電極２の両側に、形成する（図３２（Ａ），（Ｃ））。Ｎ型ハロ領域７５ｂは、Ｐ型エクステンション領域７４ｂよりも深く、Ｐ型エクステンション領域７４ｂを囲むように、形成する（図３２（Ｃ））。Ｐ型エクステンション領域７４ｂ及びＮ型ハロ領域７５ｂに導入された不純物は、この工程で或いは後の工程で行われるアニールによって拡散、活性化される。
【０１２０】
図３３は第２の実施の形態に係るサイドウォールスペーサ形成工程の一例の説明図であって、（Ａ）は要部平面模式図、（Ｂ）は（Ａ）のＮ３ｈ−Ｎ３ｈ断面模式図、（Ｃ）は（Ａ）のＮ４ｈ−Ｎ４ｈ断面模式図である。
【０１２１】
Ｎ型エクステンション領域７４ａ及びＰ型エクステンション領域７４ｂ等の形成後、ゲート電極２ａ〜２ｆ及びダミーゲート電極２の側壁に、図３３（Ｂ），（Ｃ）に示すように、サイドウォールスペーサ７６を形成する（図３３（Ａ）では図示を省略）。
【０１２２】
図３４は第２の実施の形態に係るＮＭＯＳ用ソースドレイン領域形成工程の一例の説明図であって、（Ａ）は要部平面模式図、（Ｂ）は（Ａ）のＮ３ｉ−Ｎ３ｉ断面模式図、（Ｃ）は（Ａ）のＮ４ｉ−Ｎ４ｉ断面模式図である。
【０１２３】
サイドウォールスペーサ７６の形成後、図３４に示すように、ＮＭＯＳのソースドレイン領域となるＮ型領域３ａ，３ｂ，３ｃ，３ｆ，３ｇ，３ｈ，３ｐを形成する（図３４（Ａ），（Ｂ））。Ｎ型領域３ａ，３ｂ，３ｃ，３ｆ，３ｇ，３ｈ，３ｐを形成する際に導入する不純物は、Ｎ型タップ領域３１を形成する領域の半導体基板１０にも導入され、Ｎ型タップ領域３１が形成される（図３４（Ａ），（Ｃ））。
【０１２４】
図３５は第２の実施の形態に係るＰＭＯＳ用ソースドレイン領域形成工程の一例の説明図であって、（Ａ）は要部平面模式図、（Ｂ）は（Ａ）のＮ３ｊ−Ｎ３ｊ断面模式図、（Ｃ）は（Ａ）のＮ４ｊ−Ｎ４ｊ断面模式図である。
【０１２５】
図３４と同様に、図３５に示すように、ＰＭＯＳのソースドレイン領域となるＰ型領域３ｄ，３ｅ，３ｉ，３ｊ，３ｑを形成する（図３５（Ａ），（Ｃ））。Ｐ型領域３ｄ，３ｅ，３ｉ，３ｊ，３ｑを形成する際に導入する不純物は、Ｐ型タップ領域２１及びＰ型タップ領域４１を形成する領域の半導体基板１０にも導入され、Ｐ型タップ領域２１及びＰ型タップ領域４１が形成される（図３５（Ａ），（Ｂ））。Ｐ型タップ領域２１、Ｐ型タップ領域４１は、Ｎ型領域３ｐと連続的に形成される。
【０１２６】
図３６は第２の実施の形態に係るコンタクト電極形成工程の一例の説明図であって、（Ａ）は要部平面模式図、（Ｂ）は（Ａ）のＮ３ｋ−Ｎ３ｋ断面模式図、（Ｃ）は（Ａ）のＮ４ｋ−Ｎ４ｋ断面模式図である。
【０１２７】
上記図３５の工程まで行った後、図３６に示すように、まず、Ｎ型領域３ａ，３ｂ，３ｃ，３ｆ，３ｇ，３ｈ、Ｐ型領域３ｄ，３ｅ，３ｉ，３ｊ、Ｎ型タップ領域３１、Ｐ型タップ領域２１及びＰ型タップ領域４１にサリサイド層７７を形成する。その後、層間絶縁膜７８を形成し、その層間絶縁膜７８の所定の位置にコンタクトホール７８ａを形成する。そして、コンタクトホール７８ａを、所定の導電材料で埋め込み、コンタクト電極４ａ〜４ｊ，４ｍ，４ｎ，３１ａ，２１ａ，４１ａを形成する。
【０１２８】
以後は、図２６〜図３６のような工程で形成された構造体の上に、所定の導電部（配線若しくはビア、又は配線及びビア）を含む配線層を形成する。更に、第２方向Ｔに延びるワード線ＷＬ１，ＷＬ２を含む配線層、及び第１方向Ｓに延びるビット線ＢＬ，ＸＢＬを含む配線層を形成する。
【０１２９】
以上のようにして、上記ＳＲＡＭ１Ａを形成することができる。
次に、第３の実施の形態について説明する。
まず、第３の実施の形態に係るＳＲＡＭの回路について述べる。
【０１３０】
ＳＲＡＭ分野では、上記のようにメモリセルにトランスファトランジスタ、ドライバトランジスタ、ロードトランジスタを各一対ずつ、計６つのトランジスタを含むもの（６Ｔ−ＳＲＡＭ）のほか、更に２つのトランジスタを追加したもの（８Ｔ−ＳＲＡＭ）がある（アイ・イー・イー・イー・２００５・シンポジウム・オン・ヴィエルエスアイ・テクノロジー・ダイジェスト・オブ・テクニカル・ペーパーズ（IEEE 2005 Symposium on VLSI Technology Digest of Technical Papers），２００５年，ｐｐ．１２８−１２９）。
【０１３１】
図３７は第３の実施の形態に係るＳＲＡＭのメモリセルの回路図である。
８Ｔ−ＳＲＡＭ（ＳＲＡＭ）１Ｂでは、上記のような６Ｔ−ＳＲＡＭ部（ＳＲＡＭ部）８０を書き込み部として用い、新たに読み出し部として２つの読み出しトランジスタＲ１，Ｒ２（ＮＭＯＳ）、読み出しワード線ＲＷＬ及び読み出しビット線ＲＢＬが設けられる。
【０１３２】
読み出しトランジスタＲ１及び読み出しトランジスタＲ２は直列に接続され、一方の読み出しトランジスタＲ１のソースがグランド電位線Ｖｓｓに電気的に接続され、もう一方の読み出しトランジスタＲ２のドレインが読み出しビット線ＲＢＬに電気的に接続される。読み出しトランジスタＲ２のゲートが読み出しワード線ＲＷＬに電気的に接続され、読み出しトランジスタＲ１のゲートが６Ｔ−ＳＲＡＭ部８０のＮｏｄｅ１に電気的に接続されている。
【０１３３】
ＳＲＡＭ１Ｂでは、読み出しワード線ＲＷＬにより読み出しトランジスタＲ２をオンした時、Ｎｏｄｅ１がＨレベルなら読み出しビット線ＲＢＬがＬレベルとなり、Ｎｏｄｅ１がＬレベルなら読み出しビット線ＲＢＬがＨレベルとなるため、読み出しが可能である。
【０１３４】
このようなＳＲＡＭ１Ｂにおいて、読み出しトランジスタＲ１及び読み出しトランジスタＲ２のＰ型ウェル領域（ボディ）を読み出しワード線ＲＷＬと接続（短絡）する。それにより、読み出しトランジスタＲ１及び読み出しトランジスタＲ２をＤＴＭＯＳ構造とし、低電圧動作を可能にする。
【０１３５】
図３８及び図３９は第３の実施の形態に係るＳＲＡＭの一例を示す図である。図３８は要部平面模式図である。図３９は図３８のＭ１３−Ｍ１３断面模式図である。尚、説明の便宜上、上記のＳＲＡＭ１及びＳＲＡＭ１Ａと同等又は対応する要素には同じ符号を付している。
【０１３６】
ここでは、上記第２の実施の形態に係るＳＲＡＭ１Ａに読み出し部を追加した場合を例に、第３の実施の形態に係るＳＲＡＭ（８Ｔ−ＳＲＡＭ）１Ｂについて説明する。
ＳＲＡＭ１Ｂは、複数のメモリセル１Ｂａを有する。書き込み部として用いるＳＲＡＭ部８０は、上記ＳＲＡＭ１Ａのメモリセル１Ａａと同様の構成とされる。ここでは、読み出しトランジスタＲ１及び読み出しトランジスタＲ２が形成される領域の構成を中心に、図３８及び図３９を参照して、第３の実施の形態に係るＳＲＡＭ１Ｂの構成について説明する。
【０１３７】
ＳＲＡＭ１Ｂでは、Ｐ型ウェル領域４０にアクティブ領域４０ｂが設けられ、このアクティブ領域４０ｂに読み出しトランジスタＲ１及び読み出しトランジスタＲ２が形成される。アクティブ領域４０ｂは、読み出しトランジスタＲ１が形成される領域の幅が、読み出しトランジスタＲ２が形成される領域の幅よりも広く形成される。
【０１３８】
読み出しトランジスタＲ１は、アクティブ領域４０ｂ上に形成されたゲート電極２ｇ並びに、そのゲート電極２ｇ両側のアクティブ領域４０ｂ内に形成されたＮ型領域３ｕ及びＮ型領域３ｖを有する。ゲート電極２ｇは、ＳＲＡＭ部８０のドライバトランジスタＤｒ２のゲート電極２ｅ、ロードトランジスタＬｏ２のゲート電極２ｆ、ロードトランジスタＬｏ１のＰ型領域３ｄ及び、トランスファトランジスタＴｒ１（ドライバトランジスタＤｒ１）のＮ型領域３ｂに電気的に接続される。尚、ゲート電極２ｇは、例えば、ゲート電極２ｅ（及びゲート電極２ｆ）と一体で（一本のゲート電極として）形成することができる。Ｎ型領域３ｕは、コンタクト電極４ｕを介してグランド電位線Ｖｓｓに電気的に接続される。
【０１３９】
読み出しトランジスタＲ２は、アクティブ領域４０ｂ上で上記ゲート電極２ｇに対してＮ型領域３ｖ側に形成されたゲート電極２ｈ並びに、そのゲート電極２ｈ両側のアクティブ領域４０ｂ内に形成されたＮ型領域３ｖ及びＮ型領域３ｗを有する。ゲート電極２ｈは、コンタクト電極４ｚを介して読み出しワード線ＲＷＬに電気的に接続される。ゲート電極２ｈに電気的に接続された読み出しワード線ＲＷＬは、コンタクト電極４２ａを介して、アクティブ領域４０ｂに形成されたＰ型タップ領域４２に電気的に接続される。Ｎ型領域３ｗは、コンタクト電極４ｗを介して読み出しビット線ＲＢＬに電気的に接続される。
【０１４０】
このような構成を有するメモリセル１Ｂａが、１組のＰ型ウェル領域２０、Ｎ型ウェル領域３０及びＰ型ウェル領域４０を用いて、第２方向Ｔに、その境界Ｂａを軸として線対称に複数設けられる。また、メモリセル１Ｂａは、第１方向Ｓに、その境界Ｂｂを軸として線対称に複数設けられる。
【０１４１】
読み出しワード線ＲＷＬは、第２方向Ｔに隣接するメモリセル１Ｂａの各ゲート電極２ｈに電気的に接続され、コンタクト電極４２ａ及びＰ型タップ領域４２を介して、Ｐ型ウェル領域４０に電気的に接続される。これにより、読み出しトランジスタＲ２のゲート電極２ｈ（読み出しワード線ＲＷＬ）と、読み出しトランジスタＲ１及び読み出しトランジスタＲ２が形成されるアクティブ領域４０ｂとが短絡される。読み出しワード線ＲＷＬは、この例では、第２方向Ｔに延在される。
【０１４２】
第２方向Ｔに隣接するメモリセル１Ｂａの境界Ｂａには、ダミーゲート電極２が設けられる。ダミーゲート電極２の下に存在するＰ型のアクティブ領域４０ｂにより、第２方向Ｔに隣接するメモリセル１ＢａのＮ型領域３ｗ（読み出しビット線ＲＢＬ）同士（或いはＮ型領域３ｕ同士）が電気的に分離される。読み出しビット線ＲＢＬは、この例では、第１方向Ｓに延在される。
【０１４３】
このように、ＳＲＡＭ部８０に読み出し部を追加したＳＲＡＭ１Ｂでは、読み出しトランジスタＲ１及び読み出しトランジスタＲ２が形成されるＰ型ウェル領域４０を、読み出しワード線ＲＷＬと短絡させる（ＤＴＭＯＳ）。このようなＤＴＭＯＳ構造を採用することで、動作電圧の低電圧化におけるオン電流Ｉｏｎの確保が図られる。また、このＳＲＡＭ１Ｂでは、ダミーゲート電極２を用いることで、アクティブ領域４０ｂの連続性を保ちつつ、第２方向Ｔに隣接するメモリセル１ＢａのＮ型領域３ｗ同士、Ｎ型領域３ｕ同士を電気的に分離する。
【０１４４】
尚、この第３の実施の形態に係る読み出しトランジスタＲ１及び読み出しトランジスタＲ２は、上記第２の実施の形態に係るＳＲＡＭ１Ａのほか、上記第１の実施の形態に係るＳＲＡＭ１に対しても同様に適用可能である。
【０１４５】
第３の実施の形態に係るＳＲＡＭ１Ｂにおいても、上記のＳＲＡＭ１、ＳＲＡＭ１Ａと同様に、貫通コンタクト電極、ＳＯＩ基板、ＰＴを用いず、セル面積の増加を抑えて、動作電圧の低電圧化を実現することが可能になる。
【０１４６】
上記のような構成を有するＳＲＡＭ１Ｂは、例えば、以下のようにして形成することができる。上記ＳＲＡＭ１Ｂの形成方法の一例を、図４０〜図５０を参照して説明する。
図４０は第３の実施の形態に係る素子分離層及び犠牲酸化層形成工程の一例の説明図であって、（Ａ）は要部平面模式図、（Ｂ）は（Ａ）のＮ５ａ−Ｎ５ａ断面模式図、（Ｃ）は（Ａ）のＮ６ａ−Ｎ６ａ断面模式図である。
【０１４７】
図４０に示すように、Ｐ型の半導体基板１０に、例えば、ＳＴＩ法を用いて素子分離層１１を形成し、熱酸化法を用いて犠牲酸化層１２を形成する。素子分離層１１の形成により、ＳＲＡＭ１ＢのＮＭＯＳ，ＰＭＯＳが形成されるアクティブ領域、及びＰＭＯＳのタップ領域が画定される。
【０１４８】
図４１は第３の実施の形態に係るＰ型ウェル領域形成工程の一例の説明図であって、（Ａ）は要部平面模式図、（Ｂ）は（Ａ）のＮ５ｂ−Ｎ５ｂ断面模式図、（Ｃ）は（Ａ）のＮ６ｂ−Ｎ６ｂ断面模式図である。
【０１４９】
素子分離層１１及び犠牲酸化層１２の形成後、図４１に示すように、Ｐ型ウェル領域２０及びＰ型ウェル領域４０を形成する。Ｐ型ウェル領域２０及びＰ型ウェル領域４０は、ＮＭＯＳ（トランスファトランジスタ、ドライバトランジスタ及び読み出しトランジスタ）を形成する領域、及びＮＭＯＳのタップ領域に、Ｐ型不純物７１を導入し、素子分離層１１よりも浅く、形成する（図４１（Ａ），（Ｂ））。Ｐ型不純物７１は、犠牲酸化層１２を通って半導体基板１０内に導入され、その後、この工程で或いは後の工程で行われるアニールによって拡散、活性化される。
【０１５０】
半導体基板１０の、素子分離層１１で画定され、Ｐ型不純物７１が導入された領域が、Ｐ型のアクティブ領域２０ａ、アクティブ領域４０ａ及びアクティブ領域４０ｂ並びに、後述のＰ型タップ領域２１、Ｐ型タップ領域４１及びＰ型タップ領域４２が形成される領域となる。
【０１５１】
Ｐ型不純物７１のイオン注入後、更にＮＭＯＳの閾値電圧調整用のイオン注入（所謂チャネル注入）を行ってもよい。尚、Ｐ型不純物７１のイオン注入を、ＮＭＯＳのチャネル注入と兼ねてもよい。
【０１５２】
図４２は第３の実施の形態に係るＮ型ウェル領域形成工程の一例の説明図であって、（Ａ）は要部平面模式図、（Ｂ）は（Ａ）のＮ５ｃ−Ｎ５ｃ断面模式図、（Ｃ）は（Ａ）のＮ６ｃ−Ｎ６ｃ断面模式図である。
【０１５３】
Ｐ型ウェル領域２０及びＰ型ウェル領域４０の形成後、図４２に示すように、Ｎ型ウェル領域３０を形成する。Ｎ型ウェル領域３０は、ＰＭＯＳ（ロードトランジスタ）を形成する領域、及びＰＭＯＳのタップ領域に、Ｎ型不純物７２を導入して、形成する（図４２（Ａ），（Ｃ））。Ｎ型不純物７２は、犠牲酸化層１２を通って半導体基板１０内に導入され、その後、この工程で或いは後の工程で行われるアニールによって拡散、活性化される。
【０１５４】
半導体基板１０の、素子分離層１１で画定され、Ｎ型不純物７２が導入された領域が、Ｎ型のアクティブ領域３０ａ及びアクティブ領域３０ｂ並びに、後述のＮ型タップ領域３１が形成される領域となる。
【０１５５】
Ｎ型不純物７２のイオン注入後、更にＰＭＯＳの閾値電圧調整用のイオン注入（所謂チャネル注入）を行ってもよい。尚、Ｎ型不純物７２のイオン注入を、ＰＭＯＳのチャネル注入と兼ねてもよい。
【０１５６】
図４３は第３の実施の形態に係るディープＮ型ウェル領域形成工程の一例の説明図であって、（Ａ）は要部平面模式図、（Ｂ）は（Ａ）のＮ５ｄ−Ｎ５ｄ断面模式図、（Ｃ）は（Ａ）のＮ６ｄ−Ｎ６ｄ断面模式図である。
【０１５７】
Ｎ型ウェル領域３０の形成後、図４３に示すように、Ｎ型ウェル領域（ディープＮ型ウェル領域）６０を形成する。Ｎ型ウェル領域６０は、ＳＲＡＭ１Ｂを形成する領域に、Ｎ型不純物７３を導入して、形成する（図４３（Ａ）〜（Ｃ））。Ｎ型不純物７３は、犠牲酸化層１２を通って半導体基板１０内のＰ型ウェル領域２０、Ｐ型ウェル領域４０及びＮ型ウェル領域３０よりも深い領域に導入される。導入されたＮ型不純物７３は、その後、この工程で或いは後の工程で行われるアニールによって拡散、活性化される。
【０１５８】
Ｐ型ウェル領域２０及びＰ型ウェル領域４０は、素子分離層１１の下端よりも浅く形成されているため（図４１）、Ｐ型ウェル領域２０及びＰ型ウェル領域４０とＮ型ウェル領域６０との境界は、素子分離層１１の下端よりも浅い領域に位置するようになる。
【０１５９】
図４４は第３の実施の形態に係るゲート酸化膜及びゲート電極形成工程の一例の説明図であって、（Ａ）は要部平面模式図、（Ｂ）は（Ａ）のＮ５ｅ−Ｎ５ｅ断面模式図、（Ｃ）は（Ａ）のＮ６ｅ−Ｎ６ｅ断面模式図である。
【０１６０】
Ｎ型ウェル領域６０の形成まで行った後、図４４に示すように、ゲート酸化膜５、ゲート電極２ａ〜２ｈ及びダミーゲート電極２を形成する。
図４５は第３の実施の形態に係るＮ型エクステンション領域及びＰ型ハロ領域形成工程の一例の説明図であって、（Ａ）は要部平面模式図、（Ｂ）は（Ａ）のＮ５ｆ−Ｎ５ｆ断面模式図、（Ｃ）は（Ａ）のＮ６ｆ−Ｎ６ｆ断面模式図である。
【０１６１】
ゲート酸化膜５、ゲート電極２ａ〜２ｈ及びダミーゲート電極２の形成後、図４５に示すように、Ｎ型エクステンション領域７４ａ及びＰ型ハロ領域７５ａを形成する。Ｎ型エクステンション領域７４ａは、ＮＭＯＳの各ゲート電極２ａ，２ｂ，２ｄ，２ｅ，２ｇ，２ｈ及びダミーゲート電極２の両側に、形成する（図４５（Ａ），（Ｂ））。Ｐ型ハロ領域７５ａは、Ｎ型エクステンション領域７４ａよりも深く、Ｎ型エクステンション領域７４ａを囲むように、形成する（図４５（Ｂ））。Ｎ型エクステンション領域７４ａ及びＰ型ハロ領域７５ａに導入された不純物は、この工程で或いは後の工程で行われるアニールによって拡散、活性化される。
【０１６２】
図４６は第３の実施の形態に係るＰ型エクステンション領域及びＮ型ハロ領域形成工程の一例の説明図であって、（Ａ）は要部平面模式図、（Ｂ）は（Ａ）のＮ５ｇ−Ｎ５ｇ断面模式図、（Ｃ）は（Ａ）のＮ６ｇ−Ｎ６ｇ断面模式図である。
【０１６３】
図４５と同様に、図４６に示すように、Ｐ型エクステンション領域７４ｂ及びＮ型ハロ領域７５ｂを形成する。Ｐ型エクステンション領域７４ｂは、ＰＭＯＳの各ゲート電極２ｃ，２ｆ及びダミーゲート電極２の両側に、形成する（図４６（Ａ），（Ｃ））。Ｎ型ハロ領域７５ｂは、Ｐ型エクステンション領域７４ｂよりも深く、Ｐ型エクステンション領域７４ｂを囲むように、形成する（図４６（Ｃ））。Ｐ型エクステンション領域７４ｂ及びＮ型ハロ領域７５ｂに導入された不純物は、この工程で或いは後の工程で行われるアニールによって拡散、活性化される。
【０１６４】
図４７は第３の実施の形態に係るサイドウォールスペーサ形成工程の一例の説明図であって、（Ａ）は要部平面模式図、（Ｂ）は（Ａ）のＮ５ｈ−Ｎ５ｈ断面模式図、（Ｃ）は（Ａ）のＮ６ｈ−Ｎ６ｈ断面模式図である。
【０１６５】
Ｎ型エクステンション領域７４ａ及びＰ型エクステンション領域７４ｂ等の形成後、ゲート電極２ａ〜２ｈ及びダミーゲート電極２の側壁に、図４７（Ｂ），（Ｃ）に示すように、サイドウォールスペーサ７６を形成する（図４７（Ａ）では図示を省略）。
【０１６６】
図４８は第３の実施の形態に係るＮＭＯＳ用ソースドレイン領域形成工程の一例の説明図であって、（Ａ）は要部平面模式図、（Ｂ）は（Ａ）のＮ５ｉ−Ｎ５ｉ断面模式図、（Ｃ）は（Ａ）のＮ６ｉ−Ｎ６ｉ断面模式図である。
【０１６７】
サイドウォールスペーサ７６の形成後、図４８に示すように、ＮＭＯＳのソースドレイン領域となるＮ型領域３ａ，３ｂ，３ｃ，３ｆ，３ｇ，３ｈ，３ｕ，３ｖ，３ｗ，３ｐを形成する（図４８（Ａ），（Ｂ））。Ｎ型領域３ａ，３ｂ，３ｃ，３ｆ，３ｇ，３ｈ，３ｕ，３ｖ，３ｗ，３ｐを形成する際に導入する不純物は、Ｎ型タップ領域３１を形成する領域の半導体基板１０にも導入され、Ｎ型タップ領域３１が形成される（図４８（Ａ），（Ｃ））。
【０１６８】
図４９は第３の実施の形態に係るＰＭＯＳ用ソースドレイン領域形成工程の一例の説明図であって、（Ａ）は要部平面模式図、（Ｂ）は（Ａ）のＮ５ｊ−Ｎ５ｊ断面模式図、（Ｃ）は（Ａ）のＮ６ｊ−Ｎ６ｊ断面模式図である。
【０１６９】
図４８と同様に、図４９に示すように、ＰＭＯＳのソースドレイン領域となるＰ型領域３ｄ，３ｅ，３ｉ，３ｊ，３ｑを形成する（図４９（Ａ），（Ｃ））。Ｐ型領域３ｄ，３ｅ，３ｉ，３ｊ，３ｑを形成する際に導入する不純物は、Ｐ型タップ領域２１及びＰ型タップ領域４１，４２を形成する領域の半導体基板１０にも導入され、Ｐ型タップ領域２１及びＰ型タップ領域４１，４２が形成される（図４９（Ａ），（Ｂ））。Ｐ型タップ領域２１、Ｐ型タップ領域４１は、Ｎ型領域３ｐと連続的に形成される。
【０１７０】
図５０は第３の実施の形態に係るコンタクト電極形成工程の一例の説明図であって、（Ａ）は要部平面模式図、（Ｂ）は（Ａ）のＮ５ｋ−Ｎ５ｋ断面模式図、（Ｃ）は（Ａ）のＮ６ｋ−Ｎ６ｋ断面模式図である。
【０１７１】
上記図４９の工程まで行った後、図５０に示すように、まず、Ｎ型領域３ａ，３ｂ，３ｃ，３ｆ，３ｇ，３ｈ，３ｕ，３ｖ，３ｗ、Ｐ型領域３ｄ，３ｅ，３ｉ，３ｊ、Ｎ型タップ領域３１、Ｐ型タップ領域２１及びＰ型タップ領域４１，４２にサリサイド層７７を形成する。その後、層間絶縁膜７８を形成し、その層間絶縁膜７８の所定の位置にコンタクトホール７８ａを形成する。そして、コンタクトホール７８ａを、所定の導電材料で埋め込み、コンタクト電極４ａ〜４ｊ，４ｍ，４ｎ，４ｕ，４ｗ，４ｚ，３１ａ，２１ａ，４１ａ，４２ａを形成する。
【０１７２】
以後は、図４０〜図５０のような工程で形成された構造体の上に、所定の導電部（配線若しくはビア、又は配線及びビア）を含む配線層を形成する。更に、第２方向Ｔに延びるワード線ＷＬ１，ＷＬ２を含む配線層、及び第１方向Ｓに延びるビット線ＢＬ，ＸＢＬを含む配線層を形成する。
【０１７３】
以上のようにして、上記ＳＲＡＭ１Ｂを形成することができる。
以上説明した実施の形態に関し、更に以下の付記を開示する。
（付記１） 半導体基板内の第１方向に並ぶ第１Ｐ型ウェル領域、第１Ｎ型ウェル領域及び第２Ｐ型ウェル領域と、
前記第１Ｐ型ウェル領域に設けられた第１アクティブ領域、前記第２Ｐ型ウェル領域に設けられた第２アクティブ領域並びに、前記第１Ｎ型ウェル領域に設けられた前記第１方向に並ぶ第３アクティブ領域及び第４アクティブ領域と、
前記第１Ｐ型ウェル領域、前記第１Ｎ型ウェル領域及び前記第２Ｐ型ウェル領域を用いて形成され、前記第１方向と直交する第２方向に隣接するメモリセルと、
前記メモリセルに電気的に接続された信号線と、
を含み、
前記各メモリセルは、
前記第１アクティブ領域上に形成された第１ゲート電極と、該第１ゲート電極両側の前記第１アクティブ領域内に形成された第１Ｎ型領域及び第２Ｎ型領域とを備える第１Ｎ型トランジスタと、
前記第１アクティブ領域上で、前記第１ゲート電極に対し前記第２Ｎ型領域側に形成された第２ゲート電極と、該第２ゲート電極両側の前記第１アクティブ領域内に形成された前記第２Ｎ型領域及び第３Ｎ型領域とを備える第２Ｎ型トランジスタと、
前記第３アクティブ領域上に形成され、前記第２ゲート電極に電気的に接続された第３ゲート電極と、該第３ゲート電極両側の前記第３アクティブ領域内に形成された第１Ｐ型領域及び第２Ｐ型領域とを備える第１Ｐ型トランジスタと、
前記第２アクティブ領域上に形成された第４ゲート電極と、該第４ゲート電極両側の前記第２アクティブ領域内に形成された第４Ｎ型領域及び第５Ｎ型領域とを備える第３Ｎ型トランジスタと、
前記第２アクティブ領域上で、前記第４ゲート電極に対し前記第５Ｎ型領域側に形成された第５ゲート電極と、該第５ゲート電極両側の前記第２アクティブ領域内に形成された前記第５Ｎ型領域及び第６Ｎ型領域とを備える第４Ｎ型トランジスタと、
前記第４アクティブ領域上に形成され、前記第５ゲート電極に電気的に接続された第６ゲート電極と、該第６ゲート電極両側の前記第４アクティブ領域内に形成された第３Ｐ型領域及び第４Ｐ型領域とを備える第２Ｐ型トランジスタと、
を含み、
前記第２Ｎ型領域、前記第１Ｐ型領域及び前記第６ゲート電極が電気的に接続され、前記第５Ｎ型領域、前記第３Ｐ型領域及び前記第３ゲート電極が電気的に接続され、
前記信号線は、
前記第２方向に隣接する前記メモリセルの互いの前記第１ゲート電極及び、前記第１Ｐ型ウェル領域に電気的に接続された第１ワード線と、
前記第２方向に隣接する前記メモリセルの互いの前記第４ゲート電極及び、前記第２Ｐ型ウェル領域に電気的に接続された第２ワード線と、
を含む、
ことを特徴とする半導体装置。
【０１７４】
（付記２） 前記第２方向に隣接する前記メモリセルが、互いの境界を軸として線対称に設けられ、
前記境界に設けられた第１ダミーゲート電極を含み、
前記第１ダミーゲート電極を挟んで隣接する前記メモリセルの互いの前記第１Ｎ型領域同士が、前記第１ダミーゲート電極下の前記第１Ｐ型ウェル領域で電気的に分離されている、
ことを特徴とする付記１に記載の半導体装置。
【０１７５】
（付記３） 隣接する前記メモリセルの互いの前記第４Ｐ型領域同士が、前記第１ダミーゲート電極下の前記第１Ｎ型ウェル領域で電気的に分離されている、
ことを特徴とする付記２に記載の半導体装置。
【０１７６】
（付記４） 隣接する前記メモリセルの互いの前記第６Ｎ型領域同士が、前記第１ダミーゲート電極下の前記第２Ｐ型ウェル領域で電気的に分離されている、
ことを特徴とする付記２又は３に記載の半導体装置。
【０１７７】
（付記５） 前記第２方向に隣接する前記メモリセルが、互いの境界を軸として線対称に設けられ、
前記境界に設けられた第２ダミーゲート電極を含み、
前記第２ダミーゲート電極を挟んで隣接する前記メモリセルの互いの前記第４Ｎ型領域同士が、前記第２ダミーゲート電極下の前記第２Ｐ型ウェル領域で電気的に分離されている、
ことを特徴とする付記１に記載の半導体装置。
【０１７８】
（付記６） 隣接する前記メモリセルの互いの前記第３Ｎ型領域同士が、前記第２ダミーゲート電極下の前記第１Ｐ型ウェル領域で電気的に分離されている、
ことを特徴とする付記５に記載の半導体装置。
【０１７９】
（付記７） 隣接する前記メモリセルの互いの前記第２Ｐ型領域同士が、前記第２ダミーゲート電極下の前記第１Ｎ型ウェル領域で電気的に分離されている、
ことを特徴とする付記５又は６に記載の半導体装置。
【０１８０】
（付記８） 隣接する前記メモリセルの各々の前記第１方向に、隣接する前記メモリセルと線対称に設けられた他のメモリセルを含み、
隣接する前記メモリセルの前記第１ゲート電極が、前記他のメモリセルの前記第１ゲート電極と電気的に分離され、
隣接する前記メモリセルの前記第４ゲート電極が、前記他のメモリセルの前記第４ゲート電極と電気的に分離されている、
ことを特徴とする付記１乃至７のいずれかに記載の半導体装置。
【０１８１】
（付記９） 隣接する前記メモリセルの前記第１Ｐ型ウェル領域と、前記他のメモリセルの前記第１Ｐ型ウェル領域とを電気的に分離する第２Ｎ型ウェル領域と、
隣接する前記メモリセルの前記第２Ｐ型ウェル領域と、前記他のメモリセルの前記第２Ｐ型ウェル領域とを電気的に分離する第３Ｎ型ウェル領域と、
を更に含むことを特徴とする付記８に記載の半導体装置。
【０１８２】
（付記１０） 隣接する前記メモリセルの前記第１Ｐ型ウェル領域と、前記他のメモリセルの前記第１Ｐ型ウェル領域とを電気的に分離する第１素子分離層と、
隣接する前記メモリセルの前記第２Ｐ型ウェル領域と、前記他のメモリセルの前記第２Ｐ型ウェル領域とを電気的に分離する第２素子分離層と、
を更に含むことを特徴とする付記８又は９に記載の半導体装置。
【０１８３】
（付記１１） 前記第１Ｐ型ウェル領域の下端が、前記第１素子分離層の下端よりも浅い領域に位置し、前記第２Ｐ型ウェル領域の下端が、前記第２素子分離層の下端よりも浅い領域に位置している、
ことを特徴とする付記１０に記載の半導体装置。
【０１８４】
（付記１２） 前記第１ワード線及び前記第２ワード線は、前記第２方向に延在されていることを特徴とする付記１乃至１１のいずれかに記載の半導体装置。
（付記１３） 前記信号線は、
前記メモリセルの前記第１Ｎ型領域に電気的に接続された第１ビット線と、
前記メモリセルの前記第４Ｎ型領域に電気的に接続された第２ビット線と、
を更に含み、
前記第１ビット線及び前記第２ビット線は、前記第１方向に延在されている、
ことを特徴とする付記１乃至１２のいずれかに記載の半導体装置。
【０１８５】
（付記１４） 前記第３Ｎ型領域及び前記第６Ｎ型領域がグランド電位線に電気的に接続され、前記第２Ｐ型領域及び前記第４Ｐ型領域が電源電位線に電気的に接続されていることを特徴とする付記１乃至１３のいずれかに記載の半導体装置。
【０１８６】
（付記１５） 前記第２Ｐ型ウェル領域に設けられた第５アクティブ領域を更に含み、
前記各メモリセルは、
前記第５アクティブ領域上に形成された第７ゲート電極と、該第７ゲート電極両側の前記第５アクティブ領域内に形成された第７Ｎ型領域及び第８Ｎ型領域とを備える第５Ｎ型トランジスタと、
前記第５アクティブ領域上で、前記第７ゲート電極に対し前記第８Ｎ型領域側に形成された第８ゲート電極と、該第８ゲート電極両側の前記第５アクティブ領域内に形成された前記第８Ｎ型領域及び第９Ｎ型領域とを備える第６Ｎ型トランジスタと、
を更に含み、
前記第７ゲート電極が、前記第５ゲート電極に電気的に接続され、
前記信号線は、前記第２方向に隣接する前記メモリセルの互いの前記第８ゲート電極及び、前記第２Ｐ型ウェル領域に電気的に接続された第３ワード線を含む、
ことを特徴とする付記１乃至１４のいずれかに記載の半導体装置。
【０１８７】
（付記１６） 前記第８ゲート電極に対し前記第９Ｎ型領域側に形成された第３ダミーゲート電極を含み、
前記第３ダミーゲート電極を挟んで隣接する前記メモリセルの互いの前記第９Ｎ型領域同士が、前記第３ダミーゲート電極下の前記第２Ｐ型ウェル領域で電気的に分離されている、
ことを特徴とする付記１５に記載の半導体装置。
【０１８８】
（付記１７） 前記第３ワード線は、前記第２方向に延在されていることを特徴とする付記１５又は１６に記載の半導体装置。
（付記１８） 前記信号線は、前記メモリセルの前記第９Ｎ型領域に電気的に接続された第３ビット線を更に含み、
前記第３ビット線は、前記第１方向に延在されている、
ことを特徴とする付記１５乃至１７のいずれかに記載の半導体装置。
【０１８９】
（付記１９） 半導体基板内の第１方向に並ぶ第１Ｐ型ウェル領域、第１Ｎ型ウェル領域及び第２Ｐ型ウェル領域と、
前記第１Ｐ型ウェル領域、前記第１Ｎ型ウェル領域及び前記第２Ｐ型ウェル領域を用いて形成され、前記第１方向と直交する第２方向に隣接するメモリセルと、
前記メモリセルに電気的に接続された信号線と、
を含み、
前記各メモリセルは、
前記第１Ｐ型ウェル領域、前記第１Ｎ型ウェル領域及び前記第２Ｐ型ウェル領域を用いて形成されたデータ記憶部と、
前記第１Ｐ型ウェル領域及び前記第２Ｐ型ウェル領域にそれぞれ形成され、前記データ記憶部に対するデータの書き込み又は読み出しを行うための第１Ｎ型トランジスタ及び第２Ｎ型トランジスタと、
を含み、
前記信号線は、
前記第２方向に隣接する前記メモリセルの、互いの前記第１Ｎ型トランジスタのゲート電極及び、前記第１Ｐ型ウェル領域に電気的に接続された第１ワード線と、
前記第２方向に隣接する前記メモリセルの、互いの前記第２Ｎ型トランジスタのゲート電極及び、前記第２Ｐ型ウェル領域に電気的に接続された第２ワード線と、
を含む、
ことを特徴とする半導体装置。
【符号の説明】
【０１９０】
１，１Ａ，１Ｂ，１００，２００，３００ ＳＲＡＭ
１ａ，１Ａａ，１Ｂａ，１００ａ，２００ａ，３００ａ メモリセル
２ ダミーゲート電極
２ａ，２ｂ，２ｃ，２ｄ，２ｅ，２ｆ ゲート電極
３ａ，３ｂ，３ｃ，３ｆ，３ｇ，３ｈ，３ｐ Ｎ型領域
３ｄ，３ｅ，３ｉ，３ｊ，３ｑ Ｐ型領域
４ａ，４ｂ，４ｃ，４ｄ，４ｅ，４ｆ，４ｇ，４ｈ，４ｉ，４ｊ，４ｍ，４ｎ，４ｕ，４ｗ，４ｚ，２１ａ，３１ａ，４１ａ，４２ａ，１２１ａ，１３１ａ コンタクト電極
５ ゲート酸化膜
１０，１１０ 半導体基板
１１，１１１ 素子分離層
１２ 犠牲酸化層
２０，４０，１２０ Ｐ型ウェル領域
３０，５０，６０，１３０，１６０ Ｎ型ウェル領域
２０ａ，３０ａ，３０ｂ，４０ａ，４０ｂ，１２０ａ，１３０ａ，１３０ｂ アクティブ領域
２１，４１，４２，１２１ Ｐ型タップ領域
３１，１３１ Ｎ型タップ領域
７１ Ｐ型不純物
７２，７３ Ｎ型不純物
７４ａ Ｎ型エクステンション領域
７４ｂ Ｐ型エクステンション領域
７５ａ Ｐ型ハロ領域
７５ｂ Ｎ型ハロ領域
７６ サイドウォールスペーサ
７７ サリサイド層
７８ 層間絶縁膜
７８ａ コンタクトホール
２１０ ＳＯＩ基板
２１０ａ 半導体基板
２１０ｂ ＢＯＸ層
２１０ｃ 半導体層
２１１ａ ＦＴ
２１１ｂ ＰＴ
２１２ 貫通コンタクト電極
Ｔｆ１，Ｔｆ２ トランスファトランジスタ
Ｄｒ１，Ｄｒ２ ドライバトランジスタ
Ｌｏ１，Ｌｏ２ ロードトランジスタ
【特許請求の範囲】
【請求項１】
半導体基板内の第１方向に並ぶ第１Ｐ型ウェル領域、第１Ｎ型ウェル領域及び第２Ｐ型ウェル領域と、
前記第１Ｐ型ウェル領域に設けられた第１アクティブ領域、前記第２Ｐ型ウェル領域に設けられた第２アクティブ領域並びに、前記第１Ｎ型ウェル領域に設けられた前記第１方向に並ぶ第３アクティブ領域及び第４アクティブ領域と、
前記第１Ｐ型ウェル領域、前記第１Ｎ型ウェル領域及び前記第２Ｐ型ウェル領域を用いて形成され、前記第１方向と直交する第２方向に隣接するメモリセルと、
前記メモリセルに電気的に接続された信号線と、
を含み、
前記各メモリセルは、
前記第１アクティブ領域上に形成された第１ゲート電極と、該第１ゲート電極両側の前記第１アクティブ領域内に形成された第１Ｎ型領域及び第２Ｎ型領域とを備える第１Ｎ型トランジスタと、
前記第１アクティブ領域上で、前記第１ゲート電極に対し前記第２Ｎ型領域側に形成された第２ゲート電極と、該第２ゲート電極両側の前記第１アクティブ領域内に形成された前記第２Ｎ型領域及び第３Ｎ型領域とを備える第２Ｎ型トランジスタと、
前記第３アクティブ領域上に形成され、前記第２ゲート電極に電気的に接続された第３ゲート電極と、該第３ゲート電極両側の前記第３アクティブ領域内に形成された第１Ｐ型領域及び第２Ｐ型領域とを備える第１Ｐ型トランジスタと、
前記第２アクティブ領域上に形成された第４ゲート電極と、該第４ゲート電極両側の前記第２アクティブ領域内に形成された第４Ｎ型領域及び第５Ｎ型領域とを備える第３Ｎ型トランジスタと、
前記第２アクティブ領域上で、前記第４ゲート電極に対し前記第５Ｎ型領域側に形成された第５ゲート電極と、該第５ゲート電極両側の前記第２アクティブ領域内に形成された前記第５Ｎ型領域及び第６Ｎ型領域とを備える第４Ｎ型トランジスタと、
前記第４アクティブ領域上に形成され、前記第５ゲート電極に電気的に接続された第６ゲート電極と、該第６ゲート電極両側の前記第４アクティブ領域内に形成された第３Ｐ型領域及び第４Ｐ型領域とを備える第２Ｐ型トランジスタと、
を含み、
前記第２Ｎ型領域、前記第１Ｐ型領域及び前記第６ゲート電極が電気的に接続され、前記第５Ｎ型領域、前記第３Ｐ型領域及び前記第３ゲート電極が電気的に接続され、
前記信号線は、
前記第２方向に隣接する前記メモリセルの互いの前記第１ゲート電極及び、前記第１Ｐ型ウェル領域に電気的に接続された第１ワード線と、
前記第２方向に隣接する前記メモリセルの互いの前記第４ゲート電極及び、前記第２Ｐ型ウェル領域に電気的に接続された第２ワード線と、
を含む、
ことを特徴とする半導体装置。
【請求項２】
前記第２方向に隣接する前記メモリセルが、互いの境界を軸として線対称に設けられ、
前記境界に設けられた第１ダミーゲート電極を含み、
前記第１ダミーゲート電極を挟んで隣接する前記メモリセルの互いの前記第１Ｎ型領域同士が、前記第１ダミーゲート電極下の前記第１Ｐ型ウェル領域で電気的に分離されている、
ことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第２方向に隣接する前記メモリセルが、互いの境界を軸として線対称に設けられ、
前記境界に設けられた第２ダミーゲート電極を含み、
前記第２ダミーゲート電極を挟んで隣接する前記メモリセルの互いの前記第４Ｎ型領域同士が、前記第２ダミーゲート電極下の前記第２Ｐ型ウェル領域で電気的に分離されている、
ことを特徴とする請求項１に記載の半導体装置。
【請求項４】
隣接する前記メモリセルの各々の前記第１方向に、隣接する前記メモリセルと線対称に設けられた他のメモリセルを含み、
隣接する前記メモリセルの前記第１ゲート電極が、前記他のメモリセルの前記第１ゲート電極と電気的に分離され、
隣接する前記メモリセルの前記第４ゲート電極が、前記他のメモリセルの前記第４ゲート電極と電気的に分離されている、
ことを特徴とする請求項１乃至３のいずれかに記載の半導体装置。
【請求項５】
隣接する前記メモリセルの前記第１Ｐ型ウェル領域と、前記他のメモリセルの前記第１Ｐ型ウェル領域とを電気的に分離する第２Ｎ型ウェル領域と、
隣接する前記メモリセルの前記第２Ｐ型ウェル領域と、前記他のメモリセルの前記第２Ｐ型ウェル領域とを電気的に分離する第３Ｎ型ウェル領域と、
を更に含むことを特徴とする請求項４に記載の半導体装置。
【請求項６】
隣接する前記メモリセルの前記第１Ｐ型ウェル領域と、前記他のメモリセルの前記第１Ｐ型ウェル領域とを電気的に分離する第１素子分離層と、
隣接する前記メモリセルの前記第２Ｐ型ウェル領域と、前記他のメモリセルの前記第２Ｐ型ウェル領域とを電気的に分離する第２素子分離層と、
を更に含むことを特徴とする請求項４又は５に記載の半導体装置。
【請求項７】
前記第１ワード線及び前記第２ワード線は、前記第２方向に延在されていることを特徴とする請求項１乃至６のいずれかに記載の半導体装置。
【請求項８】
前記信号線は、
前記メモリセルの前記第１Ｎ型領域に電気的に接続された第１ビット線と、
前記メモリセルの前記第４Ｎ型領域に電気的に接続された第２ビット線と、
を更に含み、
前記第１ビット線及び前記第２ビット線は、前記第１方向に延在されている、
ことを特徴とする請求項１乃至７のいずれかに記載の半導体装置。
【請求項９】
前記第２Ｐ型ウェル領域に設けられた第５アクティブ領域を更に含み、
前記各メモリセルは、
前記第５アクティブ領域上に形成された第７ゲート電極と、該第７ゲート電極両側の前記第５アクティブ領域内に形成された第７Ｎ型領域及び第８Ｎ型領域とを備える第５Ｎ型トランジスタと、
前記第５アクティブ領域上で、前記第７ゲート電極に対し前記第８Ｎ型領域側に形成された第８ゲート電極と、該第８ゲート電極両側の前記第５アクティブ領域内に形成された前記第８Ｎ型領域及び第９Ｎ型領域とを備える第６Ｎ型トランジスタと、
を更に含み、
前記第７ゲート電極が、前記第５ゲート電極に電気的に接続され、
前記信号線は、前記第２方向に隣接する前記メモリセルの互いの前記第８ゲート電極及び、前記第２Ｐ型ウェル領域に電気的に接続された第３ワード線を含む、
ことを特徴とする請求項１乃至８のいずれかに記載の半導体装置。
【請求項１０】
前記第８ゲート電極に対し前記第９Ｎ型領域側に形成された第３ダミーゲート電極を含み、
前記第３ダミーゲート電極を挟んで隣接する前記メモリセルの互いの前記第９Ｎ型領域同士が、前記第３ダミーゲート電極下の前記第２Ｐ型ウェル領域で電気的に分離されていることを特徴とする請求項９に記載の半導体装置。
【請求項１】
半導体基板内の第１方向に並ぶ第１Ｐ型ウェル領域、第１Ｎ型ウェル領域及び第２Ｐ型ウェル領域と、
前記第１Ｐ型ウェル領域に設けられた第１アクティブ領域、前記第２Ｐ型ウェル領域に設けられた第２アクティブ領域並びに、前記第１Ｎ型ウェル領域に設けられた前記第１方向に並ぶ第３アクティブ領域及び第４アクティブ領域と、
前記第１Ｐ型ウェル領域、前記第１Ｎ型ウェル領域及び前記第２Ｐ型ウェル領域を用いて形成され、前記第１方向と直交する第２方向に隣接するメモリセルと、
前記メモリセルに電気的に接続された信号線と、
を含み、
前記各メモリセルは、
前記第１アクティブ領域上に形成された第１ゲート電極と、該第１ゲート電極両側の前記第１アクティブ領域内に形成された第１Ｎ型領域及び第２Ｎ型領域とを備える第１Ｎ型トランジスタと、
前記第１アクティブ領域上で、前記第１ゲート電極に対し前記第２Ｎ型領域側に形成された第２ゲート電極と、該第２ゲート電極両側の前記第１アクティブ領域内に形成された前記第２Ｎ型領域及び第３Ｎ型領域とを備える第２Ｎ型トランジスタと、
前記第３アクティブ領域上に形成され、前記第２ゲート電極に電気的に接続された第３ゲート電極と、該第３ゲート電極両側の前記第３アクティブ領域内に形成された第１Ｐ型領域及び第２Ｐ型領域とを備える第１Ｐ型トランジスタと、
前記第２アクティブ領域上に形成された第４ゲート電極と、該第４ゲート電極両側の前記第２アクティブ領域内に形成された第４Ｎ型領域及び第５Ｎ型領域とを備える第３Ｎ型トランジスタと、
前記第２アクティブ領域上で、前記第４ゲート電極に対し前記第５Ｎ型領域側に形成された第５ゲート電極と、該第５ゲート電極両側の前記第２アクティブ領域内に形成された前記第５Ｎ型領域及び第６Ｎ型領域とを備える第４Ｎ型トランジスタと、
前記第４アクティブ領域上に形成され、前記第５ゲート電極に電気的に接続された第６ゲート電極と、該第６ゲート電極両側の前記第４アクティブ領域内に形成された第３Ｐ型領域及び第４Ｐ型領域とを備える第２Ｐ型トランジスタと、
を含み、
前記第２Ｎ型領域、前記第１Ｐ型領域及び前記第６ゲート電極が電気的に接続され、前記第５Ｎ型領域、前記第３Ｐ型領域及び前記第３ゲート電極が電気的に接続され、
前記信号線は、
前記第２方向に隣接する前記メモリセルの互いの前記第１ゲート電極及び、前記第１Ｐ型ウェル領域に電気的に接続された第１ワード線と、
前記第２方向に隣接する前記メモリセルの互いの前記第４ゲート電極及び、前記第２Ｐ型ウェル領域に電気的に接続された第２ワード線と、
を含む、
ことを特徴とする半導体装置。
【請求項２】
前記第２方向に隣接する前記メモリセルが、互いの境界を軸として線対称に設けられ、
前記境界に設けられた第１ダミーゲート電極を含み、
前記第１ダミーゲート電極を挟んで隣接する前記メモリセルの互いの前記第１Ｎ型領域同士が、前記第１ダミーゲート電極下の前記第１Ｐ型ウェル領域で電気的に分離されている、
ことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第２方向に隣接する前記メモリセルが、互いの境界を軸として線対称に設けられ、
前記境界に設けられた第２ダミーゲート電極を含み、
前記第２ダミーゲート電極を挟んで隣接する前記メモリセルの互いの前記第４Ｎ型領域同士が、前記第２ダミーゲート電極下の前記第２Ｐ型ウェル領域で電気的に分離されている、
ことを特徴とする請求項１に記載の半導体装置。
【請求項４】
隣接する前記メモリセルの各々の前記第１方向に、隣接する前記メモリセルと線対称に設けられた他のメモリセルを含み、
隣接する前記メモリセルの前記第１ゲート電極が、前記他のメモリセルの前記第１ゲート電極と電気的に分離され、
隣接する前記メモリセルの前記第４ゲート電極が、前記他のメモリセルの前記第４ゲート電極と電気的に分離されている、
ことを特徴とする請求項１乃至３のいずれかに記載の半導体装置。
【請求項５】
隣接する前記メモリセルの前記第１Ｐ型ウェル領域と、前記他のメモリセルの前記第１Ｐ型ウェル領域とを電気的に分離する第２Ｎ型ウェル領域と、
隣接する前記メモリセルの前記第２Ｐ型ウェル領域と、前記他のメモリセルの前記第２Ｐ型ウェル領域とを電気的に分離する第３Ｎ型ウェル領域と、
を更に含むことを特徴とする請求項４に記載の半導体装置。
【請求項６】
隣接する前記メモリセルの前記第１Ｐ型ウェル領域と、前記他のメモリセルの前記第１Ｐ型ウェル領域とを電気的に分離する第１素子分離層と、
隣接する前記メモリセルの前記第２Ｐ型ウェル領域と、前記他のメモリセルの前記第２Ｐ型ウェル領域とを電気的に分離する第２素子分離層と、
を更に含むことを特徴とする請求項４又は５に記載の半導体装置。
【請求項７】
前記第１ワード線及び前記第２ワード線は、前記第２方向に延在されていることを特徴とする請求項１乃至６のいずれかに記載の半導体装置。
【請求項８】
前記信号線は、
前記メモリセルの前記第１Ｎ型領域に電気的に接続された第１ビット線と、
前記メモリセルの前記第４Ｎ型領域に電気的に接続された第２ビット線と、
を更に含み、
前記第１ビット線及び前記第２ビット線は、前記第１方向に延在されている、
ことを特徴とする請求項１乃至７のいずれかに記載の半導体装置。
【請求項９】
前記第２Ｐ型ウェル領域に設けられた第５アクティブ領域を更に含み、
前記各メモリセルは、
前記第５アクティブ領域上に形成された第７ゲート電極と、該第７ゲート電極両側の前記第５アクティブ領域内に形成された第７Ｎ型領域及び第８Ｎ型領域とを備える第５Ｎ型トランジスタと、
前記第５アクティブ領域上で、前記第７ゲート電極に対し前記第８Ｎ型領域側に形成された第８ゲート電極と、該第８ゲート電極両側の前記第５アクティブ領域内に形成された前記第８Ｎ型領域及び第９Ｎ型領域とを備える第６Ｎ型トランジスタと、
を更に含み、
前記第７ゲート電極が、前記第５ゲート電極に電気的に接続され、
前記信号線は、前記第２方向に隣接する前記メモリセルの互いの前記第８ゲート電極及び、前記第２Ｐ型ウェル領域に電気的に接続された第３ワード線を含む、
ことを特徴とする請求項１乃至８のいずれかに記載の半導体装置。
【請求項１０】
前記第８ゲート電極に対し前記第９Ｎ型領域側に形成された第３ダミーゲート電極を含み、
前記第３ダミーゲート電極を挟んで隣接する前記メモリセルの互いの前記第９Ｎ型領域同士が、前記第３ダミーゲート電極下の前記第２Ｐ型ウェル領域で電気的に分離されていることを特徴とする請求項９に記載の半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図３６】
【図３７】
【図３８】
【図３９】
【図４０】
【図４１】
【図４２】
【図４３】
【図４４】
【図４５】
【図４６】
【図４７】
【図４８】
【図４９】
【図５０】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図３６】
【図３７】
【図３８】
【図３９】
【図４０】
【図４１】
【図４２】
【図４３】
【図４４】
【図４５】
【図４６】
【図４７】
【図４８】
【図４９】
【図５０】
【公開番号】特開２０１３−８４６４４（Ｐ２０１３−８４６４４Ａ）
【公開日】平成２５年５月９日（２０１３．５．９）
【国際特許分類】
【出願番号】特願２０１１−２２１５１９（Ｐ２０１１−２２１５１９）
【出願日】平成２３年１０月６日（２０１１．１０．６）
【出願人】（３０８０１４３４１）富士通セミコンダクター株式会社 (2,507)
【Ｆターム（参考）】
【公開日】平成２５年５月９日（２０１３．５．９）
【国際特許分類】
【出願日】平成２３年１０月６日（２０１１．１０．６）
【出願人】（３０８０１４３４１）富士通セミコンダクター株式会社 (2,507)
【Ｆターム（参考）】
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