【課題】高電圧が不要で安定した状態を得ること。
【解決手段】半導体装置１０に形成されたヒューズ素子１１は、概略的に、拡散領域２２と、拡散領域２２と一部重なるように拡散領域２２より上方に形成された導電体２５を含む。半導体装置１０の半導体基板２１には、拡散領域２２が形成されている。半導体基板２１には素子分離領域２３が形成されている。拡散領域２２を含む半導体基板２１上には絶縁膜２４が形成されている。絶縁膜２４上には、導電体２５が形成されている。導電体２５上には、カバー膜２６が形成されている。カバー膜２６は、導電体２５の上面及び側面を覆うように形成されている。カバー膜２６は、絶縁膜２４より高い引っ張り応力を持つ。 （もっと読む）

【課題】チップ内の温度差が小さい高信頼性の半導体集積回路を提供できるようにする。
【解決手段】熱解析部１１は、設計する半導体集積回路のデータから熱解析を行い、温度分布を算出し、ベクトル生成部１２は、算出された温度分布の温度勾配に応じたベクトルを生成し、ダミーパターン生成部１３は、生成されたベクトルにしたがってダミーパターンを生成し、半導体集積回路のレイアウトデータに追加する。このようなダミーパターンを生成することで、温度分布が平均化され、チップ内の温度差が小さい高信頼性の半導体集積回路を提供できるようになる。 （もっと読む）

【課題】半導体集積回路の設計において、ＥＭ検証結果がＮＧとなる確率を低減する。
【解決手段】半導体集積回路の設計方法は、（Ａ）設計対象回路のネットリスト中のネットに仮の寄生容量及び０個以上の仮の寄生抵抗が付加された寄生ＲＣ付きネットリストを作成するステップと、（Ｂ）寄生ＲＣ付きネットリストを用いて回路シミュレーションを行い、ネットにつながるそれぞれの素子端子の電流である素子端子電流及び仮の寄生容量の電流である寄生容量電流を算出するステップと、（Ｃ）寄生容量電流をそれぞれの素子端子に分配することによって、素子端子電流の値を変更するステップと、（Ｄ）変更後の素子端子電流に基づいて、ネットに関する配線幅制約を算出するステップと、を含む。 （もっと読む）

【課題】占有面積の小さな直線状の電気ヒューズを有する半導体装置を提供する。
【解決手段】複数の突出部１０ｆは、電気ヒューズ部１０ａの中央位置からずれた位置、より具体的には、ビア１０ｄに近くかつビア１０ｅから遠い位置に設けられている。また、複数の突出部２０ｆは、電気ヒューズ部２０ａの中央位置からずれた位置、より具体的には、ビア２０ｄから遠くかつビア２０ｅに近い位置に設けられている。つまり、突出部１０ｆおよび突出部２０ｆは、ジグザグ状に配置されている。 （もっと読む）

【課題】半導体装置の電流による配線破壊箇所の予測方法において、解析時間を短縮する。
【解決手段】下層配線１４Ａ，１４Ｂをそれぞれ一つの直列抵抗で、第１の下層ビア１５Ａ，第２の下層ビア１５Ｂを１個の抵抗で、第１の上層ビア１７Ａ、第２の上層ビア１８Ｂを１個の抵抗で、第１及び第２の上層配線１６Ａ，１６Ｂを抵抗ブリッジ回路で、パワートランジスタＴＲを直列抵抗で、それぞれモデリングしてなる解析モデルをモデリング用計算機により生成する。回路シミュレータ３により、解析モデルにおけるパワートランジスタＴＲに電流を供給し、解析モデルにおける各抵抗に流れる電流に基づいて、第１及び第２の下層配線１４Ａ，１４Ｂ、第１及び第２の上層配線１６Ａ，１６Ｂにおける各抵抗の電流密度を計算し、各抵抗の電流密度と、配線破壊を起こす電流密度閾値とを比較器４により比較することにより、配線破壊箇所を予測する。 （もっと読む）

【課題】ヒューズメモリを利用したトリミングを行う半導体ウェハにおける各半導体チップの回路面積を小さくする。
【解決手段】半導体ウェハ１０におけるシリコン基板上は、複数個のチップ領域ＴＡＲとこの領域ＴＡＲを囲むスクライブ領域ＳＡＲとに区画されている。チップ領域ＴＡＲには、トリミング対象回路１１と、ヒューズ素子Ｆｍ（ｍ＝１〜２Ｍ）と、ヒューズ素子Ｆｍ（ｍ＝１〜２Ｍ）が断線状態であるか否かを検出する検出回路としての役割を果たす定電流源ＩＰｍ（ｍ＝１〜２Ｍ）及びインバータＩＮｍ（ｍ＝１〜２Ｍ）とが形成されている。スクライブ領域ＳＡＲには、制御信号に応じてＯＮ／ＯＦＦが切り換わり、ＯＮとなることによりヒューズ素子Ｆｍ（ｍ＝１〜２Ｍ）を断線させる電流を発生するＮチャネル電界効果トランジスタＴＳｍ（ｍ＝１〜２Ｍ）がある。 （もっと読む）

【課題】集積度及び歩留まりの低下を抑制しつつ、アニール処理に起因した素子の特性ばらつきを軽減する。
【解決手段】半導体基板１上に素子２、３、５を形成する素子形成工程と、素子形成工程の後、半導体基板１上に、選択的に、半導体基板１よりも高い光吸収率を有するか、又は、半導体基板１への光の吸収率を向上させる機能を有する加熱安定化膜７を形成する加熱安定化膜形成工程と、加熱安定化膜７を有する面側から半導体基板１に光を照射し、半導体基板１に注入された不純物を活性化するアニール工程と、を有する半導体装置の製造方法。 （もっと読む）

【課題】隣接する２つのトランジスタ同士が接続された構成を有し、省スペースと電流集中による信頼性の低下の抑制とを両立させた半導体装置を実現できるようにする。
【解決手段】半導体装置は、第１のトランジスタ１０１と接続された第１のバス１１１、第２のトランジスタ１０２と接続された第２のバス１１２と、第１のバス１１１と第２のバス１１２との間に形成され、第１のバス１１１と第２のバス１１２とを接続するバス間配線１２１とを備えている。バス間配線１２１は、第１のバス１１１における第２のバス１１２と対向する辺の一部及び第２のバス１１２における第１のバス１１１と対向する辺の一部と接続されている。第１のコンタクトパッド１３１は、第１のバス１１１の一部と接続され、第２のコンタクトパッド１３２は、第２のバス１１２の一部と接続されている。 （もっと読む）

【課題】省面積化を図ることが可能な半導体装置およびその動作方法を提供する。
【解決手段】各記憶素子２１は、Ｐ型の半導体層２１１Ｐと、半導体層２１１Ｐ内で互いに分離するように配設されたＮ型の半導体層２１２Ｎ，２１３Ｎと、半導体層２１１Ｐ上の半導体層２１２Ｎ，２１３Ｎ間に対応する領域に設けられた下層側の誘電体膜２１６および上層側の導電体膜２１７と、半導体層２１２Ｎと電気的に接続された電極２１５Ａと、半導体層２１３Ｎと電気的に接続された電極２１５Ｂと、導電体膜２１７と電気的に接続された電極２１５Ｃとを有する。駆動対象の記憶素子２１に対して、電極２１５Ｂ，２１５Ｃ間に所定の閾値以上の電圧Ｖ１を印加して、誘電体膜２１６の少なくとも一部分を絶縁破壊させて導電体膜２１７，半導体層２１３Ｎ間に電流を流し、半導体層２１２Ｎ，２１３Ｎ間の領域にフィラメント２１０を形成することにより、情報の書き込み動作を行う。 （もっと読む）

【課題】ヒューズ（ＦＵＳＥ）を備えた半導体装置の信頼性を向上する。
【解決手段】半導体基板１１の主面上に形成にされた多層配線を構成する層Ｍ１〜Ｍ６のうちの層Ｍ４に設けられた電気溶断型の救済用のヒューズ４ａおよび試験用のヒューズ４ｂと、ヒューズ４ａの近傍であって層Ｍ２および層Ｍ６に設けられた一対の導電板１０ａと、ヒューズ４ｂの近傍であって層Ｍ３および層Ｍ５に設けられた一対の導電板１０ｂとから構成する。ヒューズ４ｂと導電板１０ｂとの間が、ヒューズ４ａと導電板１０ａとの間より近いものとする。 （もっと読む）

【課題】電気ヒューズまたはアンチヒューズの保持特性を高める。
【解決手段】半導体装置１００は、半導体基板と、該半導体基板の上部に設けられた電気ヒューズ２００とを備える。電気ヒューズ２００は、直列に接続された第１のヒューズリンク２０２および第２のヒューズリンク２０４と、第１のヒューズリンク２０２の一端および他端にそれぞれ設けられた第１の電流流入／流出端子（第１の端子２０６）および第２の電流流入／流出端子（第２の端子２０８）と、第２のヒューズリンク２０４の一端および他端にそれぞれ設けられた第３の電流流入／流出端子（第２の端子２０８）および第４の電流流入／流出端子（第３の端子２１０）とを含む。 （もっと読む）

【課題】本発明は、工程を増やすこと無く、ヒューズカット時間を短縮することができる半導体装置を提供する。
【解決手段】半導体装置は、ヒューズ配線（１０）と、加熱用配線（２１、２２）とを具備し、ヒューズ配線（１０）と加熱配線（２１、２２）とに電圧を印加してヒューズ配線の溶断部を切断する。ヒューズ配線（１０）は、回路素子を形成する配線層と同じ層に形成され、電気的に切断されうる溶断部を備える。加熱用配線（２１、２２）は、回路素子を形成する配線層と同じ層のうちのヒューズ配線（１０）より上層の配線層に絶縁層を介して溶断部を複数回横断するように形成され、溶断部の配線幅より広い配線幅を有して溶断部を加熱する。 （もっと読む）

【課題】電気特性と熱特性の相互の影響を反映した電気-熱連携解析を短い計算時間で実行し、正確な解析結果を得る半導体装置のシミュレーション方法及び装置を提供する。
【解決手段】まず電気特性解析を実行する（ステップS1）。次に電流特性とチップ損失特性の平均化を実行する（ステップS2）。そしてモジュールの３次元形状モデルを作成し、第１の平均化式により得た平均化した電流値を３次元形状モデルの端面に設定してジュール損失解析を実行する（ステップS3）。そして上記ジュール損失解析と第２の平均化式で算出したチップ損失の平均値とを用いて発熱量が等しく時間ステップの長い熱解析特性データを得る（ステップS4）。温度変化が一定値以上に達した時点で電気特性解析のジャンクション温度を再設定し（ステップS5）、以降、電気特性解析から平均化、熱解析までの解析フローを繰り返して装置動作時の温度特性を得る（ステップS11〜S15）。 （もっと読む）

【課題】電源配線と接地配線とを有する半導体装置において、配線の一部における電圧ドロップや、電圧ドロップに伴うマイグレーションの発生を抑制することが可能な半導体装置を提供する。
【解決手段】主表面を有する半導体基板ＳＵＢと、主表面に沿うように層状に広がる電源シート状配線ＰＰＷＲと、主表面に沿うように、主表面に交差する方向に関して電源シート状配線と一定の距離を隔てて層状に広がる接地シート状配線ＰＧＮＤと、上記主表面上に形成され、主表面内の一の方向に延在する電源配線ＰＷＲと、主表面上に形成され、一の方向に沿う方向に延在し、電源配線ＰＰＷＲと一定の距離を隔てて形成された接地配線ＧＮＤとを備える。上記電源シート状配線ＰＰＷＲは、電源配線ＰＷＲと電気的に接続されており、接地シート状配線ＰＧＮＤは、接地配線ＧＮＤと電気的に接続されている。 （もっと読む）

【課題】面積の増加を抑えつつ、ヒューズ構造体のデータの保持量を増加する。
【解決手段】半導体装置１００は、基板（不図示）上に形成されたヒューズ構造体１２０を含む。ヒューズ構造体１２０は、第１の配線（１２２）および第２の配線（１２４）と、これらを接続するビア１２３とから構成された電気ヒューズ１２１と、一端がビア１２３の側方にビア１２３に接続して形成された抵抗配線１２８と、を含む。電気ヒューズ１２１のビア１２３は、基板の積層方向において、第１の配線（１２２）との接続箇所から抵抗配線１２８との接続箇所までの間に、面内方向の断面積が第２の配線（１２４）との接続箇所から抵抗配線１２８との接続箇所までの面内方向の断面積よりも小さい箇所を有する。 （もっと読む）

【課題】セル内のメタル配線幅を、設計上許容すべき最大駆動容量Ｃｍａｘ未満の配線幅に設定して、セル内の容量を削減し、セル相互間距離が非常に近い回路などにおいて伝播遅延を所定時間以下に設計することができるようにする。
【解決手段】配線幅以外は全て同一のレイアウトパターンを備えた２種類のスタンダードセル１０１、１５１が用意される。一方のスタンダードセル１０１は、セル内部のメタル配線１０８、１１０の配線幅Ｗｓ１、Ｗｄ１は太く、他方のスタンダードセル１５１では、セル内部のメタル配線１５８、１６０の配線幅Ｗｓ２、Ｗｄ２は、前記一方のスタンダードセル１０１の配線幅Ｗｓ１、Ｗｄ１よりも細く設定される（Ｗｓ２＜Ｗｓ１、Ｗｄ２＜Ｗｄ１）。配線幅の細いセルライブラリ１５１は、駆動負荷の小さい回路に限定して適用される。 （もっと読む）

【課題】 配線に対するエレクトロマイグレーションの影響を排除する点で、従来の構造は十分とはいえない。
【解決手段】 半導体基板の上に第１の配線が配置されている。半導体基板の上であって、第１の配線とは異なる高さに第２の配線が配置されている。第１のビアが、第１の配線と第２の配線とを高さ方向に接続する。第２のビアが、高さ方向に関して第１のビアとは反対側において第１の配線に接続される。第１の配線は、第１のビアとの接続点から基板面内の第１の方向に延在し、第２のビアは、第１のビアよりも第１の方向にずれた位置に配置されており、第２のビアは、高さ方向に電流を流す電流路として作用しない。 （もっと読む）

【課題】 節電効率を向上させることができるプログラマブル論理回路装置及び画像処理装置を提供する。
【解決手段】 本発明のプログラマブル論理回路装置１００は、素子間の接続の変更により再構成される回路を備える複数の再構成領域Ｒ０、Ｒ１、Ｒ２、Ｒ３及びＲ４と、複数の再構成領域Ｒ１、Ｒ２、Ｒ３及びＲ４の各々に対して、実行させる処理を割り当てて、複数の再構成領域Ｒ１、Ｒ２、Ｒ３及びＲ４の各々が実行する処理の状態に基づいて、複数の再構成領域Ｒ１、Ｒ２、Ｒ３及びＲ４を選択的に再構成して節電状態にする管理領域である再構成領域Ｒ０と、を有する。 （もっと読む）

【課題】チップ規模の増大を防止すること。
【解決手段】比較部２は、設計対象の半導体回路の第１の動作条件での電圧降下と、第２の動作条件での電圧降下とを例えば、シミュレーションを行って比較する。ここで、第１の動作条件は、例えば、半導体回路完成後の実動作時の動作条件であり、第２の動作条件は、例えば、半導体回路完成後の出荷試験を行うとき（試験時）の動作条件である。調整部３は、第２の動作条件での電圧降下が、第１の動作条件での電圧降下よりも大きい場合、半導体回路の遅延特性に基づいて、第２の動作条件を調整する。 （もっと読む）